JPH1051244A - Ｆｅｔ増幅器 - Google Patents
Ｆｅｔ増幅器Info
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- JPH1051244A JPH1051244A JP8200879A JP20087996A JPH1051244A JP H1051244 A JPH1051244 A JP H1051244A JP 8200879 A JP8200879 A JP 8200879A JP 20087996 A JP20087996 A JP 20087996A JP H1051244 A JPH1051244 A JP H1051244A
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- Japan
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- fet
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- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3205—Modifications of amplifiers to reduce non-linear distortion in field-effect transistor amplifiers
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 ＦＥＴを用いた、単電源の増幅器において、
ＲＦ入力電力が増加した時の増幅器の線形性及び周波数
特性の劣化を小さくする。 【解決手段】 ＦＥＴ６のソース・接地間に、ソース抵
抗７と直列にダイオード９を接続する。これにより、増
幅器のＲＦ入力電力が増加し、ＦＥＴ６のドレイン・ソ
ース間電流が増加しても、ダイオード９の順方向電圧降
下が一定に保たれるため、ＦＥＴ６のゲート・ソース間
電圧の変化が小さくなり、増幅器の線形性及び周波数特
性の劣化を小さくすることができる。
ＲＦ入力電力が増加した時の増幅器の線形性及び周波数
特性の劣化を小さくする。 【解決手段】 ＦＥＴ６のソース・接地間に、ソース抵
抗７と直列にダイオード９を接続する。これにより、増
幅器のＲＦ入力電力が増加し、ＦＥＴ６のドレイン・ソ
ース間電流が増加しても、ダイオード９の順方向電圧降
下が一定に保たれるため、ＦＥＴ６のゲート・ソース間
電圧の変化が小さくなり、増幅器の線形性及び周波数特
性の劣化を小さくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明はＦＥＴ増幅器に関
し、特に電界効果トランジスタ（ＦＥＴ）を使用したＦ
ＥＴ増幅器の自己バイアス回路の改良に関するものであ
る。
し、特に電界効果トランジスタ（ＦＥＴ）を使用したＦ
ＥＴ増幅器の自己バイアス回路の改良に関するものであ
る。
【０００２】
【従来の技術】従来、この種のＦＥＴバイアス回路は、
例えば特開昭６３−２０２１０７号公報に示される様
に、単電源にてバイアスを加えるＦＥＴ増幅器に用いら
れている。図３はこの様な従来のＦＥＴバイアス回路の
一例を用いたシングルエンド形式で示した増幅器の回路
図である。図３において、１はＲＦ信号入力端子、２は
ＲＦ信号出力端子、３ａ，３ｂは、直流バイアスは供給
するがＲＦ信号は遮断するインダクタンス回路、４ａ〜
４ｅは、直流バイアスは遮断しＲＦ信号は通過させるコ
ンデンサ回路、５は直流電源の供給端子、６はＦＥＴ、
７はソース抵抗、８はダイオードを夫々示す。
例えば特開昭６３−２０２１０７号公報に示される様
に、単電源にてバイアスを加えるＦＥＴ増幅器に用いら
れている。図３はこの様な従来のＦＥＴバイアス回路の
一例を用いたシングルエンド形式で示した増幅器の回路
図である。図３において、１はＲＦ信号入力端子、２は
ＲＦ信号出力端子、３ａ，３ｂは、直流バイアスは供給
するがＲＦ信号は遮断するインダクタンス回路、４ａ〜
４ｅは、直流バイアスは遮断しＲＦ信号は通過させるコ
ンデンサ回路、５は直流電源の供給端子、６はＦＥＴ、
７はソース抵抗、８はダイオードを夫々示す。
【０００３】直流電源の供給端子５から正の電圧が印加
されると、ＦＥＴ６のドレインに電圧が印加され、ドレ
イン−ソース間電流ＩDSが流れる。一方、ＦＥＴ６のゲ
ートはインダクタンス回路３ａ及びダイオード８によっ
て直流的に接地され、またソース抵抗７にはドレイン・
ソース間電流ＩDSが流れることによって電位差が生じる
ため、ＦＥＴ６のゲート・ソース間に所望の電圧がかか
るように自己バイアスされている。
されると、ＦＥＴ６のドレインに電圧が印加され、ドレ
イン−ソース間電流ＩDSが流れる。一方、ＦＥＴ６のゲ
ートはインダクタンス回路３ａ及びダイオード８によっ
て直流的に接地され、またソース抵抗７にはドレイン・
ソース間電流ＩDSが流れることによって電位差が生じる
ため、ＦＥＴ６のゲート・ソース間に所望の電圧がかか
るように自己バイアスされている。
【０００４】図３において、ドレイン・ソース間電流を
ＩDSに設定するための所望のゲート・ソース間電圧をＶ
GSとすると、必要なソース抵抗ＲS1の値は、 ＲS1＝｜ＶGS｜／ＩDS…（１） で表される。
ＩDSに設定するための所望のゲート・ソース間電圧をＶ
GSとすると、必要なソース抵抗ＲS1の値は、 ＲS1＝｜ＶGS｜／ＩDS…（１） で表される。
【０００５】一般に、ＦＥＴを用いた増幅器では、ＲＦ
入力電力が増加するにつれて、ＦＥＴに流れるドレイン
・ソース間電流ＩDSが増加していく。今、ＲＦ入力電力
が増加した時に、ドレイン・ソース間電流ＩDSがΔＩDS
だけ増加したとすると、この時のゲート・ソース間電圧
ＶGSの変化量ΔＶGS1 は、 ΔＶGS1 ＝ＲS1×ΔＩDS＝｜ＶGS｜×（ΔＩDS／ＩDS）…（２） となる。
入力電力が増加するにつれて、ＦＥＴに流れるドレイン
・ソース間電流ＩDSが増加していく。今、ＲＦ入力電力
が増加した時に、ドレイン・ソース間電流ＩDSがΔＩDS
だけ増加したとすると、この時のゲート・ソース間電圧
ＶGSの変化量ΔＶGS1 は、 ΔＶGS1 ＝ＲS1×ΔＩDS＝｜ＶGS｜×（ΔＩDS／ＩDS）…（２） となる。
【０００６】ＲＦ入力電力が増加した時に、ゲート・ソ
ース間電圧ＶGSが、上式に示す様にΔＶGS1 変化する
と、増幅器の線形性及び周波数特性に悪影響を及ぼすこ
とになる。
ース間電圧ＶGSが、上式に示す様にΔＶGS1 変化する
と、増幅器の線形性及び周波数特性に悪影響を及ぼすこ
とになる。
【０００７】
【発明が解決しようとする課題】第１の問題点は、従来
のＦＥＴバイアス回路を用いた単電源の増幅器では、Ｒ
Ｆ入力電力を上げていくと、増幅器の線形性及び周波数
特性が悪くなるということである。
のＦＥＴバイアス回路を用いた単電源の増幅器では、Ｒ
Ｆ入力電力を上げていくと、増幅器の線形性及び周波数
特性が悪くなるということである。
【０００８】その理由は、ＲＦ入力電力を上げていく
と、一般にＦＥＴのドレイン・ソース間電流ＩDSは増え
ていくため、ソース接地間に挿入したソース抵抗の両端
の電位差が増加し、ＦＥＴのゲート・ソース間の電圧が
大きく変化していたからである。
と、一般にＦＥＴのドレイン・ソース間電流ＩDSは増え
ていくため、ソース接地間に挿入したソース抵抗の両端
の電位差が増加し、ＦＥＴのゲート・ソース間の電圧が
大きく変化していたからである。
【０００９】本発明の目的は、単電源で動作させるＦＥ
Ｔを用いた増幅器において、ＲＦ入力電圧を上昇させて
いった時に、増幅器の線形性及び周波数特性の劣化を小
さくする様にしたＦＥＴ増幅器を提供することである。
Ｔを用いた増幅器において、ＲＦ入力電圧を上昇させて
いった時に、増幅器の線形性及び周波数特性の劣化を小
さくする様にしたＦＥＴ増幅器を提供することである。
【００１０】
【課題を解決するための手段】本発明によれば、電界効
果トランジスタを用いたＦＥＴ増幅器であって、前記ト
ランジスタのバイアス回路が、前記トランジスタのソー
スと基準電位点との間に順方向に接続されその電圧降下
が略一定のインピーダンス素子を有することを特徴とす
るＦＥＴ増幅器が得られる。
果トランジスタを用いたＦＥＴ増幅器であって、前記ト
ランジスタのバイアス回路が、前記トランジスタのソー
スと基準電位点との間に順方向に接続されその電圧降下
が略一定のインピーダンス素子を有することを特徴とす
るＦＥＴ増幅器が得られる。
【００１１】そして、前記バイアス回路は、前記インピ
ーダンス素子が複数直列接続されていることを特徴とし
ており、また、前記バイアス回路としては、前記インピ
ーダンス素子と抵抗素子との直列接続回路からなること
を特徴としている。この場合、インピーダンス素子とし
てダイオードを使用するのが好適である。
ーダンス素子が複数直列接続されていることを特徴とし
ており、また、前記バイアス回路としては、前記インピ
ーダンス素子と抵抗素子との直列接続回路からなること
を特徴としている。この場合、インピーダンス素子とし
てダイオードを使用するのが好適である。
【００１２】ＲＦ入力電力が増加してインピーダンス素
子であるダイオードに流れるドレイン・ソース間電流が
大となっても、ダイオードの順方向電圧が一定に維持さ
れるので、ＦＥＴのゲート・ソース間電圧の変化は小さ
くなり、増幅器の線形性及び周波数特性の劣化を小とす
ることができる。
子であるダイオードに流れるドレイン・ソース間電流が
大となっても、ダイオードの順方向電圧が一定に維持さ
れるので、ＦＥＴのゲート・ソース間電圧の変化は小さ
くなり、増幅器の線形性及び周波数特性の劣化を小とす
ることができる。
【００１３】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【００１４】図１は本発明の第１の実施の形態を示す回
路図であり、図３と同等部分は同一符号にて示してい
る。図１を参照すると、１はＲＦ信号入力端子、２はＲ
Ｆ信号出力端子、３ａ，３ｂは、直流バイアスは供給す
るがＲＦ信号は遮断するインダクタンス回路、４ａ〜４
ｅは、直流バイアスは遮断しＲＦ信号は通過させるコン
デンサ回路、５は直流電源の供給端子、６はＦＥＴ、７
はＦＥＴ６のソース・接地間に接続されたソース抵抗、
８はＦＥＴ６のゲート・接地間にゲート側にアノード側
が接続されたダイオード、９はＦＥＴ６のソース・接地
間にアノード側がソース側になる様にソース抵抗７に直
列に接続されたダイオードを夫々示す。
路図であり、図３と同等部分は同一符号にて示してい
る。図１を参照すると、１はＲＦ信号入力端子、２はＲ
Ｆ信号出力端子、３ａ，３ｂは、直流バイアスは供給す
るがＲＦ信号は遮断するインダクタンス回路、４ａ〜４
ｅは、直流バイアスは遮断しＲＦ信号は通過させるコン
デンサ回路、５は直流電源の供給端子、６はＦＥＴ、７
はＦＥＴ６のソース・接地間に接続されたソース抵抗、
８はＦＥＴ６のゲート・接地間にゲート側にアノード側
が接続されたダイオード、９はＦＥＴ６のソース・接地
間にアノード側がソース側になる様にソース抵抗７に直
列に接続されたダイオードを夫々示す。
【００１５】図１において、ドレイン・ソース間電流を
ＩDSに設定するための所望のゲート・ソース間電圧をＶ
GSとし、またダイオード９の順方向電圧降下分をＶX と
すると、必要なソース抵抗ＲS2の値は、 ＲS2＝（｜ＶGS｜−ＶX ）／ＩDS…（３） と表される。
ＩDSに設定するための所望のゲート・ソース間電圧をＶ
GSとし、またダイオード９の順方向電圧降下分をＶX と
すると、必要なソース抵抗ＲS2の値は、 ＲS2＝（｜ＶGS｜−ＶX ）／ＩDS…（３） と表される。
【００１６】今、ＲＦ入力電力が増加した時に、ドレイ
ン・ソース間電流ＩDSがΔＩDSだけ増加したとすると、
この時のゲート・ソース間電圧ＶGSの変化量ΔＶGS2
は、 ΔＶGS2 ＝ＲS2×ΔＩDS＝（｜ＶGS｜−ＶX ）×（ΔＩDS／ＩDS）…（４） で表される。
ン・ソース間電流ＩDSがΔＩDSだけ増加したとすると、
この時のゲート・ソース間電圧ＶGSの変化量ΔＶGS2
は、 ΔＶGS2 ＝ＲS2×ΔＩDS＝（｜ＶGS｜−ＶX ）×（ΔＩDS／ＩDS）…（４） で表される。
【００１７】従来の技術では、前述した様にＲＦ入力電
力の増加に伴うゲート・ソース間電圧ＶGSの変化量ΔＶ
GS1 は（２）式のＶGS×（ΔＩDS／ＩDS）で示されるか
ら、本発明の実施の形態によるゲート・ソース間電圧の
変化量の改善度は、 ΔＶGS1 −ΔＶGS2 ＝Ｖ×（ΔＩDS／ＩDS）…（５） で表される。
力の増加に伴うゲート・ソース間電圧ＶGSの変化量ΔＶ
GS1 は（２）式のＶGS×（ΔＩDS／ＩDS）で示されるか
ら、本発明の実施の形態によるゲート・ソース間電圧の
変化量の改善度は、 ΔＶGS1 −ΔＶGS2 ＝Ｖ×（ΔＩDS／ＩDS）…（５） で表される。
【００１８】従って、本発明の実施の形態により、ＲＦ
入力電力の増加に伴うゲート・ソース間電圧の変化量を
Ｖ×（ΔＩDS／ＩDS）だけ小さくすることができ、増幅
器の線形性及び周波数特性に及ぼす影響を小さくするこ
とができる。
入力電力の増加に伴うゲート・ソース間電圧の変化量を
Ｖ×（ΔＩDS／ＩDS）だけ小さくすることができ、増幅
器の線形性及び周波数特性に及ぼす影響を小さくするこ
とができる。
【００１９】次に、本発明の第２の実施の形態について
図２を参照して説明する。
図２を参照して説明する。
【００２０】図２を参照すると、ゲート側バイアス部の
ダイオード８が抵抗１０に変わった以外は図１で示した
本発明の第１の実施の形態と同じ構成である。従って、
本発明の第２の実施の形態においても、本発明の第１の
実施の形態と同じ効果が得られる。
ダイオード８が抵抗１０に変わった以外は図１で示した
本発明の第１の実施の形態と同じ構成である。従って、
本発明の第２の実施の形態においても、本発明の第１の
実施の形態と同じ効果が得られる。
【００２１】更に、本発明の第１の実施の形態を表す図
１において、ダイオード９とソース抵抗７の接続の順序
を変えること、及び所望のゲート・ソース間電圧に応じ
てダイオード９を複数個接続することやソース抵抗７を
省くことによっても同様の効果が得られる。
１において、ダイオード９とソース抵抗７の接続の順序
を変えること、及び所望のゲート・ソース間電圧に応じ
てダイオード９を複数個接続することやソース抵抗７を
省くことによっても同様の効果が得られる。
【００２２】また、ダイオード９以外に、順方向電圧効
果が略一定の特性を有するインピーダンス素子を用いる
ことができるものである。
果が略一定の特性を有するインピーダンス素子を用いる
ことができるものである。
【００２３】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００２４】図１において、ダイオード９にｐｎ接合ダ
イオードを、ＦＥＴ６にゲート・ソース間電圧ＶGSを−
１Ｖにした時にドレイン・ソース間電流ＩDSが１０ｍＡ
流れるＦＥＴを用いる。尚、ｐｎ接合ダイオードの順方
向電圧降下は０．６Ｖとする。
イオードを、ＦＥＴ６にゲート・ソース間電圧ＶGSを−
１Ｖにした時にドレイン・ソース間電流ＩDSが１０ｍＡ
流れるＦＥＴを用いる。尚、ｐｎ接合ダイオードの順方
向電圧降下は０．６Ｖとする。
【００２５】この時、ドレイン・ソース間電流ＩDSを１
０ｍＡに設定するための所望のＲS2の値は、 ＲS2＝（｜ＶGS｜−ＶX ）／ＩDS＝（１−０．６）／１
０＝４０［Ω］ と表される。
０ｍＡに設定するための所望のＲS2の値は、 ＲS2＝（｜ＶGS｜−ＶX ）／ＩDS＝（１−０．６）／１
０＝４０［Ω］ と表される。
【００２６】今、ＲＦ入力電力が増加した時に、ドレイ
ン・ソース間電流が１０ｍＡから５ｍＡだけ増加したと
すると、この時のゲート・ソース間電圧ＶGSの変化量Δ
ＶGS2 は、 ΔＶGS2 ＝ＲS2×ΔＩDS＝４０［Ω］×５［ｍＡ］＝
０．２［Ｖ］ と表される。
ン・ソース間電流が１０ｍＡから５ｍＡだけ増加したと
すると、この時のゲート・ソース間電圧ＶGSの変化量Δ
ＶGS2 は、 ΔＶGS2 ＝ＲS2×ΔＩDS＝４０［Ω］×５［ｍＡ］＝
０．２［Ｖ］ と表される。
【００２７】一方、図３の従来の技術ではΔＶGS1 は、 ΔＶGS1 ＝ＲS1×ΔＩDS＝｜ＶGS｜×ΔＩDS／ＩDS ＝１［Ｖ］×（５［ｍＡ］／１０［ｍＡ］）＝０．５［Ｖ］ となる。従って、本発明の実施例により、ＲＦ入力電力
が増加した時のゲート・ソース間電圧ＶGSの変動で０．
３［Ｖ］小さくすることができ、増幅器の線形性及び周
波数特性に及ぼす影響を小さくすることができる。
が増加した時のゲート・ソース間電圧ＶGSの変動で０．
３［Ｖ］小さくすることができ、増幅器の線形性及び周
波数特性に及ぼす影響を小さくすることができる。
【００２８】
【発明の効果】第１の効果は、ＦＥＴバイアス回路を用
いた単電源の増幅器において、ＲＦ入力電力が増加した
時に、増幅器の線形性及び周波数特性の劣化を小さくす
ることができる。
いた単電源の増幅器において、ＲＦ入力電力が増加した
時に、増幅器の線形性及び周波数特性の劣化を小さくす
ることができる。
【００２９】その理由は、ＲＦ入力電力が増加すると、
一般にＦＥＴのドレイン・ソース間電流が増加するが、
この時にダイオードの順方向電圧降下が一定に保たれる
ため、ＦＥＴのゲート・ソース間電圧の変化が小さくな
るからである。
一般にＦＥＴのドレイン・ソース間電流が増加するが、
この時にダイオードの順方向電圧降下が一定に保たれる
ため、ＦＥＴのゲート・ソース間電圧の変化が小さくな
るからである。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図３】従来のＦＥＴバイアス回路を示す回路図であ
る。
る。
１ ＲＦ信号入力端子 ２ ＲＦ信号出力端子 ３ａ，３ｂ インダクタンス回路 ４ａ〜４ｅ コンデンサ回路 ５ 直流電源供給端子 ６ ＦＥＴ ７ ソース抵抗 ８，９ ダイオード １０ 抵抗
Claims (4)
- 【請求項１】 電界効果トランジスタを用いたＦＥＴ増
幅器であって、前記トランジスタのバイアス回路が、前
記トランジスタのソースと基準電位点との間に順方向に
接続されその電圧降下が略一定のインピーダンス素子を
有することを特徴とするＦＥＴ増幅器。 - 【請求項２】 前記バイアス回路は、前記インピーダン
ス素子が複数直列接続されていることを特徴とする請求
項１記載のＦＥＴ増幅器。 - 【請求項３】 前記バイアス回路は、前記インピーダン
ス素子と抵抗素子との直列接続回路からなることを特徴
とする請求項１記載のＦＥＴ増幅器。 - 【請求項４】 前記インピーダンス素子はダイオード素
子であることを特徴とする請求項１〜３いずれか記載の
ＦＥＴ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200879A JPH1051244A (ja) | 1996-07-31 | 1996-07-31 | Ｆｅｔ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200879A JPH1051244A (ja) | 1996-07-31 | 1996-07-31 | Ｆｅｔ増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051244A true JPH1051244A (ja) | 1998-02-20 |
Family
ID=16431767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8200879A Pending JPH1051244A (ja) | 1996-07-31 | 1996-07-31 | Ｆｅｔ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1051244A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019215968A1 (ja) * | 2018-05-10 | 2019-11-14 | ソニーセミコンダクタソリューションズ株式会社 | 増幅回路 |
| JPWO2021186694A1 (ja) * | 2020-03-19 | 2021-09-23 | ||
| JP2022112304A (ja) * | 2021-01-21 | 2022-08-02 | Ｎｅｃスペーステクノロジー株式会社 | Ｍｍｉｃ増幅器 |
-
1996
- 1996-07-31 JP JP8200879A patent/JPH1051244A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019215968A1 (ja) * | 2018-05-10 | 2019-11-14 | ソニーセミコンダクタソリューションズ株式会社 | 増幅回路 |
| JPWO2021186694A1 (ja) * | 2020-03-19 | 2021-09-23 | ||
| CN115244682A (zh) * | 2020-03-19 | 2022-10-25 | 三菱电机株式会社 | 半导体装置 |
| US11949411B2 (en) | 2020-03-19 | 2024-04-02 | Mitsubishi Electric Corporation | Semiconductor device |
| JP2022112304A (ja) * | 2021-01-21 | 2022-08-02 | Ｎｅｃスペーステクノロジー株式会社 | Ｍｍｉｃ増幅器 |
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