JPH10513295A

JPH10513295A - 高分解能アナログ記憶ｅｐｒｏｍ及びフラッシュｅｐｒｏｍ

Info

Publication number: JPH10513295A
Application number: JP8515299A
Authority: JP
Inventors: ウォング、ソウ・シー; ソー、ホック・シー
Original assignee: インボイス・テクノロジー・インコーポレイテッド
Priority date: 1994-11-02
Filing date: 1995-11-01
Publication date: 1998-12-15
Anticipated expiration: 2015-11-01
Also published as: WO1996014638A1; US5694356A; US5638320A; US5751635A; JP3365775B2; US5687115A

Abstract

(57)【要約】ＥＰＲＯＭやフラッシュＥＰＲＯＭセルなどの不揮発性メモリセル（２６４０）に対するアナログ信号の書き込み及び読み出し用の回路及び方法が開示されている。１つの書き込みプロセスによって、書き込まれるべきターゲット閾値電圧に近い値の飽和閾値電圧を供給する制御ゲート電圧（Ｖｐｐ）が供給される。ベリファイフィードバックプロセスによって、このターゲット閾値電圧に到達したときに、書き込みが終了される。可変の書き込みパルス幅、電圧、及び負荷曲線の抵抗値によって、書き込み時間が短縮され、更に書き込み制御が改善される。ＥＰＲＯＭ及びフラッシュＥＰＲＯＭセル（２６４０）の書き込み時間が短いことによって、書き込みプロセスの制御が簡単化され、従って半導体チップの寸法が短縮され、サウンドレコーディングなどの用途に用いる場合のコストが低減される。読み出しプロセスは、ベリファイフィードバックプロセスで用いられたものと概ね等しい回路を用いてメモリセルの閾値電圧を読み出す。１つの読み出しプロセスは、制御ゲート電圧をランプ状に緩やかに増加させ、いつメモリセルが導通したかを検知することによって、メモリセルの閾値電圧を決定する。

Description

【発明の詳細な説明】高分解能アナログ記憶ＥＰＲＯＭ及びフラッシュＥＰＲＯＭ技術分野本発明は、アナログ信号または複数のレベルのデジタル信号の不揮発性半導体メモリセルに対する読み出し及び書き込み用の装置及び方法に関する。背景技術ＥＰＲＯＭ（電気的にプログラム可能な読み出し専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能なプログラム可能な読み出し専用メモリ）、及びフラッシュメモリなどの３つの一般的なタイプの不揮発性メモリは、メモリセルの閾値電圧を制御しかつメモリセルの状態を表すために、メモリセルのフローティングゲートの電荷を用いる。通常、二進メモリセルは２つの状態を有し、一方の状態は高い閾値電圧によって表され、もう一方の状態は低い閾値電圧によって表される。メモリセルのフローティングゲートに電荷を蓄えることによって、メモリセルの閾値電圧が上昇し、これをメモリセルへの書き込み若しくはメモリセルのプログラムという。メモリセルの消去は、フローティングゲートから電荷を取り除き、閾値電圧を低下させる。ＥＰＲＯＭは２０年以上前に開発され、廉価であり、不揮発性であり、ＥＰＲＯＭプログラム装置を用いてコードの更新が可能なので、記憶装置として広く用いられている。第１ａ図は、通常のスタックトゲートＥＰＲＯＭセル１５０を表しており、このセルは酸化膜１５４とインターポリ酸化膜１５７との間に埋め込まれたポリシリコンフローティングゲート１５６に電荷を蓄えるものである。制御ゲート１５８はフローティングゲート１５６と容量性で結合されており、制御ゲート１５８の電圧を変化させることによって、フローティングゲート１５６の電位が変化し、これによって基板１５２のソース１６２とドレイン１６４との間のチャネル１６０を流れる電流が制御される。チャネルホットエレクトロン注入（ＣＨＥ）は、ＥＰＲＯＭセル１５０の書き込みの間に、チャネル１６０からフローティングゲート１５６へ高いエネルギーの電子（ホットエレクトロン）を注入する。ＣＨＥ注入は、チャネル１６０内にホットエレクトロンを読み出すためのドレイン１６４での高い電圧と、フローティングゲート１５６へ向けて電子を引き寄せるための制御ゲート１５６での高い電圧とを必要とする。通常、メモリセル１５０のようなＥＰＲＯＭセルは、およそ１．５Ｖの消去された若しくは「初期の」レベルの閾値電圧から開始され、書き込みによってセルの閾値電圧が５Ｖ以上に上昇する。ＥＰＲＯＭセル１５０は長い時間（典型的には３０分以上）に亘って紫外線に露光されることによって消去され、これによりフローティングゲート１５６の電子が除去されて、ＥＰＲＯＭセル１５０の閾値電圧が初期のレベルに戻る。ＥＥＰＲＯＭは電気的に消去される。第１ｂ図は、典型的なＥＥＰＲＯＭセル１７０を表しており、このセルは、フローティングゲートトランジスタ１７２と、別個に形成されたトンネルダイオード領域１７４と有する。ＥＥＰＲＯＭセル１７０は、更に、選択トランジスタ１７５をも有する。このＥＥＰＲＯＭセルの書き込み及び消去は、フローティングゲート１７６に対する電子の蓄積若しくは消去を行うためにフォーラー・ノードハイムのトンネル（ＦＮＴ）効果を用いている。専門用語「フラッシュ」は、メモリアレイ全体若しくはメモリアレイの大部分を一回のフラッシュで同時に電気的に消去する能力に由来する。フラッシュメモリは、フラッシュＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭを含み、典型的には、ＦＮＴ効果によって消去される。フラッシュＥＰＲＯＭはＥＰＲＯＭと同様に、書き込みのためにＣＨＥ注入を用いる。一方、フラッシュＥＥＰＲＯＭは通常のＥＥＰＲＯＭと同様に書き込みのためにＦＮＴを用いる。第１Ｃ図は、従来のＮチャネルスタックトゲートフラッシュＥＰＲＯＭセル１００を表している、フラッシュＥＰＲＯＭセル１００はポリシリコンフローティングゲート１１０の上に設けられたポリシリコン制御ゲート若しくはワードライン１０２を含む。通常１００Å以下の厚みの完成度の高いゲート酸化膜１０６が、フローティングゲート１０１を、Ｐ型基板１０８に設けられたＮ＋ソース１０３、Ｎ＋ドレイン１０４、及びチャネル１０５から分離している。薄い絶縁膜１０７が、制御ゲート１０２とフローティングゲート１０１とを分離しており、制御ゲート１０２とフローティングゲート１０１との間の高い容量性結合を形成している。フラッシュＥＰＲＯＭセル１００への通常の書き込みの間、制御ゲート１０２は約１２Ｖに、ドレイン１０２は約５Ｖ若しくはそれ以上に、ソース１０３はグランド電位に、各々保たれる。これらの電位において、ドレイン１０４の近くのチャネル１０５の部分を流れる電流からのホットエレクトロンが、ゲート酸化膜１０６を通過してフローティングゲート１０１へ移動する。メモリセル１００の通常のソース側消去は、ソース１０３を約１２Ｖの電位に上昇させ、制御ゲート１０２をグランド電位に保ち、ドレイン１０４をフロート状態とする。フローティングゲート１０１からの電子は、ゲート酸化膜１０６を通過してソース１０３に移動する。多数のフラッシュＥＰＲＯＭセルが同時にソース側消去を行われるとき、ゲートトンネル電流の合計量が１０ｍＡ以上となり、この値はソース１０３を１２Ｖに保つための通常のオンチップ高電圧チャージポンプ回路の能力を超えるものである。このゲートトンネル電流を減少させるために、ソース接合部のゲートによる接合ブレークダウン電圧を上昇させるために、更にソース１０３とフローティングゲート１０１との間の直接トンネル領域を形成するために、ソース１０３はドレイン１０４よりも基板１０８内においてより深く形成されている。ソース１０３をより深く形成することによって、ソース１０３とチャネル１０５との間の接合部の曲率部分における電界が減少され、これによって消去中のソース１０３でのより高い電圧が達成される。オーディオレコーディングなどの特定の用途に対して、このゲートトンネル電流は、各ブロック内において同時に消去されるメモリセルの個数を制限することによって更に減少される。負ゲート消去と呼ばれるもう１つの消去法法は、通常、制御ゲート１０２を− １２Ｖに、ソース１０３をグランド電位に若しくは５Ｖに保つ。負ゲート消去によって、消去の間にバンドトンネル電流を供給するために、オンチップ高電圧チャージポンプ回路の代わりに、電源を用いることができる。第１ｄ図は、スプリットゲートフラッシュＥＰＲＯＭセル１１０を表しており、制御ゲート１１１はフローティングゲート１１２に重なるように形成されており、スタックトゲートトランジスタと直列に接続されたパストランジスタのゲートを効果的に形成している。スプリットゲートセル１１０は通常は自己整合されていないので、第１ｃ図に例示されたスタックトゲートセルよりも大型となる。しかし、パストランジスタによってセル１１０は過剰に消去されることが少なくなる。第１ｅ図は、スプリットゲートセル１１０の上面図であり、このセル１１０はスプリット消去ゲート１１３（第１ｄ図には例示されていない）を有する。メモリセル１１０の消去は、通常、ゲートのトンネル効果若しくは表面の凹凸を原因とする電界エミッションを消去するために、フローティングゲートを用いている。第１ｆ図は、通常、高注入率フラッシュＥＰＲＯＭセル１２０と呼ばれるセルの断面図を表している。ソース側注入のために、ポリシリコン選択ゲート１２１が、ソース１０３の近傍に、かつフローティングゲート１２３及び制御ゲート１２２によって制御されているチャネル１２６を備えたスタックトゲートトランジスタと直列に設けられた、チャネル１２４を備えた、エンハンスメントトランジスタを制御している。選択ゲート１２１をエンハンスメントトランジスタの閾値電圧の近くまでバイアスし、かつ制御ゲート１２２をおよそ１２Ｖにバイアスすることによって、この２つのトランジスタの間に配置されたゲートによって弱く制御されたチャネル領域１２５の広い表面電位が形成される。この広い表面電位によって、ソース１０３の付近のホットエレクトロンの高い注入率が達成される。この方法の主な利点は、書き込み電流がかなり減少されることでなり、これによって書き込みのためにオンチップの高電圧チャージポンプ回路を用いることができるということである。消去は、ＦＮＴを用いたドレイン側注入、または第１ｄ図に関して説明されたスプリットゲートセルと同様のポリシリコン・ポリシリコン消去、の何れかを用いている。第１ｇ図は、フローティングゲート１３１を形成する１つのポリシリコン層を備えたフラッシュＥＰＲＯＭセル１３０の斜視図である。拡散層もしくは埋め込み拡散層は、基板１０８内にソース１３３、ドレイン１３４、及びチャネル１３５を形成し、さらに、フローティングゲート１３１の下の基板１０８内にコントロールゲート１３２を形成する。ソース１３３及びドレイン１３４は、フィールド酸化膜領域１３６によって制御ゲート１３２と分離されている。メモリセル１３０を製造するための単一ポリシリコンプロセスは、メモリセル１００、１１０、及び１２０を製造するために用いられた二重もしくは三重ポリシリコンプロセスよりも簡単であり、他のＡＳＩＣ技術にも適合するものである。メモリセル１３０の欠点は、その寸法が大きいということである。メモリセル１３０は、必要とするメモリセルの数が少ない用途及び単一ポリシリコン層を必要とする用途に適したものと言える。上述された従来技術のメモリセルは通常メモリセルの１つもしくは２つの２進状態をメモリセルの閾値電圧によって表す（すなわち１つのビットで表される情報）用途に用いられている。各セルにより多くの情報を記憶することはアレイの記憶容量を増加させることになる。しかしながら、１つのメモリセルに２つの異なるレベル以上の書き込みを行うことは、閾値電圧の書き込みを正確に制御することを必要とする。不揮発性メモリに複数のレベルの閾値電圧を書き込むためのほとんどの方法は、ＥＥＰＲＯＭを用いるものであり、かつ閾値電圧の書き込みを制御できるようにＦＮＴに必要とされる長い書き込み時間を必要とするものである。書き込みのために非常に早いＣＨＥ注入を用いるフラッシュＥＰＲＯＭに対して、従来技術は正確にアナログ信号を書き込むことを可能とする正確な制御を提供するものではなかった。閾値電圧の読み出しもまた２進メモリセルを含むメモリアレイによっては提供されずまたは要求されなかった正確性を必要とするものである。発明の開示本発明に基づけば、ＥＰＲＯＭ、フラッシュＥＰＲＯＭ、及びＥＥＰＲＯＭなどの不揮発性メモリがアナログ信号を記憶することができる。アナログ信号は、不揮発性メモリの閾値電圧を、アナログ信号を表すターゲットレベルに正確に設定する回路及び方法を用いて書き込まれる。アナログ信号に応じてメモリセルの制御ゲートの電位及びドレインの電位の一方もしくは両方を選択し、短い書き込みパルスを用い、及び書き込みパルスの間に閾値電圧をモニタするベリファイサイクルを用いることによって、閾値電圧を正確に制御することができる。特に、ＣＨＥ注入の間に制御ゲートの電位を選択することによって、メモリセルの閾値電圧に対する飽和値が決定され、この飽和値は書き込まれるべきターゲットレベルの近くに設定できる。これによって、書き込まれるべきアナログ信号にほぼ影響されない、そしてＥＰＲＯＭ及びフラッシュＥＰＲＯＭに対するＣＨＥ注入を正確に消去するために十分な、書き込み時間が提供される。正確な読み出し回路及び読み出し技術によって、メモリセル（もしくは任意の電界効果トランジスタ）の閾値電圧を正確に測定でき、この閾値電圧の測定が、次に、記憶されたアナログ信号を再現する出力電圧に変換される。記憶されるアナログ信号には、但し限定されるものではないが、サンプルされた音、音声、音楽、映像、光の強度、圧力、振動、速度、較正データ、及びアナログ回路に対する正確なトリミング電圧などが含まれる。従来の複数ビットのデジタル情報もまたアナログ信号に変換され、そして１つのメモリセルに記憶される。本発明に基づくアナログメモリの各メモリセルは、複数ビットの情報と等価なものを記憶する。したがって、本発明に基づくメモリセルは、等しい記憶容量の従来のデジタルメモリよりもかなり小型となっている。例えば、１ｍＶの閾値電圧解像度の５ボルトレンジの閾値電圧を有するアナログメモリセルは、およそ５０００個の異なるレベルを提供し、このレベルは１２ビット以上のデジタル情報と等しい情報を記憶するために十分なものである。１０ｍＶの閾値電圧の解像度は、約５００個の異なるレベルを提供し、かつ８ビット以上の情報と等価なものを記億する。したがって、１つのアナログメモリセルは、従来の多数の２進メモリセルに匹敵するものであり、メモリの寸法及びコストを非常に低減することができる。オーディオシステムに用いられた場合、本発明に基づくメモリは、入力及び出力のアナログ信号に対するアナログ・デジタルコンバータ（ＡＤＣ）及びデジタル・アナログコンバータ（ＤＡＣ）を必要とするデジタルメモリに比較して更に利点を有する。アナログＥＰＲＯＭ及びフラッシュＥＰＲＯＭは、ＡＤＣ及びＤＡＣの必要性（及びコスト）を解消し、かつアナログ・デジタル変換及びデジタル・アナログ変換によって引き起こされるひずみをも解消する。本発明によってもたらされる閾値電圧の正確な制御はまた、アナログ信号の記憶以外の用途にも適したものである。例えば、通常のデジタルメモリでの正確に制御された書き込みによって、メモリの信頼性及び耐久性を低下させるオーバーライティングが防止される。複数のレベルのデジタルメモリは通常はアナログメモリほどには高い分解能を必要としないが、複数のレベルのデジタルメモリセルの所望のターゲット閾値電圧を書き込む場合に正確な制御が重要である。本発明に基づく読み出し及び書き込みプロセスはまた誤差に対する許容度を必要とする用途に於て最大の情報記憶容量を達成するために確実に区別される一定数以上のメモリセルの状態の数を増加させることができる。本発明のある実施例に基づく１回の書き込み回路によって、選択されたメモリに書き込まれるアナログ信号に応じて変化する制御ゲート書き込み電圧が供給される。ＣＨＥ注入によって書き込まれた従来のフローティングゲートメモリセルに対しては、閾値電圧の変化率は、書き込み中に、メモリセルの閾値電圧が実質的に飽和閾値電圧に近づいた時に低下する。この飽和閾値電圧は、書き込みの間の制御ゲートの電位に応じて変化する。本発明の実施例に基づけば、書き込みのための制御ゲートの電位は、飽和閾値電圧が、書き込まれるアナログ信号に対応するターゲット閾値電圧に近い値となるように選択される。従って、閾値電圧の変化率はターゲット閾値電圧近くでは低く、閾値電圧を正確に制御することができる。これによって、ＥＰＲＯＭ及びフラッシュＥＰＲＯＭに於けるＣＨＥ注入の書き込み速度が閾値電圧を正確に書き込むためには高すぎるという問題が解決される。書き込み中に選択されたメモリセルに供給されるドレイン電圧もまた書き込まれるアナログ信号若しくは制御ゲート電圧に応じて変化するように選択される。ドレイン電圧は例えば書き込まれるメモリセルのドレインに接続された可変負荷曲線プルアップデバイスによって制御される。レイン電圧はまた書き込みパルスとしても用いられる。更に、書き込みパルスとベリファイサイクルは選択されたメモリセルの書き込みの間に重畳される。書き込みパルスは、選択されたメモリセルの閾値電圧を上昇させる電圧を供給する。ある実施例では、ターゲット閾値電圧は書き込まれるアナログ信号と等しく、ベリファイサイクルは、選択されたメモリセルの制御ゲートでのアナログ信号を表し、かつ選択されたメモリセルが導通状態にあるか否かを判別する。代わりに、ベリファイサイクルは、選択されたメモリセルを読み出し、閾値電圧によってアナログ信号が書き込まれていることが表されているか否かを判定するために用いられる。閾値電圧がターゲット閾値電圧に達したとき、書き込みは、書き込みパルスを停止し、またはチャネル電流を停止することによって終了される。本発明の実施例に基づく書き込み回路は、選択されたメモリセルに対して供給される制御ゲート電圧を緩やかに変化させて、またはランプ状に変化させて、選択されたメモリセルが初めに導通したときにその制御ゲート電圧を保持する。サンプルされた制御ゲート電圧は選択されたメモリセルの閾値電圧と等しく、また、選択されたメモリセルに記憶されているアナログ信号に等しい電圧と等しいか若しくはこの等しい電圧に変換される。本発明のある実施例に基づく他の読み出し回路は、読み出しの間に選択されたメモリセルのソース及び制御ゲートを高い電位にバイアスするソースフォロワァ技術を用いる。選択されたセルのドレインは、高インピーダンス負荷を介してグランドに接続されている。ソース電位を緩やかにランプ状に増加させることによって、選択されたセルの流れる電流を低く保ち、読み出しの間に閾値電圧が乱されることを防止することができる。選択されたセルのドレインの電位は、制御ゲート電圧から選択されたセルの閾値電圧を引いた値に達するまでソース電圧に追従し、達したときに選択されたセルが導通を停止し、これによってドレインの電位が更に上昇することが防止される。従って、ある一定の時間の後に、ドレイン電位は、選択されたセルの閾値電圧を表す。高インピーダンス負荷は、電源電圧の変動がしたためにドレインに蓄えられる任意の過剰な電荷を放電させる。本発明の他の実施例に基づけば、選択されたメモリセルが読み出され、基準セルから読み出された値と比較される。この基準セルはメモリセルと構造的には等しく、かつ予め決められた値を記憶している。選択されたメモリセルと基準セルから読み出された値から求められた差信号は、選択されたセルの閾値電圧を表し、温度、電源電圧の変動、セルの特徴、及びその他の共通したモードの変化の影響を受けない。基準セルはまた記憶されたアナログ値に対する温度変化、基準電源電圧、及びセルの特徴といった共通したモードの変化の効果を減少させるべく読み出し電流及び書き込み電流をも制御する。上述された実施例に基づく読み出し回路は、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＰＲＯＭ、フラッシュＥＥＰＲＯＭセル等の通常のフローティングゲートメモリセル、ＲＯＭセル等の通常の非フローティングゲートメモリセル、及び通常のＭＯＦトランジスタの閾値電圧を読み出すためにも用いることができる。図面の簡単な説明第１ａ図は、従来技術のＥＰＲＯＭセルの断面図である。第１ｂ図は、従来技術のＥＥＰＲＯＭセルの断面図である。第１ｃ図、第１ｄ図、第１ｅ図、第１ｆ図及び第１ｇ図は、従来技術のフラッシュＥＰＲＯＭセルを表す図である。第２ａ図及び第２ｂ図は、書き込み動作の初め及び書き込み動作の終了直前での電界、反転層、及びピンチオフ点を表すフラッシュＥＰＲＯＭセルの断面図である。第３ａ図、第３ｂ図及び第３ｃ図は、書き込み動作中のフラッシュＥＰＲＯＭセルの飽和閾値電圧と制御ゲート電圧との間の１対１対応、飽和閾値電圧のフラッシュＥＰＲＯＭセルの初期の閾値電圧に対する独立性、及びドレイン電圧のフラッシュＥＰＲＯＭセルの書き込み速度に対する効果を現す、横軸を時間とする閾値電圧の値を表すグラフである。第４図は、フラッシュＥＲＯＭメモリアレイの一部を表すレイアウト図である。第５ａ図は、抵抗性負荷デバイスを含む書き込み回路の模式図である。第５ｂ図は、いくつかの負荷曲線インピーダンスとフラッシュＥＰＲＯＭセルとに対するドレイン電圧を横軸とするメモリセルの電流を表すグラフである。第６ａ図は、本発明のある実施例に基づく線形反転電圧シフタを表す模式図である。第６ｂ図は、第６ａ図の電圧シフタから出力された電圧によって生み出された飽和閾値電圧に対する入力アナログ信号を表すグラフである。第７ａ図は、本発明のある実施例に基づく線形高電圧シフタを表す模式図である。第７ｂ図は、第７ａ図の電圧シフタから出力された電圧によって生み出された飽和閾値電圧に対する入力アナログ信号を表すグラフである。第７ｃ図は、制御回路、及び真性メモリセル電流を追跡し第６ａ図及び第７ａずの電圧シフタに電力を供給する高電圧チャージポンプ回路を表す模式図である。第８図は、フラッシュＥＰＲＯＭセルの３つの異なるドレイン電圧に対する、フローティングゲート電圧を横軸とするＣＨＥ注入電流を表すグラフである。第９図は、短書き込みパルスと１つの長書き込みパルスの波形を表す図である。第１０ａ図、第１０ｂ図、第１０ｃ図及び第１０ｄ図は、各々短書き込みパルス及び長書き込みパルスの合計書き込み時間を横軸とする閾値電圧、閾値電圧のシフト、及び閾値電圧の標準偏差を表すグラフである。第１１ａ図及び第１１ｂ図は、可変書き込み負荷曲線を含む書き込み回路の模式図である。第１１ｃ図は、メモリセルと第１１ａ図及び第１１ｂ図の可変書き込み負荷曲線に対するドレイン電圧を横軸とする電流のグラフである。第１２ａ図及び第１２ｂ図は、本発明の２つの実施例に基づく書き込みパス及びベリファイパスを表すブロック図である。第１３図は、書き込みサイクル及びベリファイサイクルの間のフラッシュＥＰＲＯＭセルの制御ゲートに供給される電圧波形を表す図である。第１４図は、本発明に基づくベリファイ回路の実施例の模式図である。第１５ａ図、第１５ｂ図、第１５ｃ図、第１５ｄ図、第１５ｅ図、第１５ｆ図、第１５ｇ図、第１５ｈ図、第１５ｉ図は、本発明の実施例に基づく読み出しサイクル及びベリファイサイクルを表す図である。第１６ａ図は、本発明のある実施例に基づく一定の電荷書き込みパルスを発生する書き込み回路の模式図である。第１６ｂ図は、第１６ａ図の実施例の波形を表す図である。第１６ｃ図は、本発明の基づくある実施例に基づくドレイン電圧書き込みパルスを発生する書き込み回路の模式図である。第１６ｄ図及び第１６ｅ図は、第１６ｃ図の実施例の波形を表す図である。第１７ａ図は、時間の経過と共に書き込み負荷曲線抵抗を変化させる２進カウンタを含む書き込み回路の模式図である。第１７ｂ図は、書き込み中の様々な時刻でのメモリセルに対する及び第１７ａ図の負荷曲線に対するドレイン電圧を横軸とする電流のグラフである。第１８ａ図は、フラッシュＥＰＲＯＭセルに対する通常の読み出し回路を表す図である。第１８ｂ図は、負荷曲線抵抗に対する異なる閾値電圧を有するメモリセルに対する出力電圧を横軸とする電流のグラフである。第１９ａ図は、読み出し動作中に線形領域にバイアスされたフラッシュＥＰＲＯＭセルから出力された出力電圧を発生させるためのカレントミラー回路を含む読み出し回路の模式図である。第１９ｂ図は、メモリセル及び第１９ａ図の抵抗に対する出力電圧を横軸とする電流のグラフである。第２０ａ図は、ソースフォロウァ読み出し回路の模式図である。第２０ｂ図は、第２０ａ図の読み出し回路に対する読み出しプロセスを表すタイミング図である。第２１ａ図は、本発明のある実施例に基づく低速ランプ読み出しのための回路のブロック図である。第２１ｂ図は、第２１ａ図の実施例の読み出しパスの例を表す図である。第２１ｃ図は、低速度でランプ状に制御されたゲート電圧に対する時間を横軸とする電圧のグラフである。第２２図は、低速ランプ回路の実施例を表す図である。第２３図は、フラッシュＥＰＲＯＭの基準セルを用いた読み出し回路を含む本発明の実施例の模式図である。第２４図は、他の読み出しプロセス用の基準セルを含む実施例の模式図である。第２５図は、本発明に基づく更に他の読み出しプロセス用の基準セルを含む実施例である。第２６図は、本発明に基づく複数のアナログ信号の読み出し及び書き込みをパラレルに行うための装置のブロック図である。第２７図は、本発明に基づく複数のレベルのデジタル値のメモリセルに対する読み出し及び書き込みのための装置のブロック図である。各図面で共通に用いられた符号は同一の若しくは類似の要素を表す。発明を実施するための最良の形態本発明の実施例に基づけば、メモリセルのフローティングゲートへの電子の注入を正確にモニタリングし、かつ制御することによって、アナログ信号がＥＰＲＯＭまたはフラッシュＥＰＲＯＭセルに対して正確に書き込み及び記憶される。フローティングゲートに蓄えられる電子の数を正確に制御することによって、メモリセルの閾値電圧と導電性が正確に制御される。メモリセルの読み出しの間、読み出し回路が、セルの導通性若しくは閾値電圧から、記憶されたアナログ信号を再現する。本発明の具体例が、第１ｃ図に例示されたスタックスゲートフラッシュＥＰＲＯＭセルに関して説明される。当業者には明らかになることだが、本発明に基づく書き込みプロセス及び書き込み回路は、また限定するものではないが、第１ｄ図、第１ｅ図、第１ｆ図、第１ｇ図に例示されたフラッシュＥＰＲＯＭセル、及び第１ａ図に例示されたＥＰＲＯＭセルを含むその他の様々なメモリセルも用いることができる。本発明に基づく読み出し方法及び読み出し回路は、限定を意図するものではないが、ＥＰＲＯＭセル、ＥＥＰＲＯＭセル、及びフラッシュメモリセルを含む様々な閾値電圧を有するすべての形式のメモリセルに広く用いることができる。フラッシュＥＰＲＯＭとＥＥＰＲＯＭは両方ともアナログ信号を記憶することができるが、フラッシュＥＰＲＯＭがＥＥＰＲＯＭに対して優れている。例えば、フラッシュＥＰＲＯＭは現在では不揮発性メモリ技術の主流をなすものであり、ウエハの製造コストが低く、歩留まりが高く、入力し易く、より多くの利用者が理解し易く、かつ利用し易いものである。フラッシュＥＰＲＯＭセルはまたより小型であり、より規格化し易く、ＥＥＰＲＯＭセルよりも速く書き込みを行うことができる。フラッシュＥＰＲＯＭセルは、ＣＨＥ注入に比べかなり低速度の書き込み用として用いられるフォーラー・ノードハイムのトンネル効果（ＦＮＴ）を用いるＥＥＰＲＯＭセルに比べ、３桁ほど速い書き込みをチャネルホットエレクトロン（ＣＨＥ）注入を用いて行う。本発明に基づくメモリはあらゆる形式のアナログ信号を記憶することができるが、サンプルされたオーディオ信号を記録及びリトリーブする具体例によって、フラッシュＥＰＲＯＭのＥＥＰＲＯＭに対する利点が更に明らかとなる。他のアナログ装置への用途が本明細書の観点から明らかとなる。オーディオレコーディング装置では、フラッシュＥＰＲＯＭ（アナログ若しくはデジタル）の速い書き込み時間によって、オーディオ信号がサンプルされた時にリアルタイムに記録されることが可能となる。ＥＥＰＯＲＭの書き込み時間が遅いために、大量のオーディオ信号を順番にサンプリングしホールドし、次にサンプルされた信号をＥＥＰＲＯＭアレイにパラレルに書き込むことが必要となる。ＥＥＰＲＯＭアレイにパラレルに一度書き込みが行われる間に、より多くのオーディオサンプルがサンプルされそしてホールドされ、次の書き込み動作のために準備される。従って、ＥＥＰＲＯＭは、オーディオ信号をリアルタイムに記録するためにフラッシュＥＰＲＯＭが必要とするよりも、かなり多くのサポート回路を必要とする。ＦＮＴ及びＣＨＥ注入の両方は、適切に動作するためには高い電圧を必要とする。５Ｖの電源電圧Ｖｃｃから、オンチップ高電圧チャージポンプ回路は、メモリセルの制御ゲート用の１２Ｖの電圧を容易に供給するが、その理由は制御ゲートが容量性のノードであり、ほとんど電流を流さない（通常ナノアンペア程度）であるからである。しかしながら、スタックスゲートセル及びスプリットゲートセル等のある種のメモリセル用のＣＨＥ注入（は、メモリセルのドレイン電圧が５Ｖ以上であり、メモリセルのチャネル電流が各セル毎に１ｍＡ程度であることを必要とする。そのようなフラッシュＥＰＲＯＭの８個若しくはそれ以上の個数の一つのビットメモリセルを同時に書き込むためには、電源電圧Ｖｃｃよりも高い電圧に於て数ミリアンペアの直流電流を必要とし、この必要な電流をオンチップチャージポンプ回路によって供給することは困難である。従って、ＥＥＰＲＯＭは、フラッシュＥＰＲＯＭに比べ、５Ｖのみを用いる低い電圧動作という点で勝るものである。唯一の例外は、第１ｆ図のフラッシュＥＰＲＯＭセル１２０は、かなり大きいセル面積を必要とすが、高い注入効率を有するので、チャネル電流が非低くて良く、低い電圧の動作に適しているということである。加えて、半導体製造技術の進歩により、フラッシュＥＰＲＯＭセルの寸法が縮小され、メモリセルに書き込むためのドレイン電圧が低減された。例えば、０．６μｍのデザインルールを有するフラッシュＥＰＲＯＭセルは通常書き込み動作中に５Ｖ未満のドレイン電圧を必要とし、外部の５Ｖ電源が直接必要な電流を供給する。更に、もしフラッシュＥＰＲＯＭセルが将来の０．５μｍ以下に縮小された場合、３．３Ｖのドレイン電圧での書き込み動作も可能となるかもしれない。本発明に基づけば１回にただ１つのアナログフラッシュＥＰＲＯＭセルのみが通常書き込まれるので、５Ｖよりも高い電圧がメモリセルのドレインに必要とされる場合に於てさえも高電圧チャージポンプ回路がオンチップで組み込まれることができる。最初に、第２ａ図に例示されたフラッシュＥＰＲＯＭセル１００は消去されており、およそ１．５Ｖの初期レベルの閾値電圧Ｖｔを有する。メモリセル１００を消去するための多くの公知の技術を利用することができる。使用される特定の消去方法は本発明にとって重要ではない。アナログ信号Ｖａｎａｌｏｇは、ＣＨＥ注入の間にフローティングゲート１０１へ注入される電荷の量を正確に制御することによって、フラッシュＥＰＲＯＭセル１００に書き込まれる。フローティングゲート１０１に蓄えられた電荷の量はアナログ信号Ｖａｎａｌｏｇを表すターゲット閾値電圧Ｖｔｔにメモリセル１００の閾値電圧Ｖｔを設定する。チャネルのホットエレクトロンの注入を正確に制御するためには、ＣＨＥ注入のメカニズムが理解されなければならない。ＣＨＥ注入の２つの要件は、（１）３．２ｅＶのエネルギーを備えたチャネルホットエレクトロンが利用できること、及び（２）エレクトロンをフローティングゲート１０１へ引き寄せるゲート酸化膜１０６内の垂直方向の電界２０２である。書き込み動作の初めに於て、約１２Ｖの制御ゲート１０２と約５Ｖ若しくはそれ以上のドレイン１０４に於てメモリセル１００のチャネル電流がほぼ飽和状態に達する。チャネル１０５内の電子は、ドレイン１０４とソース１０３との間の電位差によって加速され、チャネル１０５に沿って、ドレインデプリーション領域２０１を取り囲む強い電界内に流れ込む。いくつかの電子は、ゲート酸化膜１０６のエネルギー障壁を乗り越えるための十分なエネルギー（通常約３．２ｅＶ）を獲得する。このような（ホット）エレクトロンがフローティングゲート１０１に到達するためには、フローティングゲート１０１とチャネル１０５との間の垂直方向の電界２０２は順方向（即ち、電子をフローティングゲートに向けて吸引する向き）でなければならない。初めに、フローティングゲート１０１に蓄えられた電子の数はかなり少なく、メモリセル１００の閾値電圧Ｖｔも低い。電荷反転層２０５がソース１０３からドレイン１０４の付近まで延在しており、ドレイン１０４の直近の狭い部分２０２Ａを除く部分まで延在しており、垂直な電界２０２（ゲート酸化膜１０６の）が、電子をフローティングゲート１０１に向けて吸引する。熱電子がもっともエネルギーを有する領域は、電化反転層が終息するピンチオフ点２０３とドレイン接合部２０４との間の領域である。注入電流は、熱電子の数が最大であり、かつ電界２０２が最も順方向である点で、最大の電流密度で、ゲート酸化膜１０６を流れる。従って、最適な注入はピンチオフ点２０３を囲む狭い領域に於て行われる。第２ｂ図には、注入プロセスが続いている状態の電子が充電されたフローティングゲート１０１が表されている。フローティングゲート１０１とソース１０３との間の電位差が低下し、反転ピンチオフ点２１３がソース１０３に近づいている。その結果、基板１０８内のドレインの端部２０４の近くの表面の電界が集中し、より多くのホットエレクトロンを生み出し、一方電子がもっとも高いエネルギーを有する領域２１２Ａでは、垂直の電界２１２がフローティングゲート１０１への電子の注入に反する向きとなっている。したがって、注入される電子による電流はフローティングゲート１０１が充電されるにしたがって減少し、メモリセル１００が飽和閾値電圧Ｖｓｔに近づくにしたがってほぼ０に達する。垂直な電界２１２は、メモリセル１００の閾値電圧が飽和閾値電圧Ｖｓｔに留まるように、電子がさらにフローティングゲート１０１に達することがないように電子を反発させる。制御ゲート１０２の電圧Ｖｐｐは、容量性結合を介してフローティングゲート１０１の電位と、垂直な電界２１２とに影響を及ぼす。書き込み動作の間に用いられた制御ゲートの電圧Ｖｐｐを変化させることにより、注入電流を遮断するためにフローティングゲート１０１に蓄えられる電荷が変化し、したがってメモリセル１００の飽和閾値電圧Ｖｓｔが変化する。ＣＨＥ注入では、飽和閾値電圧の変化量ΔＶｓｔは、供給されている制御ゲートの電圧Ｖｐｐの変化量ΔＶｐｐに概ね正比例する。第３ａ図は、８Ｖから１３Ｖの間の制御ゲートの電圧Ｖｐｐを用いたメモリセルの書き込み動作の間の横軸を時間とする閾値電圧Ｖｔを表したグラフである。長時間（１ミリ秒以上）が経過した後に、閾値電圧Ｖｔは、供給された制御ゲート電圧Ｖｐｐに対して飽和閾値電圧Ｖｓｔに達する。一次近似で、飽和閾値電圧の変化量ΔＶｓｔは、制御ゲートの電圧の変化ΔＶｐｐに比例している。式１及び式２は、フローティングゲートの電位Ｖｆｇの変化量ΔＶｆｇとフラッシュＥＰＲＯＭセルの飽和閾値電圧Ｖｓｔの変化量ΔＶｓｔとの関係を表している。 ΔＶｆｇ＝（Ｃｆｇ・ΔＶｇｓ＋Ｃｆｄ・ΔＶｄｓ）／ｃｔ（式１）ここで、フローティングゲートは各々、コントロールゲート、ソース、チャネル、及びドレインに対して結合容量Ｃｆｇ、Ｃｆｓ、Ｃｆｃ、及びＣｆｄを有し、Ｃｔは、Ｃｆｇ、Ｃｆｄ、Ｃｆｓ及びＣｆｃの合計であり、ΔＶｇｓは、制御ゲートとソースとの間の電位差の変化であり、ΔＶｄｆは、ソースとドレインとの間の電位差の変化量である。 ΔＶｓｔ＝ΔＶｆｇ・（Ｃｔ／Ｃｆｇ）＝（Ｃｆｇ・ΔＶｇｓ＋Ｃｆｄ・ΔＶｄｓ）／Ｃｔ・（Ｃｐ／Ｃｆｇ）（式２）したがって、ΔＶｓｔ＝ΔＶｇｓ＋（Ｃｆｄ／Ｃｆｇ）・ΔＶｄｓであり、電源電圧は一定であると仮定すると、（Ｃｆｄ／Ｃｆｇ）・ΔＶｄｓは無視でき、飽和閾値電圧の変化ΔＶｓｔはΔＶｇｓ（及び制御ゲート電圧の変化量 ΔＶｐｐ）に比例する。閾値電圧１ｍＶの分解能で書き込むためには、飽和閾値電圧Ｖｓｔを変化させる二次の効果が考慮されなければならない。これらの効果にはメモリセル全体にわたるセルのパラメータの均一性が含まれるが、その理由は式２に基づくと端子電圧と容量性結合のわずかなばらつきが、制御ゲート電圧Ｖｐｔの変化量ΔＶｐｔと、結果としてもたらされる飽和閾値電圧Ｖｓｔの変化量Δｓｔとの間の関係を変化させるからである。電源電圧の変化もまた、制御ゲートの電圧の変化量Δ Ｖｐｔと飽和閾値電圧の変化量ΔＶｓｔとの間の関係を変化させる。更に、制御ゲートの電圧Ｖｐｔと飽和閾値電圧Ｖｓｔとの関係がメモリアレイのレイアウトの変化によって生ずる。メモリセルのドレイン電圧が各列でほぼ一定となるように、金属ビットライン４２０が列のメモリセルＣ１１とＣ２１とのドレイン端子４２２に接続された通常のメモリアレイが示されている。しかし、ドレインとソースとの間の電位差Ｖｄｓは、ドレイン電流の大きさに応じて変化し、その理由はドレイン４２２と、ビットライン４２０に接続された電圧源（図示されていない）の間の有限のインピーダンスが存在するからである。ソース電圧はまた電流と共に変化する。第４図に例示されているように、スタックスゲートセルＣ１１は、同じ行のその他のセルＣ１２からＣｎと共通する、及び隣接する行のメモリセルＣ２１からＣ２ｎと共通する、拡散ソースライン４１５を占有している。共通の拡散ソースライン４１５は、書き込みの間に周期的にグランド電位とされている金属ソースライン４３０との間での電位差が与えられる。メモリセルＣ１１に対する正確なソース電圧が、拡散ソースライン４１５に沿った電圧降下によって決定され、かつ拡散ソースライン４１５を流れる電流と、メモリセルＣ１１とソースラインコンタクト４３５との間の距離とに応じて変化する。拡散ソースライン４１５を流れる電流は、制御ゲート電圧Ｖｐｔに応じて変化する。制御ゲート電圧Ｖｐｐは通常メモリアレイ全体にわたってより均一であり、その理由はコントロールゲートを形成する行ライン４４０が容量性の端子からなるからである。一般的に、セルの飽和閾値電圧Ｖｓｔは、消去された後のセルの初期の閾値電圧に応じて変化することはない。第３ｂ図は、十分な時間が経過した後に、時間に対する閾値電圧の値が初期の閾値電圧の値に関係なくほぼ一定となることを表している。しかしながら、初期の閾値電圧は、次の書き込み動作のターゲット閾値電圧Ｖｔｔよりも低いものでなければならない。一般に、書き込み動作中のフラッシュＥＰＲＯＭセルのドレイン電圧は、セルの飽和閾値電圧Ｖｓｔに対してあまり効果を有しない。しかし、ドレイン電圧は、メモリセルの書き込み速度を十分に変化させることができ、ＣＨＥ注入がメモリセルのチャネル内の表面電位に対して指数関数的な関係を表すからである。第３ｃ図は、パルスとして供給された１１．５Ｖのピーク値のコントロールゲートの電圧を備えた通常のメモリセルの書き込みの間の５Ｖ及び４．５Ｖのドレイン電圧に対する時間を横軸として表された閾値電圧の曲線３８０と３８２とを表している。書き込み時間を短縮し、書き込みの精度を高めるために、ドレイン電圧は、書き込み動作中に熱電子が生み出されるように、十分に高い値で一定に保たれなければならない。第５ａ図はフラッシュＥＰＲＯＭ５００用の書き込み回路を表している。メモリセル５１０はグランドに接続されたソース５１１と、金属列ライン５１５と列選択デバイス５２０とを介してプルアップデバイス５３０に接続されたドレイン５１２とを有する。プルアップデバイス５３０は、メモリセル５１０への書き込み動作中にドレイン電圧Ｖｄｒａｉｎを制御し、書き込み制御信号によって決定されるインピーダンス値を備えた負荷曲線を構成する。第５ａ図の実施例では、プルアップデバイス５３０は、電源電圧Ｖｃｃ以上の値である書き込み供給電圧Ｖｄｄ（通常約５〜６Ｖ）に接続されたドレインを備えたＰチャネルトランジスタからなる。列選択デバイス５２０またＰチャネルトランジスタからなる。Ｐチャネルトランジスタは、デバイス５２０と５３０に適しており、その理由はＰチャネルトランジスタが閾値電圧の電圧降下なしに高い電圧を伝達するからである。他の実施例では電圧Ｖｄｄ以上にブートストラップされたゲートを備えたＮチャネルトランジスタを用いている。プルアップデバイス５３０のインピーダンスは、一定であるか、若しくは時間またはメモリセル５１０に書き込まれるアナログ信号Ｖｎａｌｏｇによって変化するものであって良い。可変負荷曲線の本発明の実施例が以下に説明される。ゲート５３１への書き込み制御信号は、プルアップデバイス５３０が書き込みのための一定のドレイン電圧を供給したときに、書き込み速度を最適にするように選択される。第５ｄ図は、メモリセル５１０のドレイン電圧Ｖｄｒａｉｎに対する電流の曲線５５０と、異なる書き込み制御信号に対するプルアップデバイス５３０に対するドレイン電圧Ｖｄｒａｉｎに対する電流の曲線５５２と５５４とを表している。曲線５５２から５５４の曲線５５０との交点５５６から５５８は、書き込み動作中のメモリセル５１０の直流動作ドレイン電圧を決定する。負荷曲線５３０のインピーダンスの値が低い場合、曲線５５４では、動作ドレイン電圧５５８は高く、セル５１０は、非常に大きい電流を流すことになるラッチアップを引き起こすブレークダウン領域において動作する。この曲線５３０のインピーダンスが高い場合に、曲線５５２では、動作ドレイン電圧５５６は、加速した書き込みの原因となるドレイン電圧の低い値への限定を行う。曲線５５３によって表されているような中間の値の負荷曲線は、最適な書き込み速度を提供する直流動作ドレイン電圧５５７を有する。上述されたように、飽和閾値電圧Ｖｓｔと制御ゲート電圧Ｖｐｐとの間には、線形の関係がある。Ｖｐｐはまたアナログ信号Ｖａｎａｌｏｇに対して１対１対応の関係を有する場合、メモリセルの飽和閾値電圧Ｖｓｔはアナログ信号Ｖａｎａｌｏｇに対して１対１対応の関係を有することになる。しかしながら、メモリセルがその飽和閾値電圧Ｖｓｔに達するまでの時間が１ミリ秒以上なので、この時間は多くの用途で許容される書き込み時間よりも長い。従って、飽和閾値電圧Ｖｓｔに近い値であってＶｓｔ未満の値であるターゲット閾値電圧Ｖｓｔが、任意の与えられた制御ゲート電圧Ｖｐｐに対して、ターゲット閾値電圧Ｖｔｔが使用する場合に許容される書き込み時間と等しいか若しくはそれ以内の値の時間で達成されるように、選択される。更に、ターゲット閾値電圧Ｖｔｔが、飽和閾値電圧Ｖｓｔとの間に１対１対応の関係を有するので、Ｖｔｔは、制御ゲート電圧Ｖｐｐとの間に１対１対応の関係を有することになり、従ってアナログ信号のＶａｎａｌｏｇとの間にも１対１対応の関係を有するようになる。従って、アナログ信号Ｖａｎａｌｏｇは、閾値電圧Ｖｔを初期のレベルから信号Ｖａｎａｌｏｇを表すターゲットレベルＶｔｔまで上昇させることによって、フラッシュＥＰＲＯＭセル５１０に書き込まれる。第３ａ図では、１００マイクロ秒の書き込み時間の具体例での、約４．５Ｖの飽和閾値電圧を有する１０Ｖの制御ゲート電圧Ｖｐｐが、約０．５Ｖの飽和閾値電圧を有する１２Ｖの制御ゲート電圧Ｖｐｐが、約６Ｖの選択された書き込み時間内に達している。その結果、ターゲット閾値電圧Ｖｔｔは、アナログ入力信号Ｖａｎａｌｏｇにかかわらず、選択さた書き込み時間内で達成される。より低いターゲット閾値電圧に対して用いられるより低い制御ゲート電圧が、ターゲット電圧の付近での閾値電圧の変化をかなり緩やかなものとし、高い分解能に用いことができるようにする。アナログ信号Ｖａｎａｌｏｇに対応して制御ゲート電圧Ｖｐｐを発生するための１つの方法は、アナログ信号Ｖａｎａｌｏｇを電圧Ｖｈｈに比例する値を引いた電圧にレベルシフトする反転電圧シフタを用いるものである。第６ａ図は、フラッシュＰＰＲＯＭセル５１０（第５ａ図）に制御ゲート電圧Ｖｐｐを供給する反転線形電圧シフタ６００の１つの実施例を表している。電圧シフタ６００は、メモリセル５１０への記憶を行うためのアナログ信号Ｖａｎａｌｏｇを受け取る正の入力端子とＮチャネルトランジスタ６３０のソース６３１に接続された負の端子と、さらにＮチャネルトランジスタ６３０のゲートに接続された出力端子を有する演算増幅器（ＯＰＡＭＰ）６１０を含む。Ｎチャネルトランジスタ６３０のソース６３１とドレイン６３２は、各々、抵抗６４０と６２０を介して電圧ＶｓｓとＶｈｈとに接続されている。通常の高電圧チャージポンプ回路（図示されていない）が、電圧Ｖｈｈ（通常約１４から１６Ｖ）を供給している。演算増幅器６１０は、ソース６３１がアナログ信号Ｖａｎａｌｏｇを追従する電圧を有するような高い利得を有する。抵抗器６２０と６４０は等しい抵抗値を有し（Ｒ１＝Ｒ２）、各抵抗器の両端で発生する電圧降下は、Ｖａｎａｌｏｇ信号に等しく、その理由は抵抗器６２０と６４０に同じ電流が流れるからである。したがって、ドレイン６３０での出力電圧Ｖｐｐは、Ｖｈｈから信号Ｖａｎａｌｏｇの値を引いた電圧に等しい。他の実施例では、抵抗器６２０と６４０は、異なる抵抗値を有し、抵抗器６２０の両端で生ずる電圧降下が信号Ｖａｎａｌｏｇに比例する値となる。シフタ６００からの制御ゲート電圧Ｖｐｐは、信号Ｖａｎａｌｏｇが増加するときに一対一の対応を有する関係で増加する。したがって、メモリセル５１０の閾値電圧がより低いことは、アナログ信号Ｖａｎａｌｏｇがより高いことを表す。第６ｇ図は、アナログ信号Ｖａｎａｌｏｇとターゲット閾値電圧Ｖｔｔとの関係を例示している。アナログ信号Ｖａｎａｌｏｇが２Ｖから６Ｖの範囲内にあるとき、対応する出力電圧Ｖｐｐは１２Ｖから８Ｖの範囲内にあり、ターゲット閾値電圧Ｖｔｔは６Ｖから２Ｖの範囲内にある。第７ａ図は、入力信号Ｖａｎａｌｏｇとともに増加する出力電圧Ｖｐｐを備えた非反転線形電圧シフタ７００の例を表している。電圧シフタ７００は、電圧シフタ６００とアナログ反転ステージ７７０とを有する。アナログ反転ステージ７７０は、基準電圧Ｖｒｅｆに関して入力信号Ｖａｎａｌｏｇを反転する。電圧Ｖｒｅｆは、入力信号Ｖａｎａｌｏｇの変化する範囲の中間点である。抵抗器７２０と７４０とが等しい抵抗値を有する場合、演算増幅器７５０の出力ノード７８０は、アナログ信号Ｖａｎａｌｏｇの値の反転された値に追従する。出力ノード７８０は、電圧シフタ６００の演算増幅器６１０の正の入力端子を駆動するので、電圧シフタ７００の出力ノード６３０の電圧Ｖｐｐはアナログ信号Ｖａｎａｌｏｇを直接追従する。第７ｂ図は、第７ａ図に基づく実施例での、アナログ信号Ｖａｎａｌｏｇの、コントロールゲート電圧Ｖｐｐとターゲット閾値電圧Ｖｔｔとに対する曲線を表している。この実施例では、アナログ信号Ｖａｎａｌｏｇは２Ｖから６Ｖの間で変化し、電圧Ｖｒｅｆは、アナログ信号Ｖａｎａｌｏｇの最大値及び最小値の平均値である４Ｖである。アナログ信号Ｖａｎａｌｏｇが２Ｖから６Ｖに上昇したとき、ノード７８０の電圧は、６Ｖから２Ｖに減少し、対応する出力電圧Ｖｐｐは８Ｖから１２Ｖに上昇する。その結果得られるターゲット閾値電圧Ｖｔｔ（メモリセルに書き込まれる）は、２Ｖと６Ｖとの間の値を有し、書き込まれた閾値電圧Ｖｔｔはアナログ信号Ｖａｎａｌｏｇに等しい。書き込まれた閾値電圧Ｖｔｔは、信号Ｖａｎａｌｏｇを表示するために信号Ｖａｎａｌｏｇと等しい必要はない。信号Ｖａｎａｌｏｇと制御ゲート電圧Ｖｐｐとの間の関係は、必ずしも線形的な関係でなくても良い。メモリセルの閾値電圧と信号Ｖａｎａｌｏｇの範囲とが１対１の対応であれば十分である。信号Ｖａｎａｌｏｇと制御電圧Ｖｐｐとの間の線径な関係は、読み出し回路及び書き込み回路を簡単にし、好ましいものである。しかしながら、コンパンディング（圧縮及び拡張）方法が、より良好な閾値電圧の電解能を提供しかつ改善された信号対雑音比を提供する。例えば、Ａ−ロー若しくはμ−ロー等の公知の論理的関係によって、電圧をシフトする前若しくは電圧をシフトする間に入力アナログ信号Ｖａｎａｌｏｇを圧縮することもできる。読み出しの間、逆の関係が閾値電圧を拡張し、アナログ信号Ｖａｎａｌｏｇに等しい出力電圧を発生する。制御ゲート電圧はＶｐｐは、メモリセルに書き込まれた閾値電圧Ｖｔｔがアナログ信号Ｖａｎａｌｏｇと等しくなるように選択される。このような要求を満たす特定の電圧Ｖｔｔは、メモリセルの技術及びメモリセルの特徴に応じて変化し、分解能及び書き込み時間に関する要求を満たすように選択される。メモリセルの性能の共通モードの変数（製造過程に於て若しくは周囲の環境によって生じ、かつ１つのアレイ内の全てのセルに共通する変数）に関する考慮もまた必要とされる。これらの要求を満足するためのある方法は、制御ゲート電圧Ｖｔｔがメモリセルの共通モードの変数を追従するようにする方法である。特に、シフタ６００（第６ａ図）若しくは７００（第７ａ図）の制御ゲート電圧Ｖｔｔが、電圧Ｖｈｈを供給する高電圧チャージポンプ回路を調整することによって一定の値に保たれる。第７ｃ図は、メモリセルの性能を追跡する電圧Ｖｈｈを供給する制御回路及びチャージポンプ回路７９８の実施例を表している。制御回路は、初期レベルの閾値電圧を有し、かつ「セル・トラッキング」電流源として振る舞うように線形領域へバイアスされた基準セル７９５を含む。基準セル７９０は、基準セル７９０と同様の基準セル（図示されていない）を含むメモリアレイの基準列に配置されている。この基準列は、基準セル７９０を流れる電流がプログラムされていないセルを流れる電流と一致するにように、列選択デバイス７３２とカスコードデバイス７３４とに接続されている。Ｐチャネルカレントミラー回路７９０とＮチャネルカレントミラー回路７９２とは、抵抗器７９３を流れる電流１１を制御する。電流１１は、基準セル７９０のチャネル電流とに比例し、電圧源Ｖｃｃから抵抗器７９３を通って流れ、電圧Ｖ２を発生させる。セルを流れる電流が大きいと、電圧Ｖ２は小さくなる。比較器７９６は、電圧Ｖ２を、通常の高電圧チャージポンプ回路７９８の出力電圧Ｖｈｈに比例する電圧Ｖ１と比較する。通常のチャージポンプ回路に関してよく知られているように、チャージポンプ回路７９８は、第７ｃ図の実施例ではＮＡＮＤゲート７９２からの発振信号を、電圧レベルＶｈｈを増加若しくは保持するために必要とする。電圧Ｖｈｈ及びキャパシタ７９４と７９５との静電容量の比が、電圧Ｖ１を決定する。電圧Ｖ１は、Ｖｈｈ×Ｃ１／（Ｃ１＋Ｃ２）と等しく、ここでＣ１及びＣ２は、キャパシタ７９４と７９５の静電容量を各々表している。電圧Ｖ１が電圧Ｖ２よりも低い場合、比較器７９６は、ＮＡＮＤゲート７９１の一方の入力端子を高状態に駆動し、ＮＡＮＤゲート７９７の出力電圧を、ＮＡＮＤゲート７９２の第２の入力端子に接続された発振器（図示されていない）の出力に応じて発振させる。従って、ＮＡＮＤゲート７９７は、高電圧チャージポンプ回路７９８を駆動し、このチャージポンプ回路７９８は、電圧Ｖ１が電圧Ｖ２未満のときに電圧Ｖｈｈを増加させる。しかしながら、電圧Ｖ１が電圧Ｖ２以上の値となったとき、比較器７９６はＮＡＮＤゲート７９７からの出力電圧を高状態に保ち、発振器がチャージポンプ回路７９８を駆動することを停止する。基準セル７９６を流れる電流を増加させる共通モードの変数はまた、メモリセルを流れる電流をも増加させ、かつ書き込み動作中にＣＨＥ注入をより効率の高いものとするので、電圧Ｖｈｈ（及び従って制御ゲート電圧Ｖｐｐ）は、閾値電圧も所望の変化量、閾値電圧の所望の正確さ、及び所望の全体の書き込み時間を保持するために低い値にされる。メモリのほとんどの用途では、用いることのできる限定された全体の書き込み時間がある。リアルタイムにオーディオ信号を記録するためには、通常、サンプリングレートは約８ｋＨｚから４４ｋＨｚであり、これによって、１サンプル値当たり約１２５μ秒から約２３μ秒の全体の書き込み時間が可能となる。一定の電圧Ｖｐｐが、通常のフラッシュＥＰＲＯＭセルを飽和閾値電圧Ｖｓｔ近くまで充電するために１２５μ秒以上の書き込み時間を必要とし、従って書き込み速度は１２５μ秒以下の最大の書き込み時間を有する必要とする用途に対しては増加されなければならない。メモリセルに対する最大のＣＨＥ注入電流用の制御ゲート電圧Ｖｐｐは、ドレイン電圧、表面電位、及びチャネル電子が最も高いエネルギーを有する酸化膜における垂直方向の電界に応じて変化する。第８図は、ドレイン電圧Ｖｄｒａｉｎが４．５Ｖ、５Ｖ、及び５．５Ｖの通常のフラッシュＥＰＲＯＭセルのフローティングゲート電圧Ｖｆｇに対するＣＨＥ注入電流Ｉｇａｔｅの曲線８１０、８２０、及び８３０を表している。各曲線８１０、８２０、８３０に対して、注入電流Ｉｇａｔｅは、最大の電流値に達するまで、フローティングゲート電圧Ｖｆｇと共に増加し、次に減少する。一定のドレイン電圧Ｖｄｒａｉｎに対して、最大のＣＨＥ注入電流状態を発生させるフローティングゲート電圧が、制御ゲート電圧Ｖｐｐがパルス上に供給されたとき制御ゲート電圧Ｖｐｐがランプ状に上昇し次にランプ状に減少する間に生ずる。従って、１つの長パルス９１０（第９図）は、合計のパルス幅が等しい複数の短パルス９２０（約１μ秒末満の）に較べてターゲット閾値電圧を獲得するためにより長い時間を要する。第１０ａ図は、通常のメモリセルに供給された各々０．５μ秒と１０μ秒の長さの書き込みパルスに対する合計された全書き込み時間に対する閾値電圧の曲線１０１０と１０２０を表している。第１０ａ図に例示されているように、閾値電圧は、制御ゲートに複数の短パルスが供給された場合により早く上昇していることが分かる。短書き込みパルスは、書き込まれた閾値電圧Ｖｔｔの高い電解能をも達成する。パルスの数が増加すると、メモリセルの閾値電圧は、制御ゲート電圧Ｐｔｔに対応する飽和閾値電圧に近づき、１パルスあたりにフローティングゲートに注入されるホットエレクトロンの数が減少する。書き込まれた閾値電圧が、書き込みパルスの数であるとき、１パルスあたりの閾値電圧の変化量が、連続する閾値電圧の間の可能な分解能を決定する。行ドライバの寸法及びメモリセルの行の制御ゲートの全体の抵抗値及び静電容量の値が、１つの行での最小の充電時間及び放電時間を決定し、フラッシュＥＰＲＯＭセルをプログラムするために用いることのできる最も短い書き込みパルスを限定する。第１０ｂ図に例示されているように、約０．１μ秒の短パルス書き込み幅の１パルスあたりの閾値電圧の変化量の曲線１０３０は、１０μ秒の長い書き込みパルスのあたりの閾値電圧の変化量を表す曲線１０４０よりも全体の書き込み時間がより急速に減少する。したがって、短書き込みパルスを用いることによって閾値（書き込まれた）の分解能が改善される。短書き込みパルスを用いることの他の利点は合計のパルス幅が等しい場合、複数の長いパルスを用いる場合よりも複数の短いパルスを用いた場合の方が異なるセルの閾値電圧の分布がより密度の高いものとなるということである。第１０ｃ図は全体の書き込み時間が０．１μ秒と、１０μ秒に対するメモリセルの集合の閾値電圧の標準偏差の曲線１０５０と１０６０とを表している。閾値電圧の標準偏差は、１０μ秒のパルスよりも０．１μ秒のパルスの場合により急速に全体の書き込み時間と共に減少する。このことは、より短いパルスのより高い注入効率と、飽和閾値電圧により急速に近づく閾値電圧によって説明される。パルス幅は、（１）ターゲット閾値電圧が少数のパルスで超過されないように（２）閾値電圧がターゲット閾値電圧に近づいたときに、更にパルスが発生することによってフローティングゲート内に注入される電子がごくわずかとなり、閾値電圧の変化が所望の分解能よりも低いものとるように、（３）書き込みパルスとターゲット閾値電圧に到達するためにセルに必要とされるオーバーヘッドとを含む全体の書き込み時間がメモリに用いられるための全体の達成可能な書き込み時間を超過することをないように、選択されるべきである。ＣＨＥ注入に対して、ドレイン電圧Ｖｄｒａｉｎは、約３．２ｅＶ以上のエネルギーを有するホットエレクトロンを供給するレベルよりも高くなければならない。本発明のある実施例では、一定の負荷曲線がフラッシュＥＰＲＯＭセルの書き込みの間のドレイン電圧Ｖｄｒａｉｎを制御する。一定の負荷曲線のインピーダンスは、一定のドレイン電圧Ｖｄｒａｉｎを提供しないが、この理由は制御ゲート電圧Ｖｐｐは入力アナログ電圧Ｖｄｒａｉｎに応じて変化し、制御ゲート電圧の値が異なると、負荷曲線及びメモリセルのチャネルを流れる電流が異なるためである。書き込みの間には、閾値電圧の変化量ΔＶｓｔを制御ゲート電圧の変化量ΔＶｐｐに比例するように保つように、ドレイン電圧Ｖｄｒａｉｎが一定であることが望まれる。可変の負荷曲線は、メモリセルを流れる電流の差を補償し、かつ一定のドレイン電圧Ｖｄｒａｉｎを保持する。第１１ａ図では、アナログ・デジタル変換器（ＡＤＣ）１１３２と、可変負荷曲線のインピーダンスを制御する複数のＰチャネルトランジスタＱ１からＱｎとを有する可変負荷曲線回路１１３０を表している。トランジスタＱ１からＱｎは、ＡＣＤ１１３２が電圧Ｖａｎａｌｏｇの複数のビットのデジタル表現値をトランジスタＱ１からＱｎに供給し負荷曲線１１３０のインピーダンスを信号Ｖａｎａｌｏｇに比例するようにするトランジスタ組み合わせをターンオンさせるように、そのチャネル幅及びチャネル長が選択されている。表現的な２を基数とする電圧Ｖａｎａｌｏｇの２進表現に対して、一連のトランジスタの各トランジスタＱ１からＱｎは、１つ前の各トランジスタＱ１からＱｎ−１のインピーダンスの２倍のインピーダンスを有する。第１１ｂ図は、入力アナログ電圧Ｖａｎａｌｏｇを追従するためにプルアップデバイス５３０の電流を調節する電流ミラー回路を表している。信号Ｖａｎａｌｏｇは、トランジスタ１１４０を流れる電流が信号Ｖａｎａｌｏｇと共に増加するように、Ｎチャネルトランジスタ１１４０のゲートに供給されている。Ｐチャネルトランジスタ１１５０は、プルアップデバイス５３０を流れる電流が、トランジスタ１１５０を流れる電流をミラーし、制御ゲート電圧Ｖｐｐ（及び信号Ｖａｎａｌｏｇ）が高状態にあるときメモリセル５１０の減少された抵抗値を有するように、そのゲートが、ドレイン、プルアップデバイス５３０のゲートとに接続されている。第１１ｃ図は、第１１ａ図及び第１１ｂ図のメモリセル５１０に対するドレイン電圧に対する電流を表す曲線１１９５から１１９９を表しており、更に異なる制御電圧Ｖｐｐと対応するアナログ信号Ｖａｎａｌｏｇに対するプルアップ装置５３０へのドレイン電圧に対する電流の曲線１１９０から１１９４を表している。セル同士の構造のばらつきの影響を最小にすることが、アナログ信号を書き込む場合に非常に重要である。起こり得るメモリセルのばらつきには、（１）メモリセルのチャネル幅及びチャネル長、ゲート酸化膜及びインターポリシリコンゲート酸化膜の厚さ、フローティングゲートポリシリコン及び制御ゲートポリシリコンの厚さ、フィールド酸化膜の厚さ、及びソースとドレインの接合部の深さなどの物理的な寸法のばらつきと、（２）ドレイン、ソース、及び基板の不純物濃度及び移動度などの電気的パラメータのバラツキと、（３）ソース及びドレイン抵抗を原因とする寄生的な電圧降下と、（４）メモリアレイのエッジ部分における及び若しくはエッジ部分の近傍の、及びソースライン金属ストラップに隣接する部分でのメモリセルに影響を及ぼす光学的な若しくはマイクロローディングの効果とが含まれている。更に、他の不揮発性フローティングゲートメモリと同様にフラッシュＥＰＲＯＭメモリは、多数の書き込み及び消去サイクルの後に劣化（デグラデーション）を表す。このような経年的なデグラデーションには、例えば、書き込み及び消去時間の変化、及びトラッピングの変化に起因する書き込み・消去窓の拡大及び縮小が含まれている。これらの変化の多くは、メモリセルの飽和閾値電圧Ｖｓｔに影響を及ぼし、フラッシュＥＰＲＯＭセルの書き込み及び読み出し特性が、１つのメモリアレイ内において、１つのウェハ内のあるダイから他のダイにおいて、またはあるウェハロットから他のウェハロットにおいて変化する原因となる。セルごとのばらつき、及び経年的なデグラデーションを補償し、更に所望の分解能の閾値電圧を達成するために、フィードバックを備えた書き込みプロセスが用いられる。例えば、書き込みパルスの間に、フラッシュＥＰＲＯＭは、ターゲット閾値電圧Ｖｔｔが達成されたか否かを判定するべくベリファイサイクルを実行する。このベリファイサイクルは、メモリセルを読み出し、読み出された出力電圧Ｖｏｕｔをアナログ信号Ｖａｎａｌｏｇと比較する。出力電圧Ｖｏｕｔがアナログ信号Ｖａｎａｌｏｇと等しい場合、ターゲット閾値電圧Ｖｔｔが達成されており、更に書き込みが行われることが禁止され、例えば、コントロールゲートにパルスを供給することが停止され、若しくはドレインから高電圧が除去され、若しくは以上の２つの方法によって更に書き込みが行われることが禁止される。第１２ａ図は、選択されたメモリセルのターゲット閾値電圧Ｖｔｔがアナログ信号Ｖａｎａｌｏｇと等しい場合の本発明の実施例の書き込み及びベリファイパスのブロック図である。第１２ａ図では、電圧シフタ１２１０が信号Ｖａｎａｌｏｇから制御ゲート書き込み電圧Ｖｐｐを発生させている。電圧Ｖｐｐ及び信号Ｖａｎａｌｏｇは、マルチプレクサ１２１５の入力端子に供給されている。マルチプレクサ１２１５は、通常の行デコーダ１２２０に接続された出力端子を有し、書き込みパルスが供給されている間には電圧Ｖｐｐを出力信号として選択し、ベリファイサイクルの間には信号Ｖａｎａｌｏｇを出力信号として選択する。行デコーダ１２２０は、選択されたメモリセルを含むフラッシュＥＰＲＯＭアレイ１２３０の行のコントロールゲートを駆動する。書き込みパルスの間、選択されたメモリセルの制御ゲートは電圧Ｖｐｐに保たれる。ソースはグランド電位に保たれ、選択されたメモリセルのドレイン電圧Ｖｄｒａｉｎは、十分なエネルギーを有する電子が選択されたメモリセルのフローティングゲートに到達し、選択されたメモリセルの閾値電圧を上昇させるために十分なレベルに保たれる。ベリファイサイクルの間、選択されたメモリセルの制御ゲート電圧は、信号Ｖａｎａｌｏｇと等しい値に保たれ、ソース電圧及びドレイン電圧は、選択されたセルを読み出すための値に設定される。例えば、ドレインは約１．５Ｖに設定され、ソースはグランド電位に設定される。通常の列デコーダ１２４０と反転増幅器１２５０は、信号Ｖａｎａｌｏｇが、選択されたメモリセルを導通状態とし、ワンショット回路１２６０に選択されたメモリセルの閾値電圧で信号Ｖａｎａｌｏｇ以下であるか否かを表す信号を供給しているか否かを判定する。この信号が、信号Ｖａｎａｌｏｇを閾値電圧が超過していることを表している場合、更に書き込まれることが禁止される。第１３図は、書き込み及びベリファイサイクルの間に選択されたフラッシュＥＰＲＯＭの制御ゲートに供給される通常の電圧波形を表している。第１４図は、ベリファイサイクルの間に選択されたフローティングゲート不揮発性メモリセルをバイアスしかつ読み出すベリファイ回路を表している。更に別の回路が（公知の回路であり図示されていない）、書き込みパルスの間にメモリセル１４１０のドレイン電圧を発生する。ベリファイサイクルの間、伝達されたメモリセル１４１０のドレイン１４１２は、弱い電流源１４４０によってプルアップされている。バイアス電圧Ｖｂｉａｓによってゲートされているカスケードデバイス１４３０は、ドレイン１４１２のドレイン電圧Ｖｄｒａｉｎを読み出しの妨害を防止するために約１．５Ｖ未満の値に制限している。ドレイン電圧Ｖｄｒａｉｎが長い時間に亘って約１．５Ｖを超過した場合、ドレイン電圧Ｖｄｒａｉｎによって引き起こされた電界によって加速された電子が、メモリセル１４１０のフローティングゲートから放出され、メモリセル１４１０の閾値電圧を減少させる。ターゲット閾値電圧Ｖｔｔが達成された後に、選択されたメモリセル１４１０の制御ゲート１４１３に供給されている信号Ｖａｎａｌｏｇが、メモリセル１４１０を導通状態にする。即ち、ドレイン１４１２はベリファイサイクルの間、メモリセル１４１０を通して放電される。ドレイン１４１２の電位は、セル１４１０が信号Ｖａｎａｌｏｇと等しいかまたはそれ以上の値である閾値電圧Ｖｐに到達したときに高状態に留まる。通常の反転センス増幅器１２５０とワンショット回路１２６０が、各ベリファイサイクルの間、ドレイン１４１２のドレイン電圧Ｖｄｒａｉｎをモニタする。ワンショット回路１２６０は、ドレイン１４１２の電位が高い状態に保たれているときに変化し、それによってメモリセル１４１０の閾値電圧がターゲット閾値電圧Ｖｔｔと等しいかまたはそれ以上であることを表す。ワンショット回路１２６０は、電圧Ｖｐｐの制御ゲート１４１３が更にパルスを供給されることを防止し、若しくは、書き込みを停止するために、１１３０（第１１ａ図）または５３０（第５ａ図及び第１１ｂ図）のような書き込み負荷曲線をディスエーブルする。第１２ｂ図は、ベリファイサイクルの間に読み出し回路１２５２と１２７０を用いる他の書き込みパスを表している。書き込み回路１２７０と１２５２は各々、選択されたメモリセルの制御電圧を駆動し、選択されたメモリセル内に記憶された値を表す電圧Ｖｏｕｔを発生する。読み出し回路１２７０と１２５２に対するさまざまな異なる実施例が、以下に説明される。回路１２７０及び１２５２は、読み出し動作と、書き込み動作のベリファイサイクルとの両方を実行することができる。書き込み動作の間、書き込み制御回路１２８０は高電圧シフタ１２１０と読み出し電圧源１２７０の何れが選択されたメモリセルの制御ゲートを駆動するかを制御する。書き込みパルスの間、高電圧シフタ１２１０は、電圧Ｖｐｐを制御ゲートに供給し、選択されたメモリセルの閾値電圧も上昇する。ベリファイサイクルの間、読み出し電圧源１２７０は、選択されたメモリセルの読み出しを行うための制御ゲートへの電圧を供給する。他の回路（第１２ｂ図には図示されていない）が、書き込みパルスの間に閾値電圧を上昇させるために、そしてベリファイサイクルの間にセルを読み出すために、ドレイン及びソース電圧を駆動する。ベリファイサイクルの間、読み出し回路１２５２は、選択されたセルの閾値電圧を読み出し、選択されたセルに記憶された値を表す電圧Ｖｏｕｔを比較器１２５４の入力端子に供給する。アナログ信号Ｖａｎａｌｏｇと１対１対応の関係を有する信号Ｖ１は、比較器１２５４の第２の入力端子に供給される。比較器１２５４は、電圧Ｖｏｕｔが最初に信号Ｖ１以上となったときに、ワンショット回路１６０を変化させる。ワンショット回路１２６０が変化したとき、選択されたメモリセルから読み出された電圧Ｖｏｕｔは、信号Ｖ１を１回の書き込みパルスあたりの閾値電圧の変化によって定義される分解能の範囲に等しくし、ワンショット回路１２６０は書き込みプロセスを終了させる信号を発生する。信号Ｖａｎａｌｏｇは信号Ｖ１との１対１対応の関係から求められ、書き込みは更に書き込みパルスが供給されることを停止することによって終了され、若しくは選択されたセルに流れるチャネル電流を停止させ、または書き込みパルスとチャネル電流を両方を停止させることによって終了される。ベリファイサイクルと、制御電圧のランプ時間は、メモリセルに対する書き込みのオーバヘッドに影響を与える。このオーバヘッドを減少させかつ書き込み速度を増加させるためのいくつかの方法がある。第１の方法は、書き込みパルスとベリファイサイクルはその大きさが均一である必要はない。第１５ａ図から第１５ｉ図は、書き込みパルスとベリファイサイクルの波形の例を表している。第１５ａ図は、メモリセルの閾値電圧がターゲット閾値電圧Ｖｔｔに近づくに従って、書き込みパルスの幅が減少する波形を表している。これによって、ベリファイサイクルの数が、セルの閾値電圧がターゲット閾値電圧から遠ざかるときに減少され、一方閾値電圧がターゲット電圧Ｖｔｔに近づく時改善された分解能と頻繁に行われるベリファイサイクルが保持される。第１５ｂ図は、時間と共に書き込みパルスの周期が増加する波形を表している。第１５ｃ図は、書き込みの開始時においてより高い効率の短書き込みパルスを用いるために書き込みパルスの周期を増加させ次に減少させ、書き込みの過程の中程においてベリファイサイクルの数を減少させ、書き込みの終了時点においてベリファイサイクルの数を増加させる波形が表されている。第１５ｄ図は、初期の書き込みパルス１５３０の間に書き込みベリファイサイクル１５６０をディスエーブルし、次の書き込みパルス１５４０の間にベリファイサイクル１５４０をイネーブルする波形を表している。第１５ｄ図の波形は、書き込み時間を減少し、その利用は初期の書き込みパルス１５４０の間の休止時間１５６０がベリファイサイクル１５５０に必要とされる時間よりも短いためである。第１５ｅ図は、ターゲット閾値電圧Ｖｔｔを供給するＶｐｐのレベルよりも高いピーク電圧を有する初期の書き込みパルス１５７０の波形を表している。この初期の書き込みパルスはメモリセルへの書き込みをより速く行い、閾値電圧がターゲット閾値電圧Ｖｔｔを越えて供給される前にその大きさが減少される。第１５ｆ図は、それに続く書き込みパルスよりもより高いピーク電圧値とより長い周期を有する初期の書き込みパルスの波形を表している。第１５ｆ図から第１５ｈ図は、書き込みパルスのピーク電圧値と周期の両方を変化させる様々な方法を例示している。第１５ｉ図は、書き込みパルスの幅とピーク電圧値を変化させる他に書き込みパルスの形状も変えることができること表している。例えば、書き込みパルスのランプ状に増加する時間とランプ状に減少する時間を増加させることによって（即ちランプ状に変化する速度を低下させることによって）、メモリセルをピーク時のＣＨＥ注入電流により長い時間保つことができる。書き込みパルスに要求される最小の時間は、メモリアレイの行ドライバが行ラインを充電及び放電する速度によって決定される。いくつかのメモリアレイでは行ラインは、最小の幅の書き込みパルスが所望の分解能以上にメモリセルの閾値電圧を上昇させるように、抵抗値及び静電容量を有する。書き込みパルスの有効な幅を減少させる１つの方法は、書き込みパルスの全体の期間にわたって、一定のドレイン電圧を保つ代わりに各書き込みパルス毎に一定の電荷Ｑをドレインに供給する方法である。第１６ａ図は、書き込みパルスの間に選択されたメモリセル１６１０を流れる合計の電荷を制限する本発明の実施例を表している。各々の書き込みパルスの前に、Ｐチャネルトランジスタ１６５０と列デコードデバイス１６３０は、電圧Ｖｄｄをキャパシタ１６４０と、メモリセル１６１０のドレインとに接続する。電圧Ｖｄｄは、ホットチャネルエレクトロンを供給するだけの十分な値を有し、メモリセル１６１０の構造によって変化する。通常、電圧Ｖｄｄは、電源電圧Ｖｃｃによっては変化せず、高電圧チャージポンプ回路によって供給されている。第１６ｂ図は、第１６ａ図の実施例に用いられた書き込みパルス１６９０の例を表している。時刻Ｔ０において、書き込みパルス１６９１が選択されたメモリセル１６１０の制御ゲート１６１３に供給される前に、信号ＰＲＥＣＨＡＲＧＥＣＬＯＣＫは、Ｐチャネルトランジスタ１６５０をターンオンさせ、これによって電圧Ｖｄｄがノード１６４５とキャパシタ１６４０とに接続される。ノード１６４５とキャパシタ１６４０は、デコードデバイス１６３０を含む列デコーダを通して、メモリセル１６１０を含むメモリアレイ（図示されていない）のブロック内の任意の列に接続される。列デコーダデバイス１６３０は、ノード１６４５とキャパシタ１６４０とを選択されたメモリセル１６１０のドレイン１６１２に接続する。時刻Ｔ１において、Ｐチャネルトランジスタ１６５０は、電圧Ｖｄｄを、キャパシタ１６４０とノード１６４５とから切り離す。ノード１６４５は、電圧Ｖｄｄに概ね等しい初期のドレイン電圧Ｖｄｒａｉｎまで充電される。時刻Ｔ２において、書き込みパルス１６９１が開始され、メモリセル１６１０はドレイン１６１２を低レベル（第１６ｂ図では約０Ｖ）まで放電する。キャパシタ１６４０と、ドレイン１６１２とノード１６４５とに接続された回路内のキャパシタンスとが、ドレイン電圧Ｖｄｒａｉｎが減少する速度を制御する。制御ゲート１６１３が高い電圧Ｖｐｐに留まる場合においてさえも、ＣＨＥ注入は、ドレイン電圧Ｖｄｒａｉｎがメモリセル１６１０のチャネル内にホットエレクトロンを供給するために必要とされる電界のレベル以下に下がったときに停止する。これによって、短時間での書き込みパルスが有効に発生され、高い閾値電圧の分解能が達成される。時刻Ｔ３では、ドレイン１６１２がほぼ放電されたとき、制御ゲート１６１３の電圧Ｖａｎａｌｏｇまで低下し、ベリファイサイクルが実行される。書き込みパルスを発生させるもう１つの方法は、選択されたメモリセルのドレイン電圧としてパルスを供給するものである。第１６ｃ図は、Ｐチャネルトランジスタ１６５０のゲートに供給された書き込み制御信号が、選択されたメモリセル１６１０のドレイン電圧Ｖｄｒａｉｎを制御する本発明の実施例を表している。第１６ｃ図は、ノード１６４５に静電容量が接続されていないという点において第１６ａ図に例示された実施例と異なる。第１６ａ図及び第１６ｃ図の実施例は、ドレイン１６１３に供給するパルスを制御するためにＰチャネルトランジスタ１６５０を用いている。代わりに、Ｎチャネルトランジスタが、第１６ｂ図、第１６ｄ図、及び第１６ｅ図に例示されたパルスと逆の位相の書き込み制御パルスによって、更に電圧Ｖｄｄ以上の電圧にブートストラップされた高レベルのパルスを用いて、作動されてもよい。第１６ｄ図は、第１６ｃ図のドレイン１６１２と制御ゲート１６１３とに供給されるパルスのタイミングを表している。電圧Ｖｐｐは、時刻Ｔ０′において制御ゲート１６１３に供給され、このとき電圧Ｖｃｃは低い状態であり、メモリセル１６１０には電流が流れていない。書き込み制御信号は時刻Ｔ１′で低い状態となり、ドレイン１６１２への書き込みパルス１６５１が開始される。時刻Ｔ１ ′と時刻Ｔ２′との間で、メモリセル１６１０を流れる電流が増加し、このときノード１６４５の電圧はほぼ電圧Ｖｄｄとなっている。制御ゲート１６１３が電圧Ｖｐｐなので、ＣＨＥ注入は、メモリセル１６１０を流れる電流と、メモリセル１６１０で生ずる電圧降下とがホットエレクトロンを生み出すための臨界レベルを超えたときに十分なものとなる。時刻Ｔ２′で、書き込み制御信号が制御信号となる。電圧Ｖｃｄ及びメモリセル１６１０を流れるチャネル電流が減少する。電圧Ｖｄｒａｉｎがホットエレクトロンの生成を停止したときにＣＨＥ注入が終了するので、書き込みパルス１６５１の有効な時間は、制御ゲートが電圧Ｖｐｐにとどまっている時間によってではなく、書き込み制御信号の時間によって限定される。書き込み制御信号は、制御ゲート１６１３の電圧が時刻Ｔ３′で電圧Ｖａｎａｌｏｇまで下がる前に、時刻Ｔ２′で高状態となる。制御ゲート１６１３は、上述されたように、ベリファイサイクルのために電圧Ｖａｎａｌｏｇまで減少する。第１６ｄ図に示されたものとは異なるタイミング図が第１６ｅ図に例示されており、ここでは、ドレイン１６１２が繰り返しパルスを供給されており、一方制御ゲート１６１３は電圧Ｖｐｐにとどめられている。ドレイン１６１２に供給された初期の書き込みパルス１６６１の間にはベリファイサイクルが存在しない。ベリファイサイクル１６５２は、メモリセル１６１０の閾値電圧がそのターゲット閾値電圧Ｖｐｐに近づいたときに、後続の書き込みパルス１６６３の間に生ずる。第１６ｅ図の波形は、第１５ｄ図に関して説明された波形と等しく、書き込みパルス１６６１の間の休止時間１６６２がベリファイサイクル１６５２に必要とされる時間よりも短くできるので、全体の書き込み時間を短くする。ドレイン書き込みパルスの期間及び振幅を変えることによって、第１５ａ図、第１５ｂ図及び第１５ｃ図に例示された制御ゲート書き込みパルスを変更する場合と同様に、書き込みパルスの効果を調節する。ドレインは通常制御ゲートに比べてより速く充電及び放電されるので、メモリセルのドレインにパルス信号を供給することによって、制御ゲートにパルス信号を供給する場合よりもより短い有効な書き込みパルスを供給できる（通常のメモリアレイのドレインに接続された金属ビットラインのＲＣの定数は、制御ゲートを構成するポリシリコン行ラインのＲＣ定数よりも小さい）。上述されたように、短パルスは、より良好な閾値電圧の分解能を提供する。ソースラインの電圧をパルス波にすることによって、ドレイン電圧をパルス波にする場合と等しい効果が得られる。しかしながら、通常のフラッシュＥＰＲＯＭでは、フローティングゲートデバイスのブロックのソースはソースラインと直接接続されているので、ソース電圧をパルス波にすることによって、メモリセルの閾値電圧が書き込まれることが妨害される。第１７ａ図及び第１７ｂ図は、初期の注入電流と書き込み速度を増加させるためのより高い初期のドレイン電圧と、分解能を向上させるためのターゲット閾値電圧付近でのより低いドレイン電圧とを提供するために時間によって抵抗値を変化させる負荷曲線１７３０を備えた本発明のある実施例が例示されている。負荷曲線１７３０は、２進カウンタ１７３０と複数のトランジスタＱ１からＱｎとを含む。一連のトランジスタＱ１からＱｎは、第１１ａ図に関して説明されたように高い抵抗値を有する。メモリセル５１０の制御ゲート５１３に更に供給される書き込みパルスが、２進カウンタ１７３２が書き込みパルス毎に増加され、かつ導通状態のトランジスタＱ１からＱｎの組み合わせが変化するように、２進カウンタ１７３２のクロック入力端子にも供給されている。負荷曲線１７３０の抵抗値は書き込みパルスが入力されると共に増加し、従ってメモリセル５１０を流れる電流とドレイン５１２の電圧とを減少させる。書き込みの間ドレイン電圧に対する負荷曲線の電流は、第１７ｂ図に例示された曲線１７９０から曲線１７９５へ変化し、メモリセル５１０を流れる電流をＣＨＥ注入電流とが減少する。ＣＨＥ注入電流を減少させることによってターゲット閾値電圧付近での閾値電圧の分解能が改善される。メモリセル５１０への書き込みが行われた後に、リセット信号が次のメモリセルを書き込むために２進カウンタ１７３２をリセットする。当業者には理解されるように、上述された書き込みプロセスは本発明に基づく様々な方法と組み合わされて変更することができる。例えば、書き込みパルスの幅、ピーク電圧、ドレイン電圧、及び負荷曲線の抵抗値は、ベリファイサイクルの間に測定されるメモリセルの閾値電圧に応じて変更される。これらの変更は、メモリセルの閾値電圧とターゲット閾値電圧の差に基づいて離散的なステップで、若しくは連続的に変更される。上述されたプロセス及び回路はそれぞれ独自に閾値電圧の電解能と書き込み速度を改善することができ、またそれらのいくつかまたは全てを組み合わせて閾値電圧の分解能と全体の書き込み時間とを改善することができる。特に、書き込みの間の選択されたセルの制御ゲート電圧を制御する上述された方法は、ドレイン電圧を制御する上述された方法と組み合わせて用いることができる。メモリセルに記憶されたアナログ信号を読み出すことは、セルの閾値電圧を測定し、次に測定された閾値電圧からアナログ信号を再現することに等しい。上述されたように、本発明のある実施例では、メモリセルの閾値電圧はメモリセルに記億されたアナログ信号Ｖａｎａｌｏｇに等しく、閾値電圧を測定することによって、信号Ｖａｎａｌｏｇと等しい信号が供給される。他の実施例では、セルの閾値電圧は記憶された信号Ｖａｎａｌｏｇの範囲と１対１対応の関係を有し、測定された閾値電圧は信号Ｖａｎａｌｏｇと等しい電圧に変換されなければならない。閾値電圧を読み出す１つの方法は、第１８ａ図に例示されたように、フラッシュＥＰＲＯＭセル１８１０をバイアスするものである。フラッシュＥＰＲＯＭセル１８１０は、メモリセル１８１０の最大の可能な閾値電圧を越える電圧Ｖｇまでにバイアスされている。メモリセル１８１０のドレイン１８１２は、プルアップデバイス１８３２を介して電源電圧Ｖｃｃに接続されている。プルアップデバイス１８３０は、メモリセル１８１０が閾値電圧Ｖｔの可能な範囲全体に亘って飽和領域で動作するように、抵抗値Ｒを有する。第１８ｂ図は、メモリセル１８１０のＩ−Ｖ曲線１８９２から１８９６を表している。メモリセル１８１０の飽和電流は、閾値電圧Ｖｔの増加に伴って減少する。負荷曲線Ｉ−Ｖ１８９１と、Ｉ−Ｖ曲線１８９２から１８９６との交点は、ノード１８２５で読み出された出力電圧Ｖｏｕｔであり、出力電圧Ｖｏｕｔと閾値電圧Ｖｔとの間の１対１対応を表している。上述されたように、メモリセル１８１０の閾値電圧Ｖｔは、メモリセル１８１０に記憶されたアナログ信号Ｖａｎａｌｏｇを表している。第１８ａ図の読み出し回路は２つの欠点を有する。第１の欠点は、飽和領域にメモリセル１８１０をバイアスすることによって、ドレイン電圧が高くなり、読み出し中のメモリセル１８１０の閾値電圧Ｖｔが妨害されるということである。第２の欠点は、電圧Ｖｏｕｔと閾値電圧Ｖｔ（または信号Ｖａｎａｌｏｇ）との間の線形性が低く、これにより信号Ｖａｎａｌｏｇと等しい信号を形成することが困難となるということである。読み出しが妨害されるという問題を解決するために、第１９ａ図に例示されたカスコードデバイス１９４０が、ドレイン電圧を約１．５Ｖ以下に制限する。これによって、メモリセル１９１０が線形領域で動作するように制限される。線形領域では、メモリセル１９１０を流れる電流Ｉｄｓは、式３によって表されるようにフローティングゲート電圧Ｖｆｇに応じて変化する。Ｉｄｓ∝「(Ｖｆｇ−Ｖｔ)×Ｖｄｒａｉｎ−Ｖｄｒａｉｎ²／２」（式３）ここで、Ｖｄｒａｉｎはドレイン電圧を表し、Ｖｔはメモリセル１９１０の閾値電圧を表している。メモリセル１９１０の任意の閾値電圧Ｖｔに対して、電流Ｉｄｓの変化量ΔＩｄｓは、ドレイン電圧Ｖｄｒａｉｎが一定の場合には、フローティングゲート電圧Ｖｆｇの変化量ΔＶｆｇに比例する。第１９ａ図の読み出し回路では、カスコードデバイス１９４０はメモリセル１９１０が線形領域内で動作するようにドレイン電圧Ｖｄｒａｉｎを制限し、電流ミラー回路１９５０と抵抗器１９６０は、メモリセル１９１０を流れる電流Ｉｄｓに比例する出力電圧Ｖｏｕｔを出力する。抵抗器１９６０は、電流ミラー回路１９５０のＰチャネルプルアップデバイス１９５４が飽和領域内で動作してＰチャネルトランジスタ１９５２と１９５４の両方が電流ミラー回路を構成するように、その抵抗値が選択されている。読み出しの間、チャージポンプ回路は、メモリセル１９１０の制御ゲート１９１３を、最大の可能な閾値電圧よりも高い電圧Ｖｇまでバイアスし、メモリセル１９１０のドレイン電圧Ｖｄｒａｉｎが、メモリセル１９１０の閾値電圧に独立して一定に保たれる。インバータ１９３５などの付加的なフィードバック回路は、ドレイン電圧Ｖｄｒａｉｎを一定に保つべくカスコードデバイス１９４０のゲート電圧を増加若しくは減少させるために用いられる。出力電圧Ｖｏｕｔは、第１９ｂ図において、抵抗器１９６０のＩ−Ｖ曲線１９９０と、メモリセル１９１０の異なる閾値電圧Ｖｔに対応するＰチャネル電流ミラートランジスタ１９５４のＩ−Ｖ曲線である曲線１９９２から１９９６との交点によって表されているように、メモリセル１９１０の閾値電圧Ｖｔの概ね線形な関数となっている。第２０ａ図は、メモリセル１０１２の閾値電圧を読み出すためにソースフォロワー方法を用いる読み出し回路２０００を表している。読み出し回路２０００は、ほとんど電力を消費しないという利点を有する。通常のフラッシュＥＰＲＯＭアレイでは、メモリセルのドレインは金属ビットラインを介して列において互いに接続され、ソースは拡散された金属ソースラインを介してブロックごとに互いに接続されている。第２０ａ図及び第２０ｂ図に関して行われた説明では、ソース２０１１は、アレイのソースラインに接続されたメモリセル１０１、ノードセル２０１０の端子からなり、ドレイン２０１２はビットライン２０１５に接続された端子からなる。電流伝達端子、ソース／ドレイン端子、及びドレイン／ソース端子、及び何れのソースで何れがドレインであるかに関する電気光学的な分類は、供給された電圧によって異なり、及び用いられた構造上の分類によっても異なる。読み出し回路２０００では、メモリセル２０１０の制御ゲート２０１３とソース２０１１は、読み出しの間に高い状態にバイアスされており、寄生容量２０３０、ビットライン２０１５、及び行選択デバイス２０２０を介してビットライン２０１５に接続された部分は、出力電圧Ｖｏｕｔに変化する。ソースフォロワァ動作によってドレイン２０１２がＶｂｉａｓ２−Ｖｔよりも低い電圧に保たれるので、電圧Ｖｏｕｔは、メモリセル２０１０の閾値電圧Ｖｔと１対１の対応を有する。メモリセル２０１０に対する公知のボディー効果が、出力電圧Ｖｏｕｔと記憶された信号Ｖａｎａｌｏｇとの間の関係に影響を及ぼし、その理由は読み出し動作が読み出し動作の間にはメモリセル２０１０のソースとして電気的に振る舞うドレイン２０１２を変化させ、かつメモリセル２０１０のソースに対するバイアスを増加させるからである。ソースに対するバイアスは、ソースのバイアス電圧が０Ｖにおいて、メモリセル２０１０の閾値電圧Ｖｔ０からの偏差δＶｇの原因となる。式４は偏差δＶｇを表している。 δＶｇ＝ｍ「（Ｖｓ＋２・φｆｐ）^1/2−（２・φｆｐ）^2/1」（式４）ここで、ｍは基板内へのドーパントの濃度と酸化膜の厚さとに応じて変化するボディーファクタであり、Ｖｓはソースのバイアス電圧（ドレイン２０１２の電圧）であり、２・φｆｐは、表面と基板（約０．６Ｖ）との間のフェルミポテンシャルの差を表している。閾値電圧Ｖｔの偏差δＶｔは、特に読み出し回路２０００が書き込み動作にベリファイサイクルで用いられていない場合に、信号Ｖｏｕｔと入力信号Ｖａｎａｌｏｇとの間の関係を歪ませる。回路２０００が、読み出し動作とベリファイサイクルとの両方のための閾値電圧Ｖｔを読み出す場合、偏差δＶｔは、アナログ信号Ｖａｎａｌｏｇと閾値電圧Ｖｔとの間の線形性に影響を及ぼし、アナログ信号Ｖａｎａｌｏｇと信号Ｖｏｕｔとの間の線形性を保つ。通常のフラッシュＥＰＲＯＭセルにおける場合のようにボディーファクタｍの値が大きい場合、アナログ入力Ｖａｎａｌｏｇの閾値電圧Ｖｔへの非線形のマッピングは、望ましいものではなく、その理由はアナログ信号Ｖａｎａｌｏｇの均一なステップが、閾値電圧Ｖｔの非線形な不均一なステップとなるからである。信号Ｖａｎａｌｏｇ（及び電圧Ｖｏｕｔ）のある値に対して、上述されたようにセルの閾値電圧を変化させる書き込みパルスが、信号Ｖａｎａｌｏｇ(及びＶｏｕｔ)での望ましい（所望の）分解能を越えるような変化を引き起こすことがある。本発明に基づくソースフォロワァの読み出しプロセスは、メモリセル２０１０のドレイン・ソース電圧Ｖｄｓとチャネル電流Ｉｄｓを制御して読み出し歪みの問題を解消する。第２０ｂ図のタイミング図に表されているように、制御ゲート２０１３は初めに電圧Ｖｂｉａｓに（通常０．６Ｖ）までバイアスされる。次に、時間δＴが経過した後に、この場合にはドレインとして電気的に振る舞うソース端子２０１１がグランド電位から緩やかにランプ状に上昇され電圧Ｖｂｉａｓ１（通常約０．６Ｖ）となる。ソース２０１１をランプ状に上昇させることは、大きな電流でホットエレクトロンが発生されることを回避するために初期の状態でメモリセル２０１０が線形領域において動作するような速度で行われる。制御ゲート２０１３とドレイン２０１２との間の電位差が、メモリセル２０１０の閾値電圧に達する前に、ドレイン２０１２の電圧はソース２０１１の電圧に追従し、ドレイン・ソース電圧Ｖｄｓを約１．５Ｖ以下に抑える。列デコードデバイス２０２０を介してドレイン２０１２と接続されたキャパシタンス２０３０は、ソース２０１１の電圧が上昇するに伴って充電される。メモリセル２０１０が閾値電圧のカットオフ値に近づく前に、電流Ｉｄｓは小さい値であり、その理由はキャパシタ２０３０が充電された状態に留まり、かつ高抵抗負荷２０４０（通常１ＭΩから１０ＭΩ）が電流Ｉｄｓを制限するからである。負荷２０４０は、出力電圧Ｖｏｕｔがオーバーシュートするのを防ぐためにグランド電位での「ブリーダー」として動作する。負荷２０４０がない場合、電源電圧の雑音が、電圧Ｖｂｉａｓ１を一時的に増加させ、ドレイン２０１２（及び電圧Ｖｏｕｔ）を電源電圧が低下した時に保たれている高いレベルに充電する。メモリセル２０１０が飽和領域に入ったとき、ドレイン２０１２の電圧がＶｂｉａｓ−Ｖｔを越えることがないので、ドレイン・ソース電圧Ｖｄｓが増加する。読み出し妨害の問題は、発生しないが、その理由は、（１）チャネル電流Ｉｄｓが、書き込みの間のチャネル電流Ｉｄｓに較べて、読み出し動作の間ではその大きさが１／１０⁵または１／１０⁶となっており、（２）フローティングゲート・ソース電圧の差が小さく（約１Ｖ）、その結果フローティングゲートとソース２０１１との間の垂直な電界が弱く、フローティングゲートとドレイン２０１２との間の電界が、フローティングゲートへの向かう電子を反発し、（３）ソースのバイアスを原因とするボディ効果が基板を流れる電流の発生を減少し、更にホットエレクトロンの発生をも減少させるからである。第２０ａ図の読み出し回路は、ソース２０１１を高い電圧にバイアスする。代わりに、ドレイン２０１２とソース２０１１との役割が交換され、ドレイン２０１２が第２０ｂ図に例示されたようなタイミングを用いて読み出しの間に高い電圧にバイアスされてもよい。本発明に基づく実施例の他の読み出し回路は、フラッシュＥＰＲＯＭセルの制御ゲート電圧を緩やかにランプ状に上昇させ、制御ゲートの電圧がセルの閾値電圧に達したか否かを検知する。この実施例は、利用可能な読み出し時間が書き込み時間と同等に長いオーディオレコーディング及びプレーバックの用途のような用途において特に利用価値が高い。第２１ａ図は、フラッシュＥＰＲＯＭアレイ２１３０の行ラインへ行デコーダ２１２０を介して制御ゲート電圧を供給する低速ランプ回路２１１０を含む読み出しパス２１００のブロック図である。ランプ状に上昇される制御ゲート電圧は、第２１ｃ図の時間に対する電圧の曲線２１９１に表されているように連続的に変化するか、または第２１ｃ図の時間に対する電圧の曲線２１９２に表されているようにステップ上に変化する。第２１ｂ図は、メモリアレイ２１３０から選択されたメモリセル２１８０を表しており、グランド電位に接続されたソース２１８１と、読み出し妨害を防ぐために約１．５Ｖ以下に充電されたドレイン２１８２とを有する。電流源２１３６とカスコードデバイス２１３４とが、通常の列デコーダ２１４０の一部をなす列デコーダトランジスタ２１４１を介してアレイ２１３０のビットライン２１３５に接続されている（第２１ａ図）。低速ランプ回路２１１０が制御ゲート２１８３にメモリセル２１８０の閾値電圧Ｖｔ以下の電圧を供給し、そのときドレイン２１８２は高い電圧（約１．５Ｖ）に留まり、その理由は選択されたメモリセル２１８０が導通していないからである（若しくはごくわずかな量の省略可能な電流が流れている）。制御ゲートの電圧が閾値電圧Ｖｔよりも高いとき、選択されたメモリセル２１８０はドレイン２１８２の電圧を低状態とするために十分な電流をもって導通する。通常の反転センス増幅器２１５０が行デコーダ２１４０を介して選択されたメモリセル２１８０に接続されており、この選択されたメモリセル２１８０を介して電流を検知する。センス増幅器２１５０は、制御ゲート電圧が閾値電圧（選択されたメモリセル２１８０の）に達したときに、サンプル・ホールド回路２１７０として動作するワンショット回路２１６０をトリップさせる。サンプル・ホールド回路２１７０は、低速ランプ回路２１１０からの制御ゲート電圧をサンプリングし、出力電圧Ｖｏｕｔを供給する。選択されたメモリセル２１８０のドレイン２１８２が高い状態から低い状態に移ったとき、低速ランプ回路２１１０からの制御ゲート電圧は、選択されたメモリセル２１８０の閾値電圧と等しくなる。更に、読み出し動作中に用いられていた（例えば電流源２１３６、反転センス増幅器２１５０、及びワンショット回路２１６０）を含む読み出し回路が書き込み動作の間においてもベリファイサイクルのために用いられる場合、閾値電圧Ｖｔは、選択されたメモリセル２１８０に書き込まれているアナログ信号Ｖａｎａｌｏｇと等しい。上述された他の書き込みプロセスと異なり、信号の歪みがなく、書き込み回路２１００を用いていたときに必要とされる電圧の変化もない。しかしながら、所望に応じて、読み出し動作のための読み出し回路は、ベリファイサイクルのための読み出し回路と同一のものでなくてもよい。いくつかの用途に対しては、閾値電圧の読み出し値の予め決められたオフセットを発生させるような意図的な変更点が望まれる場合もある。更に、所望に応じて、書き込みの前にアナログ信号を圧縮し、読み出しの後に出力電圧を拡張するコンパンリング方法が用いられてもよい。読み出し回路２１００の他の利点は、選択されたフラッシュＥＰＲＯＭセル２１８０のドレイン２１８２の代わりに低速ランプ回路２１１０が出力電圧Ｖｏｕｔを供給するということである。低速ランプ回路２１１０の出力インピーダンスは、メモリ内の通常のプルアップ装置及びビットラインのインピーダンスよりも低く、ドレイン（ビットライン）電圧に応じて変化する出力電圧を読み出すよりも、出力電圧Ｖｏｕｔの読み出しをより早くかつより正確なものとする。更に、複雑な回路を必要としない。低速ランプ回路２１１０は、メモリアレイ２１３０内の最も低い閾値電圧よりも低い任意の電圧から制御ゲート電圧をランプ状に上昇させることができる。代わりに、制御ゲート電圧が高い電圧（可能な最大の閾値電圧よりも高い値）からランプ状に減少され、選択されたメモリセルが導通を停止したときに、閾値電圧が検出されてもよい。上述された実施例では、ランプ状に上昇させることは、一旦閾値電圧が検出されたときに停止され、この閾値電圧は読み出し期間の終わりまで保たれる。読み出しパス２１００の精度は、ランプ速度若しくはランプステップサイズに応じて変化し、ワンショット回路２１６０がサンプル・ホールド回路２１７０を動作させるまでの時間には無関係である。ランプ速度が低いほど、読み出し電圧Ｖｏｕｔも精度若しくは分解能が上昇する。２Ｖから７Ｖの範囲の閾値電圧に対して、２０ｍ秒ごとに制御ゲート電圧を１ｍＶずつ増加させることによって、全体の読み出し時間が１００μ秒以内で読み出しの分解能が１ｍＶが達成される。従って、読み出しパス２１００は、アナログ信号の記憶の精度を限定するボトルネックとなることはない（読み出し及び書き込み）。第２２図は、定電流源２２１０とキャパシタ２２２０とを含む高精度連続ランプ回路を表している。キャパシタ２２２０は、ランプ上昇の開始時において初期電圧Ｖ０（通常はグランド電位）に予め充電されている。読み出し動作の間、電流源２２１０は、キャパシタ２２２０の両端の出力電圧Ｖｏｕｔが、電流源２２１０からキャパシタ２２２０へ流れる電流の増加速度と等しいランプ速度ΔＶ／ ΔＴで線形的に上昇するように、一定の電流でキャパシタ２２２０を充電する。フラッシュＥＰＲＯＭセルは、他の型式のフローティングゲートメモリセルと同様に、ある時間に亘って内在する充電損失を有する。この内在的な充電損失を補償するために、基準セルの１つ若しくは複数の列がメモリアレイに加えられる。第２３図は、基準セル２３１０を含む本発明のある実施例を表している。図面を明瞭にするために、第２３図では、１つの基準セル２３１０のみが例示されている。実際のフラッシュメモリは通常基準列ライン２３１５を介して互いに接続されたドレイン２３１２を備えた数百個の基準セル２３１０を含む。基準セル２３１０の列が更に加えられてもよい。各基準セル２３１０の制御ゲート２３１３は、行ライン２３３０を介して同じアレイの行のメモリセル２３２０の制御ゲート２３２３に接続されている（図面を明瞭にするために、１つのメモリセル２３２０は行に設けられているものとして例示されている）。基準セル２３１０のソース２３１１はグランド電位に接続されている。基準列はメモリアレイの任意の場所に設けられてよい。基準セル２３１０がアレイの一方のエッジ部分に設けられている場合、「ダミー」セルの列が、光学的な／マイクロローディング的な効果を最小にするために、アレイの最も外側の基準列の次にに設けられなければならない。同様の「ダミー」列及び行が、メモリアレイのもう一方のエッジ部分に加えられなければならない。通常の消去が行われた後に、可能な最小のアナログ信号に対応する信号が、基準セル２３１０の各々に書き込まれる。即ち、基準セル２３１０の制御ゲート２３１３に最小電圧Ｖｐｐが供給され、このときライン２３１５は書き込み動作中に所望のドレイン電圧によって駆動されている。基準セル２３１０に順番に最小のアナログ信号を書き込むに従って、基準セル２３１０に書き込まれた信号が最大のアナログ信号かまたは中間の電圧値に対応する。基準セル２３１０への書き込みは、メモリセル２３２０への入力やアナログ信号の書き込みの前に、または後に行われる。例えば、ほとんどのメモリセル２３２０若しくは全てのメモリセル２３２０が比較的短時間に書き込まれるサウンドレコーディングなどの用途においては、基準列はレコーディングの初めに若しくはレコーディングの終わりに書き込まれる。ランダムアクセスが行われる用途では、基準セルは通常メモリセルの対応するブロックが消去された後に書き込まれる。選択されたメモリセル２３２０の読み出しの間、選択されたセル２３２０と同じ行にある基準セル２３１０もまた選択されている。第２３図の実施例は、例えば緩やかにランプ状に読み出す過程が用いられている。低速ランプ回路２１１０が、行ライン２３３０の電圧（セル２３１０と２３２０の制御ゲート電圧）をランプ状に上昇させるので、メモリセル２３１０と２３２０の閾値電圧は第２３図に例示された別個の読み出しパスを介して別々に読み出される。セル２３２０（２３１０）用の読み出しパスが、センス増幅器２１５０Ａ（２１５０Ｂ）と、ワンショット回路２１６０Ａ（２１６０Ｂ）と、サンプル・ホールド回路２１７０Ａ（２１７０Ｂ）とを含む。サンプル・ホールド回路２１７０Ａと２１７０Ｂは、各々、セル２３２０と２３１０の閾値電圧に等しい出力電圧を発生し、この出力電圧は作動増幅器２３５０へ送られる。差動増幅器２３５０は、メモリセル２３２０の閾値電圧と基準セル２３１０の閾値電圧との差に比例する差信号Ｖｏｕｔを出力する。従って、差信号Ｖｏｕｔは、メモリセル２３２０の閾値電圧Ｖｔ（記憶されたアナログ信号Ｖａｎａｌｏｇを表す）と基準セル２３１０の閾値電圧（可能な最小のアナログ信号を表す）との差を表している。電源電圧、温度、及び固有の充電損失などの変化、多くの共通モードの雑音、及びセル２３１０及び２３２０用の書き込み回路及び読み出し回路のオフセットが、互いに影響し合い、差信号Ｖｏｕｔにおいて打ち消される。その結果、信号Ｖｏｕｔの質が改善される。更に基準列を加え差出力電圧を発生させることによっても、その他の読み出しプロセスが行われる。第２４図は、選択されたメモリセル１９１０が線形領域にバイアスされている第１９ａ図に関して開示された読み出し回路を備えたフラッシュメモリへ基準セル２４１０の列が加えられた実施例が例示されている。基準列の基準メモリセル２４１０は、第１９ａ図で開示されたカスコードデバイス１９４０と、列デコーダ１９３０と、ビットライン１９１５に実質的に等しい列デコーダ２４３０と、ビットライン２４１５とを介してカスコードデバイス２４４０によって読み出しを行う間に線形領域にバイアスされている。カレントミラー回路１９５０と抵抗器１９６０は、選択されたメモリセル１９１０の閾値電圧を表す出力電圧Ｖｏｕｔａを発生させる。カレントミラー回路２４５０と抵抗器２４６０は、選択された基準セル２４１０の閾値電圧を表す出力電圧Ｖｏｕｔｂを発生させる。２個のサンプル・ホールド回路２１７０Ａ及び２１７０Ｂは、選択されたメモリセル１９１０からの出力電圧Ｖｏｕｔａと基準メモリセル２４１０からの出力電圧Ｖｏｕｔｂとを読み出し動作の間の予め決められた時間内でサンプルする。これら２つの電圧ＶｏｕｔａとＶｏｕｔｂは、差信号Ｖｏｕｔを発生させる作動増幅器２３５０へ供給される。第２５図は、第２０ａ図及び第２０ｂ図に関して説明されたソースフォロワァ読み出しプロセスに用いられる基準セル２５１０を用いた実施例を表している。読み出しの間、予め決められたバイアス電圧Ｖｂｉａｓ２（約６Ｖ）が、アレイの選択されたメモリセル２０１０と選択された基準セル２５１０の両方の制御ゲートに供給された後に、共通のソースライン２０１１（セル２５１０と２０１０の）が、ランプ状に電圧Ｖｂｉａｓ１まで上昇され、上述されたように読み出しの妨害が防止される。列ライン２０１５の電圧Ｖｏｕｔａと基準列ライン２５１５の電圧Ｖｏｕｔｂとは、各々、セル２０１０と２５１０の閾値電圧との間に１対１の対応関係を有する。サンプル・ホールド回路２１７０Ａと２１７０Ｂは予め決められた時間の間に同時に電圧ＶｏｕｔａとＶｏｕｔｂをサンプルする。電圧（サンプルされた）ＶｏｕｔａとＶｏｕｔｂとの差は、基準セル２５１０の閾値電圧に対する選択されたメモリセル２０１０の閾値電圧を表し、また選択されたメモリセル２０１０に記憶された入力アナログ信号を表している。上述されたように、電源電圧及び温度の変化ばかりでなく、物理的寸法の変化、プロセスの変化及び他の要因が、読み出し動作の間にセルを流れる電流がある読み出し動作から次の読み出し動作の間に変化する原因となる。電流の変化が、第２１ａ図、第２１ｂ図、第２１ｃ図、第２２図、及び第２３図に関して上述された制御ゲート低速ランププロセスでは特に重要であり、その理由はワンショット回路２１６０のトリップ点が、メモリセルを流れる電流に対するプルアップデバイスを流れる電流に応じて変わるためである。第２３図は、これらの変化を補償するために「セルトラッキング」電流源を用いる様子を表している。カレントミラー回路２３８０は、電流・ソースプルアップデバイス２３２８と２３１８を、初期レベルの閾値電圧を有する基準セル２３４０を流れる電流にミラーする。カレントミラー回路２３８０は、Ｐチャネルデバイス２３４８を含み、このＰチャネルデバイス２３４８は、セル２３２０と２３１０とを流れるカレントミラー電流が基準セル２３４０を流れる電流の予め決められた割合の電流となるように、デバイス２３２８と２３１８に対してその寸法が異なるものとされている。従って、列ライン２３２５と基準列ライン２３１５とを流れる電流は、基準セル２３４０を流れる真性セル電流を追従し、ワンショット回路２１６０ａと２１６０ｂのトリップ点は、上述された変化に対してその感度が低いものとなる。１つのメモリセルに対してアナログ信号の書き込み及び読み出しを行う上述された実施例はまた、アナログ記憶アレイのメモリセルに複数のアナログ信号を読み出し及び書き込み（同時に）するシステムにも用いることができる。第２６図は、アナログ記憶アレイ２６４０に対して複数のアナログ信号を読み出し及び書き込むシステムを表している。アナログ書き込み手段２６３０は、Ｎ個のパラレルアナログ信号を、通常のアナログ入力バッファ２６７０からアナログ記憶アレイ２６４０へ書き込む。このアナログ書き込み手段２６３０は、上述された１つ若しくは複数の書き込み回路とプロセス（ベリファイサイクルをも含むものであってもよい）の任意の組合せからなる。アナログ読み出し手段２６５０は、上述された読み出し回路と読み出しプロセスの任意の組合せであり、アナログ記憶アレイ２６４０からのＮ個のアナログ信号を通常のアナログ出力バッファ２６１０へ読み出す。複数のアナログ信号のパラレルな読み出し及び書き込みは、アナログメモリの用途を、音声及びオーディオレコーディング及びプレーバックで必要とされるよりもより高い入出力速度を必要とする用途にまで拡張する。本発明に基づく書き込み及び読み出しプロセスはまた、通常のディジタルデータ及びディジタル情報を記憶するためにも用いることができる。第２７図に例示されたメモリ２７００は、複数ビットの通常のディジタルデータを取り扱うものである。入出力バッファ２７１０は、データバス２７７０と通常のディジタル・アナログ変換器（ＤＡＣ）２７２０との間と、データバス２７７０と通常のＤＡＣ２７６０との間の通常のインタフェースを構成する。ＤＡＣ２７２０は入力ディジタルデータを離散的値を有するアナログ信号に変換する。アナログ書き込み手段２７３０は、アナログ信号を、閾値電圧を変化させる方法でメモリアレイ２７４０へ書き込む。アナログ書き込み手段２７３０は、上述された１つ若しくは複数の書き込み回路と書き込み方法（ベリファイサイクルを含むものであってよい）の任意の組合せを用いることができる。アナログ読み出し手段２７５０は記憶された情報を読み出し、上述された読み出し回路と読み出し方法の任意の組合せを用いるものである。ＡＤＣ２７６０は、記憶アレイ２７４０のメモリセルから読み出された出力電圧を、複数ビットの通常のディジタルデータに変換する。上述されたように、アナログ型式で通常のディジタル情報を記憶することの利点は、メモリアレイ２７４０の寸法を縮小できるということである。通常の二進メモリセルに記憶するために１ビット当たり１つのメモリセルを必要とするデータは、閾値電圧を変化させる方法によって１つのメモリ当たり複数のビットで記憶できる。１セル当たりの分解能若しくはビットの数は、ＤＡＣ２７２０の分解能若しくは精度、アナログ書き込み手段２７３０、アナログ記憶アレイ２７４０、アナログ読み出し手段２７５０，ＡＤＣ２７６０などのいくつかの要因に応じて変化する。本発明に基づけば、１ｍＶよりも良好な閾値電圧の分解能が達成され、従って各々の５Ｖの閾値電圧の範囲は４０９６以上の区別可能なアナログレベルを有し、１２ビット若しくはそれ以上のディジタル情報を記憶できる。ディジタル情報は、任意に通常のディジタル圧縮手段（メモリ装置２７００の外部で実行される）によって圧縮された圧縮ディジタルデータからなるものであってもよい。バス２７７０のデータのビット数が１つのメモリセル内にシステム２７００が記憶できる分解能を上回る場合、データが分割され２つ若しくはそれ以上のメモリセルに記憶される。例えば、入力データバス２７８０の１６ビットのデータ信号は、２つの８ビット信号に分割される。ＤＡＣ２７２０は、２つの８ビット信号を、各々が２５６の可能なレベルを有する２つのアナログ信号に変換し、アナログ書き込み手段２７３０は、２つのアナログ信号を、アナログ記憶アレイ２７４０の２つのメモリセルへ書き込む。読み出しの間、アナログ読み出し手段２７５０は２つのアナログ信号を読み出し、ＡＤＣ２７６０は、２つのアナログ信号を２つの８ビットディジタル信号に変換する。次に２つの８ビットディジタル信号は組み合わされてデータバス２７９０上の１６ビットの１つの出力信号となる。これまでに、本発明がある特定の実施例に関して説明されたが、これらの説明は本発明の用途の単なる例示であり、いかなる限定をも意図するものではない。開示された実施例の特徴のさまざまな変更及び組合せは、添付の請求の範囲によって定義される本発明の技術的視点内で逸脱するものではないことは当業者には明らかである。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９６年１１月１２日【補正内容】明細書高分解能アナログ記憶ＥＰＲＯＭ及びフラッシュＥＰＲＯＭ技術分野本発明は、アナログ信号または複数のレベルのデジタル信号の不揮発性半導体メモリセルに対する読み出し及び書き込み用の装置及び方法に関する。背景技術ＥＰＲＯＭ（電気的にプログラム可能な読み出し専用メモリ）、ＥＥＰＲＯＭ（電気的に消去可能なプログラム可能な読み出し専用メモリ）、及びフラッシュメモリなどの一般的なタイプの不揮発性メモリは、メモリセルの閾値電圧を制御しかつメモリセルの状態を表すために、メモリセルのフローティングゲートの電荷を用いる。通常、二進メモリセルは２つの状態を有し、一方の状態は高い閾値電圧によって表され、もう一方の状態は低い閾値電圧によって表される。メモリセルのフローティングゲートに電荷を蓄えることによって、メモリセルの閾値電圧が上昇し、これをメモリセルへの書き込み若しくはメモリセルのプログラムという。メモリセルの消去は、フローティングゲートから電荷を取り除き、閾値電圧を低下させる。ＥＰＲＯＭは２０年以上前に開発され、廉価であり、不揮発性であり、ＥＰＲＯＭプログラム装置を用いてコードの更新が可能なので、記憶装置として広く用いられている。第１ａ図は、通常のスタックトゲートＥＰＲＯＭセル１５０を表しており、このセルは酸化膜１５４とインターポリ酸化膜１５７との間に埋め込まれたポリシリコンフローティングゲート１５６に電荷を蓄えるものである。制御ゲート１５８はフローティングゲート１５６と容量性で結合されており、制御ゲート１５８の電圧を変化させることによって、フローティングゲート１５６の電位が変化於けるＣＨＥ注入の書き込み速度が閾値電圧を正確に書き込むためには高すぎるという問題が解決される。書き込み中に選択されたメモリセルに供給されるドレイン電圧もまた書き込まれるアナログ信号若しくは制御ゲート電圧に応じて変化するように選択される。ドレイン電圧は書き込まれるメモリセルのドレインに接続された可変負荷曲線プルアップデバイスによって制御される。レイン電圧はまた書き込みパルスとしても用いられる。更に、書き込みパルスとベリファイサイクルは選択されたメモリセルの書き込みの間に重畳される。書き込みパルスは、選択されたメモリセルの閾値電圧を上昇させる電圧を供給する。ある実施例では、ターゲット閾値電圧は書き込まれるアナログ信号と等しく、ベリファイサイクルは、選択されたメモリセルの制御ゲートでのアナログ信号を表し、かつ選択されたメモリセルが導通状態にあるか否かを判別する。代わりに、ベリファイサイクルは、選択されたメモリセルを読み出し、閾値電圧によってアナログ信号が書き込まれていることが表されているか否かを判定するために用いられる。閾値電圧がターゲット閾値電圧に達したとき、書き込みは、書き込みパルスを停止し、またはチャネル電流を停止することによって終了される。本発明の実施例に基づく書き込み回路は、選択されたメモリセルに対して供給される制御ゲート電圧を緩やかに変化させて、またはランプ状に変化させて、選択されたメモリセルが初めに導通したときにその制御ゲート電圧を保持する。サンプルされた制御ゲート電圧は選択されたメモリセルの閾値電圧と等しく、また、選択されたメモリセルに記憶されているアナログ信号に等しい電圧と等しいか若しくはこの等しい電圧に変換される。本発明のある実施例に基づく他の読み出し回路は、読み出しの間に選択されたメモリセルのソース及び制御ゲートを高い電位にバイアスするッチアップを引き起こすブレークダウン領域において動作する。この曲線５３０のインピーダンスが高い場合に、曲線５５２では、動作ドレイン電圧５５６は、加速した書き込みの原因となるドレイン電圧の低い値への限定を行う。曲線５５３によって表されているような中間の値の負荷曲線は、最適な書き込み速度を提供する直流動作ドレイン電圧５５７を有する。上述されたように、飽和閾値電圧Ｖｓｔと制御ゲート電圧Ｖｐｐとの間には、線形の関係がある。Ｖｐｐはまたアナログ信号Ｖａｎａｌｏｇに対して１対１対応の関係を有する場合、メモリセルの飽和閾値電圧Ｖｓｔはアナログ信号Ｖａｎａｌｏｇに対して１対１対応の関係を有することになる。しかしながら、メモリセルがその飽和閾値電圧Ｖｓｔに達するまでの時間が１ミリ秒以上なので、この時間は多くの用途で許容される書き込み時間よりも長い。従って、飽和閾値電圧Ｖｓｔに近い値であってＶｓｔ未満の値であるターゲット閾値電圧Ｖｔｔが、任意の与えられた制御ゲート電圧Ｖｐｐに対して、ターゲット閾値電圧Ｖｔｔが使用する場合に許容される書き込み時間と等しいか若しくはそれ以内の値の時間で達成されるように、選択される。更に、ターゲット閾値電圧Ｖｔｔが、飽和閾値電圧Ｖｓｔとの間に１対１対応の関係を有するので、Ｖｔｔは、制御ゲート電圧Ｖｐｐとの間に１対１対応の関係を有することになり、従ってアナログ信号のＶａｎａｌｏｇとの間にも１対１対応の関係を有するようになる。従って、アナログ信号Ｖａｎａｌｏｇは、閾値電圧Ｖｔを初期のレベルから信号Ｖａｎａｌｏｇを表すターゲットレベルＶｔｔまで上昇させることによって、フラッシュＥＰＲＯＭセル５１０に書き込まれる。第３ａ図では、１００マイクロ秒の書き込み時間の具体例での、約４．５Ｖの飽和閾値電圧を有する１０Ｖの制御ゲート電圧Ｖｐｐが、約０．を有する酸化膜における垂直方向の電界に応じて変化する。第８図は、ドレイン電圧Ｖｄｒａｉｎが４．５Ｖ、５Ｖ、及び５．５Ｖの通常のフラッシュＥＰＲＯＭセルのフローティングゲート電圧Ｖｆｇに対するＣＨＥ注入電流Ｉｇａｔｅの曲線８１０、８２０、及び８３０を表している。各曲線８１０、８２０、８３０に対して、注入電流Ｉｇａｔｅは、最大の電流値に達するまで、フローティングゲート電圧Ｖｆｇと共に増加し、次に減少する。一定のドレイン電圧Ｖｄｒａｉｎに対して、最大のＣＨＥ注入電流状態を発生させるフローティングゲート電圧が、制御ゲート電圧Ｖｐｐがパルス上に供給されたとき制御ゲート電圧Ｖｐｐがランプ状に上昇し次にランプ状に減少する間に生ずる。従って、１つの長パルス９１０（第９図）は、合計のパルス幅が等しい複数の短パルス９２０（約１μ秒未満の）に較べてターゲット閾値電圧を獲得するためにより長い時間を要する。第１０ａ図は、通常のメモリセルに供給された各々０．５μ秒と１０μ秒の長さの書き込みパルスに対する合計された全書き込み時間に対する閾値電圧の曲線１０１０と１０２０を表している。第１０ａ図に例示されているように、閾値電圧は、制御ゲートに複数の短パルスが供給された場合により早く上昇していることが分かる。短書き込みパルスは、書き込まれた閾値電圧Ｖｔｔの高い電解能をも達成する。パルスの数が増加すると、メモリセルの閾値電圧は、制御ゲート電圧Ｐｔｔに対応する飽和閾値電圧に近づき、１パルスあたりにフローティングゲートに注入されるホットエレクトロンの数が減少する。１パルスあたりの閾値電圧の変化量が、連続する閾値電圧の間の可能な分解能を決定する。行ドライバの寸法及びメモリセルの行の制御ゲートの全体の抵抗値及び静電容量の値が、１つの行での最小の充電時間及び放電時間を決定し、フラッシュＥＰＲＯＭセルをプログラムするために用いることのできる最も短い書き込みパルスを限定する。第１０ｂ図に例示されているように、約０．１μ秒の短パルス書き込み幅の１パルスあたりの閾値電圧の変化量の曲線１０３０は、１０μ秒の長い書き込みパルスに対してパルスあたりの閾値電圧の変化量を表す曲線１０４０よりも全体の書き込み時間がより急速に減少する。したがって、短書き込みパルスを用いることによって閾値（書き込まれた）の分解能が改善される。短書き込みパルスを用いることの他の利点は合計のパルス幅が等しい場合、複数の長いパルスを用いる場合よりも複数の短いパルスを用いた場合の方が異なるセルの閾値電圧の分布がより密度の高いものとなるということである。第１０ｃ図は全体の書き込み時間が０．１μ秒と、１０μ秒に対するメモリセルの集合の閾値電圧の標準偏差の曲線１０５０と１０６０とを表している。閾値電圧の標準偏差は、１０μ秒のパルスよりも０．１μ秒のパルスの場合により急速に全体の書き込み時間と共に減少する。このことは、より短いパルスのより高い注入効率と、飽和閾値電圧により急速に近づく閾値電圧によって説明される。パルス幅は、（１）ターゲット閾値電圧が少数のパルスで超過されないように（２）閾値電圧がターゲット閾値電圧に近づいたときに、更にパルスが発生することによってフローティングゲート内に注入される電子がごくわずかとなり、閾値電圧の変化が所望の分解能よりも低いものとるように、（３）書き込みパルスとターゲット閾値電圧に到達するためにセルに必要とされるオーバーヘッドとを含む全体の書き込み時間がメモリに用いられるための全体の達成可能な書き込み時間を超過することをないように、選択されるべきである。ＣＨＥ注入に対して、ドレイン電圧Ｖｄｒａｉｎは、約３．２ｅＶ以上のエネルギーを有するホットエレクトロンを供給するレベルよりも高常のフラッシュＥＰＲＯＭアレイでは、メモリセルのドレインは金属ビットラインを介して列において互いに接続され、ソースは拡散された金属ソースラインを介してブロックごとに互いに接続されている。第２０ａ図及び第２０ｂ図に関して行われた説明では、ソース２０１１は、アレイのソースラインに接続されたメモリセル１０１、ノードセル２０１０の端子からなり、ドレイン２０１２はビットライン２０１５に接続された端子からなる。電流伝達端子としてソース端子及びドレイン端子の何れが用いられるかに関する電気工学的な分類は、供給された電圧によって異なり、及び用いられた構造上の分類によっても異なる。読み出し回路２０００では、メモリセル２０１０の制御ゲート２０１３とソース２０１１は、読み出しの間に高い状態にバイアスされており、寄生容量２０３０、ビットライン２０１５、及び行選択デバイス２０２０を介してビットライン２０１５に接続された部分は、出力電圧Ｖｏｕｔに変化する。ソースフォロワァ動作によってドレイン２０１２がＶｂｉａｓ２−Ｖｔよりも低い電圧に保たれるので、電圧Ｖｏｕｔは、メモリセル２０１０の閾値電圧Ｖｔと１対１の対応を有する。メモリセル２０１０に対する公知のボディー効果が、出力電圧Ｖｏｕｔと記憶された信号Ｖａｎａｌｏｇとの間の関係に影響を及ぼし、その理由は読み出し動作が読み出し動作の間にはメモリセル２０１０のソースとして電気的に振る舞うドレイン２０１２を変化させ、かつメモリセル２０１０のソースに対するバイアスを増加させるからである。ソースに対するバイアスは、ソースのバイアス電圧が０Ｖにおいて、メモリセル２０１０の閾値電圧Ｖｔ０からの偏差δＶｇの原因となる。式４は偏差δＶｇを表している。 δＶｇ＝ｍ「（Ｖｓ＋２・φｆｐ）^1/2−（２・φｆｐ）^2/1」（式を読み出し動作の間の予め決められた時間内でサンプルする。これら２つの電圧ＶｏｕｔａとＶｏｕｔｂは、差信号Ｖｏｕｔを発生させる作動増幅器２３５０へ供給される。第２５図は、第２０ａ図及び第２０ｂ図に関して説明されたソースフォロワァ読み出しプロセスに用いられる基準セル２５１０を用いた実施例を表している。読み出しの間、予め決められたバイアス電圧Ｖｂｉａｓ２（約６Ｖ）が、アレイの選択されたメモリセル２０１０と選択された基準セル２５１０の両方の制御ゲートに供給された後に、共通のソースライン２０１１（セル２５１０と２０１０の）が、ランプ状に電圧Ｖｂｉａｓ１まで上昇され、上述されたように読み出しの妨害が防止される。列ライン２０１５の電圧Ｖｏｕｔａと基準列ライン２５１５の電圧Ｖｏｕｔｂとは、各々、セル２０１０と２５１０の閾値電圧との間に１対１の対応関係を有する。サンプル・ホールド回路２１７０Ａと２１７０Ｂは予め決められた時間の間に同時に電圧ＶｏｕｔａとＶｏｕｔｂをサンプルする。サンプルされた電圧ＶｏｕｔａとＶｏｕｔｂとの差は、基準セル２５１０の閾値電圧に対する選択されたメモリセル２０１０の閾値電圧を表し、また選択されたメモリセル２０１０に記憶された入力アナログ信号を表している。上述されたように、電源電圧及び温度の変化ばかりでなく、物理的寸法の変化、プロセスの変化及び他の要因が、読み出し動作の間にセルを流れる電流がある読み出し動作から次の読み出し動作の間に変化する原因となる。電流の変化が、第２１ａ図、第２１ｂ図、第２１ｃ図、第２２図、及び第２３図に関して上述された制御ゲート低速ランププロセスでは特に重要であり、その理由はワンショット回路２１６０のトリップ点が、メモリセルを流れる電流に対するプルアップデバイスを流れる電流に応じて変わるためである。請求の範囲１．メモリセルに１つのレベルのアナログ信号を書き込む方法であって、前記メモリセルの制御ゲートと、ドレインと、ソースとに、各々、第１の信号と、第２の信号と、第３の信号とを供給する過程であって、前記第１、第２、及び第３の信号が、複数の別個の期間内に、前記メモリセルの閾値電圧を変化させる、前記供給する過程を有し、前記第１の信号を供給する過程が、前記期間の各々の間に前記制御ゲートに第１の電圧を印加する過程と、期間の間に前記制御ゲートに、前記アナログ信号の前記レベルと一対一対応の関係を有するように関連づけられた第２の電圧を供給する過程と、前記第２の電圧が印加されている間に前記メモリセルが導通したか否かを、前記期間の間に検出する過程とを有し、前記検出する過程によって、前記メモリセルの前記閾値電圧がターゲットレベルに到達していることが表されたとき、前記閾値電圧が更にに変化することを停止する過程を更に有することを特徴とするメモリセルに単一のレベルのアナログ信号を書き込む方法。２．前記期間の間に、前記第１、第２、及び第３の信号が、チャネルのホットエレクトロンの前記メモリセルのフローティングゲートへの注入を引き起こすことを特徴とする請求項１に記載の方法。３．前記期間の間に、前記第１及び第２の信号が、前記アナログ信号の前記レベルとから電圧レベルを有することを特徴とする請求項１に記載の方法。４．前記第１の電圧が、前記アナログ信号の起こり得るレベルとの１対１対応に基づく前記アナログ信号に応じて変化することを特徴とする請求項１に記載の方法。６．前記期間の間、前記第２の信号が、前記アナログ信号の起こり得るレベルと一対一対応の関係に基づいて、前記アナログ信号に応じて変化する第３の電圧であることを特徴とする請求項１に記載の方法。７．前記期間が、前記メモリセルの前記閾値電圧が前記ターゲットレベルの近くにあるとき、前記各期間の間に、前記閾値電圧が約１０ｍＶ未満だけ変化するような、周期を有することを特徴とする請求項１に記載の方法。８．前記第２の電圧を供給する過程が、前記制御ゲートに前記アナログ信号を供給する過程を有することを特徴とする請求項１に記載の方法。１０．前記第２の信号を供給する過程が、前記ドレインにパルス電圧を供給する過程を有し、前記別個の期間の各々の間に、前記第２信号が第３の電圧と等しいピーク電圧値に達することを特徴とする請求項１に記載の方法。１１．前記期間の間に、前記第２及び第３の信号が、前記アナログ信号の前記レベルとは独立した電圧レベルにあることを特徴とする請求項１０に記載の方法。１２．前記第１電圧が、前記アナログ信号の起こり得るレベルとの１対１対応に基づいて前記アナログ信号に応じて変化することを特徴とする請求項１０に記載の方法。１４．前記第３の電圧が、前記アナログ信号の起こり得るレベルとの１対１対応に基づいて前記アナログ信号に応じて、前記アナログ信号に応じて変化することを特徴とする請求項１０に記載の方法。１５．前記書き込みパルスの間に前記第１信号と前記第３信号との間の差に対するピーク電圧を検出する過程を更に有し、前記差は前記アナログ信号の起こり得るレベルとの１対１対応に基づいて選択されることを特徴とする請求項１に記載の方法。１６．選択された前記差が長い時間に亘って前記メモリセルに供給された場合、前記ターゲットレベル以上の飽和閾値電圧を供給することを特徴とする請求項１５に記載の方法。１７．前記書き込みパルスの各々の前記時間間隔が、前記メモリセルの前記閾値電圧を飽和させるために必要な時間と比較した場合に小さいことを特徴とする請求項１６に記載の方法。１８．前記第１の電圧を供給する過程が、前記アナログ信号を前記第１の電圧に変換する線形変換を実行する過程を有することを特徴とする請求項１に記載の方法。１９．前記線形変換が、前記アナログ信号の増加分に正比例して前記第１の電圧を増加させることを特徴とする請求項１８に記載の方法。２０．前記第１の電圧を供給する過程が、一定電圧を前記アナログ信号に比例した量だけプルアップする過程を更に有することを特徴とする請求項１９に記載の方法。２１．前記線形変換が、前記アナログ信号の増加分に正比例して前記第１の電圧を減少させることを特徴とする請求項１８に記載の方法。２２．前記第１の電圧を供給する過程が、前記アナログ信号に比例する量だけ一定電圧をプルダウンする過程を更に有することを特徴とする請求項２１に記載の方法。２３．前記ターゲットレベルが、前記アナログ信号との間に線形の関係を有することを特徴とする請求項１８に記載の方法。２４．前記ターゲットレベルが、前記アナログ信号との間に線形の関係を有することを特徴とする請求項１に記載の方法。２５．前記第１の電圧を供給する過程が、前記アナログ信号を前記第１の電圧に変換する非線形変換を実行する過程を有することを特徴とする請求項１に記載の方法。２６．前記第１の電圧を供給する過程が、前記アナログ信号を前記制御ゲートに供給する過程を有することを特徴とする請求項１に記載の方法。２７．前記第１の電圧を供給する過程が、前記アナログ信号を電圧シフタの入力に供給する過程と、前記電圧シフタから前記第１の電圧を発生させる過程とを有することを特徴とする請求項１に記載の方法。２９．前記期間の各々が、約１マイクロ量未満であることを特徴とする請求項１に記載の方法。３１．メモリセルにアナログ信号を記憶する方法であって、複数の書き込みパルスをメモリセルの制御ゲートに供給する過程と、前記制御ゲートに前記書き込みパルスの各々が供給される前に、前記ドレインが一定の電荷を充電されているように、前記メモリセルの前記ドレインに減圧源を接続する過程と、前記書き込みパルスの各々の前に前記ドレインから前記電圧源を切り離す過程であって、前記メモリセルを流れる電流が、前記書き込みパルスの各々の間に前記一定の電荷を導電し、チャネルのホットエレクトロン注入によって前記メモリの前記閾値電圧を変化させる、前記切り離す過程とを有することを特徴とするメモリセルにアナログ信号を記憶する方法。３２．前記ドレインに前記電圧源を接続する過程が、前記書き込みパルスの各々の前に前記メモリセルの前記ドレインに接続されたキャパシタを変化させる過程を更に有することを特徴とする請求項３１に記載の方法。３３．前記電圧源が、前記ドレインを、前記メモリセルを含む回路の電源電圧とは異なる電圧まで充電することを特徴とする請求項３１に記載の方法。３７．前記第２の電圧を供給する過程が、前記制御ゲートに前記アナログ信号を供給する課程を有することを特徴とする請求項３７に記載の方法。３８．前記第２の電圧を供給する過程が、前記制御ゲートに前記アナログ信号を供給する過程を有することを特徴とする請求項３７に記載の方法。４０．前記メモリセルの導通状態と非導通状態との間の線維の検出に応答して、前記メモリセルを流れるチャネル電流を実質的に低減させるべく、前記第２及び第３の信号の電圧レベルを変化させる過程を更に有することを特徴とする請求項１に記載の方法。４３．メモリセルにアナログ信号を記憶する方法であって、前記メモリセルの制御ゲートに、前記アナログ信号と一対一対応の関係を有する第１の電圧を供給する過程と、前記メモリセルのドレインを可変付加を介して一定の電圧源に接続する過程と、基準電圧を前記メモリセルのソースに供給する過程と、前記アナログ信号に基づいて前記可変付加を設定する過程であって、前記ドレインの第２電圧が、前記第１電圧と独立するように、前記可変付加の設定が、前記第１電圧が前記アナログ信号に応じて変化することによって生ずる効果を相殺し、前記第１、第２及び基準の電圧の組み合わせによって、前記メモリセルの閾値電圧を記憶された前記アナログ信号を表すターゲットレベルに設定するチャネルのホットエレクトロンの注入を引き起こす、前記設定する過程とを有することを特徴とするメモリセルにアナログ信号を記憶する方法。４４．前記可変負荷が、前記ドレインと電圧源との間に並列に接続された複数のトランジスタと、前記複数のトランジスタのゲートに接続されたアナログ・ディジタル変換器とを有し、前記可変負荷を設定する過程が、前記複数のトランジスタによって供給された負荷が前記アナログ信号に応じて変化するように、前記アナログ信号を前記アナログ・ディジタル変換器に供給する過程を有することを特徴とする請求項４３に記載の方法。４５．前記可変負荷が、前記ドレインと電圧源との間の第１のトランジスタと、前記第１のトランジスタのゲートに接続されたソースと、ゲートとを有する第２のトランジスタであって、前記第１のトランジスタを流れる電流が、前記第２のトランジスタを流れる電流にミラーする、前記第２のトランジスタと、前記第２のトランジスタと直列に接続された第３のトランジスタとを有し、前記可変負荷を設定する過程が、前記第２及び第３のトランジスタを流れる前記電流を制御するべく、前記第３のトランジスタのゲートに前記アナログ信号を供給する過程を有することを特徴とする請求項４３に記載の方法。４６．前記メモリセルと同一の基準セルを流れる電流を追従するべく前記第１の電圧を変化させる過程を更に有することを特徴とする請求項１に記載の方法。４７．メモリセルへアナログ信号を書き込む回路であって、前記アナログ信号に応じて変化する第１の電圧を発生する電圧シフタと、前記電圧シフタを前記メモリセルの制御ゲートに接続する手段と、前記メモリセルのドレインに接続されたプルアップデバイスとを有することを特徴とするメモリセルにアナログ信号を書き込む回路。４８．前記電圧シフタが、出力端子と、負の入力端子と、前記アナログ信号に応じて変化する信号を受け取る正の入力端子とを有する第１の増幅器と、第２の電圧の端子に接続された第１の端子と、前記電圧シフタの出力ノードに接続された第２の端子とを有する第１の抵抗器と、グランドに接続された第１の端子と、前記第１の増幅器の前記負の入力端子に接続された第２の端子とを有する第２の抵抗器と、前記出力ノードに接続されたドレインと、前記第２の抵抗器の前記第２の端子に接続されたソースと、前記第１の増幅器の前記出力端子に接続されたゲートとを有するトランジスタとを有することを特徴とする請求項４７に記載の回路。４９．前記第１の抵抗器が、前記第２の抵抗器と等しい値の抵抗値を有することを特徴とする請求項４８に記載の回路。５０．正の入力端子と、基準電圧に保持された負の入力端子と、前記第１の増幅器の前記正の入力端子に接続された出力端子とを有する第２の増幅器と、前記第２の増幅器の前記正の入力端子に接続された第１の端子と、前記アナログ信号を受信する第２の端子とを有する第３の抵抗器と、前記第１の増幅器の前記正の入力端子と、前記第２の増幅器の前記正の入力端子との間に接続された第４の抵抗器とを更に有することを特徴とする請求項４８に記載の回路。５１．前記第１の抵抗器と前記第２の抵抗器とが前記等しい抵抗値を有し、前記第３の抵抗器と前記第４の抵抗器とが前記等しい抵抗値を有することを特徴とする請求項５０に記載の回路。５２．前記メモリセルと構造が等しい基準セルと、前記電圧シフタと前記基準セルとに接続された高電圧チャージポンプ回路であって、前記第１の電圧が前記高電圧チャージポンプ回路によって供給された電圧に応じて変化し、前記高電圧チャージポンプ回路によって供給された前記電圧が前記基準セルを流れる電流を追従することを特徴とする請求項４７に記載の回路。５３．前記プルアップデバイスが、前記アナログ信号に応じて変化する可変インピーダンスを有することを特徴とする請求項４７に記載の回路。５４．前記プルアップデバイスが、電圧源と、前記メモリセルの前記ドレインと、前記電圧源との間に並列に接続された複数のトランジスタと、前記複数のトランジスタのゲートに接続されて、前記アナログ・ディジタル変換器へ供給される入力信号に応じて変化する複数のトランジスタの組合せをターンオンさせる、アナログ・ディジタル変換器とを有することを特徴とする請求項５３に記載の回路。５５．前記プルアップデバイスが、電圧源と、前記電圧源とグランドとの間で前記メモリセルに直列に接続された第１のトランジスタとを有し、前記回路が、前記電圧源とグランドとの間で直列に接続された第２のトランジスタと第３のトランジスタであって、前記第２のトランジスタのゲートが前記第２のトランジスタのドレインと接続され、かつ前記第１のトランジスタのゲートに接続されている、前記第２のトランジスタと前記第３のトランジスタと、前記アナログ信号に応じて変化する電圧を、前記第３のトランジスタのゲートに供給する手段とを更に有することを特徴とする請求項５３に記載の方法。５６．前記電圧シフタを前記メモリセルの制御ゲートに接続する前記手段が、行デコーダを有することを特徴とする請求項４７に記載の回路。５７．前記電圧シフタを前記メモリセルの制御ゲートに接続する前記過程が、前記電圧シフタに接続された第１の入力端子と、前記アナログ信号を受け取るべく接続された第２の入力信号と、前記行デコーダに接続された出力端子とを有するマルチプレクサを更に有することを特徴とする請求項５６に記載の回路。５８．前記マルチプレクサに前記電圧シフタからの前記電圧と前記アナログ信号とを前記メモリセルの前記ゲートに順番に供給させる選択信号を発生する書き込み制御回路と、前記アナログ信号が前記メモリセルの前記制御ゲートに供給されているときに前記メモリセルが導通しているか否かを表す信号を発生する、前記メモリセルに接続されたセンス増幅器と、前記センス増幅器からの前記信号に応答して、前記メモリセルへの書き込みを終了する信号を発生するワンショット回路とを更に有することを特徴とする請求項５７に記載の回路。５９．前記プルアップデバイスが、電圧源と、前記電圧源と前記メモリセルの前記ドレインとの間に接続されたトランジスタと、前記メモリセルの前記ドレインとグランドとの間に接続されたキャパシタと、前記トランジスタの前記ゲートに接続されたタイミングジェネレータであって、前記タイミングジェネレータは、前記接続する手段が前記電圧シフタを前記メモリセルの前記制御ゲートに接続する前に前記キャパシタを充電するように前記トランジスタを導通させ、前記接続する手段が前記電圧シフタを前記メモリセルの前記制御ゲートに接続しているときに前記トランジスタをターンオフさせる、前記タイミングジェネレータとを更に有することを特徴とする請求項４７に記載の回路。６０．前記順番に接続する手段が、前記電圧シフタを前記メモリセルの前記制御ゲートに接続し次に切り離すことによって、前記メモリセルの前記制御ゲートに書き込みパルスを供給することを特徴とする請求項５９に記載の回路。６１．前記プルアップデバイスが、前記電圧源と前記メモリセルの前記ドレインとの間に並列に接続された複数のトランジスタと、前記接続する手段に接続されたクロック入力端子と、前記メモリセルの前記制御ゲートに供給された書き込みパルスのカウント数に応じて変化する前記複数のトランジスタの組合せをターンオンさせる前記複数のトランジスタのゲートに接続された出力バスとを有する二進カウンタとを有することを特徴とする請求項６０に記載の回路。８０．メモリセルにアナログ信号を記憶する方法であって、前記メモリセルの制御ゲートに第１の複数の書き込みパルスを供給する過程であって、前記書き込みパルスが前記メモリセルの前記閾値電圧を変化させ、前記複数の書き込みパルスの各書き込みパルスは、互いに、前記メモリセルに接続されたセンス回路が、前記メモリセルの閾値電圧が前記ターゲット電圧に達したか否かを検出するために必要とする時間よりも短い時間だけ隔てられている、前記第１の複数の書き込みパルスを供給する過程と、前記メモリセルの制御ゲートに第２の複数の書き込みパルスを供給する過程であって、前記第２の複数の書き込みパルスは閾値電圧を変化する、前記第２の複数の書き込みパルスを供給する過程と、前記第２の書き込みパルスの各々の後に、前記センス回路を用いて、前記メモリセルの閾値電圧が前記ターゲット電圧に達しているか否かを検出する過程とを有することを特徴とするメモリセルにアナログ信号を記憶する方法。８２．メモリにアナログ信号を記憶する方法であって、前記メモリセルの制御ゲートに第１の複数の書き込みパルスを供給する過程であって、前記書き込みパルスが、前記メモリセルの前記閾値電圧を、ターゲット閾値電圧に向かうように変化させる、前記第１の複数の書き込みパルスを供給する過程と、前記第１の複数の書き込みパルスの隣り合う一対の書き込みパルスの間に、前記メモリセルの前記閾値電圧が前記ターゲット閾値電圧に達していないことを検出する過程であって、電圧源とグランドとの間に直列に、前記メモリセルと、そのドレインとそのゲートとが接続された第１のトランジスタとを接続する過程と、前記メモリセルを線形領域にバイアスする過程と、前記電圧源とグランドとの間に直列に、負荷と、そのゲートが、前記負荷とそれ自身を流れる電流が前記第１のトランジスタを流れる電流をミラーするように、前記第１のトランジスタのゲートに接続された第２のトランジスタとを接続する過程とを備えた、前記検出する過程と、前記負荷の第１の端子の出力電圧を読み出す過程と、前記閾値ターゲット電圧に対応する予想される値と前記出力電圧とを比較する過程とを有することを特徴とするメモリセルにアナログ信号を書き込む方法。８３．メモリセルにアナログ信号を記憶する方法であって、前記メモリセルの制御ゲートに第１の複数の書き込みパルスを供給する過程であって、前記書き込みパルスが前記メモリセルの閾値電圧をターゲット閾値電圧に向けて変化させる、前記第１の複数の書き込みパルスを供給する過程と、前記複数の書き込みパルスの隣り合う一対の書き込みパルスの間に、前記メモリセルの前記閾値電圧が前記ターゲット閾値電圧に達していないことを検出する過程であって、前記メモリセルのドレイン／ソースを高インピーダンス負荷を介してグランドに接続する過程と、前記メモリセルの前記制御ゲートに第１のバイアス電圧を供給する過程と、前記メモリセルのソース／ドレインの電圧を、基準電圧から第２のバイアス電圧へランプ状に変化させる過程であって、前記直線上の変化は、初めに前記メモリセルを線形領域で動作させ、チャネルのホットエレクトロンが前記メモリセルの前記閾値電圧を乱すことを防止するような速度で行われる、前記ランプ状に変化させる過程とを備えた前記接続するする過程と、前記メモリセルの前記ソース／ドレインの出力電圧を読み出す過程と、前記ターゲット閾値電圧に対応する予想される値と、前記出力電圧とを比較する過程とを有することを特徴とするメモリセルにアナログ信号を記憶する方法。８４．メモリセルにアナログ信号を記憶する方法であって、前記メモリセルの制御ゲートに第１の複数の書き込みパルスを供給する過程であって、前記メモリセルの閾値電圧を、ターゲット閾値電圧に向けて、前記書き込みパルスが変化させる、前記第１の複数の書き込みパルスを供給する過程と、前記第１の複数の書き込みパルスの隣り合う一対の書き込みパルスの間に、前記メモリセルの前記閾値電圧が、前記ターゲット閾値電圧に達していないことを検出する過程であって、第１の電圧と第２の電圧との間で前記メモリセルの前記制御ゲートの電圧をランプ状に変化させる過程と、前記メモリセルが導通状態と非導通状態との間を遷移したときを検出する過程とを備えた、前記検出する過程と、前記メモリセルが遷移したとき、前記制御ゲートの出力電圧を読み出す過程と、前記ターゲット閾値電圧に対応する予想される値と、前記出力電圧とを比較する過程とを有するとを特徴とするメモリセルにアナログ信号を記憶する方法。９２．メモリセルにアナログ値を書き込む回路であって、前記メモリセルの閾値電圧を表す信号を発生する書き込み回路と、前記メモリセルの前記閾値電圧を増加させる電圧を、前記メモリセルに供給する書き込みドライバと、前記メモリセルに、前記書き込み回路を、次に前記読み出し回路を交互に接続する、前記書き込みドライバと前記読み出し回路とに接続された書き込み制御回路と、前記読み出し回路に接続された比較器であって、前記比較器が、前記読み出し回路からの前記信号を前記アナログ信号と比較し、前記メモリセルが前記アナログ信号以上の値を記憶していることを検出したとき、前記書き込みドライバが前記メモリセルの前記閾値電圧を増加することを禁止する信号を発生する、前記比較器とを有することを特徴とするメモリセルにアナログ信号を書き込む回路。９３．メモリセルの閾値電圧を読み出す方法であって、電圧源とグランドとの間に直列に、前記メモリセルと、カスコードデバイスと、そのゲートがそのドレインに接続された第１のトランジスタとを接続する過程と、前記メモリセルを線形領域にバイアスする過程と、前記電圧源とグランドとの間に直列に、負荷と第２のトランジスタとを接続する過程であって、前記第２のトランジスタのゲートが、前記第２のトランジスタを流れる電流が前記第１のトランジスタを流れる電流をミラーするように、前記第２の前記第１のトランジスタの前記ゲートに接続されている、前記接続する過程と、前記メモリセルの前記閾値電圧を表す電圧を、前記負荷の第１の端子から測定する過程とを有することを特徴とするメモリセルの閾値電圧を読み出す方法。９４．前記負荷の前記第１の端子から前記電圧を測定する前記過程が、前記メモリセルと同じ構造を有する基準セルの前記閾値電圧を表す基準信号を発生する過程と、前記負荷の前記第１の端子を、差動増幅器の第１の入力端子に接続する過程と、前記基準信号を、前記差動増幅器の第２の入力端子に供給する過程と、前記差動増幅器の前記出力電圧を測定する過程とを有することを特徴とする請求項９３に記載の方法。９４．前記基準信号を発生する過程が、前記電圧源とグランドとの間に、直列に、前記基準セルと、第２のカスコードデバイスと、そのドレインがそのゲートに接続された第３のトランジスタとを接続する過程と、前記基準セルを線形領域にバイアスする過程と、第２の負荷と、第４のトランジスタを、前記電圧源とグランドとの間に直列に接続する過程であって、前記第４のトランジスタのゲートが、前記第４のトランジスタを流れる電流が前記第３のトランジスタを流れる電流をミラーするように、前記第３のトランジスタの前記ゲートに接続されている、前記接続する過程とを有し、前記第２の負荷の第１の端子の電圧が、前記基準信号を表すことを特徴とする請求項９４に記載の方法。９５．メモリセルの閾値電圧を読み出す方法であって、前記メモリセルのドレイン／ソースを、高インピーダンス負荷を介して基準電圧に接続する過程と、前記メモリセルの制御ゲートにバイアス電圧を供給する過程と、前記メモリセルのソース／ドレインの電圧を、前記基準電圧から前記バイアス電圧に向けてランプ状に変化させる過程であって、前記ランプ状の変化は、初めに前記メモリセルが線形領域で動作し、チャネルのホットエレクトロンが前記メモリセルの前記閾値電圧を乱すことを防ぐような速度で行われる、前記ランプ状に変化させる過程と、前記ドレイン／ソースの電圧を検出して、前記メモリセルの前記閾値電圧を求める検出過程とを有することを特徴とするメモリセルの閾値電圧を読み出す方法。９７．ランプ状の変化が始まる前に、前記バイアス電圧を前記制御ゲートに供給している間に、前記メモリセルの前記ソース／ドレインに前記基準電圧を供給する過程を更に有することを特徴とする請求項９６に記載の方法。９８．前記ドレイン／ソースの前記電圧を検出する前記過程が、前記メモリセルと同じ構造を有する基準セルの前記閾値電圧を表す基準信号を発生する過程と、前記ドレイン／ソースを、差動増幅器の第１の入力端子に接続する過程と、前記基準信号を、前記差動増幅器の第２の入力端子に供給する過程と、前記差動増幅器の前記出力電圧を測定する過程とを更に有することを特徴とする請求項９６に記載の方法。９９．前記基準信号を発生させる過程が、前記基準セルのドレイン／ソースを、高インピーダンス負荷を介して、グランドに接続する過程と、前記基準セルの制御ゲートに前記第１のバイアス電圧を供給する過程と、前記基準セルのソース／ドレインの電圧を、前記基準電圧から前記第２のバイアス電圧に向けてランプ状に変化させる過程であって、前記基準セルの前記ドレイン／ソースが、前記バイアス電圧にあるとき、前記基準信号を伝達する、前記ランプ状に変化させる過程とを有することを特徴とする請求項９８に記載の方法。１００．メモリセルの閾値電圧を読み出す方法であって、前記メモリセルの制御ゲート電圧を第１の電圧と第２の電圧との間で前記ランプ状に変化させる過程と、前記メモリセルが非導通状態と導通状態との間を遷移したことを検出する過程と、前記メモリセルが遷移したときに前記制御ゲート電圧を読み出す過程とを有することを特徴とするメモリセルの閾値電圧を読み出す方法。１０１．前記ランプ状に変化させる過程が、前記制御ゲートの電圧を連続的に変化させる過程を有することを特徴とする請求項１０に記載の方法。１０２．前記ランプ状に変化させる過程が、前記制御ゲートの電圧を、所望の分解能と等しい大きさを有するステップ状に変化させる過程を有することを特徴とする請求項１００に記載の方法。１０３．前記第１の電圧が、前記メモリセルの最小の起こり得る閾値電圧より低く、前記第２の電圧が、前記メモリセルの最大の起こり得る閾値電圧よりも高く、前記ランプ状に変化させる過程が、前記第１の電圧から前記第２の電圧へ向けて前記制御ゲートの電圧を増加させる過程を有することを特徴とする請求項１００に記載の方法。１０４．前記第１の電圧が、前記メモリセルの最大の起こり得る閾値電圧よりも高く、前記第２の電圧が、前記メモリセルの最小の起こり得る閾値電圧より低く、前記ランプ状に変化させる過程が、前記第１の電圧から前記第２の電圧へ向けて前記制御ゲートの電圧を増加させる過程を有することを特徴とする請求項１００に記載の方法。１０５．前記メモリセルと同じ構造を有する基準セルの前記閾値電圧を表す基準信号を発生する過程と、サンプル・ホールドの制御ゲート電圧を、差動増幅器の第１の入力端子に供給する過程と、前記基準信号を前記差動増幅器の第２の入力端子に供給する過程と、前記差動増幅器の前記出力電圧を測定する過程とを更に有することを特徴とする請求項１００に記載の方法。１０６．前記基準信号を発生させる過程が、前記基準セルの制御ゲート電圧を、前記第１の電圧と前記第２の電圧との間でランプ状に変化させる過程と、前記基準セルが導通状態と非導通状態の間を遷移したことを検出する過程と、前記基準セルが遷移したときに前記基準セルの前記制御ゲートをサンプル・ホールドする過程であって、前記制御ゲート電圧は、前記基準セルが遷移したときに、前記基準信号であることである、前記サンプル・ホールドする過程とを有することを特徴とする請求項１０５に記載の方法。１０７．メモリセルの閾値電圧を読み出す回路であって、前記メモリセルのソース／ドレインに接続されたランプ回路と、前記メモリセルのドレイン／ソースの間に接続された高インピーダンス負荷と、電圧源と、前記メモリセルの読み出しの間に前記メモリセルの制御ゲートに前記電圧源を接続し、一定の遅れの後に、前記ランプ回路を駆動する制御回路とを有し、前記メモリセルの前記閾値電圧を表す電圧が、前記メモリセルの前記ドレイン／ソースに供給されていることを特徴とするメモリセルの閾値電圧を読み出す回路。１０８．メモリセルの閾値電圧を読み出す回路であって、変化する電圧を前記メモリセルの制御ゲートに供給するランプ回路と、前記メモリセルが導通しているか否かを検出するセンス増幅器と、前記メモリセルが非動通状態と導通状態との間の遷移を行ったことを最初に検出したときに、前記ランプ回路によって供給された前記電圧をサンプルし、かつホールドするサンプル・ホールド回路とを有することを特徴とするメモリセルの閾値電圧を読み出す回路。１０９．互いに接続されたゲートとドレインとを備えた第１トランジスタと、前記メモリセルと直列に接続され、前記第１トランジスタの前記ゲートと接続されたゲートを備えた第２トランジスタと、前記第１トランジスタに直列に接続された、前記メモリセルと等しい基準セルとを更に有することを特徴とする請求項１０８に記載の回路。１１１．メモリセルに１つのレベルのアナログ信号を書き込む方法であって、前記メモリセルの制御ゲート、ドレインと、ソースとに、各々、第１の信号と、第２の信号と、第３の信号とを供給する過程であって、前記第１、第２及び第３の信号が、連続した期間の間に、前記メモリセルの閾値電圧を変化させる、前記第１の電圧と第２の電圧と第３の電圧とを供給する過程と、前記期間の間に、前記メモリセルの前記閾値電圧が、前記アナログ信号の前記レベルを表すターゲットレベルに達したかを検出する過程と、前記検出課程が、前記メモリセルの前記閾値電圧がターゲットレベルに達していることを表している場合、前記閾値電圧が更に変化することを停止する過程とを有し、前記第３の信号を供給する過程が、一定の電圧源と、前記メモリセルの前記ドレインとの間に、並列に、複数のトランジスタを接続す過程と、前記トランジスタの前記ゲートにカウンタを接続する過程と、前記期間に応答するカウンタにパルスを供給する過程であって、前記カウンタが前記トランジスタを段階的にターンオフし、前記一定の電圧源と前記メモリのドレインとの間の抵抗値を増加させ、前記第２の信号が、前記閾値電圧の変化の割合が、前記複数の期間の後の期間よりも小さいように、その電圧が変化する、前記パルスを供給する過程とを有することを特徴とするメモリセルに１つのレベルのアナログ信号を書き込む方法。１１２．前記期間の間に、前記第１、第２、及び第３の信号が、前記制御ゲートと前記ソースとの間の電位差が、前記閾値電圧に対するターゲットレベルと等しくなるようにし、前記検出する過程が、前記メモリセルが導通しているか否かを検出する過程を有することを特徴とする請求項１１１に記載の方法。１１３．前記第１の信号が、前記期間中に、前記メモリセルに対する前記閾値電圧の前記ターゲットレベルに近い値の飽和閾値電圧を提供するように選択された電圧レベルを有することを特徴とする請求１１１に記載の方法。

───────────────────────────────────────────────────── 【要約の続き】知することによって、メモリセルの閾値電圧を決定する。

Claims

【特許請求の範囲】１．メモリセルへ単一のレベルのアナログ信号を書き込む方法であって、メモリセルの制御ゲートと、ドレインとソースとに、各々、第１の信号と、第２の信号と、第３の信号とで同時に供給する過程であって、前記第１、第２、及び第３の信号によって、前記メモリセルの閾値電圧がその間に変化する連続した書き込みパルスが発生され、前記第１の信号を供給する過程が、前記書き込みパルスの間に前記制御ゲートへ第１の電圧を供給する過程と、前記書き込みパルスの間に前記制御ゲートへ第２の電圧を供給する過程であって、前記第２の電圧が前記アナログ信号のレベルに基づいて選択された、前記第２の電圧を供給する過程と、前記書き込みパルスの間に、前記第２の電圧が供給されている間に、前記メモリセルが導通したか否かを検出する過程と、前記検出する過程が前記メモリセルの前記閾値電圧がターゲットレベルに到達していることを表すとき、前記閾値電圧が更に変化することを停止する過程とを有することを特徴とするメモリ内に単一レベルのアナログ信号を書き込む方法。２．前記書き込みパルスの間に、前記第１、第２、及び第３の信号が、前記メモリセルのフローティングゲートへのチャネルホットエレクトロンの注入を引き起こすことを特徴とする請求項１に記載の方法。３．前記書き込みパルスの間に、前記第２、及び第３の信号が、前記アナログ信号の前記レベルとは独立した電圧レベルを有することを特徴とする請求項１に記載の方法。４．前記第１の電圧が、前記アナログ信号の起こり得るレベルとの１対１対応に基づく前記アナログ信号に応じて変化することを特徴とする請求項１に記載の方法。６．前記書き込みパルスの間に、前記第２の信号が、前記アナログ信号の前記起こり得るレベルとの１対１対応に基づいて、前記アナログ信号に応じて変化する第３の電圧からなることを特徴とする請求項１に記載の方法。７．前記書き込みパルスが、前記メモリセルの前記閾値電圧が前記ターゲットレベルに近づいたとき、前記書き込みパルスの各々が前記閾値電圧をおよそ１０ｍＶ未満の電圧だけ変化させるように、時間間隔を有することを特徴とする請求項１に記載の方法。８．前記第２の電圧を供給する過程が、前記制御ゲートに前記アナログ信号を供給する過程を有することを特徴とする請求項１に記載の方法。１０．前記第２の信号を供給する過程が、各々が電圧と等しいピーク電圧を有する複数の書き込みパルスを前記ドレインに供給する過程を有することを特徴とする請求項１に記載の方法。１１．前記書き込みパルスの間に、前記第２及び第３の信号が、前記アナログ信号の前記レベルとは独立した電圧レベルにあることを特徴とする請求項１０に記載の方法。１２．前記第１電圧が、前記アナログ信号の起こり得るレベルとの１対１対応に基づいて前記アナログ信号に応じて変化することを特徴とする請求項１０に記載の方法。１４．前記第３の電圧が、前記アナログ信号の起こり得るレベルとの１対１対応に基づいて前記アナログ信号に応じて、前記アナログ信号に応じて変化することを特徴とする請求項１０に記載の方法。１５．前記書き込みパルスの間に前記第１信号と前記第３信号との間の差に対するピーク電圧を検出する過程を更に有し、前記差は前記アナログ信号の起こり得るレベルとの１対１対応に基づいて選択されることを特徴とする請求項１に記載の方法。１６．選択された前記差が長い時間に亘って前記メモリセルに供給された場合、前記ターゲットレベル以上の飽和閾値電圧を供給することを特徴とする請求項１５に記載の方法。１７．前記書き込みパルスの各々の前記時間間隔が、前記メモリセルの前記閾値電圧を飽和させるために必要な時間と比較した場合に小さいことを特徴とする請求項１６に記載の方法。１８．前記第１の電圧を供給する過程が、前記アナログ信号を前記第１の電圧に変換する線形変換を実行する過程を有することを特徴とする請求項１に記載の方法。１９．前記線形変換が、前記アナログ信号の増加分に正比例して前記第１の電圧を増加させることを特徴とする請求項１８に記載の方法。２０．前記第１の電圧を供給する過程が、一定電圧を前記アナログ信号に比例した量だけプルアップする過程を更に有することを特徴とする請求項１９に記載の方法。２１．前記線形変換が、前記アナログ信号の増加分に正比例して前記第１の電圧を減少させることを特徴とする請求項１８に記載の方法。２２．前記第１の電圧を供給する過程が、前記アナログ信号に比例する量だけ一定電圧をプルダウンする過程を更に有することを特徴とする請求項２１に記載の方法。２３．前記ターゲットレベルが、前記アナログ信号との間に線形の関係を有することを特徴とする請求項１８に記載の方法。２４．前記ターゲットレベルが、前記アナログ信号との間に線形の関係を有することを特徴とする請求項１に記載の方法。２５．前記第１の電圧を供給する過程が、前記アナログ信号を前記第１の電圧に変換する非線形変換を実行する過程を有することを特徴とする請求項１に記載の方法。２６．前記第１の電圧を供給する過程が、前記アナログ信号を前記制御ゲートに供給する過程を有することを特徴とする請求項１に記載の方法。２７．前記第１の電圧を供給する過程が、前記アナログ信号を電圧シフタの入力に供給する過程と、前記電圧シフタから前記第１の電圧を発生させる過程とを有することを特徴とする請求項１に記載の方法。２９．前記書き込みパルスの各々が、約１マイクロ秒未満の時間間隔を有することを特徴とする請求項１に記載の方法。３１．メモリセルにアナログ信号を記憶する方法であって、メモリセルの制御ゲートに複数の書き込みパルスを供給する過程と、前記制御ゲートに前記書き込みパルスの各々が供給される前に前記ドレインを一定の電荷で充電するべく、前記メモリセルの前記ドレインを電圧源に接続する過程と、前記書き込みパルスの各々の間に前記ドレインから前記電圧源を切り離す過程であって、前記メモリセルを流れる電流が前記書き込みパルスの間に前記一定の電荷を放電し、前記メモリセルの前記閾値電圧をチャネルホットエレクトロンの注入によって変化し、前記書き込みパルスの間の変化の累積によって、前記メモリセルの前記閾値電圧が、前記アナログ信号に対応するターゲット閾値電圧に設定されることを特徴とするメモリセルにアナログ信号を記憶する方法。３２．前記ドレインに前記電圧源を接続する過程が、前記書き込みパルスの各々の前に前記メモリセルの前記ドレインに接続されたキャパシタを変化させる過程を更に有することを特徴とする請求項３１に記載の方法。３３．前記電圧源が、前記ドレインを、前記メモリセルを含む回路の電源電圧とは異なる電圧まで充電することを特徴とする請求項３１に記載の方法。３７．前記ターゲットレベルが前記アナログ信号に等しいことを特徴とする請求項１に記載の方法。３８．前記検出過程が、前記制御ゲートに前記アナログ信号を供給する過程と、前記アナログ信号が前記制御ゲートに供給されているときに前記メモリセルが導通しているか否かを検出する過程を有することを特徴とする請求項３７に記載の方法。４０．導通状態と非導通状態との間で変化する前記メモリセルを検出して、前記メモリセルを流れるチャネル電流を実質的に減少させるべく、前記第２及び第３の信号の電圧レベルを変化させる過程を更に有することを特徴とする請求項１に記載の方法。４３．メモリセルにアナログ信号を記憶する方法であって、前記メモリセルの制御ゲートに、前記アナログ信号と１対１対応の関係を有する第１の電圧を供給する過程と、可変抵抗を介して前記メモリセルのドレインを一定電圧源に接続する過程と、基準電圧を前記メモリセルのソースに供給する過程と、前記ドレインの第２の電圧の前記第１の電圧と独立しているように、前記アナログ信号に基づいて前記可変負荷を設定する過程であって、前記第１、第２、及び第３及び基準の電圧の組合せが、前記メモリセルの閾値電圧を記憶された前記アナログ信号を表すターゲットレベルに設定するチャネルホットエレクトロンの注入を引き起こす、前記設定する過程とを有することを特徴とするメモリセルにアナログ信号を記憶する方法。４４．前記可変負荷が、前記ドレインと電圧源との間に並列に接続された複数のトランジスタと、前記複数のトランジスタのゲートに接続されたアナログ・ディジタル変換器とを有し、前記可変負荷を設定する過程が、前記複数のトランジスタによって供給された負荷が前記アナログ信号に応じて変化するように、前記アナログ信号を前記アナログ・ディジタル変換器に供給する過程を有することを特徴とする請求項４３に記載の方法。４５．前記可変負荷が、前記ドレインと電圧源との間の第１のトランジスタと、前記第１のトランジスタのゲートに接続されたソースと、ゲートとを有する第２のトランジスタであって、前記第１のトランジスタを流れる電流が、前記第２のトランジスタを流れる電流にミラーする、前記第２のトランジスタと、前記第２のトランジスタと直列に接続された第３のトランジスタとを有し、前記可変負荷を設定する過程が、前記第２及び第３のトランジスタを流れる前記電流を制御するべく、前記第３のトランジスタのゲートに前記アナログ信号を供給する過程を有することを特徴とする請求項４３に記載の方法。４６．前記メモリセルと同一の基準セルを流れる電流を追従するべく前記第１の電圧を変化させる過程を更に有することを特徴とする請求項１に記載の方法。４７．メモリセルへアナログ信号を書き込む回路であって、前記アナログ信号に応じて変化する第１の電圧を発生する電圧シフタと、前記電圧シフタを前記メモリセルの制御ゲートに接続する手段と、前記メモリセルのドレインに接続されたプルアップデバイスとを有することを特徴とするメモリセルにアナログ信号を書き込む回路。４８．前記電圧シフタが、出力端子と、負の入力端子と、前記アナログ信号に応じて変化する信号を受け取る正の入力端子とを有する第１の増幅器と、第２の電圧の端子に接続された第１の端子と、前記電圧シフタの出力ノードに接続された第２の端子とを有する第１の抵抗器と、グランドに接続された第１の端子と、前記第１の増幅器の前記負の入力端子に接続された第２の端子とを有する第２の抵抗器と、前記出力ノードに接続されたドレインと、前記第２の抵抗器の前記第２の端子に接続されたソースと、前記第１の増幅器の前記出力端子に接続されたゲートとを有するトランジスタとを有することを特徴とする請求項４７に記載の回路。４９．前記第１の抵抗器が、前記第２の抵抗器と等しい値の抵抗値を有することを特徴とする請求項４８に記載の回路。５０．正の入力端子と、基準電圧に保持された負の入力端子と、前記第１の増幅器の前記正の入力端子に接続された出力端子とを有する第２の増幅器と、前記第２の増幅器の前記正の入力端子に接続された第１の端子と、前記アナログ信号を受信する第２の端子とを有する第３の抵抗器と、前記第１の増幅器の前記正の入力端子と、前記第２の増幅器の前記正の入力端子との間に接続された第４の抵抗器とを更に有することを特徴とする請求項４８に記載の回路。５１．前記第１の抵抗器と前記第２の抵抗器とが前記等しい抵抗値を有し、前記第３の抵抗器と前記第４の抵抗器とが前記等しい抵抗値を有することを特徴とする請求項５０に記載の回路。５２．前記メモリセルと構造が等しい基準セルと、前記電圧シフタと前記基準セルとに接続された高電圧チャージポンプ回路であって、前記第１の電圧が前記高電圧チャージポンプ回路によって供給された電圧に応じて変化し、前記高電圧チャージポンプ回路によって供給された前記電圧が前記基準セルを流れる電流を追従することを特徴とする請求項４７に記載の回路。５３．前記プルアップデバイスが、前記アナログ信号に応じて変化する可変インピーダンスを有することを特徴とする請求項４７に記載の回路。５４．前記プルアップデバイスが、電圧源と、前記メモリセルの前記ドレインと、前記電圧源との間に並列に接続された複数のトランジスタと、前記複数のトランジスタのゲートに接続されて、前記アナログ・ディジタル変換器へ供給される入力信号に応じて変化する複数のトランジスタの組合せをターンオンさせる、アナログ・ディジタル変換器とを有することを特徴とする請求項５３に記載の回路。５５．前記プルアップデバイスが、電圧源と、前記電圧源とグランドとの間で前記メモリセルに直列に接続された第１のトランジスタとを有し、前記回路が、前記電圧源とグランドとの間で直列に接続された第２のトランジスタと第３のトランジスタであって、前記第２のトランジスタのゲートが前記第２のトランジスタのドレインと接続され、かつ前記第１のトランジスタのゲートに接続されている、前記第２のトランジスタと前記第３のトランジスタと、前記アナログ信号に応じて変化する電圧を、前記第３のトランジスタのゲートに供給する手段とを更に有することを特徴とする請求項５３に記載の方法。５６．前記電圧シフタを前記メモリセルの制御ゲートに接続する前記手段が、行デコーダを有することを特徴とする請求項４７に記載の回路。５７．前記電圧シフタを前記メモリセルの制御ゲートに接続する前記過程が、前記電圧シフタに接続された第１の入力端子と、前記アナログ信号を受け取るべく接続された第２の入力信号と、前記行デコーダに接続された出力端子とを有するマルチプレクサを更に有することを特徴とする請求項５６に記載の回路。５８．前記マルチプレクサに前記電圧シフタからの前記電圧と前記アナログ信号とを前記メモリセルの前記ゲートに順番に供給させる選択信号を発生する書き込み制御回路と、前記アナログ信号が前記メモリセルの前記制御ゲートに供給されているときに前記メモリセルが導通しているか否かを表す信号を発生する、前記メモリセルに接続されたセンス増幅器と、前記センス増幅器からの前記信号に応答して、前記メモリセルへの書き込みを終了する信号を発生するワンショット回路とを更に有することを特徴とする請求項５７に記載の回路。５９．前記プルアップデバイスが、電圧源と、前記電圧源と前記メモリセルの前記ドレインとの間に接続されたトランジスタと、前記メモリセルの前記ドレインとグランドとの間に接続されたキャパシタと、前記トランジスタの前記ゲートに接続されたタイミングジェネレータであって、前記タイミングジェネレータは、前記接続する手段が前記電圧シフタを前記メモリセルの前記制御ゲートに接続する前に前記キャパシタを充電するように前記トランジスタを導通させ、前記接続する手段が前記電圧シフタを前記メモリセルの前記制御ゲートに接続しているときに前記トランジスタをターンオフさせる、前記タイミングジェネレータとを更に有することを特徴とする請求項４７に記載の回路。６０．前記順番に接続する手段が、前記電圧シフタを前記メモリセルの前記制御ゲートに接続し次に切り離すことによって、前記メモリセルの前記制御ゲートに書き込みパルスを供給することを特徴とする請求項５９に記載の回路。６１．前記プルアップデバイスが、前記電圧源と前記メモリセルの前記ドレインとの間に並列に接続された複数のトランジスタと、前記接続する手段に接続されたクロック入力端子と、前記メモリセルの前記制御ゲートに供給された書き込みパルスのカウント数に応じて変化する前記複数のトランジスタの組合せをターンオンさせる前記複数のトランジスタのゲートに接続された出力バスとを有する二進カウンタとを有することを特徴とする請求項６０に記載の回路。８０．メモリにアナログ信号を記憶する方法であって、前記メモリの制御ゲートに第１の複数の書き込みパルスを供給する過程であって、前記書き込みパルスが前記メモリセルの閾値電圧を変化させ、前記複数の書き込みパルスの次の書き込みパルスは、前記メモリセルに接続されたセンス回路が、前記メモリセルの前記閾値電圧がターゲット電圧に達したかどうかを検出するために要する時間よりも短い時間だけ遅れているように、前記複数の第１の書き込みパルスを供給する過程と、前記メモリセルの制御ゲートに第２の複数の書き込みパルスを供給する過程であって、前記書き込みパルスが前記閾値電圧を変化させる、前記パルスを供給する方法と、前記第２の複数の書き込みパルスの各々の書き込みパルスの後に、前記センス回路を用いて、前記メモリセルの前記閾値電圧が前記ターゲット閾値電圧に達したかどうかを検出する過程とを有することを特徴とするメモリにアナログ信号を書き込む方法。８２．メモリにアナログ信号を記憶する方法であって、前記メモリセルの制御ゲートに第１の複数の書き込みパルスを供給する過程であって、前記書き込みパルスが、前記メモリセルの前記閾値電圧を、ターゲット閾値電圧に向かうように変化させる、前記第１の複数の書き込みパルスを供給する過程と、前記第１の複数の書き込みパルスの隣り合う一対の書き込みパルスの間に、前記メモリセルの前記閾値電圧が前記ターゲット閾値電圧に達していないことを検出する過程であって、電圧源とグランドとの間に直列に、前記メモリセルと、そのドレインとそのゲートとが接続された第１のトランジスタとを接続する過程と、前記メモリセルを線形領域にバイアスする過程と、前記電圧源とグランドとの間に直列に、負荷と、そのゲートが、前記負荷とそれ自身を流れる電流が前記第１のトランジスタを流れる電流をミラーするように、前記第１のトランジスタのゲートに接続された第２のトランジスタとを接続する過程とを備えた、前記検出する過程と、前記負荷の第１の端子の出力電圧を読み出す過程と、前記閾値ターゲット電圧に対応する予想される値と前記出力電圧とを比較する過程とを有することを特徴とするメモリセルにアナログ信号を書き込む方法。８３．メモリセルにアナログ信号を記憶する方法であって、前記メモリセルの制御ゲートに第１の複数の書き込みパルスを供給する過程であって、前記書き込みパルスが前記メモリセルの閾値電圧をターゲット閾値電圧に向けて変化させる、前記第１の複数の書き込みパルスを供給する過程と、前記複数の書き込みパルスの隣り合う一対の書き込みパルスの間に、前記メモリセルの前記閾値電圧が前記ターゲット閾値電圧に達していないことを検出する過程であって、前記メモリセルのドレイン／ソースを高インピーダンス負荷を介してグランドに接続する過程と、前記メモリセルの前記制御ゲートに第１のバイアス電圧を供給する過程と、前記メモリセルのソース／ドレインの電圧を、基準電圧から第２のバイアス電圧へランプ状に変化させる過程であって、前記直線上の変化は、初めに前記メモリセルを線形領域で動作させ、チャネルのホットエレクトロンが前記メモリセルの前記閾値電圧を乱すことを防止するような速度で行われる、前記ランプ状に変化させる過程とを備えた前記接続するする過程と、前記メモリセルの前記ソース／ドレインの出力電圧を読み出す過程と、前記ターゲット閾値電圧に対応する予想される値と、前記出力電圧とを比較する過程とを有することを特徴とするメモリセルにアナログ信号を記憶する方法。８４．メモリセルにアナログ信号を記憶する方法であって、前記メモリセルの制御ゲートに第１の複数の書き込みパルスを供給する過程であって、前記メモリセルの閾値電圧を、ターゲット閾値電圧に向けて、前記書き込みパルスが変化させる、前記第１の複数の書き込みパルスを供給する過程と、前記第１の複数の書き込みパルスの隣り合う一対の書き込みパルスの間に、前記メモリセルの前記閾値電圧が、前記ターゲット閾値電圧に達していないことを検出する過程であって、第１の電圧と第２の電圧との間で前記メモリセルの前記制御ゲートの電圧をランプ状に変化させる過程と、前記メモリセルが導通状態と非導通状態との間を遷移したときを検出する過程とを備えた、前記検出する過程と、前記メモリセルが遷移したとき、前記制御ゲートの出力電圧を読み出す過程と、前記ターゲット閾値電圧に対応する予想される値と、前記出力電圧とを比較する過程とを有するとを特徴とするメモリセルにアナログ信号を記憶する方法。９２．メモリセルにアナログ値を書き込む回路であって、前記メモリセルの閾値電圧を表す信号を発生する書き込み回路と、前記メモリセルの前記閾値電圧を増加させる電圧を、前記メモリセルに供給する書き込みドライバと、前記メモリセルに、前記書き込み回路を、次に前記読み出し回路を交互に接続する、前記書き込みドライバと前記読み出し回路とに接続された書き込み制御回路と、前記読み出し回路に接続された比較器であって、前記比較器が、前記読み出し回路からの前記信号を前記アナログ信号と比較し、前記メモリセルが前記アナログ信号以上の値を記憶していることを検出したとき、前記書き込みドライバが前記メモリセルの前記閾値電圧を増加することを禁止する信号を発生する、前記比較器とを有することを特徴とするメモリセルにアナログ信号を書き込む回路。９３．メモリセルの閾値電圧を読み出す方法であって、電圧源とグランドとの間に直列に、前記メモリセルと、カスコードデバイスと、そのゲートがそのドレインに接続された第１のトランジスタとを接続する過程と、前記メモリセルを線形領域にバイアスする過程と、前記電圧源とグランドとの間に直列に、負荷と第２のトランジスタとを接続する過程であって、前記第２のトランジスタのゲートが、前記第２のトランジスタを流れる電流が前記第１のトランジスタを流れる電流をミラーするように、前記第２の前記第１のトランジスタの前記ゲートに接続されている、前記接続する過程と、前記メモリセルの前記閾値電圧を表す電圧を、前記負荷の第１の端子から測定する過程とを有することを特徴とするメモリセルの閾値電圧を読み出す方法。９４．前記負荷の前記第１の端子から前記電圧を測定する前記過程が、前記メモリセルと同じ構造を有する基準セルの前記閾値電圧を表す基準信号を発生する過程と、前記負荷の前記第１の端子を、差動増幅器の第１の入力端子に接続する過程と、前記基準信号を、前記差動増幅器の第２の入力端子に供給する過程と、前記差動増幅器の前記出力電圧を測定する過程とを有することを特徴とする請求項９３に記載の方法。９４．前記基準信号を発生する過程が、前記電圧源とグランドとの間に、直列に、前記基準セルと、第２のカスコードデバイスと、そのドレインがそのゲートに接続された第３のトランジスタとを接続する過程と、前記基準セルを線形領域にバイアスする過程と、第２の負荷と、第４のトランジスタを、前記電圧源とグランドとの間に直列に接続する過程であって、前記第４のトランジスタのゲートが、前記第４のトランジスタを流れる電流が前記第３のトランジスタを流れる電流をミラーするように、前記第３のトランジスタの前記ゲートに接続されている、前記接続する過程とを有し、前記第２の負荷の第１の端子の電圧が、前記基準信号を表すことを特徴とする請求項９４に記載の方法。９５．メモリセルの閾値電圧を読み出す方法であって、前記メモリセルのドレイン／ソースを、高インピーダンス負荷を介して基準電圧に接続する過程と、前記メモリセルの制御ゲートにバイアス電圧を供給する過程と、前記メモリセルのソース／ドレインの電圧を、前記基準電圧から前記バイアス電圧に向けてランプ状に変化させる過程であって、前記ランプ状の変化は、初めに前記メモリセルが線形領域で動作し、チャネルのホットエレクトロンが前記メモリセルの前記閾値電圧を乱すことを防ぐような速度で行われる、前記ランプ状に変化させる過程と、前記ドレイン／ソースの電圧を検出して、前記メモリセルの前記閾値電圧を求める検出過程とを有することを特徴とするメモリセルの閾値電圧を読み出す方法。９７．ランプ状の変化が始まる前に、前記バイアス電圧を前記制御ゲートに供給している間に、前記メモリセルの前記ソース／ドレインに前記基準電圧を供給する過程を更に有することを特徴とする請求項９６に記載の方法。９８．前記ドレイン／ソースの前記電圧を検出する前記過程が、前記メモリセルと同じ構造を有する基準セルの前記閾値電圧を表す基準信号を発生する過程と、前記ドレイン／ソースを、差動増幅器の第１の入力端子に接続する過程と、前記基準信号を、前記差動増幅器の第２の入力端子に供給する過程と、前記差動増幅器の前記出力電圧を測定する過程とを更に有することを特徴とする請求項９６に記載の方法。９９．前記基準信号を発生させる過程が、前記基準セルのドレイン／ソースを、高インピーダンス負荷を介して、グランドに接続する過程と、前記基準セルの制御ゲートに前記第１のバイアス電圧を供給する過程と、前記基準セルのソース／ドレインの電圧を、前記基準電圧から前記第２のバイアス電圧に向けてランプ状に変化させる過程であって、前記基準セルの前記ドレイン／ソースが、前記バイアス電圧にあるとき、前記基準信号を伝達する、前記ランプ状に変化させる過程とを有することを特徴とする請求項９８に記載の方法。１００．メモリセルの閾値電圧を読み出す方法であって、前記メモリセルの制御ゲート電圧を第１の電圧と第２の電圧との間で前記ランプ状に変化させる過程と、前記メモリセルが非導通状態と導通状態との間を遷移したことを検出する過程と、前記メモリセルが遷移したときに前記制御ゲート電圧を読み出す過程とを有することを特徴とするメモリセルの閾値電圧を読み出す方法。１０１．前記ランプ状に変化させる過程が、前記制御ゲートの電圧を連続的に変化させる過程を有することを特徴とする請求項１０に記載の方法。１０２．前記ランプ状に変化させる過程が、前記制御ゲートの電圧を、所望の分解能と等しい大きさを有するステップ状に変化させる過程を有することを特徴とする請求項１００に記載の方法。１０３．前記第１の電圧が、前記メモリセルの最小の起こり得る閾値電圧より低く、前記第２の電圧が、前記メモリセルの最大の起こり得る閾値電圧よりも高く、前記ランプ状に変化させる過程が、前記第１の電圧から前記第２の電圧へ向けて前記制御ゲートの電圧を増加させる過程を有することを特徴とする請求項１００に記載の方法。１０４．前記第１の電圧が、前記メモリセルの最大の起こり得る閾値電圧よりも高く、前記第２の電圧が、前記メモリセルの最小の起こり得る閾値電圧より低く、前記ランプ状に変化させる過程が、前記第１の電圧から前記第２の電圧へ向けて前記制御ゲートの電圧を増加させる過程を有することを特徴とする請求項１００に記載の方法。１０５．前記メモリセルと同じ構造を有する基準セルの前記閾値電圧を表す基準信号を発生する過程と、サンプル・ホールドの制御ゲート電圧を、差動増幅器の第１の入力端子に供給する過程と、前記基準信号を前記差動増幅器の第２の入力端子に供給する過程と、前記差動増幅器の前記出力電圧を測定する過程とを更に有することを特徴とする請求項１００に記載の方法。１０６．前記基準信号を発生させる過程が、前記基準セルの制御ゲート電圧を、前記第１の電圧と前記第２の電圧との間でランプ状に変化させる過程と、前記基準セルが導通状態と非導通状態の間を遷移したことを検出する過程と、前記基準セルが遷移したときに前記基準セルの前記制御ゲートをサンプル・ホールドする過程であって、前記制御ゲート電圧は、前記基準セルが遷移したときに、前記基準信号であることである、前記サンプル・ホールドする過程とを有することを特徴とする請求項１０５に記載の方法。１０７．メモリセルの閾値電圧を読み出す回路であって、前記メモリセルのソース／ドレインに接続されたランプ回路と、前記メモリセルのドレイン／ソースの間に接続された高インピーダンス負荷と、電圧源と、前記メモリセルの読み出しの間に前記メモリセルの制御ゲートに前記電圧源を接続し、一定の遅れの後に、前記ランプ回路を駆動する制御回路とを有し、前記メモリセルの前記閾値電圧を表す電圧が、前記メモリセルの前記ドレイン／ソースに供給されていることを特徴とするメモリセルの閾値電圧を読み出す回路。１０８．メモリセルの閾値電圧を読み出す回路であって、変化する電圧を前記メモリセルの制御ゲートに供給するランプ回路と、前記メモリセルが導通しているか否かを検出するセンス増幅器と、前記メモリセルが非動通状態と導通状態との間の遷移を行ったことを最初に検出したときに、前記ランプ回路によって供給された前記電圧をサンプルし、かつホールドするサンプル・ホールド回路とを有することを特徴とするメモリセルの閾値電圧を読み出す回路。１０９．互いに接続されたゲートとドレインとを備えた第１トランジスタと、前記メモリセルと直列に接続され、前記第１トランジスタの前記ゲートと接続されたゲートを備えた第２トランジスタと、前記第１トランジスタに直列に接続された、前記メモリセルと等しい基準セルとを更に有することを特徴とする請求項１０８に記載の回路。１１０．メモリセルに１つのレベルのアナログ信号を書き込む方法であって、前記メモリセルの制御ゲートと、ドレインと、ソーストに、各々、第１の信号と、第２の信号と、第３の信号とを同時に供給する過程であって、前記第１、第２、及び第３の信号が、前記メモリセルの閾値電圧がその間に変化する複数の書き込みパルスを発生させ、前記第２の信号が、前記閾値電圧の変化の速度が前記複数の後続する書き込みパルスにおいて小さいくなるよう、前記複数の書き込みパルスの後続するパルスの電圧で変化する、前記同時に供給する過程と、前記メモリセルの前記閾値電圧が、前記アナログ信号の前記レベルを表すターゲットレベルに到達したか否かを前記書き込みパルスの間に検出する過程と、前記検出過程が、前記メモリセルの前記閾値電圧がターゲットレベルに達していることを表したとき、前記閾値電圧が更に変化することを停止する過程とを有することを特徴とするメモリセルに１つのレベルのアナログ信号を書き込む方法。１１１．前記第３の信号を供給する過程が、一定の電圧源と前記メモリセルの前記ドレインとの間に、並列に、複数のトランジスタを接続する過程と、前記トランジスタの前記ゲートにカウンタを接続する過程と、前記書き込みパルスに応答する前記カウンタにパルスを供給し、前記トランジスタを段階的にターンオフさせ、前記一定の電圧源と前記メモリセルの前記ドレインとの間の抵抗値を増加させる過程とを有することを特徴とする請求項１１０に記載の方法。１１２．前記書き込みパルスの間に、前記第１及び第２の信号によって、前記制御ゲートとソースとの間の電位差が、前記閾値電圧に対する前記ターゲットレベルに等しくされ、前記検出する過程が、前記メモリセルが導通しているか否かを検出する過程を有することを特徴とする請求項１１０に記載の方法。１１３．前記第１の信号が、前記メモリセルに対する前記閾値電圧の前記ターゲットレベルに近い飽和閾値電圧を供給するように選択された電圧レベルを前記書き込みパルスの間に有することを特徴とする請求項１１２に記載の方法。