JPH1051362A

JPH1051362A - ビタビ等化器

Info

Publication number: JPH1051362A
Application number: JP19895496A
Authority: JP
Inventors: Makoto Onishi; 誠大西; Takehiko Kobayashi; 岳彦小林; Yoshiyuki Iwaki; 義之岩木
Original assignee: Hitachi Denshi KK
Current assignee: Kokusai Denki Electric Inc
Priority date: 1996-07-29
Filing date: 1996-07-29
Publication date: 1998-02-20

Abstract

(57)【要約】【課題】演算処理速度と演算処理量を抑えることがで
き、容易に実用化を可能にしたビタビ等化器を提供する
こと。【解決手段】ビタビ等化器を構成する各処理部１〜
８、１４を複数個のブロックに分割し、パイプライン処
理で信号処理を行うように構成する。各ブロックのデー
タ処理回路は、データ記憶回路とデータ処理回路とで構
成し、ブロック間のデータ転送、全体の共通制御を容易
にし、パイプライン処理に適した回路構成にしたもの。【効果】パイプライン処理により、１フレーム当たり
の信号処理量が下げられるので、各ブロックの信号処理
速度を左程大きくせずに、現実的なデバイスを用いて構
成できるようになる。また、各データ処理回路として、
各ブロックに最適な回路構成を選択することができるの
で、最適設計が容易になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル無線通
信システムの伝搬路歪等化器に係り、特に、広帯域デー
タの高速伝送に好適なビタビ等化器に関する。

【０００２】

【従来の技術】近年、マルチメディア関連技術の進展は
目覚ましく、例えば運行中の車両から動画像情報などの
伝送が可能な移動体高速データ通信についても、需要が
喚起されるようになっている。ここで、このようなディ
ジタル無線通信により移動体高速通信を行なう際、特に
問題になるのは、フェーディングによる伝搬歪の発生で
ある。

【０００３】すなわち、送信機から発射された電波は様
々な伝搬経路を介して受信機に到達するが、このとき、
複数の伝搬経路間で伝搬時間に差があり、この伝搬時間
差がデータ伝送周期よりも大きくなってしまったときに
は、フェーディングによって符号間干渉が生じ、伝搬歪
が発生してしまうのである。

【０００４】このような伝搬時間の差によるフェーデイ
ングを周波数選択性フェーディングと呼び、その対策と
して波形等化器が必要になる。そして、このフェーデイ
ング対策用の波形等化器としては、従来から再帰最小二
乗等化器、判定帰還型等化器、双方向等化器、それに最
尤等化器などが知られているが、この中でも、特に最尤
等化のためにビタビ(Viterbi)アルゴリズムを用いたビ
タビ等化器は、その等化能力の高さから移動体高速デー
タ通信用の等化器として注目されている。

【０００５】このビタビ等化器は、変調信号点の数がＭ
で、補償シンボル遅延数がＬの伝送路インパルス応答で
決まるＭ＾Ｌ個(ここで、＾はべき乗を表わす。従っ
て、ここでは、ＭのＬ乗を表わす。)の状態に対する信
号系列の中から、送信系列に最も近くなる系列をビタビ
アルゴリズムによって最尤推定するのであるが、このと
き最尤推定に必要な演算量は状態数に比例するので、補
償シンボル遅延数Ｌが大きくなるにつれ、演算処理量は
指数関数的に増加し、ハードウェア化が困難になってゆ
く。

【０００６】すなわち、従来のビタビ等化器は、装置の
実現性の点から、等化可能なシンボル遅延数に制限を受
け、長い遅延時間のフェーディング等化用には適用が困
難であるという問題があった。

【０００７】しかして、近年、この問題に対する有力な
解決策として、簡略化ビタビ方式の等化器が提案され
た。この簡略化ビタビ方式による等化器は、特開平７−
１５３７９号公報により開示されているもので、以下、
図７により、この簡略化ビタビ等化器について説明す
る。

【０００８】この図７において、７１は伝搬路係数推定
部、７２は整合フィルタ、７３は最尤系列推定器、７４
は適用波選択部、７５は仮判定部、７６は符号間干渉除
去部である。なお、図中、破線で囲んだ部分は、簡略化
ビタビ等化器を構成するために、従来のビタビ等化器に
追加した部分を表わしている。

【０００９】受信入力信号は、伝搬路係数推定部７１か
ら入力され、順次、整合フィルタ７２、符号間干渉除去
部７６に供給される。まず、伝搬路係数推定部７１で
は、フェーディング伝搬路のインパルス応答を推定す
る。こうして推定した推定伝搬路係数により、一方で
は、整合フィルタ７２を構成し、仮判定部７５で仮判定
データを復号する。

【００１０】他方、適用波選択部７４では、Ｌ個の推定
伝搬路係数から、振幅の大きいｎ個(ｎ＜Ｌ)のインパル
ス応答(それぞれ、フェーディング遅延波に対応する)だ
けを選択する。符号間干渉除去部７６では、仮判定デー
タと非適用波伝搬路係数を用いて非適用波符号間干渉を
求め、これを受信入力信号から差し引くと、ｎ個の適用
波だけからなるフェーディングを受けた受信信号が求め
られる。

【００１１】これを最尤系列推定器７３に入力し、ｎ個
の適用波に対して、ビタビアルゴリズムを分割適用(ｎ
個の適用波に対応して、受信信号系列も適用波の遅延シ
ンボル数毎にデータ分割する)して最尤系列推定等化を
行なうのである。

【００１２】次に、この最尤系列推定に用いられるビタ
ビアルコリズムについて、若干説明する。ビタビアルコ
リズムでは、受信データを直ちに判定することはせず、
送信データの取り得る値のすべての組合わせ(これを状
態という)に対する(候補)受信データを計算し、各候補
受信データ(これをレプリカという)と実際の受信データ
を比較して、各レプリカの尤度(確からしさを示す値)を
求める。

【００１３】つまり、シンボル周期毎に変わる受信デー
タ系列に対して、候補受信データもシンボル毎に状態が
遷移するものと考え、状態遷移系列(これをトレリスと
いう)に対する尤度(状態尤度：パスメトリック)を計算
しながら、最も高い状態尤度を示すパス(最尤系列)を復
号データ系列として、出力するのである。

【００１４】この状態尤度の計算は、ある状態から遷移
する１シンボル時間前の各状態の状態尤度に、状態遷移
したときに出力されるレプリカの尤度(枝尤度：ブラン
チメトリック)を加算し、加算した尤度を比較し、その
中の最大尤度を選択する、いわゆるＡＣＳ(Add,Compar
e,Select：加算比較選択)演算によって行なわれる。

【００１５】ここで、このＡＣＳ演算こそがビタビアル
ゴリズムの中心をなす演算であり、その処理演算量は状
態の数に比例する。前述したように、状態数はＭ＾Ｌ
(Ｍは変調信号点の数、Ｌは伝送路インパルス応答のシ
ンボル長)で与えられるが、ここで、この補償シンボル
遅延数Ｌは、充分な等化のためには、かなり大きな値と
なる。

【００１６】しかるに、簡略化ビタビ等化方式では、通
常、大きな数値に設定する必要がある補償シンボル遅延
数Ｌを、ｎ個(ｎ＜Ｌ)に置き換えることができるので、
最尤推定の演算処理量は指数関数的に減少(Ｍ＾ｎ＜Ｍ
＾Ｌ)され、この結果、容易に等化器を実現できるので
ある。

【００１７】

【発明が解決しようとする課題】上記従来技術は、簡略
化ビタビ等化方式の具体化については特に配慮がされて
おらず、実用化の点で問題があった。上記したように、
簡略化ビタビ等化方式の適用により、理論上は、シンボ
ル遅延の大きいフェーディングに対しても、ビタビ等化
が可能な筈であるが、現状では、音声帯域の低速度デー
タに対しても、１、２シンボル遅延の等化が実用化され
ている程度に過ぎない。

【００１８】つまり、それだけビタビ等化器では演算処
理量が多く、簡略化ビタビ等化方式といえども、現状の
ディジタル回路技術では実用化が困難であり、さらに簡
略化ビタビ等化方式では、非適用波符号間干渉の除去処
理と、ビタビアルゴリズムの分割適用処理が必要にな
り、この点での演算処理量の増加があるので、実用化が
困難なのである。

【００１９】加えて、動画像データに対してビタビ等化
器を適用しようとすると、データ速度が増す分、ハード
ウェアの処理速度を向上させなければならないが、この
ような高速データ処理を要する簡略化ビタビ等化器の具
体的なハードウェア構成については、従来技術は何も明
らかにしていない。

【００２０】本発明の目的は、演算処理速度と演算処理
量を抑えることができ、容易に実用化を可能にした簡略
化ビタビ等化器の提供にある。

【００２１】

【課題を解決するための手段】上記目的は、ビタビ等化
器を構成する各データ処理部をそれぞれブロック分け
し、各ブロックのデータ処理をそれぞれ１フレームの時
間で処理し、処理したデータを次のブロックに転送する
ようにした、いわゆるパイプライン処理を行なうように
して達成される。

【００２２】無線でディジタルのデータ伝送を行う場
合、連続データを或る時間長(フレーム)に区切って伝送
するのが一般的であり、また、このとき、一つの伝送路
を複数の通信に共有するため、フレームを時間的に各チ
ャネルに分割し、多重して伝送を行なうのが通例であ
り、例えば、図３は、Ａ〜Ｄの４チャネルを多重化した
場合である。

【００２３】そして、受信側では、フレームから自チャ
ネルのデータだけを抜き出し、各フレームのデータをつ
なぎ合わせて自局宛のデータを組立るのである。そこ
で、まず、本発明では、簡略化ビタビ等化器の各データ
処理部もフレーム単位で処理を行うように構成する。す
なわち、１フレーム分のデータを一括して記憶し、これ
を１フレームの時間でデータ処理するのである。

【００２４】ところで、簡略化ビタビ等化器は、複数個
の多様なデータ処理部から構成されており、これを１フ
レーム時間内にデータ処理することは、現状の論理回路
の処理速度から言って不可能である。そこで、本発明で
は、各データ処理部毎にブロック分けし、各ブロックの
データ処理をそれぞれ１フレームの時間で処理し、処理
したデータは次のブロックに転送するようにした、いわ
ゆるパイプライン処理を行なうようにして、上記目的が
達成されるようにしたものである。

【００２５】

【発明の実施の形態】以下、本発明によるビタビ等化
器、特に簡略化ビタビ等化器について、図示の実施形態
例を用いて詳細に説明する。まず、本発明の一実施形態
例では、各ブロックの処理を行なうデータ処理回路を、
図４に示すように、データ記憶回路４１と、これに縦続
接続したデータ演算回路４２からなるデータ処理回路４
３で構成され、これを基本単位として複数ブロックで構
成する。ここで、データ記憶回路４１は、ＦＩＦＯなど
のシーケンシャルメモリ、或いはＲＡＭなどのランダム
アクセスメモリで構成され、データ演算回路４２は、Ｒ
ＯＭ、ディジタルフィルタ、ディジタル信号処理プロセ
ッサ、ディジタル論理回路素子などで構成される。

【００２６】複数ブロックからなるデータ処理回路の構
成例を図５に示す。この図５において、５１〜５４は、
データ処理回路ブロックａ〜ｄを示し、入力信号は５１
のブロックａと５３のブロックｃに入力される。そし
て、ブロックａの出力は５２のブロックｂを経て、５４
のブロックｄに入力される。一方、ブロックｃの出力も
ブロックｄに入力される。

【００２７】各ブロックは図６のデータ処理タイムチャ
ートに示すように、１フレーム毎にデータの入出力及び
処理を行なう。まず、Ｎフレーム目の入力データは、ｎ
フレーム時点でブロックａとブロックｃに同時に入力さ
れる。ブロックａの出力はｎ＋１フレーム時点でブロッ
クｂに転送され、ブロックｂで処理された後、ｎ＋２フ
レーム時点でブロックｄにデータ転送される。

【００２８】一方、ブロックｃに入力されたデータは、
ブロックｃのデータ記憶回路で保持され、１フレーム時
間分の遅延を受けてからデータ処理され、ブロックｄに
転送される。こうして、ブロックｄに入力される２系統
のデータのフレーム時点を合わせることにより、正しい
データ処理が可能となる。

【００２９】実際のビタビ等化器に適用する場合には、
全体回路を１フレーム時間内で処理が可能なブロックに
分割し、各ブロック間でデータの処理が揃うように、デ
ータ記憶回路の記憶容量、遅延フレーム時間等を調節す
る。

【００３０】１チャネル分のデータを１フレーム時間で
処理することにより、処理装置の動作速度を下げること
ができ、実現が容易になる。さらにパイプライン処理に
よって複数フレーム時間で処理することにより、演算処
理量を削減できる。また、簡略化ビタビ等化器の各ブロ
ックの処理を行なうデータ処理回路を統一的にデータ記
憶回路と、データ演算回路で構成することにより、パイ
プライン処理が有効に実効でき、しかも各ブロックのタ
イミング制御もやり易くなる。

【００３１】次に、図１は本発明の一実施例で、この図
において、１は伝搬路係数推定部、２は簡略化のための
主力遅延波を選択する主力波検出部、３はレプリカ計算
部、４、８は整合フィルタ、５は第１の仮判定部、６は
第２の仮判定部、７は非主力波による符号間干渉を除去
する非主力波干渉除去部、９は受信信号を主力波のシン
ボル遅延間隔毎のデータ群に分割するΔ分割部、１０は
ブランチメトリック計算部、１１はＡＣＳ部、１２はパ
スメトリックメモリ、１３は最尤復号部、１４は最尤系
列推定部である。

【００３２】ここで、回路要素９から回路要素１３によ
り、簡略化した最尤系列推定部１４が構成されている。
そして、この図１の実施例では、パスメトリックメモリ
１２を除き、各回路要素１〜１４は、全て図４で説明し
たデータ処理回路で構成してある。まず、図１の伝搬路
係数推定部１と整合フィルタ４には、図示してない受信
機の復調部で復調された受信データ信号が１フレーム毎
に入力される。

【００３３】そこで、まず、伝搬路係数推定部１では、
受信入力データのプリアンブルデータと、予め定められ
ているプリアンブル基準信号データを比較しながら、フ
ェーディング伝搬路の伝搬路係数ｈ_j(ｊ＝０〜Ｎ)を推
定する。こうして得られた伝搬路係数ｈ_jは主力波検出
部２と整合フィルタ４に転送される。

【００３４】整合フィルタ４では、この伝搬路係数ｈ_j
から整合フィルタを形成し、受信入力データをフィルタ
処理する。このとき、整合フィルタ４内のデータ記憶回
路で受信入力データを１フレーム時間遅延し、伝搬路係
数ｈ_jとの時間合わせを行なう。整合フィルタ４の出力
データは仮判定部５、６及び非主力波干渉除去部７に転
送される。

【００３５】他方、主力波検出部２では、伝搬路係数ｈ
_jから係数振幅の大きい２種の係数ｈ_M1、ｈ_M2(遅延波に
対応する)を選び出し、主力２波のシンボル遅延間隔Δ
(＝Ｍ２−Ｍ１)を求め、レプリカ計算部３に転送すると
共に、伝搬路係数を仮判定部５、６、非主力波干渉除去
部７、整合フィルタ８、Δ分割部９に転送する。

【００３６】まず、レプリカ計算部３では、主力２波に
対するレプリカ(送信データの取り得る値の全ての組合
わせを、主力波のみのフェーディング伝送路を通して受
信したシンボル値)を計算し、ブランチメトリック計算
部１０に転送する。

【００３７】一方、第１仮判定部５では、直接波を除く
伝搬路係数ｈｉ(ｉ＝１〜Ｎ≠０)に仮判定した送信符号
系列を乗算し、直接波以外の遅延波による符号間干渉成
分を生成させ、これを受信信号系列から差し引いて直接
波のみの受信波を推定し、識別することにより、仮判定
した送信符号系列を得る。得られた仮判定データは第２
仮判定部６に転送する。

【００３８】第２仮判定部６では、最大主力遅延波ｈＭ
(ｈ_M1、ｈ_M2の大きい方)を除く伝搬路係数ｈｉ(ｉ＝０
〜Ｎ≠Ｍ)に仮判定部５で求めた仮判定データを乗算し
て、主力波以外の遅延波及び先行波による符号間干渉成
分を生成し、これを受信信号系列から差し引き、識別す
ることによって仮判定データを得る。

【００３９】以上のように、仮判定を２回行なうことに
より、この図１の実施例では、仮判定した送信符号系列
の推定精度を高めるように構成してある。仮判定部６の
仮判定データは非主力波干渉除去部７に転送される。

【００４０】非主力波干渉除去部７では、入力された仮
判定データに主力２波を除く伝搬路係数ｈｉ(ｉ＝０〜
Ｎ≠Ｍ１、Ｍ２)を乗算し、主力２波以外の遅延波及び
先行波による符号間干渉成分を生成し、これを受信信号
系列から差し引き、主力２波のみによるフェーディング
を受けた受信波を推定し、整合フィルタ８に転送する。

【００４１】整合フィルタ８では、主力２波の伝搬路係
数から整合フィルタを形成し、主力２波受信データをフ
ィルタ処理して最尤系列推定部１４に転送する。

【００４２】この最尤系列推定部１４は前述の通り、Δ
分割部９、ブランチメトリック計算部１０、ＡＣＳ部１
１、パスメトリックメモリ１２、それに最尤復号部１３
から構成されている。

【００４３】そして、まずΔ分割部９では、主力２波受
信データからΔシンボル間隔で抜き出したデータを１個
の集合に纏め、Δ個の集合に分割する。ここで、このよ
うな簡略化ビタビ等化方式では、主力２波のみの符号間
干渉となるので、Δ個に分割した集合のΔシンボル間隔
のデータに対して最尤系列推定を行なう。

【００４４】Δ分割した受信データは、ブランチメトリ
ック計算部１０に転送され、ここではレプリカ計算部３
で求めたレプリカと比較され、枝尤度(ブランチメトリ
ック)を計算し、これをＡＣＳ部１１に転送する。ＡＣ
Ｓ部１１では、パスメトリックメモリ１２に記憶してい
るパスメトリックと、ブランチメトリックの加算比較選
択(ＡＣＳ)演算を行って、パスメトリックを更新し、パ
スメトリックメモリ１２に記憶する。

【００４５】また、このとき比較選択によって最後に残
ったパス(生き残りパス)を求め、最尤度復号部１３に転
送する。最尤復号部１３では、生き残りパスを遡って巡
ることにより、復号データ系列を得、Δ分割を元に戻し
て復号データとして出力する。

【００４６】上記したように、この図１の実施例では、
各データ処理ブロック、すなわち、伝搬路係数推定部
１、整合フィルタ４、第１判定部５、第２判定部６、非
主力波干渉除去部７、整合フィルタ８、Δ分割部９、ブ
ランチメトリック計算部１０、ＡＣＳ部１１、それに最
尤復号部１３が各々のデータ処理を１フレーム時間かけ
て行なうので、入力信号が印加されてから出力信号が出
るまで１０フレーム時間掛かることになる(パスメトリ
ックメモリ１２はＡＣＳ部１１に含まれる)。

【００４７】これらの各データ処理部ブロックは、上記
したように、データ記憶回路と、データ演算回路とから
構成されている。具体的には、まずフィルタ処理を必要
とする整合フィルタ４、８と各仮判定部５、６、それに
非主力波干渉除去部７などは、ＦＩＲフィルタＬＳＩを
中心とする論理回路でデータ演算回路を構成し、データ
記憶回路はＦＩＦＯの様なシーケンシャルメモリによっ
て構成してある。

【００４８】一方、伝搬路係数推定部１、主力波検出部
２、レプリカ計算部３、Δ分割部９、最尤復号部１３な
ど入力データの値によって、信号処理の内容が変わるよ
うな適応処理を必要とする部分では、蓄積プログラム制
御のディジタル信号処理ＬＳＩ(ＤＳＰ)を用いてデータ
演算回路を構成し、データ記憶回路はランダムアクセス
メモリ(ＲＡＭ)によって構成してある。

【００４９】また、ブランチメトリック計算部１０、Ａ
ＣＳ部１１など、信号処理の内容は単純で固定的である
が、高速処理が要求されるブロックでは、読み出し専用
メモリ(ＲＯＭ)による表検索や、専用論理回路等により
データ演算回路を構成してある。なお、パスメトリック
メモリ１２は、ＡＣＳ部１１の一時待避メモリとして構
成することもできる。

【００５０】従って、この図１の実施例によれば、現状
のディジタル回路素子を用いて容易に簡略化ビタビ等化
器を実現することができる。

【００５１】また、上記実施例では、各ブロックのデー
タ処理回路がほとんど共通な回路で構成できるので、ブ
ロック間のデータ転送が容易になり、全体を動作させる
ための制御がやり易いという利点があり、パイプライン
処理に最適な回路構成を容易に実現することができる。

【００５２】さらにまた、上記実施例では、各ブロック
の処理時間を１フレーム時間とし、複数フレーム時間に
わたるパイプライン処理できるので、各ブロックの信号
処理速度をさほど大きくしなくても、演算処理量の大き
い簡略化ビタビ等化器を現実的なデバイスを用いて構成
することができる。

【００５３】次に、本発明の実施形態について、図１の
実施例における第２仮判定部６を例にして、図２により
更に詳しく説明する。この図２において、まず、図２−
ａは第２仮判定部６の論理回路構成を示したもので、こ
の図において、２１は加減算器、２２、２５₀〜２５_Nは
掛算器、２３はデータ識別器、２４₁〜２４_Nは遅延素
子、２６は累算器、２７、２８はＦＩＲフィルタであ
る。

【００５４】次に図２−ｂは、第２仮判定部６をハード
ウエアで実現した場合のブロック構成を示したもので、
この図において、３１、３２はＦＩＦＯ、３３は論理回
路、３４、３５はＦＩＲフィルタ(Finite Impulse Resp
onse：非巡回形フィルタ)、３６は加算器である。

【００５５】まず、図２−ａにより、仮判定部６の動作
を詳しく説明する。前段の回路(第１仮判定部５)から供
給された仮判定信号はＦＩＲフィルタ２７に入力され、
遅延素子列２４₁〜２４_M-1により順次シフトされる。ま
た、このときＦＩＲフィルタ２７に入力された仮判定信
号は最初の掛算器２５₀にも供給され、これに続く掛算
器２５₁〜２５_M-1には、各遅延素子２４₁〜２４_M-1の出
力データが入力される。

【００５６】そして、これら掛算器２５₀〜２５_M-1によ
り、主力波検出部２で求められている伝搬路係数ｈ₀〜
ｈ_M-1が、それぞれ仮判定信号と順次遅延された各出力
データに乗算され、それぞれ累算器２６で積算される。
従って、ＦＩＲフィルタ２７は、これら遅延素子列２４
₁〜２４_M-1と掛算器２５₀〜２５_M-1、それに累算器２６
により構成されていることになる。

【００５７】ここで、伝搬路係数ｈ₀〜ｈ_M-1は、主力波
(ｈ_M)に対する先行波の符号間干渉成分を表わすので、
累算器２６の出力には、主力波の先行波による符号間干
渉成分が得られる。そこで、これを加減算器２１に供給
して受信信号から差し引く。

【００５８】この加減算器２１の出力である差信号は、
次いで掛算器２２により主力波伝搬路係数の共役複素係
数ｈ_Mを掛けることにより正規化し、データ識別器２３
によって仮判定して出力する。

【００５９】さらに、この仮判定結果は、遅延素子列２
４_M〜２４_Nに入力してシフトさせ、掛算器２５_M+1〜２
５_Nで伝搬路係数ｈ_M+1〜ｈ_Nを掛け、累算器２６で積算
する。従って、これら遅延素子列２４_M〜２４_Nと掛算器
２５_M+1〜２５_N、それに累算器２６によりＦＩＲフィル
タ２８が構成されていることになる。

【００６０】ここで、伝搬路係数ｈ_M+1〜ｈ_Nは、主力波
(ｈ_M)の遅延波による符号間干渉成分を表わす。従っ
て、累算器２６の出力には、主力波の先行波と遅延波の
双方による符号間干渉成分が得られるので、これを受信
信号から引くと、主力波だけが存在しているときの受信
波が得られ、これを識別することにより、出力信号とし
て仮判定データが得られることになる。

【００６１】次に、図２−ａに示した仮判定部６を、ハ
ードウェアで実現した場合の一実施例を図２−ｂに示
す。上記したように、ＦＩＲフィルタ２７、２８の係数
は、主力波検出部２から転送されてくるが、伝搬路係数
値、及び主力波係数ｈ_Mの位置Ｍはフレーム毎に変化す
るもので、一定ではない。

【００６２】そこで、この実施例では、フィルタ部を２
個のＦＩＲフィルタ３４、３５と、加算器３６で構成す
る。そして、このとき、第１仮判定部５からの仮判定信
号と受信信号は、それぞれＦＩＦＯ３１、３２で一旦記
憶し、必要なフレーム時間の遅延合わせを行なうように
構成してある。

【００６３】また、この第２仮判定部６では、先行波の
符号間干渉も計算する。このため第１仮判定部５の出力
信号は、主力波係数の位置Ｍシンボルだけ受信信号より
先に入力する必要があるが、これに必要な時間合わせも
ＦＩＦＯ３１、３２で行なうことができる。

【００６４】次に、図２−ａの加減算器２１と掛算器２
２、それにデータ識別器２３は、ＲＯＭやＰＬＤ(プロ
グラマブルロジックデバイス)などを用いた論理回路
３３で構成することができる。

【００６５】上述したように、この実施形態では、主と
してフィルタ処理のための処理部では、専用のフィルタ
用ＬＳＩを用いてデータ演算回路を構成することによ
り、汎用のＤＳＰを用いるよりも高速処理が行なえ、し
かも処理の制御も容易に行なえることになる。

【００６６】従って、この実施形態によれば、各ブロッ
クに最適なデータ処理回路を用い、それらを組み合わせ
ることによって、パイプライン的に動作する簡易化ビタ
ビ等化器を構成することができ、容易に簡易化ビタビ等
化器を実現させることができる。

【００６７】また、この実施形態では、複数フレームに
わたって処理を行なうので、通常は実現が難しい先行波
のフィルタリング処理も容易に行えるという利点があ
る。

【００６８】

【発明の効果】本発明によれば、信号の演算処理量の大
きな簡略化ビタビ等化器の全体回路を、複数個のブロッ
クに分割し、各ブロックの信号処理を１フレーム時間掛
けて行ない、複数フレーム時間にわたるパイプライン処
理によって全体の信号処理を行なうようにしたので、各
ブロックの信号処理速度をあまり大きくする必要がな
く、従って、現実的なデバイスを用いて容易に簡略化ビ
タビ等化器を実現することができる。

【００６９】また、本発明では、各ブロックのデータ処
理回路を、データ記憶回路とデータ処理回路とからなる
共通な回路構成とすることができるので、ブロック間の
データ転送と全体の共通制御が容易になり、パイプライ
ン処理に最適な回路構成の簡略化ビタビ等化器を実現す
ることができる。

【００７０】さらに本発明では、各ブロックのデータ処
理回路は、各ブロックの信号処理内容に最適な回路構成
を任意に選択することができるので、最適設計の簡略化
ビタビ等化器を容易に得ることができる。

【図面の簡単な説明】

【図１】本発明によるビタビ等化器の一実施形態を示す
ブロック構成図である。

【図２】本発明の一実施形態における仮判定部の詳細説
明図である。

【図３】無線伝送データのフレーム構成の説明図であ
る。

【図４】本発明におけるデータ処理回路の基本ブロック
を示す構成図である。

【図５】本発明におけるデータ処理回路の説明図であ
る。

【図６】本発明におけるデータ処理回路の動作を説明す
るためのタイミング図である。

【図７】簡略化ビタビ等化器の従来例を示すブロック構
成図である。

【符号の説明】１、１７伝搬路係数推定部２主力波検出部３レプリカ計算部４、８、７２整合フィルタ５、６、７５仮判定部７非主力波干渉除去部９ Δ分割部１０ブランチメトリック計算部１１ＡＣＳ部１２パスメトリックメモリ１３最尤復号部１４最尤系列推定部２１、３６加減算器２２、２５₀〜２５_N 掛算器２３データ識別器２４₁〜２４_N 遅延素子２６累算器２７、２８、３４、３５ＦＩＲフィルタ３１、３２ＦＩＦＯ３３論理回路４１データ記憶回路４２データ演算回路４３、５１〜５４データ処理回路７３最尤系列推定器７４適用波選択部７６符号間干渉除去部

Claims

【特許請求の範囲】

【請求項１】周波数選択性フェーディングに起因する
符号間干渉を生じる伝搬路のインパルス応答を推定する
伝搬路係数推定処理部と、該伝搬路係数推定処理部の出
力である推定伝搬路係数に基づいて構成した整合フィル
タ処理部と、該整合フィルタ処理部の出力と前記推定伝
搬路係数から送信シンボル系列をビタビアルゴリズムに
よって最尤推定する最尤系列推定処理部とを有するビタ
ビ等化器において、前記各処理部を、入力されたデータを少なくとも１フレーム分記憶するデ
ータ記憶回路と、このデータ記憶回路に縦続接続され、
該データ記憶回路から読出したデータを１フレーム毎に
信号処理し、処理結果を次の回路に転送するデータ演算
回路とからなるデータ処理回路で構成し、前記データ処理回路により、フレーム毎の受信データ
が、複数フレーム時間をかけて、パイプライン方式によ
り処理されるように構成されていることを特徴とするビ
タビ等化器。
【請求項２】周波数選択性フェーディングに起因する
符号間干渉を生じる伝搬路のインパルス応答を推定する
伝搬路係数推定処理部と、該伝搬路係数推定処理部の出
力である推定伝搬路係数に基づいて構成した整合フィル
タ処理部と、該整合フィルタ処理部の出力と前記推定伝
搬路係数から送信シンボル系列をビタビアルゴリズムに
よって最尤推定する最尤系列推定処理部とを有するビタ
ビ等化器に、受信シンボル系列から仮の復号データである仮判定デー
タを得る仮判定処理部と、前記推定伝搬路係数から前記ビタビアルゴリズムを適用
する受信波成分を選択する適用波選択処理部と、前記仮判定データと前記推定伝搬路係数を用い、選択さ
れた受信波成分以外の符号間干渉信号成分を除去する符
号間干渉除去処理部とを付加し、前記適用波選択処理部により選択した受信波成分によっ
て定まる所定の状態のときだけ、前記符号間干渉除去処
理部の出力に対して、前記最尤系列推定処理部によるビ
タビアルゴリズムを適用する方式の簡略化ビタビ等化器
において、前記各処理部を、入力されたデータを少なくとも１フレーム分記憶するデ
ータ記憶回路と、このデータ記憶回路に縦続接続され、
該データ記憶回路から読出したデータを１フレーム毎に
信号処理し、処理結果を次の回路に転送するデータ演算
回路とからなるデータ処理回路で構成し、前記データ処理回路により、フレーム毎の受信データ
が、複数フレーム時間をかけて、パイプライン方式によ
り処理されるように構成されていることを特徴とするビ
タビ等化器。
【請求項３】請求項１又は請求項２の発明において、前記データ記憶回路がＦＩＦＯで構成され、前記データ
演算回路が、複数のディジタルフィルタ回路及びディジ
タル論理回路で構成されていることを特徴とするビタビ
等化器。
【請求項４】請求項１又は請求項２の発明において、前記データ処理回路の内、少なくとも前記伝搬路係数推
定処理部と前記適用波選択処理部及び前記最尤系列推定
処理部を構成するデータ処理回路は、そのデータ記憶回
路がＲＡＭで構成され、データ演算回路は、少なくとも
１個のディジタ信号処理プロセッサで構成されているこ
とを特徴とするビタビ等化器。