JPH1051429A - データ伝送方式 - Google Patents
データ伝送方式Info
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- JPH1051429A JPH1051429A JP8203540A JP20354096A JPH1051429A JP H1051429 A JPH1051429 A JP H1051429A JP 8203540 A JP8203540 A JP 8203540A JP 20354096 A JP20354096 A JP 20354096A JP H1051429 A JPH1051429 A JP H1051429A
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- frame
- memory
- signal
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 フレーム毎に順次伝送する単方向形態のデー
タ伝送方式の改良に関するもので、各々のフレームが連
続して欠落しない条件に於いて、１つのフレームが欠落
した時に、フレーム内のデータを簡単な回路形式で回復
することを目的とする。 【解決手段】 １つのフレームに、以前のフレームで処
理したデータ列と現在のフレームで処理したデータ列を
多重化すると共に、１フレーム毎に符号の異なる規則的
なＤＩＶＣ信号を付加して伝送し、受信側にて、このＤ
ＩＶＣ信号の符号を検出判定し、この判定結果に応じ
て、フレーム内の多重化データ列から所定のデータ列を
選択して出力することにより、連続的に伝送されたフレ
ームのうち、１つのフレームが欠落した場合でも、デー
タの回復を行うことができる。
タ伝送方式の改良に関するもので、各々のフレームが連
続して欠落しない条件に於いて、１つのフレームが欠落
した時に、フレーム内のデータを簡単な回路形式で回復
することを目的とする。 【解決手段】 １つのフレームに、以前のフレームで処
理したデータ列と現在のフレームで処理したデータ列を
多重化すると共に、１フレーム毎に符号の異なる規則的
なＤＩＶＣ信号を付加して伝送し、受信側にて、このＤ
ＩＶＣ信号の符号を検出判定し、この判定結果に応じ
て、フレーム内の多重化データ列から所定のデータ列を
選択して出力することにより、連続的に伝送されたフレ
ームのうち、１つのフレームが欠落した場合でも、デー
タの回復を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、所定のデータブロ
ック(以降フレームと称す)の集合からなるデータを、フ
レーム毎に順次伝送する単方向形態のデータ伝送方式の
改良に関するものである。
ック(以降フレームと称す)の集合からなるデータを、フ
レーム毎に順次伝送する単方向形態のデータ伝送方式の
改良に関するものである。
【０００２】
【従来の技術】図３に従来の伝送方式を示すブロック図
の一例を示す。図３（ａ）は送信側のブロック図、図３
（ｂ）は受信側のブロック図を示す。これは、データの
伝送方向が単方向(データを再送する手段が無い伝送形
態等）の場合に、伝送データに誤りの無い高品質な伝送
を提供するために、図３（ａ）に示す如く、伝送するデ
ータ列に、誤り訂正符号付加回路３にて誤り訂正符号を
付加して伝送し、受信側に於いて、図３（ｂ）に示す如
く、誤り検出回路５及び誤り訂正回路７により、データ
誤りがあった場合、この回路の誤り訂正のアルゴリズム
に従ってデータを回復させる方法（誤り訂正方式)であ
る。
の一例を示す。図３（ａ）は送信側のブロック図、図３
（ｂ）は受信側のブロック図を示す。これは、データの
伝送方向が単方向(データを再送する手段が無い伝送形
態等）の場合に、伝送データに誤りの無い高品質な伝送
を提供するために、図３（ａ）に示す如く、伝送するデ
ータ列に、誤り訂正符号付加回路３にて誤り訂正符号を
付加して伝送し、受信側に於いて、図３（ｂ）に示す如
く、誤り検出回路５及び誤り訂正回路７により、データ
誤りがあった場合、この回路の誤り訂正のアルゴリズム
に従ってデータを回復させる方法（誤り訂正方式)であ
る。
【０００３】
【発明が解決しようとする課題】伝送路で発生するエラ
ーとしては、フレーム内のデータが誤る場合とフレーム
全体が欠落するものがある。従って、従来方式では、こ
の誤り訂正方式の回路規模及びアルゴリズムが膨大かつ
複雑となり、ハードウエアが高価になってしまうこと
や、誤り訂正に限界があった。しかも、バースト的な誤
り(フレーム内のデータが全て欠落する場合も含む)が発
生した場合のデータの回復は不可能であった。本発明
は、フレーム全体が欠落する場合で、かつフレームが連
続して欠落しない条件における、フレーム内のデータの
回復、つまり、正しくデータを伝送することが課題であ
り、かつ、これを安価に実現するものである。
ーとしては、フレーム内のデータが誤る場合とフレーム
全体が欠落するものがある。従って、従来方式では、こ
の誤り訂正方式の回路規模及びアルゴリズムが膨大かつ
複雑となり、ハードウエアが高価になってしまうこと
や、誤り訂正に限界があった。しかも、バースト的な誤
り(フレーム内のデータが全て欠落する場合も含む)が発
生した場合のデータの回復は不可能であった。本発明
は、フレーム全体が欠落する場合で、かつフレームが連
続して欠落しない条件における、フレーム内のデータの
回復、つまり、正しくデータを伝送することが課題であ
り、かつ、これを安価に実現するものである。
【０００４】
【課題を解決するための手段】本発明は、上記目的を達
成するため、所定のデータブロック(フレーム)の集合か
らなるデータ列を順次伝送する場合、送信側では、各フ
レームにおいて、所定のフレームに対応するシリアルデ
ータと当該フレームの１つ前のフレームに対応するシリ
アルデータとを多重化すると共に、該多重化された各フ
レームのデータ列に、１フレーム毎に符号の異なる規則
的なフレーム識別用信号（以降ＤＩＶＣ信号と称す）を
付加し、上記各シリアルデータを異なるフレームにて２
重化して伝送し、受信側では、受信した上記ＤＩＶＣ信
号の符号の変化を検出してフレームの欠落を判定し、該
判定結果に応じ、順次受信した上記多重化データ列の中
から、連続したフレームに対応するシリアルデータを選
択して出力することにより、欠落フレームのデータ回復
を行うものである。すなわち、フレームが欠落しなかっ
た場合は、検出したＤＩＶＣ信号の符号が規則的に現れ
ることから、最終的に出力するデータ列は、２重化され
て伝送された上記シリアルデータ列の一方側のみを選択
し、フレームが欠落した場合は、検出したＤＩＶＣ信号
の符号が規則的に現れないため、フレームの欠落が発生
したことが分かり、欠落フレームに対応する所定フレー
ムの多重化データ列の両方のデータ列を選択して出力す
るように制御するものである。その結果、１つのフレー
ムが欠落しても、各シリアルデータは、異なるフレーム
にて２重化されているため、欠落しないフレームに多重
化されたシリアルデータで補正されるので、データエラ
ーのない通信を提供することができる。
成するため、所定のデータブロック(フレーム)の集合か
らなるデータ列を順次伝送する場合、送信側では、各フ
レームにおいて、所定のフレームに対応するシリアルデ
ータと当該フレームの１つ前のフレームに対応するシリ
アルデータとを多重化すると共に、該多重化された各フ
レームのデータ列に、１フレーム毎に符号の異なる規則
的なフレーム識別用信号（以降ＤＩＶＣ信号と称す）を
付加し、上記各シリアルデータを異なるフレームにて２
重化して伝送し、受信側では、受信した上記ＤＩＶＣ信
号の符号の変化を検出してフレームの欠落を判定し、該
判定結果に応じ、順次受信した上記多重化データ列の中
から、連続したフレームに対応するシリアルデータを選
択して出力することにより、欠落フレームのデータ回復
を行うものである。すなわち、フレームが欠落しなかっ
た場合は、検出したＤＩＶＣ信号の符号が規則的に現れ
ることから、最終的に出力するデータ列は、２重化され
て伝送された上記シリアルデータ列の一方側のみを選択
し、フレームが欠落した場合は、検出したＤＩＶＣ信号
の符号が規則的に現れないため、フレームの欠落が発生
したことが分かり、欠落フレームに対応する所定フレー
ムの多重化データ列の両方のデータ列を選択して出力す
るように制御するものである。その結果、１つのフレー
ムが欠落しても、各シリアルデータは、異なるフレーム
にて２重化されているため、欠落しないフレームに多重
化されたシリアルデータで補正されるので、データエラ
ーのない通信を提供することができる。
【０００５】
【発明の実施の形態】本発明の実施例を図１，図２及び
図４〜図１１により説明する。まず、図１，図２によ
り、本発明の概略を説明する。図１の場合、フレーム毎
に多重化するデータＡ〜Ｄは、当該フレームの時間内で
処理されたデータであり、フレームｎ-1ではＡ、ｎでは
Ｂ、ｎ+1ではＣ、ｎ+2ではＤである。多重化する場合
は、フレームがｎの場合には、当該フレーム時間内で処
理されたデータＢと、その前のフレームｎ-1で処理され
たデータＡとが多重化される。次のフレームｎ+1の場合
は、当該フレーム時間内で処理されたデータＣと、その
前のフレームｎで処理されたデータＢとが多重化され
る。 以降同様にして、フレームｎ+2では、データＤと
Ｃが多重化される。従って、各フレームには、当該フレ
ームの時間内で処理されたデータとその前のフレームに
処理されたデータの２フレーム分のデータ列が多重化さ
れ、順次、受信側に伝送される。さらに、各フレームに
は、１フレーム毎に符号の異なる規則的なフレーム識別
用の信号(ＤＩＶＣ信号)が付加(多重化)されて、受信側
に伝送される。（図１の場合のＤＩＶＣ信号は、フレー
ム毎に１と０を交互に繰り返す符号である）。
図４〜図１１により説明する。まず、図１，図２によ
り、本発明の概略を説明する。図１の場合、フレーム毎
に多重化するデータＡ〜Ｄは、当該フレームの時間内で
処理されたデータであり、フレームｎ-1ではＡ、ｎでは
Ｂ、ｎ+1ではＣ、ｎ+2ではＤである。多重化する場合
は、フレームがｎの場合には、当該フレーム時間内で処
理されたデータＢと、その前のフレームｎ-1で処理され
たデータＡとが多重化される。次のフレームｎ+1の場合
は、当該フレーム時間内で処理されたデータＣと、その
前のフレームｎで処理されたデータＢとが多重化され
る。 以降同様にして、フレームｎ+2では、データＤと
Ｃが多重化される。従って、各フレームには、当該フレ
ームの時間内で処理されたデータとその前のフレームに
処理されたデータの２フレーム分のデータ列が多重化さ
れ、順次、受信側に伝送される。さらに、各フレームに
は、１フレーム毎に符号の異なる規則的なフレーム識別
用の信号(ＤＩＶＣ信号)が付加(多重化)されて、受信側
に伝送される。（図１の場合のＤＩＶＣ信号は、フレー
ム毎に１と０を交互に繰り返す符号である）。
【０００６】受信側では、伝送された各フレームのＤＩ
ＶＣ信号に続く、多重化データ列が分離され、それぞれ
のデータ列毎のメモリに記憶され、以下の方法で選択さ
れ、最終出力データとなる。（図１の場合は、ＤＩＶＣ
信号直後のデータ列は左メモリへ、次のデータ列は右メ
モリへ記憶されるものとする）。ここで、受信側にてフ
レームが欠落しなかった場合は、検出したＤＩＶＣ信号
の符号は、１つ前のフレームのＤＩＶＣ信号の符号と異
なる結果となって現れる(図１の場合は、１→０又は０
→１の変化となる)。このような場合、最終的に出力さ
れるデータ列は、一方のメモリに記憶されたデータ列の
みが選択される。（図１の場合は、右メモリのデータ列
のみが出力の対象である）。
ＶＣ信号に続く、多重化データ列が分離され、それぞれ
のデータ列毎のメモリに記憶され、以下の方法で選択さ
れ、最終出力データとなる。（図１の場合は、ＤＩＶＣ
信号直後のデータ列は左メモリへ、次のデータ列は右メ
モリへ記憶されるものとする）。ここで、受信側にてフ
レームが欠落しなかった場合は、検出したＤＩＶＣ信号
の符号は、１つ前のフレームのＤＩＶＣ信号の符号と異
なる結果となって現れる(図１の場合は、１→０又は０
→１の変化となる)。このような場合、最終的に出力さ
れるデータ列は、一方のメモリに記憶されたデータ列の
みが選択される。（図１の場合は、右メモリのデータ列
のみが出力の対象である）。
【０００７】しかし、あるフレームが欠落した場合、検
出したＤＩＶＣ信号の符号は、１つ前の符号と同じ符号
となる。（図１の場合は、ｎ+1のフレームが欠落し、Ｄ
ＩＶＣ信号の符号変化が、１→１となっている）。この
ような場合、最終的に出力されるデータ列は、一方のメ
モリに記憶されたデータ列と、他方のメモリに記憶され
たデータ列の両方のデータ列、すなわち、１つのフレー
ムに多重化された両方のデータ列が出力されるように制
御される。(図１の場合は、左メモリのデータ列Ｃと右
メモリのデータ列Ｄが出力される)。従って、あるフレ
ームが欠落しても、欠落したデータ列を、正常に復活さ
せることができる。（図１の場合は、ｎフレームのデー
タ列Ｂを出力した後、ｎ+2フレームにて、データ列Ｃと
Ｄが出力されるため、ｎ+1のフレームが欠落しても、最
終的に出力されるデータ列は、Ａ，Ｂ，Ｃ，Ｄとなり、
データ列の欠落が防止できる）。
出したＤＩＶＣ信号の符号は、１つ前の符号と同じ符号
となる。（図１の場合は、ｎ+1のフレームが欠落し、Ｄ
ＩＶＣ信号の符号変化が、１→１となっている）。この
ような場合、最終的に出力されるデータ列は、一方のメ
モリに記憶されたデータ列と、他方のメモリに記憶され
たデータ列の両方のデータ列、すなわち、１つのフレー
ムに多重化された両方のデータ列が出力されるように制
御される。(図１の場合は、左メモリのデータ列Ｃと右
メモリのデータ列Ｄが出力される)。従って、あるフレ
ームが欠落しても、欠落したデータ列を、正常に復活さ
せることができる。（図１の場合は、ｎフレームのデー
タ列Ｂを出力した後、ｎ+2フレームにて、データ列Ｃと
Ｄが出力されるため、ｎ+1のフレームが欠落しても、最
終的に出力されるデータ列は、Ａ，Ｂ，Ｃ，Ｄとなり、
データ列の欠落が防止できる）。
【０００８】次に、図２について説明する。図２の場
合、フレーム毎に多重化されるデータ列Ａ〜Ｅは、当該
フレーム及び当該フレーム以前の時間内で処理されたデ
ータであり、フレームｎ-2ではＡ、ｎ-1ではＢ、ｎでは
Ｃ、ｎ+1ではＤ、ｎ+2ではＥである。このＡ〜Ｅのデー
タは、フレームがｎ-1の場合には、当該フレーム以前の
ｎ-2のデータＡと当該フレームｎ-1のデータＢが多重化
される。またフレームがｎの場合には、当該フレーム以
前のフレームｎ-1で多重化したデータと同じデータＡと
Ｂが多重化される。図２の場合、図１と異なるところ
は、各フレームにて多重化するデータ列は、前フレーム
のデータ列とＤＩＶＣ信号の符号により異なることであ
る。例えば、フレームｎ+1の場合はＤＩＶＣが０である
ため、フレームｎ及びｎ+1のデータＣ，Ｄが多重化さ
れ、また、次のフレームｎ+2の場合、ＤＩＶＣが１であ
るため、直前のフレームで多重化された２フレーム分の
データと同じデータが多重化される(図２のフレームｎ+
2の場合は、データＣ，Ｄが多重化される)。
合、フレーム毎に多重化されるデータ列Ａ〜Ｅは、当該
フレーム及び当該フレーム以前の時間内で処理されたデ
ータであり、フレームｎ-2ではＡ、ｎ-1ではＢ、ｎでは
Ｃ、ｎ+1ではＤ、ｎ+2ではＥである。このＡ〜Ｅのデー
タは、フレームがｎ-1の場合には、当該フレーム以前の
ｎ-2のデータＡと当該フレームｎ-1のデータＢが多重化
される。またフレームがｎの場合には、当該フレーム以
前のフレームｎ-1で多重化したデータと同じデータＡと
Ｂが多重化される。図２の場合、図１と異なるところ
は、各フレームにて多重化するデータ列は、前フレーム
のデータ列とＤＩＶＣ信号の符号により異なることであ
る。例えば、フレームｎ+1の場合はＤＩＶＣが０である
ため、フレームｎ及びｎ+1のデータＣ，Ｄが多重化さ
れ、また、次のフレームｎ+2の場合、ＤＩＶＣが１であ
るため、直前のフレームで多重化された２フレーム分の
データと同じデータが多重化される(図２のフレームｎ+
2の場合は、データＣ，Ｄが多重化される)。
【０００９】受信側では、ＤＩＶＣ信号に続く多重化さ
れたデータ列は分離され、当該多重化されたデータ列毎
のメモリに記憶され、以下の方法で選択され、最終出力
データとなる。フレームが欠落しなかった場合は、検出
したＤＩＶＣ信号の変化は図１と同様に、以前の符号と
異なる結果となって現れる。このようにフレームが欠落
せず、ＤＩＶＣ信号が、０→１または１→０に変化する
場合は、検出したＤＩＶＣ信号が１の場合、対応するデ
ータ列のメモリに記憶された対応するフレームの多重化
データ列は出力されず、０の場合のみ、対応するデータ
列のメモリに記憶された対応するフレームの多重化デー
タ列が、最終的に出力されるデータ列として出力され
る。（図２の場合、フレームｎ-1，ｎ+1が、ＤＩＶＣが
０のフレームであり、対応するメモリに記憶された多重
化データ列ＡとＢ，ＣとＤが出力される）。
れたデータ列は分離され、当該多重化されたデータ列毎
のメモリに記憶され、以下の方法で選択され、最終出力
データとなる。フレームが欠落しなかった場合は、検出
したＤＩＶＣ信号の変化は図１と同様に、以前の符号と
異なる結果となって現れる。このようにフレームが欠落
せず、ＤＩＶＣ信号が、０→１または１→０に変化する
場合は、検出したＤＩＶＣ信号が１の場合、対応するデ
ータ列のメモリに記憶された対応するフレームの多重化
データ列は出力されず、０の場合のみ、対応するデータ
列のメモリに記憶された対応するフレームの多重化デー
タ列が、最終的に出力されるデータ列として出力され
る。（図２の場合、フレームｎ-1，ｎ+1が、ＤＩＶＣが
０のフレームであり、対応するメモリに記憶された多重
化データ列ＡとＢ，ＣとＤが出力される）。
【００１０】次に、あるフレームが欠落した場合、検出
したＤＩＶＣ信号は以前の符号と同じ符号となる。この
ように、あるフレームが欠落し、ＤＩＶＣ信号が、０→
０または１→１と変化しない場合は、検出したＤＩＶＣ
信号が１の場合であっても、対応するデータ列のメモリ
に記憶された対応するフレームの多重化データ列が、最
終的に出力されるデータ列として出力される。（図２の
場合、フレームｎ+1が欠落し、フレームｎ+2でＤＩＶＣ
が１であるが、ＤＩＶＣの変化が１→１のため、対応す
るメモリに記憶された多重化データ列ＣとＤがそのまま
出力される）。このように、あるフレームが欠落して
も、連続するデータ列を正常に復活させることができ
る。（図２の場合は、フレームｎ-1でＡ，Ｂを出力した
後、フレームｎでは出力せず、フレームｎ+2でＣ，Ｄが
出力されるため、ｎ+1のフレームが欠落しても、Ａ，
Ｂ，Ｃ，Ｄと出力され、データ列の欠落を防止でき
る）。
したＤＩＶＣ信号は以前の符号と同じ符号となる。この
ように、あるフレームが欠落し、ＤＩＶＣ信号が、０→
０または１→１と変化しない場合は、検出したＤＩＶＣ
信号が１の場合であっても、対応するデータ列のメモリ
に記憶された対応するフレームの多重化データ列が、最
終的に出力されるデータ列として出力される。（図２の
場合、フレームｎ+1が欠落し、フレームｎ+2でＤＩＶＣ
が１であるが、ＤＩＶＣの変化が１→１のため、対応す
るメモリに記憶された多重化データ列ＣとＤがそのまま
出力される）。このように、あるフレームが欠落して
も、連続するデータ列を正常に復活させることができ
る。（図２の場合は、フレームｎ-1でＡ，Ｂを出力した
後、フレームｎでは出力せず、フレームｎ+2でＣ，Ｄが
出力されるため、ｎ+1のフレームが欠落しても、Ａ，
Ｂ，Ｃ，Ｄと出力され、データ列の欠落を防止でき
る）。
【００１１】次に、具体的な本発明の一実施例につい
て、図４〜図１１により説明する。まず、第１の実施例
を、図４〜図７を用いて説明する。図５に示す如く、各
フレームのデータ列Ａ〜Ｄは、各タイミングａ〜ｆに従
い、１次メモリ部９及び２次メモリ部１０に、フレーム
１〜４の順番通りに、メモリされる。一方、１次／２次
メモリ切換え部１１の制御は、ａ〜ｆのタイミングで図
５に示した如く行われ、フレーム１〜４までシーケンス
が進んだ状態で、最終的に出力されるデータ列は、ＡＡ
ＢＢＣＣＤＤとなり、送信側データレート変換用メモリ
部１３にメモリされる。 この後、送信フレーム毎にＤ
ＩＶＣ信号（フレーム識別信号）付加回路部１４で、Ｄ
ＩＶＣ信号（この実施例ではフレーム毎に１と０を交互
に送出する）が付加された後、送信データとして出力さ
れる。尚、データレート変換用メモリ部１３は、２フレ
ーム分(ＡＢまたはＢＣ、他)の送信データ列を、当該フ
レーム時間内で伝送するために、入力されるデータの伝
送レートより、高速の伝送レートに変換するためのメモ
リである。このフレーム毎にＤＩＶＣ信号が付加された
送信データ列(ＡＡＢＢＣＣＤＤ)は、図６の受信側１次
メモリ部１５及び受信側２次メモリ部１６にメモリさ
れ、ＤＩＶＣ信号検出回路１７の判定結果により、受信
側１次／２次メモリ切換え部１８によりメモリを選択し
た後、受信側出力データレート変換用メモリ部１９にメ
モリされた後、最終的なデータ列として出力される。
て、図４〜図１１により説明する。まず、第１の実施例
を、図４〜図７を用いて説明する。図５に示す如く、各
フレームのデータ列Ａ〜Ｄは、各タイミングａ〜ｆに従
い、１次メモリ部９及び２次メモリ部１０に、フレーム
１〜４の順番通りに、メモリされる。一方、１次／２次
メモリ切換え部１１の制御は、ａ〜ｆのタイミングで図
５に示した如く行われ、フレーム１〜４までシーケンス
が進んだ状態で、最終的に出力されるデータ列は、ＡＡ
ＢＢＣＣＤＤとなり、送信側データレート変換用メモリ
部１３にメモリされる。 この後、送信フレーム毎にＤ
ＩＶＣ信号（フレーム識別信号）付加回路部１４で、Ｄ
ＩＶＣ信号（この実施例ではフレーム毎に１と０を交互
に送出する）が付加された後、送信データとして出力さ
れる。尚、データレート変換用メモリ部１３は、２フレ
ーム分(ＡＢまたはＢＣ、他)の送信データ列を、当該フ
レーム時間内で伝送するために、入力されるデータの伝
送レートより、高速の伝送レートに変換するためのメモ
リである。このフレーム毎にＤＩＶＣ信号が付加された
送信データ列(ＡＡＢＢＣＣＤＤ)は、図６の受信側１次
メモリ部１５及び受信側２次メモリ部１６にメモリさ
れ、ＤＩＶＣ信号検出回路１７の判定結果により、受信
側１次／２次メモリ切換え部１８によりメモリを選択し
た後、受信側出力データレート変換用メモリ部１９にメ
モリされた後、最終的なデータ列として出力される。
【００１２】この動作を示した図が図７である。フレー
ム１〜３までは、ＤＩＶＣの変化が１→０または０→１
であり、正常にフレームを受信した状態である。この場
合のメモリ切換え部１８は、受信側２次メモリ１６側と
なるように切換えられているので、最終的に受信側出力
データレート変換用メモリ部１９にメモリされるデータ
は、ＣＢＡである。ここで、フレーム４が欠落した場合
は、フレーム３のデータを受信した後、フレーム５のデ
ータを受信することになる。 この時、ＤＩＶＣの変化
は、１→１となり、フレームが欠落したことが分かる。
この様な場合の切換え部１８は、受信側１次メモリ１
５側に切換わった後、受信側２次メモリ１６側に切換わ
る。従って、最終的に受信側出力データレート変換用メ
モリ部１９にメモリされるデータは、ＧＦＥＤＣＢＡと
なり、４フレーム目のシリアルデータ列(ＣＤ)が欠落し
ても、正常に復旧できるものである。
ム１〜３までは、ＤＩＶＣの変化が１→０または０→１
であり、正常にフレームを受信した状態である。この場
合のメモリ切換え部１８は、受信側２次メモリ１６側と
なるように切換えられているので、最終的に受信側出力
データレート変換用メモリ部１９にメモリされるデータ
は、ＣＢＡである。ここで、フレーム４が欠落した場合
は、フレーム３のデータを受信した後、フレーム５のデ
ータを受信することになる。 この時、ＤＩＶＣの変化
は、１→１となり、フレームが欠落したことが分かる。
この様な場合の切換え部１８は、受信側１次メモリ１
５側に切換わった後、受信側２次メモリ１６側に切換わ
る。従って、最終的に受信側出力データレート変換用メ
モリ部１９にメモリされるデータは、ＧＦＥＤＣＢＡと
なり、４フレーム目のシリアルデータ列(ＣＤ)が欠落し
ても、正常に復旧できるものである。
【００１３】次に、第２の実施例を、図８〜図１１を用
いて説明する。図９に示す如く、各フレームのシルアル
データ列Ａ〜Ｆは、各タイミングａ〜ｊに従い、１次〜
４次メモリ部２０〜２３に、順次、メモリされる。ここ
で、最終的に出力されるデータ列は、ａ〜ｊの各タイミ
ングで、図９に示す如く、２次／３次／４次メモリ切換
え部２４で選択され、フレーム１〜６までシーケンスが
進んだ状態で、ＡＢＡＢＣＤＣＤとなる。各フレームの
先頭には、第１の実施例と同様、ＤＩＶＣ信号が付加さ
れた後、送信データとして出力される。このフレーム毎
にＤＩＶＣ信号が付加された送信データ列(ＡＢＡＢＣ
ＤＣＤ)は、図１０の受信側１次メモリ部２６にメモリ
されると共に、ＤＩＶＣ信号検出回路１７の判定結果に
より、メモリ選択部２７で選択された後、受信側出力デ
ータレート変換用メモリ部１９に、最終的なシリアルデ
ータとしてメモリされる。この動作を示した図が、図１
１である。
いて説明する。図９に示す如く、各フレームのシルアル
データ列Ａ〜Ｆは、各タイミングａ〜ｊに従い、１次〜
４次メモリ部２０〜２３に、順次、メモリされる。ここ
で、最終的に出力されるデータ列は、ａ〜ｊの各タイミ
ングで、図９に示す如く、２次／３次／４次メモリ切換
え部２４で選択され、フレーム１〜６までシーケンスが
進んだ状態で、ＡＢＡＢＣＤＣＤとなる。各フレームの
先頭には、第１の実施例と同様、ＤＩＶＣ信号が付加さ
れた後、送信データとして出力される。このフレーム毎
にＤＩＶＣ信号が付加された送信データ列(ＡＢＡＢＣ
ＤＣＤ)は、図１０の受信側１次メモリ部２６にメモリ
されると共に、ＤＩＶＣ信号検出回路１７の判定結果に
より、メモリ選択部２７で選択された後、受信側出力デ
ータレート変換用メモリ部１９に、最終的なシリアルデ
ータとしてメモリされる。この動作を示した図が、図１
１である。
【００１４】フレーム１〜５までは、ＤＩＶＣ符号の変
化が、１→０または０→１であり、正常にフレームを受
信した状態である。 従って、ＤＩＶＣの符号が０の状
態の時(フレーム２と４)のみ、この時の受信データ(Ｄ
Ｃ，ＢＡ)が、出力データレート変換用メモリ部１９に
取込まれるよう、メモリ選択部２７が選択制御される。
これにより、最終的に出力データレート変換用メモリ部
１９にメモリされるデータは、ＤＣＢＡとなる。次に、
フレーム６が欠落した場合は、フレーム５のデータを受
信した後、フレーム７のデータを受信することになる。
この時、ＤＩＶＣ符号の変化は１→１となり、フレー
ムが欠落したことが分かる。 この場合、メモリ選択部
２７は、受信側１次メモリ２６側に切換わり、ここにメ
モリされたデータ(ＦＥ)が、出力データレート変換用メ
モリ部１９に送出された後、この時の受信データ(ＨＧ)
が出力データレート変換用メモリ部１９に取込まれるよ
うに選択制御される。従って、最終的に出力データレー
ト変換用メモリ部１９にメモリされるデータは、ＨＧＦ
ＥＤＣＢＡとなり、フレーム６が欠落しても、連続する
データ列を、正常に復旧することができる。なお、上記
第１及び第２の実施例の説明では、複数のメモリのデー
タを切換えまたは選択する方法であるが、１つのメモリ
で当該メモリのアドレスを選択指定して、出力するデー
タを選択する方法でも同様に実現できる。
化が、１→０または０→１であり、正常にフレームを受
信した状態である。 従って、ＤＩＶＣの符号が０の状
態の時(フレーム２と４)のみ、この時の受信データ(Ｄ
Ｃ，ＢＡ)が、出力データレート変換用メモリ部１９に
取込まれるよう、メモリ選択部２７が選択制御される。
これにより、最終的に出力データレート変換用メモリ部
１９にメモリされるデータは、ＤＣＢＡとなる。次に、
フレーム６が欠落した場合は、フレーム５のデータを受
信した後、フレーム７のデータを受信することになる。
この時、ＤＩＶＣ符号の変化は１→１となり、フレー
ムが欠落したことが分かる。 この場合、メモリ選択部
２７は、受信側１次メモリ２６側に切換わり、ここにメ
モリされたデータ(ＦＥ)が、出力データレート変換用メ
モリ部１９に送出された後、この時の受信データ(ＨＧ)
が出力データレート変換用メモリ部１９に取込まれるよ
うに選択制御される。従って、最終的に出力データレー
ト変換用メモリ部１９にメモリされるデータは、ＨＧＦ
ＥＤＣＢＡとなり、フレーム６が欠落しても、連続する
データ列を、正常に復旧することができる。なお、上記
第１及び第２の実施例の説明では、複数のメモリのデー
タを切換えまたは選択する方法であるが、１つのメモリ
で当該メモリのアドレスを選択指定して、出力するデー
タを選択する方法でも同様に実現できる。
【００１５】
【発明の効果】以上説明したように本発明によれば、各
シリアルデータは、異なるフレームにて２重化されてい
るため、あるフレームが欠落したとしても、これをフレ
ーム毎に付加したＤＩＶＣ信号の極性または極性変化を
判定することにより、欠落しないフレームに多重化され
たシリアルデータで補正できるので、単方向伝送であっ
ても、データエラーのない通信を、簡単なハードウエア
で提供することができ、信頼性の高い安価な伝送装置を
実現することが出来る。
シリアルデータは、異なるフレームにて２重化されてい
るため、あるフレームが欠落したとしても、これをフレ
ーム毎に付加したＤＩＶＣ信号の極性または極性変化を
判定することにより、欠落しないフレームに多重化され
たシリアルデータで補正できるので、単方向伝送であっ
ても、データエラーのない通信を、簡単なハードウエア
で提供することができ、信頼性の高い安価な伝送装置を
実現することが出来る。
【図１】本発明の第１の実施例の送信側動作を説明する
図。
図。
【図２】本発明の第２の実施例の送信側動作を説明する
図。
図。
【図３】従来の伝送方式の一例を示すブロック図。
【図４】本発明の第１の実施例の送信側ブロック図。
【図５】本発明の第１の実施例の送信側動作を表した動
作図。
作図。
【図６】本発明の第１の実施例の受信側ブロック図。
【図７】本発明の第１の実施例の受信側動作を表した動
作図。
作図。
【図８】本発明の第２の実施例の送信側のブロック図。
【図９】本発明の第２の実施例の送信側動作を表した動
作図。
作図。
【図１０】本発明の第２の実施例の受信側のブロック
図。
図。
【図１１】本発明の第２の実施例の受信側動作を表した
動作図。
動作図。
９：１次メモリ部、１０：２次メモリ部、１１：１次／
２次メモリ切換え部、１２：１次／２次メモリ切換え部
を制御する回路、１３：送信側データレート変換用メモ
リ部、１４：ＤＩＶＣ信号付加回路部、１５，２６：受
信側１次メモリ部、１６：受信側２次メモリ部、１７：
ＤＩＶＣ信号検出回路部、１８：受信側１次／２次メモ
リ切換え部、１９：受信側出力データレート変換用メモ
リ部、２０：１次メモリ部、２１：２次メモリ部、２
２：３次メモリ部、２３：４次メモリ部、２４：２次／
３次／４次メモリ切換え部、２５：２次／３次／４次メ
モリ切換え部を制御する回路、２７：受信側１次メモリ
選択部。
２次メモリ切換え部、１２：１次／２次メモリ切換え部
を制御する回路、１３：送信側データレート変換用メモ
リ部、１４：ＤＩＶＣ信号付加回路部、１５，２６：受
信側１次メモリ部、１６：受信側２次メモリ部、１７：
ＤＩＶＣ信号検出回路部、１８：受信側１次／２次メモ
リ切換え部、１９：受信側出力データレート変換用メモ
リ部、２０：１次メモリ部、２１：２次メモリ部、２
２：３次メモリ部、２３：４次メモリ部、２４：２次／
３次／４次メモリ切換え部、２５：２次／３次／４次メ
モリ切換え部を制御する回路、２７：受信側１次メモリ
選択部。
Claims (3)
- 【請求項１】 所定のデータブロック(以降フレームと
称す)の集合からなるデータ列を順次伝送する場合、送
信側では、各フレームにおいて、所定のフレームに対応
するシリアルデータと当該フレームの１つ前のフレーム
に対応するシリアルデータとを多重化すると共に、当該
多重化された各フレームのデータ列に、１フレーム毎に
符号の異なる規則的なフレーム識別用信号（以降ＤＩＶ
Ｃ信号と称す）を付加し、上記各シリアルデータを異な
るフレームにて２重化して伝送し、受信側では、受信し
た上記ＤＩＶＣ信号の符号の変化よりフレーム欠落の有
無を判定し、当該判定結果に応じ、順次受信した上記多
重化データ列の中から、連続したフレームに対応する上
記シリアルデータを選択して出力することにより、欠落
フレームのデータ回復を行うことを特徴とするデータ伝
送方式。 - 【請求項２】 所定のデータブロック(以降フレームと
称す)の集合からなるデータ列を順次伝送する伝送形態
に於いて、当該データ列をフレーム毎に送出する側に、
複数のフレームのデータを記憶する手段(以降第１のメ
モリと略す)と、該第１のメモリに記憶された複数のデ
ータ列の中から順次所定のデータ列を選択する手段と、
該選択手段によって連続したフレームのデータ列を１つ
のフレームに多重化して記憶する第２のメモリと、該第
２のメモリから出力されるフレーム毎の多重化されたデ
ータ列に１フレーム毎に符号の異なる規則的なフレーム
識別用信号(以降ＤＩＶＣ信号と称す)を付加して伝送す
る手段を有し、当該伝送された多重化データ列を受信す
る側に、受信した上記ＤＩＶＣ信号の符号を検出する手
段と、受信した上記各フレーム内の複数のデータ列を記
憶する手段（以降データメモリと略す）と、検出した上
記ＤＩＶＣ信号の符号変化がある場合、上記データメモ
リに記憶された複数のデータ列の内から一方のみのデー
タ列を選択し、上記ＤＩＶＣ信号の符号変化がない場
合、上記データメモリに記憶された複数のデータ列を当
該フレーム時間内で選択し、出力する手段を有すること
を特徴とするデータ伝送方式。 - 【請求項３】 所定のデータブロック(以降フレームと
称す)の集合からなるデータ列を順次伝送する伝送形態
に於いて、当該データ列をフレーム毎に送出する側に、
複数のフレームのデータを記憶する手段(以降第１のメ
モリと略す)と、該第１のメモリに記憶された複数のデ
ータ列の中から順次所定のデータ列を選択する手段と、
該選択手段によって連続したフレームのデータ列を１つ
のフレームに多重化して記憶する第２のメモリと、該第
２のメモリから出力されるフレーム毎の多重化されたデ
ータ列を複数のフレームに更に分割して出力する手段
と、当該出力データ列に１フレーム毎に符号の異なる規
則的なフレーム識別用信号（以降ＤＩＶＣ信号と称す）
を付加して伝送する手段を有し、当該伝送された多重化
データ列を受信する側に、受信した上記ＤＩＶＣ信号の
符号を検出する手段と、受信した上記各フレーム内の複
数のデータ列を記憶する手段（以降データメモリと略
す）と、検出した上記ＤＩＶＣ信号の符号に応じて上記
データメモリに記憶された所定のデータ列を出力するか
否かを選択する手段を有し、該選択手段は、検出した上
記ＤＩＶＣ信号が所定の符号の場合、上記データメモリ
に記憶された対応するフレームのデータ列を出力し、検
出した上記ＤＩＶＣ信号が所定の符号以外の場合、前フ
レームと現フレームのＤＩＶＣ信号の符号変化がない場
合を除いて上記データメモリに記憶されたデータ列を出
力しないように制御されることを特徴とするデータ伝送
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203540A JPH1051429A (ja) | 1996-08-01 | 1996-08-01 | データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203540A JPH1051429A (ja) | 1996-08-01 | 1996-08-01 | データ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051429A true JPH1051429A (ja) | 1998-02-20 |
Family
ID=16475845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8203540A Pending JPH1051429A (ja) | 1996-08-01 | 1996-08-01 | データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1051429A (ja) |
-
1996
- 1996-08-01 JP JP8203540A patent/JPH1051429A/ja active Pending
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