JPH0155786B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明はTV信号の垂直帰線消去期間にデイジ
タル信号としてコード化した文字・図形情報を多
重伝送するコード方式文字放送に好適な符号の誤
り制御に関するものであり、特に伝送路で生じた
ビツト誤りを訂正することによつて最大限回復さ
せようとする符号誤り訂正復号回路に関するもの
である。

（技術的背景） TV伝送路を使用するこの種サービスにおけけ
る誤り訂正方式として、１パケツトを272ビツト
で構成し、データビツト272ビツト、情報ビツト
190ビツトおよびパリテイビツト82ビツトのデー
タ信号を形成して伝送し、復号する方式が特願昭
58−6579（特開昭59−133751号公報）、特願昭58−
54002（特開昭59−181841号公報）および特願昭58
−90017（特開昭59−216388号公報）に示されてい
る。

ここに開示されている誤り訂正復号回路の構成
を第１図に示す。第１図において１はCPU（図示
しない）につながるCPUバスラインであつて、
出力ポート２の入力端子、および入力ポート３の
出力端子に接続されている。出力ポート２は、訂
正前データ５を誤り訂正回路４に供給する。誤り
訂正回路４は並−直列変換回路、直−並列変換回
路、シンドロームレジスタ、データレジスタ等を
含んでおり、（272、190）符号を訂正する動作を
行なう。誤り訂正回路４は訂正後データ６および
エラーステータス信号７を前記入力ポート３に供
給する。

次に第１図の動作を説明する。訂正前データが
CPUからCPUバスライン１を介して出力ポート
２に供給される。出力ポート２によつて受取られ
た前記訂正前データは誤り訂正回路４によつて訂
正され、訂正後データ６を生じ、入力ポート３に
供給され、CPUバスライン１を介してCPUに送
達される。

と同時に誤り訂正回路４は、１パケツトの誤り
訂正後、シンドロームレジスタが“０”になつた
か否かを示すために、エラーステータス信号７を
発生し、入力ポート３を介してCPUバスライン
１に載せる。シンドロームレジスタが“０”であ
れば、訂正前データに誤りがなかつたか、あるい
は、訂正前にデータに誤りがあつても正しく訂正
されたこととなるから、CPUはエラーステータ
ス信号を検知することで、訂正後データが正しい
か否かを知ることができる。

しかるに、上に示した従来技術では、以下に示
すごとき欠点があつた。

第１図において、CPUバスを介するCPUと誤
り訂正回路との信号の授受が例えば８ビツト＝１
バイト単位で行なわれるものとすると、１パケツ
ト＝272ビツトの訂正前データをCPUから誤り訂
正復号回路に供給するのに34バイト時間を必要と
し、かつ誤り訂正回路４で訂正された１パケツト
のデータを誤り訂正復号回路からCPUに供給す
るのに同様の時間がかかる。

さらに日本の文字放送においては１垂直期間に
最大12パケツトまでの送信が可能であり、これら
をすべて処理しようとすると、１垂直期間＝
16.67ｍｓの間にCPUと誤り訂正復号回路とのデ
ータ転送時間は、34バイト時間×２×12＝816バ
イト時間にものぼる。これらの転送はCPUの書
込み、読出し命令によつて行なわれるものであ
り、この転送の時間の間、CPUは他の処理がで
きないため、文字放送の受信・表示に必要な、コ
ードの解読や表示フオーマツトの生成などの処理
に支障をきたすことになる。特に誤り訂正回路４
における誤り訂正動作はCPUの動作とは非同期
に行なわれるので、CPUは１パケツト分の誤り
訂正が終了したか否かを常時、検出して、誤り訂
正が終了したら即座に、入力ポート３からのデー
タを読み取る動作に移行しなければならないた
め、CPUの他の処理が断続的にかつひんぱんに
中断されてしまう。

以上説明したように、第１図に示した従来技術
では、CPUの負担が大きく、処理時間の多くを
さかねばならず、事実上、文字放送の受信と表示
に必要なすべての処理を行なえなくなつてしまう
という欠点があつた。

第２に、第１図に示した誤り訂正復号回路にお
いては、訂正後に正しく訂正できたか否かだけし
か知ることができず、何ビツト訂正されたかはわ
からなかつた。受信されたコードデータをデイジ
タルコードに変換するためには、おのおのの時点
における信号値が“１”であるか“０”であるか
を判別する必要があり、判別するためのスレツシ
ヨルド電圧を正しく選択しないと正しいデイジタ
ルコードが得られない。正しくスレツシヨルド電
圧を求めるためには、あるスレツシヨルド電圧で
の誤り程度を知り、これをフイードバツクしてや
る必要がある。

第３に、特願昭58−54002には、多数決判定回
路の判定しきい値を変化させて訂正を繰返す発明
が示されているが、誤りビツト数が多い場合に
は、判定しきい値を変化させて訂正を繰り返して
も訂正できないので時間の浪費になる。

また、誤りビツト数が多い場合には、訂正動作
を繰り返すごとに誤つて訂正してしまい、結果的
に誤りが増加してしまうことがある。このような
場合には、むしろ訂正前のデータを使つて符号を
デコードし、表示する場合よりも誤りの多い表示
になつてしまう。

（発明の目的） この発明の目的は、上記従来技術の問題点を解
決するために、訂正したビツト数をカウントする
訂正数カウンタを設け、そのカウント結果が所定
値を越えた時には訂正動作を終了して、訂正時間
を短縮すること、および訂正後データに訂正数な
どのエラー情報を付加して受信信号を判別するの
に便ならしめるようにすることにある。

（実施例） 本発明の第一の実施例の回路図を第２図に示す
第２図において、１０はCPU（図示せず）のデー
タバス、１１はCPUのアドレスバスである。
CPUのデータバス１０はデータバス制御回路１
２の第１の入出力端子に接続され、前記データバ
ス制御回路の第２の入出力端子はローカルデータ
バス１３に接続されている。前記CPUのアドレ
スバス１１はアドレス切替回路１４の第１の入力
端子に接続され、アドレス切替回路１４の第２の
入力端子にはアドレス生成回路１５から、自動ア
ドレス信号１６が供給されている。アドレス切替
回路１４はタイミング制御回路１７から供給され
るバス制御信号１８により、第１の入力端子に与
えられるCPUのアドレス信号か、第２の入力端
子に与えられる自動アドレス信号１６かいずれか
一方を選択し、バツフアメモリ１９のアドレス入
力端子にメモリアドレス信号を供給する。

ローカルデータバス１３はまた、バツフアメモ
リ１９のデータ入出力端子およびデータ転送回路
２０のデータ入出力端子にも接続されており、こ
のために、CPUとバツフアメモリおよびデータ
転送回路は相互にデータのやり取りをすることが
できる。

データ転送回路２０には、文字コード放送の受
信部（図示せず）によつて受信され、抽出された
パケツト受信データであるシリアル受信データ２
１、文字コード放送のフレーミング信号により、
フレーム同期がとられたことを示すフレーミング
検知信号２２、および文字コード放送のクロツク
ランインによりクロツク同期がとられた同期クロ
ツク２３が供給されている。

データレジスタ２４は272ビツトのパケツト受
信データ、もしくはパケツト受信データ272ビツ
トのうちの190ビツトの情報ビツトを格納しシフ
トするためのレジスタであり、データ転送回路２
０によつて並−直列変換された訂正前データ２５
は受け取つてシフトする。シンドロームレジスタ
２６は特願昭58−6579の第１０図に開示のものと
同等のものであつて、82ビツトからなり２を法と
する加算器２７を介する帰還ループを有してい
る。２８はロードゲート回路であり、タイミング
制御回路１７から供給されるロードゲート信号２
９により、訂正前データ２５を加算器２７を介し
てシンドロームレジスタ２６に供給するか否かを
制御する。

３０はシンドロームレジスタ信号、３１は多数
決回路、３２はしきい値信号、３３はしきい値発
生回路、３４はしきい値を更新するためのしきい
値クロツク、３５は、シンドロームレジスタ２６
およびデータレジスタ２４にデータをロードする
ためのロード用クロツク信号、３６は訂正用クロ
ツク信号、３７は、シンドロームレジスタ２６を
クリアするためのクリア信号、３８は多数決回路
３１の結果信号を誤り訂正信号４０として加算器
４１に供給するか否かを、コレクトゲート信号３
９によつて制御するためのコレクトゲート回路、
４２は訂正後データ、４３は直−並／並−直変換
を行なわせるためのクロツク信号、４４は受信デ
ータをバツフアメモリに書込むための書込みパル
ス信号、４５はバツフアメモリに書込みを行なう
ための書込みパルス信号である。また４６は、垂
直帰線消去信号、もしくは、垂直帰線消去信号に
類似する信号、４７は水平同期信号、もしくは水
平帰線消去信号、４８は動作状態を示すためのス
テータス信号である。

４９はシンドロームレジスタが“０”になつた
時にセツトされるレジスタであり、その出力信号
であるエラーステータス信号５０が前記データ転
送回路２０に供給されている。また、５１は、ビ
ツト誤りを訂正した回数をカウントするための訂
正数カウンタであつて、訂正数信号５２をデータ
転送回路２０に送出するとともに、訂正数が所定
値を越えたことを示す訂正オーバー信号５３をタ
イミング制御回路１７およびデータ転送回路２０
に送る。

５４、および５５はアドレス更新信号、５６は
CPUのデータリクエスト信号である。

次に第２図の動作を説明する。

第２図の動作モードは大別して、シリアル受
信データを直−並列変換してバツフアメモリに書
込む、バツフアメモリから訂正前データを読出
し、データレジスタとシンドロームレジスタにロ
ードする、データレジスタとシンドロームレジ
スタを巡回させ、かつ多数決の判定しきい値を変
化させて巡回を繰り返すことにより誤り訂正を行
なう、訂正されたデータをバツフアメモリに書
込む、という４つの動作モードからなる。また、
第５の動作モードとして、CPUがバツフアメモ
リに格納された訂正後データを読出す。

第３図は第１の動作モードを説明するためのも
ので、文字コード放送のパケツト受信データのタ
イミングを示す。第３図において、７０は水平同
期信号、７１はカラーバースト、７２はクロツク
同期をとるための16ビツトのクロツクランイン、
７３は、フレーム同期をとるためのフレーミング
信号、７４は、272ビツトのデータビツトであつ
て、シリアル受信データ２１を形成するものであ
る。

データ転送回路２０は、フレーミング信号７３
によつてフレーム同期がとられたことを示すフレ
ーミング検知信号２２を受け取り、シリアル受信
データの開始時期を知ることができる。また、ク
ロツクランイン７２によつて同期がとられた同期
クロツク２３を受け取るので、272ビツトのデー
タビツトの時間の間、シリアル受信データ２１を
同期クロツクによつて、順次取り込んで直−並列
変換する。ローカルデータバス１３の容量を８ビ
ツトとすれば、シリアル受信データが８ビツト到
来するごとにローカルデータバスに送出する。バ
ツフアメモリのあるパケツトに関する訂正前デー
タを格納するエリアの先頭番地をα番地とすれ
ば、８ビツトのデータ送出を行なうたびに、デー
タ転送回路２０は、アドレス更新信号５５をアド
レス生成回路１５に与えるので、自動アドレス信
号がα＋１、α＋２、α＋３、…のごとく順次歩
進していく。かつまた、これら８ビツトのデータ
送出ごとに、書込みバルス信号４４がタイミング
制御回路１７を介して書込みパルス信号４５とし
てバツフアメモリに供給される。

第１の動作モードにおいては、データバス制御
回路１２は１０と１３を分離するように動作する
ので、CPUのデータバスは他の目的のために使
用でき、他方アドレス切替回路１４は２つの入力
信号のうち、アドレス生成回路１５から供給され
る自動アドレス信号１６を選択してバツフアメモ
リ１９のアドレス入力端子に伝えるように動作す
る。

かくして、１パケツト＝272ビツトのシリアル
受信データ２１が直−並列変換されてバツフアメ
モリ１９のα番地から順次書込まれる。１パケツ
ト分の受信データをバツフアメモリ１９に格納す
るための動作フローを第４図に示す。８ビツト＝
１バイトずつ処理し、書込むものとすれば、１パ
ケツト分では272÷８＝34回、繰り返し、格納さ
れる番地はα番地〜α＋33番地となる。

日本の文字コード放送においては１垂直帰線消
去時間の間に最大12パケツトまでのデータを送る
ことができるが、このことを第５図に示す。第５
図において、８０は垂直同期信号、８１は垂直帰
線消去信号、８２は垂直帰線消去信号８１から作
り出される信号であり、垂直帰線消去時間21Hの
うち、後半の12Hだけを抽出した信号である。日
本の文字コード放送においては信号８２が“Ｌ”
の時間、すなわち、垂直帰線消去時間のうちの後
半12Hの間にデータを送ることが可能である。第
２図における信号４６は例えば信号８２である。
アドレス生成回路１５は信号８２すなわち４６が
“Ｌ”の間水平同期信号４７をカウントし、自動
アドレス信号の部分信号を与える。このため、１
パケツト分のデータ転送が終了すると、次のパケ
ツトのデータを格納すべきアドレスに切替る。以
下同様にして第５図に示した動作フローを12回繰
り返して12パケツト分の訂正前データがバツフア
メモリ１９に格納される。パケツト番号とそのパ
ケツト番号の訂正前データを格納するバツフアメ
モリの番地との対応例を第６図に示す。１パケツ
ト分のデータエリアとしては34番地あれば充分で
あるが、アドレス生成回路の構成を容易にするた
めに、第６図では64番地分を確保している。従つ
て１パケツトのデータエリア６番地分のうち後半
30番地分は未使用である。12パケツト分の訂正前
データをバツフアメモリへ書込み終ると、第５図
における信号８１および信号８２すなわち４６が
“Ｌ”から“Ｈ”になり、第１の動作モードが終
了する。

第５図において、垂直帰線消去信号８１あるい
は信号８２すなわち４６が“Ｌ”から“Ｈ”に反
転すると第２の動作モードに入る。第２の動作モ
ードにおいても、第２図におけるデータバス制御
回路１２は１０と１３を分離するように動作し、
アドレス切替回路１４はアドレス生成回路１５か
ら与えられる自動アドレス信号を選択して、バツ
フアメモリ１９のアドレス入力端子に供給するよ
うに動作する。またアドレス生成回路１５は、タ
イミング制御回路１７からのアドレス更新信号に
よつてアドレスの更新を行なう。

第２の動作モードにおいては、バツフアメモリ
１９の０番地から順番に８ビツトずつデータを読
み出し、データ転送回路２０で並−直列変換を行
なつて、訂正前データ２５をデータレジスタ２４
のデータ入力端子とロードゲート回路２８を介し
て加算器２７の第１の入力端子に供給する。バツ
フアメモリからの１回の読み出しで８ビツト、つ
ごう34回で１パケツト＝272ビツトを並−直列変
換して、データレジスタ２４およびシンドローム
レジスタ２６にロードする。このようにして形成
されたシンドロームによつて誤り検出を行なうこ
とができる。すなわち、シンドロームレジスタ信
号３０がすべて“０”であればデータに誤りな
く、いずれかのビツトが“１”であればデータに
誤りがある。誤りがない場合、第３の動作モー
ド、つまり訂正動作を行なわなくてもよいが、本
実施例では、この場合でも第３の動作モードに入
る。

本実施例の誤り訂正の方式は基本的には特願昭
58−6579において説明される通りであり、また、
しきい値を順に下げて訂正を行なうという点につ
いては、特願昭58−54002に説明される通りであ
る。本実施例の特徴のいくつかは、誤り訂正数を
カウントする訂正数カウンタを設けたこと、訂正
数を示す訂正数信号とエラーステータス信号を送
出すること、および訂正数が所定値を越えた時に
訂正動作をを中止することである。

第２動作モードと第３の動作モードとは対にな
つており、第２の動作モードの終了、すなわち、
データレジスタ２４およびシンドロームレジスタ
２６へのデータロードが完了すると自動的に第３
の動作モードに入る。第３の動作モードにおいて
はタイミング制御回路１７から、訂正用クロツク
信号３６が発生されてデータレジスタ２４とシン
ドロームレジスタ２６とをシフトする。また、ロ
ードゲート回路２８はオフになり、他方コレクト
ゲート回路３８はオンになる。誤り訂正は排他的
論理和回路（２を法とする加算器）４１により行
なう。誤り訂正信号４０はシンドロームレジスタ
82個の状態を17個の線形結合とし、その17個の中
の多数決回路３１によつてしきい値（最初のしき
い値は17）と比較することにより出力されるもの
である。

ただし、この誤り訂正信号４０はコレクトゲー
ト信号３９に応答して誤り訂正動作のときにのみ
通過するように構成されている。さらに誤り訂正
信号４０はそのビツトに誤りがある時には、その
ビツトの影響を除去するようにシンドロームレジ
スタ２６を修正する。訂正された訂正後のデータ
４２は、再びデータレジスタ２４のデータ入力端
子に帰還される。

なお、訂正に先立つてシンドロームレジスタ２
６を１ビツトだけ歩進させる。これは、誤り訂正
の符号として（273、191）多数決符号を選び１ビ
ツト減少して（272、190）符号にしたことによ
る。このようにして272ビツトのシフト（シンド
ロームレジスタにおいては273ビツトのシフト）
が行なわれると、１パケツト272ビツト分の信号
が復元される。このとき、エラーステータス信号
５０を調べることにより、正しく誤り訂正がなさ
れたか否かを判断することができる。シンドロー
ムレジスタ２６の全てのビツトが“０”でないと
きは、未だいずれかのビツト位置に誤りが存在す
ることであるから、再び誤り訂正動作を行なう。
ただし、このときはタイミング制御回路１７から
しきい値クロツクが与えられて、しきい値発生回
路３３がこれを減算カウントするのでしきい値１
だけ減じられる。すなわちしきい値を16として前
回のしきい値17で誤り訂正を行なつた後のデータ
を用いる。

以上の操作をしきい値９が終了するまで行な
う。ただし、途中でシンドロームレジスタ２６の
全てのビツトが“０”になつたときは、誤り訂正
動作を完了したことになる。すなわち、その時点
におけるデータは正しい値であるから、それ以後
は誤り訂正回路を通過させる必要がない。

また逆に、異常に誤りを訂正するビツト数が多
い場合には元々のデータに異常に誤りが多かつた
わけであり、訂正が不可能であるから、しきい値
９が終了する以前に訂正を中止してしまつた方が
よい。このために訂正数カウンタ５１は訂正数を
カウントしてその数が所定値以上になつたら、訂
正オーバー信号５３を発し、タイミング制御回路
１７に供給する。

第３の動作モードにおける動作のフローチヤー
トを第７図に示す。

以上説明したように、第３の動作モードが終了
すると、訂正されたデータがデータレジスタ２４
に確保されている。第３の動作モードが終了する
と自動的に第４の動作モードに入る。第４の動作
モードでは訂正されたデータを値−並列変換して
バツフアメモリに格納する。訂正ずみデータの送
出に先立つて、まずエラーステータス信号５０と
訂正オーバー信号５３と訂正数信号５２とをロー
カルデータバス１３に送出し、バツフアメモリ１
９の中の訂正後データを格納するエリアの先頭番
地に格納する。以後は272ビツトの訂正ずみデー
タを送出するが、訂正後のデータにおいては、82
ビツトのパリテイビツトは不要であるから、情報
ビツト190ビツトだけをバツフアメモリに書込む。
第４の動作モードにおいてはコレクトゲート信号
３９により、誤り訂正信号が禁止されているか
ら、すでに訂正されてデータレジスタ２４に確保
されている訂正ずみのデータが、訂正後データ４
２となつてデータ転送回路に送られ、直−並列変
換され、ローカルデータバス１３を介してバツフ
アメモリに格納される。

特願昭58−90017に示されているように272ビツ
トのパケツトデータの先頭は（８、４）拡大ハミ
ング符号によるサービス識別と割込み優先順を示
す８ビツトのSI／INであるが、その次にパケツ
ト内容識別のための６ビツトのパケツトコントロ
ール（PC）があり、引続いて、純粋の情報ビツ
トが22バイトある。従つて、そのまま訂正後のデ
ータを８ビツトずつ詰めていくと、各バイトの先
頭の２ビツト分が１バイト前のデータ部に混入す
ることになる。この問題を避けるために、この実
施例では、特願昭58−90017と同様に、２バイト
目のデータには２ビツトの付加ビツトを追加して
８ビツトに揃えている。かくして、訂正後のデー
タとしては、１パケツトあたりデータ部が24バイ
トおよび先頭番地に付加するエラー情報１バイ
ト、つごう25バイトが書込まれる。この動作フロ
ーを第８図に示す。上に説明した第４の動作モー
ドの間、データ転送回路からデータが１バイト送
出されるごとにタイミング制御回路１７から書込
みパルス４５がバツフアメモリに与えられ、か
つ、アドレス更新パルス５４によつて自動アドレ
ス信号１６が更新される。第４の動作モードにお
いても切替回路１４は自動アドレス信号１６を選
択してバツフアメモリ１９のアドレス入力端子に
供給する。また第４の動作モードにおいてもデー
タバス制御回路１２は１０と１３を分離するよう
に動作するのでCPUは他の動作を行なつていて
よい。

以上説明した第２の動作モード、第３の動作モ
ードおよび第４の動作モードは、一連の動作であ
る。すなわち、１パケツトの訂正前データをバツ
フアメモリ１９から読み出して、シンドロームレ
ジスタ２６およびデータレジスタ２４にロードし
（第２の動作モード）、誤り訂正を行ない（第３の
動作モード）、訂正されたデータにエラー情報を
付加してバツフアメモリ１９に書込む（第４の動
作モード）。これら一連の動作が終了すると、２
パケツト目の動作に入り、同様にして第２の動作
モード、第３の動作モード、第４の動作モードを
実行する。以下、12パケツトまで同様の動作を行
なう。かくしてバツフアメモリ１９の訂正後デー
タエリアに第９図に示すごとく訂正後データが格
納される。第９図においては１パケツト分のエリ
アとして64番地分を確保しているが実際には25バ
イト分しか使用しない。

第９図に示すごとく、全パケツトの訂正後デー
タが格納されると、タイミング制御回路１７はス
テータス信号４８を発し、CPUに対して、バツ
フアメモリ１９をCPUが読出してよいことを示
す。

第５の動作モードはCPUがステータス信号４
８を検知して、CPUがバツフアメモリの内容を
読出すモードである。ここのモードにおいては
CPUはタイミング制御回路１７に対してデータ
リクエスト信号５６を与える。これによつてタイ
ミング制御回路１７はCPUのデータバス１０と
ローカルデータバス１３とを連結するように、か
つまた、自動アドレス信号１６を禁止してCPU
のアドレスバス１１の信号をバツフアメモリ１９
に供給するように、バス制御信号１８を与える。
かくして、バツフアメモリの出力データがローカ
ルデータバス１３を介してCPUのデータバスに
得られるので、CPUがアドレス指定するバツフ
アメモリの領域のデータを読出すことができる。

以上の説明ではローカルデータバス１３のビツ
ト容量として８ビツトを用い、バツフアメモリ１
９とデータ転送回路２０とのデータのやり取りを
８ビツト単位で行なう例を示したが、他のビツト
数、例えば、16ビツトもしくは４ビツトでも可能
である。ただし、16ビツトの場合には、SI／IN
とパケツトコントロールとを一括して14ビツトと
して扱い、14ビツトを２ビツトずらすようにして
やる必要がある。

また、データレジスタ２４は、必ずしも272ビ
ツトである必要がなく、情報ビツトに相当する
190ビツトだけでもよい。ただしこの場合には82
ビツトに相当する時間はデータレジスタに対する
ロード用クロツク信号、および訂正用クロツク信
号を禁止する必要がある。

また、エラー情報としてエラーステータス信号
訂正オーバー信号および訂正数信号を含めて、１
バイト以内にする例について説明したが、訂正数
信号のビツト数を増して、結果的にエラー情報が
複数バイトになるようにしてもよい。

また、この実施例では、多数決判定用のしきい
値として17から９までを扱つたが、本発明の主旨
は17および９などの特定値に限定されるものでは
ない。

上に示した第１の実施例では、訂正後データは
加算器４１の出力信号であつて、シリアルなデー
タである４２によつて与えられ、データ転送回路
２０によつて直−並列変換されるように構成され
たが第２の実施例として訂正後データを第１０図
に示すように８ビツトパラレルに取り出すことも
できる。第１０図において、２４，２５，４０、
および４１はいずれも第２図と同じものである。
但し、４１は、ここでは、最終的な訂正済データ
でなく、しきい値を変化させて順次誤りを訂正し
ていく過程で、次のしきい値での誤り訂正に備え
て、データレジスタを更新させるためにだけに使
われる。第１０図において、９０は、データレジ
スタ２４の出力先頭側８ビツトのレジスタであ
り、９１はレジスタ９０の出力信号であつて、最
終的な訂正済データとしてデータ転送回路２０に
結ばれる。このように８ビツトパラレルで出力す
ればデータ転送回路２０はただ単に所定のタイミ
ングでラツチし、ローカルデータバス１３に送出
するだけでよい。

次に第１の実施例では、しきい値を９まで下げ
ても正しく訂正できなかつた場合、および誤り訂
正数が所定値以上になつてしまつた場合であつて
も、訂正後のデータをバツフアメモリの訂正後の
データエリアに格納していた。しかるに、このよ
うな訂正不能の場合には元の受信データに多くの
誤りがあつたわけであり、このような受信データ
に対して誤り訂正を行なうと、誤つて訂正してし
まい、誤りを増してしまう可能性がある。

そこで第３の実施例では、このような訂正不能
の場合には、バツフアメモリ１９の中のそのパケ
ツトの訂正後データエリアに、すでにバツフアメ
モリに格納されているそのパケツトの訂正前デー
タうちの情報データ部２４バイトにエラー情報を
付加してかつパケツトコントロール部を２ビツト
ずらして書込むことを提案する。このようにすれ
ば、CPUは、誤りが増大してしまう前のデータ
を読出すことができ、かつ、２ビツトずれている
から、CPUが処理しやすく、しかも、エラー情
報をも知ることができる。

（発明の効果） この発明は以上説明したように、訂正前データ
と訂正後データとを記憶するためのバツフアメモ
リを設け、受信データのバツフアメモリへの書込
み動作、訂正前データのバツフアメモリからの読
出し動作、および訂正後データのバツフアメモリ
への書込み動作を自動的に行なうためのデータ転
送回路を有することによりCPUの動作の負担を
軽減することができる。

また、訂正したビツト数をカウントし、訂正数
が所定値を越えたら訂正動作を終了するようにし
たから訂正時間を短縮できる。

従つて、本発明は、コード方式による文字放送
の受信機のみならず、差集合巡回符号を用いる多
数決誤り訂正を使用する広汎なデイジタル装置に
応用できる。

【図面の簡単な説明】

第１図は従来技術の回路構成図、第２図は本発
明一実施例回路図、第３図および第５図は実施例
を説明するためのタイミング図、第４図、第７図
および第８図は実施例を説明するためのフローチ
ヤート、第６図および第９図はバツフアメモリに
格納するデータのマツピング図、第１０図は本発
明の第２の実施例を示す回路図である。 １……CPUバスライン、２……出力ポート、
３……入力ポート、４……誤り訂正回路、５……
訂正前データ、６……訂正後データ、７……エラ
ーステータス信号、１０……CPUのデータバス、
１１……CPUのアドレスバス、１２……データ
バス制御回路、１３……ローカルデータバス、１
４……アドレス切替回路、１５……アドレス生成
回路、１６……自動アドレス信号、１７……タイ
ミング制御回路、１８……バス制御信号、１９…
…バツフアメモリ、２０……データ転送回路、２
１……シリアル受信データ、２２……フレーミン
グ検知信号、２３……同期クロツク、２４……デ
ータレジスタ、２５……訂正前データ、２６……
シンドロームレジスタ、２７……加算器、２８…
…ロードゲート回路、２９……ロードゲート信
号、３０……シンドロームレジスタ信号、３１…
…多数決回路、３２……しきい値信号、３３……
しきい値発生回路、３４……しきい値クロツク、
３５……ロード用クロツク信号、３６……訂正用
クロツク信号、３７……クリア信号、３８……コ
レクトゲート回路、３９……コレクトゲート信
号、４０……誤り訂正信号、４１……加算器、４
２……訂正後データ、４３……クロツク信号、４
４……書込みパルス信号、４５……書込みパルス
信号、４６……垂直帰線消去信号、もしくは垂直
帰線消去信号に類似する信号、４７……水平同期
信号、もしくは水平帰線消去信号、４８……ステ
ータス信号、４９……レジスタ、５０……エラー
ステータス信号、５１……訂正数カウンタ、５２
……訂正数信号、５３……訂正オーバー信号、５
４，５５……アドレス更新信号、５６……CPU
のデータリクエスト信号、７０……水平同期信
号、７１……カラーバースト、７２……クロツク
ランイン、７３……フレーミング信号、７４……
データビツト、８０……垂直同期信号、８１……
垂直帰線消去信号、８２……垂直帰線消去信号８
１から作り出される信号、９０……データレジス
タ２４の出力先頭側８ビツトのレジスタ、９１…
…レジスタ９０の出力信号。

Claims (1)

1. 【特許請求の範囲】 １ ローカルデータバスと； 前記ローカルデータバスに結合され、訂正前お
   よび訂正済データを格納するバツフアメモリと； CPU（中央処理装置）から出力されたアドレス
   信号を選択的に前記バツフアメモリに転送し、前
   記バツフアメモリのアドレスを指定するアドレス
   切換回路と； 前記CPUのデータバスと前記ローカルデータ
   バス間に結合され、制御信号に応答して前記デー
   タバスと前記ローカルデータバス間を分離するデ
   ータバス制御回路と； 誤り訂正信号を発生する多数決回路と、前記誤
   り訂正信号を受信し、且つ訂正数が所定値を超え
   たことを知らせる訂正数オーバ信号と訂正数を知
   らせる訂正数信号を出力する訂正数カウンタを含
   み、且つ訂正前データを受信し訂正後データを出
   力する誤り訂正回路と； 前記ローカルデータバスと前記誤り訂正回路に
   結合され、且つ第１の動作モードにおいて文字コ
   ードデータを受信し前記訂正前データに変換した
   後前記ローカルデータバスを介して前記訂正前デ
   ータをバツフアメモリへ転送し、第２の動作モー
   ドにおいて前記訂正数カウンタから出力された訂
   正数オーバ信号および訂正数信号、および前記誤
   り訂正回路から出力された前記訂正後データを順
   次前記ローカルデータバスを介して前記バツフア
   メモリへ転送するデータ転送回路と、前記データ
   バスと、前記データ転送回路と、前記誤り訂正回
   路に制御信号を出力するタイミング制御回路と； を有することを特徴とする符号誤り訂正復号回
   路。