JPH1051435A - Ｐｃｍリレーにおけるサンプリング同期方式 - Google Patents

Abstract

(57)【要約】 【課題】 サンプリング周期の時間歪を小さくする。 【解決手段】 シリアル伝送路からなるネットワークシ
ステムをベースとするデータ多重方式のＰＣＭ電流リレ
ーにおいて、親局及び複数の子局に、伝送遅延時間を各
共通フレーム内のサンプリングアドレスの送，受信を基
準に測定してその中間点をサンプリングクロックの基準
とする基準生成手段と、伝送レートのベースクロックを
ＤＰＬＬ制御にて基準クロックにサンプリングクロック
を同期化させる従属同期化手段を設け、親局交代時及び
初期段階におけるサンプリング同期ずれに対し、各子局
側が時間をかけて収束することにより、一定周期処理の
時間歪を小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスタ局１局・複
数のリモート局及びそれらを接続するシリアル伝送路か
ら構成されるネットワークシステムをベースとしたＰＣ
Ｍ電流作動リレーにおける、サンプリング同期方式に関
する。

【０００２】

【従来の技術】図１１に、ＰＣＭ電流作動リレーの伝送
路形態例を示す。図中、ＭＳは親局，ＲＳ０〜ＲＳ４は
リモート局（子局）を示す。マスタ局（親局）ＭＳは、
全局間でデータを交換するための情報フレームを連続的
に生成する。フレームは、図中の下りルートを伝搬し、
折り返し局ＲＳ４に到達し、そこから上りルートを経由
して再び親局ＭＳに帰ってくる。

【０００３】各フレームを生成した際、親局ＭＳは、フ
レームにＩＤを付加する。このＩＤは、フレームアドレ
スと呼ばれるもので、情報フィールドに格納される。各
局は、自局がアクセスし、データを格納すべきフレーム
アドレスを認識している。あるフレームを受信した局
は、情報フィールドからフレームアドレスを抽出し、自
局がアクセスすべきフレームかをチェックする。そうで
あった場合は、そのフレームに自局の情報を格納する。
そうでないときは、そのまま次の局へ送信する。

【０００４】この様に、各局がフレームアドレスを認識
して各該当フレームにデータを格納する動作を、データ
多重方式と称する。親局ＭＳが生成したフレーム列に各
局が続々とデータを多重し、折り返し局ＲＳ４に到達す
る。ここで、全局分のデータが揃っている状態になる。
ここまでのルートが下りルートである。

【０００５】折り返し局ＲＳ４から、再び親局ＭＳに帰
るまでのルートが上りルートで、各局はここで全局分の
データを収集する。親局に到達した上りデータは親局で
のデータ収集の後廃棄される。

【０００６】この伝送システムは、各局の情報をフレー
ムと呼ばれる規定のフォーマットに書き込み、他の局は
伝送路を介して伝わってきたフレームを読むことによ
り、情報を取り入れる。図１２にそのフレームフォーマ
ットを示す。

【０００７】図１２について、フレームはＨＤＬＣなど
に従っているビット列である。フレーム受信部は、フレ
ーム先頭のフラグパターンを認識し、ここをフレームの
始まりとする。フラグパターンは、他の部分には出現し
ないユニークなビット列を定義する。情報フィールド等
でそのパターンが出現するときは、“１”又は“０”の
ビットを挿入し、フラグのユニーク性を確保する。

【０００８】情報フィールドには、仕様で定義される情
報がアサインされる。その中で、フレームのＩＤとして
フレームアドレスＦＡが格納される。フレームアドレス
は、ある範囲内のサイクリックな数値が定義される。そ
の範囲は、フレームの集合が表す論理的な意味あいによ
り異なる。ＦＣＳは、フレームの信頼性を確保するため
の冗長部分である。ＣＲＣ符号などが使用される。

【０００９】図１３に各局の基本構成を示す。１局は上
り，下りルートで、図１３のブロック（２１〜２８）２
組で構成される。図中、２１はシリアルデータの受信部
で、受信データ・受信クロックを受信する。２２はデー
タ分離部で、受信クロック・フレームのフラグ部を基に
してタイミングを作り、情報フィールド・ＦＣＳなどを
抽出する。２３はＦＡ検出部で、検出したフレームアド
レスＦＡを自局登録分と比較する。ただ下りルートの
み。２４は受信バッファで、分離された情報フィールド
内のデータが格納される。２５はフレーム生成部で、マ
スタ局下りルートのみ、フレームを連続的に生成する。
２６はデータ多重部で、送信データをＨＤＬＣフォーマ
ットのフレームに構成する。他局フレームも通過する。
２７は送信バッファで、自局多重フレームに格納する送
信データを格納する。ただし下りルートのみ。２８はシ
リアルデータの送信部で、送信データ・送信クロックを
送出する、ものである。

【００１０】各局間のデータ多重化の流れを図１４に示
す。下りルートでデータを収集し、上りルートでデータ
を分配する。分配されたデータを基に、判定が全端子
（局）で行われる。伝送データ・フォーマットは、ＨＤ
ＬＣフレーム・フォーマットである。このシステムの多
重方式は、フレームを最小単位としている。

【００１１】図１４において多重されるＩ_Xは、１つ以
上のフレームに相当する。（１局で２フレーム以上多重
する場合もある。）以下に、ルート別の多重・分配・判
定の過程を示す。

【００１２】（１）下りルート 各局がデータをフレームに多重するルートである。

【００１３】親局ＭＳは、自ら生成するフレームタイミ
ングを基にして、フレームを絶えず生成し、下りルート
に送信する。

【００１４】これにより、リモート局における多重タイ
ミング（フレーム単位のタイム・スロット）が確保され
る。ここで親局自ら、データを多重する場合もある。

【００１５】生成されるフレームのＩＤは、フレーム単
位のフレームアドレスである。

【００１６】リモート局ＲＳは、これらのフレームを受
けて同期を確立した後に、あらかじめ設定されたフレー
ムアドレスから、自局が多重すべきフレームを検出し
て、自局データを多重する。

【００１７】折り返し局まで到達したフレームの流れ
は、そこでも他局と同様にデータが多重され、上りルー
トへ送信される。

【００１８】（２）上りルート 全局分の多重データを各局が分配・判定を行う。

【００１９】折り返し局からのフレームは、各リモート
局を経て親局へ戻る。各局では受信したデータがバッフ
ァに蓄えられ、端子内のホストコンピュータで処理（判
定）される。親局に到達したデータはチェックを受けた
後、廃棄される。

【００２０】

【発明が解決しようとする課題】上記従来のデータ伝送
システムにおいて、伝送路障害時のリカバリーとして、
親局機能が交替し、伝送路の再構成により情報の透過性
を確保するが、親局が交替するとき、仮親局を基準に上
り，下りの伝送路が確定するため、伝送路障害前後での
伝送フレームの連続性が損なわれる。この結果、親局に
よるサンプリング同期と、仮親局によるサンプリング同
期時刻とは異なる位相から開始されてしまう。

【００２１】つまり、親局と仮親局のサンプリング同期
に関するクロック源に、同期をとるメカニズムが存在し
ないので、再びサンプリング同期を取り直すこととな
る。この取り直しの間、サンプリング周期の時間歪（一
定周期でない期間が存在する）の発生の仕方によって
は、このサンプリング周期で処理を行っている処理に遅
延が生じてしまい、正常な保護動作ができなくなる恐れ
がある。

【００２２】本発明は、従来のこのような問題点に鑑み
てなされたものであり、その目的とするところは、サン
プリング周期の時間歪を小さく正常な保護動作をなしう
るＰＣＭリレーにおけるサンプリング周期方式を提供す
ることにある。

【００２３】

【課題を解決するための手段】本発明は、親局と複数の
子局及びそれらを接続するシリアル伝送路からなるネッ
トワークシステムをベースとするデータ多重方式のＰＣ
Ｍ電流リレーのデータサンプリングクロックを同期化さ
せる、ＰＣＭリレーにおけるサンプリング同期方式にお
いて、各局に、伝送遅延時間を各共通フレーム内のサン
プリングアドレスの送，受信を基準に測定してその中間
点をサンプリングクロックの基準とする基準，クロック
生成手段と、伝送レートのベースクロックをＤＰＬＬ制
御にて基準クロックにサンプリングクロックを同期化さ
せる従属同期化させる手段とからなるものである。

【００２４】上記、基準クロック生成手段は、基準クロ
ック生成手段が、ベースクロックをカウントする１スー
パーフレーム時間の周期を持つ伝送遅延測定カウンタ
と、下りデータの多重部に設けられ、共通フレーム内サ
ンプリングアドレスを送信したタイミングでそのサンプ
リングアドレス値とその時の前記カウンタ値をラッチす
る手段と、上りデータの分離部に設けられ、共通フレー
ム内サンプリングアドレスを分離したタイミングで、サ
ンプリングアドレス値をラッチする手段と、前記サンプ
リングアドレス値に対応するバッファを持ち、前記各割
り込みに対応したサンプリングアドレスの指すバッファ
に割り込み発生時のカウント値の平均値を補正値として
格納する手段と、前記バッファの値が設定され、前記カ
ウンタのカウント値が設定値と一致すると基準クロック
を発生する比較手段とにより構成するとよい。

【００２５】また、親局に有効端子データの多重を開始
するためのハンドシェークに、共通フレーム内に定義さ
れているＵＬフラグを使用し、送信時ＵＬフラグをレデ
ィ状態とし、サンプリングアドレス遅延時間を無効に設
定して共通フレームを送出する手段を設け、子局に、有
効端子データの多重を開始する時のハンドシェークに、
共通フレーム内に定義されているＵＬフラグを使用し、
サンプリング同期規定のうちは、ＵＬフラグをアンレデ
ィにして送出し、サンプリング同期化完了で、ＵＬフラ
グをレディ状態で送出する手段を設けるとよい。

【００２６】

【発明の実施の形態】

１．基本方式 図１１に示すＰＣＭ電流動作リレーのデータ・伝送シス
テムにおいて、各局で収集・分配される端子データは、
データの同時性が要求されている。同時性とは、次の２
点である。

【００２７】（１）全局間で、データサンプリングタイ
ミングの同期をとること。（サンプリングクロックま同
期化） （２）全局、同一のサンプリングクロックエッジで収集
した端子データを、同一のマルチフレームに多重するこ
と。（データの同期化） 上記（１）は、伝送遅延時間から算出した値で動作する
基準クロックで、自局のサンプリングクロックに従属同
期をかけることにより、全局間同期を実現する。

【００２８】上記（２）の実現のため、サンプリング信
号に同期した、ナンバリング信号を生成する。これを自
局のデータ収集モジュールが受け取ることにより、サン
プリングタイミング及び、ナンバリングの双方を認識で
きる。

【００２９】図２に親局から折返局往復の、伝送時間を
示す。時間ｔ１で親局から送信されたフレームは、折返
局を経て時間ｔ２に親局に帰ってくる。伝送仕様上、こ
の中間点は全局で一致していることになる。この点をサ
ンプリング同期点と定め、サンプリングクロックの基準
とする。

【００３０】伝送遅延時間ｔ１〜ｔ２は、各共通フレー
ム内・サンプリングアドレス（ＳＡ）の送受信を基準に
測定する。共通フレームの送信間隔は、サンプリング間
隔に等しい（位相は異なる）ので、全ＳＡに関するサン
プリング（ＳＰ）同期点を求めることにより、全局間で
同期した、サンプリングクロックの基準信号を作ること
ができる。

【００３１】各局は、サンプリングクロック用発振器を
備えている。これに基準クロックで従属同期をかけるこ
とにより、各局同一タイミングのデータサンプリング信
号を得ることができる。

【００３２】この信号は、サンプリング同期信号（ＳＹ
ＮＣ１）と呼ばれる。系統周波数の１周期は１２サンプ
リングされるので、これに０…１１のナンバをつける。
このため、１２個おきのＳＹＮＣ１に同期してアサート
される。ＳＹＮＣ４信号（サンプリング同期ナンバリン
グ信号）を定義する。

【００３３】各局のリレーモジュールは、ＳＹＮＣ１を
サンプリングトリガとし、ＳＹＮＣ４で順番を知る。Ｓ
ＹＮＣ４がアサートされているときのＳＹＮＣ１でのサ
ンプリングデータに、サンプリングナンバ♯０のタグを
つける。それ以降、１１までのシーケンシャルなタグを
サンプリングデータに付加していくタグ♯０を最初に付
けるタイミングを全局で合わせれば、データの同期生が
確保できる。

【００３４】図１に上記サンプリング同期方式の要部回
路ブロックを示す。図１において、１は位相比較の基準
クロックを発生する基準クロック生成部、２は従属同期
の対象となるベースクロック（１．５４４ＭＨｚ）を発
生するクロック源、３は基準クロックと位相比較し、ベ
ースクロックを分周して従属同期信号を出力する従属同
期部、４はこの分周出力とＳＹＮＣ４強制同期信号から
ＳＰ同期信号を生成するＳＹＮＣ信号生成部である。

【００３５】２．基準クロックの生成 図３に基準クロック生成部の回路ブロックを示す。図３
において、１０は伝送遅延測定カウンタ、１１はＳＡラ
ッチ部、１２および１４は下り多重部及び上り分離部の
受信ＳＡ保持用レジスタ、１３及び１５は伝送遅延測定
カウント値のラッチ用カウンタ、１６は発生する補正値
（遅延時間）算出部、１７はＳＡ−補正値テーブル、１
８は基準クロックを出力するコンパレータである。

【００３６】伝送遅延測定カウンタ１０は、１スーパー
フレーム時間の周期を持ち、図４のようにフルカウント
でゼロに戻る、自走カウンタである。１スーパーフレー
ムは２５７０４ビットなので、伝送レートから周期を求
めると、約１６．６ｍＳとなる。カウンタ刻み（補正値
精度）は、約６４０ｎＳとなる。カウンタ幅は、１５ビ
ットである。カウンタ周期は、スーパーフレーム周期と
等しいが、位相関係は不定である。

【００３７】カウンタ１３，１５はＳＡ送信・受信タイ
ミングでカウンタ１０の出力をラッチし、補正値算出部
１６はこのカウンタ値からＳＰ同期カウンタ値を求め
る。この値は、伝送遅延時間の中間点に相当する、カウ
ンタ上の値である。これを補正値と称する。各ＳＡ毎の
補正値は、ＳＡをインデックスで参照されるテーブル１
７で管理する。

【００３８】この補正値とカウンタ値をコンパレータ１
８に設定しておくと、カウンタ１０が一周した後に補正
値と一致する。ここが、あるサンプリングアドレス（Ｓ
Ａｎ）に対応するＳＰ同期点である。このタイミングで
コンパレータ１８は基準クロック・補正値一致割り込み
を発生させる。一致割り込み発生毎にテーブル上の補正
値を更新して行くと、基準クロックが、サンプリング周
期て発生する。

【００３９】図４に伝送遅延時間と、カウンタ値の関係
を示す。図の上側はフレームの時間対距離のパスとＳＰ
同期点との関係である。ｔ１で送信された共通フレーム
にのみ存在しＦＡの次のフィールドに位置するフレーム
のＳＡ部がｔ２で受信され、中間点をＳＰ同期点として
いる様子を表している。斜線が奇跡である。図の下側が
対応するカウンタの値である。横軸が時間・対軸がカウ
ンタ値で、各時間毎のカウンタ値をプロットすると、図
中の斜線となる。

【００４０】サンプリング同期点は、ＳＰｎ・ＳＰｎ＋
１…である。これら点は、伝送路に異常がなければ、全
局一致した時間になる。ここで、任意のスーパーフレー
ム内・ｎ番目のマルチフレームのサンプリングアドレス
をＳＡｎとすると、ＳＰ同期点は、ＳＰｎとなる。ＳＰ
同期点では、基準クロックＳＰＣＬＫｎが生成される。
ＳＰｎのＳＰＣＬＫｎは、１周期前のＳＡｎにて求めら
れた補正値である、比較カウント値ＣＰｎ−１により生
成される。

【００４１】図３について、基準クロック生成部１は、
一定時間、伝送エラーなどが検出されず、受信データの
信頼性が確認された後に、次手順でＦ／Ｗ処理をする。
（図１０の１０１〜１０５参照） （１）下り多重部（１２，１３）は、共通フレーム内Ｓ
Ａを送信したタイミングで、そのＳＡ値とそのときの伝
送遅延測定カウンタ値をラッチし、割り込みを発生す
る。（下りＳＡ送信割り込み） （２）上り分離部（１４，１５）は、共通フレーム内Ｓ
Ａを分離したタイミングで、上記同様にＳＡ値とカウン
タ値をラッチし、割り込みを発生する。（上りＳＡ受信
割り込み） （３）ＳＡ−補正値テーブル１７は、ＳＡ値（０…１
１）に対応した１２個のバッファを持ち、上記（１），
（２）の割り込みに対応したＳＡの指すバッファに補正
値（遅延時間）Ｃ_SPとして格納する。補正値算出部１６
における補正値の算出方法は、後に述べる。

【００４２】このときの補正値の誤差が±２０μＳ内に
なるまで待つ。精度内に収まったら、（４）に進む。

【００４３】（４）バッファ上の補正値をコンパレータ
１８に設定し、コンパレータをイネーブルにする。

【００４４】（５）カウンタ１０が次の１周期に入り、
コンパレータ１８の設定値と一致すると、カウント一致
割り込みが発生する。

【００４５】同時に、基準クロックが１つ発生する。

【００４６】（６）この割り込みにて、Ｆ／Ｗは、補正
値バッファ内の次の値をコンパレータに設定する。

【００４７】（７）以降、補正値の精度を監視しなが
ら、上記（５），（６）を繰り返す。

【００４８】２．１ 補正値の算出 補正値算出部１６は、下りＳＡ送信割り込みが、ｔ１で
発生したときのカウンタ１３のカウント値をＣ₁とし、
同一ＳＡ値の上りＳＡ受信割り込みがｔ２で発生したと
きのカウンタ１５のカウント値をＣ₂として、補正値Ｃ
_SPを算出する。基本的には（１）式又は（２）式で求め
る。（実際には、チューニングが必要）（図５参照） Ｃ₁＜Ｃ₂のとき（同一カウント内）は、 Ｃ_SP＝（Ｃ₁＋Ｃ₂）／２ ……（１） Ｃ₁＞Ｃ₂のとき（一度フルカウント→ゼロ）は、 Ｃ_SP＝（Ｃ₁＋Ｃ₂−Ｔ）／２ ……（２） （Ｔは、フルカウント値） ２．２ 伝送エラー検出時の対策 サンプリングクロック同期において、ＳＡの値は補正値
設定時のポインタとなる。このＳＡ値が正しくないと、
他ＳＡの補正値を破壊する可能性がある。このため、補
正値をテーブル１７に格納するとき、受信エラーステー
タスのチェックを行い、ＳＡの正当性をチェックする必
要がある。

【００４９】ただし、遅延値自体の正当性は、属するマ
ルチフレームが正常でないとならない。

【００５０】正常運用中は、極端な伝送遅延の変動は発
生し得ないが、上記の原因などにより、今回値が使用で
きないような場合は、前回の補正値をそのまま使用す
る。

【００５１】３．サンプリングクロックの従属同期 従属同期部３は、基準クロック生成部１で生成された基
準クロックを基に、自局サンプリングクロックに従属同
期をかけて全局で同期を取る。

【００５２】図６に従属同期部３のブロックを示す。図
中、３１は分周器、３２は位相比較部で、位相比較部は
基準クロックと分周器からのＦ／Ｂ信号との位相差から
分周比を決定し、分周器は位相比較部で設定された分周
比によりベークロックを分周するＰＬＬ回路構成となっ
ている。

【００５３】３．１ ベースクロックの周波数 ＰＣＭリレーシステム（図１１）は、系統６０Ｈｚの端
子データサンプリングを行う。仕様上、系統１周期あた
り１２回データサンプリングを行うので、サンプリング
周波数は７２０Ｈｚとなる。それに対し、伝送レートは
１．５４４ＭＨｚである。これをベースにすると、系統
周波数との間で微少な誤差が生じる。この誤差は蓄積す
ると、サンプリングデータタイミンキグの狂いを発生さ
せる。このため、サンプリングタイミングの基本クロッ
クを伝送レートとする。

【００５４】ベースクロックを１．５４４ＭＨｚとし、
基本分周比を２１４２に設定すると、１．５４４×１０
⁶／２１４２＝約７２０．８２１６６２Ｈｚ となる。

【００５５】この値に対し、従属同期部３の同期判定
は、±３２カウントの範囲内とする。この値は仕様（±
２０μＳ）を満足する。

【００５６】分周比が１違うときの周期の差は、１／
１．５４４×１０⁶なので、約６４０ｎＳとなる。これ
の３２カウント分は、（１／１．５４４×１０⁶）×３
２＝約２０．７３μＳ である。

【００５７】この原理は、系統５０Ｈｚでも問題なく適
用が可能である。

【００５８】３．２ 同期成立判定 サンプリング同期は、従属同期回路３からのＤＰＬＬス
テータスが同期完了を示したときに同期成立と判定され
る。

【００５９】成立条件は、（補正値が±２０μＳ以内の
精度）及び（ＤＰＬＬが従属同期完了）であり、同期は
ずれ条件は、（補正値が±２０μＳ以上ずれた）又は
（ＤＰＬＬが従属同期はずれ）となる。

【００６０】４．ＳＹＮＣ１・２信号の生成 従属同期部３の出力は、ＳＰ同期信号生成部４により、
ＳＹＮＣ１・２信号となる。ＳＹＮＣ４は、図７に示す
ようにＳＹＮＣ１の１２回アサートに１回アサートされ
る。これらは、従属同期成立・不成立に関わらず出力さ
れる。従属同期成立後は、基準クロックに同期した信号
となる。

【００６１】４．１ ＳＹＮＣ４信号の強制同期 ＳＹＮＣ４信号は、ＳＹＮＣ１信号のナンバ“０”でア
サートされる。従属同期前は、初期化値で自走している
が、従属同期が完了し、ＳＹＮＣ１のナンバが明確にな
った時点で、ＳＹＮＣ４をその周期に強制同期させる。

【００６２】強制同期を行うときは、ＳＡ１１の補正値
一致割り込み処理中に、ＣＳＲの強制同期イネーブルビ
ットをセットする。次に発生するＳＡ０の補正値一致割
り込み発生で、ＳＹＮＣ４が強制同期される。ＳＹＮＣ
４は、ＳＹＮＣ１を入力とする１２カウンタ回路で生成
するので、このときにカウンタをリセットすればよい。

【００６３】５．データの同期化 ＳＡ補正値が集束した後、コンパレータ１８での比較を
開始するが、開始するＳＡ値を特定しておくと、カウン
タ１０のカウンタ１周期後に発生する割り込みに対応す
る、サンプリングナンバを特定することができる。（図
３） 例えば、ＳＡ補正値の集束後ＳＡ０から比較を開始する
と、最初の一致割り込みは、ＳＡ０のＳＰ同期点とな
る。この処理を全局で行うと、一致割り込み（基準クロ
ック）は、全局ＳＡ０相当から開始される。

【００６４】基準クロックの生成により、サンプリング
クロックの従属同期が始まる。同期完了時点で、ＳＹＮ
Ｃ１信号と基準クロックは同期している。基準クロック
は、ＳＡ値で特定されているので、それに同期している
ＳＹＮＣ１も、同様にＳＡ値で特定することができる。
（図４） 信号ＳＹＮＣ４は、サンプリングナンバ０で発生するこ
とになっているが、この時点では自走状態になっている
ので、強制同期をする必要がある。つまり、ＳＡ値に同
期しているＳＹＮＣ１が“０”を指したときに、ＳＹＮ
Ｃ４を生成するカウンタをリセットする。

【００６５】このときのＦ／Ｗ処理は、次の手順で行
う。（図１０の１０６〜１０８参照） （１）従属同期部３のＤＰＬＬステータスから、従属同
期完了を知る。

【００６６】（２）サンプリングナンバ１１の一致割り
込み（ナンバ０の補正値をロードする）で、ＣＰＵによ
り操作される制御用レジスタ（ＣＳＲ）の強制同期ビッ
トをセットする。

【００６７】各局はＡＩモジュールによりＳＹＮＣ４を
基準として端子データ・パケットのタグＮｏ．を決め
る。この信号のアサートから、タグＮｏ．を０，１，
２，３，４…と付けていく。

【００６８】ＣＰＵ及びサンプリング同期回路は、この
タグＮｏ，を基に、送信データの管理を行う。これによ
ると、あるサンプリングクロックでサンプルされるデー
タは、全局で同じ送信バッファエリアに、格納されるこ
とになる、（送信バッファは、サンプリングアドレスに
対応した、１２個の端子データエリアから構成されてい
る。） この処理で、データの同期化が実現される。

【００６９】この、強制同期処理が完了して、自局のサ
ンプリング同期が成立する。この同期化の模様を図８に
示す。

【００７０】５．１ ＳＡ遅延時間 サンプリングクロック（ＳＰＣＬＫ）従属同期完了後、
各局は端子データ多重を開始する。この時点で、全局一
致したポインタ管理による、端子データのアクセス可能
になっているので、親局は共通フレームで、このマルチ
フレームＭＦには、送信バッファ上の、どのエリアのデ
ータを多重すればよいかを指示する。この値が、共通フ
レームにのみ位置するＳＡ遅延時間フィールドに格納さ
れる。

【００７１】ＳＡ遅延時間は、親局が確実にデータを多
重できる、最新のサンプリングナンバを表す。

【００７２】図９に示すように、ＳＡ遅延時間は回線の
伝送遅延量により、ロードされる値が異なる。

【００７３】図９の左側では、遅延時間が短いので、例
えば親局は、マルチフレームＭＦ２にはＳＰ０のデータ
は確実に多重できる。それに対し、図９の右側では、マ
ルチフレームＭＦ２には同期点ＳＰ１０のデータが多重
可能となる。これは、伝送遅延時間が長くなるほど、フ
レームが折返局に到達する時間が長くなり、その結果Ｍ
Ｆ２に対応するＳＰ２が、相対的に遅れるためである。

【００７４】５．２ ＳＡ遅延時間の算出 サンプリングアドレスＳＡｎのマルチフレームに、親局
が設定するＳＡ遅延時間値は、親局の伝送遅延時間値は
１／２を、マルチフレーム換算した値となる。換算値を
ｍとすると、ｎ−ｍが、ＳＡｎ送信直前のＳＰナンバに
なる。マルチフレームタイミングと、サンプリングタイ
ミングとの非同期性を考慮して、さらに−１する。

【００７５】図９の左側では、ｍ＝１になるので、ｎ＝
２とするとＳＰナンバは０になる。同様に、図９の右側
では、ｍ＝３で、ｎ＝２のときＳＰナンバは１０であ
る。

【００７６】５．３ 端子データ同期のハンドシェイク サンプリング同期処理過程において、ＳＡ遅延時間を設
定することにより、各局が有効端子データの多重を開始
する。この時のハンドシェイクに、共通フレーム内に定
義されているＵＬフラグ（同期確認フラグ）を使用す
る。Ｆ／Ｗ処理は次の手順で行う。（図１０の１０９〜
１１１参照） 親局送信時 ＵＬフラグをレディ状態・ＳＡ遅延時間を無効値に設定
して、共通フレームを送信する。 各子局 サンプリング同期未完のうちは、ＵＬフラグをアンレデ
ィ（サンプリング同期未確立）にして送出する。

【００７７】サンプリング同期完了（ＤＰＬＬステータ
スが同期完了＋保護時間＋ＳＹＮＣ４強制同期完了）
で、ＵＬフラグをレディ（サンプリング同期確立）状態
で送出。

【００７８】ＳＡ遅延時間が無効値のうちは、ダミーの
端子データを多重 親局受信時 ＵＬフラグをアンレディ状態で受信：サンプリング同期
未完の局がある。

【００７９】ＵＬフラグをレディ状態で受信：全局、サ
ンプリング同期完了。

【００８０】この後、ＳＡ遅延時間を有効値に設定す
る。

【００８１】各子局＋親局 有効なＳＡ遅延時間を受けて、値に対応する、送信バッ
ファの端子データを多重する。

【００８２】

【発明の効果】本発明は、上述のとおり構成されている
ので、次に記載する効果を奏する。

【００８３】（１）親局交代時及び、初期段階における
サンプリング同期ずれに対し、各子局側が時間をかけて
収束することにより、一定周期処理の時間歪を小さくで
きる。

【００８４】（２）各子局が、同一方式にて収束するの
で、効率的にサンプリング点を同一化することができ
る。

【００８５】（３）ＤＰＬＬ回路を使用しているため、
引っ込み時間が高速化できる。

【図面の簡単な説明】

【図１】サンプリング同期関連回路のブロック図。

【図２】往復の伝送時間を示すグラフ。

【図３】基準クロック生成部のブロック図。

【図４】伝送遅延時間とカウンタ値のタイミング図。

【図５】補正値の算出の説明図。

【図６】従属同期部のブロック図。

【図７】信号のタイミング図。

【図８】同期化の説明図。

【図９】多重フレームの伝送時間とサンプリング同期信
号の関係を示すグラフ。

【図１０】サンプリング同期化の処理フロー図。

【図１１】ＰＣＭ電流作動リレーの伝送路の形態図。

【図１２】フレームフォーマットの説明図。

【図１３】局の基本構成を示すブロック図。

【図１４】データ多重化の流れの説明図。

【符号の説明】

１…基準ブロック生成部 ２…ベースクロック源 ３…従属同期部 ４…ＳＹＮＣ信号生成部 １０…伝送遅延測定カウンタ １１…ＳＡラッチ部 １２…下り多重部の受信ＳＡ保持用レジスタ １３…下り多重部のラッチ用カウンタ １４…上り分離部の受信ＳＡ保持用レジスタ １５…上り分離部のラッチ用カウンタ １６…補正値算出部 １７…ＳＡ−補正値テーブル １８…コンパレータ ３１…分周器 ３２…位相比較部 ＭＳ…親局 ＲＳ０〜ＲＳ４…リモート局（子局）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 親局と複数の子局及びそれらを接続する
   シリアル伝送路からなるネットワークシステムをベース
   とするデータ多重方式のＰＣＭ電流リレーのデータサン
   プリングクロックを同期化させる、ＰＣＭリレーにおけ
   るサンプリング同期方式において、 各局に、伝送遅延時間を各共通フレーム内のサンプリン
   グアドレスの送，受信を基準に測定してその中間点をサ
   ンプリングクロックの基準とする基準クロック生成手段
   と、 伝送レートのベースクロックをＤＰＬＬ制御にて基準ク
   ロックにサンプリングクロックを同期化させる従属同期
   化させる手段と、を設けたことを特徴とするＰＣＭリレ
   ーにおけるサンプリング同期方式。
2. 【請求項２】 請求項１において、基準クロック生成手
   段が、 ベースクロックをカウントする１スーパーフレーム時間
   の周期を持つ伝送遅延測定カウンタと、 下りデータの多重部に設けられ、共通フレーム内サンプ
   リングアドレスを送信したタイミングでそのサンプリン
   グアドレス値とその時の前記カウンタ値をラッチする手
   段と、 上りデータの分離部に設けられ、共通フレーム内サンプ
   リングアドレスを分離したタイミングで、サンプリング
   アドレス値をラッチする手段と、 前記サンプリングアドレス値に対応するバッファを持
   ち、前記各割り込みに対応したサンプリングアドレスの
   指すバッファに割り込み発生時のカウント値の平均値を
   補正値として格納する手段と、 前記バッファの値が設定され、前記カウンタのカウント
   値が設定値と一致すると基準クロックを発生する比較手
   段と、からなることを特徴としたＰＣＭリレーにおける
   サンプリング同期方式。
3. 【請求項３】 請求項１又は２において、親局に有効端
   子データの多重を開始するためのハンドシェークに、共
   通フレーム内に定義されているＵＬフラグを使用し、送
   信時ＵＬフラグをレディ状態とし、サンプリングアドレ
   ス遅延時間を無効に設定して共通フレームを送出する手
   段を設け、 子局に、有効端子データの多重を開始する時のハンドシ
   ェークに、共通クレーム内に定義されているＵＬフラグ
   を使用し、サンプリング同期未完のうちは、ＵＬフラグ
   をアンレディにして送出し、サンプリング同期化完了
   で、ＵＬフラグをレディ状態で送出する手段を設け、た
   ことを特徴としたＰＣＭリレーにおけるサンプリング同
   期方式。