JPH1055310A - キャッシュ・サブアレイ・アービトレーションの改良 - Google Patents
キャッシュ・サブアレイ・アービトレーションの改良Info
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- JPH1055310A JPH1055310A JP9096265A JP9626597A JPH1055310A JP H1055310 A JPH1055310 A JP H1055310A JP 9096265 A JP9096265 A JP 9096265A JP 9626597 A JP9626597 A JP 9626597A JP H1055310 A JPH1055310 A JP H1055310A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0851—Cache with interleaved addressing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 保留命令中の任意のメモリ・アクセス要求で
必要なデータを事前取出しするためにプロセッサ命令の
保留線から複数のアドレス・オペランドを受け取るため
のキャッシュ・サブアレイ・アービトレーション回路を
提供する。 【解決手段】 このサブアレイ・アービトレーション回
路は、キャッシュ内のメモリ位置に対応する少なくとも
２つのアドレスを比較し、どのサブアレイにメモリ位置
が存在するかを判定する。２つのメモリ位置が同一サブ
アレイ内に存在する場合、アービトレーション回路は優
先順位が高い方のアドレスをそのサブアレイに送る。受
け取ったアドレス・オペランドがキャッシュ・ミスの実
アドレスである場合、アービトレーション回路は他の事
前取出しメモリ・アクセス要求より前にキャッシュ・ミ
ス・アドレスをそのサブアレイに送る。
必要なデータを事前取出しするためにプロセッサ命令の
保留線から複数のアドレス・オペランドを受け取るため
のキャッシュ・サブアレイ・アービトレーション回路を
提供する。 【解決手段】 このサブアレイ・アービトレーション回
路は、キャッシュ内のメモリ位置に対応する少なくとも
２つのアドレスを比較し、どのサブアレイにメモリ位置
が存在するかを判定する。２つのメモリ位置が同一サブ
アレイ内に存在する場合、アービトレーション回路は優
先順位が高い方のアドレスをそのサブアレイに送る。受
け取ったアドレス・オペランドがキャッシュ・ミスの実
アドレスである場合、アービトレーション回路は他の事
前取出しメモリ・アクセス要求より前にキャッシュ・ミ
ス・アドレスをそのサブアレイに送る。
Description
【０００１】
【発明の属する技術分野】この開示は、一般にデータ処
理システムに関し、具体的には同一キャッシュ・メモリ
内の各種サブアレイから一度に複数の命令を取り出すこ
とができる処理システムに関する。
理システムに関し、具体的には同一キャッシュ・メモリ
内の各種サブアレイから一度に複数の命令を取り出すこ
とができる処理システムに関する。
【０００２】
【従来の技術】最新のマイクロプロセッサ・システムで
は、技術の改良が続くにつれて、プロセッサ・サイクル
時間が減少し続けている。また、推論実行、パイプライ
ンの深さの増加、実行エレメントの増加などの設計技法
により、処理システムのパフォーマンスが引き続き改良
されている。パフォーマンスの改良により、プロセッサ
はより速い速度でメモリからデータとメモリを要求する
ので、メモリ・インタフェースにかかる負担が重くな
る。処理システムのパフォーマンスを上昇させるため、
キャッシュ・メモリ・システムが実現されることが多
い。
は、技術の改良が続くにつれて、プロセッサ・サイクル
時間が減少し続けている。また、推論実行、パイプライ
ンの深さの増加、実行エレメントの増加などの設計技法
により、処理システムのパフォーマンスが引き続き改良
されている。パフォーマンスの改良により、プロセッサ
はより速い速度でメモリからデータとメモリを要求する
ので、メモリ・インタフェースにかかる負担が重くな
る。処理システムのパフォーマンスを上昇させるため、
キャッシュ・メモリ・システムが実現されることが多
い。
【０００３】キャッシュ・メモリを使用する処理システ
ムは、当技術分野では周知のものである。キャッシュ・
メモリは、非常に高速のメモリ・デバイスであって、最
小限の待ち時間で現行プログラムおよびデータをプロセ
ッサ（ここでは「ＣＰＵ」ともいう）が使用できるよう
にすることにより、データ処理システムの速度を増加す
るものである。大規模オンチップ・キャッシュ（Ｌ１キ
ャッシュまたは１次キャッシュ）を実現するとメモリ待
ち時間の短縮に役立つが、これは、より大規模なオフチ
ップ・キャッシュ（Ｌ２キャッシュまたは２次キャッシ
ュ）により増強される場合が多い。
ムは、当技術分野では周知のものである。キャッシュ・
メモリは、非常に高速のメモリ・デバイスであって、最
小限の待ち時間で現行プログラムおよびデータをプロセ
ッサ（ここでは「ＣＰＵ」ともいう）が使用できるよう
にすることにより、データ処理システムの速度を増加す
るものである。大規模オンチップ・キャッシュ（Ｌ１キ
ャッシュまたは１次キャッシュ）を実現するとメモリ待
ち時間の短縮に役立つが、これは、より大規模なオフチ
ップ・キャッシュ（Ｌ２キャッシュまたは２次キャッシ
ュ）により増強される場合が多い。
【０００４】キャッシュ・メモリ・システムの陰にある
主な利点は、最も頻繁にアクセスされる命令とデータを
高速キャッシュ・メモリ内に保持することにより、処理
システム全体の平均メモリ・アクセス時間がキャッシュ
のアクセス時間に近づくという点である。キャッシュ・
メモリはメイン・メモリのサイズのうちの小さい断片に
すぎないが、「参照のローカル性」というプログラムの
特性により、メモリ要求の大きい断片が高速キャッシュ
・メモリで正常に検出される。この特性により、所与の
時間間隔中のメモリ参照は局部限定されたいくつかのメ
モリ区域に制限されがちである。
主な利点は、最も頻繁にアクセスされる命令とデータを
高速キャッシュ・メモリ内に保持することにより、処理
システム全体の平均メモリ・アクセス時間がキャッシュ
のアクセス時間に近づくという点である。キャッシュ・
メモリはメイン・メモリのサイズのうちの小さい断片に
すぎないが、「参照のローカル性」というプログラムの
特性により、メモリ要求の大きい断片が高速キャッシュ
・メモリで正常に検出される。この特性により、所与の
時間間隔中のメモリ参照は局部限定されたいくつかのメ
モリ区域に制限されがちである。
【０００５】キャッシュ・メモリの基本動作は周知であ
る。ＣＰＵからメモリへのアクセスが必要になると、キ
ャッシュが検査される。ＣＰＵがアドレス指定したワー
ドがキャッシュ内で見つかった場合、そのワードが高速
メモリから読み取られる。ＣＰＵがアドレス指定したワ
ードがキャッシュ内で見つからなかった場合、そのワー
ドを読み取るためにメイン・メモリがアクセスされる。
次に、アクセス中のワードを含む１ブロック分のワード
がメイン・メモリからキャッシュ・メモリに転送され
る。このようにして追加のデータがキャッシュに転送
（事前取出し）されるので、今後のメモリ参照により高
速キャッシュ・メモリで必要なワードが見つかる可能性
が高くなる。
る。ＣＰＵからメモリへのアクセスが必要になると、キ
ャッシュが検査される。ＣＰＵがアドレス指定したワー
ドがキャッシュ内で見つかった場合、そのワードが高速
メモリから読み取られる。ＣＰＵがアドレス指定したワ
ードがキャッシュ内で見つからなかった場合、そのワー
ドを読み取るためにメイン・メモリがアクセスされる。
次に、アクセス中のワードを含む１ブロック分のワード
がメイン・メモリからキャッシュ・メモリに転送され
る。このようにして追加のデータがキャッシュに転送
（事前取出し）されるので、今後のメモリ参照により高
速キャッシュ・メモリで必要なワードが見つかる可能性
が高くなる。
【０００６】キャッシュの使用により、コンピュータ・
システムの平均メモリ・アクセス時間を大幅に改善する
ことができる。キャッシュ・メモリのパフォーマンス
は、「ヒット率」という数量で測定される場合が多い。
ＣＰＵがメモリにアクセスし、キャッシュ内でそのワー
ドを見つけると、結果的にキャッシュ「ヒット」にな
る。キャッシュ・メモリではなくメイン・メモリでその
ワードが見つかった場合は、結果的にキャッシュ「ミ
ス」になる。ほとんどの時間、ＣＰＵがメイン・メモリ
ではなくキャッシュ内でそのワードを見つけた場合は、
結果的にヒット率が高くなり、平均アクセス時間は高速
キャッシュ・メモリのアクセス時間に近くなる。
システムの平均メモリ・アクセス時間を大幅に改善する
ことができる。キャッシュ・メモリのパフォーマンス
は、「ヒット率」という数量で測定される場合が多い。
ＣＰＵがメモリにアクセスし、キャッシュ内でそのワー
ドを見つけると、結果的にキャッシュ「ヒット」にな
る。キャッシュ・メモリではなくメイン・メモリでその
ワードが見つかった場合は、結果的にキャッシュ「ミ
ス」になる。ほとんどの時間、ＣＰＵがメイン・メモリ
ではなくキャッシュ内でそのワードを見つけた場合は、
結果的にヒット率が高くなり、平均アクセス時間は高速
キャッシュ・メモリのアクセス時間に近くなる。
【０００７】待ち時間を短縮するための時間より先に、
オンチップＬ１キャッシュにメモリ・データを供給しよ
うとして、事前取出し技法が実施される場合が多い。プ
ロセッサが必要としたときに命令とデータのコピーが必
ずＬ１キャッシュ内にあるように、十分早い時点で前も
って命令とデータを事前取出しすることが理想的であ
る。命令やデータの事前取出しは当技術分野では周知の
ものである。しかし、既存の事前取出し技法では、命令
やデータの事前取出しが時期尚早の場合が多い。命令や
データを事前取出しし、事前取出しした命令やデータを
使用しない場合の問題には２つの面がある。第１に、事
前取出ししたデータにより、プロセッサが必要とするデ
ータが置換されている可能性がある。第２に、事前取出
しメモリ・アクセスにより、後続のプロセッサ・キャッ
シュ再ロードが事前取出しアクセスを待ち、その結果、
必要なデータの待ち時間が増加している可能性がある。
どちらの影響もＣＰＵの効率を低下させるものである。
オンチップＬ１キャッシュにメモリ・データを供給しよ
うとして、事前取出し技法が実施される場合が多い。プ
ロセッサが必要としたときに命令とデータのコピーが必
ずＬ１キャッシュ内にあるように、十分早い時点で前も
って命令とデータを事前取出しすることが理想的であ
る。命令やデータの事前取出しは当技術分野では周知の
ものである。しかし、既存の事前取出し技法では、命令
やデータの事前取出しが時期尚早の場合が多い。命令や
データを事前取出しし、事前取出しした命令やデータを
使用しない場合の問題には２つの面がある。第１に、事
前取出ししたデータにより、プロセッサが必要とするデ
ータが置換されている可能性がある。第２に、事前取出
しメモリ・アクセスにより、後続のプロセッサ・キャッ
シュ再ロードが事前取出しアクセスを待ち、その結果、
必要なデータの待ち時間が増加している可能性がある。
どちらの影響もＣＰＵの効率を低下させるものである。
【０００８】さらに、積極的にＬ１キャッシュにデータ
を事前取出しすると、推論的に事前取出ししたデータに
よって、近い将来必要になりそうなＬ２キャッシュ内の
複数行が置換される可能性がある。事前取出しした行が
あまり使用されない場合、ストア操作によって変更され
ない場合、あるいはプログラムによってまったく使用さ
れない場合（不良推測事前取出しの場合）でも、このよ
うな事態になる可能性がある。また、積極的な事前取出
し方式でＬ１キャッシュに事前取出ししたデータによっ
て、Ｌ２キャッシュ内のデータをスラッシング（置換）
することもできる。
を事前取出しすると、推論的に事前取出ししたデータに
よって、近い将来必要になりそうなＬ２キャッシュ内の
複数行が置換される可能性がある。事前取出しした行が
あまり使用されない場合、ストア操作によって変更され
ない場合、あるいはプログラムによってまったく使用さ
れない場合（不良推測事前取出しの場合）でも、このよ
うな事態になる可能性がある。また、積極的な事前取出
し方式でＬ１キャッシュに事前取出ししたデータによっ
て、Ｌ２キャッシュ内のデータをスラッシング（置換）
することもできる。
【０００９】最新のキャッシュ・メモリでは、通常、単
一サイクル中に複数回のメモリ・アクセスが行われる。
これは、複数のアレイまたは「サブアレイ」でキャッシ
ュ・メモリを実現することによって行われる。複数のア
ドレスがまとめてキャッシュ・メモリに到達した場合、
各サブアレイごとに優先順位が最も高いソースから発生
したアドレスが選択される。サブアレイ向けのアドレス
が１つだけである場合、優先順位の決定は一切不要であ
る。
一サイクル中に複数回のメモリ・アクセスが行われる。
これは、複数のアレイまたは「サブアレイ」でキャッシ
ュ・メモリを実現することによって行われる。複数のア
ドレスがまとめてキャッシュ・メモリに到達した場合、
各サブアレイごとに優先順位が最も高いソースから発生
したアドレスが選択される。サブアレイ向けのアドレス
が１つだけである場合、優先順位の決定は一切不要であ
る。
【００１０】積極的取出しの障害の中には、アドレス生
成の方法に関するものもある。多くのアーキテクチャで
は、アドレス・オペランドを算術操作することにより、
メモリ・アクセスのためにアドレスが生成される。たと
えば、ロード操作では、２つのオペランドをまとめて加
算して、取り出すべきメモリ・データの有効アドレスを
形成することが必要になる可能性がある。一方のアドレ
ス・オペランドは汎用レジスタ（ＧＰＲ）Ａから読み取
ったものであり、もう一方はＧＰＲ Ｂから読み取った
ものである可能性がある。メモリ内の有効アドレス（Ｅ
Ａ）を入手するために加算操作を行わなければならな
い。
成の方法に関するものもある。多くのアーキテクチャで
は、アドレス・オペランドを算術操作することにより、
メモリ・アクセスのためにアドレスが生成される。たと
えば、ロード操作では、２つのオペランドをまとめて加
算して、取り出すべきメモリ・データの有効アドレスを
形成することが必要になる可能性がある。一方のアドレ
ス・オペランドは汎用レジスタ（ＧＰＲ）Ａから読み取
ったものであり、もう一方はＧＰＲ Ｂから読み取った
ものである可能性がある。メモリ内の有効アドレス（Ｅ
Ａ）を入手するために加算操作を行わなければならな
い。
【００１１】
【発明が解決しようとする課題】しかし、積極的な実施
態様では、アドレス生成がサイクル・リミッタになる。
このような２つのロード操作をまとめて試行した場合、
２つのＥＡを入手するために２回の別個の加算操作（Ｅ
Ａ０＝ＧＰＲ Ａ＋ＧＰＲ ＢとＥＡ１＝ＧＰＲＣ＋Ｇ
ＰＲ Ｄ）を行わなければならず、次に２つのＥＡを検
査して、各ＥＡがキャッシュ内の同一サブアレイにアク
セスしているかどうかを判定しなければならない。同一
サブアレイにアクセスしている場合、２つのＥＡのアー
ビトレーションを行って、どちらが優先順位を受け取る
かを判定しなければならない。キャッシュ・サブアレイ
間のアービトレーションに要する時間を最小限にすると
有利である。
態様では、アドレス生成がサイクル・リミッタになる。
このような２つのロード操作をまとめて試行した場合、
２つのＥＡを入手するために２回の別個の加算操作（Ｅ
Ａ０＝ＧＰＲ Ａ＋ＧＰＲ ＢとＥＡ１＝ＧＰＲＣ＋Ｇ
ＰＲ Ｄ）を行わなければならず、次に２つのＥＡを検
査して、各ＥＡがキャッシュ内の同一サブアレイにアク
セスしているかどうかを判定しなければならない。同一
サブアレイにアクセスしている場合、２つのＥＡのアー
ビトレーションを行って、どちらが優先順位を受け取る
かを判定しなければならない。キャッシュ・サブアレイ
間のアービトレーションに要する時間を最小限にすると
有利である。
【００１２】
【課題を解決するための手段】本発明は、サブアレイ選
択に関連するオペランド・データを受け取り、アービト
レーション回路内でオペランドの算術操作を繰り返す。
本発明の一実施例は、キャッシュ・メモリが受ける少な
くとも２回のメモリ・アクセス間でアービトレーション
（調停）を行うためのサブアレイ・アービトレーション
回路を含む。このサブアレイ・アービトレーション回路
は、第１のアドレスと第２のアドレスとを受け取り、キ
ャッシュ・メモリ内の第１のメモリ位置に関連する第１
の有効アドレスを生成するための第１の加算器と、第３
のアドレスと第４のアドレスとを受け取り、キャッシュ
・メモリ内の第２のメモリ位置に関連する第２の有効ア
ドレスを生成するための第２の加算器とを含む。このサ
ブアレイ・アービトレーションは、第１のメモリ位置と
第２のメモリ位置がキャッシュ・メモリの別個のサブア
レイに存在するかどうかを判定するための優先順位回路
をさらに含む。第１のメモリ位置と第２のメモリ位置が
別個のサブアレイに存在する場合、サブアレイ・アービ
トレーション回路は、第１の有効アドレスを第１のサブ
アレイに送り、第２の有効アドレスを第２のサブアレイ
に送る。
択に関連するオペランド・データを受け取り、アービト
レーション回路内でオペランドの算術操作を繰り返す。
本発明の一実施例は、キャッシュ・メモリが受ける少な
くとも２回のメモリ・アクセス間でアービトレーション
（調停）を行うためのサブアレイ・アービトレーション
回路を含む。このサブアレイ・アービトレーション回路
は、第１のアドレスと第２のアドレスとを受け取り、キ
ャッシュ・メモリ内の第１のメモリ位置に関連する第１
の有効アドレスを生成するための第１の加算器と、第３
のアドレスと第４のアドレスとを受け取り、キャッシュ
・メモリ内の第２のメモリ位置に関連する第２の有効ア
ドレスを生成するための第２の加算器とを含む。このサ
ブアレイ・アービトレーションは、第１のメモリ位置と
第２のメモリ位置がキャッシュ・メモリの別個のサブア
レイに存在するかどうかを判定するための優先順位回路
をさらに含む。第１のメモリ位置と第２のメモリ位置が
別個のサブアレイに存在する場合、サブアレイ・アービ
トレーション回路は、第１の有効アドレスを第１のサブ
アレイに送り、第２の有効アドレスを第２のサブアレイ
に送る。
【００１３】本発明の他の実施例では、複数のサブアレ
イを含むキャッシュ・メモリが受け取る第１のメモリ・
アクセス要求と第２のメモリ・アクセス要求とのアービ
トレーションを行うためのアービトレーション回路が開
示されているが、このアービトレーション回路は、第１
のメモリ・アクセス要求に関連する第１のアドレスと第
２のアドレスとを受け取り、キャッシュ・メモリ内の第
１のメモリ位置に関連する第１の有効アドレスを生成す
るための第１の加算器と、キャッシュ・メモリ内の第２
のメモリ位置にアクセスするための第２のメモリ・アク
セス要求に関連する第３のアドレスを受け取るための回
路と、第１のメモリ位置と第２のメモリ位置がキャッシ
ュ・メモリの別個のサブアレイ内に位置するかどうかを
判定するための優先順位判定回路とを含む。このサブア
レイ・アービトレーションは、第１のメモリ位置と第２
のメモリ位置がキャッシュ・メモリの別個のサブアレイ
に存在するかどうかを判定するための優先順位回路をさ
らに含む。第１のメモリ位置と第２のメモリ位置が別個
のサブアレイに存在する場合、サブアレイ・アービトレ
ーション回路は、第１の有効アドレスを第１のサブアレ
イに送り、第３のアドレスを第２のサブアレイに送る。
イを含むキャッシュ・メモリが受け取る第１のメモリ・
アクセス要求と第２のメモリ・アクセス要求とのアービ
トレーションを行うためのアービトレーション回路が開
示されているが、このアービトレーション回路は、第１
のメモリ・アクセス要求に関連する第１のアドレスと第
２のアドレスとを受け取り、キャッシュ・メモリ内の第
１のメモリ位置に関連する第１の有効アドレスを生成す
るための第１の加算器と、キャッシュ・メモリ内の第２
のメモリ位置にアクセスするための第２のメモリ・アク
セス要求に関連する第３のアドレスを受け取るための回
路と、第１のメモリ位置と第２のメモリ位置がキャッシ
ュ・メモリの別個のサブアレイ内に位置するかどうかを
判定するための優先順位判定回路とを含む。このサブア
レイ・アービトレーションは、第１のメモリ位置と第２
のメモリ位置がキャッシュ・メモリの別個のサブアレイ
に存在するかどうかを判定するための優先順位回路をさ
らに含む。第１のメモリ位置と第２のメモリ位置が別個
のサブアレイに存在する場合、サブアレイ・アービトレ
ーション回路は、第１の有効アドレスを第１のサブアレ
イに送り、第３のアドレスを第２のサブアレイに送る。
【００１４】上記の説明では、以下のキャッシュ・サブ
アレイ・アービトレーション回路の詳細説明がさらによ
く理解されるように、本発明の特徴および技術的利点を
かなり大まかに概説している。本発明の請求の範囲の主
題を形成するキャッシュ・サブアレイ・アービトレーシ
ョン回路のその他の特徴および利点については、以下に
説明する。当業者であれば、ここに開示する概念および
具体的な実施例は、本発明の目的を実施するためにその
他の構造を変更または設計するための基礎として容易に
利用できることに留意されたい。また、当業者であれ
ば、このような同等構造が特許請求の範囲に記載した本
発明の精神および範囲を逸脱しないことにも留意された
い。
アレイ・アービトレーション回路の詳細説明がさらによ
く理解されるように、本発明の特徴および技術的利点を
かなり大まかに概説している。本発明の請求の範囲の主
題を形成するキャッシュ・サブアレイ・アービトレーシ
ョン回路のその他の特徴および利点については、以下に
説明する。当業者であれば、ここに開示する概念および
具体的な実施例は、本発明の目的を実施するためにその
他の構造を変更または設計するための基礎として容易に
利用できることに留意されたい。また、当業者であれ
ば、このような同等構造が特許請求の範囲に記載した本
発明の精神および範囲を逸脱しないことにも留意された
い。
【００１５】
【発明の実施の形態】本発明の原理およびその利点は、
添付図面の図１〜６に示す実施例を参照すれば最もよく
理解できるが、これらの図では同様の番号は同様の構成
部分を示している。
添付図面の図１〜６に示す実施例を参照すれば最もよく
理解できるが、これらの図では同様の番号は同様の構成
部分を示している。
【００１６】次に図１を参照すると、同図には、本発明
を有利に実施する処理システムが示されている。マルチ
プロセッサ・システム１０は、システム・バス４５に機
能的に接続されたいくつかの処理ユニット２０、３０、
４０を含む。ただし、マルチプロセッサ・システム１０
内では処理ユニットをいくつでも使用できることに留意
されたい。また、システム・バス４５にはメモリ制御装
置５０も接続され、これがメイン・メモリ・ストア６０
へのアクセスを制御する。メモリ制御装置５０は入出力
制御装置５２にも結合され、これは入出力装置５４に結
合されている。処理ユニット２０、３０、４０と、入出
力制御装置５２と、入出力装置５４は、いずれもここで
はバス装置とも呼ぶことができる。図示の通り、各処理
ユニット２０、３０、４０は、１つのプロセッサとＬ１
キャッシュ１１０、７２、８２をそれぞれ含むことがで
きる。Ｌ１（１次）キャッシュはそれぞれのプロセッサ
と同じチップ上に位置することができる。一実施例のＬ
１キャッシュは、本発明によるサブアレイ・アービトレ
ーション回路を含む。また、処理ユニット２０、３０、
４０には、Ｌ２（２次）キャッシュ１２０、７４、８４
がそれぞれ結合されている。各Ｌ２キャッシュは、それ
が接続されているプロセッサを介してシステム・バス４
５に接続されている。
を有利に実施する処理システムが示されている。マルチ
プロセッサ・システム１０は、システム・バス４５に機
能的に接続されたいくつかの処理ユニット２０、３０、
４０を含む。ただし、マルチプロセッサ・システム１０
内では処理ユニットをいくつでも使用できることに留意
されたい。また、システム・バス４５にはメモリ制御装
置５０も接続され、これがメイン・メモリ・ストア６０
へのアクセスを制御する。メモリ制御装置５０は入出力
制御装置５２にも結合され、これは入出力装置５４に結
合されている。処理ユニット２０、３０、４０と、入出
力制御装置５２と、入出力装置５４は、いずれもここで
はバス装置とも呼ぶことができる。図示の通り、各処理
ユニット２０、３０、４０は、１つのプロセッサとＬ１
キャッシュ１１０、７２、８２をそれぞれ含むことがで
きる。Ｌ１（１次）キャッシュはそれぞれのプロセッサ
と同じチップ上に位置することができる。一実施例のＬ
１キャッシュは、本発明によるサブアレイ・アービトレ
ーション回路を含む。また、処理ユニット２０、３０、
４０には、Ｌ２（２次）キャッシュ１２０、７４、８４
がそれぞれ結合されている。各Ｌ２キャッシュは、それ
が接続されているプロセッサを介してシステム・バス４
５に接続されている。
【００１７】Ｌ１およびＬ２キャッシュの各対は、通
常、直列に関連している。Ｌ１キャッシュはストアイン
またはライトスルーとして実現することができるが、そ
れより大きく低速のＬ２キャッシュはライトバック・キ
ャッシュとして実現される。Ｌ１およびＬ２両方のキャ
ッシュ制御装置は、処理ユニットの一部として物理的に
実現され、処理ユニット内部のバスを介して接続されて
いる。あるいは、Ｌ２キャッシュ制御装置はオフチップ
にすることも可能である。
常、直列に関連している。Ｌ１キャッシュはストアイン
またはライトスルーとして実現することができるが、そ
れより大きく低速のＬ２キャッシュはライトバック・キ
ャッシュとして実現される。Ｌ１およびＬ２両方のキャ
ッシュ制御装置は、処理ユニットの一部として物理的に
実現され、処理ユニット内部のバスを介して接続されて
いる。あるいは、Ｌ２キャッシュ制御装置はオフチップ
にすることも可能である。
【００１８】図２は、Ｌ１キャッシュ１１０に含まれる
キャッシュ・サブアレイ・アービトレーション論理回路
２２０を示している。命令の保留線を走査して、取り出
すべきデータの有効アドレス（ＥＡ）を決定するために
２つのレジスタの内容の加算が必要になりそうなロード
操作がないかどうか確認する。図示の例では、このよう
な２つの命令が見つかり、汎用レジスタＧＰＲ Ｗ、Ｇ
ＰＲ Ｘ、ＧＰＲ Ｙ、ＧＰＲ Ｚ（図示せず）のそれ
ぞれから２対のアドレス・オペランドＥＡ０Ａ、ＥＡ０
Ｂ、ＥＡ１Ａ、ＥＡ１Ｂを受け取る。場合によっては、
この２対のアドレス・オペランドが異なる２対の汎用レ
ジスタではなく、共通の汎用レジスタを備えている場合
もある。
キャッシュ・サブアレイ・アービトレーション論理回路
２２０を示している。命令の保留線を走査して、取り出
すべきデータの有効アドレス（ＥＡ）を決定するために
２つのレジスタの内容の加算が必要になりそうなロード
操作がないかどうか確認する。図示の例では、このよう
な２つの命令が見つかり、汎用レジスタＧＰＲ Ｗ、Ｇ
ＰＲ Ｘ、ＧＰＲ Ｙ、ＧＰＲ Ｚ（図示せず）のそれ
ぞれから２対のアドレス・オペランドＥＡ０Ａ、ＥＡ０
Ｂ、ＥＡ１Ａ、ＥＡ１Ｂを受け取る。場合によっては、
この２対のアドレス・オペランドが異なる２対の汎用レ
ジスタではなく、共通の汎用レジスタを備えている場合
もある。
【００１９】ＧＰＲ ＷとＧＰＲ Ｘは、有効アドレス
（ＥＡ０）を形成するために加算器２０５によってまと
めて加算する必要がある、ＥＡ０Ａ（０：６３）とＥＡ
０Ｂ（０：６３）という６４ビットのオペランドを含ん
でいる。ＧＰＲ ＹとＧＰＲＺは、有効アドレス（ＥＡ
１）を形成するために加算器２１０によってまとめて加
算する必要がある、ＥＡ１Ａ（０：６３）とＥＡ１Ｂ
（０：６３）という６４ビットのオペランドを含んでい
る。２組のオペランドは両方とも同時にＬ１キャッシュ
１１０に送られる。キャッシュ・サブアレイ・アービト
レーション論理回路２２０は、加算器２０５と２１０に
よって行われる加算の一部分を複写する加算器を含んで
いる。また、キャッシュ・サブアレイ・アービトレーシ
ョン論理回路２２０は、ＥＡ０、ＥＡ１、ＥＡ ＭＩＳ
Ｓのアドレス・ビット間のアービトレーションを行う論
理ゲートも含んでいる。また、図２には、各ＥＡ（ＥＡ
０ＶＡＬＩＤ、ＥＡ１ ＶＡＬＩＤ）、第３のアドレス
・ソースであるＥＡ ＭＩＳＳ、ＥＡ ＭＩＳＳ ＶＡ
ＬＩＤ線のための有効アドレス操作の存在を示す制御線
も示されている。ＥＡ ＭＩＳＳアドレス・ソースは、
キャストアウト操作用のアドレスを含むことができるア
ドレス・バスである。ＥＡ ＭＩＳＳおよびその他のア
ドレス・ソースは、基本ＥＡ対への明白な拡張部分であ
る。本発明では、同一キャッシュ・サブアレイへのＥＡ
０およびＥＡ１キャッシュ・アクセスよりキャッシュ・
ミス（ＥＡ ＭＩＳＳ）の方を優先する。
（ＥＡ０）を形成するために加算器２０５によってまと
めて加算する必要がある、ＥＡ０Ａ（０：６３）とＥＡ
０Ｂ（０：６３）という６４ビットのオペランドを含ん
でいる。ＧＰＲ ＹとＧＰＲＺは、有効アドレス（ＥＡ
１）を形成するために加算器２１０によってまとめて加
算する必要がある、ＥＡ１Ａ（０：６３）とＥＡ１Ｂ
（０：６３）という６４ビットのオペランドを含んでい
る。２組のオペランドは両方とも同時にＬ１キャッシュ
１１０に送られる。キャッシュ・サブアレイ・アービト
レーション論理回路２２０は、加算器２０５と２１０に
よって行われる加算の一部分を複写する加算器を含んで
いる。また、キャッシュ・サブアレイ・アービトレーシ
ョン論理回路２２０は、ＥＡ０、ＥＡ１、ＥＡ ＭＩＳ
Ｓのアドレス・ビット間のアービトレーションを行う論
理ゲートも含んでいる。また、図２には、各ＥＡ（ＥＡ
０ＶＡＬＩＤ、ＥＡ１ ＶＡＬＩＤ）、第３のアドレス
・ソースであるＥＡ ＭＩＳＳ、ＥＡ ＭＩＳＳ ＶＡ
ＬＩＤ線のための有効アドレス操作の存在を示す制御線
も示されている。ＥＡ ＭＩＳＳアドレス・ソースは、
キャストアウト操作用のアドレスを含むことができるア
ドレス・バスである。ＥＡ ＭＩＳＳおよびその他のア
ドレス・ソースは、基本ＥＡ対への明白な拡張部分であ
る。本発明では、同一キャッシュ・サブアレイへのＥＡ
０およびＥＡ１キャッシュ・アクセスよりキャッシュ・
ミス（ＥＡ ＭＩＳＳ）の方を優先する。
【００２０】好ましい実施例のＬ１キャッシュ１１０
は、４ウェイ・インターリーブされている。同一サイク
ル中に有効アドレス（ＥＡ）と実アドレス（ＲＡ）によ
ってデータ・キャッシュをアドレス指定できることは、
当技術分野では周知のことである。ＥＡ（５５：５６）
とＲＡ（３１：３２）によってサブアレイが選択され
る。ＥＡとＲＡが両方とも活動状態で、ＥＡ（５５：５
６）がＲＡ（３１：３２）に等しい場合、この２つのア
ドレスは競合していると言われる。ＥＡとＲＡがともに
同じサブアレイにアクセスしている場合、サブアレイ・
アービトレーション回路は優先順位が低い方のアドレス
をブロックし、サブアレイへのアクセスのうち優先順位
が高い方のアドレスのアクセスを許諾する。１つのアド
レスしかサブアレイにアクセスできないという制約は、
各メモリ・セルごとに１対のビット線しか存在しないと
いう事実によるものである。その結果、単一サイクル中
にそのサブアレイで使用可能にできるのは、サブアレイ
当たり１本のワード線だけになる。
は、４ウェイ・インターリーブされている。同一サイク
ル中に有効アドレス（ＥＡ）と実アドレス（ＲＡ）によ
ってデータ・キャッシュをアドレス指定できることは、
当技術分野では周知のことである。ＥＡ（５５：５６）
とＲＡ（３１：３２）によってサブアレイが選択され
る。ＥＡとＲＡが両方とも活動状態で、ＥＡ（５５：５
６）がＲＡ（３１：３２）に等しい場合、この２つのア
ドレスは競合していると言われる。ＥＡとＲＡがともに
同じサブアレイにアクセスしている場合、サブアレイ・
アービトレーション回路は優先順位が低い方のアドレス
をブロックし、サブアレイへのアクセスのうち優先順位
が高い方のアドレスのアクセスを許諾する。１つのアド
レスしかサブアレイにアクセスできないという制約は、
各メモリ・セルごとに１対のビット線しか存在しないと
いう事実によるものである。その結果、単一サイクル中
にそのサブアレイで使用可能にできるのは、サブアレイ
当たり１本のワード線だけになる。
【００２１】本発明の一実施例では、有効アドレスのア
ーキテクチャ定義は次の通りである。すなわち、ＥＡ
（０：３５）は有効セグメントＩＤであり、ＥＡ（３
６：５１）は有効ページ・インデックスであり、ＥＡ
（５２：６３）は４Ｋの有効ページ・オフセットであ
る。有効アドレスは、データ・キャッシュ・アレイで次
のように使用される。 ＥＣＡＭ サブアレイ ダブル・ワード バイト・オフセット 未使用 タグ 選択 選択 未使用 EA(0:43) EA(43:54) EA(55:56) EA(57:60) EA(61:63) ＥＡ（６０）は偶数または奇数ダブル・ワードを選択す
るものである。ＥＡ（５７：５９）は８つの偶数または
奇数ダブル・ワードから１つを選択するものである。
ーキテクチャ定義は次の通りである。すなわち、ＥＡ
（０：３５）は有効セグメントＩＤであり、ＥＡ（３
６：５１）は有効ページ・インデックスであり、ＥＡ
（５２：６３）は４Ｋの有効ページ・オフセットであ
る。有効アドレスは、データ・キャッシュ・アレイで次
のように使用される。 ＥＣＡＭ サブアレイ ダブル・ワード バイト・オフセット 未使用 タグ 選択 選択 未使用 EA(0:43) EA(43:54) EA(55:56) EA(57:60) EA(61:63) ＥＡ（６０）は偶数または奇数ダブル・ワードを選択す
るものである。ＥＡ（５７：５９）は８つの偶数または
奇数ダブル・ワードから１つを選択するものである。
【００２２】本発明の一実施例では、実アドレスのアー
キテクチャ定義は次の通りである。すなわち、ＲＡ
（０：２７）は実ページ番号であり、ＲＡ（２８：３
９）は４Ｋの実ページ・オフセットである。実アドレス
は、データ・キャッシュ・アレイで次のように使用され
る。 ＲＣＡＭ サブアレイ ダブル・ワード バイト・オフセット タグ 選択 選択 未使用 RA(0:30) RA(31:32) RA(33:36) RA(37:39) ＲＡ（３６）は偶数または奇数ダブル・ワードを選択す
るものである。ＲＡ（３３：３５）は８つの偶数または
奇数ダブル・ワードから１つを選択するものである。
キテクチャ定義は次の通りである。すなわち、ＲＡ
（０：２７）は実ページ番号であり、ＲＡ（２８：３
９）は４Ｋの実ページ・オフセットである。実アドレス
は、データ・キャッシュ・アレイで次のように使用され
る。 ＲＣＡＭ サブアレイ ダブル・ワード バイト・オフセット タグ 選択 選択 未使用 RA(0:30) RA(31:32) RA(33:36) RA(37:39) ＲＡ（３６）は偶数または奇数ダブル・ワードを選択す
るものである。ＲＡ（３３：３５）は８つの偶数または
奇数ダブル・ワードから１つを選択するものである。
【００２３】一実施例では、同一サイクル中に３つのＥ
Ａがキャッシュ・アレイにアクセスすることができる。
この場合、２つのレベルのサブアレイ・アービトレーシ
ョン制御が存在する。第１のレベルのアービトレーショ
ンではＥＡ ＭＵＸを制御する。ＥＡ ＭＵＸは、キャ
ッシュ・サブアレイの１つにアクセスするために、３つ
のＥＡアドレスであるＥＡ０、ＥＡ１、ＥＡ ＭＩＳＳ
から１つを選択するものである。第２のレベルのアービ
トレーションではワード線アクセスを制御する。ＥＡ間
にサブアレイの競合が存在する場合、サブアレイ・アー
ビトレーション論理回路は、優先順位が高い方の要求へ
のアクセスを許諾し、優先順位が低い方の要求を拒否す
る。
Ａがキャッシュ・アレイにアクセスすることができる。
この場合、２つのレベルのサブアレイ・アービトレーシ
ョン制御が存在する。第１のレベルのアービトレーショ
ンではＥＡ ＭＵＸを制御する。ＥＡ ＭＵＸは、キャ
ッシュ・サブアレイの１つにアクセスするために、３つ
のＥＡアドレスであるＥＡ０、ＥＡ１、ＥＡ ＭＩＳＳ
から１つを選択するものである。第２のレベルのアービ
トレーションではワード線アクセスを制御する。ＥＡ間
にサブアレイの競合が存在する場合、サブアレイ・アー
ビトレーション論理回路は、優先順位が高い方の要求へ
のアクセスを許諾し、優先順位が低い方の要求を拒否す
る。
【００２４】図３は、サブアレイ０〜サブアレイ３とい
う４つのキャッシュ・サブアレイの構成を詳細に示した
ものである。各サブアレイは、Ｌ１キャッシュ１１０メ
モリ・アレイの一部分と、そのサブアレイ用のアービト
レーション論理回路（サブアレイ・アービトレーション
論理回路２２０ａ〜２２０ｄ）とを含んでいる。各サブ
アレイ・アービトレーション論理回路２２０ａ〜２２０
ｄは、有効アドレスの１つを適正なキャッシュ・サブア
レイにゲートするためのマルチプレクサ（ＥＡＭＵＸ２
２５ａ〜２２５ｄ）を制御する。したがって、ＥＡ０
（０：６３）とＥＡ１（０：６３）はＬ１キャッシュ１
１０のサブアレイに提示され、サブアレイ０〜サブアレ
イ３のうちの正しいサブアレイが使用可能になる。ＥＡ
０とＥＡ１の両方が同一サブアレイをアドレス指定する
場合は、ＥＡ０が優先される。
う４つのキャッシュ・サブアレイの構成を詳細に示した
ものである。各サブアレイは、Ｌ１キャッシュ１１０メ
モリ・アレイの一部分と、そのサブアレイ用のアービト
レーション論理回路（サブアレイ・アービトレーション
論理回路２２０ａ〜２２０ｄ）とを含んでいる。各サブ
アレイ・アービトレーション論理回路２２０ａ〜２２０
ｄは、有効アドレスの１つを適正なキャッシュ・サブア
レイにゲートするためのマルチプレクサ（ＥＡＭＵＸ２
２５ａ〜２２５ｄ）を制御する。したがって、ＥＡ０
（０：６３）とＥＡ１（０：６３）はＬ１キャッシュ１
１０のサブアレイに提示され、サブアレイ０〜サブアレ
イ３のうちの正しいサブアレイが使用可能になる。ＥＡ
０とＥＡ１の両方が同一サブアレイをアドレス指定する
場合は、ＥＡ０が優先される。
【００２５】本発明の一実施例のＬ１キャッシュ１１０
は１６ウェイ・セット・アソシアティブであり、行サイ
ズは３２バイトである。したがって、下位９アドレス・
ビットであるビット５５：６３は、（１６×３２）＝５
１２の個別バイトのうちの１つの選択バイトをアドレス
指定するために使用する。すなわち、ビット５５および
５６はサブアレイを選択し、ビット５７および５８は各
サブアレイ内のキャッシュ行を選択し、ビット５９〜６
３はその行の３２バイト内の個別バイトを選択する。サ
ブアレイ・アービトレーションを実行するためには、ビ
ット５５と５６の加算から得られる結果ビット（ビット
５６のキャリーインを含む）だけが必要である。本発明
では、これらのビットを使用し、サブアレイ・アービト
レーション論理回路２２０ａ〜ｄ内で計算を実行する。
は１６ウェイ・セット・アソシアティブであり、行サイ
ズは３２バイトである。したがって、下位９アドレス・
ビットであるビット５５：６３は、（１６×３２）＝５
１２の個別バイトのうちの１つの選択バイトをアドレス
指定するために使用する。すなわち、ビット５５および
５６はサブアレイを選択し、ビット５７および５８は各
サブアレイ内のキャッシュ行を選択し、ビット５９〜６
３はその行の３２バイト内の個別バイトを選択する。サ
ブアレイ・アービトレーションを実行するためには、ビ
ット５５と５６の加算から得られる結果ビット（ビット
５６のキャリーインを含む）だけが必要である。本発明
では、これらのビットを使用し、サブアレイ・アービト
レーション論理回路２２０ａ〜ｄ内で計算を実行する。
【００２６】図２および図３に付随する本文が示すよう
に、加算器２０５および２１０においてＥＡ計算を逐次
実行し、サブアレイにゲートするアドレスを選択するこ
とによって発生する遅延は、各サブアレイ内でのサブア
レイ選択に関連するＥＡの小さい部分だけをサブアレイ
・アービトレーション論理回路２２０を計算することに
よって削減される。この計算により、完全なＥＡアドレ
ス計算と同時にＥＡセレクタ（すなわち、ＥＡ ＭＵＸ
２２５ａ〜２２５ｄ）への選択信号が生成される。
に、加算器２０５および２１０においてＥＡ計算を逐次
実行し、サブアレイにゲートするアドレスを選択するこ
とによって発生する遅延は、各サブアレイ内でのサブア
レイ選択に関連するＥＡの小さい部分だけをサブアレイ
・アービトレーション論理回路２２０を計算することに
よって削減される。この計算により、完全なＥＡアドレ
ス計算と同時にＥＡセレクタ（すなわち、ＥＡ ＭＵＸ
２２５ａ〜２２５ｄ）への選択信号が生成される。
【００２７】図４および図５は、ＥＡ０およびＥＡ１を
選択するための算術論理回路を詳細に示している。図４
では、ＥＡ０を入手するために加算すべき２つのアドレ
ス・オペランドはＥＡ０Ａ（０：６３）とＥＡ０Ｂ
（０：６３）である。部分合計Ｘ０は、ＥＡ０が有効で
ある場合にＥＡ０について加算器４１０で作成される。
繰上り予測論理回路４０５はビット５６のキャリーイン
Ｃ０を予測する。Ｃ０とＸ０は、ＥＡ０がどのサブアレ
イ向けかを判定するために使用する。ＥＡ１はＥＡ０よ
り優先順位が低い。したがって、ＥＡ０サブアレイ使用
可能信号であるEA0ENABLE SUB-A1〜EA0 ENABLE SUB-A3
を使用して、ＥＡ１サブアレイ使用可能信号を使用禁止
にする。図４にはＥＡミス論理回路４２０および４３５
が示されているが、それは、キャストアウト操作の方が
ＥＡ０およびＥＡ１の両方の操作より優先されるからで
ある。
選択するための算術論理回路を詳細に示している。図４
では、ＥＡ０を入手するために加算すべき２つのアドレ
ス・オペランドはＥＡ０Ａ（０：６３）とＥＡ０Ｂ
（０：６３）である。部分合計Ｘ０は、ＥＡ０が有効で
ある場合にＥＡ０について加算器４１０で作成される。
繰上り予測論理回路４０５はビット５６のキャリーイン
Ｃ０を予測する。Ｃ０とＸ０は、ＥＡ０がどのサブアレ
イ向けかを判定するために使用する。ＥＡ１はＥＡ０よ
り優先順位が低い。したがって、ＥＡ０サブアレイ使用
可能信号であるEA0ENABLE SUB-A1〜EA0 ENABLE SUB-A3
を使用して、ＥＡ１サブアレイ使用可能信号を使用禁止
にする。図４にはＥＡミス論理回路４２０および４３５
が示されているが、それは、キャストアウト操作の方が
ＥＡ０およびＥＡ１の両方の操作より優先されるからで
ある。
【００２８】図６は、サブアレイ使用可能線とともに生
成される、ＥＡ ＭＵＸ２２５ａ〜ｄ用の使用可能信号
を生成するために使用するＡＮＤおよびＯＲ論理回路を
示している。たとえば、サブアレイ１の場合、マルチプ
レクサＥＡ ＭＵＸ２２５ｂは、信号EA0 ENABLE SUB-A
1またはEA1 ENABLE SUB-A1を使用して、EA0 ENABLE 1ま
たはEA1 ENABLE 1を生成する。サブアレイは、ENABLE S
UB-A1によって使用可能になる。図６では、明瞭にする
ため、ＥＡ０とＥＡ１のバス・アービトレーションだけ
を示し、ＥＡミス・バスは省略されている。
成される、ＥＡ ＭＵＸ２２５ａ〜ｄ用の使用可能信号
を生成するために使用するＡＮＤおよびＯＲ論理回路を
示している。たとえば、サブアレイ１の場合、マルチプ
レクサＥＡ ＭＵＸ２２５ｂは、信号EA0 ENABLE SUB-A
1またはEA1 ENABLE SUB-A1を使用して、EA0 ENABLE 1ま
たはEA1 ENABLE 1を生成する。サブアレイは、ENABLE S
UB-A1によって使用可能になる。図６では、明瞭にする
ため、ＥＡ０とＥＡ１のバス・アービトレーションだけ
を示し、ＥＡミス・バスは省略されている。
【００２９】本発明とその利点について詳細に説明して
きたが、特許請求の範囲に規定した本発明の精神および
範囲を逸脱せずに、様々な変更、代用、改変が可能であ
ることに留意されたい。
きたが、特許請求の範囲に規定した本発明の精神および
範囲を逸脱せずに、様々な変更、代用、改変が可能であ
ることに留意されたい。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３１】（１）複数のサブアレイを含むキャッシュ
・メモリ内で前記キャッシュ・メモリが受け取った第１
のメモリ・アクセス要求と第２のメモリ・アクセス要求
とのアービトレーションを行うためのアービトレーショ
ン回路において、前記アービトレーション回路が、前記
第１のメモリ・アクセス要求に関連する第１のアドレス
と第２のアドレスとを受け取り、前記キャッシュ・メモ
リ内の第１のメモリ位置に関連する第１の部分有効アド
レスを生成するための第１の加算器と、前記第２のメモ
リ・アクセス要求に関連する第３のアドレスと第４のア
ドレスとを受け取り、前記キャッシュ・メモリ内の第２
のメモリ位置に関連する第２の部分有効アドレスを生成
するための第２の加算器と、前記第１のメモリ位置と前
記第２のメモリ位置が前記キャッシュ・メモリの別個の
サブアレイに位置するかどうかを判定するための優先順
位判定回路とを含むことを特徴とする、アービトレーシ
ョン回路。 （２）前記第１のメモリ位置と前記第２のメモリ位置が
別個のサブアレイに位置するという判定に応答して、前
記アービトレーション回路が、前記第１のメモリ・アク
セス要求を前記第１のメモリ位置にアクセスさせ、前記
第２のメモリ・アクセス要求を前記第２のメモリ位置に
アクセスさせることを特徴とする、上記（１）に記載の
アービトレーション回路。 （３）前記第１のメモリ位置と前記第２のメモリ位置が
同一サブアレイに位置するという判定に応答して、前記
アービトレーション回路が、前記第１のメモリ・アクセ
ス要求を前記第１のメモリ位置にアクセスさせることを
特徴とする、上記（１）に記載のアービトレーション回
路。 （４）前記キャッシュ・メモリが４つのサブアレイを含
むことを特徴とする、上記（１）に記載のアービトレー
ション回路。 （５）前記第１のアドレスと前記第２のアドレスが前記
第１のメモリ位置に対応する有効アドレスであり、前記
第３のアドレスと前記第４のアドレスが前記第２のメモ
リ位置に対応する有効アドレスであることを特徴とす
る、上記（１）に記載のアービトレーション回路。 （６）複数のサブアレイを含むキャッシュ・メモリ内で
前記キャッシュ・メモリが受け取った第１のメモリ・ア
クセス要求と第２のメモリ・アクセス要求とのアービト
レーションを行うためのアービトレーション回路におい
て、前記アービトレーション回路が、前記第１のメモリ
・アクセス要求に関連する第１のアドレスと第２のアド
レスとを受け取り、前記キャッシュ・メモリ内の第１の
メモリ位置に関連する第１の部分有効アドレスを生成す
るための第１の加算器と、前記第２のメモリ・アクセス
要求に関連する第３のアドレスを受け取り、前記キャッ
シュ・メモリ内の第２のメモリ位置にアクセスするため
の回路と、前記第１のメモリ位置と前記第２のメモリ位
置が前記キャッシュ・メモリの別個のサブアレイに位置
するかどうかを判定するための優先順位判定回路とを含
むことを特徴とする、アービトレーション回路。 （７）前記第１のメモリ位置と前記第２のメモリ位置が
別個のサブアレイに位置するという判定に応答して、前
記アービトレーション回路が、前記第１のメモリ・アク
セス要求を前記第１のメモリ位置にアクセスさせ、前記
第２のメモリ・アクセス要求を前記第２のメモリ位置に
アクセスさせることを特徴とする、上記（６）に記載の
アービトレーション回路。 （８）前記第１のメモリ位置と前記第２のメモリ位置が
同一サブアレイに位置するという判定に応答して、前記
アービトレーション回路が、前記第１のメモリ・アクセ
ス要求を前記第１のメモリ位置にアクセスさせることを
特徴とする、上記（７）に記載のアービトレーション回
路。 （９）前記第１のアドレスと前記第２のアドレスが前記
第１のメモリ位置に対応する有効アドレスであることを
特徴とする、上記（８）に記載のアービトレーション回
路。 （１０）前記第３のアドレスがキャッシュ・ミス操作に
対応する実アドレスであることを特徴とする、上記
（９）に記載のアービトレーション回路。 （１１）プロセッサと、前記プロセッサに結合されたメ
イン・メモリと、前記プロセッサに関連するキャッシュ
・メモリとを含み、前記キャッシュ・メモリがアービト
レーション回路を含み、前記アービトレーション回路
が、前記プロセッサからの第１のメモリ・アクセス要求
に関連する第１のアドレスと第２のアドレスとを受け取
り、前記キャッシュ・メモリ内の第１のメモリ位置に関
連する第１の部分有効アドレスを生成するための第１の
加算器と、前記プロセッサからの第２のメモリ・アクセ
ス要求に関連する第３のアドレスと第４のアドレスとを
受け取り、前記キャッシュ・メモリ内の第２のメモリ位
置に関連する第２の部分有効アドレスを生成するための
第２の加算器と、前記第１のメモリ位置と前記第２のメ
モリ位置が前記キャッシュ・メモリの別個のサブアレイ
に位置するかどうかを判定するための優先順位判定回路
とを含むことを特徴とする、処理システム。 （１２）前記第１のメモリ位置と前記第２のメモリ位置
が別個のサブアレイに位置するという判定に応答して、
前記アービトレーション回路が、前記第１のメモリ・ア
クセス要求を前記第１のメモリ位置にアクセスさせ、前
記第２のメモリ・アクセス要求を前記第２のメモリ位置
にアクセスさせることを特徴とする、上記（１１）に記
載の処理システム。 （１３）前記第１のメモリ位置と前記第２のメモリ位置
が同一サブアレイに位置するという判定に応答して、前
記アービトレーション回路が、前記第１のメモリ・アク
セス要求を前記第１のメモリ位置にアクセスさせること
を特徴とする、上記（１１）に記載の処理システム。 （１４）前記第１のアドレスと前記第２のアドレスが前
記第１のメモリ位置に対応する有効アドレスであること
を特徴とする、上記（１１）に記載の処理システム。 （１５）前記第３のアドレスと前記第４のアドレスが前
記第２のメモリ位置に対応する有効アドレスであること
を特徴とする、上記（１１）に記載の処理システム。 （１６）プロセッサと、前記プロセッサに関連するキャ
ッシュ・メモリとを含むデータ処理システムにおいて、
第１のメモリ・アクセス要求に関連する第１のアドレス
と第２のアドレスとを前記プロセッサから受け取り、前
記キャッシュ・メモリ内の第１のメモリ位置に関連する
第１の部分有効アドレスを生成するステップと、第２の
メモリ・アクセス要求に関連する第３のアドレスを前記
プロセッサから受け取り、前記キャッシュ・メモリ内の
第２のメモリ位置にアクセスするステップと、前記第１
のメモリ位置と前記第２のメモリ位置が前記キャッシュ
・メモリの別個のサブアレイに位置するかどうかを判定
するステップとを含むことを特徴とする方法。 （１７）前記第１のメモリ位置と前記第２のメモリ位置
が別個のサブアレイに位置するという判定に応答して、
前記第１のメモリ・アクセス要求を前記第１のメモリ位
置にアクセスさせ、前記第２のメモリ・アクセス要求を
前記第２のメモリ位置にアクセスさせるステップをさら
に含むことを特徴とする、上記（１６）に記載の方法。 （１８）前記第１のメモリ位置と前記第２のメモリ位置
が同一サブアレイに位置するという判定に応答して、前
記第１のメモリ・アクセス要求を前記第１のメモリ位置
にアクセスさせるステップをさらに含むことを特徴とす
る、上記（１６）に記載の方法。 （１９）前記第１のアドレスと前記第２のアドレスが前
記第１のメモリ位置に対応する有効アドレスであること
を特徴とする、上記（１６）に記載の方法。 （２０）前記第３のアドレスがキャッシュ・ミス操作に
対応する実アドレスであることを特徴とする、上記（１
６）に記載の方法。
・メモリ内で前記キャッシュ・メモリが受け取った第１
のメモリ・アクセス要求と第２のメモリ・アクセス要求
とのアービトレーションを行うためのアービトレーショ
ン回路において、前記アービトレーション回路が、前記
第１のメモリ・アクセス要求に関連する第１のアドレス
と第２のアドレスとを受け取り、前記キャッシュ・メモ
リ内の第１のメモリ位置に関連する第１の部分有効アド
レスを生成するための第１の加算器と、前記第２のメモ
リ・アクセス要求に関連する第３のアドレスと第４のア
ドレスとを受け取り、前記キャッシュ・メモリ内の第２
のメモリ位置に関連する第２の部分有効アドレスを生成
するための第２の加算器と、前記第１のメモリ位置と前
記第２のメモリ位置が前記キャッシュ・メモリの別個の
サブアレイに位置するかどうかを判定するための優先順
位判定回路とを含むことを特徴とする、アービトレーシ
ョン回路。 （２）前記第１のメモリ位置と前記第２のメモリ位置が
別個のサブアレイに位置するという判定に応答して、前
記アービトレーション回路が、前記第１のメモリ・アク
セス要求を前記第１のメモリ位置にアクセスさせ、前記
第２のメモリ・アクセス要求を前記第２のメモリ位置に
アクセスさせることを特徴とする、上記（１）に記載の
アービトレーション回路。 （３）前記第１のメモリ位置と前記第２のメモリ位置が
同一サブアレイに位置するという判定に応答して、前記
アービトレーション回路が、前記第１のメモリ・アクセ
ス要求を前記第１のメモリ位置にアクセスさせることを
特徴とする、上記（１）に記載のアービトレーション回
路。 （４）前記キャッシュ・メモリが４つのサブアレイを含
むことを特徴とする、上記（１）に記載のアービトレー
ション回路。 （５）前記第１のアドレスと前記第２のアドレスが前記
第１のメモリ位置に対応する有効アドレスであり、前記
第３のアドレスと前記第４のアドレスが前記第２のメモ
リ位置に対応する有効アドレスであることを特徴とす
る、上記（１）に記載のアービトレーション回路。 （６）複数のサブアレイを含むキャッシュ・メモリ内で
前記キャッシュ・メモリが受け取った第１のメモリ・ア
クセス要求と第２のメモリ・アクセス要求とのアービト
レーションを行うためのアービトレーション回路におい
て、前記アービトレーション回路が、前記第１のメモリ
・アクセス要求に関連する第１のアドレスと第２のアド
レスとを受け取り、前記キャッシュ・メモリ内の第１の
メモリ位置に関連する第１の部分有効アドレスを生成す
るための第１の加算器と、前記第２のメモリ・アクセス
要求に関連する第３のアドレスを受け取り、前記キャッ
シュ・メモリ内の第２のメモリ位置にアクセスするため
の回路と、前記第１のメモリ位置と前記第２のメモリ位
置が前記キャッシュ・メモリの別個のサブアレイに位置
するかどうかを判定するための優先順位判定回路とを含
むことを特徴とする、アービトレーション回路。 （７）前記第１のメモリ位置と前記第２のメモリ位置が
別個のサブアレイに位置するという判定に応答して、前
記アービトレーション回路が、前記第１のメモリ・アク
セス要求を前記第１のメモリ位置にアクセスさせ、前記
第２のメモリ・アクセス要求を前記第２のメモリ位置に
アクセスさせることを特徴とする、上記（６）に記載の
アービトレーション回路。 （８）前記第１のメモリ位置と前記第２のメモリ位置が
同一サブアレイに位置するという判定に応答して、前記
アービトレーション回路が、前記第１のメモリ・アクセ
ス要求を前記第１のメモリ位置にアクセスさせることを
特徴とする、上記（７）に記載のアービトレーション回
路。 （９）前記第１のアドレスと前記第２のアドレスが前記
第１のメモリ位置に対応する有効アドレスであることを
特徴とする、上記（８）に記載のアービトレーション回
路。 （１０）前記第３のアドレスがキャッシュ・ミス操作に
対応する実アドレスであることを特徴とする、上記
（９）に記載のアービトレーション回路。 （１１）プロセッサと、前記プロセッサに結合されたメ
イン・メモリと、前記プロセッサに関連するキャッシュ
・メモリとを含み、前記キャッシュ・メモリがアービト
レーション回路を含み、前記アービトレーション回路
が、前記プロセッサからの第１のメモリ・アクセス要求
に関連する第１のアドレスと第２のアドレスとを受け取
り、前記キャッシュ・メモリ内の第１のメモリ位置に関
連する第１の部分有効アドレスを生成するための第１の
加算器と、前記プロセッサからの第２のメモリ・アクセ
ス要求に関連する第３のアドレスと第４のアドレスとを
受け取り、前記キャッシュ・メモリ内の第２のメモリ位
置に関連する第２の部分有効アドレスを生成するための
第２の加算器と、前記第１のメモリ位置と前記第２のメ
モリ位置が前記キャッシュ・メモリの別個のサブアレイ
に位置するかどうかを判定するための優先順位判定回路
とを含むことを特徴とする、処理システム。 （１２）前記第１のメモリ位置と前記第２のメモリ位置
が別個のサブアレイに位置するという判定に応答して、
前記アービトレーション回路が、前記第１のメモリ・ア
クセス要求を前記第１のメモリ位置にアクセスさせ、前
記第２のメモリ・アクセス要求を前記第２のメモリ位置
にアクセスさせることを特徴とする、上記（１１）に記
載の処理システム。 （１３）前記第１のメモリ位置と前記第２のメモリ位置
が同一サブアレイに位置するという判定に応答して、前
記アービトレーション回路が、前記第１のメモリ・アク
セス要求を前記第１のメモリ位置にアクセスさせること
を特徴とする、上記（１１）に記載の処理システム。 （１４）前記第１のアドレスと前記第２のアドレスが前
記第１のメモリ位置に対応する有効アドレスであること
を特徴とする、上記（１１）に記載の処理システム。 （１５）前記第３のアドレスと前記第４のアドレスが前
記第２のメモリ位置に対応する有効アドレスであること
を特徴とする、上記（１１）に記載の処理システム。 （１６）プロセッサと、前記プロセッサに関連するキャ
ッシュ・メモリとを含むデータ処理システムにおいて、
第１のメモリ・アクセス要求に関連する第１のアドレス
と第２のアドレスとを前記プロセッサから受け取り、前
記キャッシュ・メモリ内の第１のメモリ位置に関連する
第１の部分有効アドレスを生成するステップと、第２の
メモリ・アクセス要求に関連する第３のアドレスを前記
プロセッサから受け取り、前記キャッシュ・メモリ内の
第２のメモリ位置にアクセスするステップと、前記第１
のメモリ位置と前記第２のメモリ位置が前記キャッシュ
・メモリの別個のサブアレイに位置するかどうかを判定
するステップとを含むことを特徴とする方法。 （１７）前記第１のメモリ位置と前記第２のメモリ位置
が別個のサブアレイに位置するという判定に応答して、
前記第１のメモリ・アクセス要求を前記第１のメモリ位
置にアクセスさせ、前記第２のメモリ・アクセス要求を
前記第２のメモリ位置にアクセスさせるステップをさら
に含むことを特徴とする、上記（１６）に記載の方法。 （１８）前記第１のメモリ位置と前記第２のメモリ位置
が同一サブアレイに位置するという判定に応答して、前
記第１のメモリ・アクセス要求を前記第１のメモリ位置
にアクセスさせるステップをさらに含むことを特徴とす
る、上記（１６）に記載の方法。 （１９）前記第１のアドレスと前記第２のアドレスが前
記第１のメモリ位置に対応する有効アドレスであること
を特徴とする、上記（１６）に記載の方法。 （２０）前記第３のアドレスがキャッシュ・ミス操作に
対応する実アドレスであることを特徴とする、上記（１
６）に記載の方法。
【図１】本発明による処理システムのブロック図であ
る。
る。
【図２】本発明によるキャッシュ・サブアレイ・アービ
トレーション回路の高レベル・ブロック図である。
トレーション回路の高レベル・ブロック図である。
【図３】本発明によるキャッシュ・サブアレイの高レベ
ル・ブロック図である。
ル・ブロック図である。
【図４】本発明によるキャッシュ・サブアレイ・アービ
トレーション回路の詳細ブロック図である。
トレーション回路の詳細ブロック図である。
【図５】本発明によるキャッシュ・サブアレイ・アービ
トレーション回路の詳細ブロック図である。
トレーション回路の詳細ブロック図である。
【図６】本発明によるキャッシュ・サブアレイ・アービ
トレーション回路の詳細ブロック図である。
トレーション回路の詳細ブロック図である。
１０ マルチプロセッサ・システム ２０ 処理ユニット ３０ 処理ユニット ４０ 処理ユニット ４５ システム・バス ５０ メモリ制御装置 ５２ 入出力制御装置 ５４ 入出力装置 ６０ メイン・メモリ・ストア ７０ プロセッサ ７２ Ｌ１キャッシュ ７４ Ｌ２キャッシュ ８０ プロセッサ ８２ Ｌ１キャッシュ ８４ Ｌ２キャッシュ １００ プロセッサ １１０ Ｌ１キャッシュ １２０ Ｌ２キャッシュ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サリム・エイ・シャー アメリカ合衆国78746 テキサス州オース チン スパイブラス・ドライブ 1741 ナ ンバー 177 (72)発明者 ラジンデル・ピー・シング アメリカ合衆国78717 テキサス州オース チン エフライム・ロード 8403
Claims (20)
- 【請求項１】複数のサブアレイを含むキャッシュ・メモ
リ内で前記キャッシュ・メモリが受け取った第１のメモ
リ・アクセス要求と第２のメモリ・アクセス要求とのア
ービトレーションを行うためのアービトレーション回路
において、前記アービトレーション回路が、 前記第１のメモリ・アクセス要求に関連する第１のアド
レスと第２のアドレスとを受け取り、前記キャッシュ・
メモリ内の第１のメモリ位置に関連する第１の部分有効
アドレスを生成するための第１の加算器と、 前記第２のメモリ・アクセス要求に関連する第３のアド
レスと第４のアドレスとを受け取り、前記キャッシュ・
メモリ内の第２のメモリ位置に関連する第２の部分有効
アドレスを生成するための第２の加算器と、 前記第１のメモリ位置と前記第２のメモリ位置が前記キ
ャッシュ・メモリの別個のサブアレイに位置するかどう
かを判定するための優先順位判定回路とを含むことを特
徴とする、アービトレーション回路。 - 【請求項２】前記第１のメモリ位置と前記第２のメモリ
位置が別個のサブアレイに位置するという判定に応答し
て、前記アービトレーション回路が、前記第１のメモリ
・アクセス要求を前記第１のメモリ位置にアクセスさ
せ、前記第２のメモリ・アクセス要求を前記第２のメモ
リ位置にアクセスさせることを特徴とする、請求項１に
記載のアービトレーション回路。 - 【請求項３】前記第１のメモリ位置と前記第２のメモリ
位置が同一サブアレイに位置するという判定に応答し
て、前記アービトレーション回路が、前記第１のメモリ
・アクセス要求を前記第１のメモリ位置にアクセスさせ
ることを特徴とする、請求項１に記載のアービトレーシ
ョン回路。 - 【請求項４】前記キャッシュ・メモリが４つのサブアレ
イを含むことを特徴とする、請求項１に記載のアービト
レーション回路。 - 【請求項５】前記第１のアドレスと前記第２のアドレス
が前記第１のメモリ位置に対応する有効アドレスであ
り、前記第３のアドレスと前記第４のアドレスが前記第
２のメモリ位置に対応する有効アドレスであることを特
徴とする、請求項１に記載のアービトレーション回路。 - 【請求項６】複数のサブアレイを含むキャッシュ・メモ
リ内で前記キャッシュ・メモリが受け取った第１のメモ
リ・アクセス要求と第２のメモリ・アクセス要求とのア
ービトレーションを行うためのアービトレーション回路
において、前記アービトレーション回路が、 前記第１のメモリ・アクセス要求に関連する第１のアド
レスと第２のアドレスとを受け取り、前記キャッシュ・
メモリ内の第１のメモリ位置に関連する第１の部分有効
アドレスを生成するための第１の加算器と、 前記第２のメモリ・アクセス要求に関連する第３のアド
レスを受け取り、前記キャッシュ・メモリ内の第２のメ
モリ位置にアクセスするための回路と、 前記第１のメモリ位置と前記第２のメモリ位置が前記キ
ャッシュ・メモリの別個のサブアレイに位置するかどう
かを判定するための優先順位判定回路とを含むことを特
徴とする、アービトレーション回路。 - 【請求項７】前記第１のメモリ位置と前記第２のメモリ
位置が別個のサブアレイに位置するという判定に応答し
て、前記アービトレーション回路が、前記第１のメモリ
・アクセス要求を前記第１のメモリ位置にアクセスさ
せ、前記第２のメモリ・アクセス要求を前記第２のメモ
リ位置にアクセスさせることを特徴とする、請求項６に
記載のアービトレーション回路。 - 【請求項８】前記第１のメモリ位置と前記第２のメモリ
位置が同一サブアレイに位置するという判定に応答し
て、前記アービトレーション回路が、前記第１のメモリ
・アクセス要求を前記第１のメモリ位置にアクセスさせ
ることを特徴とする、請求項７に記載のアービトレーシ
ョン回路。 - 【請求項９】前記第１のアドレスと前記第２のアドレス
が前記第１のメモリ位置に対応する有効アドレスである
ことを特徴とする、請求項８に記載のアービトレーショ
ン回路。 - 【請求項１０】前記第３のアドレスがキャッシュ・ミス
操作に対応する実アドレスであることを特徴とする、請
求項９に記載のアービトレーション回路。 - 【請求項１１】プロセッサと、 前記プロセッサに結合されたメイン・メモリと、 前記プロセッサに関連するキャッシュ・メモリとを含
み、前記キャッシュ・メモリがアービトレーション回路
を含み、前記アービトレーション回路が、 前記プロセッサからの第１のメモリ・アクセス要求に関
連する第１のアドレスと第２のアドレスとを受け取り、
前記キャッシュ・メモリ内の第１のメモリ位置に関連す
る第１の部分有効アドレスを生成するための第１の加算
器と、 前記プロセッサからの第２のメモリ・アクセス要求に関
連する第３のアドレスと第４のアドレスとを受け取り、
前記キャッシュ・メモリ内の第２のメモリ位置に関連す
る第２の部分有効アドレスを生成するための第２の加算
器と、 前記第１のメモリ位置と前記第２のメモリ位置が前記キ
ャッシュ・メモリの別個のサブアレイに位置するかどう
かを判定するための優先順位判定回路とを含むことを特
徴とする、処理システム。 - 【請求項１２】前記第１のメモリ位置と前記第２のメモ
リ位置が別個のサブアレイに位置するという判定に応答
して、前記アービトレーション回路が、前記第１のメモ
リ・アクセス要求を前記第１のメモリ位置にアクセスさ
せ、前記第２のメモリ・アクセス要求を前記第２のメモ
リ位置にアクセスさせることを特徴とする、請求項１１
に記載の処理システム。 - 【請求項１３】前記第１のメモリ位置と前記第２のメモ
リ位置が同一サブアレイに位置するという判定に応答し
て、前記アービトレーション回路が、前記第１のメモリ
・アクセス要求を前記第１のメモリ位置にアクセスさせ
ることを特徴とする、請求項１１に記載の処理システ
ム。 - 【請求項１４】前記第１のアドレスと前記第２のアドレ
スが前記第１のメモリ位置に対応する有効アドレスであ
ることを特徴とする、請求項１１に記載の処理システ
ム。 - 【請求項１５】前記第３のアドレスと前記第４のアドレ
スが前記第２のメモリ位置に対応する有効アドレスであ
ることを特徴とする、請求項１１に記載の処理システ
ム。 - 【請求項１６】プロセッサと、前記プロセッサに関連す
るキャッシュ・メモリとを含むデータ処理システムにお
いて、 第１のメモリ・アクセス要求に関連する第１のアドレス
と第２のアドレスとを前記プロセッサから受け取り、前
記キャッシュ・メモリ内の第１のメモリ位置に関連する
第１の部分有効アドレスを生成するステップと、 第２のメモリ・アクセス要求に関連する第３のアドレス
を前記プロセッサから受け取り、前記キャッシュ・メモ
リ内の第２のメモリ位置にアクセスするステップと、 前記第１のメモリ位置と前記第２のメモリ位置が前記キ
ャッシュ・メモリの別個のサブアレイに位置するかどう
かを判定するステップとを含むことを特徴とする方法。 - 【請求項１７】前記第１のメモリ位置と前記第２のメモ
リ位置が別個のサブアレイに位置するという判定に応答
して、前記第１のメモリ・アクセス要求を前記第１のメ
モリ位置にアクセスさせ、前記第２のメモリ・アクセス
要求を前記第２のメモリ位置にアクセスさせるステップ
をさらに含むことを特徴とする、請求項１６に記載の方
法。 - 【請求項１８】前記第１のメモリ位置と前記第２のメモ
リ位置が同一サブアレイに位置するという判定に応答し
て、前記第１のメモリ・アクセス要求を前記第１のメモ
リ位置にアクセスさせるステップをさらに含むことを特
徴とする、請求項１６に記載の方法。 - 【請求項１９】前記第１のアドレスと前記第２のアドレ
スが前記第１のメモリ位置に対応する有効アドレスであ
ることを特徴とする、請求項１６に記載の方法。 - 【請求項２０】前記第３のアドレスがキャッシュ・ミス
操作に対応する実アドレスであることを特徴とする、請
求項１６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/638661 | 1996-04-29 | ||
| US08/638,661 US5905999A (en) | 1996-04-29 | 1996-04-29 | Cache sub-array arbitration |
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ID=24560926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JPH1055310A (ja) |
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