JPH1055314A - キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 不必要なスヌープによるキャッシュアクセス
を減少させ、キャッシュの一致性保証を高速に行うこと
が可能なキャッシュメモリ制御装置を提供すること。 【解決手段】 スヌープ方式とディレクトリ方式とを併
用することにより、不必要なキャッシュのスヌープを減
少させる。そのために、主メモリコントローラ１１０が
キャッシュの状態を記憶している状態記憶手段１１２
（ディレクトリを含む）を参照し、スヌープが必要か否
かを判定してスヌープが必要であるときのみスヌープを
継続させ、スヌープが不要であるときにはキャッシュコ
ントローラ１０４〜１０６にスヌープの中断を知らせる
スヌープ中断信号を発する。キャッシュコントローラ１
０４〜１０６では、スヌープ中断信号を受け取った場合
に該スヌープを中断させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュコヒー
レンシをディレクトリ方式またはスヌープ方式で保証し
ているマルチプロセッサシステムのキャッシュメモリ制
御装置に関し、特に、複数のキャッシュメモリ間のデー
タの一致性保証の制御を高速かつ効率的に行なうキャッ
シュメモリ制御装置に関する。

【０００２】

【従来の技術】マルチプロセッサシステムにおけるキャ
ッシュメモリ間のデータの一致性保証の方式としては、
一般に、ディレクトリ方式と呼ばれる方式とスヌープ方
式と呼ばれる方式が知られている。ディレクトリ方式と
スヌープ方式については、Ｄavid Ａ.Ｐatterson,Ｊohn
Ｌ.Ｈennessy著、富田眞治,他訳「コンピュータ・アー
キテクチャ −設計・実現・評価の定量的アプローチ
−」 （1992年12月25日日経ＢＰ社発行） PP.478-486
に記載されている。ディレクトリ方式とは、主メモリ全
体のデータに対して、該データのキャッシングの状態を
管理するテーブル（ディレクトリ）を持ち、あるプロセ
ッサが起動したメモリアクセスに対して、まずそのテー
ブル（ディレクトリ）を調べ、所望の最新のデータが主
メモリではなく、あるキャッシュにのみ存在することが
わかった場合には、そのキャッシュに対して該データの
アクセスを行う方式である。

【０００３】ディレクトリ方式を採用した従来例とし
て、特開平４−２４５３５０号公報「キャッシュ一致化
方式」に開示されたものがある。該公開公報には、複数
のプロセッサによって共有されるメモリに、該メモリ上
のデータが各プロセッサのキャッシュ上でどのような保
持状態（各プロセッサのいずれのキャッシュにも保持さ
れていない第１の状態，いずれか１つのプロセッサのキ
ャッシュのみに保持されている第２の状態，各プロセッ
サのうち２つ以上のプロセッサのキャッシュに保持され
ている第３の状態）にあるかを示す２ビットのタグ情報
（テーブル）、または各プロセッサのキャッシュに該メ
モリ上のデータが保持されているかを示すプロセッサの
台数に等しいビット数のタグ情報（テーブル）を持た
せ、これらのタグ情報を参照することにより、あるプロ
セッサからのメモリライトアクセスが発生した場合に、
本来一致化処理が必要でないプロセッサにおける無駄な
一致化処理を行わないようにしたものが記載されてい
る。

【０００４】ディレクトリ方式では、一旦必ずテーブル
（タグ情報）を調べてから必要となるキャッシュのアク
セスを行うため、他キャッシュにデータが存在していた
場合にはアクセスタイムが大きくなってしまい、それが
性能を低下させる原因となっていた。また、キャッシュ
の一致性を従来のディレクトリ方式で保証しているキャ
ッシュシステムでは、主記憶容量全体に対しディレクト
リを設ける必要があるため、主メモリの大容量化につれ
てディレクトリも大容量化する必要があった。

【０００５】一方、スヌープ方式とは、あるプロセッサ
が起動したメモリアクセスに対して、全てのキャッシュ
が同時に、該アクセスのアドレスに対応するデータのコ
ピーを格納しているか否かを調べる方式である。スヌー
プ方式では、全てのキャッシュ各々が主メモリのアクセ
スと同時に、自キャッシュ内に所望のデータがあるか否
かのチェックを行うため、比較的高速にそのチェックが
行えるという利点があった。しかしながら、近年の、プ
ロセッサの高速化に伴い、メモリ装置としては、主メモ
リ以外に２〜３階層のキャッシュを持たせることが多く
なり、その場合、全ての階層のキャッシュのスヌープよ
りもメモリアクセスの方が高速に行えるという場合が生
じてきた。このため、主メモリアクセスが終了している
にも関わらず、スヌープの終了を待ち合わせるためにプ
ロセッサにデータを返すことができないという問題があ
る。

【０００６】また、キャッシュ−プロセッサ間の転送単
位（ライン）よりも、主メモリ−キャッシュ間の転送単
位（ブロック）の方が大きい場合が多く、プロセッサか
らのアクセス１回につき、複数回の他キャッシュのスヌ
ープを必要とすることが多くなってきた。この様な場
合、全てのメモリアクセスに対して無条件にスヌープを
行うとバスのトラフィックが増加し、更には、バスが飽
和してしまうという問題が生じる。さらに、各階層のキ
ャッシュのスヌープを行っている間、当該キャッシュに
対するプロセッサからのアクセスが抑止されるため、マ
ルチプロセッサシステム全体の性能の低下をきたすとい
う問題がある。

【０００７】本発明の第１の目的は、マルチプロセッサ
システムにおいて、高速なキャッシュの一致性保証を行
うことが可能なキャッシュメモリ制御装置を提供するこ
とである。本発明の第２の目的は、不必要なスヌープに
よるキャッシュアクセスを減少させ、システム性能を向
上させることが可能なキャッシュメモリ制御装置を提供
することである。本発明の第３の目的は、キャッシュの
一致性をディレクトリ方式で保証しているキャッシュシ
ステムにおいて、ディレクトリを小容量化することが可
能なキャッシュメモリ制御装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明のキャッシュメモ
リ制御装置（図１ないし図５参照）は、上記第１および
第２の目的を達成するために、キャッシュを有するマル
チプロセッサシステムにおいて、スヌープ方式とディレ
クトリ方式とを併用することによって不要なキャッシュ
のスヌープを減少させるものである。さらに詳細に述べ
ると、主メモリ（１１１）上のデータに対してそのキャ
ッシングの状態を表す状態記憶手段（１１２）と、その
状態記憶手段（１１２）の内容により他キャッシュのス
ヌープが必要か否かを判定する判定回路ブロック（２０
２）と、該判定回路ブロック（２０２）の判定結果によ
りスヌープ中断信号を発行する中断信号制御回路ブロッ
ク（２０３）と、さらに各キャッシュコントローラ（１
０４ないし１０６）にスヌープ制御ブロック（３０２）
および中断回路ブロック（３０３）を設けている。即
ち、プロセッサからのアクセスに対して、各キャッシュ
のスヌープと同時に、キャッシングの状態を表す状態記
憶手段（１１２）を検索し、その結果、スヌープが不要
であるとわかった場合には、スヌープの終了を待たずに
スヌープを中断させてプロセッサに対してデータを返す
ようにしている。

【０００９】また、本発明のキャッシュメモリ制御装置
は、上記第１および第２の目的を達成するために、各キ
ャッシュメモリに対してスヌープの中断を知らせるスヌ
ープ中断信号（１３０）と、各キャッシュコントローラ
（１０４ないし１０６）に、前記スヌープ中断信号（１
３０）を受け取った場合に該スヌープを中断するための
中断回路ブロック（３０３）を設けている。即ち、上記
第１の目的において、スヌープが不要であるとわかった
場合には、各キャッシュコントローラに対して、スヌー
プの中断を知らせ、現在行っているスヌープまたは現在
待ち合わせをしているスヌープを中止するようにしてい
る。

【００１０】また、本発明のキャッシュメモリ制御装置
（図６ないし図８参照）は、上記第１および第２の目的
を達成するために、ブロックに対するアクセスについて
も、特定なラインに対するスヌープのみを行う回路と、
主メモリ上のデータに対してそのキャッシングの状態を
表す状態記憶手段（４１２）と、その状態記憶手段の内
容により他キャッシュのスヌープが必要か否かを判定す
る判定回路ブロック（５０２）と、前記判定回路ブロッ
ク（５０２）による判定の結果、該アドレスを含むブロ
ックに対応するデータに対してスヌープが不要であると
わかった場合にはブロック全体のデータをキャッシュコ
ントローラに出力するとともに、スヌープが必要である
とわかった場合には特定なラインのみの転送に切り替え
ることを主記憶アクセス制御回路ブロック（５０４）に
報告し、該特定のラインに転送される情報を前記キャッ
シュコントローラに通知するライン転送制御回路ブロッ
ク（５０３）を設けている。

【００１１】本発明のキャッシュメモリ制御装置（図９
ないし図１２参照）は、上記第３の目的を達成するため
に、キャッシュの一致性をディレクトリ方式で保証して
いるシステムにおいて、キャッシュ（７０２，８０２）
とディレクトリ（１１００）間にキャッシュ情報信号
（１０００）を設け、キャッシュ状態が変化する場合に
は、必要であれば、該キャッシュ情報信号によってキャ
ッシュ（７０２，８０２）からキャッシュ状態の変化を
ディレクトリ（１１００）に報告し、ＤＭＡが発生した
場合には、該キャッシュ情報信号によってディレクトリ
（１１００）からキャッシュデータの無効化とキャッシ
ュデータの主メモリ（１２００）への書き戻しをキャッ
シュ（７０２，８０２）に報告するようにしている。

【００１２】すなわち、キャッシュ情報信号を用いるこ
とによりキャッシュ状態とディレクトリ状態を常に一致
させることができ、その結果、最小限のディレクトリ容
量でキャッシュスヌープを最適化することが可能にな
る。これにより、ディレクトリはキャッシュ容量の合計
分だけ持てばよいことになり、また、ＤＭＡでディレク
トリミスヒット時のキャッシュスヌープは必要なくな
り、ＤＭＡのキャッシュスヌープ時も無効化または書き
戻しの発生するキャッシュとウェイをキャッシュ情報信
号によってディレクトリが指示するため、キャッシュの
ヒット判定が必要なくなる。

【００１３】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。 （第１の実施例）本発明の第１の実施例は、キャッシン
グの状態を表す状態記憶手段を参照してスヌープが不要
であるとわかった場合にスヌープの終了を待たずにスヌ
ープを中断させるようにしたものである。図１は、本発
明の第１の実施例の全体のシステム構成を示す図であ
る。同図において、１０１〜１０３は各々マルチプロセ
ッサシステムを構成するプロセッサ１〜ｎ、１０７〜１
０９は各々プロセッサ１〜ｎに接続されるライトバック
方式のキャッシュ１〜ｎ、１０４〜１０６は各々キャッ
シュ１〜ｎの制御を行うキャッシュコントローラ１〜ｎ
である。また、１１１は主メモリであり、１１２は状態
記憶手段である。１１０は信号群（１２８）を介して主
メモリ（１１１）を制御するとともに、信号群（１２
９）を介して状態記憶手段（１１２）を制御する主メモ
リコントローラである。

【００１４】キャッシュコントローラ１（１０４）は信
号群（１２１）を介してプロセッサ１（１０１）に、ま
た、信号群（１２４）を介してキャッシュ１（１０７）
に接続されている。同様に、キャッシュコントローラ２
（１０５）は信号群１２２を介してプロセッサ２（１０
２）に、また信号群（１２５）を介してキャッシュ２
（１０８）に接続され、キャッシュコントローラｎ（１
０６）は信号群（１２３）を介してプロセッサｎ（１０
３）に、また信号群（１２６）を介してキャッシュｎ
（１０９）に接続されている。また、各キャッシュコン
トローラ１（１０４）〜ｎ（１０６）および主メモリコ
ントローラ（１１０）は信号群（１２７）を介して相互
に接続され、本信号群（１２７）を介してデータ転送お
よびスヌープ制御が行われる。信号（１３０）は主メモ
リコントローラ（１１０）から各キャッシュコントロー
ラ１（１０４）〜ｎ（１０６）に対して送られるスヌー
プ中断信号である。

【００１５】図２は、主メモリコントローラ（１１０）
の内部構成を示す図である。同図に示されているよう
に、主メモリコントローラ（１１０）は、主記憶アクセ
ス制御ブロック（２０１）と判定回路ブロック（２０
２）を含んでいる。主記憶アクセス制御ブロック（２０
１）は、主メモリ（１１１）に対する書き込み読み出し
を制御する主記憶アクセス制御回路（２０４）および状
態記憶手段（１１２）に対する書き込み読み出しを制御
する状態記憶手段制御回路（２０５）からなっており、
判定回路ブロック（２０２）は、主記憶アクセス制御ブ
ロック（２０１）の状態記憶手段制御回路（２０５）で
読み出した状態記憶手段の内容に基づいてスヌープを中
断するか否かを判定し中断信号制御回路ブロック（２０
３）に報告する。中断信号制御回路ブロック（２０３）
は、スヌープ中断信号（１３０）を生成しキャッシュコ
ントローラ１（１０４）〜ｎ（１０６）に送出するブロ
ックである。

【００１６】図３は、キャッシュコントローラ１（１０
４）の内部構成を示す図である。同図に示されているよ
うに、キャッシュコントローラ１（１０４）は、キャッ
シュアクセス制御ブロック（３０１）とスヌープ制御ブ
ロック（３０２）と中断回路ブロック（３０３）を含ん
でいる。中断回路ブロック（３０３）は、主メモリコン
トローラ（１１０）の中断信号制御回路ブロック（２０
３）から送出されるスヌープ中断信号（１３０）によっ
てスヌープ中断信号が有効か無効かを判定するブロック
であり、スヌープ制御ブロック（３０２）は有効と判定
された場合に中断をキャッシュアクセスブロック（３０
１）にスヌープ中断を通知するブロックであり、アクセ
ス制御ブロック（３０１）はスヌープ制御ブロック（３
０２）からスヌープ中断を通知された場合にスヌープ処
理を中断するブロックである。なお、他のキャッシュコ
ントローラ２（１０５）〜ｎ（１０６）もキャッシュコ
ントローラ１（１０４）と同様な構成を有している。

【００１７】図４は、主メモリ（１１１）のメモリ空間
の各ブロックに対応する状態記憶手段（１１２）の位置
づけを示した図である。ここで言う、ブロックとは、キ
ャッシュにおいて管理される単位のことである。同図に
示すように、状態記憶手段（１１２）は主メモリ（１１
１）のメモリ空間の各ブロックごとに一つのテーブルエ
ントリを持っている。

【００１８】図５は、図４に示した状態記憶手段（１１
２）のテーブルエントリの内容の定義を示したものであ
る。ここでは、状態記憶手段（１１２）の各エントリは
２ビットで構成され、該エントリの値が、(ａ)「００」
の場合は当該ブロックのデータはどのキャッシュにも格
納されていないことを、(ｂ)「０１」の場合は当該ブロ
ックのデータは少なくとも一つのキャッシュに格納され
ておりその内容は主メモリと一致していることを、(ｃ)
「１０」の場合は当該ブロックのデータは少なくとも一
つのキャッシュに格納されておりその内容は主メモリと
一致していないことを意味している。(ｄ)「１１」は未
定義とする。

【００１９】＜リードアクセス＞次に、プロセッサから
のリードアクセスにおける動作を詳細に説明する。プロ
セッサ１（１０１）がリードアクセスを要求した場合、
キャッシュコントローラ１（１０４）は、まず、該アド
レスに対応するデータがキャッシュ１（１０７）に格納
されているか否かをアドレスアレイ（図示せず）によっ
て調べる。 （ａ）キャッシュ１（１０７）ヒットの場合 該アドレスのデータがキャッシュ１（１０７）に格納さ
れていれば（ヒット）、キャッシュコントローラ１（１
０４）は、該データをキャッシュ１（１０７）から読み
出し、プロセッサ１（１０１）へ送出し、該リードアク
セスを完了する。

【００２０】（ｂ）キャッシュ１（１０７）ミスヒット
の場合 一方、該アドレスのデータがキャッシュ１（１０７）に
格納されていなければ、キャッシュコントローラ１（１
０４）は、該アドレスのデータのリード要求信号を、信
号群（１２７）を介して主メモリコントローラ（１１
０）に送出する。主メモリコントローラ（１１０）は、
該信号群（１２７）の情報（リード要求信号，アドレス
信号，他信号）により、主メモリ（１１１）のアクセス
を開始する。一方それと同時に、キャッシュコントロー
ラ２（１０５）〜キャッシュコントローラｎ（１０６）
は、上記信号群（１２７）の情報により、それぞれキャ
ッシュ２（１０８）〜キャッシュｎ（１０９）のスヌー
プを開始する。

【００２１】主メモリコントローラ（１１０）では、ま
ず、主記憶アクセス制御ブロック（２０１）により、プ
ロセッサ１（１０１）がアクセスしようとしているアド
レスに対して、主メモリ（１１１）および状態記憶手段
（１１２）の内容を読み出し、次いで、判定回路ブロッ
ク（２０２）により、状態記憶手段（１１２）から読み
出した２ビットの値に応じて、下記の各動作を行う。 （ａ）「００」の場合：…主メモリ（１１１）から読み
出した値を信号群（１２７）を介して、キャッシュコン
トローラ１（１０４）へ送出するとともに、スヌープ中
断信号（１３０）を有効にして他キャッシュのスヌープ
を中断させる。また、状態記憶手段（１１２）の内容を
「０１」に更新する。 （ｂ）「０１」の場合：…主メモリ（１１１）から読み
出した値を信号群（１２７）を介して、キャッシュコン
トローラ１（１０４）へ送出するとともに、スヌープ中
断信号（１３０）を有効にして他キャッシュのスヌープ
を中断させる。また、状態記憶手段（１１２）の内容
は、変化させない。 （ｃ）「１０」の場合：…主メモリ（１１１）から読み
出した値を無効化し、スヌープ中断信号（１３０）を無
効にし、他キャッシュのスヌープを継続させる。スヌー
プの結果、最新のデータを持つキャッシュは該最新のデ
ータを信号群（１２７）を介して、キャッシュコントロ
ーラ１（１０４）へ送出する。主メモリコントローラ
（１１０）は、信号群（１２７）を介して伝達される最
新のデータを主メモリ（１１１）に書き込む。また、状
態記憶手段（１１２）の内容を「０１」に更新する。

【００２２】キャッシュコントローラ１（１０４）は、
主メモリコントローラ（１１０）から送られてきたデー
タを受け取り、キャッシュ１（１０７）の更新を行うと
ともに、プロセッサ１（１０１）に対して該データの送
出を行う。一方、他のキャッシュコントローラ２（１０
５）〜キャッシュコントローラｎ（１０６）では、主メ
モリコントローラ（１１０）より送出されたスヌープ中
断信号（１３０）を中断回路ブロック（３０３）で受け
取り、スヌープ中断信号（１３０）が有効であればスヌ
ープ制御ブロック（３０２）に該情報を伝達してスヌー
プを中断し、スヌープ中断信号（１３０）が無効であれ
ばそのままスヌープを続行し、その結果、最新のデータ
がいずれかのキャッシュ内にあれば、その最新データを
信号群（１２７）を介して、キャッシュコントローラ１
（１０４）へ送出する処理を行う。

【００２３】＜ライトアクセス＞次に、プロセッサから
のライトアクセスにおける動作を詳細に説明する。プロ
セッサ１（１０１）がライトアクセスを要求した場合、
キャッシュコントローラ１（１０４）は、まず、該アド
レスに対応するデータがキャッシュ１（１０７）に格納
されている（キャッシュヒット）か否（キャッシュミス
ヒット）かを調べる。 （ａ）キャッシュ１（１０７）ヒットの場合 該アドレスのデータがキャッシュ１（１０７）に格納さ
れていれば、キャッシュコントローラ１（１０４）は、
ライトデータをキャッシュ１（１０７）に格納して該ア
クセスを完了する（ライトバック方式のキャッシュの場
合）。

【００２４】（ｂ）キャッシュ１（１０７）ミスヒット
の場合 一方、該アドレスのデータがキャッシュ１（１０７）に
格納されていなければ、キャッシュコントローラ１（１
０４）は、該アドレスのデータのライト要求信号を、信
号群（１２７）を介して主メモリコントローラ（１１
０）に送出する。主メモリコントローラ（１１０）は、
該信号群（１２７）を介して送られてきた情報（ライト
要求信号，アドレス信号，データ信号，他信号）によ
り、主メモリ（１１１）のライトアクセスを開始する。
一方、それと同時に、キャッシュコントローラ２（１０
５）〜キャッシュコントローラｎ（１０６）は、該信号
群（１２７）の情報により、キャッシュ２（１０８）〜
キャッシュｎ（１０９）のスヌープを開始する。

【００２５】このときの主メモリコントローラ（１１
０）の動作を説明する。主メモリコントローラ（１１
０）では、まず、主記憶アクセス制御回路（２０１）に
より、プロセッサ１（１０１）がアクセスしようとして
いるアドレスに対して、主メモリ（１１１）の内容と状
態記憶手段（１１２）の内容を読み出し、次いで、判定
回路（２０２）にて、状態記憶手段（１１２）から読み
出した値に応じて、下記の各動作を行う。 （ａ）「００」の場合：…信号群（１２７）を介して伝
達されたデータを主メモリ（１１１）へ書き込むと同時
に、スヌープ中断信号（１３０）を有効にして他キャッ
シュのスヌープを中断させる。また、状態記憶手段（１
１２）の内容は変化させない。 （ｂ）「０１」の場合：…信号群（１２７）を介して伝
達されたデータを主メモリ（１１１）へ書き込むが、ス
ヌープ中断信号（１３０）は無効にして、他キャッシュ
のスヌープを継続させる。該アドレスのデータを持つキ
ャッシュは、主メモリ（１１１）との一致性を保つため
にキャッシュ内の該アドレスのデータを無効化する。ま
た、状態記憶手段（１１２）の内容を「００」に更新す
る。 （ｃ）「１０」の場合：…スヌープ中断信号（１３０）
は無効にして、他キャッシュのスヌープを継続させる。
該アドレスの最新のデータを持つキャッシュは、信号群
（１２７）を介して伝達されたデータを該キャッシュに
書き込む。また、状態記憶手段（１１２）の内容は変化
させない。

【００２６】キャッシュコントローラ２（１０５）およ
びキャッシュコントローラｎ（１０６）では、中断回路
ブロック（３０３）により主メモリコントローラ（１１
０）から送出されたスヌープ中断信号（１３０）を受け
取り、スヌープ中断信号（１３０）が有効であればスヌ
ープ制御ブロック（３０２）に該情報を伝達してスヌー
プを中断し、スヌープ中断信号（１３０）が無効であれ
ばそのままスヌープを続行し、主メモリと同じデータが
キャッシュ内にある場合には、当該キャッシュ内のデー
タを無効化し、主メモリよりも新しいデータがキャッシ
ュ内にある場合には、プロセッサ１から信号群（１２
７）を介して送出されたデータを、当該キャッシュへ書
き込む。

【００２７】以上説明した第１の実施例によると、マル
チプロセッサシステムにおける不要なキャッシュのスヌ
ープを減少させることができ、また、主メモリのアクセ
スに要する時間よりもキャッシュのスヌープに要する時
間の方が長いようなシステムの場合、キャッシュのスヌ
ープで主メモリアクセスが律速することが避けられるた
め、システムの性能向上が達成できる。

【００２８】（第２の実施例）本発明の第２の実施例
は、キャッシングの状態を表す状態記憶手段を参照し、
スヌープが不要であるとわかった場合にはブロック全体
のデータをキャッシュコントローラに出力し、スヌープ
が必要であるとわかった場合には特定なラインのみの転
送に切り替えるようにしたものである。図６は本発明の
第２の実施例の全体のシステム構成を示す図である。同
図において、４０１〜４０３は各々マルチプロセッサシ
ステムを構成するプロセッサ１〜ｎ、４０７〜４０９は
各々プロセッサ１〜ｎに接続されるライトバック方式の
キャッシュ１〜ｎ、４０４〜４０６は各々キャッシュ１
〜ｎの制御を行うキャッシュコントローラ１〜ｎであ
る。また、４１１は主メモリであり、４１２は状態記憶
手段である。４１０は信号群（４２７）を介して主メモ
リ（４１１）を制御するとともに、信号群（４２９）を
介して状態記憶手段（４１２）を制御する主メモリコン
トローラである。

【００２９】キャッシュコントローラ１（４０４）は信
号群（４２１）を介してプロセッサ１（４０１）に、ま
た、信号群（４２４）を介してキャッシュ１（４０７）
に接続されている。同様に、キャッシュコントローラ２
（４０５）は信号群（４２２）を介してプロセッサ２
（４０２）に、また信号群（４２５）を介してキャッシ
ュ２（４０８）に接続され、キャッシュコントローラｎ
（４０６）は信号群（４２３）を介してプロセッサｎ
（４０３）に、また信号群（４２６）を介してキャッシ
ュｎ（４０９）に接続されている。また、各キャッシュ
コントローラ１（４０４）〜ｎ（４０６）および主メモ
リコントローラ（４１０）は信号群（４２７）を介して
相互に接続され、本信号群（４２７）を介してデータ転
送およびスヌープ制御が行われる。信号（４３０）は主
メモリコントローラ（４１０）から各キャッシュコント
ローラ１（４０４）〜ｎ（４０６）に対して送られる１
ビットのライン転送信号であり、この信号が無効を示す
場合はブロック転送を行い、有効の場合はライン転送を
行うように制御する。

【００３０】図７は、主メモリコントローラ（４１０）
の内部構成を示す図である。同図に示されているよう
に、主メモリコントローラ（４１０）は、主記憶アクセ
ス制御ブロック（５０１）と判定回路ブロック（５０
２）とライン転送制御回路ブロック（５０３）を含んで
いる。主記憶アクセス制御ブロック（５０１）は、主メ
モリ（４１１）に対する書き込み読み出しを制御する主
記憶アクセス制御回路（５０４）および状態記憶手段
（４１２）に対する書き込み読み出しを制御する状態記
憶手段制御回路（５０５）からなり、判定回路ブロック
（５０２）は、主記憶アクセス制御ブロック（５０１）
の状態記憶手段制御回路（５０５）で読み出した状態記
憶手段の内容に基づいてライン転送の可否を判定し、ラ
イン転送制御回路ブロック（５０３）に報告するブロッ
クであり、ライン転送制御回路ブロック（５０３）はラ
イン転送信号（４３０）を生成し送出するための制御ブ
ロックである。

【００３１】図８は、キャッシュコントローラ１（４０
４）の内部構成を示す図である。同図に示されているよ
うに、キャッシュコントローラ１（４０４）は、キャッ
シュアクセス制御ブロック（６０１）とスヌープ制御ブ
ロック（６０２）を含んでいる。主メモリコントローラ
（４１０）のライン転送制御回路ブロック（５０３）か
ら送出されるライン転送信号（４３０）は、キャッシュ
コントローラ（４０４）のキャッシュアクセス制御ブロ
ック（６０１）に入力され、キャッシュへのデータ転送
制御に用いられる。なお、キャッシュコントローラ２
（４０５）〜ｎ（４０６）もキャッシュコントローラ１
（４０４）と同様に構成される。主メモリ（４１１）と
状態記憶手段（４１２）の対応関係および状態記憶手段
（４１２）の内容は、第１の実施例の図４および５と同
じであるので説明を省略する。

【００３２】次に、第２の実施例のリードアクセスおよ
びライトアクセス動作を詳細に説明する。 ＜リードアクセス＞プロセッサ１（４０１）がリードア
クセスを要求した場合、キャッシュコントローラ１（４
０４）は、まず、該アドレスに対応するデータがキャッ
シュ１（４０７）に格納されているか否かをアドレスア
レイ（図示せず）によって調べる。 （ａ）キャッシュ１（４０７）ヒットの場合：該アドレ
スのデータがキャッシュ１（４０７）に格納されていれ
ば、キャッシュコントローラ１（４０４）は、当該デー
タをキャッシュ１（４０７）から読み出し、プロセッサ
１（４０１）へと送出し、該リードアクセスを完了す
る。

【００３３】（ｂ）キャッシュ１（４０７）ミスヒット
の場合：一方、該アドレスのデータがキャッシュ１（４
０７）に格納されていなければ、キャッシュコントロー
ラ１（４０４）は、当該アドレスを含むブロックのリー
ド要求信号，アドレス信号，他信号を、信号群（４２
７）を介して主メモリコントローラ（４１０）に送出す
る。主メモリコントローラ（４１０）は、該信号群（４
２７）の情報（リード要求信号）により、主メモリ（４
１１）のアクセスを開始する。一方それと同時に、キャ
ッシュコントローラ２（４０５）〜キャッシュコントロ
ーラｎ（４０６）は、上記信号群（４２７）の情報によ
り、それぞれキャッシュ２（４０８）〜キャッシュｎ
（４０９）のスヌープを開始する。

【００３４】主メモリコントローラ（４１０）では、ま
ず、主記憶アクセス制御ブロック（５０１）により、プ
ロセッサ１（４０１）がアクセスしようとしているアド
レスに対して、主メモリ（４１１）および状態記憶手段
（４１２）の内容を読み出し、次いで、判定回路ブロッ
ク（５０２）により、状態記憶手段（４１２）から読み
出した２ビットの値に応じて、下記の各動作を行う。 （ａ）「００」の場合：…主メモリ（４１１）から読み
出したブロックのデータを信号群（４２７）を介して、
キャッシュコントローラ１（４０４）へ送出する。ま
た、状態記憶手段（４１２）の内容を「０１」に更新す
る。この時、ライン転送信号（４３０）は無効状態にし
ておく。 （ｂ）「０１」の場合：…主メモリ（４１１）から読み
出したブロックを信号群（４２７）を介して、キャッシ
ュコントローラ１（４０４）へ送出する。また、状態記
憶手段（４１２）の内容は変化させない。この時、ライ
ン転送信号（４３０）は無効状態にしておく。 （ｃ）「１０」の場合：…主メモリ（４１１）から読み
出したブロックを信号群（４２７）を介して、キャッシ
ュコントローラ１（４０４）へ送出する。また、そのと
き状態記憶手段（４１２）の内容を「０１」に更新す
る。この時、ライン転送信号（４３０）は有効状態にし
ておく。この場合、他キャッシュに最新のデータが存在
する場合に、スヌーププロトコルに応じて、データの転
送を行う。

【００３５】キャッシュコントローラ１（４０４）は、
主メモリコントローラ（４１０）から送られてきたデー
タを受け取り、プロセッサ１（４０１）に対して該デー
タの送出を行う。この時、ライン転送信号（４３０）が
無効状態であれば、キャッシュ１（４０７）に対してブ
ロック分のデータ更新を行い、ライン転送信号（４３
０）が有効状態であれば、キャッシュ１（４０７）に対
して当該ライン分のみのデータ更新を行う。

【００３６】＜ライトアクセス＞次に、プロセッサから
のライトアクセスにおける動作を詳細に説明する。プロ
セッサ１（４０１）がライトアクセスを要求した場合、
キャッシュコントローラ１（４０４）は、まず、該アド
レスに対応するデータがキャッシュ１（４０７）に格納
されている（キャッシュヒット）か否（キャッシュミス
ヒット）かを調べる。 （ａ）キャッシュ１（４０７）ヒットの場合 該アドレスのデータがキャッシュ１（４０７）に格納さ
れていれば、キャッシュコントローラ１（４０４）は、
ライトデータをキャッシュ１（４０７）に格納して該ア
クセスを完了する（ライトバック方式のキャッシュの場
合）。

【００３７】（ｂ）キャッシュ１（４０７）ミスヒット
の場合 一方、該アドレスのデータがキャッシュ１（４０７）に
格納されていなければ、キャッシュコントローラ１（４
０４）は、該アドレスのデータのライト要求信号，アド
レス信号，データ信号を、信号群（４２７）を介して主
メモリコントローラ（４１０）に送出する。主メモリコ
ントローラ（４１０）は、該信号群（４２７）を介して
送られてきた情報（ライト要求信号）により、主メモリ
（４１１）のライトアクセスを開始する。一方、それと
同時に、キャッシュコントローラ２（４０５）〜キャッ
シュコントローラｎ（４０６）は、該信号群（４２７）
の情報により、キャッシュ２（４０８）〜キャッシュｎ
（４０９）のスヌープを開始する。

【００３８】このときの主メモリコントローラ（４１
０）の動作を説明する。主メモリコントローラ（４１
０）では、まず、主記憶アクセス制御ブロック（５０
１）により、プロセッサ１（４０１）がアクセスしよう
としているアドレスに対して、主メモリ（４１１）の内
容と状態記憶手段（４１２）の内容を読み出し、次い
で、判定回路ブロック（５０２）にて、状態記憶手段
（４１２）から読み出した値に応じて、下記の各動作を
行う。 （ａ）「００」の場合：…信号群（４２７）を介して伝
達されたデータを主メモリ（４１１）へ書き込む。ま
た、状態記憶手段（４１２）の内容は変化させない。 （ｂ）「０１」の場合：…信号群（４２７）を介して伝
達されたデータを主メモリ（４１１）へ書き込む。該ア
ドレスのデータを持つキャッシュは、主メモリ（４１
１）との一致性を保つためにキャッシュ内の該アドレス
のデータを無効化する。また、状態記憶手段（４１２）
の内容を「００」に更新する。 （ｃ）「１０」の場合：…スヌープにより当該アドレス
の最新のデータを持つキャッシュを見付け、信号群（４
２７）を介して伝達されたデータをそのキャッシュに書
き込む。またそのとき、状態記憶手段（４１２）の内容
は変化させない。

【００３９】ライトアクセスの場合は、何れの場合も、
ライン転送信号（４３０）は無効状態である。キャッシ
ュコントローラ２（４０５）〜キャッシュコントローラ
ｎ（４０６）ではスヌープを行い、主メモリと同じデー
タがキャッシュ内にある場合には、当該データを無効化
し、主メモリよりも新しい最新のデータがキャッシュ内
にある場合には、プロセッサ１から信号群（４２７）を
介して送出されたデータを、当該キャッシュへ書き込
む。本第２の実施例も上記第１の実施例と同様に、マル
チプロセッサシステムにおける不要なキャッシュのスヌ
ープを減少させることができるため、システムの性能向
上が達成できる。

【００４０】（第３の実施例）次に、スヌープをさらに
減らすことが可能な第３の実施例を説明する。上記第１
および第２の実施例では、状態記憶手段に保持している
ものは、プロセッサからアクセスされたアドレスに該当
するブロックが、 ａ．少なくとも一つのキャッシュに保持されているか否
か、また、 ｂ．もし保持されている場合にはそれがどういう状態
（主メモリと一致しているか否か）で保持されているか
を示す情報であるが、第３の実施例は、当該アドレスの
ブロックが、 ａ．どのキャッシュに存在するか、また ｂ．そのキャッシュにどういう状態で保持されているか
（主メモリより新しい最新のデータが保持されているか
否か）、を示す情報にしたものである。

【００４１】この場合、状態記憶手段としては、特にス
ヌープの要否を判定するために特別に設けなくても通常
のディレクトリをそのまま利用してもよいことは明らか
である。このようにすると、どのキャッシュに存在する
かを示すために多少多くのビット（例えば、プロセッサ
数）を必要とするが、該当アドレスのブロックが最新の
データをもっている場合にはそのラインのデータを保持
しているキャッシュを調べ、そのキャッシュのみのスヌ
ープを続行し、他のキャッシュのスヌープを中断するこ
とにより、不要なスヌープをより少なくすることができ
る。

【００４２】（第４の実施例）次に、本発明の第４の実
施例を詳細に説明する。本発明の第４の実施例は、キャ
ッシュとディレクトリ間にキャッシュ情報信号を設け、
該キャッシュ情報信号によってキャッシュ状態とディレ
クトリ状態を常に一致させるようにしたものである。図
９に本発明の第４の実施例のブロック図を示す。同図に
おいて、７００と８００はＣＰＵａとＣＰＵｂ、７０１
と８０１は各ＣＰＵにおける命令制御部、７０２と８０
２は各ＣＰＵにおける２ウェイ・セット・アソシアティ
ブのキャッシュ、７０３と８０３は各ＣＰＵにおけるキ
ャッシュバス、９００はＣＰＵバス、１０００は本発明
が特徴とするキャッシュ情報信号、１１００はディレク
トリ、１２００は主メモリ、１３００は主記憶制御信
号、１４００はＩＯバス、１５００はＩＯである。

【００４３】キャッシュ情報信号１０００は、本実施例
では、キャッシングするか否かを示すための１ｂｉｔ、
ＣＰＵａとＣＰＵｂのどちらの操作であるかを示すため
の１ｂｉｔ、第１ウェイまたは第２ウェイのどちらに対
する操作かを示すための１ｂｉｔ、キャッシュの状態が
インバリッドまたはクリーンまたはダーティであること
を示すための２ｂｉｔの合計５ｂｉｔにより構成され
る。以下の例では、 第０ビット：「０」のときキャッシングすることを示
す。「１」のときキャッシングしないことを示す。 第１ビット：「０」のときＣＰＵａ側のキャッシュ／デ
ィレクトリアクセスを示す。「１」のときＣＰＵｂ側の
キャッシュ／ディレクトリアクセスを示す。 第２ビット：「０」のとき第１ウェイに対するアクセス
を示す。「１」のとき第２ウェイに対するアクセスを示
す。 第３ビットおよび第４ビット：「００」のときキャッシ
ュの次状態がクリーンになることを示す。「０１」のと
きキャッシュの次状態がダーティになることを示す。
「１０」のときキャッシュの次状態がインバリッドにな
ることを示す。「１１」のときキャッシュのキャッシュ
データ（ブロック）を主メモリに書き戻すことを示す。
例えば、キャッシュ情報が「０００００」の場合には、
ＣＰＵａ側のキャッシュ／ディレクトリの第１ウェイの
状態をクリーンにすることを示している。

【００４４】図１０に本実施例におけるキャッシュとデ
ィレクトリの構成図を示す。図１０（ａ）に示すよう
に、ＣＰＵａとＣＰＵｂは、それぞれ深さＸエントリの
２ウェイセットアソシアティブでライトアロケイトのキ
ャッシュを持っているものとする。この場合のディレク
トリは、図１０（ｂ）に示すように、深さＸエントリの
２ウェイセットアソシアティブのディレクトリをＣＰＵ
ａ側とＣＰＵｂ側の２セット持っている。

【００４５】次に、図９に示した各回路ブロックの動作
を説明する。図１１はディレクトリ変更のフローチャー
トである。以下、同図に沿ってディレクトリ変更時の各
回路ブロックの動作について説明する。 （１）ＣＰＵリード要求時にヒットした場合：ＣＰＵａ
の命令制御部７０１がキャッシュバス７０３に主記憶リ
ードを発行し（ステップＳ１；リード）、キャッシュ７
０２のヒット判定結果がヒットの場合（ステップＳ２；
ヒット）、キャッシュ７０２は命令制御部７０１に要求
されたデータを返す。この場合、ＣＰＵａはＣＰＵバス
９００およびキャッシュ情報信号１０００にコマンドを
発生しない。従って、ディレクトリ１１００の変更は発
生しない（ステップＳ６）。

【００４６】（２）ＣＰＵリード要求時にミスヒットの
場合：ＣＰＵａの命令制御部７０１がキャッシュバス７
０３に主記憶リードを発行し（ステップＳ１；リー
ド）、キャッシュ７０２のヒット判定結果がミスヒット
の場合（ステップＳ２；ミスヒット）、キャッシュ７０
２は主記憶リードをＣＰＵバス９００に発行し、主メモ
リ１２００のブロックをキャッシュ７０２に取り込むと
ともに、命令制御部７０１に要求されたデータを返す。
この時、キャッシュ７０２はキャッシュ情報信号１００
０にキャッシュ７０２の第１ウェイまたは第２ウェイの
どちらかがクリーンの状態になることを報告する（ステ
ップＳ３）。この場合、ＣＰＵａはキャッシュ情報信号
１０００に「０００００」（ＣＰＵａ側のキャッシュの
第１ウェイがクリーンの状態になる場合）または「００
１００」（ＣＰＵａ側のキャッシュの第２ウェイがクリ
ーンの状態になる場合）のコマンドをＣＰＵバス９００
のコマンド（主記憶リード要求）と同時に発行する。デ
ィレクトリ１１００はこのキャッシュ情報信号１０００
を受け取って該当するエントリの第１ウェイまたは第２
ウェイのタグ情報を更新し、ステータスをクリーンにす
る（ステップＳ３）。

【００４７】（３）ＣＰＵライト要求時にヒットでキャ
ッシュがダーティの場合：ＣＰＵａの命令制御部７０１
がキャッシュバス７０３に主記憶ライトを発行し（ステ
ップＳ１；ライト）、キャッシュ７０２のヒット判定結
果がヒット（ステップＳ４；ヒット）でキャッシュ状態
がダーティ（ステップＳ５；ダーティ）の場合、キャッ
シュ７０２は主記憶ライトのデータをキャッシュ７０２
にライトする。この場合、ＣＰＵａはＣＰＵバス９００
およびキャッシュ情報信号１０００にコマンドを発生し
ない。従って、ディレクトリ１１００の変更は発生しな
い（ステップＳ７）。

【００４８】（４）ＣＰＵライト要求時にヒットでキャ
ッシュがクリーンの場合：ＣＰＵａの命令制御部７０１
がキャッシュバス７０３に主記憶ライトを発行し（ステ
ップＳ１；ライト）、キャッシュ７０２のヒット判定結
果がヒット（ステップＳ４；ヒット））でキャッシュ状
態がクリーン（ステップＳ５；クリーン）の場合、キャ
ッシュ７０２は主記憶ライトデータをキャッシュ７０２
にライトし、ＣＰＵｂのキャッシュ８０２を無効化する
ため、無効化要求をＣＰＵバス９００に発行する。この
時、同時にキャッシュ７０２はキャッシュ情報信号１０
００にキャッシュ７０２の第１ウェイまたは第２ウェイ
のどちらかがダーティの状態になることを報告する（ス
テップＳ７）。この場合、ＣＰＵａがキャッシュ情報信
号１０００に「００００１」（ＣＰＵａ側のキャッシュ
の第１ウェイがダーティの状態になる場合）または「０
０１０１」（ＣＰＵａ側のキャッシュの第２ウェイがダ
ーティの状態になる場合）のコマンドをＣＰＵバス９０
０のコマンド（無効化要求）と同時に発行する。ディレ
クトリ１１００はこのキャッシュ情報信号１０００を受
け取って該当するエントリの第１ウェイまたは第２ウェ
イのステータスをダーティにする（ステップＳ７）。

【００４９】（５）ＣＰＵライト要求時にミスヒットの
場合：ＣＰＵａの命令制御部７０１がキャッシュバス７
０３に主記憶ライトを発行し（ステップＳ１；ライ
ト）、キャッシュ７０２のヒット判定結果がミスヒット
（ステップＳ４；ミスヒット）の場合、キャッシュ７０
２は主記憶リードをＣＰＵバス９００に発行し、主メモ
リ１２００のブロックをキャッシュ７０２に取り込み、
命令制御部７０１のデータをキャッシュ７０２にライト
する。キャッシュ７０２が主記憶リードをＣＰＵバス９
００に発行する時、同時にキャッシュ７０２はキャッシ
ュ情報信号１０００にキャッシュ７０２の第１ウェイま
たは第２ウェイのどちらかがダーティの状態になること
を報告する（ステップＳ７）。この場合、ＣＰＵａがキ
ャッシュ情報信号１０００に「００００１」（ＣＰＵａ
側のキャッシュの第１ウェイがダーティの状態になる場
合）または「００１０１」（ＣＰＵａ側のキャッシュの
第２ウェイがダーティの状態になる場合）のコマンドを
ＣＰＵバス９００のコマンド（主記憶リード要求）と同
時に発行する。ディレクトリ１１００はこのキャッシュ
情報信号１０００を受け取って該当するエントリの第１
ウェイまたは第２ウェイのタグ情報を更新し、ステータ
スをダーティにする（ステップＳ７）。

【００５０】以上説明したように、本実施例では、キャ
ッシュ情報を用いることによってキャッシュ７０２とデ
ィレクトリ１１００の状態を常に同一に保つことが可能
になる。また、全く同様にして、ＣＰＵｂのキャッシュ
８０２とディレクトリ１１００の状態も常に同一に保つ
ことができる。

【００５１】図１２はＤＭＡ時のディレクトリ動作フロ
ーチャートである。以下、同図に沿ってＤＭＡ要求時の
図１の各ブロックの動作について説明する。 （１）ＤＭＡリードでミスヒットの場合：ＩＯ１５００
がＩＯバス１４００にＤＭＡリードを発行し、ディレク
トリ１１００のヒット判定結果がミスヒット（ステップ
Ｓ１１；ミスヒット）の場合、ディレクトリ１１００が
主メモリ１２００にＩＯ１５００へのデータ出力を指示
する。この場合、キャッシュ７０２とキャッシュ８０２
のスヌープは必要ない。ここでは、ＣＰＵバス９００お
よびキャッシュ情報信号１０００にコマンドは発行され
ない。

【００５２】（２）ＤＭＡリードでＣＰＵａ側ヒットで
ダーティの場合：ＩＯ１５００がＩＯバス１４００にＤ
ＭＡリードを発行し、ディレクトリ１１００のヒット判
定結果がＣＰＵａ側ヒット（ステップＳ１１；ＣＰＵａ
側ヒット）でＣＰＵａ側ディレクトリの状態がダーティ
（ステップＳ１２；ダーティ）の場合、ディレクトリ１
１００はＣＰＵバス９００に対し、キャッシュ７０２の
主メモリ１２００への書き戻し（ライトバック）要求を
発行する（ステップＳ１３）と同時に、キャッシュ情報
信号１０００により、書き戻すブロックがキャッシュ７
０２の第１ウェイまたは第２ウェイのどちらかであるこ
とを報告する。この場合、ディレクトリ１１００がキャ
ッシュ情報信号１０００に「０００１１」（ＣＰＵａ側
のキャッシュの第１ウェイのブロックを主メモリに書き
戻す場合）または「００１１１」（ＣＰＵａ側のキャッ
シュの第２ウェイのブロックを主メモリに書き戻す場
合）のコマンドをＣＰＵバス９００のコマンド（書き戻
し要求）と同時に発行する。キャッシュ７０２はこのキ
ャッシュ情報信号１０００を受け取って当該キャッシュ
の第１ウェイまたは第２ウェイのデータを主メモリに書
き戻した後、該エントリをインバリッドにする。主メモ
リ１２００はキャッシュ７０２から書き戻されたブロッ
クをＩＯ１５００へ返す。この時、ＣＰＵａ側ディレク
トリをインバリッドに変更する（ステップＳ１４）。

【００５３】（３）ＤＭＡリードでＣＰＵｂ側ヒットで
ダーティの場合：ＩＯ１５００がＩＯバス１４００にＤ
ＭＡリードを発行し、ディレクトリ１１００のヒット判
定結果がＣＰＵｂ側ヒット（ステップＳ１１；ＣＰＵｂ
側ヒット）でＣＰＵｂ側ディレクトリの状態がダーティ
（ステップＳ１７；ダーティ）の場合、ディレクトリ１
１００はＣＰＵバス９００に対し、キャッシュ８０２の
主メモリ１２００への書き戻し（ライトバック）要求を
発行する（ステップＳ１８）と同時に、キャッシュ情報
信号１０００により、書き戻すブロックがキャッシュ８
０２の第１ウェイまたは第２ウェイのどちらかであるこ
とを報告する。この場合、ディレクトリ１１００がキャ
ッシュ情報信号１０００に「０１０１１」（ＣＰＵｂ側
のキャッシュの第１ウェイのブロックを主メモリに書き
戻す場合）または「０１１１１」（ＣＰＵｂ側のキャッ
シュの第２ウェイのブロックを主メモリに書き戻す場
合）のコマンドをＣＰＵバス９００のコマンド（書き戻
し要求）と同時に発行する。キャッシュ８０２はこのキ
ャッシュ情報信号１０００を受け取って当該キャッシュ
の第１ウェイまたは第２ウェイのデータを主メモリに書
き戻した後、該エントリをインバリッドにする。主メモ
リ１２００はキャッシュ８０２から書き戻されたデータ
をＩＯ１５００へ返す。この時、ＣＰＵｂ側ディレクト
リをインバリッドに変更する（ステップＳ１９）。

【００５４】（４）ＤＭＡリードでＣＰＵａ側ヒットで
クリーンの場合：ＩＯ１５００がＩＯバス１４００にＤ
ＭＡリードを発行し、ディレクトリ１１００のヒット判
定結果がＣＰＵａ側ヒット（ステップＳ１１；ＣＰＵａ
側ヒット）でＣＰＵａ側ディレクトリの状態がクリーン
（ステップＳ１２；クリーン）の場合、ディレクトリ１
１００が主メモリ１２００にＩＯ１５００へのデータ出
力を指示する。この場合、キャッシュ７０２とキャッシ
ュ８０２のスヌープは必要ない。ここでは、ＣＰＵバス
９００およびキャッシュ情報信号１０００にコマンドは
発行されない。

【００５５】（５）ＤＭＡリードでＣＰＵｂ側ヒットで
クリーンの場合：ＩＯ１５００がＩＯバス１４００にＤ
ＭＡリードを発行し、ディレクトリ１１００のヒット判
定結果がＣＰＵｂ側ヒット（ステップＳ１１；ＣＰＵｂ
側ヒット）でＣＰＵｂ側ディレクトリの状態がクリーン
（ステップＳ１７；クリーン）の場合、ディレクトリ１
１００が主メモリ１２００にＩＯ１５００へのデータ出
力を指示する。この場合、キャッシュ７０２とキャッシ
ュ８０２のスヌープは必要ない。ここでは、ＣＰＵバス
９００およびキャッシュ情報信号１０００にコマンドは
発行されない。

【００５６】（６）ＤＭＡライトでミスヒットの場合：
ＩＯ１５００がＩＯバス１４００にＤＭＡライトを発行
し、ディレクトリ１１００のヒット判定結果がミスヒッ
ト（ステップＳ１１；ミスヒット）の場合、ディレクト
リ１１００が主メモリ１２００にＩＯ１５００からのデ
ータの書き込みを指示する。この場合、キャッシュ７０
２とキャッシュ８０２のスヌープは必要ない。ここで
は、ＣＰＵバス９００およびキャッシュ情報信号１００
０にコマンドは発行されない。

【００５７】（７）ＤＭＡライトでＣＰＵａ側ヒットで
ダーティの場合：ＩＯ１５００がＩＯバス１４００にＤ
ＭＡライトを発行し、ディレクトリ１１００のヒット判
定結果がＣＰＵａ側ヒット（ステップＳ１１；ＣＰＵａ
側ヒット）でＣＰＵａ側ディレクトリの状態がダーティ
（ステップＳ１２；ダーティ）の場合、ディレクトリ１
１００はＣＰＵバス９００に対し、キャッシュ７０２の
主メモリ１２００への書き戻し要求を発行する（ステッ
プＳ１３）と同時に、キャッシュ情報信号１０００によ
り、書き戻すブロックがキャッシュ７０２の第１ウェイ
または第２ウェイのどちらかであることを報告する。こ
の場合、ディレクトリ１１００がキャッシュ情報信号１
０００に「０００１１」（ＣＰＵａ側のキャッシュの第
１ウェイのブロックを主メモリに書き戻す場合）または
「００１１１」（ＣＰＵａ側のキャッシュの第２ウェイ
のブロックを主メモリに書き戻す場合）のコマンドをＣ
ＰＵバス３００のコマンド（書き戻し要求）と同時に発
行する。キャッシュ７０２はこのキャッシュ情報信号１
０００を受け取って当該キャッシュの第１ウェイまたは
第２ウェイのデータを主メモリに書き戻した後、該エン
トリをインバリッドにする。ディレクトリ１１００はキ
ャッシュ７０２の書き戻しブロックを主メモリ１２００
にライトしてからＩＯ１５００からのデータを主メモリ
１２００にライトする。この時、ＣＰＵａ側ディレクト
リをインバリッドに変更する（ステップＳ１４）。

【００５８】（８）ＤＭＡライトでＣＰＵｂ側ヒットで
ダーティの場合：ＩＯ１５００がＩＯバス１４００にＤ
ＭＡライトを発行し、ディレクトリ１１００のヒット判
定結果がＣＰＵｂ側ヒット（ステップＳ１１；ＣＰＵｂ
側ヒット）でＣＰＵｂ側ディレクトリの状態がダーティ
（ステップＳ１７；ダーティ）の場合、ディレクトリ１
１００はＣＰＵバス９００に対し、キャッシュ８０２の
主メモリ１２００への書き戻し要求を発行する（ステッ
プＳ１８）と同時に、キャッシュ情報信号１０００によ
り、書き戻すブロックがキャッシュ８０２の第１ウェイ
または第２ウェイのどちらかであることを報告する。こ
の場合、ディレクトリ１１００がキャッシュ情報信号１
０００に「０１０１１」（ＣＰＵｂ側のキャッシュの第
１ウェイのブロックを主メモリに書き戻す場合）または
「０１１１１」（ＣＰＵｂ側のキャッシュの第２ウェイ
のブロックを主メモリに書き戻す場合）のコマンドをＣ
ＰＵバス９００のコマンド（書き戻し要求）と同時に発
行する。キャッシュ８０２はこのキャッシュ情報信号１
０００を受け取って当該キャッシュの第１ウェイまたは
第２ウェイのデータを主メモリに書き戻した後、該エン
トリをインバリッドにする。ディレクトリ１１００はキ
ャッシュ８０２の書き戻しブロックを主メモリ１２００
にライトしてからＩＯ１５００からのデータを主メモリ
１２００にライトする。この時、ＣＰＵｂ側ディレクト
リをインバリッドに変更する（ステップＳ１９）。

【００５９】（９）ＤＭＡライトでＣＰＵａ側ヒットで
クリーンの場合：ＩＯ１５００がＩＯバス１４００にＤ
ＭＡライトを発行し、ディレクトリ１１００のヒット判
定結果がＣＰＵａ側ヒット（ステップＳ１１；ＣＰＵａ
側ヒット）でＣＰＵａ側ディレクトリの状態がクリーン
（ステップＳ１２；クリーン）の場合、ディレクトリ１
１００はＣＰＵバス９００に対し、キャッシュ７０２の
無効化要求を発行すると同時に、キャッシュ情報信号１
０００により、無効化するデータがキャッシュ７０２の
第１ウェイまたは第２ウェイのどちらかであることを報
告する。この場合、ディレクトリ１１００がキャッシュ
情報信号１０００に「０００１０」（ＣＰＵａ側のキャ
ッシュの第１ウェイがインバリッドの状態になる場合）
または「００１１０」（ＣＰＵａ側のキャッシュの第２
ウェイがインバリッドの状態になる場合）のコマンドを
ＣＰＵバス９００のコマンド（無効化要求）と同時に発
行する。キャッシュ７０２はこのキャッシュ情報信号１
０００を受け取って当該キャッシュの第１ウェイまたは
第２ウェイをインバリッドにする（ステップＳ１６）。
ディレクトリ１１００はＩＯ１５００からのデータを主
メモリ１２００にライトする。この時、ＣＰＵａ側ディ
レクトリをインバリッドに変更する（ステップ１４）。

【００６０】（１０）ＤＭＡライトでＣＰＵｂ側ヒット
でクリーンの場合：ＩＯ１５００がＩＯバス１４００に
ＤＭＡライトを発行し、ディレクトリ１１００のヒット
判定結果がＣＰＵｂ側ヒット（ステップＳ１１；ＣＰＵ
ｂ側ヒット）でＣＰＵｂ側ディレクトリの状態がクリー
ン（ステップＳ１７；クリーン）の場合、ディレクトリ
１１００はＣＰＵバス９００に対し、キャッシュ８０２
の無効化要求を発行すると同時に、キャッシュ情報信号
１０００により、無効化するデータがキャッシュ７０２
の第１ウェイまたは第２ウェイのどちらかであることを
報告する。この場合、ディレクトリ１１００がキャッシ
ュ情報信号１０００に「０１０１０」（ＣＰＵｂ側のキ
ャッシュの第１ウェイがインバリッドの状態になる場
合）または「０１１１０」（ＣＰＵｂ側のキャッシュの
第２ウェイがインバリッドの状態になる場合）のコマン
ドをＣＰＵバス９００のコマンド（無効化要求）と同時
に発行する。キャッシュ８０２はこのキャッシュ情報信
号１０００を受け取って当該キャッシュの第１ウェイま
たは第２ウェイをインバリッドにする（ステップＳ２
１）。主メモリ１２００はＩＯ１５００からのデータを
ライトする。この時、ＣＰＵｂ側ディレクトリをインバ
リッドに変更する（ステップＳ１９）。

【００６１】以上の動作により、ディレクトリ容量はキ
ャッシュ容量の合計で済むようになる。また、ＤＭＡで
ディレクトリミスヒット時のキャッシュスヌープは必要
なくなり、ＤＭＡのキャッシュスヌープ時も無効化また
は書き戻しの発生するキャッシュとウェイをディレクト
リが指示するため、キャッシュのヒット判定が必要なく
なる。なお、第４の実施例では２ウェイのキャッシュで
説明したが、キャッシュのウェイ数にもよらずキャッシ
ュ情報のビットを変更するだけでさらに多ウェイに拡張
できることは明らかである。また、上記実施例ではキャ
ッシュをＣＰＵ内に設けた場合で説明したが、本発明は
キャッシュの物理的な位置によらず、ＣＰＵの内部に位
置した場合にも、ＣＰＵの外部に位置した場合にも適用
可能である。また、上記実施例ではライトバック方式の
キャッシュで説明したが、本発明はキャッシュの方式に
よらずライトスルー方式でもライトバック方式でも適用
可能である。

【００６２】

【発明の効果】本発明によれば、キャッシュを有するマ
ルチプロセッサシステムにおいて、スヌープ方式とディ
レクトリ方式とを併用することによって、不要なキャッ
シュのスヌープを減少させることができ、また、主メモ
リのアクセスに要する時間よりもキャッシュのスヌープ
に要する時間の方が長いようなシステムの場合、キャッ
シュのスヌープで主メモリアクセスが律速することが避
けられるため、システムの性能向上が達成できる。ま
た、本発明は、システム内のキャッシュの階層構造には
よらないし、各プロセッサが違う階層構造のキャッシュ
を持っていても有効である。また、各キャッシュの一致
性保証のプロトコルにもよらない。さらに、本発明は、
各キャッシュがライトスルー方式であっても、ライトバ
ック方式であっても、さらに、システム内および階層内
に両キャッシュ方式が混在していても有効である。ま
た、本発明は、状態記憶手段をＤＲＡＭで構成してもよ
いし、または、ＳＲＡＭで構成してもよい。即ち、本発
明は、状態記憶手段の構成素子にはよらない。

【００６３】また、本発明によれば、キャッシュコヒー
レンシをディレクトリ方式で保証しているシステムにお
いて、キャッシュとディレクトリ間にキャッシュ情報信
号を設け、ディレクトリ状態とキャッシュ状態を常に一
致させることにより、主メモリ容量全てに対するディレ
クトリを持つ必要がなく、キャッシュ容量の合計のディ
レクトリで済むようになる。また、ＤＭＡでディレクト
リミスヒット時のキャッシュスヌープは必要なくなり、
ＤＭＡのキャッシュスヌープ時も無効化または書き戻し
の発生するキャッシュとウェイをディレクトリが指示す
るため、キャッシュのヒット判定が必要なくなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を実施するための全体構
成図である。

【図２】本発明の第１の実施例を実施するための主メモ
リコントローラの主要ブロックを示す図である。

【図３】本発明の第１の実施例を実施するためのキャッ
シュコントローラの主要ブロックを示す図である。

【図４】主メモリ空間およびそれに対応する状態記憶手
段を示す図である。

【図５】状態記憶手段の一実施例の内容を示す図であ
る。

【図６】本発明の第２の実施例を実施するための全体構
成図である。

【図７】本発明の第２の実施例を実施するための主メモ
リコントローラの主要ブロックを示す図である。

【図８】本発明の第２の実施例を実施するためのキャッ
シュコントローラの主要ブロックを示す図である。

【図９】本発明の第４の実施例のブロック図である。

【図１０】本発明の第４の実施例のキャッシュとディレ
クトリの構成図である。

【図１１】本発明の第４の実施例のディレクトリの変更
フローである。

【図１２】本発明の第４の実施例のＤＭＡ時のディレク
トリの動作フローである。

【符号の説明】

１０１，４０１…プロセッサ１、１０２，４０２…プロ
セッサ２、１０３，４０３…プロセッサｎ、１０４，４
０４…キャッシュコントローラ１、１０５，４０５…キ
ャッシュコントローラ２、１０６，４０６…キャッシュ
コントローラｎ、１０７，４０７…キャッシュ１、１０
８，４０８…キャッシュ２、１０９，４０９…キャッシ
ュｎ、１１０，４１０…主メモリコントローラ、１１
１，４１１…主メモリ、１１２，４１２…状態記憶手
段、１３０…スヌープ中断信号、２０１，５０１…主記
憶アクセス制御ブロック、２０２，５０２…判定回路ブ
ロック、２０３…中断信号制御回路ブロック、２０４，
５０４…主記憶アクセス制御回路、２０５，５０５…状
態記憶手段制御回路、３０１，６０１…キャッシュアク
セス制御ブロック、３０２，６０２…スヌープ制御ブロ
ック、３０３…中断回路ブロック、４３０…ライン転送
信号、５０３…ライン転送制御回路ブロック、７００，
８００…ＣＰＵ、７０１，８０１…ＣＰＵ命令制御部、
７０２，８０２…キャッシュ、７０３，８０３…キャッ
シュバス、９００…ＣＰＵバス、１０００…キャッシュ
情報信号、１１００…ディレクトリ、１２００…主メモ
リ、１３００…主記憶制御信号、１４００…ＩＯバス、
１５００…ＩＯ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 坪井 正英 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 村嶋 寛志 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 岡澤 宏一 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 梅村 雅也 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 内藤 倫典 愛知県尾張旭市晴丘町池上１番地 株式会 社日立旭エレクトロニクス内 (72)発明者 平光 哲生 愛知県尾張旭市晴丘町池上１番地 株式会 社日立旭エレクトロニクス内 (72)発明者 寺尾 益美 愛知県名古屋市中区栄三丁目10番22号 日 立中部ソフトウェア株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと、前記複数のプロセ
   ッサに共有される主メモリと、前記主メモリの制御を行
   う主メモリコントローラと、前記複数のプロセッサの各
   々と前記主メモリとの間に位置し、前記主メモリの内容
   のコピーを保持する複数のキャッシュメモリと、前記複
   数のキャッシュメモリの各々の制御を行うキャッシュコ
   ントローラとを有するマルチプロセッサシステムにおけ
   るキャッシュメモリ制御装置において、 前記主メモリ上のデータの状態を記憶する状態記憶手段
   と、前記プロセッサからアクセスされたアドレスに対応
   して前記状態記憶手段を検索し該アドレスに対して他キ
   ャッシュのスヌープが必要か否かを判定する判定回路
   と、前記判定回路による判定の結果スヌープが不要であ
   るとわかった場合、前記キャッシュコントローラに対し
   て出力するスヌープの中断を知らせるスヌープ中断信号
   と、前記各々のキャッシュコントローラに、前記スヌー
   プ中断信号を受け取った場合に該スヌープを中断すため
   の中断回路を設けたことを特徴とするキャッシュメモリ
   制御装置。
2. 【請求項２】 複数のプロセッサと、前記複数のプロセ
   ッサに共有される主メモリと、前記主メモリの制御を行
   う主メモリコントローラと、前記複数のプロセッサの各
   々と前記主メモリとの間に位置し、前記主メモリの内容
   のコピーを保持する複数のキャッシュメモリと、前記複
   数のキャッシュメモリの各々の制御を行うキャッシュコ
   ントローラとからなり、前記主メモリから前記キャッシ
   ュメモリへの転送単位（ブロック）が、前記キャッシュ
   メモリから前記プロセッサへの転送単位（ライン）複数
   分であるマルチプロセッサシステムにおけるキャッシュ
   メモリ制御装置において、 前記キャッシュコントローラからのブロックの置き換え
   要求時に、該ブロック内の特定のラインのみスヌープを
   行うスヌープ回路と、前記主メモリ上のデータの状態を
   記憶する状態記憶手段と、前記プロセッサからアクセス
   されたアドレスに対応して前記状態記憶手段を検索し、
   該アドレスを含むブロックに対応するデータの状態を判
   定する判定回路と、前記判定回路による判定の結果該ア
   ドレスを含むブロックに対応するデータに対してスヌー
   プが不要であると判定された場合にブロック全体のデー
   タをキャッシュコントローラに出力するとともに、スヌ
   ープが必要であると判定された場合に特定のラインのみ
   の転送に切り替え、該特定ラインの情報を前記キャッシ
   ュコントローラに通知する手段を設けたことを特徴とす
   るキャッシュメモリ制御装置。
3. 【請求項３】 請求項１または２に記載のキャッシュ制
   御装置において、前記状態記憶手段は、主メモリ上のど
   のデータが、少なくとも一つのキャッシュメモリに保持
   されているか否か、また保持されている場合にどういう
   状態で保持されているかを記憶していることを特徴とす
   るキャッシュメモリ制御装置。
4. 【請求項４】 請求項１または２に記載のキャッシュメ
   モリ制御装置において、前記状態記憶手段は、主メモリ
   上のどのデータがキャッシュメモリに保持されているか
   否か、保持されている場合にはどのキャッシュメモリに
   どういう状態で保持されているかを記憶していることを
   特徴とするキャッシュメモリ制御装置。
5. 【請求項５】 キャッシュコヒーレンシをディレクトリ
   方式で保証しているマルチプロセッサシステムにおける
   キャッシュメモリ制御装置において、 キャッシュとディレクトリ間で送受するキャッシュ情報
   信号を設け、該キャッシュ情報信号を用いてキャッシュ
   状態とディレクトリ状態を一致させるようにしたことを
   特徴とするキャッシュメモリ制御装置。
6. 【請求項６】 請求項５記載のキャッシュメモリ制御装
   置において、キャッシュ状態が変化する場合には、キャ
   ッシュがキャッシュ状態の変化をキャッシュ情報信号に
   よってディレクトリに報告し、ＤＭＡが発生した場合に
   は、ディレクトリがキャッシュデータの無効化とキャッ
   シュデータの主メモリへの書き戻しをキャッシュ情報信
   号によってキャッシュに報告するようにしたことを特徴
   とするキャッシュメモリ制御装置。