JPH1055352A

JPH1055352A - 浮動小数点数累積加算装置

Info

Publication number: JPH1055352A
Application number: JP8209836A
Authority: JP
Inventors: Shinjirou Inahata; 深二郎稲畑; Sou Yamada; 想山田; Shinjiro Toyoda; 新次郎豊田; Nobuaki Miyagawa; 宣明宮川
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1996-08-08
Filing date: 1996-08-08
Publication date: 1998-02-24
Also published as: US6073155A

Abstract

(57)【要約】【課題】計算量が多い場合にも充分精度が良い浮動小数
点累積加算結果が得られるようにする。【解決手段】シフトレジスタ３０〜３３のいずれか１つ
に２つの浮動小数点数データが格納されるとバッファ２
０₀、２０₁〜２３₀、２３₁のうちそのシフトレジス
タに接続されているバッファを介して、ＢＵＳ０、ＢＵ
Ｓ１に２つのデータが各々出力される。出力された２つ
のデータは、ＢＵＳ０、ＢＵＳ１を介して加算器４０に
入力され、浮動小数点数に対する加算が行われ加算結果
データとして出力される。この加算結果データは、ＢＵ
ＳＷ及びマルチプレクサ４１を介してシフトレジスタ３
１〜３３の各入力に戻され、加算前の浮動小数点数デー
タを保持していたシフトレジスタの１つ上の加算レベル
に対応するシフトレジスタに書き込まれる。このような
動作を繰り返すことによって浮動小数点数を累積加算す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は浮動小数点数累積
加算装置に係り、特に、信号処理や物理現象のシミュレ
ーション等に応用される、有限な語長を有する浮動小数
点数を累積加算するための累積加算装置に関する。

【０００２】

【従来の技術】従来より、累積加算装置は、画像処理等
の分野で広く使用されている。例えば、ディジタルフィ
ルタでは、複数の画素値の各々に特定の係数を乗算し、
乗算後のデータを累積加算する操作が行われるので、こ
の操作に累積加算装置が使用されている。

【０００３】従来、この累積加算装置は、図１１に示す
ように、データを保持するレジスタ１１１と、入力され
た累積加算すべきデータとレジスタ１１１に保持された
加算結果データとを加算する加算器１１０とで構成さ
れ、入力される順番でデータを累積加算していた。

【０００４】すなわち、図１１において、入力１００か
らは図示されていないクロック信号に同期して累積加算
すべきデータが順番に入力され、レジスタ１１１はこの
クロック信号に同期して加算器１１０で加算されたデー
タを保持する。このとき、入力１００から入力されたデ
ータは加算器１１０によってレジスタ１１１に保持され
ているデータと加算され、その和がレジスタ１１１に再
度格納される。このように、入力されたデータが直接累
積加算データに順に加算されてレジスタ１１１に格納さ
れていき、累積加算が終了すると出力１０１から累積加
算結果が出力される。

【０００５】しかしながら、語長の定まった浮動小数点
データをこのように累積加算する場合には、切捨て、切
上げ、二捨一入等で生ずる丸め誤差によって累積加算結
果の精度が低下するという問題が発生する。特に、加算
結果の指数部と入力されるデータの指数部との差が大き
く異なる場合には、加算結果のビット数が浮動小数点数
で表されるビット数の範囲を越えてしまい、精度の低下
を引き起こす。値が大きい数に引き続いて値が小さい数
が多数入力されてくる場合等では、この誤差が累積加算
するために、最終的には計算精度の面で許容できない値
となる。

【０００６】この現象を、２５７個の浮動小数点数で表
された数を累積加算する場合を例に説明する。ここで、
浮動小数点数は次のような形式で表現する。まず、１語
の中に区切りを設けて符号部、仮数部、及び指数部を別
々に格納する。仮数部は８ビットで絶対値を格納するも
のとし、また説明を簡単にするため仮数部のＭＳＢは常
に１であるとし、仮数部のＭＳＢが０で表される数は考
えないものとする。浮動小数点数の符号は符号部のビッ
トによって指定されるものとする。さらに、指数部は例
えば５ビットの符号付数で表されているものとし、基数
が２の時の指数を保持する。そして、以下の式で表され
る計算によって累積加算値ｓｕｍを求めるものとする。

【０００７】ｓｕｍ＝Σａ（ｉ），ｉ＝１〜２５７ただし、ａ（１）＝２^-1，ａ（２）＝ａ（３）＝・・・
＝ａ（２５７）＝２^-9 この計算の正確な結果は、以下のように１となる。

【０００８】ｓｕｍ＝２^-1＋２^-9×２５６＝２^-1＋２^-9
×２⁸＝２^-1＋２^-1＝１一方、図１１の回路でこの計算を行う場合を考えと、デ
ータａ（ｉ）は入力１００から順番に入力されて加算器
１１０で加算されるので、加算器１１０では、まず２つ
の入力の小数点の位置を合わせるために、両者の指数部
の差に応じて、指数部が小さい方の浮動小数点数データ
の仮数部をＬＳＢ方向へシフトする。このシフトによっ
て、仮数部の８ビットの領域を越えるビットデータは捨
てられる。次に、８ビット同士の数を加え合わせて９ビ
ットの加算結果を得る。その後、ＭＳＢが１になるよう
に加算結果をシフトし、加算結果を得る。従って、９ビ
ットの加算結果のＭＳＢが１であるときには、ＬＳＢ方
向へ１ビットだけシフトされることになる。このとき、
シフト前の９ビットデータのＬＳＢは８ビットの領域を
越えるので捨てられる。

【０００９】上記のことを更に詳細に説明する。ａ
（１）が入力１００から入力されてレジスタ１１１に格
納された後、入力１００から順番にａ（２）以降のデー
タが入力されるので、ａ（２）が入力された場合には、
加算器１１０ではレジスタに格納されているａ（１）＝
２^-1と次に入力されるａ（２）＝２^-9とが上述した加算
手順に従って加え合わされる。

【００１０】２^-9の仮数部は、ＭＳＢのみが１で、残り
のビットが全て０で表されている。この値２^-9の指数部
は、２^-1の指数部との差が８であるため、加算を行う前
にＬＳＢ方向へ８ビットだけシフトされる。しかしなが
ら、仮数部は８ビットしかないので、ＭＳＢに存在して
いた１はシフトによって仮数部を越えることにより捨て
られ、仮数部は全ビットが０になる。このように、加え
合わされる２つのデータの指数部の値が大きく異なる場
合には、シフト操作によって値が小さいデータの精度が
低下する。この結果、２^-1と０とが加算されることにな
り、１回目の加算結果は２^-1となるので、レジスタ１１
１には２^-1が格納される。

【００１１】その後、入力１００からはａ（２）と同じ
値であるａ（３）以降のデータが順に入力されるが、レ
ジスタ１１１にはａ（１）と同じ値２^-1が格納されてい
るので、加算器１１０に入力される２つのデータはａ
（１）とａ（２）とを加算する場合と全く同じ値とな
る。この結果、加算結果もａ（１）とａ（２）との加算
結果と同じになり、レジスタ１１１に格納される値は２
^-1のまま変化しない。

【００１２】従って、入力１００に２５７個のデータが
入力され、累積加算が終了した後には、出力１０１から
は累積加算値として２^-1が出力される。この値は上述し
た正確な値と比較して１／２になっている。

【００１３】この現象を更に解析的に検討する。まず、
仮数部のビット幅をｐビットとしたとき、この構成によ
れば、１回の浮動小数点加算操作で、相対誤差ｅｒ（｜
ｅｒ｜≦２^-p）が発生する。ここで、上記累積加算装置
による浮動小数点の加算を＋’、正確な加算（誤差が発
生しない理想状態での加算）を＋と表すと、累積加算装
置によるａとｂとの加算は以下の式で表される。

【００１４】ａ＋’ｂ＝（１＋ｅｒ）（ａ＋ｂ）＝（１
＋ｅｒ）ａ＋（１＋ｅｒ）ｂすなわち、１回の浮動小数点の加算結果は、正確な加算
を実施した結果に対して、ａとｂとに共に相対誤差ｅｒ
分の誤差が加えられた値となる。

【００１５】この式に基づいて、図１１の累積加算装置
を使用してＮ個の数ａ１〜ａＮを累積加算する場合の誤
差を解析する。この場合には、（Ｎ−１）回の浮動小数
点加算に対して、以下の式が成立する。（・・・（（ａ１＋’ａ２）＋’ａ３）＋’・・・＋’ａＮ）＝（１＋ｅｒ）（・・・（１＋ｅｒ）（（１＋ｅｒ）（ａ１＋ａ２）＋ａ３）＋・・・＋ａＮ）＝（１＋ｅｒ）^N-1ａ１＋（１＋ｅｒ）^N-1ａ２＋（１＋ｅｒ）^N-2ａ３＋（１＋ｅｒ）^N-3ａ４＋・・・＋（１＋ｅｒ）ａＮすなわち、この式をＮ個の正確な和の形に表した時、Ｎ
個の数のうちａ１、ａ２についてみると、各々（１＋ｅ
ｒ）^N-1−１の相対誤差が残ることになり、この結果相
対誤差は最大（１＋２^-p）^N-1−１、最小（１−２^-p）
^N-1−１となる。

【００１６】上記の例では、Ｎ＝２５７、ｐ＝８ビット
であるから、一番最初に入力される値に対する相対誤差
は、最大（１＋２^-8）²⁵⁶−１＝１．７１、最小（１−
２^-8）²⁵⁶−１＝−０．６３となる。従って、ａ１、ａ
２の値が他の２５５個の値と比較して大きければ、相対
誤差が累積加算結果に対して与える影響は大きくなる。

【００１７】従来、このような精度の低下を防止するた
めに、特開平１−１６９６２７号公報及び特開平４−２
８１５２４公報等で示される技術では、減算器によって
１回の加算結果の誤差を求め、その誤差を別の加算器で
累積加算して加算結果に加える等を行っていた。

【００１８】

【発明が解決しようとする課題】しかしながら、上記の
従来例では、他の浮動小数点加算器、浮動小数点減算器
が３個から４個必要となり、浮動小数点加算器に含まれ
るバレルシフタ等によって回路規模が大きくなってしま
う、という欠点があった。

【００１９】また、従来例では、結果的にデータのビッ
ト数を増やして精度を上げるという効果が得られるが、
加算の順番は図１１で行われる累積加算の順番と変わら
ないので、加算の回数が非常に大きくなると図１１の場
合と同様精度が問題となってくる。

【００２０】この従来例では、浮動小数点演算の仮数部
のビット幅ｐを２ｐに拡張したことに相当する。従っ
て、相対誤差ｅｒは、｜ｅｒ｜≦２^-2pになる。この結
果、前述と同様の解析によって、一番最初に入力される
値に対する相対誤差は最大（１＋２^-2p）^N−１、最小
（１−２^-2p）^N−１となる。

【００２１】このように、相対誤差ｅｒの値自体は小さ
くなものの、Ｎの値が大きくなると相対誤差ｅｒも無視
できない大きさになる。

【００２２】近年計算化学の分野においては、非経験的
分子軌道法と呼ばれる方法による計算によって、分子の
量子力学的なエネルギーを求める試みが盛んに行われる
ようになっている。この分野では、計算量はしばしば非
常に大きいものとなる。具体的には、Ｈａｒｔｒｅｅ−
Ｆｏｃｋ法（ＨＦ法）と呼ばれる方法によって計算を行
う場合、通常Ｆｏｃｋ行列と呼ばれる行列を求めながら
エネルギーを計算する。このとき、Ｆｏｃｋ行列の１つ
の要素を計算するためには、大きい分子で１億回もの累
積加算を求めることが必要となる。

【００２３】従って、上記従来例は画像処理等の分野で
は十分な精度が得られていたにもかかわらず、分子軌道
法等の計算量が多い分野では十分な精度が得られない、
という問題があった。

【００２４】本発明は上記問題点を解消するためになさ
れたもので、計算量が多い場合にも十分な精度が得られ
る浮動小数点累積加算装置を提供することを目的とす
る。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明は浮動小数点数で表されたデータを累積
加算する浮動小数点数累積加算装置であって、入力され
た２つのデータを加算し加算結果データとして出力する
加算手段と、累積加算すべきデータと前記加算手段の加
算結果データとを入力し、該累積加算すべきデータ及び
該加算結果データから同じレベルの加算に使用される２
つのデータを抽出し、抽出した２つのデータを前記加算
手段に入力させるデータ加算順序変更手段と、を含んで
構成したものである。

【００２６】本発明の加算手段は、入力された２つのデ
ータを加算し加算結果データとして出力し、加算順序変
更手段は、累積加算すべきデータと加算手段の加算結果
データとを入力し、加算に使用される２つのデータを抽
出し、加算手段に入力させる。従って、加算手段では、
累積加算すべきデータ同士の加算、累積加算すべきデー
タと加算結果データとの加算、及び加算結果データ同士
の加算等のレベルが異なる加算が行われることになる。
そこで、加算順序変更手段では、同じレベルの加算に使
用される２つのデータを抽出し、抽出した２つのデータ
を加算手段に入力させる。これにより、加算手段では同
じレベルの加算が実行される。なお、加算順序変更手段
で抽出するときは、同じレベルの加算に使用されるデー
タであればよく、レベルの高低に関係なく抽出すること
ができる。

【００２７】例えば、累積加算すべきデータがａ１〜ａ
７の７個の場合には、浮動小数点加算の順番は図３
（ｂ）に示す順番になる。この結果、累積加算すべきデ
ータの個数をＮ（自然数）とし、ｍ＝ｌｏｇ₂Ｎと仮定
すると、累積加算結果は以下の式で表される誤差を含ん
だものとなる。（・・・（（ａ１＋’ａ２）＋’（ａ３＋’ａ４）＋’・・・＋’ａＮ）＝（・・・（（１＋ｅｒ）（ａ１＋ａ２）＋’（１＋ｅｒ）（ａ３＋ａ４））＋’・・・）＝（１＋ｅｒ）^mａ１＋（１＋ｅｒ）^mａ２＋（１＋ｅｒ）^mａ３＋・・・＋（１＋ｅｒ）^mａＮすなわち、累積加算結果をＮ個の正確な和で表した時
に、Ｎ個の数全てに（１＋ｅｒ）^m−１の相対誤差が均
等に含まれることになる。浮動小数点数の仮数部をｐビ
ットとすると、相対誤差の最大値は（１＋２^-p）^m−
１、最小値は（１−２^-p）^m−１となる。

【００２８】浮動小数点数の仮数部を１６ビットとした
ときの本発明の相対誤差を、従来例で得られる相対誤差
と比較して図４に示す。累積加算すべきデータの個数Ｎ
が１００万程度の数では従来例の方が相対誤差は小さい
が、４００万以上になってくると本発明の相対誤差の方
が小さくなり、１６００万を越えると両者の相対誤差間
に１０倍以上の開きが出ている。

【００２９】図４より明らかなように、本発明によれ
ば、累積回数が大きくなってくると相対誤差は従来例に
比べて向上している。

【００３０】第２の発明は、第１の発明のデータ加算順
序変更手段を、累積加算すべきデータから２つのデータ
を抽出する入力データ抽出部と、前記入力データ抽出部
で抽出されたデータを格納する入力データ格納部と、前
記加算手段の加算結果データから同じレベルの加算を行
った２つのデータを抽出する加算結果抽出部と、前記加
算結果抽出部で抽出されたデータを加算のレベル毎に格
納する複数の加算結果格納部と、前記入力データ格納部
及び前記複数の加算結果格納部から同じレベルの加算に
使用される２つのデータを抽出し、抽出した２つのデー
タを前記加算手段に入力させる格納データ抽出部と、を
含んで構成したものである。

【００３１】本発明では、累積加算すべき２つのデータ
が入力データ格納部に格納され、同じレベルの加算を行
った２つの加算結果データが加算のレベル毎に各加算結
果格納部に格納される。加算結果格納部は、各々加算の
レベル毎にデータを格納するので、必要な最低の個数は
発生する加算のレベルの個数と同数である。すなわち、
累積加算すべきデータの個数をＮ、ガウスの記号を
［］とすると発生する加算のレベルの個数はＮ＝２^m
のときｍ個、Ｎ≠２^mのとき［ｌｏｇ₂Ｎ］＋１個であ
るので、加算結果格納部の個数はＮ＝２^mのときｍ−１
個、Ｎ≠２^mのとき［ｌｏｇ₂Ｎ］個（入力データ格納
部を含めると各々ｍ個、［ｌｏｇ₂Ｎ］＋１個）とな
り、また加算手段を１つだけ用意すればよいので、回路
規模を小さくすることができる。

【００３２】また、入力データ抽出部で２つのデータを
抽出している間に異なるレベルの加算を実行することが
可能であるので、図１１に示した従来の回路で累積加算
を求める場合と大差ない時間で最終的な累積加算結果を
得ることができる。

【００３３】第３の発明は、第２の発明において、抽出
すべき２つのデータの少なくとも１つが存在しない場合
には、入力データ抽出部及び加算結果抽出部の少なくと
も一方が、存在しないデータとして０データを使用する
ものである。

【００３４】累積加算すべきデータの個数をＮがＮ≠２
^mのとき、同じレベルの加算に使用されるデータが２つ
存在せず、データが余る場合があり、このような場合に
は入力データ格納部及び加算結果格納部の少なくとも一
方にデータが格納されたままになり、加算手段から加算
結果データが出力されなくなる場合がある。この場合に
は、次のように０データを追加してデータを加算手段に
入力させることにより対処することができる。

【００３５】入力データ抽出部で２つのデータが抽出で
きず入力データ格納部に１つのデータのみが格納されて
いる場合には、外部から入力データ抽出部に０データを
追加することにより、格納データ抽出部で入力データ格
納部に格納されていた１つのデータと外部から追加され
た０データとを抽出して加算手段に入力させることがで
きる。

【００３６】同様に、加算結果抽出部で２つのデータが
抽出できず加算結果格納部に１つのデータのみが格納さ
れている場合には、外部から加算結果抽出部に０データ
を追加することにより、格納データ抽出部で加算結果格
納部に格納されていた１つのデータと外部から追加され
た０データとを抽出して加算手段に入力させることがで
きる。

【００３７】また、加算のレベルが高い加算結果格納部
に１つのデータのみが格納されている場合には、外部か
ら加算結果抽出部に０データを２つずつ入力して、加算
のレベルがより低い加算結果格納部に２つの０データを
格納することを繰り返す。これにより、加算結果データ
が加算のレベルがより高い加算結果格納部にシフトされ
ていき、１つのデータのみが格納されている加算結果格
納部の加算レベルと同じレベルになったときに、格納デ
ータ抽出部で加算結果格納部に格納されていた１つのデ
ータとシフトされてきた０データとが抽出されて加算手
段に入力される。

【００３８】上記では、加算手段に０データを入力する
場合に、入力データ抽出部または加算結果抽出部に外部
から直接０データを追加する場合について説明したが、
入力データが加算手段を介して加算結果抽出部に入力さ
れるので、入力データ抽出部に２つの０データを追加し
て加算手段から０データを出力させることで、加算結果
抽出部に外部から直接０データを追加することなく加算
手段を介して加算結果格納部に０データを追加するよう
にしてもよい。なお、この場合においても、入力データ
抽出部に２つずつ０データを追加することを繰り返して
上記のように加算のレベルを高くした０データを加算結
果格納部に格納するようにしてもよい。

【００３９】上記のように、本発明においては、必要に
応じて加算手段の片方または両方の入力に０データを入
力することができるので、回路規模をあまり増加させる
ことなく、データ個数が２の累乗でない時にも余ったデ
ータから最終的な累積加算結果を求めることができるよ
うになる。

【００４０】なお、抽出すべき２つのデータのいずれか
が存在しない状態が複数存在する場合には、加算のレベ
ルがより低いデータに対して０データを使用するのがよ
い。

【００４１】第４の発明は、第２または第３の発明にお
いて、格納データ抽出部が、同じレベルの加算に使用さ
れる２つのデータとして加算のレベルがより低い２つの
データを抽出するようにしたものである。

【００４２】本発明においては、入力データの累積加算
を行う時に、出現頻度が高い加算、すなわちレベルが低
い加算が優先して行われるので、よりレベルが高い加算
の加算結果を格納する格納部を設ける必要がなく、累積
加算結果を格納する加算結果格納部の回路規模を最小限
にすることができる。

【００４３】また、第５の発明は、浮動小数点数で表さ
れたデータを累積加算する浮動小数点数累積加算装置で
あって、累積加算すべきデータが同時に入力されるよう
に並列配置されると共に、累積加算すべきデータ及び該
累積加算すべきデータの加算結果データを用いて累積加
算結果を出力する複数の累積加算手段と、前記累積加算
手段によって累積加算された複数の累積加算結果を加算
して１つの値として出力する累積結果加算手段と、を含
んで構成したものである。

【００４４】本発明においては、複数個同時に入力され
てくるデータに対して同時に累積加算を行うようにして
いるので、入力時間と大差ない時間で累積加算結果を出
力することができる。

【００４５】本発明の累積加算手段は、上記の第１〜第
４の発明で説明した累積加算装置で構成するのが好まし
い。

【００４６】

【発明の実施の形態】以下、図面を参照して第５の発明
の実施の形態を詳細に説明する。この実施の形態は、累
積回路として第１〜第４の発明で説明した累積加算装置
を用い、２ｎ個ずつ同時に入力されてくる入力データの
全てを累積加算するようにしたものである。

【００４７】図１において、４００₁、４０１₁、４０
０₂，４０１₂、・・・、４００_n、４０１_nは累積回
路、５は累積結果加算器、５００₁、５０１₁、５００
₂、５０１₂、・・・、５００_n、５０１_nはフリップ
フロップ、５１０₁、５１０ ₂、・・・、５１０_nは浮
動小数点数加算器、５２０はｎ個の浮動小数点数を加算
する浮動小数点数加算器、２１０₁、２１１₁、２１０
₂、２１１₂、・・・、２１０_n、２１１_nは入力端
子、２２０は出力端子である。

【００４８】累積加算すべきデータは、ラインフィルタ
等の入力手段から１クロックに１個ずつ入力端子２１０
₁、２１１₁、２１０₂、２１１₂、・・・、２１
０_n、２１１_nの各々を介して同時に入力される。ただ
し、各入力端子から入力されてくるデータは同じ個数で
ある必要はなく、例えば、入力端子２１０₁から１０１
個のデータが、また他の入力端子から１００個のデータ
が入力される場合でもよく、この場合には２００ｎ＋１
個のデータの累積加算結果を求めて、出力端子２２０か
ら出力することになる。

【００４９】この累積加算装置では、まず累積回路４０
０₁、４０１₁、４００₂、４０１ ₂、・・・、４００
_n、４０１_nで、それぞれ入力端子２１０₁、２１
１₁、２１０₂、２１１₂、・・・、２１０_n、２１１
_nから入力されてくるデータの累積加算を計算し、２ｎ
個の累積加算結果を累積結果加算回路５に出力する。

【００５０】次に、累積結果加算回路５では、それぞれ
の累積加算結果をフリップフロップ５００₁、５０
１₁、５００₂、５０１₂、・・・、５００_n、５０１
_nに格納する。このとき、それぞれの累積回路に入力さ
れるデータの個数が異なる場合には、累積回路で累積加
算結果が求まるタイミングが異なるため、フリップフロ
ップ５００₁、５０１₁、５００₂、５０１₂、・・
・、５００_n、５０１_nはそれぞれの累積加算結果が求
められたタイミングでデータを取り込む。例えば、後述
するように、累積回路では図５に示すタイミング累積加
算結果が求められ、サイクル１８で累積加算結果が出力
される。このとき、同図に示されている出力制御信号ｂ
ｅ３をフリップフロップのイネーブル信号として使用す
ることにより、累積加算結果が求められるタイミングで
データを取り込むことができる。

【００５１】それぞれのフリップフロップに格納された
累積加算結果は、最も入力データ数が多い累積回路にお
いて累積加算結果が求められた後、すなわち全ての累積
回路において累積加算結果が求められた後、２つずつ浮
動小数点数加算器５１０₁、５１０₂、・・・、５１０
_nによって足し合わされ、さらにｎ個の加算結果が浮動
小数点数加算器５２０によって足し合わされ最終的に１
つの累積加算結果が求められ、出力端子２２０より出力
される。

【００５２】次に、累積回路について詳細に説明する。
この累積回路では、図３（ｂ）に示すように、入力デー
タの加算手順を変えながら累積加算する。図ではａ１〜
ａ７の７つのデータが順番に入力された時の加算手順を
例示しており、（ａ）が従来の累積加算における加算の
手順、（ｂ）が本実施の形態の累積加算における加算の
手順である。また、加算の順番は、括弧中の数字によっ
て示している。

【００５３】図３（ａ）に示す従来の累積加算では、前
述したように入力される順番で加算が行われるのに対し
て、（ｂ）に示す本実施の形態の累積加算では、まず入
力されるデータが２つずつの組に分けられて加算され、
さらにその加算結果が２つずつの組に分けられて加算さ
れる。この操作が繰り返され、最終的な累積加算結果を
得るものである。ただし、入力されるデータの総数が２
の整数乗でない場合には、途中の加算が省略される場合
もある。この例ではａ７はａ５＋ａ６の加算結果に直接
加算されている。

【００５４】ここで、図３（ｂ）の加算方法に対応し
て、加算の「レベル」を次のように定義する。図に示し
たように、ａ１＋ａ２、ａ３＋ａ４等の加算のように、
加算入力にともに加算結果が含まれていない場合（累積
加算すべきデータ同士の加算の場合）を「レベル０の加
算」、加算結果ａ１＋ａ２に加算結果ａ３＋ａ４を加算
する場合のように、被加算数にレベル０の加算結果が含
まれる場合を「レベル１の加算」、被加算数にレベル１
の加算結果が含まれている場合を「レベル２の加算」と
呼ぶことにし、以後、被加算数にレベルｎ−１の加算結
果が含まれている場合を「レベルｎの加算」と呼ぶこと
にする。なお、図３（ｂ）のａ７とａ５＋ａ６との加算
のように、加算入力に含まれるデータが異なるレベルの
加算結果であるものは、これらの加算結果のうちレベル
数が大きい方を採用する。この場合は、レベル０の加算
結果であるａ５＋ａ６が含まれているので、レベル１の
加算となる。すなわち、累積加算すべきデータ同士の加
算をレベル０とし、加算入力に加算結果が含まれている
場合には加算のレベルが高い方を採用して加算のレベル
を決定する。そして、レベルが低い加算を優先して行
う。

【００５５】図２に、累積回路の詳細な回路図を示す。
なお、ここでは、説明を簡単にするために最大１６個の
浮動小数点数を累積加算する場合の回路について説明す
る。

【００５６】図２に示すように、累積回路は、データ処
理を行うためのデータ処理回路１、及びデータ処理回路
１を制御するためのコントロール回路３で構成されてい
る。図において、１０₀、１０₁、１１₀、１１₁、１
２₀、１２₁、１３₀、１３ ₁は浮動小数点数を格納す
るためのフリップフロップ、２０₀、２０₁、２１₀、
２１₁、２２₀、２２₁、２３₀、２３₁はバッファ、
４０は浮動小数点数同士を加算するための加算手段とし
ての加算器、４１、４２はマルチプレクサである。

【００５７】また、フリップフロップ１０₀と１０₁、
１１₀と１１₁、１２₀と１２₁、１３₀と１３₁は各
々２ワード分のシフトレジスタ３０、３１、３２、３３
を構成している。これらのシフトレジスタ３０〜３３
は、各々イネーブル信号ｆｅ０、ｆｅ１、ｆｅ２、ｆｅ
３によって動作が制御され、イネーブル状態の時には図
示していないクロック信号に同期してシフト動作を行い
ながら浮動小数点数データを格納し、ディスエーブル状
態の時にはそれまでの値を保持する。なお、シフトレジ
スタ３０、３１、３２、３３は、それぞれレベル０、レ
ベル１、レベル２、レベル３の加算を行うためのデータ
を保持する。従って、レベルｎの加算データを保持して
いるシフトレジスタを、レベルｎのシフトレジスタと呼
ぶこともある。

【００５８】また、バッファ２０₀と２０₁、２１₀と
２１₁、２２₀と２２₁、２３₀と２３₁からなるバッ
ファ対は各々制御信号ｂｅ０、ｂｅ１、ｂｅ２、ｂｅ３
に従って動作し、これらの制御信号がイネーブル状態の
時には接続されているフリップフロップの出力を各々Ｂ
ＵＳ（バス）０、ＢＵＳ１に出力し、ディスエーブル状
態の時には出力はハイインピーダンス状態となる。

【００５９】また、マルチプレクサ４１、４２は、制御
信号ｍｅ０によって、その出力が切り替えられる。

【００６０】フリップフロップのイネーブル信号ｆｅ
０、ｆｅ１、ｆｅ２、ｆｅ３、バッファの制御信号ｂｅ
０、ｂｅ１、ｂｅ２、ｂｅ３、マルチプレクサの制御信
号ｍｅ０は、各々コントロール回路３によって生成され
る。なお、コントロール回路については後述する。

【００６１】ここで、データ処理回路の加算器４０以外
の部分はデータ加算順序変更手段に対応し、マルチプレ
クサ４２及びイネーブル信号ｆｅ０を生成するコントロ
ール回路の部分は累積加算すべきデータから２つのデー
タを抽出する入力データ抽出部、シフトレジスタ３０は
入力データ抽出部で抽出されたデータを格納する入力デ
ータ格納部、マルチプレクサ４１及びイネーブル信号ｆ
ｅ０〜ｆｅ３を生成するコントロール回路の部分は加算
手段の加算結果データから同じレベルの加算を行った２
つのデータを抽出する加算結果抽出部、シフトレジスタ
３１、３２、３３は加算結果抽出部で抽出されたデータ
を加算のレベル毎に各々格納する複数の加算結果格納
部、バッファ２０₀〜２３₁及び制御信号ｂｅ０〜ｂｅ
３を生成するコントロール回路の部分は入力データ格納
部及び複数の加算結果格納部から同じレベルの加算に使
用される２つのデータを抽出して加算手段に入力させる
格納データ抽出部、に各々対応している。

【００６２】次に、図２の累積回路の動作の概略につい
て説明する。まずこの回路の基本動作について述べる。
シフトレジスタ３０〜３３のいずれか１つに２つの浮動
小数点数データが格納された場合、バッファ２０₀、２
０₁〜２３₀、２３₁のうちそのシフトレジスタに接続
されているバッファを介して、ＢＵＳ０、ＢＵＳ１に２
つのデータが各々出力される。

【００６３】出力された２つのデータは、ＢＵＳ０、Ｂ
ＵＳ１を介して加算器４０に入力され、浮動小数点数に
対する加算が行われ加算結果データとして出力される。
この加算結果データは、ＢＵＳＷ及びマルチプレクサ４
１を介してシフトレジスタ３１〜３３の各入力に戻さ
れ、加算前の浮動小数点数データを保持していたシフト
レジスタの１つ上の加算レベルに対応するシフトレジス
タに書き込まれる。この累積回路は、このような基本動
作を繰り返すことによって浮動小数点数を累積加算す
る。

【００６４】更に詳しく説明すると、入力データは入力
端子２００からクロック信号に同期して１ワードずつ入
力され、マルチプレクサ４２を介してシフトレジスタ３
０に格納される。シフトレジスタ３０にデータが２つ格
納されると、前述の基本動作が行われて加算結果データ
がシフトレジスタ３１に格納される。以後、入力データ
をシフトレジスタ３０に２つずつ書き込んでいくことに
より、上位のレベルのシフトレジスタにも順番にデータ
が格納され、基本動作が自動的に繰り返されていく。こ
のとき、同時に２つ以上のシフトレジスタに２個のデー
タが格納された場合には、頻度の高い加算、すなわちレ
ベルが低い加算を優先的に行うように基本動作が実行さ
れ、レベルの高い加算を行うデータを格納したシフトレ
ジスタは加算器４０が空くまでデータを保持する。

【００６５】累積回路へのデータの入力が終了すると、
データの総数が２の整数乗である時には出力２０１から
累積加算結果が自動的に出力される。しかし、データの
総数が２の整数乗でない場合には、特定のシフトレジス
タがデータを１個だけ保持している状態で止まってしま
う。そこで、マルチプレクサ４１、４２を通してシフト
レジスタ３０、３１、３２、３３のうち適当なものに浮
動小数点数で表される”０”データを書き込む。止まっ
た時点でデータを１個だけ保持しているシフトレジスタ
に”０”が書き込まれることによってデータが追加され
ると、再度前述した基本動作が行われるので、最終的に
は累積加算結果が出力２０１から出力される。

【００６６】この回路では、加算のレベル毎に浮動小数
点数のデータを保持するシフトレジスタを変更している
ので、加算は図３（ｂ）に示すような順番で行われる。
また、レベル０の加算は２サイクルに１回ずつ行われる
ので、レベル１以上の加算は空いたサイクルに適切に配
分される。この結果、最後のデータが入力されてから累
積加算結果が出力されるまでの遅延時間は従来と大差な
いものとなる。

【００６７】次に、ａ１〜ａ１４の１４個のデータを入
力して累積加算加算する場合を例にとって、図２の回路
によって加算が行われる時の動作を詳細に説明する。

【００６８】ここで、図２の回路で、シフトレジスタ３
０〜３３のイネーブル信号ｆｅ０〜ｆｅ３、バッファ２
０₀、２０₁〜２３₀、２３₁の制御信号ｂｅ０〜ｂｅ
３は、各々ハイアクティブとする。従って、特定のクロ
ックサイクルでイネーブル信号ｆｅ０〜ｆｅ３のいずれ
かがハイレベルのときに、そのハイレベルのイネーブル
信号に対応するシフトレジスタは、そのサイクルの終わ
りでデータを取り込む。また、マルチプレクサ４１は、
制御信号ｍｅ０がローレベルの時にＢＵＳＷの加算結果
データを、ハイレベルの時には浮動小数点数”０”を、
それぞれシフトレジスタ３１〜３３に入力する。さらに
マルチプレクサ４２は、制御信号ｍｅ０がローレベルの
時に入力端子２００からの入力データを、ハイレベルの
時には浮動小数点数”０”を、それぞれシフトレジスタ
３０に入力する。また、加算器４０は、ＢＵＳ０、ＢＵ
Ｓ１から２つの浮動小数点数が入力されてくると、１ク
ロックサイクルよりも短い一定の遅延時間の後に浮動小
数点数で表される加算結果データをＢＵＳＷに出力す
る。

【００６９】図５に、１４個のデータを加算する時の動
作を図示する。図はそれぞれのデータや信号が時間に従
って変化する様子を表している。最上段の数字０，１，
２，・・・は各々クロックのサイクル番号、ＩＤＳはデ
ータが入力されていることを示すためにデータ入力期間
中ハイレベルになる入力データストローブ信号、入力デ
ータは入力端子２００から入力されるデータ、加算デー
タは加算器４０で加算されるデータを示している。な
お、入力データストローブ信号ＩＤＳは、図２の累積回
路には入力されず、後述するコントロール回路で使用さ
れる。また、入力データはａ１〜ａ１４のデータの添字
だけが示してある。また、加算データ中に記載されてい
る２個の数字は、加算されるデータの範囲を表してお
り、例えば１と４が示されている場合にはその加算でａ
１〜ａ４の範囲の累積加算が求められることを表してい
る。さらに、加算データの下の括弧中に示した数字は加
算のレベルを表している。

【００７０】また、ｃ３０、ｃ３１、ｃ３２、ｃ３３は
各々シフトレジスタ３０、３１、３２、３３の内部に保
持されているデータの数を表しており、シフトレジスタ
は最大２つのデータを記憶することが可能であるので、
ｃ３０〜ｃ３３は０〜２のいずれか１つの値をとる。ま
た、最下段に示されている出力データは、出力２０１か
ら出力される加算結果データを示している。

【００７１】図６は、データａ１〜ａ１４が累積加算さ
れる時の加算の順番を示している。ここで、各加算記号
の下に示した数字は、図５のクロックのサイクル番号に
対応し、各々の加算がどのクロックサイクルで行われて
いるかを表している。また途中でａｉからａｊまでの累
積加算結果が求まる時、この中間結果はｓｉ，ｊと表し
て同図に示した。この中間結果は図５の加算データのう
ちｉとｊが記されているものに対応しており、そのクロ
ックサイクルでこの値が求められることを意味してい
る。

【００７２】図５及び図６を参照しながら、データａ１
〜ａ１４が累積加算される時の図２の累積回路の動作に
ついて説明する。まず、入力データを入力端子２００よ
り１サイクルにつき１個の割合で入力する。サイクル０
〜１３の入力期間中は、制御信号ｍｅ０はローレベルに
保持されている。従って、シフトレジスタ３０にはマル
チプレクサ４２を介して入力端子２００からの入力デー
タが、またシフトレジスタ３１〜３３にはマルチプレク
サ４１を介してＢＵＳＷの信号が、それぞれ供給され
る。また、入力の期間中、イネーブル信号ｆｅ０はハイ
レベルのままに保持されるので、入力データはシフトレ
ジスタに順次格納されていく。

【００７３】このとき、まずサイクル２においてレベル
０の加算を行うためのａ１、ａ２の２個の入力データが
シフトレジスタ３０に格納された状態になるので、上述
した基本動作が行われる。すなわち、サイクル２で制御
信号ｂｅ０がハイレベルに変化し、バッファ２０₀、２
０₁を介して、シフトレジスタ３０内部のフリップフロ
ップ１０₀、１０₁に保持されていた浮動小数点数ａ
２、ａ１がＢＵＳ０、ＢＵＳ１に出力される。さらにこ
れらのデータは加算器４０によって加算され、その加算
結果データはサイクル２の期間内にＢＵＳＷに出力され
る。また、制御信号ｂｅ０がハイレベルに変化すると同
時に、加算のレベルが１つ上のシフトレジスタ３１のイ
ネーブル信号ｆｅ１もハイレベルに変化する。これによ
り、ＢＵＳＷに出力された加算結果データｓ１２はシフ
トレジスタ３１に書き込まれ、次のサイクル３でシフト
レジスタ３１に加算結果データｓ１２が保持されるよう
になる。またサイクル２において、シフトレジスタ３０
から２つのデータが読み出されるが、またサイクル２の
終了時に浮動小数点数ａ３が書き込まれる。この結果、
サイクル３において、シフトレジスタ３１に保持されて
いる、意味のあるデータの個数は１である。

【００７４】その後同様にして、サイクル４においても
基本動作によりレベル０の加算が行われるので、浮動小
数点数ａ３とａ４とが足し合わされ、シフトレジスタ３
１にその加算結果データｓ３４が格納される。この結
果、サイクル５において、シフトレジスタ３１には加算
結果データｓ１２、ｓ３４の２つのデータが保持された
状態となる。そこで、サイクル５で基本動作が行われ、
これらのデータに対してレベル１の加算が行われる。こ
のとき、まず制御信号ｂｅ１がハイレベルになり、レベ
ル０の加算と同様バッファ２１₀、２１₁を介して、シ
フトレジスタ３１に格納されていた加算結果データｓ１
２、ｓ３４がＢＵＳ０、ＢＵＳ１に出力され、加算器４
０で加算されて加算結果データｓ１４がＢＵＳＷに出力
される。これと同時に１つ上のレベルのシフトレジスタ
３２のイネーブル信号ｆｅ２がハイレベルに変化するの
で、サイクル５において加算結果ｓ１４がシフトレジス
タ３２に記憶されサイクル６で保持される。この加算に
よって、シフトレジスタ３１に保持されていた２つのデ
ータが読み出されるので、サイクル６においてシフトレ
ジスタ３１が保持している、意味のあるデータの個数は
０になる。

【００７５】その後、同様に基本動作が繰り返され、サ
イクル９において求められる加算結果データｓ５８がシ
フトレジスタ３２に記憶されサイクル１０で格納される
ので、サイクル１０においてシフトレジスタ３２には加
算結果データｓ１４、ｓ５８の２つのデータが保持され
た状態となる。ところがデータ入力も同時に行われてい
るので、同じサイクル１０で、シフトレジスタ３０にも
浮動小数点数ａ９とａ１０の２つのデータが保持された
状態になっている。ところが加算器４０は１つしかない
ため、同一サイクルでは２つの加算を同時に行うことが
できない。そこで、どちらか一方の加算だけが行われ
る。このような場合には、前述のようにレベルの低いほ
うの加算操作が優先されるので、制御信号ｂｅ２はロー
レベルを維持した状態で制御信号ｂｅ０がハイレベルに
変化し、浮動小数点数ａ９とａ１０の加算が行われる。
その後、サイクル１１において加算器４０が使用可能と
なるので、シフトレジスタ３２のデータに対して基本動
作が行われる。このとき、制御信号ｂｅ２がハイレベル
に変化して加算器４０で加算結果データｓ１，４とｓ
５，８の加算が行われると共に、１つ上のレベルのシフ
トレジスタ３３のイネーブル信号ｆｅ３がハイレベルに
変化して加算結果データｓ１，８がシフトレジスタ３３
に書き込まれ、次のサイクル１２において、シフトレジ
スタ３２に保持されている、意味のあるデータの個数が
０になる。

【００７６】なお前述の通り、シフトレジスタ３１〜３
３には、マルチプレクサ４１を通してＢＵＳＷの信号が
供給されている。従って、イネーブル信号ｆｅ１〜ｆｅ
３が同時にハイレベルになるようなことがあると、同じ
データが複数のシフトレジスタに書き込まれてしまう。
しかし、ここで述べたように、制御信号ｂｅ０〜ｂｅ２
には優先順位がつけられており、常に１本だけがハイレ
ベルになる。さらに制御信号ｍｅ０がローレベルの間
は、イネーブル信号ｆｅ１〜ｆｅ３は加算された結果を
シフトレジスタ３１〜３３に書き込むときにだけ使われ
るので、必ず制御信号ｂｅ０〜ｂｅ２と同時にハイレベ
ルになる。以上のことより、言うまでもなくイネーブル
信号ｆｅ１〜ｆｅ３が同時にハイレベルになることはな
い。

【００７７】以上の操作が繰り返されていき、１４個の
データが入力され終わると、サイクル１３で最後の入力
データａ１４がシフトレジスタ３０に書き込まれ、サイ
クル１４で基本動作によって浮動小数点数ａ１３とａ１
４との加算結果データｓ１３，１４がシフトレジスタ３
１に書き込まれる。この結果、サイクル１５において、
シフトレジスタ３０にはデータが格納されていない状態
となり、シフトレジスタ３１、３２、３３にはそれぞれ
加算結果データｓ１３，１４、ｓ８，１２、ｓ１，８が
１個ずつ格納されている状態となる。データ入力終了
後、データを２個保持しているシフトレジスタがないと
基本動作が行われないので、それ以降の加算は継続され
ず、回路の動作が止まってしまう。

【００７８】そこで、サイクル１５で、マルチプレクサ
の制御信号ｍｅ０信号が切り替えられてシフトレジスタ
に浮動小数点数の”０”データが追加され、加算が継続
される。制御信号ｍｅ０はサイクル１５において１サイ
クル期間だけハイレベルに変化され、マルチプレクサ４
１、４２が切り替わるので、シフトレジスタ３０、３
１、３２、３３に浮動小数点数データ”０”が供給され
る。さらに、それぞれのシフトレジスタのイネーブル信
号ｆｅ０〜ｆｅ３の１つがハイレベルになり、シフトレ
ジスタの１つにデータ”０”が書き込まれる。

【００７９】このとき、”０”データが書き込まれるシ
フトレジスタは、データを１個だけ保持しているシフト
レジスタのうち、最も低いレベルのものが選択される。
ここでは、レベル１に対応するシフトレジスタ３１が最
も低いレベルであるので、サイクル１５でイネーブル信
号ｆｅ１がハイレベルに変化して、このシフトレジスタ
３１にデータ”０”が書き込まれる。従って、シフトレ
ジスタ３１はサイクル１６において２個のデータを保持
するようになる。

【００８０】一方、制御信号ｍｅ０信号はサイクル１６
で再度ローレベルに変化し、マルチプレクサ４１によっ
て再びシフトレジスタ３１〜３３にＢＵＳＷの信号が供
給される。従ってサイクル１６以降は、シフトレジスタ
３１が保持している２個のデータに対して再び基本動作
が開始され、以後の加算が継続されていく。まず、信号
ｂｅ１がハイレベルに変化し、ＢＵＳ１にデータｓ１
３，１４が、ＢＵＳ０にはデータ”０”が出力され、こ
の加算結果データｓ１３，１４がＢＵＳＷに出力され
る。これと同時にイネ−ブル信号ｆｅ２がハイレベルに
変化してデータｓ１３，１４がシフトレジスタ３２に書
き込まれる。次に、サイクル１７においてシフトレジス
タ３２が保持するデータｓ９，１２、ｓ１３，１４に対
して基本動作が行われ、加算結果であるデータｓ９，１
４がシフトレジスタ３３に書き込まれる。さらに、サイ
クル１８においてシフトレジスタ３３が保持するデータ
ｓ１，８、ｓ９，１４の２つのデータに対して基本動作
が行われ、最終的に累積加算結果ｓ１，１４が求められ
る。累積加算結果ｓ１，１４がサイクル１８で出力端子
２０１から出力されると共に、同じサイクルで制御信号
ｂｅ３がハイレベルに変化しているので、制御信号ｂｅ
３を出力ストローブ信号として使用すれば、外部回路で
累積加算結果をラッチすることができる。

【００８１】このように、サイクル１５以降で浮動小数
点数のデータ”０”がシフトレジスタに追加されるの
で、最終的な累積加算結果が求められるようになる。な
お、この累積回路は、データ入力終了後、データを２個
保持しているシフトレジスタがない状態では、データを
１個だけ保持しているシフトレジスタのうち最も低いレ
ベルのものに”０”データが書き込まれるように動作す
るので、データの個数が１４個以下の任意の場合でも正
常に動作する。

【００８２】例えば、データの個数が１２個の場合に
は、上の説明から明らかなように、シフトレジスタ３
２、３３に１個ずつデータが格納された状態で止まる。
この場合には、自動的に最も低いレベルのシフトレジス
タ３２に”０”データが書き込まれるので、以後基本動
作によってレベル２、３の加算が順次行われて累積加算
結果が求められ、出力２０１から出力される。

【００８３】またデータの個数が１３個の場合には、シ
フトレジスタ３０、３２、３３に１個ずつデータが格納
された状態で止まる。この場合にはまず、自動的に最も
低いレベルのシフトレジスタ３０に”０”データが書き
込まれ、レベル０の加算によって加算結果がシフトレジ
スタ３１に書き込まれれる。この結果、シフトレジスタ
３１、３２、３３に１個ずつデータが格納された状態で
再び止まる。その後再度最も低いレベルのシフトレジス
タ３１に”０”データが格納されるので、その後はデー
タの個数が１４個の時と同様にして累積加算結果が求め
られて、出力３０１から出力される。

【００８４】また、データの個数が１５個の場合には、
シフトレジスタ３０、３１、３２、３３全てに１個ずつ
データが格納されている状態で止まるので、最も低いレ
ベルのシフトレジスタ３０に”０”データが格納され
て、レベル０、１、２、３の加算が順次行われて累積加
算結果が求められる。

【００８５】さらに、データの個数が１６個の場合に
は、２の整数乗個であるため、入力終了後レベル３の加
算までが自動的に行われ、”０”データの書き込みが行
われることなく、累積加算結果が出力される。

【００８６】なお、上記ではマルチプレクサ４１の切り
換えによってシフトレジスタ３１、３２、３３に”０”
データを入力する場合について説明したが、マルチプレ
クサ４２から”０”データを２つずつ入力することによ
ってシフトレジスタ３１、３２、３３に”０”データを
入力するようにしてもよい。

【００８７】以上説明したように、累積加算動作が行わ
れるが、サイクル１０のように２つ以上のシフトレジス
タがデータを２つ格納している時にはレベルの低い加算
が優先されるため、レベルが高い加算に対応するシフト
レジスタは加算が１サイクル以上待たされることにな
る。入力データの数がこの例と異なっている場合、もし
もこの待ち時間の間に、高いレベルに対応するシフトレ
ジスタに対して次のデータの書き込みが行われると誤動
作が発生することになる。しかし、実際にはこの書き込
みの前に必ず加算が行われるので、このような誤動作は
発生しない。

【００８８】このことを図７を参照して簡単に説明す
る。この図では、入力データの個数がＮ個の場合を例に
取り、上から下に向かって、レベルの低い加算から高い
加算へと順番に加算器を割当てていく時の様子を示して
いる。図ではあるレベルの加算に対して割当てを行った
時、ハッチングで示した部分が加算器がそのレベルの加
算に割当てられずに空いたタイミングとなる。従って、
図で１つ下にあるレベルの加算へは、この空いたタイミ
ングから割当てが行われる。

【００８９】まず、レベル０の加算は２個の入力データ
に対して１回ずつ行われるため、２サイクルに１サイク
ルはレベル０の加算が行われない。従って、このＮ／２
サイクルがレベル１の加算への割当てに使用される。ま
たこのとき、レベル０の偶数回目の加算と奇数回目の加
算との間には必ず空きサイクルがあり、このサイクルが
レベル１の加算に割当てられるので、レベル１のシフト
レジスタにデータが２つ揃ってから次の書き込みまでの
間にレベル１の加算を完了することができる。また、レ
ベル１の加算は上記Ｎ／２サイクルの空きサイクルのう
ちＮ／４サイクルだけが使われるので、残りのＮ／４サ
イクルはレベル２の加算へ割当てられる。この時にも、
図から明らかなようにレベル１の加算の偶数回目の加算
と奇数回目の加算との間には必ず空きサイクルがあるの
で、このサイクルがレベル２の加算に割当てられる。こ
の結果、レベル２のシフトレジスタにデータが２つ揃っ
てから次の書き込みまでの間にレベル２の加算を完了す
ることができる。また、レベル２の加算回数はＮ／８回
であるので、残りのＮ／８サイクルが１つ上のレベルの
加算に割当てられる。以下さらに高いレベルに対して
も、同様にして加算器の割当てが行われるので、上で述
べたような誤動作は起こらない。

【００９０】これと同時に、Ｎの数が大きい場合にも、
大きいレベルの加算に対するシフトレジスタを増やすこ
とで、データ入力が終了してから従来と大差ない時間で
加算結果を出力することができる。すなわち、上で述べ
たことより、レベル０の加算回数はＮ／２回であるか
ら、データ入力が行われるＮサイクルの内のＮ／２サイ
クルだけが使用されるので、残りのＮ／２サイクルはレ
ベル１以上の加算に使用することができる。またレベル
１の加算回数はＮ／４回であるから、Ｎ／２サイクルの
うちＮ／４サイクルだけが使用されるので、残りのＮ／
４サイクルはレベル２以上の加算に使用することができ
る。このように、レベルが高くなるほど加算の回数は１
／２ずつになっていくので、すべてのレベルの加算はＮ
サイクルのうちに終わらせることができる。

【００９１】次に、図２の累積回路でデータ処理回路を
制御するためのコントロール回路について説明する。コ
ントロール回路では、図２の累積回路で使用される制御
用の各信号が生成される。

【００９２】前述のようにこの累積回路の動作はそれぞ
れのシフトレジスタが保持するデータの個数によって制
御される。従って、各シフトレジスタ毎に、データ数を
計数するためのカウンタを備えている。図８は、コント
ロール回路のうちこのカウンタ回路を含む部分を示した
回路図である。図において、３００、３０１、３０２、
３０３は、それぞれシフトレジスタ３０、３１、３２、
３３が保持するデータを計数するカウンタである。従っ
て、これらのカウンタによる計数値はそれぞれ図５に示
したｃ３０、ｃ３１、ｃ３２、ｃ３３に対応している。
また、３１０、３１１、３１２、３１３は各カウンタに
入力するＣＬＥＡＲ信号を生成するＯＲゲート、３２０
はインバータである。

【００９３】まず、カウンタ３００〜３０３の動作につ
いて説明する。これらのカウンタは、図２の回路と同様
クロック信号に同期して動作する。なお、図ではクロッ
ク信号は省略してある。これらのカウンタは０〜２の範
囲の値を計数し、計数値が０、１、２の時には、それぞ
れＣＴ０、ＣＴ１、ＣＴ２端子が１つだけハイレベルの
信号を出力し、あとの端子はローレベルの状態となる。
またこれらのカウンタにはＵＰ端子及びＣＬＥＡＲ端子
が設けられ、計数入力ＵＰ、同期クリア入力ＣＬＥＡＲ
の２つの信号が入力される。

【００９４】あるサイクルでＵＰ入力だけがハイレベル
の時は、カウンタに保持されている計数値がそのサイク
ルの終わりでカウントアップされ、次のサイクルでカウ
ントアップ後の値が保持される。従って、例えばＣＴ０
がハイレベルを保持しているサイクルでＵＰ入力がハイ
レベルになったときには、次のサイクルではＣＴ１がハ
イレベルとなり、またＣＴ１がハイレベルを保持してい
るサイクルでＵＰ入力がハイレベルになったときには、
次のサイクルではＣＴ２がハイレベルとなる。またこの
回路では、ＣＴ２がハイレベルの状態でＵＰ入力だけが
ハイレベルになる場合はありえないので考えない。次に
ＣＬＥＡＲ入力だけがハイレベルの時には、保持してい
る値にかかわらず、そのサイクルの終わりで計数値が０
に変化する。従って、次のサイクルでＣＴ０がハイレベ
ルを保持する。また、あるサイクルでＣＬＥＡＲ入力、
ＵＰ入力が共にハイレベルの時には、保持している値に
かかわらず、そのサイクルの終わりで計数値が１に変化
する。従って、次のサイクルでＣＴ１がハイレベルを保
持する。また、ＣＬＥＡＲ入力、ＵＰ入力が共にローレ
ベルの時には、そのサイクルで保持されていた値が次の
サイクルでも保持される。ここで述べたカウンタ回路
は、２進カウント値を出力する通常のカウンタの出力に
デコーダを追加して構成すればよく、フリップフロップ
や論理ゲートの組合せで容易に実現することが可能であ
る。

【００９５】また、図８に示されているＲＥＳＢ信号
は、ローアクティブのリセット信号である。このリセッ
ト信号はインバータ３２０で反転された後、ＯＲゲート
３１０、３１１、３１２、３１３を通してカウンタ３０
０、３０１、３０２、３０３のＣＬＥＡＲ入力に入力さ
れている。データ入力を開始する前には入力データスト
ローブ信号ＩＤＳをローレベルにした状態でＲＥＳＢ入
力を１サイクル以上の間ローレベルにするリセット期間
を設ける。このとき、後述する回路によって全カウンタ
のＵＰ入力はローレベル、ＣＬＥＡＲ入力はハイレベル
となるので、カウント値は０にクリアされ、全てのＣＴ
０出力がハイレベルになる。その後ＲＥＳＢ入力をハイ
レベルに保持した状態でデータ入力を開始する。

【００９６】このようなカウンタによって、各シフトレ
ジスタが保持するデータ数が、図５のｃ３０〜ｃ３３に
示した通りに計数されることを説明する。ここで、各シ
フトレジスタのイネーブル信号ｆｅ０〜ｆｅ３はカウン
タ３００〜３０３のＵＰに入力されている。また、バッ
ファを制御して加算を実施する制御信号ｂｅ０〜ｂｅ３
は、ＯＲゲート３１０〜３１３を介してカウンタ３００
〜３０３のＣＬＥＡＲに入力されている。前述のように
累積加算動作中はＲＥＳＢ入力がハイレベルを保持する
ため、ＯＲゲート３１０〜３１３のもう一方の入力であ
るＲＥＳＢの反転信号はローレベルとなり、制御信号ｂ
ｅ０〜ｂｅ３が直接ＣＬＥＡＲに入力される。

【００９７】シフトレジスタにデータの書き込みだけが
行われる時は、そのシフトレジスタに関連するイネーブ
ル信号ｆｅ０〜ｆｅ３がハイレベル、制御信号ｂｅ０〜
ｂｅ３はローレベルとなるので、カウンタのＵＰ入力だ
けがハイレベルとなり、カウンタは１ずつカウントアッ
プし、シフトレジスタに格納されている値を計数する。
次に、シフトレジスタからの読み出しと加算操作だけが
行われる時は、前述のようにシフトレジスタにデータが
２個格納されている時であり、読み出しの結果データの
個数は０となる。このとき、イネーブル信号ｆｅ０〜ｆ
ｅ３がローレベル、制御信号ｂｅ０〜ｂｅ３はハイレベ
ルとなり、カウンタのＣＬＥＡＲ入力だけがハイレベル
となるので、カウンタの計数値は０となる。また、図５
のステップ２におけるシフトレジスタ３０の動作のよう
に、シフトレジスタへの書き込みと、シフトレジスタか
らの読み出しおよび加算操作とが同時に行われる時に
は、この操作の結果データの個数は１となる。この時、
イネーブル信号ｆｅ０〜ｆｅ３、制御信号ｂｅ０〜ｂｅ
３共にハイレベルとなり、従ってカウンタのＵＰ入力、
ＣＬＥＡＲ入力は共にハイレベルとなるので、カウンタ
の計数値は１となる。さらに、シフトレジスタに対して
書き込みや読み出しが行われない場合は、イネーブル信
号及び制御信号共にローレベルとなり、従ってカウンタ
のＵＰ入力、ＣＬＥＡＲ入力もローレベルであるので、
カウンタはそれまでの値を保持する。

【００９８】以上より、図８の回路によって、シフトレ
ジスタ３０〜３３に保持されているデータ数が正しく計
数される。

【００９９】次に、図９は、マルチプレクサ４１、４２
に入力される制御信号ｍｅ０を生成するための回路であ
る。図で３３１は４入力のＯＲゲート、３３２はインバ
ータ、３３３は３入力のＡＮＤゲート、３３４は４入力
のＮＯＲゲートである。

【０１００】累積加算が行われる時にこの回路が動作す
る様子を順番に説明する。前述のとおり最初のリセット
期間ではカウンタ３００〜３０３のカウント値は全て０
になるのでカウンタからのＣＴ１０〜ＣＴ１３信号は全
てローレベルになるからＯＲゲート出力ｃｔｏ１はロー
レベルとなる。この結果ＡＮＤゲート３３３の出力はロ
ーレベルになる。

【０１０１】次にデータの入力が開始されると、入力デ
ータストローブ信号ＩＤＳはハイレベルに変化し、イン
バータ３３２出力ｉｄｓｉはローレベルとなるため、Ａ
ＮＤゲート３３３の出力はローレベルのまま維持され
る。

【０１０２】さらに、データの入力の終了後、データを
２つ保持しているシフトレジスタが残っていれば、さら
に加算が行われる。この間は、カウンタ３００〜３０３
のうち必ず１つはＣＴ２出力がハイレベルになっている
状態であるので、ＮＯＲゲート出力ｃｔｎ２はローレベ
ルであるため、ＡＮＤゲート３３３の出力はローレベル
を維持する。従って、以上の期間中は制御信号ｍｅ０は
ローレベルのままとなる。この期間は、図５ではサイク
ル０〜１４に相当する。

【０１０３】その後、データを２つ保持しているシフト
レジスタがなくなり、前述の通り加算動作が継続されな
い状態で止まる。この場合にはカウンタ３００〜３０３
のＣＴ２出力は全てローレベルであるため、ＮＯＲゲー
ト出力ｃｔｎ２はハイレベルになる。また、加算動作の
継続が必要な場合には、データを１つだけ保持している
シフトレジスタが少なくとも１つ存在するので、ＯＲゲ
ート出力ｃｔｏ１もハイレベルである。さらに、データ
入力終了後入力データストローブ信号ＩＤＳはローレベ
ルであるので、インバータ出力ｉｄｓｉはハイレベルに
なっている。この結果、ＡＮＤゲート３３３の出力であ
る制御信号ｍｅ０はハイレベルに変化する。このことに
より、前述の通りマルチプレクサ４１、４２が切り替わ
り、全てのシフトレジスタにデータ”０”が入力され、
適当なシフトレジスタにこのデータが書き込まれる。図
５では、この期間はサイクル１５に相当する。

【０１０４】次のサイクルでは、このとき”０”データ
が書き込まれたシフトレジスタがデータを２つ保持する
ようになる。従って、ＣＴ２０〜ＣＴ２３のうちいずれ
かがハイレベルに変化し、ＮＯＲゲート出力ｃｔｎ２は
再度ローレベルになる。この結果、ＡＮＤゲート３３３
の出力である信号ｍｅ０はローレベルに戻る。図５で
は、この期間はサイクル１６に相当する。

【０１０５】以後、データを入力している時と同様に加
算が行われていく。加算が継続されている間は、必ずシ
フトレジスタのうちの１つがデータを２つ保持している
ので、ＮＯＲゲート出力ｃｔｎ２はローレベルとなり、
制御信号ｍｅ０もローレベルを維持する。また、その後
データを２つ保持しているシフトレジスタがなくなり、
再度加算が中断された時も、シフトレジスタのうちどれ
かがデータを１つだけ保持している時は、上と同様の原
理により制御信号ｍｅ０が１サイクルだけハイレベルに
なって”０”データの書き込みが行われるので、全ての
シフトレジスタにデータが保持されていない状態になる
まで加算が繰り返され、累積加算結果が出力端子２０１
から出力される。

【０１０６】以上のことにより、図９の回路によって、
制御信号ｍｅ０が正しく生成される。

【０１０７】図１０はイネーブル信号ｆｅ０〜ｆｅ３及
び制御信号ｂｅ０〜ｂｅ３を生成するためのコントロー
ル回路の回路図である。この図で３４０、３４１、３４
２、３４３は各々イネーブル信号ｆｅ０、ｆｅ１、ｆｅ
２、ｆｅ３を生成するためのマルチプレクサ、３４４、
３４５、３４６、３４７、３４８、３４９はＡＮＤゲー
ト、３５０、３５３はインバータ、３５１、３５２、３
５４、３５５はＮＯＲゲートである。

【０１０８】ここで、インバータ３５０は制御信号ｂｅ
０、ＮＯＲゲート３５１は制御信号ｂｅ０，ｂｅ１、Ｎ
ＯＲゲート３５２は制御信号ｂｅ０〜ｂｅ２を各々入力
し、中間信号ｂｃｓ０，ｂｃｓ１，ｂｃｓ２を生成す
る。中間信号ｂｃｓ０は制御信号ｂｅ０をインバータ３
５０に入力して得られ、制御信号ｂｅ０がローレベルの
時にハイレベルとなるので、レベル０の加算が行われる
時にはローレベルとなる。中間信号ｂｃｓ１は、制御信
号ｂｅ０，ｂｅ１をＮＯＲゲート３５１に入力して得ら
れ、制御信号ｂｅ０，ｂｅ１が共にローレベルの時のみ
ハイレベルとなるので、レベル１以下の加算が行われる
時にはローレベルとなる。さらに、中間信号ｂｃｓ２は
制御信号ｂｅ０，ｂｅ１，ｂｅ２をＮＯＲゲート３５２
に入力して得られ、制御信号ｂｅ０，ｂｅ１，ｂｅ２が
全てローレベルの時にのみハイレベルとなるので、レベ
ル２以下の加算が行われる時にはローレベルとなる。

【０１０９】さらに、インバータ３５３はイネーブル信
号ｆｅ０、ＮＯＲゲート３５４はイネーブル信号ｆｅ
０，ｆｅ１、ＮＯＲゲート３５５はイネーブル信号ｆｅ
０〜ｆｅ２を入力し、中間信号ｆｃｓ０，ｆｃｓ１，ｆ
ｃｓ２を生成する。中間信号ｆｃｓ０はイネーブル信号
ｆｅ０をインバータ３５３に入力して得られ、イネーブ
ル信号ｆｅ０がローレベルの時にハイレベルとなるの
で、レベル０の加算に対応するシフトレジスタ３０に書
き込みが行われる時はローレベルである。中間信号ｆｃ
ｓ１は、イネーブル信号ｆｅ０，ｆｅ１をＮＯＲゲート
３５４に入力して得られ、イネーブル信号ｆｅ０，ｆｅ
１が共にローレベルの時のみハイレベルとなるので、レ
ベル１以下の加算に対応するシフトレジスタ３０、３１
のいずれかに書き込みが行われる時はローレベルであ
る。さらに、中間信号ｆｃｓ２はイネーブル信号ｆｅ
０，ｆｅ１，ｆｅ２をＮＯＲゲート３５５に入力して得
られ、イネーブル信号ｆｅ０，ｆｅ１，ｆｅ２が全てロ
ーレベルの時にのみハイレベルとなるので、レベル２以
下の加算に対応するシフトレジスタ３０、３１、３２の
いずれかに書き込みが行われる時はローレベルである。

【０１１０】まず、図１０のうち制御信号ｂｅ０〜ｂｅ
３を生成する回路の動作について説明する。

【０１１１】レベル０に対応するシフトレジスタ３０に
データが２つ保持されている状態では、まずこのデータ
が読み出されて加算が起動される。このとき、シフトレ
ジスタ３０の他にデータを２つ保持しているシフトレジ
スタが存在している場合でも、前述の通りレベルが低い
加算操作が優先して実行されるために、必ずシフトレジ
スタ３０に対する読み出しと加算が優先的に行われる。
従って、制御信号ｂｅ０としてはカウンタ３００のＣＴ
２０信号がそのまま出力される。このＣＴ２０信号は、
シフトレジスタ３０がデータを２つ保持していることを
示す信号なので、シフトレジスタ３０にデータが２つ保
持されていればハイレベル、それ以外はローレベルとな
り、そのまま制御信号ｂｅ０に使用することができる。

【０１１２】また、制御信号ｂｅ１〜ｂｅ３もシフトレ
ジスタ３１〜３３にデータが２つ揃ったときにハイレベ
ルになるが、同じサイクルで低いレベルのシフトレジス
タにもデータが２つ揃っている時には、前述のようにそ
のレベルの加算が優先して行われるので、このとき制御
信号ｂｅ１〜ｂｅ３はローレベルである必要がある。こ
のため、カウンタ出力ＣＴ２１〜ＣＴ２３と中間信号ｂ
ｃｓ０〜２とを、それぞれＡＮＤゲート３４５、３４
７、３４９に入力し、これらのＡＮＤゲートの出力を制
御信号ｂｅ１〜ｂｅ３としている。前述のように、中間
信号ｂｃｓ０〜２はそれぞれレベル０、レベル１以下、
レベル２以下の加算が行われる時にはローレベル、それ
以外はハイレベルとなる。従って、これらの信号をＡＮ
Ｄゲート３４５、３４７、３４９に入力することによっ
て、それぞれレベル１、２、３の加算を遅らせることが
できる。

【０１１３】すなわち、シフトレジスタ３１〜３３のう
ちの１つに着目すると、その着目したシフトレジスタよ
りも低いレベルの加算が行われない時には、中間信号ｂ
ｃｓ０〜２はハイレベルとなっている。従って、制御信
号ｂｅ１〜ｂｅ３としては対応するカウンタのＣＴ２信
号がそのまま出力される。この結果、そのシフトレジス
タにデータが２つ揃っている時には制御信号はハイレベ
ルとなって加算が起動され、揃ってない時には制御信号
はローレベルとなって加算が行われないので、前述した
通りの動作が行われる。

【０１１４】次に、そのシフトレジスタよりも低いレベ
ルの加算が行われる時には、中間信号ｂｃｓ０〜２はロ
ーレベルとなるので、そのシフトレジスタにデータが２
つ揃った状態になっても制御信号はローレベルのままで
ある。またこのサイクルにおいては、図７で説明したよ
うに、そのシフトレジスタに新たなデータは書き込まれ
ないので、対応するカウンタのＵＰ、ＣＬＥＡＲ入力は
共にローレベルであり、ＣＴ２信号はその時の状態を維
持する。その後、低いレベルの加算が終了すると、中間
信号が再びハイレベルに変化するので、ＣＴ２信号が制
御信号ｂｅ１〜ｂｅ３として出力されるようになり、シ
フトレジスタの状態に応じて加算操作が行われるように
なる。

【０１１５】次に、図１０のイネーブル信号ｆｅ０〜ｆ
ｅ３を生成する回路の動作について説明する。これらの
イネーブル信号はマルチプレクサ３４０〜３４３から出
力される。これらのマルチプレクサは制御信号ｍｅ０に
よってコントロールされており、制御信号ｍｅ０がロー
レベルの時には図の左側の入力が、またハイレベルの時
には図の右側の入力が、各々イネーブル信号ｆｅ０〜ｆ
ｅ３として出力される。従って、ここでは制御信号ｍｅ
０がハイレベルの時とローレベルの時とに分けて説明す
る。

【０１１６】まず、制御信号ｍｅ０がローレベルの時に
は、前述のようにシフトレジスタ３０には入力端子２０
０から入力されるデータ、またシフトレジスタ３１〜３
３にはレベル０〜２の加算結果が各々格納される。従っ
て、イネーブル信号ｆｅ０として入力データストローブ
信号ＩＤＳをそのまま出力し、またイネーブル信号ｆｅ
１〜ｆｅ３としてレベル０〜２の加算を起動する制御信
号ｂｅ０〜２を出力すればよい。これにより、マルチプ
レクサ３４０、３４１、３４２、３４３の左側の入力に
は、それぞれ入力データストローブ信号ＩＤＳ、制御信
号ｂｅ０、ｂｅ１、ｂｅ２が入力されている。またこの
時、上述したように加算は優先順位をつけて実行される
ため、制御信号ｂｅ０、ｂｅ１、ｂｅ２は同じタイミン
グでハイレベルになることはなく、同じＢＵＳＷの信号
が入力されているマルチプレクサ３４１、３４２、３４
３に書き込みが同時に発生することはない。

【０１１７】次に、制御信号ｍｅ０がハイレベルの時に
は、前述のようにシフトレジスタ３０〜３３には”０”
データが入力され、データを１つだけ保持しかつ最も低
いレベルに対応するシフトレジスタにこの”０”データ
が書き込まれるので、イネーブル信号ｆｅ０〜ｆｅ３の
うち１つだけがハイレベルになる。この機能を実現する
ために、イネーブル信号ｆｅ０〜ｆｅ３は各シフトレジ
スタがデータを１つ保持していることを示すＣＴ１０〜
ＣＴ１３信号を基にして生成するために、マルチプレク
サ３４０の右側の入力にＣＴ１０信号を入力すると共
に、マルチプレクサ３４１、３４２、３４３の右側の入
力に、ＣＴ１１〜ＣＴ１３信号と中間信号ｆｃｓ０〜２
とを各々入力とするＡＮＤゲート３４４、３４６、３４
８を接続している。前述のように、中間信号ｆｃｓ０〜
ｆｃｓ２は各々レベル０、レベル１以下、レベル２以下
のシフトレジスタに書き込みが行われる時にはローレベ
ルとなる。従って、シフトレジスタ３１〜３３がデータ
を１つだけ保持しており、ＣＴ１１〜ＣＴ１３信号がハ
イレベルになっていても、低いレベルのシフトレジスタ
に書き込みが行われている場合には、ＡＮＤゲート３４
４、３４６、３４８によってイネーブル信号ｆｅ１〜ｆ
ｅ３はローレベルのまま維持される。このことにより、
この回路はデータを１つだけ保持しているシフトレジス
タのうち最も低いレベルにデータを書き込むように動作
する。

【０１１８】ここで、制御信号ｂｅ０〜ｂｅ３の生成に
は、図１０に示した回路が使用されているので、例えば
制御信号ｂｅ３は制御信号ｂｅ０〜ｂｅ２の出力に依存
する。この結果、制御信号ｂｅ３は制御信号ｂｅ０〜ｂ
ｅ２よりも大きい遅延時間を示し、例えば制御信号ｂｅ
３がハイレベルになっている次のサイクルで制御信号ｂ
ｅ３がローレベル、制御信号ｂｅ０ハイレベルに変化す
る時に、遅延時間の差で表される短い期間だけ制御信号
ｂｅ３と制御信号ｂｅ０が共にハイレベルとなり、ＢＵ
Ｓ０、ＢＵＳ１上でデータのバッファの出力同士が衝突
することがある。このことを避けるためには、インバー
タ３５０、３５１、３５２に入力する制御信号ｂｅ０〜
ｂｅ２の代わりにＣＴ２０、ＣＴ２１、ＣＴ２２信号を
入力し、データを２つ保持しているシフトレジスタが存
在することを判定に使用しても良い。カウンタのデータ
はクロックに同期して変化するので、この遅延時間の差
を縮めることができる。

【０１１９】また、上記ではバッファ２０₀、２０₁〜
２３₀、２３₁によって４つのデータ対のうちの１対だ
けを選び出してＢＵＳ０、ＢＵＳ１に出力する例につい
て説明したが、マルチプレクサを使用し、制御信号ｂｅ
０〜ｂｅ３を適当にエンコードすることにより生成した
制御信号によって、マルチプレクサから適切なデータを
選択さし、加算器４０に入力するようにすることもでき
る。この構成によって、バス上のデータの衝突の問題は
発生しなくなる。

【０１２０】また、上記実施の形態では最大３のレベル
の加算、すなわち最大１６個の浮動小数点数を累積加算
するために、シフトレジスタを４個、２つのバッファで
構成されたバッファ対を４個、カウンタを４個設けた例
について説明したが、シフトレジスタ、バッファ対、カ
ウンタ等のの個数を増加させることによって、さらに大
きいレベルの加算まで行えるようになる。すなわち、最
大Ｎ個の浮動小数点数を累積加算する場合には、Ｎ＝２
^mのときｍ個、Ｎ≠２^mのとき（［ｌｏｇ₂Ｎ］＋１）
個（ただし、［］はガウスの記号を示す）のシフトレ
ジスタ、バッファ対、及びカウンタ等を設けるようにす
ればよい。

【０１２１】さらに、本実施の形態の累積回路では制御
信号ｍｅ０によってマルチプレクサを切り替え、途中
で”０”データを適当に追加することによって最後まで
累積加算が行われるようにしているが、制御信号ｍｅ０
をローレベルのままで入力データに”０”データを適当
に追加することによって入力データの個数を変えること
によっても累積加算を求めることができる。すなわち、
入力データに適当に”０”データを追加し、その個数を
２ｎ個となるようにすることで最後まで累積加算が行わ
れるようにすることもできる。これによって、マルチプ
レクサ等を省略することができるので、回路規模を一層
簡単にすることができる。

【０１２２】以上説明したとおり、本実施の形態の累積
回路によって、図３（ｂ）に示したような順番で入力デ
ータを累積加算することができるので、本実施の形態に
よって入力されてくるデータを全て累積加算することが
可能である。

【０１２３】

【発明の効果】以上説明したように第１及び第２の発明
によれば、同じレベルの加算に使用される２つのデータ
を抽出して加算することにより累積加算結果を得ている
ので、多数のデータの累積加算を小さい誤差で小さい回
路規模で行うことができると共に、最終的な累積加算結
果を従来と大差ない時間で求めることができる、という
効果が得られる。

【０１２４】第３の発明によれば、必要に応じて加算手
段の片方または両方の入力に０データを入力することが
できるので、回路規模を増加させることなく、データ個
数が２の累乗個でない時にも余ったデータから最終的な
累積加算結果を求めることができる、という効果が得ら
れる。

【０１２５】第４の発明によれば、入力データの累積加
算を行う時に、出現頻度が高い加算が優先して行われる
ので、累積加算結果を格納する加算結果格納部の回路規
模を最小限にすることができる、という効果が得られ
る。

【０１２６】また、第５及び第６の発明によれば、複数
個同時に入力されてくるデータに対して同時に累積加算
を行うようにしているので、入力時間と大差ない時間で
累積加算結果を出力することができる、という効果が得
られる

【図面の簡単な説明】

【図１】本発明の実施の形態を表すブロック図である。

【図２】本発明の実施の形態の累積回路を表すブロック
図である。

【図３】従来例と本発明の実施の形態の累積回路による
累積加算の順番を示す図である。

【図４】従来例と本発明の実施の形態の累積回路による
累積加算の相対誤差の比較結果を示した表である。

【図５】本発明の実施の形態の累積回路による累積加算
の実行タイミングを表す図である。

【図６】本発明の実施の形態の累積回路によって１４個
のデータの加算を行った時の累積加算の順番を表す図で
ある。

【図７】本発明の実施の形態の累積回路によって累積加
算を行った場合の加算器の使用状況を表した図である。

【図８】本発明の実施の形態の累積回路のコントロール
回路のうち、カウンタ回路を含む部分の回路を表す図で
ある。

【図９】本発明の実施の形態の累積回路のコントロール
回路のうち、制御信号ｍｅ０を生成する部分の回路を表
す図である。

【図１０】本発明の実施の形態の累積回路コントロール
回路のうち、イネーブル信号ｆｅ０〜ｆｅ３、制御信号
ｂｅ０〜ｂｅ３を生成する部分の回路を表す図である。

【図１１】本発明の従来例を示すブロック図である。

【符号の説明】

１データ処理回路３コントロール回路５累積加算回路１０₀、１０₁、１１₀、１１₁、１２₀、１２₁、１
３₀、１３₁ フリップフロップ２０₀、２０₁、２１₀、２１₁、２２₀、２２₁、２
３₀、２３₁ バッファ３０、３１、３２、３３シフトレジスタ４０浮動小数点数加算器４１、４２マルチプレクサ２００入力端子２０１出力端子２１０₁、２１１₁、２１０₂、２１１₂、・・・、２
１０_n、２１１_n 入力端子２２０出力端子３００、３０１、３０２、３０３カウンタ３１０、３１１、３１２、３１３ＯＲゲート３２０インバータ３３１ＯＲゲート３３２インバータ３３３ＡＮＤゲート３３４ＮＯＲゲート３４０、３４１、３４２、３４３マルチプレクサ３４４、３４５、３４６、３４７、３４８、３４９
ＡＮＤゲート３５０、３５３インバータ３５１、３５２、３５４、３５５ＮＯＲゲート４００₁、４０１₁、４００₂、４０１₂、・・・、４
００_n、４０１_n 累積回路５００₁、５０１₁、５００₂、５０１₂、・・・、５
００_n、５０１_n フリップフロップ５１０₁、５１０₂、・・・、５１０_n 浮動小数
点数加算器５２０浮動小数点数加算器

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年１０月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】従来例と本発明の実施の形態の累積回路による
累積加算の相対誤差の比較結果を示した図表である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮川宣明神奈川県足柄上郡中井町境430グリーンテクなかい富士ゼロックス株式会社内

Claims

【特許請求の範囲】

【請求項１】浮動小数点数で表されたデータを累積加算
する浮動小数点数累積加算装置であって、入力された２つのデータを加算し加算結果データとして
出力する加算手段と、累積加算すべきデータと前記加算手段の加算結果データ
とを入力し、該累積加算すべきデータ及び該加算結果デ
ータから同じレベルの加算に使用される２つのデータを
抽出し、抽出した２つのデータを前記加算手段に入力さ
せるデータ加算順序変更手段と、を含む浮動小数点数累積加算装置。
【請求項２】前記データ加算順序変更手段は、累積加算すべきデータから２つのデータを抽出する入力
データ抽出部と、前記入力データ抽出部で抽出されたデータを格納する入
力データ格納部と、前記加算手段の加算結果データから同じレベルの加算を
行った２つのデータを抽出する加算結果抽出部と、前記加算結果抽出部で抽出されたデータを加算のレベル
毎に各々格納する複数の加算結果格納部と、前記入力データ格納部及び前記複数の加算結果格納部か
ら同じレベルの加算に使用される２つのデータを抽出
し、抽出した２つのデータを前記加算手段に入力させる
格納データ抽出部と、を含む請求項１記載の浮動小数点数累積加算装置。
【請求項３】前記入力データ抽出部及び前記加算結果抽
出部の少なくとも一方は、抽出すべき２つのデータの少
なくとも１つが存在しない場合には、該存在しないデー
タとして０データを使用する請求項２記載の浮動小数点
数累積加算装置。
【請求項４】前記格納データ抽出部は、加算のレベルが
より低い２つのデータを優先して抽出する請求項２また
は３記載の浮動小数点数累積加算装置。
【請求項５】浮動小数点数で表されたデータを累積加算
する浮動小数点数累積加算装置であって、累積加算すべきデータが同時に入力されるように並列配
置されると共に、累積加算すべきデータ及び該累積加算
すべきデータの加算結果データを用いて累積加算し、累
積加算結果を出力する複数の累積加算手段と、前記累積加算手段によって累積加算された複数の累積加
算結果を加算して１つの値として出力する累積結果加算
手段と、を含む浮動小数点数累積加算装置。
【請求項６】前記累積加算手段を請求項１〜４のいずれ
か１項記載の累積加算装置で構成した請求項５の浮動小
数点数累積加算装置。