JPH01169627A - 高精度加算装置 - Google Patents
高精度加算装置Info
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- JPH01169627A JPH01169627A JP62327176A JP32717687A JPH01169627A JP H01169627 A JPH01169627 A JP H01169627A JP 62327176 A JP62327176 A JP 62327176A JP 32717687 A JP32717687 A JP 32717687A JP H01169627 A JPH01169627 A JP H01169627A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、有限語長の浮動小数点演算を行なうディジタ
ル信号処理の加算精度向上に関する。
ル信号処理の加算精度向上に関する。
（従来の技術）
従来のディジタル信号の有限語長の浮動小数点演算にお
ける浮動小数点加算器の構成を第６図に示す。第６図に
おいて２人力の絶対値が非常に異なる場合、例えば第１
の入力の絶対値力く第２の絶対値に比べ非常に小さい場
合、入力端子４０１から入力１が、入力端子４０２から
入力２か入力され、加算器４０３において第１の人力が
加算されず桁落（切り捨てられること）してしまう出力
端子４０４には桁落した値が出力される場合が生じる。
ける浮動小数点加算器の構成を第６図に示す。第６図に
おいて２人力の絶対値が非常に異なる場合、例えば第１
の入力の絶対値力く第２の絶対値に比べ非常に小さい場
合、入力端子４０１から入力１が、入力端子４０２から
入力２か入力され、加算器４０３において第１の人力が
加算されず桁落（切り捨てられること）してしまう出力
端子４０４には桁落した値が出力される場合が生じる。
この原因は、有限語長の浮動小数点演算を用いているた
めである。すなわち、有限の桁数を取り扱っているので
、この桁数からはずれる部分は無視され、切り捨てられ
る。この切り捨てられた部分が誤差となり、析着ちか生
じることになる。
めである。すなわち、有限の桁数を取り扱っているので
、この桁数からはずれる部分は無視され、切り捨てられ
る。この切り捨てられた部分が誤差となり、析着ちか生
じることになる。
従って、第６図の構成の浮動小数点加算器は、２人力の
大小関係により浮動小数点加算の精度に問題か生じる。
大小関係により浮動小数点加算の精度に問題か生じる。
以下に上記浮動小数点加算精度か特に問題となる２例を
示す。
示す。
第１の例として、従来の積分器の構成を第７図に示す。
この場合においても入力端子５０１からの入力の絶対値
が記憶回路５０３の値の絶対値に比べ非常に小さい場合
、加算器５０２において上記入力が加算されず析着して
しまう場合が生じる。
が記憶回路５０３の値の絶対値に比べ非常に小さい場合
、加算器５０２において上記入力が加算されず析着して
しまう場合が生じる。
第９図は一定値を入力し続けた時の積分器出力を示す図
で、横軸は時間ｔ１縦輔は積分器出力を示す。第７図の
時刻０から時刻ｔ１までの区間は、第７図において、積
分器中の記憶回路５０３の値の絶対値が入力の値の絶対
値に比べ加算析着を生じない程大きくない場合であり、
この時浮動小数点加算器５０２は加算析着なく浮動小数
点加算結果を出力し、積分器中の記憶回路５０３の値は
時間とともに比例的に増加する。積分器出力が入力デー
タに比べて非常に大きくなるとある時刻から加算器落ち
が生じする。この時刻をｔｌとすると、時刻ｔ１以後の
積分器出力である記憶回路５０３の値は加算析着により
変化せず横ばいの値をとる。
で、横軸は時間ｔ１縦輔は積分器出力を示す。第７図の
時刻０から時刻ｔ１までの区間は、第７図において、積
分器中の記憶回路５０３の値の絶対値が入力の値の絶対
値に比べ加算析着を生じない程大きくない場合であり、
この時浮動小数点加算器５０２は加算析着なく浮動小数
点加算結果を出力し、積分器中の記憶回路５０３の値は
時間とともに比例的に増加する。積分器出力が入力デー
タに比べて非常に大きくなるとある時刻から加算器落ち
が生じする。この時刻をｔｌとすると、時刻ｔ１以後の
積分器出力である記憶回路５０３の値は加算析着により
変化せず横ばいの値をとる。
これは理想的な積分器出力である点線の値から時間とと
もに離れていき、無限大の時間の経過後には、この累積
加算析着誤差も無限大の値となり積分器の精度に大きな
障害を生じることになる。
もに離れていき、無限大の時間の経過後には、この累積
加算析着誤差も無限大の値となり積分器の精度に大きな
障害を生じることになる。
次に、ＰＬして従来よく使用される２次のループフィル
タの構成を第８図に示す。この場合も入力端子６０１か
らの入力の絶対値か記憶回路６０６の値の絶対値に比べ
非常に小さい場合、又はループフィルタの係数α６０２
、係数β６０３か非常に小さい場合、加算器６０４、加
算器６０５において上記入力か加算されず析着してしま
う場合が生じる。この浮動小数点加算における加算析着
の過程は上記積分器の場合と全く同様である。
タの構成を第８図に示す。この場合も入力端子６０１か
らの入力の絶対値か記憶回路６０６の値の絶対値に比べ
非常に小さい場合、又はループフィルタの係数α６０２
、係数β６０３か非常に小さい場合、加算器６０４、加
算器６０５において上記入力か加算されず析着してしま
う場合が生じる。この浮動小数点加算における加算析着
の過程は上記積分器の場合と全く同様である。
ディジタル信号処理において上記積分器、ループフィル
タ等は演算精度として高精度なものが要求され、上記浮
動小数点演算における加算器の加算析着誤差は大きな障
害となる。
タ等は演算精度として高精度なものが要求され、上記浮
動小数点演算における加算器の加算析着誤差は大きな障
害となる。
（発明が解決しようとする問題点）
以上述べてきたように、浮動小数点２人力加算を行なう
加算装置において、この２つの入力絶対値が十分に異な
っている場合は、加算析着を生じることがあるという問
題があった。
加算装置において、この２つの入力絶対値が十分に異な
っている場合は、加算析着を生じることがあるという問
題があった。
本発明は、浮動小数点２人力加算を行なう加算装置であ
って、２人力の絶対値が十分に異なってでいる場合にも
、加算析着を防止できる精度の高い演算結果を得ること
を目的とする。
って、２人力の絶対値が十分に異なってでいる場合にも
、加算析着を防止できる精度の高い演算結果を得ること
を目的とする。
［発明の構成］
（問題点を解決するための手段）
上記目的を達成するために本発明においては、第２の入
力値より第１の入力値の方が小さい２つの入力値を随時
加算する加算装置において、析着ち成分を記憶させる記
憶手段と、この記憶手段から出力された値と第１の人力
値とを加算する第１の加算手段と、この第１の加算手段
の出力値と第２の入力値とを加算する第２の加算手段と
、この第２の加算手段の出力値から第２の入力値を減算
する第１の減算手段と、第１の加算手段の出力値と前記
第１の減算手段の出力値を比較する比較手段とを備え、
この比較手段の出力により第１の加算手段の出力値を記
憶手段に記憶させることを特徴とするものである。
力値より第１の入力値の方が小さい２つの入力値を随時
加算する加算装置において、析着ち成分を記憶させる記
憶手段と、この記憶手段から出力された値と第１の人力
値とを加算する第１の加算手段と、この第１の加算手段
の出力値と第２の入力値とを加算する第２の加算手段と
、この第２の加算手段の出力値から第２の入力値を減算
する第１の減算手段と、第１の加算手段の出力値と前記
第１の減算手段の出力値を比較する比較手段とを備え、
この比較手段の出力により第１の加算手段の出力値を記
憶手段に記憶させることを特徴とするものである。
（作 用）
第１の入力値と析着ち成分を記憶させる記憶手段からの
出力値とが第１の加算手段によって加算される。そして
、第１の加算手段の出力値と第２の入力値とが第２の加
算手段により加算される。
出力値とが第１の加算手段によって加算される。そして
、第１の加算手段の出力値と第２の入力値とが第２の加
算手段により加算される。
比較手段によって第２の加算手段の出力値と第２の入力
値とを比較する。この比較により、第１の入力値と第２
の入力値とかたし合わされているか確認できる。もし、
２つの入力値のたし合せが行なわれていなければ、たし
合わされていない分記憶手段に累積加算される。この累
積さた値は、第１の加算手段により、第１の入力値にだ
し合される。この様にすると、析着が起っても析着の分
、累積加算されるので、析着のない高精度な加算装置か
実現できる。
値とを比較する。この比較により、第１の入力値と第２
の入力値とかたし合わされているか確認できる。もし、
２つの入力値のたし合せが行なわれていなければ、たし
合わされていない分記憶手段に累積加算される。この累
積さた値は、第１の加算手段により、第１の入力値にだ
し合される。この様にすると、析着が起っても析着の分
、累積加算されるので、析着のない高精度な加算装置か
実現できる。
（実施例）
以下、図面を参照して本発明の一実施例を説明する。第
１図は、本発明の一実施例を示す構成図である。加算器
への２人力の絶対値か非常に異なり加算析着を生じるよ
うな場合、この加算されず加算析着となった絶対値の小
さな入力を記憶回路に入力させ、加算析着となった入力
値を累積加算させる。この加算析着の累積和は、累積加
算されることで、ある程度大きな値となり、絶対値の大
きい方の入力値と加算析着なく加算することかできる。
１図は、本発明の一実施例を示す構成図である。加算器
への２人力の絶対値か非常に異なり加算析着を生じるよ
うな場合、この加算されず加算析着となった絶対値の小
さな入力を記憶回路に入力させ、加算析着となった入力
値を累積加算させる。この加算析着の累積和は、累積加
算されることで、ある程度大きな値となり、絶対値の大
きい方の入力値と加算析着なく加算することかできる。
第１図には、これまで説明してきた内容を実現させる一
構成因が示されている。同図を用いて以下に本発明の一
実施例を詳細に説明する。
構成因が示されている。同図を用いて以下に本発明の一
実施例を詳細に説明する。
加算装置１１０へ入力端子１０１，１０２から夫々人力
１．入力２の入力値が入力される。この人力１．入力２
夫々の値は、例えば浮動小数点て表わされるものである
。また、入力端子１０１には、入力端子１０２に比べて
絶対値の小さい方の値が入力されるものである。例えば
入力１から００吋という値がまた、入力２から１０００
という値が入力された場合について説明する。まず入力
１からの０．００１という値は、記憶回路１０７に記憶
されている値と加算器１０３において加算され、この加
算器１０３の出力値は、減算値１０４゜加算器１０６に
入力される。なお、記憶回路１０７には、最初は何も値
は記憶されていない。
１．入力２の入力値が入力される。この人力１．入力２
夫々の値は、例えば浮動小数点て表わされるものである
。また、入力端子１０１には、入力端子１０２に比べて
絶対値の小さい方の値が入力されるものである。例えば
入力１から００吋という値がまた、入力２から１０００
という値が入力された場合について説明する。まず入力
１からの０．００１という値は、記憶回路１０７に記憶
されている値と加算器１０３において加算され、この加
算器１０３の出力値は、減算値１０４゜加算器１０６に
入力される。なお、記憶回路１０７には、最初は何も値
は記憶されていない。
加算器１０３の出力と入力２の１０００という値とは、
加算器１０６において加算器され、この加算出力は、減
算器１０５と出力端子１０８へ出力される。この時の加
算出力は、１０００と ｏ、ｏｏｔとが加算された値が
出力される。しかじ、このｏ、ｏｏｉという値は、あま
りにも小さい値のため切り捨てられ析着が生じてしまう
。従って、この加算出力には、１０００という値が出力
される。減算回路１０５は、この加算出力１０００とい
う値と、入力２の１０００という値を減算した結果即ち
、０か出力される。この出力値は、減算器１０４に人力
され、加算器１０３からの出力０．００．１と減算され
る。この結果０．００１という値は、記憶回路１０７に
入力される。この０．００１という値は記憶回路１０７
から出力され次に入力端子１０１から入力される値と加
算器１０３で加算させる。なお、記憶回路１０７内部は
、例えば、０が入力された時に内部のメモリの内容を消
去する０検出部と、記憶回路１０７に入力されてきた値
を累積加算して記憶させておくためのメモリとで構成さ
れている。以上の構成により、加算器１０６において加
算析着か生じた場合は、加算析着は記憶回路１０７に保
存され、次の加算時に同時に加算されることになるので
、２人力の絶対値が非常に異なる場合でも浮動小蛯点加
算にセける加算析着を防止することができる。
加算器１０６において加算器され、この加算出力は、減
算器１０５と出力端子１０８へ出力される。この時の加
算出力は、１０００と ｏ、ｏｏｔとが加算された値が
出力される。しかじ、このｏ、ｏｏｉという値は、あま
りにも小さい値のため切り捨てられ析着が生じてしまう
。従って、この加算出力には、１０００という値が出力
される。減算回路１０５は、この加算出力１０００とい
う値と、入力２の１０００という値を減算した結果即ち
、０か出力される。この出力値は、減算器１０４に人力
され、加算器１０３からの出力０．００．１と減算され
る。この結果０．００１という値は、記憶回路１０７に
入力される。この０．００１という値は記憶回路１０７
から出力され次に入力端子１０１から入力される値と加
算器１０３で加算させる。なお、記憶回路１０７内部は
、例えば、０が入力された時に内部のメモリの内容を消
去する０検出部と、記憶回路１０７に入力されてきた値
を累積加算して記憶させておくためのメモリとで構成さ
れている。以上の構成により、加算器１０６において加
算析着か生じた場合は、加算析着は記憶回路１０７に保
存され、次の加算時に同時に加算されることになるので
、２人力の絶対値が非常に異なる場合でも浮動小蛯点加
算にセける加算析着を防止することができる。
次に加算器１０６において加算析着が生じる場合と生じ
ない場合の２つの場合について説明する。
ない場合の２つの場合について説明する。
はじめに、加算析着か生じる場合を考える。この場合は
、加算器１０６は、加算器１０３からの出力値の全て又
は、一部を加算析着させて加算出力させてしまう。この
時、加算可能な析着が決っており、これ以外の桁につい
ては切り捨てられる。
、加算器１０６は、加算器１０３からの出力値の全て又
は、一部を加算析着させて加算出力させてしまう。この
時、加算可能な析着が決っており、これ以外の桁につい
ては切り捨てられる。
従って、加算析着が生じる。減算器１０５は、加算器１
０６の出力から入力２の値を減算することにより、加算
器１０６の加算において人力１側の加算析着せずに加算
された値を減算器１０４へ出力する。減算器１０４は、
減算器１０５の出力値と加算器１０３の出力値との減算
を行なう。減算器１０５の出力値が析着分となる。この
析着分が記憶回路１０７に記憶される。記憶回路内では
、この析着分と、前回までの累積加算析着和がたされて
記憶される。次の加算時には、人力１からの値と記憶回
路１０７からの出力値が、加算器１０３で加算される。
０６の出力から入力２の値を減算することにより、加算
器１０６の加算において人力１側の加算析着せずに加算
された値を減算器１０４へ出力する。減算器１０４は、
減算器１０５の出力値と加算器１０３の出力値との減算
を行なう。減算器１０５の出力値が析着分となる。この
析着分が記憶回路１０７に記憶される。記憶回路内では
、この析着分と、前回までの累積加算析着和がたされて
記憶される。次の加算時には、人力１からの値と記憶回
路１０７からの出力値が、加算器１０３で加算される。
従って、この累積加算析着和は、次回の演算において加
算されることになる。
算されることになる。
次に加算析着か生じない場合を考える。この場合は、加
算器１０６は、入力１側と入力２側の値との加算を加算
析着なく行なう。減算器１０５は、加算器１０６の出力
から入力２の値を減算した結果、入力１側の値そのもの
を減算器１０４へ出力する。減算器１０４ては、加算器
１０３の出力から減算器１０５の出力を減算する。即ち
同じ値を減算することになり、記憶回路１０７には０が
入力される。ここで、記憶回路１０７内の０検出器で、
入力されてきた０を検出して、記憶回路１０７内のメモ
リの記憶内容を消去させる。
算器１０６は、入力１側と入力２側の値との加算を加算
析着なく行なう。減算器１０５は、加算器１０６の出力
から入力２の値を減算した結果、入力１側の値そのもの
を減算器１０４へ出力する。減算器１０４ては、加算器
１０３の出力から減算器１０５の出力を減算する。即ち
同じ値を減算することになり、記憶回路１０７には０が
入力される。ここで、記憶回路１０７内の０検出器で、
入力されてきた０を検出して、記憶回路１０７内のメモ
リの記憶内容を消去させる。
本発明の加算装置を積分器に適用させた場合を第２図を
使って説明する。同図は、本発明の加算装置を用いた積
分器の実施例を示した図である。
使って説明する。同図は、本発明の加算装置を用いた積
分器の実施例を示した図である。
入力端子２０１に入力信号が入力される。入力端子２０
１は、加算器２０２に接続される。加算器２０２には、
減算器２０３と加算器２０４が接続されている。加算器
２０４は、出力端子２０８と記憶回路２０７と減算器２
０５へ接続される。記憶回路２０７の出力は、加算器２
０４へ接続される。減算器２０５は、加算器２０４の出
力から記憶回路２０７の出力を減算させ、この減算結果
減算器２０３へ出力させる。この減算器２０３は、加算
器２０２の出力から減算器２０５の出力を減算し、その
減算結果を記憶回路２０６に出力させる。第２図では、
第１図に示した入力１は、入力端子２０１に相当し、入
力２は、記憶回路２０７の出力値に相当する。第４図の
加算結果即ち、出力端子２０８の出力値の変化を示した
図と、第５図の記憶回路２０６の出力値の変化を示した
図を用いて加算結果を考慮してみる。まず、加算析着か
生じない場合を考える。この場合は、第４図、第５図に
おける時刻Ｏから時刻ｔ１の領域に相当する。この領域
では、第４図に示されている加算結果は、加算析着なく
行なわれ、第５図に示されている記憶回路の出力値も０
のまま維持されている。
１は、加算器２０２に接続される。加算器２０２には、
減算器２０３と加算器２０４が接続されている。加算器
２０４は、出力端子２０８と記憶回路２０７と減算器２
０５へ接続される。記憶回路２０７の出力は、加算器２
０４へ接続される。減算器２０５は、加算器２０４の出
力から記憶回路２０７の出力を減算させ、この減算結果
減算器２０３へ出力させる。この減算器２０３は、加算
器２０２の出力から減算器２０５の出力を減算し、その
減算結果を記憶回路２０６に出力させる。第２図では、
第１図に示した入力１は、入力端子２０１に相当し、入
力２は、記憶回路２０７の出力値に相当する。第４図の
加算結果即ち、出力端子２０８の出力値の変化を示した
図と、第５図の記憶回路２０６の出力値の変化を示した
図を用いて加算結果を考慮してみる。まず、加算析着か
生じない場合を考える。この場合は、第４図、第５図に
おける時刻Ｏから時刻ｔ１の領域に相当する。この領域
では、第４図に示されている加算結果は、加算析着なく
行なわれ、第５図に示されている記憶回路の出力値も０
のまま維持されている。
加算析着が生じる場合を考える。この場合は、第４図、
第５図における時刻ｔ１以上の領域に対応する。この領
域において従来の加算結果は、第９図に示したように時
刻ｔ１以上で変化せず横ばいとなる。しかし、本発明の
積分器の子構成を用いると、加算結果は第４図のように
時刻ｔ１以上で階段状に増加することになる。この階段
状の横ばいの部分は、第２図の加算器２０４において加
算析着が生じている状態に対応し、このときの記憶回路
２０６の値は、第５図の時刻ｔ１以上の領域における一
定の傾きをもった比例増加の部分に対応する。この状態
において、記憶回路２０６の累積加算値が加算析着を生
じない程度に十分大きな値となると、この時点において
、この累積加算析着和は、加算器２０４て加算可能な値
となる。
第５図における時刻ｔ１以上の領域に対応する。この領
域において従来の加算結果は、第９図に示したように時
刻ｔ１以上で変化せず横ばいとなる。しかし、本発明の
積分器の子構成を用いると、加算結果は第４図のように
時刻ｔ１以上で階段状に増加することになる。この階段
状の横ばいの部分は、第２図の加算器２０４において加
算析着が生じている状態に対応し、このときの記憶回路
２０６の値は、第５図の時刻ｔ１以上の領域における一
定の傾きをもった比例増加の部分に対応する。この状態
において、記憶回路２０６の累積加算値が加算析着を生
じない程度に十分大きな値となると、この時点において
、この累積加算析着和は、加算器２０４て加算可能な値
となる。
これは第４図の階段状の部分の垂直線部分に対応する。
また、この時記憶回路２０６の値はＯにクリアされ、第
５図の時刻ｔ１以上の領域における一定の傾きをもった
比例増加の頂点の部分か０に落ちる垂直線部分に対応す
る。この様に第４図に示す加算結果は、階段状の値をと
り、理想的な点線の値とほぼ等価な値となる。以上の原
理（ごより、本発明の加算器の構成を用いることにより
、第２図の積分器は、加算析着なく入力積分することが
でき、演算精度が向上する。
５図の時刻ｔ１以上の領域における一定の傾きをもった
比例増加の頂点の部分か０に落ちる垂直線部分に対応す
る。この様に第４図に示す加算結果は、階段状の値をと
り、理想的な点線の値とほぼ等価な値となる。以上の原
理（ごより、本発明の加算器の構成を用いることにより
、第２図の積分器は、加算析着なく入力積分することが
でき、演算精度が向上する。
第３図は、本発明の加算装置を用いたループフィルタの
実施例を示す図である。同図の構成を以下に説明する。
実施例を示す図である。同図の構成を以下に説明する。
入力端子３０１には、係数乗算器３０２と係数乗算器３
０３とが接続されている。
０３とが接続されている。
係数乗算器３０２には加算器３０４が接続されている。
加算器３０４には加算器３０５と加算器３０６か接続さ
れている。加算器３０５には記憶回路３１２が接続され
、記憶回路３１２には加算器３０４か接続されている。
れている。加算器３０５には記憶回路３１２が接続され
、記憶回路３１２には加算器３０４か接続されている。
一方、係数乗算器３０３には加算器３０７が接続されて
いる。加算器３０７には加算器３０８と加算器３０９が
接続されている。加算器３０８には記憶回路３１３が接
続され、記憶回路３１３には、加算器３０７が接続され
ている。加算器３０９は加算器３１０と記憶回路３１４
と加算器３０６に接続されている。減算器３１０は、加
算器３０９の出力“から記憶回路３１４の出力を減算し
、その減債結果を減算器３０８へ出力する。減算器３０
８は、加算器３０７の出力から減算器３１０の出力を減
算し、その減算結果を記憶回路３１３へ出力する。
いる。加算器３０７には加算器３０８と加算器３０９が
接続されている。加算器３０８には記憶回路３１３が接
続され、記憶回路３１３には、加算器３０７が接続され
ている。加算器３０９は加算器３１０と記憶回路３１４
と加算器３０６に接続されている。減算器３１０は、加
算器３０９の出力“から記憶回路３１４の出力を減算し
、その減債結果を減算器３０８へ出力する。減算器３０
８は、加算器３０７の出力から減算器３１０の出力を減
算し、その減算結果を記憶回路３１３へ出力する。
ここで、加算器３０６は加算器３０４の出力と加算器３
０９の出力をそれぞれ入力とし、その加算入力を出力端
子３１５へ出力する。減算器３１１は、加算器３０６の
出力がら加算器３０９の出力を減算し、その減算結果を
減算器３ｏ５へ出力する。減算器３０５は加算器３０４
の出力から減算器３１１の出力を減算し、その減算結果
を記憶回路３１２へ出力する。
０９の出力をそれぞれ入力とし、その加算入力を出力端
子３１５へ出力する。減算器３１１は、加算器３０６の
出力がら加算器３０９の出力を減算し、その減算結果を
減算器３ｏ５へ出力する。減算器３０５は加算器３０４
の出力から減算器３１１の出力を減算し、その減算結果
を記憶回路３１２へ出力する。
以上により、本発明の加算装置を用いると第３図のルー
プフィルタにおける加算器３０６と加算器３０９におけ
る２つの加算演算を入力の絶対値か記憶回路３１４の値
の絶対値より十分小さい場合においても加算析着なく加
算を行なうことかでき、高精度なループフィルタか実現
できる。
プフィルタにおける加算器３０６と加算器３０９におけ
る２つの加算演算を入力の絶対値か記憶回路３１４の値
の絶対値より十分小さい場合においても加算析着なく加
算を行なうことかでき、高精度なループフィルタか実現
できる。
［発明の効果］
以」二詳述してきたように、本発明によれば、ディジタ
ル信号処理の有限語長２人力浮動小数点演算において、
曇 へ −，２人力の絶対値か十分
に異なる場合でも析着分の累積加算を記憶させておく記
憶手段を用いることで加算析着の分を後で再度加算でき
る。従って加算析着のない加算を行なうことができる。
ル信号処理の有限語長２人力浮動小数点演算において、
曇 へ −，２人力の絶対値か十分
に異なる場合でも析着分の累積加算を記憶させておく記
憶手段を用いることで加算析着の分を後で再度加算でき
る。従って加算析着のない加算を行なうことができる。
以上のことから高精度な演算結果を得ることかできる。
第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図を用いた積分器を示した図、第３図は、第１
図を用いたループフィルタを示した図、第４図は、第２
図の加算結果を示した図、第５図は、本発明の記憶回路
の値を示した図、第６図は、従来の加算器の構成を示す
ブロック図、第７図は、第２図の従来例を示した図、第
８図は、第３図の従来例を示した図、第９図は、第７図
の加算結果を示した図である。 １０３．１０６，２０２，２０４，３０４，３０６，３
０７，３０９，４０３，５０２゜６０４．６０５・・・
加算器
は、第１図を用いた積分器を示した図、第３図は、第１
図を用いたループフィルタを示した図、第４図は、第２
図の加算結果を示した図、第５図は、本発明の記憶回路
の値を示した図、第６図は、従来の加算器の構成を示す
ブロック図、第７図は、第２図の従来例を示した図、第
８図は、第３図の従来例を示した図、第９図は、第７図
の加算結果を示した図である。 １０３．１０６，２０２，２０４，３０４，３０６，３
０７，３０９，４０３，５０２゜６０４．６０５・・・
加算器
Claims (3)
- （１）第２の入力値より第１の入力値の方が小さい２つ
の入力値を随時加算する加算装置において、桁落ち成分
を記憶させる記憶手段と、この記憶手段から出力された
値と前記第１の入力値とを加算する第１の加算手段と、
この第１の加算手段の出力値と前記第２の入力値とを加
算する第２の加算手段と、この第２の加算手段の出力値
から前記第２の入力値を減算する第１の減算手段と、前
記第１の加算手段の出力値と前記第１の減算手段の出力
値を比較する比較手段とを備え、この比較手段の出力に
より前記第１の加算手段の出力値を前記記憶手段に記憶
させること特徴とする高精度加算装置。 - （２）記憶手段は、前記第１の減算手段の出力が０の時
には、この記憶内容を消去させることを特徴とする特許
請求の範囲第１項記載の高精度加算装置。 - （３）比較手段は、減算器であることを特徴とする特許
請求の範囲第１項記載の高精度加算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327176A JPH01169627A (ja) | 1987-12-25 | 1987-12-25 | 高精度加算装置 |
| US07/236,902 US4931979A (en) | 1987-12-25 | 1988-08-26 | Adding apparatus having a high accuracy |
| EP19880116468 EP0322520A3 (en) | 1987-12-25 | 1988-10-05 | Adding apparatus having a high accuracy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327176A JPH01169627A (ja) | 1987-12-25 | 1987-12-25 | 高精度加算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01169627A true JPH01169627A (ja) | 1989-07-04 |
Family
ID=18196157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62327176A Pending JPH01169627A (ja) | 1987-12-25 | 1987-12-25 | 高精度加算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4931979A (ja) |
| EP (1) | EP0322520A3 (ja) |
| JP (1) | JPH01169627A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257619A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electric Ind Co Ltd | デジタル演算回路 |
| US6073155A (en) * | 1996-08-08 | 2000-06-06 | Fuji Xerox Co., Ltd. | Floating-point accumulator |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646876A (en) * | 1995-04-18 | 1997-07-08 | Motorola, Inc. | Method and apparatus for reducing rounding error when evaluating binary floating point polynomials |
| US5648924A (en) * | 1995-04-18 | 1997-07-15 | Motorola, Inc. | Method and apparatus for finding arctangents |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE440300B (sv) * | 1983-11-24 | 1985-07-22 | Ellemtel Utvecklings Ab | Forfarande for att i en samplad signal kompensera for trunkeringsfel samt anordning for utforande av forfarandet |
| JPS6125245A (ja) * | 1984-07-12 | 1986-02-04 | Nec Corp | 丸め処理回路 |
| US4758972A (en) * | 1986-06-02 | 1988-07-19 | Raytheon Company | Precision rounding in a floating point arithmetic unit |
-
1987
- 1987-12-25 JP JP62327176A patent/JPH01169627A/ja active Pending
-
1988
- 1988-08-26 US US07/236,902 patent/US4931979A/en not_active Expired - Lifetime
- 1988-10-05 EP EP19880116468 patent/EP0322520A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257619A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electric Ind Co Ltd | デジタル演算回路 |
| US6073155A (en) * | 1996-08-08 | 2000-06-06 | Fuji Xerox Co., Ltd. | Floating-point accumulator |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0322520A3 (en) | 1991-07-03 |
| EP0322520A2 (en) | 1989-07-05 |
| US4931979A (en) | 1990-06-05 |
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