JPH1055630A - 復号化装置および復号化方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＣＣブロックより小さい単位で補間フラグ
の生成方法を変更できるようにする。 【解決手段】 ＥＣＣブロックにおける行方向の第１回
目の訂正結果に対応し、行単位でエラーの有無を表すＰ
Ｉ１フラグ、行方向の第２回目の訂正結果に対応し、行
単位でエラーの有無を表すＰＩ２フラグ、列方向の訂正
結果に対応し、列単位でエラーの有無を表すＰＯフラグ
を、ＥＣＣ処理を実行中に生成する。処理が終了した際
に、これらのフラグを参照して、補間フラグの生成処理
を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、復号化装置および
復号化方法に関し、特に、復号化するデータの行方向と
列方向に対してそれぞれエラー訂正処理が実行され、そ
の結果に基づいて行単位および列単位でエラーフラグを
生成する復号化装置および復号化方法に関する。

【０００２】

【従来の技術】例えば、光ディスク再生装置などにおい
て、光ビームにより読み出された情報は、光ディスクの
傷などに起因する読みとりエラーを含むため、エラー訂
正が施される。

【０００３】図３３は、従来の光ディスク再生装置の構
成例を示す図である。この図において、光ディスク１に
は、画像や音声などのデータが可変レートで記録されて
いる。ピックアップ２は、光ディスク１に記録されてい
る情報をレーザビームにより読み出す。ピックアップ２
が出力する再生信号は、復調回路３により復調され、セ
クタ検出回路４に供給される。セクタ検出回路４は、再
生信号をもとにセクタを検出する。ＥＣＣ（Error Corr
ection Code）回路５は、セクタ検出回路４から入力さ
れた再生信号に対してエラー検出およびエラー訂正を施
す。

【０００４】セクタ検出回路４において、光ディスク１
のセクタに割り当てられたセクタ番号が正常に検出され
なかった場合、トラックジャンプ判定回路１８にセクタ
番号異常信号が出力される。ＥＣＣ回路５は、訂正不能
のデータが生じた場合に、トラックジャンプ判定回路１
８に対して訂正不能エラー発生信号を出力する。エラー
訂正されたデータは、ＥＣＣ回路５からリングバッファ
メモリ７に送出されて記憶される。

【０００５】このときリングバッファ制御回路６は、セ
クタ検出回路４の出力から、各セクタ毎のアドレスを読
みとり、そのアドレスに対応するリングバッファメモリ
７上の書き込みアドレス（書き込みポインタＷＰ）を指
定する。また、リングバッファ制御回路６は、後段の多
重化データ分離回路８からのコードリクエスト信号に応
じて、リングバッファメモリ７に書き込まれたデータの
読み出しアドレス（読み出しポインタＲＰ）を指定し、
その読み出しポインタＲＰからデータを読み出して、多
重化データ分離回路８に供給する。

【０００６】多重化データ分離回路８のヘッダ分離回路
９は、リングバッファメモリ７から供給されたデータか
らパックヘッダとパケットヘッダを分離して分離回路制
御回路１１に供給する。分離回路制御回路１１は、ヘッ
ダ分離回路９から供給されたパケットヘッダのストリー
ムＩＤ（Stream Identifier）情報に従い、スイッチン
グ回路１０の入力端子Ｇと出力端子（被切替端子）Ｈ
１，Ｈ２を順次サイクリックに切り替えることにより、
時分割多重化されたビデオコードデータとオーディオコ
ードデータを正しく分離し、対応するコードバッファ１
３または１５に供給する。

【０００７】ビデオコードバッファ１３は、内部のコー
ドバッファの残量に応じて、多重化データ分離回路８に
対してコードリクエストを発生する。また、ビデオコー
ドバッファ１３は、受け取ったデータを記憶すると共
に、ビデオデコーダ１４からのコードリクエストの入力
を受け、内部データを出力する。ビデオデコーダ１４
は、供給されたデータをデコードしてビデオ信号を再生
し、出力端子９１から出力する。

【０００８】オーディオコードバッファ１５は、内部の
コードバッファの残量に応じて、多重化データ分離回路
８に対してコードリクエストを供給し、その結果供給さ
れたデータを記憶する。また、このオーディオコードバ
ッファ１５は、オーディオデコーダ１６からのコードリ
クエストを受け、内部のデータを出力する。オーディオ
デコーダ１６は、供給されたデータをデコードしてオー
ディオ信号を再生し、出力端子９２から出力する。

【０００９】このように、ビデオデータとオーディオデ
ータは、後段の回路（出力端子により近い回路）からの
転送要求に応じて前段の回路から適宜供給される。例え
ば、ビデオデコーダ１４は、ビデオコードバッファ１３
に対してデータの転送要求を行い、多重化データ分離回
路８は、リングバッファ制御回路６に対してデータの転
送要求を行う。そして、データは、リングバッファメモ
リ７からビデオデコーダ１４へと、転送要求が伝達され
るのとは逆の方向に伝達されていくことになる。

【００１０】次に、記録データのフォーマットについて
説明する。この例においては、１クラスタ（３２ｋバイ
ト）を１単位として、データが記録されている。このク
ラスタの構成を以下に詳述する。

【００１１】すなわち、２ｋバイト（２０４８バイト）
のデータが、１セクタ分のデータとして抽出され、これ
に図３４に示すように、１６バイトのオーバーヘッドが
付加される。このオーバーヘッドには、セクタアドレス
と、エラー検出のためのエラー検出符号（ＥＤＣ（Erro
r Detection Code））などが含まれている。

【００１２】この、合計２０６４（＝２０４８＋１６）
バイトの１セクタ分のデータが、図３５に示すように、
１２×１７２（＝２０６４）バイトのデータとされる。
そして、この１セクタ分のデータが１６個集められ、１
９２（＝１２×１６）×１７２バイトのデータとされ
る。この１９２×１７２バイトのデータに対して、１６
バイトの外符号（ＰＯ）が、縦方向に各バイト毎にパリ
ティとして付加される。また、２０８（＝１９２＋１
６）×１７２バイトのデータとＰＯパリティに対して、
１０バイトの内符号（ＰＩ）が、横方向に各バイト毎に
パリティとして付加される。

【００１３】さらに、このようにして２０８（＝１９２
＋１６）×１８２（＝１７２＋１０）バイトにブロック
化されたデータのうち、１６×１８２バイトの外符号
（ＰＯ）の行は、１６個の１×１８２バイトの行に区分
され、図３６に示すように、１２×１８２バイトの番号
０乃至番号１５の１６個のセクタデータの下に１行ずつ
挿入されて、インターリーブされる。そして、１３（＝
１２＋１）×１８２バイトのデータが１セクタのデータ
とされる。

【００１４】さらに、図３６に示す２０８×１８２バイ
トのデータは、図３７に示すように、縦方向に２分割さ
れ、１フレームを９１バイトのデータで構成して、２０
８×２フレームのデータとされる。９１バイトのフレー
ムデータの先頭には、さらに２バイトのフレーム同期信
号（ＦＳ）が付加される。その結果、図３７に示すよう
に、１フレームのデータは合計９３バイトのデータとな
り、合計２０８×（９３×２）バイトのブロックのデー
タとなる。これが、１クラスタ（１ＥＣＣブロック）分
のデータとなる。そのオーバーヘッド部分を除いた実デ
ータ部の大きさは３２ｋバイト（＝２０４８×１６／１
０２４ｋバイト）となる。

【００１５】すなわち、この例の場合、１クラスタ（１
ＥＣＣブロック）が１６セクタより構成され、１セクタ
が２４フレームにより構成される。このようなデータが
光ディスク１にクラスタ単位で記録されていることにな
る。

【００１６】次に、図３３に示す例において、データの
エラー訂正が実行され、エラーデータを補間するための
補間フラグが生成される場合の動作について説明する。

【００１７】図３８は、図３３の例において実行される
セクタデータのエラー判定方法の処理を説明するフロー
チャートである。この処理は、ＥＣＣ回路５により、内
符号ＰＩを用いて図３５の行方向（横方向）に第１回目
の訂正を行い（以下、ＰＩ１訂正という）、次に外符号
ＰＯを用いて列方向（縦方向）の訂正を行い（以下、Ｐ
Ｏ訂正という）、さらに、内符号ＰＩを用いて行方向に
第２回目の訂正が行われた（以下、ＰＩ２訂正という）
場合に実行される。

【００１８】この処理では、ステップＳ１において、Ｐ
Ｉ２訂正の結果、対象とするＥＣＣブロックにおいて、
訂正不能のエラーが存在するか否かが判定される。訂正
不能のエラーが存在しない（ＮＯ）と判定した場合は、
ステップＳ４に進み、また、訂正不能のエラーが存在す
る（ＹＥＳ）と判定した場合は、ステップＳ２に進む。

【００１９】ステップＳ２では、光ディスク１を再リー
ド（再び再生）するか否かが判定される。すなわち、
（１）訂正不能のエラーが存在するＥＣＣブロックを光
ディスク１から再度読み込むか、または、（２）そのＥ
ＣＣブロックのデータに補間フラグを付加して出力する
のいずれにするのかが判定される。光ディスク１を再リ
ードする（１）と判定された場合は、ステップＳ３に進
み、光ディスク１を再リードし、ステップＳ１の処理に
戻る。また、そのＥＣＣブロックのデータを使用しない
（２）と判定された場合は、そのブロックの全てのデー
タに対して補間フラグ（補間が必要であることを示すフ
ラグ）が付加され、ステップＳ４に進む。

【００２０】次に、ステップＳ４では、セクタのＥＤＣ
チェック（図３４で説明した各セクタ毎に挿入されてい
るエラー検出符号によるエラーの有無のチェック）の結
果が正常であるか否かが判定される。すなわち、各セク
タにエラーが含まれているか否かが検出される。セクタ
のＥＤＣチェックの結果が正常である（エラーがない）
（ＹＥＳ）と判定された場合は、ステップＳ７に進み、
データをそのまま出力する。また、セクタのＥＤＣチェ
ックの結果が正常ではない（エラーがある）（ＮＯ）と
判定された場合は、ステップＳ５に進む。

【００２１】ステップＳ５では、光ディスク１を再リー
ドするか否かが判定される。すなわち、（１）エラーを
含むセクタを光ディスク１から再度リードするか、また
は、（２）エラーを含むセクタのデータに補間フラグを
付加して出力するの何れかを選択する。光ディスク１の
再リードを行う（１）と選択された場合、ステップＳ６
に進み、エラーを生じたセクタを光ディスク１から再度
読み出した後、ステップＳ１に戻る。また、エラーを含
むセクタのデータを補間フラグを付加して出力する
（２）と選択された場合は、そのセクタの全てのデータ
に対して補間フラグが付加され、ステップＳ７に進む。
ステップＳ７では、処理されたデータ（いまの場合、補
間フラグが付加されているデータ）が出力され、処理を
終了する。

【００２２】

【発明が解決しようとする課題】ところで、以上に説明
した従来の例において、ＥＣＣ回路５により訂正不可能
なデータが検出された場合は、補間フラグがそのＥＣＣ
ブロックのすべてのデータに対して付加されることにな
る。このとき、ＥＣＣブロックを構成する各データは８
ビット（１バイト）であり、また、補間フラグは１ビッ
トとされている。従って、補間フラグが付加されたデー
タのビット長は９ビットとなり、このような９ビットの
データを記憶するためには、データを９ビット単位で記
憶するメモリが必要となるが、そのようなメモリはあま
り一般的ではなく、また高価であるため、装置の製造コ
ストが高くなるという課題があった。

【００２３】また、ある長さ（１ＥＣＣブロック）のデ
ータを１処理単位としてＥＣＣ復号化が行われた場合、
補間フラグの生成方法はこの処理単位に対しては同一の
方法とされる。従って、処理単位（１ＥＣＣブロック）
より小さい単位で補間フラグの生成方法を変更すること
はできないという課題があった。例えば、１セクタ単位
で補間フラグの生成方法を変更することはできないとい
う課題があった。

【００２４】本発明は、以上のような状況に鑑みてなさ
れたものであり、復号化装置のコストを削減すると共
に、補間フラグの生成方法をセクタ単位で自由に変更
し、もって、よりきめのこまかい単位でデータを有効に
利用することを可能とする。

【００２５】また、本発明は、補間が不可能なセクタの
データに対しては、エラーの検出確率を向上させると共
に、エラーが生じていないセクタのデータの使用を可能
とする。

【００２６】

【課題を解決するための手段】請求項１に記載の復号化
装置は、復号化の対象となるデータを記憶する記憶手段
と、記憶手段に記憶されたデータの行方向と列方向に対
してそれぞれエラー訂正処理を行うエラー訂正手段と、
記憶手段に記憶されたデータの行方向に対してエラー訂
正手段がエラー訂正を実行した結果に応じて、行単位で
エラーの有無を表す第１のフラグを生成する第１のフラ
グ生成手段と、記憶手段に記憶されたデータの列方向に
対してエラー訂正手段がエラー訂正を実行した結果に応
じて、列単位でエラーの有無を表す第２のフラグを生成
する第２のフラグ生成手段とを備えることを特徴とす
る。

【００２７】請求項８に記載の復号化方法は、復号化の
対象となるデータを記憶する記憶ステップと、記憶ステ
ップで記憶されたデータの行方向と列方向に対してそれ
ぞれエラー訂正処理を行うエラー訂正ステップと、記憶
ステップで記憶されたデータの行方向に対してエラー訂
正ステップがエラー訂正を実行した結果に応じて、行単
位でエラーの有無を表す第１のフラグを生成する第１の
フラグ生成ステップと、記憶ステップで記憶されたデー
タの列方向に対してエラー訂正ステップがエラー訂正を
実行した結果に応じて、列単位でエラーの有無を表す第
２のフラグを生成する第２のフラグ生成ステップとを備
えることを特徴とする。

【００２８】請求項１に記載の復号化装置においては、
復号化の対象となるデータを記憶手段が記憶し、記憶手
段に記憶されたデータの行方向と列方向に対してそれぞ
れエラー訂正手段がエラー訂正処理を行い、記憶手段に
記憶されたデータの行方向に対してエラー訂正手段がエ
ラー訂正を実行した結果に応じて、行単位でエラーの有
無を表す第１のフラグを第１のフラグ生成手段が生成
し、記憶手段に記憶されたデータの列方向に対してエラ
ー訂正手段がエラー訂正を実行した結果に応じて第２の
フラグ生成手段が、列単位でエラーの有無を表す第２の
フラグを生成する。

【００２９】請求項８に記載の復号化方法においては、
復号化の対象となるデータを記憶ステップが記憶し、記
憶ステップで記憶されたデータの行方向と列方向に対し
てそれぞれエラー訂正ステップがエラー訂正処理を行
い、記憶ステップで記憶されたデータの行方向に対して
エラー訂正ステップがエラー訂正を実行した結果に応じ
て、行単位でエラーの有無を表す第１のフラグを第１の
フラグ生成ステップが生成し、記憶ステップで記憶され
たデータの列方向に対してエラー訂正ステップがエラー
訂正を実行した結果に応じて、列単位でエラーの有無を
表す第２のフラグ生成ステップが第２のフラグを生成す
る。

【００３０】

【発明の実施の形態】図１は本発明の復号化装置におい
て用いられるエラーフラグと補間フラグを説明する図で
ある。従来の例では、ＥＣＣ処理により得られた、エラ
ーデータの補間の必要性を示す補間フラグは、ＰＩ２訂
正の結果、または、セクタのＥＤＣチェックの結果に対
応して、直ちに生成されていた。本実施例では、行方向
の第１回目のエラー訂正処理であるＰＩ１訂正の結果に
対応して、ＰＩ１フラグ（２０８ビットのエラーフラ
グ）が生成され、列方向のエラー訂正処理であるＰＯ訂
正の結果に対応して、ＰＯフラグ（１７２ビットのエラ
ーフラグ）が生成され、さらに、行方向の第２回目のエ
ラー訂正処理であるＰＩ２訂正の結果に対応して、ＰＩ
２フラグ（２０８ビットのエラーフラグ）が生成され
る。そして、これらのエラーフラグ（ＰＩ１フラグ、Ｐ
Ｉ２フラグ、およびＰＯフラグ）の状態に応じて、ＥＣ
Ｃブロックのメインデータ（パリティを除く、１９２×
１７２バイトのデータ）に対応する１９２×１７２ビッ
トの補間フラグをさらに生成するようになされている。

【００３１】なお、本発明の復号化装置の主要部分の構
成は、図３３に示す従来例における場合と同様であるの
で、その説明は省略する。

【００３２】図２は、本発明の図３３の復調回路３（Ｒ
Ｆ処理回路３０、ＥＦＭ＋復調回路３１）、セクタ検出
回路４（ＳＢＣＤ回路３４、ＲＡＭコントローラ３５、
ＲＡＭ３７）、およびＥＣＣ回路５（ＲＡＭコントロー
ラ３５、ＥＣＣ制御回路３６、ＲＡＭ３７、ＥＣＣコア
回路３８、ＯＣＴＬ回路３９）、並びにその周辺の回路
の詳細な構成の一例を示す図である。

【００３３】この図において、ＲＦ処理回路３０は、図
３３に示すピックアップ２からのＲＦ信号の入力を受
け、この信号を２値化した後、ＥＦＭ＋復調回路３１に
出力する。ＥＦＭ＋復調回路３１は、入力された信号に
対してＥＦＭ＋復調を施すと共に、同期パターンの検出
を行う。ＣＬＶ制御回路３２は、ＥＦＭ＋復調回路３１
が出力する同期パターンに基づき、ドライブインタフェ
ース（以下、ドライブＩＦと略記する）３３を制御す
る。ＳＢＣＤ（サブコード）回路３４はＥＦＭ＋復調回
路３１の出力からセクタの検出を行う。ＲＡＭコントロ
ーラ３５は、ＲＡＭ３７の読み書きを制御する。

【００３４】なお、ＲＡＭ３７は、図３３に示すリング
バッファメモリ７（記憶手段、記憶ステップ）とは異な
る符号が付してあり、別の構成としているが、これらを
同一の構成としてもよい。

【００３５】ＲＡＭ３７は、ＥＣＣ制御回路３６がエラ
ー訂正処理などを実行する際に、データ等を一時的に格
納するようになされている。ＥＣＣコア回路３８（第１
のフラグ生成手段、第１のフラグ生成ステップ、第２の
フラグ生成手段、第２のフラグ生成ステップ）は、リー
ドソロモン符号（ＰＩとＰＯ）を用いて、後述するＥＣ
Ａ，ＥＣＤ，ＳＦＬＧなどを生成し、ＥＣＣ制御回路３
６に出力する。ＥＣＣ制御回路３６は、ＥＣＣコア回路
３８から供給されるＥＣＡ，ＥＣＤ，ＳＦＬＧなどを用
いて、実際にエラー訂正を行う。ＯＣＴＬ回路３９は、
デスクランブル処理、ＥＤＣチェック、または、出力デ
ータの制御等を行う。また、ホストＣＰＵ４０は、装置
の各部の制御を行うようになされている。

【００３６】次に、図２に示す実施例の動作について説
明する。

【００３７】光ディスク１からの再生信号は、ＲＦ処理
回路３０において２値化信号に変換される。そして、２
値化された信号から、ＥＦＭ＋復調回路３１により同期
パターンが検出される。そして、ＣＬＶ制御回路３２に
おいて、この同期パターンに基づき、ラフサーボがかけ
られ、その結果、データ中のシンクコード（Sync Cod
e）（図３におけるＳＹ０乃至ＳＹ７）がさらに検出さ
れ、ドライブインタフェース３３を介して光ディスク１
の回転に対して、ＰＬＬ（Phase Locked Loop）による
位相サーボがかけられる。

【００３８】図３に、光ディスク１の物理セクタの構成
例を示す。この図に示すように、物理セクタは、横方向
に２つのシンクフレーム（Ｓｙｎｃ ｆｒａｍｅ）、縦
方向に１３個のシンクフレーム、合計で２６個のシンク
フレームにより構成されている。各シンクフレームは３
２チャンネルビット（変調される前のデータビットで表
現すると１６ビット（＝２バイト））のシンクコード
（ＳＹ０乃至ＳＹ７）と、１４５６チャンネルビット
（変調される前のデータビットで表現すると７２８ビッ
ト（＝９１バイト））のデータ部から構成される。先頭
のシンクフレームのデータ部には、ＩＤ情報（セクタ番
号）とＩＥＣ（ＩＤのＥＣＣ）情報の他、メインデータ
（ｍａｉｎ ｄａｔａ）が格納されている。

【００３９】３２チャンネルビットのシンクパターン
は、データ中には表れないユニークなパターンとして、
その下位２２ビットが、“０００１０００００００００
００００１０００１”のように設定されている。

【００４０】図中左側の各シンクフレームのデータ部に
は、メインデータが記録され、左側の最後のシンクフレ
ームのデータ部には、ＰＯ情報（パリティ）が記録され
ている。図中右側のシンクフレームには、メインデータ
とＰＩ情報が記録され、右側のシンクフレームの最後か
ら２番目のシンクフレームには、ＥＤＣ情報とＰＩ情報
（パリティ）が記録され、最後のシンクフレームには、
ＰＯ情報とＰＩ情報が記録されている。

【００４１】すなわち、本実施例においてもＥＣＣブロ
ックは、図３７に示すように構成されており、そして、
図３６に示すように、各セクタにＰＯ情報がインタリー
ブされている。

【００４２】各セクタのＰＩ情報とＰＯ情報を除くデー
タの詳細は、図４に示されている。同図に示すように、
ＩＤ（セクタ番号）（４バイト）、ＩＥＣ（ＩＤに対す
るＥＣＣ（２バイト））、ＲＳＶ（保留領域）（６バイ
ト）、メインデータおよび、ＥＤＣ（４バイト）により
１セクタのデータが構成されている。なお、メインデー
タにはスクランブル処理が施されている。

【００４３】そして、このようなデータセクタが１６セ
クタ分集められ、図３５に示すように、１６バイトのＰ
Ｏ符号と１０バイトのＰＩ符号とが付加される。さら
に、ＰＯ符号を含む１６行が１データセクタ毎に配置さ
れるようにインターリーブされる。そして、得られたデ
ータは、図３７に示すように、シンクコードＳＹｘ（ｘ
＝０，１，２，・・・，７）が付加され、ＥＦＭ＋変調
される。これによりＥＣＣブロック内の物理セクタは、
図３に示すように、１３×２シンクフレームにより構成
される。１ＥＣＣブロックは１６セクタにより構成され
るので、物理セクタアドレスの下位４ビットは００００
乃至１１１１のいずれかとなる。その結果、ＥＣＣブロ
ックの先頭のセクタの物理アドレスは下位４ビットが０
０００となる。

【００４４】なお、メインデータに対するスクランブル
処理は、物理セクタアドレスの下位４ビット乃至７ビッ
トにより指定される値を初期値として生成されたスクラ
ンブルデータと、メインデータとの間で排他的論理和を
演算することにより実行される。

【００４５】なお、この明細書においては、各種の信号
に各種の記号が用いられているので、ここで、それらを
まとめて説明する。

【００４６】 ｂｌｏｃｋ−ｔｏｐ （Ｂｌｏｃｋ Ｔｏｐ） ＳＹＬＫ信号がＨの状態で、セクタの先頭からＨとなる信号である。 Ｃ１１Ｍ （Ｃｌｏｃｋ １１．２８９６ ＭＨｚ） システムの動作クロックであり、その周波数は、１１．２８９６ＭＨｚである 。 ＤＳＴＢ （Ｄａｔａ ｓｔｒｏｂｅ） ストリームデータＳＤとしてメインデータが出力されているとき、Ｈとなるデ ータストローブ信号である。 ＥＣＡ （ＥＲＲ Ｃｏｒｒｅｃｔｉｏｎ Ａｄｄｒｅｓｓ） エラーのある位置（アドレス）を示すエラー訂正アドレス信号である。 ＥＣＣＫ （ＥＣＣ Ｃｌｏｃｋ） ＥＣＣコア回路３８の動作クロックである。 ＥＣＤ （Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｄａｔａ） 誤ったデータと排他的論理和を演算したとき、正しいデータとなるエラー訂正 データである。 ＥＣＤＥ （ＥＣＣ Ｃｏｄｅ Ｄａｔａ Ｅｎｄ） 入力データの最後を示すコントロール信号である。 ＥＣＯＤ （ＥＣＣ Ｃｏｄｅ ＥＲＲ） エラー訂正不能のとき、Ｈとなる信号である。 ＥＣＯＲ （ＥＣＣ Ｃｏｒｒｅｃｔｉｏｎ） エラー訂正可能なデータ（ＥＣＡ，ＥＣＤ）の出力を示すストローブ信号であ る。 ＥＣＹＥ （ＥＣＣ Ｃｙｃｌｅ Ｅｎｄ） 入力符号データのサイクルの最後を示すコントロール信号である。 ＥＤＴ （ＥＣＣ Ｄａｔａ） エラー訂正のためＲＡＭ３７から読み出され、ＥＣＣ制御回路３６に転送され るデータである。 ＥＳＴＢ （Ｅｒｒｏｒ Ｓｔｒｏｂｅ） エラー訂正結果ＥＲの転送時にＨとなるエラー訂正結果ストローブ信号である 。 ＥＳＴＴ （ＥＣＣ Ｓｔａｒｔ） 入力データの先頭を示すコントロール信号である。 ＥＦＭ＋Ｗ Ｆｒａｍｅ （ＥＦＭ＋Ｗｒｉｔｅ Ｆｒａｍｅ Ｃｏｕｎｔｅｒ ） ＲＡＭ３７へ書き込むメインフレームを表す信号である。 ＨＤＥＮ （Ｈｅａｄｅｒ Ｄａｔａ Ｅｎａｂｌｅ） セクタヘッダデータのストローブ信号である。 ｍａｉｎ−ＦＭＳＹ （ｍａｉｎ Ｆｒａｍｅ Ｓｙｎｃ） 各ＰＩ行のメインシンク（先頭のシンク）でＨとなる信号である。 ＭＷＥＮ （Ｍｅｍｏｒｙ Ｗｒｉｔｅ Ｅｎａｂｌｅ） ＥＦＭ＋復調データのＲＡＭ３７への書き込みイネーブル信号である。 ＭＷＲＱ （ＥＦＭ Ｗｒｉｔｅ Ｒｅｑｕｅｓｔ） ＥＦＭ＋復調データのＲＡＭ３７への書き込みリクエスト信号である。 ＯＵＴＦ （Ｏｕｔｐｕｔ Ｆｌａｇ） 補間フラグ（出力フラグ）である。 ＯＳＴＴ （ＥＣＣ Ｏｕｔｐｕｔ Ｓｔａｒｔ） 所定の符号系列におけるＥＳＴＴから４７７（ＥＣＣＫ）後に遅延して出力さ れる信号である。 ＲＤＴ （Ｒｅａｄ Ｄａｔａ） ＲＡＭ３７のリードデータバス上のデータである。 ＳＡＬＫ （Ｓｅｃｔｏｒ Ａｄｄｒｅｓｓ Ｌｏｃｋ） セクタアドレス（ＩＤ）が正常に検出されていることを表す信号である。 ＳＡＵＬ （Ｓｅｃｔｏｒ Ａｄｄｒｅｓｓ Ｕｎｌｏｃｋ） ＳＡＬＫ信号の逆極性の信号である。 ＳＣＳＹ （Ｓｅｃｔｏｒ Ｓｙｎｃ） ＳＹ０のＦｒａｍｅでＨとなる、セクタの先頭を判別するための信号である。 ＳＤ （Ｓｔｒｅａｍ Ｄａｔａ） ストリームデータ（デコード出力データ）である。 ＳＤＣＫ （Ｓｔｒｅａｍ Ｄａｔａ Ｃｌｏｃｋ） ストリームデータのクロックである。 ＳＦＬＧ （Ｓｅｃｔｏｒ Ｆｌａｇ） ＰＩ１訂正のＥＣＣ訂正不能フラグである。 ＳＩＮＦ （Ｓｅｃｔｏｒ Ｉｎｆｏｍａｔｉｏｎ） セクタの先頭でＨとなるセクタ情報ストローブ信号である。 ＳＵＢ （ＳＵＢ Ｄａｔａ） ＳＢＣＤ回路３４に対して転送するＩＤとＩＥＣを含むデータである。 ＳＹＬＫ （Ｓｙｎｃ Ｌｏｃｋ） シンクコードが連続して３回検出されたとき、Ｈとなる信号である。 ＳＹＵＬ （Ｓｙｎｃ Ｕｎｌｏｃｋ） ＳＹＬＫ信号の逆極性の信号である。 ＷＤＴ （Ｗｒｉｔｅ Ｄａｔａ） ＲＡＭ３７のライトデータバス上のデータである。 ＸＨＷＥ （Ｓｅｃｔｏｒ Ｈｅａｄｅｒ Ｗｒｉｔｅ Ｅｎａ ｂｌｅ） ＳＢＣＤ回路３４からＲＡＭ３７へ書き込むセクタ情報
の出力イネーブル信号である。

【００４７】ＥＦＭ＋復調回路３１（図２参照）により
復調処理が施されたデータは、ＲＡＭコントローラ３５
の制御の下、図５に示すように、ＲＡＭ３７に格納され
る。この図５は、１ＥＣＣブロックについて示してい
る。ＲＡＭ３７に格納されているデータを読み出す場
合、ＲＡＭコントローラ３５は、図５に示す行および列
の値を指定することにより、所望のデータを取得するこ
とができる。すなわち、図５において、第Ｍ行目の第Ｎ
バイト目にあるデータｘは、２値（Ｍ，Ｎ）を指定する
ことによりＲＡＭ３７から読み出すことができる。

【００４８】後述するセクタ情報ＳＩは、バイト単位で
各ＰＩ行に対応して、最上行から１６個のＰＩ行に対応
して記憶される。ＰＩ１フラグとＰＩ２フラグは、２０
８行の各ＰＩ行に対応するように記憶される。また、Ｐ
Ｏフラグは、上から順番に、１７２ＰＩ行に対応するよ
うに記憶される。

【００４９】また、２０８ビット×１７２ビットの補間
フラグは、バイト単位でまとめられ、２６バイト×２２
バイト（実質的には２１．５バイト）の補間フラグが、
ＥＣＣブロックのバイト単位のメインデータと異なる領
域に記憶される。すなわち、１バイトのメインデータに
対して、１ビットの補間フラグが対応するのであるが、
これらは、独立に（９ビットのデータとしてまとめられ
ることなく）記憶される。

【００５０】このようにすることで、補間フラグを記憶
するのに必要以上に大きな容量のメモリが必要になるこ
とを防止している。

【００５１】光ディスク１に記録されているデータのセ
クタの先頭が、ＳＢＣＤ回路３４において、シンクコー
ドの種類と連続性に基づき認識されると、ＥＦＭ＋復調
回路３１により復調されたデータは、先頭データから順
にＲＡＭ３７に格納される。図６は、このとき関係する
回路の主要部分の信号のタイミングを示している。

【００５２】すなわち、ＥＦＭ＋復調回路３１は、図７
に示すように、シンクのロック状態を検出している。最
初にステップＳ１において、図３に示すシンクコード
（ＳＹ０乃至ＳＹ７）を各シンクフレームにおいて検出
することができたか否かを判定する。シンクコードを検
出することができた場合においては、ステップＳ２に進
み、変数ＳＣｌｏｃｋを１だけインクリメントするとと
もに、変数ＳＣｕｎｌｏｃｋを０にセットする。この変
数ＳＣｌｏｃｋは、シンクコードが連続して検出された
ときの回数を表し、変数ＳＣｕｎｌｏｃｋは、シンクが
連続して検出されなかったときの回数を表す。

【００５３】次に、ステップＳ３において、変数ＳＣｌ
ｏｃｋが３に等しいか否かを判定する。すなわち、シン
クが連続して３回検出されたか否かを判定する。変数Ｓ
Ｃｌｏｃｋが３より小さい場合においては、ステップＳ
１に戻り、それ以降の処理を繰り返し実行する。ステッ
プＳ３において、変数ＳＣｌｏｃｋが３に等しいと判定
された場合、ロック状態になったものとして、ステップ
Ｓ４において、ＳＹＬＫ信号をＨに設定する。そして、
ステップＳ５において、さらに連続して３回シンクが検
出されたか否かを判定するために、変数ＳＣｌｏｃｋを
２に設定し、ステップＳ１に戻り、それ以降の処理を繰
り返し実行する。

【００５４】これに対して、ステップＳ１において、シ
ンクコードが検出されなかったと判定された場合、ステ
ップＳ６に進み、変数ＳＣｕｎｌｏｃｋを１だけインク
リメントするとともに、変数ＳＣｌｏｃｋを０に設定す
る。ステップＳ７においては、変数ＳＣｕｎｌｏｃｋが
３に等しいか否かを判定する。すなわち、シンクコード
が３回連続して検出されなかったか否かを判定する。連
続して検出されなかった回数が２以下である場合には、
ステップＳ１に戻り、それ以降の処理を繰り返し実行す
る。連続して３回シンクが検出されなかった場合におい
ては、ステップＳ８に進み、ＳＹＬＫ信号をＬに設定す
る。そして、ステップＳ９に進み、変数ＳＣｕｎｌｏｃ
ｋを２に設定して、次のシンクコードの発生タイミング
においても、シンクコードが検出されなかったとき、Ｓ
ＹＬＫ信号をＬに設定したままとすることができるよう
に、変数ＳＣｕｎｌｏｃｋを２に設定し、ステップＳ１
に戻る。

【００５５】以上のようにして、ＥＦＭ＋復調回路３１
は、シンクコードを検出し、ロック状態になっているか
否かを常に監視している。

【００５６】なお、上記実施例においては、検出回数を
それぞれ３回としたが、基準となる連続検出回数Ｎ_LOCK
と、不連続の検出回数Ｎ_UNLOCKは、それぞれ任意の値と
することが可能である。

【００５７】ＥＦＭ＋復調回路３１は、上述したように
して、ＳＹＬＫ信号がＨになったとき、すなわち、ロッ
ク状態になったとき、図８のフローチャートに示す処理
を実行する。すなわち、ステップＳ２１において、各セ
クタの先頭に配置されているシンクコードＳＹ０が検出
されたか否かを判定する。シンクコードＳＹ０が検出さ
れた場合においては、ステップＳ２２に進み、セクタの
先頭であることを表すＳＣＳＹ信号を所定時間Ｈに設定
する。次にステップＳ２３に進み、ＳＹＬＫ信号がＬに
変化したか否かを判定し、Ｌでなければ（Ｈのままであ
れば）ステップＳ２１に戻り、同様の処理を繰り返し実
行する。ステップＳ２１において、シンクコードＳＹ０
が検出されていないと判定された場合においては、ステ
ップＳ２２の処理はスキップされる。

【００５８】以上のようにして、ＥＦＭ＋復調回路３１
は、各セクタの先頭において、図６（ａ）に示すＳＣＳ
Ｙ信号を発生する。

【００５９】さらに、ＥＦＭ＋復調回路３１は、ＳＹＬ
Ｋ信号がＨになったとき、図９のフローチャートに示す
処理を実行する。最初に、ステップＳ３１において、メ
インフレーム（以下、図３の横方向の２個のシンクフレ
ームを、まとめて１個のメインフレームと称する）のシ
ンクコード（以下、図３のシンクコードのうち、左側に
示すシンクコードをメインフレームシンクと称する）を
検出したか否かを判定する。メインフレームシンクを検
出した場合においては、ステップＳ３２に進み、ＥＦＭ
＋復調回路３１は図６（ｂ）に示すｍａｉｎ−ＦＭＳＹ
信号を発生する。ステップＳ３１において、メインフレ
ームシンクが検出されていないと判定された場合におい
ては、ステップＳ３２の処理はスキップされる。

【００６０】次にステップＳ３３に進み、ＳＹＬＫ信号
がＬに変化したか否かが判定され、変化していない場合
（Ｈのままである場合）、ステップＳ３１に戻り、それ
以降の処理を繰り返し実行する。ＳＹＬＫ信号がＬに変
化した場合においては、ｍａｉｎ−ＦＭＳＹ信号の生成
処理は中止される。

【００６１】このようにして、ＥＦＭ＋復調回路３１
は、メインフレームシンクの周期（図３における水平方
向の２つのシンクフレームの周期）毎に、ｍａｉｎ−Ｆ
ＭＳＹ信号を発生する。

【００６２】ＲＡＭコントローラ３５は、ＥＦＭ＋復調
回路３１よりＳＣＳＹ信号が入力されたとき、図６
（ｄ）に示すように、ＭＷＥＮ信号をＨに設定し、ＲＡ
Ｍ３７に対する、いま検出されているセクタのデータの
書き込み処理を開始させる。すなわち、このときＲＡＭ
コントローラ３５は、図６（ｅ）に示すように、内蔵す
るＥＦＭ＋Ｗ Ｆｒａｍｅカウンタ（図示せず）で図３
に示すメインフレームをカウントする。このカウント値
は、図３に示すメインフレームの上から順番の番号を表
すことになる。

【００６３】また、ＲＡＭコントローラ３５は、図６
（ｆ）に示すように、内蔵するＰＩ１Ｆｒａｍｅカウン
タ（図示せず）により、ＲＡＭ３７に伝送するメインフ
レームの番号を管理する。

【００６４】すなわち、図３に示す最初のメインフレー
ム（番号０のメインフレーム（図３における最上行のメ
インフレーム））のデータがＲＡＭ３７に書き込まれた
とき、ＥＣＣ制御回路３６は、ＲＡＭコントローラ３５
の制御の下に、そのメインフレームのデータの供給を受
ける。そして、このデータを、ＥＣＣコア回路３８に転
送し、誤り訂正処理を実行させる。すなわち、ＰＩ１処
理を実行させる。ＰＩ１訂正後のデータは、再びＲＡＭ
３７に書き戻される。

【００６５】ＲＡＭコントローラ３５は、このＰＩ１訂
正の実行の後、ＲＡＭ３７に記憶されている番号０のメ
インフレームのデータの中から、ＩＤとＩＥＣデータ
（ＳＵＢ）を読み出し、図６（ｃ）の番号０で示すＳＵ
Ｂ信号のタイミングにおいて、この番号０のメインフレ
ームのＩＤとＩＥＣデータをデータバスを介してＳＢＣ
Ｄ回路３４に転送させる。図３に示すように、ＩＤとＩ
ＥＣデータは、各セクタの先頭にのみ配置されているた
め、この転送処理は、番号０のメインフレームにおいて
のみ実行される。ＳＢＣＤ回路３４においては、このよ
うにして、物理セクタのアドレス（ＩＤ）が検出され
る。

【００６６】そして、検出された物理セクタのアドレス
の下位４ビットにより、ＥＣＣブロックの先頭セクタが
検出される。

【００６７】図１０は、以上のＩＤの転送に続いてｂｌ
ｏｃｋ−ｔｏｐを検出する場合のタイミング図を示して
おり、また、図１１はｂｌｏｃｋ−ｔｏｐ検出以降の処
理を示しており、これらの図の動作については後述す
る。

【００６８】図１２は、上述したＩＤの転送のより詳細
なタイミングを示すタイミング図である。同図（ａ）に
示すように、ＲＡＭコントローラ３５は、ＳＢＣＤ回路
３４に対して、ＲＡＭ３７からＩＤとＩＥＣデータが読
み出されるタイミングを表すＨＤＥＮ信号を出力する。
このとき、ＲＡＭ３７から、ＳＢＣＤ回路３４に対し
て、第７ビットから第０ビットまでの合計８ビットのリ
ードデータＲＤＴ（図１２（Ｃ））として、ＩＤデータ
（４バイト）とＩＥＣデータ（２バイト）が、１１．２
８９６ＭＨｚの周波数のクロックＣ１１Ｍ（図１２
（ｆ））に同期して転送される。このＩＤデータとＩＥ
Ｃデータは、ＰＩ１訂正の結果、訂正不能の状態（この
場合、ＳＦＬＧ信号はＨとなる）にはなっていないこと
が、ＥＣＣコア回路３８からＥＣＣ制御回路３６に供給
されているＳＦＬＧ信号（＝１）により表されている。
ＳＢＣＤ回路３４は、ＩＤ（セクタアドレス）の供給を
受けると、そのＩＤ（セクタ）に対応するセクタ情報Ｓ
Ｉを、ホストＣＰＵ４０からの指令（補間フラグの生成
モード、スタートセクタ、エンドセクタなどの指令）に
対応して生成する。例えば、ホストＣＰＵ４０から出力
が指定されたＩＤのセクタには、セクタ情報のビット５
に１を設定し、ビット４に０を設定する。

【００６９】図１３は、セクタ情報（ＳＩ）の構成を示
している。同図に示すように、セクタ情報の各ビット
は、以下に示す情報を有している。

【００７０】ビット７：補間フラグ（ＯＵＴＦ）生成モ
ードの設定（１：補間フラグ生成モード） ビット６：ＥＣＣブロックの先頭セクタ（物理セクタア
ドレスの下位４ビットが０である場合に１とされる）
（１：先頭セクタ） ビット５：スタートセクタ（物理セクタアドレスがホス
トＣＰＵ４０で指定されたスタートセクタアドレスと一
致した場合は１とされる）（１：スタートセクタ） ビット４：エンドセクタ（物理セクタアドレスがホスト
ＣＰＵ４０で指定されたエンドセクタアドレスと一致し
た場合に１とされる）（１：エンドセクタ） ビット３：デスクランブル初期化アドレスのビット３
（物理セクタアドレスの第７ビット） ビット２：デスクランブル初期化アドレスのビット２
（物理セクタアドレスの第６ビット） ビット１：デスクランブル初期化アドレスのビット１
（物理セクタアドレスの第５ビット） ビット０：デスクランブル初期化アドレスのビット０
（物理セクタアドレスの第４ビット）

【００７１】この４バイトのＩＤと２バイトのＩＥＣを
用いて、図１４乃至図１６を参照して後述するようにチ
ェック処理が行われた後、図１２（ｄ）に示すＸＨＷＥ
信号が、ＥＣＣ制御回路３６でＬにされる。このとき、
ＳＢＣＤ回路３４からＲＡＭ３７に、８ビットのライト
データＷＤＴとしてセクタ情報ＳＩが転送され、書き込
まれる。１６セクタ分のセクタ情報は、図５に示すよう
に、上方の１６個のＰＩ行に対応するように格納され
る。従って、所定のＰＩ行の行数を指定することによ
り、対応するセクタ情報を得ることができる。

【００７２】次に、図１４乃至図１６のフローチャート
を参照して、ＳＢＣＤ回路３４におけるＩＤとＩＥＣの
チェック処理について説明する。

【００７３】ＳＢＣＤ回路３４は、図１４のフローチャ
ートに示す処理により、ＩＥＣが正常である（ＩＤにエ
ラーがない）セクタがＮ個（この実施例の場合、３個）
以上連続しているか否かを判定する。

【００７４】このため、最初のステップＳ４１におい
て、いま、取り込んだＩＥＣが正常であるか否かを判定
する。ＩＥＣが正常である場合においては、ステップＳ
４２に進み、正常であるＩＥＣのセクタの数を表す変数
ＳＡ_lockを１だけインクリメントする。そして、正常で
ないＩＥＣを有する（ＩＤにエラーがある）セクタの連
続回数を表す変数ＳＡ_unlockを０に設定する。

【００７５】次に、ステップＳ４３に進み、変数ＳＡ
_lockが３に等しいか否かを判定する。ステップＳ４２で
インクリメントした変数ＳＡ_lockが３に等しくないと判
定された場合、ステップＳ４１に戻り、それ以降の処理
を繰り返し実行する。ステップＳ４３において、変数Ｓ
Ａ_lockが３に等しいと判定された場合、すなわち、正常
なＩＥＣを有するセクタが３回連続して再生されたと
き、ステップＳ４４に進み、フラグＩＥＣＯＫをＨに設
定する。ステップＳ４５においては、さらに次のＩＥＣ
が連続して正常である回数を検出するために、変数ＳＡ
_lockを２に設定し、ステップＳ４１に戻り、それ以降の
処理を繰り返し実行する。

【００７６】ステップＳ４１において、ＩＥＣが正常で
ないと判定された場合、ステップＳ４６に進み、変数Ｓ
Ａ_unlockを１だけインクリメントするとともに、変数Ｓ
Ａ_{lo ck}を０に設定する。そして、ステップＳ４７におい
て、変数ＳＡ_unlockが３に等しいか否かを判定し、等し
くない場合においては、ステップＳ４１に戻り、それ以
降の処理を繰り返し実行する。

【００７７】ステップＳ４７において、変数ＳＡ_unlock
が３に等しいと判定された場合、すなわち、ＩＥＣが正
常でないセクタが３回連続して検出されたとき、ステッ
プＳ４８に進み、フラグＩＥＣＯＫをＬに設定する。次
に、ステップＳ４９において、次のＩＥＣが正常でない
場合に、その連続の回数が３回であることを連続して検
出することができるようにするために、変数ＳＡ_unlock
を２に設定し、ステップＳ４１に戻り、それ以降の処理
を繰り返し実行する。

【００７８】以上のようにして、ＳＢＣＤ回路３４は、
ＩＥＣが連続して３回以上正常である場合においては、
フラグＩＥＣＯＫをＨに設定し、３回以上連続して正常
でない場合においては、フラグＩＥＣＯＫをＬに設定す
る。

【００７９】ＳＢＣＤ回路３４は、さらに図１５に示す
処理により、ＩＤ（アドレス）の連続性を判定する。す
なわち、１つのＥＣＣブロック内の各セクタのＩＤは、
順次１ずつインクリメントするように規定されている。
そこで、この連続性を次のようにして判定する。

【００８０】最初に、ステップＳ６１において、ＩＤ
（セクタアドレス）が検出されたか否かを判定する。Ｉ
Ｄが検出された場合、ステップＳ６２に進み、そのＩＤ
を次のＩＤと比較することができるように記憶する。そ
して、ステップＳ６３においては、今回検出したＩＤ
が、前回検出し、ステップＳ６２において記憶したＩＤ
より１だけ大きいか否かを判定する。今回のＩＤが前回
のＩＤより１だけ大きい場合には、ステップＳ６４に進
み、正しいＩＤが連続して検出されたことを示す変数Ｎ
_Sを１だけインクリメントする。また、ＩＤが検出され
なかったり、連続していない回数を表す変数Ｎ_NSを０に
設定する。

【００８１】そして、ステップＳ６５において、変数Ｎ
_Sが３と等しいか否かを判定し、等しくなければ（３回
連続して１ずつインクリメントしたＩＤが検出されてい
なければ）、ステップＳ６１に戻り、それ以降の処理を
繰り返し実行する。変数Ｎ_Sが３に等しいと判定された
場合、ステップＳ６６に進み、ＩＤが連続して正しい状
態であることを表すフラグＡＳをＨに設定する。そし
て、ステップＳ６７において、次のＩＤを検出したと
き、再び連続して３回正しいＩＤが検出されたことを検
出することができるように、変数Ｎ_Sを２に設定し、ス
テップＳ６１に戻り、それ以降の処理を繰り返し実行す
る。

【００８２】ステップＳ６１において、ＩＤが検出され
なかったり、ステップＳ６３において、今回検出したＩ
Ｄが前回検出したＩＤより１だけ大きい値になっていな
いと判定された場合（不連続であると判定された場
合）、ステップＳ６８に進み、フラグＳＡＬＫがＨであ
るか否かを判定する。このフラグＳＡＬＫは、図１６を
参照して後述するが、ＩＥＣが３回以上連続して正常で
あり、かつ、ＩＤが３回以上連続性が保持されていると
き、Ｈに設定されている。

【００８３】ステップＳ６８において、フラグＳＡＬＫ
がＨに設定されていると判定された場合、ステップＳ６
９に進み、ＩＤを補間する処理を実行する。すなわち、
いま、ＩＤが検出されなかったか、あるいは、ＩＤが連
続していなかった場合であるので、前回のＩＤに１を加
算したＩＤを生成し、これを検出されたＩＤに代えて使
用するようにする。フラグＳＡＬＫがＬに設定されてい
る場合においては、このような補間処理は行われず、ス
テップＳ６９の処理はスキップされる。

【００８４】次に、ステップＳ７０において、変数Ｎ_NS
を１だけインクリメントするとともに、変数Ｎ_Sを０に
設定する。そして、ステップＳ７１において、変数Ｎ_NS
が３と等しいか否かが判定され、等しくないと判定され
た場合においては、ステップＳ６１に戻り、それ以降の
処理を繰り返し実行する。これに対して、Ｎ_NSが３に等
しいと判定された場合、ステップＳ７２に進み、フラグ
ＡＳをＬに設定する。そして、ステップＳ７３におい
て、次のＩＤが検出されなかった場合、連続して３回検
出されなかったことを続けて検出することができるよう
にするために、変数Ｎ_NSを２に設定し、ステップＳ６１
に戻り、それ以降の処理を繰り返し実行する。

【００８５】以上のようにして、ＳＢＣＤ回路３４は、
ＩＤの連続性が確保されているとき、フラグＡＳをＨに
設定し、確保されていないとき、Ｌに設定する。

【００８６】ＳＢＣＤ回路３４は、以上のようにして生
成した２つのフラグＩＥＣＯＫとＡＳを用いて、フラグ
ＳＡＬＫを生成する。

【００８７】すなわち、図１６のステップＳ８１におい
ては、フラグＩＥＣＯＫがＨであるか否かが判定され、
Ｈであると判定された場合、ステップＳ８２に進み、フ
ラグＡＳがＨであるか否かが判定される。ステップＳ８
２において、フラグＡＳがＨであると判定された場合、
ステップＳ８３に進み、フラグＳＡＬＫをＨに設定す
る。

【００８８】これに対して、ステップＳ８１において、
フラグＩＥＣＯＫがＬであると判定された場合、あるい
は、ステップＳ８２において、フラグＡＳがＬであると
判定された場合、ステップＳ８４に進み、フラグＳＡＬ
ＫをＬに設定する。

【００８９】以上のようにして、ＳＢＣＤ回路３４にお
いては、ＩＥＣが３回以上連続して正常であり、かつ、
ＩＤが連続して３回以上１ずつインクリメントしている
場合には、フラグＳＡＬＫがＨに設定され、ＩＥＣが連
続して３回以上正常でなかったり、あるいはＩＤが連続
して３回以上不連続である場合には、フラグＳＡＬＫが
Ｌに設定される。

【００９０】ホストＣＰＵ４０は、ＳＡＬＫの状態と共
に、先に述べたＩＤデータを参照して、レーザビームが
現在照射されている位置（光ディスク１上のアクセス位
置）を検出する。

【００９１】なお、ＰＩ１訂正の結果を図１４のＳＡ
_lockまたはＳＡ_unlockの条件に加えることも可能であ
る。さらに、ＳＡ_lockまたはＳＡ_unlockの回数は、前述
のように３回と設定されているが、ホストＣＰＵ４０に
より異なる値に設定することも可能である。

【００９２】ＳＡＬＫの状態が、ＳＡＬＫ＝Ｌの状態
（このとき、ＳＡＵＬ＝Ｈとなる）で、ＳＹＬＫ＝Ｌ
（このときＳＹＵＬ＝Ｈとなる）となると、ＲＡＭ３７
に対するＥＦＭ＋復調回路３１からのＥＦＭ＋復調デー
タの書き込みとＥＣＣの制御が、いずれもリセットされ
る。その後、ｕｎｌｏｃｋ状態が解除され（ＳＡＵＬ＝
Ｌとされ）、ＳＹＬＫ＝Ｈとなると、ＲＡＭ３７に対し
てＥＦＭ＋復調データの書き込みが再開される。

【００９３】なお、ｕｎｌｏｃｋは、ホストＣＰＵ４０
により強制的に実行することも可能である。例えば、ト
ラック間のジャンプ実行後にホストＣＰＵ４０によりｕ
ｎｌｏｃｋ状態にすることで、ＥＣＣ制御をリセットす
ることもできる。

【００９４】また、ｕｎｌｏｃｋ状態の解除は、ホスト
ＣＰＵ４０により実行するか、ホストＣＰＵ４０の介入
なしに自動的に実行するかの何れかを選択することがで
きる。

【００９５】ＳＹＬＫがＨの状態（ロック状態）であ
り、さらに、セクタ情報のビット６が１の状態（セクタ
の先頭）である場合、ＳＢＣＤ回路３４はＳＹＬＫ＝Ｌ
となるまで（ロックがはずれるまで）、図１０に示すよ
うに、ｂｌｏｃｋ−ｔｏｐをＨの状態とする。ｂｌｏｃ
ｋ−ｔｏｐ＝Ｌである場合は、ＳＣＳＹとｍａｉｎ−Ｆ
ＭＳＹが共にＨの状態の場合（セクタの先頭）になった
とき、ＥＦＭ＋Ｗ ｆｒａｍｅの値は、１２の次には０
に設定される。すなわち、この場合、ＥＦＭ＋Ｗｆｒａ
ｍｅの値は各メインフレーム毎に、０乃至１２の値を繰
り返す。

【００９６】これに対して、ｂｌｏｃｋ−ｔｏｐ＝Ｈで
あれば、図１１に示すように、ＥＦＭ＋Ｗ Ｆｒａｍｅ
の値は、その値が１３以上となった場合でも引き続きイ
ンクリメントされる。その結果、図５に示すように各Ｅ
ＣＣブロックの各メインフレームのデータがＲＡＭ３７
の異なるアドレスに順次格納されることになる。

【００９７】以下同様にして、ＥＦＭ＋復調データのＲ
ＡＭ３７への書き込みが行われると共に、ＰＩ１訂正が
実行される。そして、１ＥＣＣブロックのデータ（２０
８行のデータ）に対するＰＩ１訂正が終了すると、次
に、ＰＯ列方向のＥＣＣ処理（ＰＯ訂正）が実行され
る。

【００９８】なお、ＰＯ列方向にデータを読み出す場合
は、ＰＯ行のインターリーブ（図３６）を解除する必要
がある。従って、例えば、図５に示す第Ｎバイト目の列
を読み出す場合、先ず、インターリーブされたＰＯ行を
スキップしながら、図の上から下方向に第Ｎバイト目の
列のデータを読み出した後、再度、同じ第Ｎバイト目の
列のＰＯ行の符号だけを読み出し、ＥＣＣコア回路３８
に供給する。

【００９９】そして、ＥＣＣコア回路３８が、ＰＯ訂正
を終了すると（図５の右端のＰＩ列（１０列）を除く１
７２列全ての処理が終了すると）、次に、ＰＩ２訂正を
実行する。なお、ＰＩ行方向のＥＣＣ処理を２回実行す
るのは、エラーの訂正能力を向上させるためである。

【０１００】また、ＰＯ訂正では、ＰＩ１訂正の結果に
基づいて生成されたエラーフラグ（ＰＩ１フラグ）に応
じてイレージャ訂正が実行される。さらに、ＰＩ２訂正
においても、ＰＯ訂正の結果に応じて生成されたエラー
フラグ（ＰＯフラグ）を利用してイレージャ訂正が実行
される。このようなイレージャ訂正を行うのは、前述の
場合と同様に、エラーの訂正能力を向上させるためであ
る。

【０１０１】ＰＩ２訂正の処理が終了したＰＩ系列のデ
ータは、ＲＡＭ３７からＯＣＴＬ回路３９に転送され、
メインデータに対するデスクランブル処理が、図１３に
示したセクタ情報のビット３乃至ビット０を用いて、各
セクタ単位で実行される。また、このとき、ＯＣＴＬ回
路３９でＥＤＣに関する演算も行われる。そして、その
演算結果や、メインデータに付加されているエラーフラ
グの有無により、対象となるセクタにエラーが存在する
か否かが判定される。ホストＣＰＵ４０は、その判定結
果に基づいて、光ディスク１から再度データを読み出す
か否かを判定する。その結果、光ディスク１から再度デ
ータを読み出すと判定した場合は、光ディスク１に対す
るアクセスが再度実行される。また、データの読み出し
を再度行わないと判定した場合は、エラーを含むセクタ
のデータが多重化データ分離回路８に出力される。

【０１０２】ＥＣＣコア回路３８は、汎用のリードソロ
モン符号エラー訂正用ＬＳＩにより構成され、符号長、
パリティ数、および訂正モード（通常訂正のみ、また
は、通常訂正およびイレージャ訂正の２つのモード）な
どをプログラムすることが可能とされている。また、Ｅ
ＣＣコア回路３８は、多符号連続符号化されたデータ
（符号長が異なる複数の符号系列）もリアルタイムでデ
コードすることが可能である。なお、リードソロモン符
号エラー訂正用ＬＳＩとしては、例えば、ＳＯＮＹ（商
標）のＣＸＤ３０７−１１１Ｇがあり、このＬＳＩを使
用して形成されたＡＳＩＣ（Application Specialized
Integrated Circuit）をＥＣＣコアと呼ぶ。なお、図２
に示すＥＣＣコア回路３８には、このＥＣＣコアが使用
されている。

【０１０３】次に、エラー訂正動作について説明する。

【０１０４】図１７は、エラー訂正動作の実行時におけ
る信号のタイミングを示している。この図において、Ｅ
ＳＴＴ（図１７（ａ））は、符号（ＰＩ行またはＰＯ
行）の先頭を示すコントロール信号であり、また、ＥＣ
ＤＥ（図１７（ｂ））は、符号（ＰＩ行またはＰＯ行）
の最後を示すコントロール信号である。ＥＣＹＥ（図１
７（ｃ））は、符号（ＰＩ行またはＰＯ行）サイクルの
最後を示すコントロール信号である。これらはいずれ
も、ＲＡＭコントローラ３５からＥＣＣ制御回路３６を
介してＥＣＣコア回路３８に供給される。ＥＣＣコア回
路３８は、ＲＡＭ３７から供給されるデータを、これら
のコントロール信号から識別する。

【０１０５】同図に示すように、ＰＩ符号は、ＥＳＴＴ
からＥＣＤＥまでの間に、１８２個のＥＣＣＫで転送さ
れる。ＰＯ符号も、ＥＳＴＴからＥＣＤＥまでの間に、
２０８個のＥＣＣＫで転送される。

【０１０６】なお、ＰＩ行の符号とＰＯ列の符号の符号
長が異なる場合、符号サイクル長をＰＩ行の符号または
ＰＯ列の符号のうち、符号長の長い方（この実施例の場
合、ＰＯ列の符号の２０８）に合わせることにより、訂
正すべきデータ（ＥＤＴ）およびイレージャ訂正のため
のエラーフラグ（ＰＩ１フラグ、ＰＩ２フラグ、ＰＯフ
ラグ）を、図１７に示すように、いずれの符号系列であ
ったとしても、同様のタイミングで入力することができ
る。また、符号長およびパリティ数等のパラメータとし
ては任意の値を設定可能である。すなわち、設定を変更
する際は、ＥＳＴＴ＝Ｈとなるタイミングで、ＥＣＣコ
ア回路３８に新たな設定データを供給すると、ＥＣＣコ
ア回路３８は供給されたデータに基づき、内部設定を自
動的に変更する。

【０１０７】データの訂正結果は、次式で示されるよう
に、４７７ＥＣＣＫのサイクルで出力される。 throughput＝２×ＮＣＹＣ＋３×ＰＣＹＣ＋１３ ＝２×２０８＋３×１６＋１３＝４７７（ＥＣＣＫ）

【０１０８】ここで、ＮＣＹＣはＰＩ行の符号またはＰ
Ｏ列の符号のうちで長い方の符号長を示し、また、ＰＣ
ＹＣは長い方のパリティ数を示している。図１７に示す
ように、ＯＳＴＴ（図１７（ｄ））は、ＥＳＴＴ（図１
７（ａ））のタイミングから、データ出力サイクルの時
間だけ遅延して（訂正結果出力のタイミングで）ＥＣＣ
コア回路３８からＥＣＣ制御回路３６に出力されるもの
であり、この実施例では、ＯＳＴＴはＥＳＴＴに対して
４７７ＥＣＣＫだけ遅延されている。

【０１０９】エラー検出処理が実行され、検出されたエ
ラーが訂正可能であれば、ＥＣＣコア回路３８はＥＣＣ
制御回路３６に対して、ＯＳＴＴ（図１８（ｅ））＝Ｈ
のタイミングでＯ．ＣＯＤＥＥＲＲ（図１８（ｇ））＝
Ｌを出力し、その後、ＥＣＯＲ（図１８（ｆ））＝Ｈの
位置に、エラーパターンを表す８ビットのデータ（誤っ
たデータと排他的論理和をとったとき正しいデータが得
られるデータ）ＥＣＤ［７：０］（図１８（ｈ））と、
エラーポジション（エラーのある位置（アドレス）を示
す８ビットのデータ）ＥＣＡ［７：０］（図１８
（ｉ））が出力される。

【０１１０】なお、イレージャ訂正モードにおいては、
エラーフラグＥＦＬＧ（図１８（ｃ））を入力したポジ
ションに対応するデータのエラーポジションＥＣＡ
［７：０］データは必ず出力されるが、その位置のデー
タが正しい場合には、エラーパターンはＥＤＣ［７：
０］＝００（Ｈ）となる。

【０１１１】また、エラー訂正が不可能な場合には、そ
のタイミングチャートは図示していないが、ＯＳＴＴ
（図１８（ｅ））がＨの状態になると同時に、Ｏ．ＣＯ
ＤＥＥＲＲ（図１８（ｇ））＝Ｈとなり、その後、ＥＣ
ＯＲ（図１８（ｆ））はＨの状態にはならない。また、
ＥＣＯＤ（図１８（ｇ））の出力は、ＯＳＴＴ（図１８
（ｅ））が再度Ｈの状態になるまでラッチされ、ＥＣＯ
Ｒ（図１８（ｆ））、ＥＣＤ［７：０］（図１８
（ｈ））およびＥＣＡ［７：０］（図１８（ｉ））は、
ＯＳＴＴ（図１８（ｅ））が次にＨの状態になるまで出
力され続ける。

【０１１２】図１９は、ＥＣＣ処理実行時における制御
のタイミング図を示している。ここで、図１９（ｂ）に
示す、ＰＩ１−Ｒ、ＰＯ−Ｒ、または、ＰＩ２−Ｒは、
それぞれ、ＰＩ１、ＰＯ、またはＰＩ２の各系列の、エ
ラーが訂正されるデータＥＤＴ［７：０］とＥＦＬＧ
（図１８（ｃ））がＲＡＭ３７からＥＣＣ制御回路３６
を介してＥＣＣコア回路３８に転送されるタイミングを
示している。

【０１１３】図１９（ａ）に示すように、ＥＦＭ＋復調
回路３１からＲＡＭ３７に対して１ＰＩ行のデータＥＦ
Ｍ＋Ｗ（１８２バイトのデータ）を書き込むために、Ｍ
ＷＲＱ信号が１８２回供給され、これによりＲＡＭ３７
に１ＰＩ行分のＥＦＭ＋復調データが書き込まれる。そ
して、この１ＰＩ行分のデータの書き込みが行われる間
に、既にＲＡＭ３７に書き込みが完了しているＥＣＣブ
ロックのデータが読み出され、ＥＣＣ制御回路３６を介
してＥＣＣコア回路３８に転送される。すなわち、１Ｐ
Ｉ行分のデータをＲＡＭ３７にゆっくり書き込む間に、
既に書き込みが完了している他のＰＩ行またはＰＯ列の
データの読み出しが、３回迅速に行われる。さらに、セ
クタの先頭のＰＩ行のデータを転送する場合において
は、サブコードデータ（ＩＤとＩＥＣ）の読み出しも行
われる。これらの書き込みと読み出しは、一方が行われ
ているとき、他方は中止されている。

【０１１４】例えば、ＥＣＣブロックのＰＩ１訂正を行
う場合においては、１ＰＩ行分のデータの書き込みが行
われる期間に、１ＰＩ行分のデータの読み出しが行われ
る。すなわち、ＲＡＭ３７から１ＰＩ行分のデータが読
み出され、ＥＣＣ制御回路３６を介してＥＣＣコア回路
３８に転送される。なお、図１９（ｂ）においては、こ
のＰＩ１訂正のための読み出しデータＰＩ１−Ｒの読み
出しに、２０８個のＥＣＣＫを用いるようにしている
が、このＥＣＣＫの数は、最長のデータ長であるＰＯ列
の長さに合わせてあるためであり、ＰＩ行のデータを転
送する場合には、実質的には、このうちの１８２個のＥ
ＣＣＫのみが実際のデータ転送に利用され、残りのＥＣ
ＣＫは、データ転送には実際には用いられない。

【０１１５】ＰＩ１−Ｒの転送が完了しない状態では、
ＰＯ系列のデータＰＯ−ＲまたはＰＩ２系列の読み出し
データＰＩ２−Ｒを転送することはできない。そこで、
この場合においては、次の２×２０８ＥＣＣＫのタイミ
ングにおいては、特にデータは転送されない。そして、
その次にサブコードデータ（ＳＵＢ）が存在する場合に
おいては、これが転送される。

【０１１６】次の１８２ＭＷＲＱの区間においては、Ｐ
Ｉ１−Ｒのみが転送される。以下、同様にして、合計２
０８ＰＩ行分のデータ転送が完了した後、次の１８２Ｍ
ＷＲＱの期間においては、最初にＰＩ１−Ｒが転送さ
れ、次にＰＯ−Ｒが２回転送される（２列分のＰＯデー
タが転送される）。ただし、このタイミングにおける
（ＰＯ−Ｒと同じ１８２ＭＷＲＱの期間で転送される）
ＰＩ１−Ｒは、次のＥＣＣブロックのＰＩ行のデータと
なる。

【０１１７】このような動作が各１８２ＭＷＲＱの期間
において行われ、合計１７２列のＰＯデータが転送され
たとき、次に、ＰＩ２系列のデータＰＩ２−Ｒが転送さ
れる。このデータＰＩ２−Ｒは、図１９（ｂ）に示すデ
ータＰＯ−Ｒの転送タイミングと同一のタイミングで転
送される。このタイミングにおけるデータＰＩ１−Ｒ
は、次のＥＣＣブロックのデータのものとなる。

【０１１８】なお、ＥＣＣＫ（図１８（ａ））は、デー
タ転送期間においてのみ、ＲＡＭコントローラ３５から
ＥＣＣコア回路３８に出力される。また、上述したよう
に、転送したデータの訂正結果は、その入力から、４７
７クロック（ＥＣＣＫ）後に出力されることになる。従
って、ある系列のデータにエラーが含まれているか否か
の判定の結果（図１９（ｃ））は、その系列から２つ後
の系列のデータが転送される際に出力されることになる
（図１９（ｂ））。この出力は、後述するＥＲＲ ＦＩ
ＦＯ回路３６ｂ（図２０）に格納される。

【０１１９】以上のようにして、ＲＡＭ３７からＥＣＣ
制御回路３６にエラー訂正すべきデータが入力される
と、ＥＣＣ制御回路３６は、その例えば１ＰＩ行分のデ
ータのＰＩ１訂正を行い、４７７ＥＣＣＫ後に訂正結果
を出力する（図１９（ｃ））。この訂正結果は、後述す
るＥＣＣ制御回路３６のバッファとしてのＥＲＲ ＦＩ
ＦＯ３６ｂに転送され、一時的に格納される。そして、
このデータは、さらにＥＲＲ ＦＩＦＯ３６ｂから読み
出され、エラー訂正が完了したデータとして、再びＲＡ
Ｍ３７に転送され、図１９（ｄ）に示すように、データ
ＰＩ１−Ｗとして書き込まれる。同様に、ＰＯ訂正ある
いはＰＩ２訂正が完了したデータは、それぞれデータＰ
Ｏ−ＷまたはＰＩ２−Ｗとして、ＲＡＭ３７に書き込ま
れる。

【０１２０】このように、ＲＡＭ３７に書き込まれたエ
ラー訂正の完了したデータは、さらに図１９（ｅ）に示
すように、１８２ＳＤＣＫの周期で各ＰＩ行毎に読み出
され、ＯＣＴＬ回路３９から出力される。

【０１２１】図２０は、エラー訂正処理が実行される際
の信号の流れを示すブロック図である。なお、この図に
おいて、図２に対応する部分には、同一の符号が付して
あるで、その説明は適宜省略する。

【０１２２】この図に示すように、ＥＣＣ制御回路３６
は、ＥＲＲ ＣＯＵＮＴ３６ａ、ＥＲＲ ＦＩＦＯ３６
ｂ、ＦＬＡＧ ＲＡＭ３６ｃ、およびＥＸ−ＯＲ（排他
的論理和）回路３６ｄにより構成されている。

【０１２３】ＥＦＭ＋復調回路３１から出力された復調
データは、ＲＡＭコントローラ３５の制御の下、ＲＡＭ
３７に書き込まれる。各セクタの先頭に記憶されている
ＳＵＢデータ（ＩＤとＩＥＣ）は、ＲＡＭ３７から読み
出され、ＳＢＣＤ回路３４に転送される。ＳＢＣＤ回路
３４は、図１３に示すようなセクタ情報ＳＩを生成す
る。このセクタ情報ＳＩは、ＳＢＣＤ回路３４から転送
され、ＲＡＭ３７に書き込まれる。

【０１２４】ＲＡＭコントローラ３５は、ＲＡＭ３７
（記憶手段）に書き込まれている１ＰＩ行分のデータを
８ビット毎のエラー訂正データＥＤＴとして、ＥＣＣ制
御回路３６（エラー訂正手段）を介してＥＣＣコア回路
３８に供給する（図２０においては、便宜上、ＥＤＴデ
ータがＥＣＣコア回路３８に直接供給されるように示さ
れている）。ＥＣＣコア回路３８は、１ＰＩ行分のデー
タが供給されたとき、ＰＩ符号を用いて、８ビットのエ
ラー訂正データＥＣＤ（図１８（ｈ））と、８ビットの
エラー訂正アドレスＥＣＡ（図１８（ｉ））を生成す
る。このエラー訂正データＥＣＤとエラー訂正アドレス
ＥＣＡは、ＥＣＣコア回路３８からＥＣＣ制御回路３６
のＥＲＲ ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
Ｏｕｔ）３６ｂに転送され書き込まれる。

【０１２５】次に、実際にエラー訂正を行うためにＲＡ
Ｍコントローラ３５は、ＲＡＭ３７から、そのＰＩ行の
データＥＤＴを読み出し、ＥＸ−ＯＲ回路３６ｄに供給
する。このＥＸ−ＯＲ回路３６ｄには、ＥＲＲ ＦＩＦ
Ｏ３６ｂからエラー訂正データＥＣＤとエラー訂正アド
レスＥＣＡが供給される。ＥＸ−ＯＲ回路３６ｄは、エ
ラー訂正アドレスＥＣＡで指定されるビットにおいて、
エラー訂正データＥＣＤとＲＡＭコントローラ３５より
読み出されたデータＥＤＴとの排他的論理和を演算する
ことによりエラー訂正を行う。このエラー訂正の行われ
たデータは、ＥＸ−ＯＲ回路３６ｄから、ＲＡＭコント
ローラ３５を介してＲＡＭ３７に、再び書き戻される。

【０１２６】また、ＥＣＣコア回路３８は、ＥＣＤとＥ
ＣＡから、図２１に示すような８ビットデータにより構
成されるエラー訂正結果ＥＲを生成し、ＥＣＣ制御回路
３６のＥＲＲ ＣＯＵＮＴ３６ａに供給し記憶させる。
そして、この１バイトのエラー訂正結果ＥＲは、ＲＡＭ
コントローラ３５を介して、ＲＡＭ３７に、そのＰＩ行
に対応して図５に示すように書き込まれる。

【０１２７】なお、図２１に示すエラー訂正結果ＥＲの
８ビットデータの各ビットには、以下のような情報が格
納されている。 ビット７：訂正不能（０：訂正可能 ／ １：訂正不
能）（その系列のエラー訂正が不可能である場合に１と
される） ビット６：ＰＯ（０：ＰＩ ／ １：ＰＯ）（その系列
がＰＩまたはＰＯのいずれであるかを判別するための情
報ビット） ビット５：ＰＩ２（０：ＰＩ１ ／ １：ＰＩ２）（そ
の系列がＰＩ１、またはＰＩ２のいずれであるかを判別
するための情報ビット） ビット４：訂正数 （エラー訂正数の第５ビット（ＭＳ
Ｂ）の値） ビット３：訂正数 （４ビットのエラー訂正数の第４ビ
ットの値） ビット２：訂正数 （４ビットのエラー訂正数の第３ビ
ットの値） ビット１：訂正数 （４ビットのエラー訂正数の第２ビ
ットの値） ビット０：訂正数 （４ビットのエラー訂正数の第１ビ
ット（ＬＳＢ）の値）

【０１２８】データがＰＩ１訂正により訂正不能であっ
たか否かの判定結果を示すエラーフラグ（ＰＩ１フラ
グ）（エラー訂正結果ＥＲのビット７）は、エラー訂正
結果ＥＲの一部としてＥＲＲ ＣＯＵＮＴ３６ａに格納
される他、ＦＬＡＧ ＲＡＭ３６ｃ（フラグ記憶手段）
にも格納される。

【０１２９】以上のようなＰＩ１訂正が、図５に示す２
０８個のＰＩ行について行われる。

【０１３０】次に、ＲＡＭコントローラ３５は、ＲＡＭ
３７から最初のＰＯ列の２０８バイトのデータを読み出
し、ＥＣＣ制御回路３６を介して、ＥＤＴとして、ＥＣ
Ｃコア回路３８に供給する。このＥＣＣコア回路３８に
はまた、ＦＬＡＧ ＲＡＭ３６ｃに書き込まれているＰ
Ｉ１フラグが読み出され、供給される。ＥＣＣコア回路
３８は、パリティＰＯとＰＩ１フラグを利用して、通常
の訂正またはイレージャ訂正のためのＥＣＤとＥＣＡを
生成する。このＥＣＤとＥＣＡは、ＥＣＣコア回路３８
からＥＣＣ制御回路３６のＥＲＲ ＦＩＦＯ３６ｂに供
給され、記憶される。また、ＥＣＣコア回路３８が、Ｅ
ＣＤとＥＣＡに基づき生成した、そのＰＯ列のエラー訂
正結果ＥＲが、ＥＲＲ ＣＯＵＮＴ３６ａに転送され、
記憶される。そして、そのうちのエラー訂正結果ＥＲの
ビット７に対応するＰＯフラグは、ＦＬＡＧ ＲＡＭ３
６ｃにも書き込まれる。

【０１３１】ＲＡＭ３７から読み出された、そのＰＯ列
のデータＥＤＴは、ＥＸ−ＯＲ回路３６ｄに供給され
る。ＥＸ−ＯＲ回路３６ｄにはまた、ＥＲＲ ＦＩＦＯ
３６ｂからＥＣＤとＥＣＡが供給される。ＥＸ−ＯＲ回
路３６ｄは、ＥＣＡにより指定されるアドレスのビット
に対応して、ＥＣＤとＥＤＴとの排他的論理和を演算
し、エラー訂正を行う。エラー訂正されたデータは、Ｒ
ＡＭ３７に書き戻される。

【０１３２】また、そのＰＯ列のエラー訂正結果ＥＲ
は、ＥＲＲ ＣＯＵＮＴ３６ａから読み出され、ＲＡＭ
３７に書き込まれる。ＰＯ列のエラー訂正結果ＥＲは、
図５に示すように、上から順番に、１７２行のＰＩ行に
対応する位置に順番に書き込まれる。

【０１３３】以上のＰＯ訂正が、１７２列のＰＯ列につ
いて行われる。

【０１３４】次に、ＰＩ２訂正を行う場合においては、
ＰＩ１訂正とＰＯ訂正が行われた後、最初の１ＰＩ行分
のデータが、ＲＡＭ３７からＥＤＴとして読み出され、
ＥＣＣコア回路３８に供給される。ＥＣＣコア回路３８
にはまた、ＦＬＡＧ ＲＡＭ３６ｃに書き込まれたＰＯ
フラグが読み出され供給される。ＥＣＣコア回路３８
は、このＰＯフラグとパリティＰＩを用いて、ＥＣＤと
ＥＣＡと生成し、これをＥＣＣ制御回路３６のＥＲＲ
ＦＩＦＯ３６ｂに供給する。

【０１３５】このＥＲＲ ＦＩＦＯ３６ｂに書き込まれ
たＥＣＤとＥＣＡは、ＥＸ−ＯＲ回路３６ｄに供給さ
れ、ＲＡＭ３７から読み出されたＰＩ行のデータと排他
的論理和演算が行われ、エラー訂正が実行される。エラ
ー訂正が完了したデータは、ＥＸ−ＯＲ回路３６ｄか
ら、ＲＡＭコントローラ３５を介してＲＡＭ３７に書き
戻される。

【０１３６】ＥＣＣコア回路３８はまた、ＥＣＤとＥＣ
Ａから、エラー訂正結果ＥＲを生成し、ＥＣＣ制御回路
３６のＥＲＲ ＣＯＵＮＴ３６ａに供給し記憶させる。
このうちのビット７に対応するＰＩ２フラグは、ＦＬＡ
Ｇ ＲＡＭ３６ｃにも書き込まれる。

【０１３７】ＥＲＲ ＣＯＵＮＴ３６ａに書き込まれた
ＰＩ２行のエラー訂正結果ＥＲは、ＥＲＲ ＣＯＵＮＴ
３６ａから読み出され、ＲＡＭ３７に書き込まれる。こ
のＰＩ２行のエラー訂正結果ＥＲは、図５に示すよう
に、ＥＣＣブロックの２０８行の各ＰＩ行に対応する位
置に書き込まれる。

【０１３８】以上のようなＰＩ２訂正が、２０８行のＰ
Ｉ行すべてについて行われる。

【０１３９】図２２は、ＲＡＭ３７にアクセスする際の
バスアービトレーション（調停）の様子を示すタイミン
グ図である。この図において、ＥＦＭＲＥＱ（図２２
（ａ））は、ＥＦＭ＋復調回路３１がＥＦＭ＋復調デー
タのＲＡＭ３７への書き込みを要求する際に、ＲＡＭコ
ントローラ３５に対して出力する信号である。ＯＵＴＲ
ＥＱ（図２２（ｂ））は、ＯＣＴＬ回路３９が、ＥＣＣ
処理が施されたデータのＲＡＭ３７からの読み出しを要
求する際に、ＲＡＭコントローラ３５に出力する信号で
ある。また、ＥＣＣＲＥＱ（図２２（ｃ））は、ＥＣＣ
制御回路３６がＥＣＣコア回路３８に対してデータを転
送し、エラー訂正をさせるためにＲＡＭ３７にアクセス
したり、エラー訂正が施されたデータを得るためにＲＡ
Ｍ３７にアクセスしたり、または、ＳＢＣＤ回路３４に
対してＳＵＢ転送（ＩＤとＩＥＣの転送）を行うために
ＲＡＭ３７にアクセスする場合に、ＥＣＣ制御回路３６
からＲＡＭコントローラ３５に出力される信号である。

【０１４０】ＲＡＭコントローラ３５は、これら３つの
信号に対して優先順位（Priority Level）を予め設定し
ており、これらの要求が同時になされた場合には、その
優先順位に従って、ＲＡＭ３７のアクセス権を認めるＡ
ＣＫ（認可）信号を順次出力する。ＥＦＭＡＣＫ（図２
２（ｄ））、ＯＵＴＡＣＫ（図２２（ｅ））、ＥＣＣＡ
ＣＫ（図２２（ｆ））は、それぞれ、ＥＦＭＲＥＱ、Ｏ
ＵＴＲＥＱ、または、ＥＣＣＲＥＱに対する認可信号で
ある。この実施例において、前述の優先順位は、ＯＵＴ
ＲＥＱ、ＥＦＭＲＥＱ、ＥＣＣＲＥＱの順とされてい
る。従って、図２２に示すように、ＲＡＭコントローラ
３５は、この順位に従って、ＲＥＱ信号に対するＡＣＫ
信号を出力している。これらの信号は、システムクロッ
クとしてのＣ１１Ｍ（図２２（ｇ））に同期して授受さ
れる。

【０１４１】このように、本実施例において、ＲＡＭ３
７のアクセス権は、所定のサイクル毎にＥＦＭＲＥＱ、
ＥＣＣＲＥＱ、ＯＵＴＲＥＱの何れか１つに対応して与
えられる。しかし、このサイクルは、ＲＡＭ３７の構
成、種類、または、アクセスのスピードに対応して変更
することも可能である。

【０１４２】図２３は、１ＥＣＣブロックのデータに対
してＰＩ１訂正、ＰＩ２訂正、およびＰＯ訂正を実行す
る場合に、ＲＡＭ３７がアクセスされる回数を示してい
る。この図に示すように、ＰＩ１訂正、ＰＯ訂正および
ＰＩ２訂正を実行した場合に必要となるＲＡＭ３７のア
クセスの回数は、１ＥＣＣブロックあたり２１４７１６
回であり、１メインフレームの平均は１０３３回とな
る。例えば、ＥＦＭ＋復調データの書き込み動作時にお
けるＲＡＭ３７のアクセス回数は、１メインフレームあ
たり１８２回であり、ＥＣＣの実行サイクル長は２０８
バイト（２０８メインフレーム）とされているので、３
７８５６（＝１８２×２０８）回が１ブロックあたりに
必要なアクセス回数となる。このようにして各動作につ
いて必要なアクセス回数を算出し、これらの合計をとっ
たものが前述の値となる。

【０１４３】図２４は、ＲＡＭ３７からＯＣＴＬ回路３
９を介してエラー訂正結果ＥＲのデータを出力するタイ
ミングを示すタイミング図である。この図は、図１９
（ｅ）の１８２ＳＤＣＫの期間に先行する部分を、時間
軸を拡大して示している。この図において、ＳＤＣＫ
（図２４（ａ））はＥＲのデータをストリームデータと
して出力する場合のクロック信号を示す。ＳＩＮＦ（図
２４（ｂ））はセクタ情報ストローブ信号であり、セク
タの先頭においてＳＩＮＦ＝Ｈとなると共に、転送され
るデータがセクタ情報（ＳＩ）であることを示す。ＥＳ
ＴＢ（図２４（ｃ））は、エラー訂正結果ストローブ信
号であり、ＥＳＴＢ＝Ｈとなることによりエラー訂正結
果ＥＲが転送されることを示す。なお、各ＰＩ行におい
てエラー訂正結果ＥＲは、ＰＩ１訂正、ＰＯ訂正、およ
びＰＩ２訂正のそれぞれに対して１バイトずつ割り当て
られているので、合計で３バイトとされる。これらのデ
ータは図５に格納されている順序で出力されるので、エ
ラー訂正結果ＥＲのビット５，６（図２１）を調べるこ
とにより、どの系列の結果（データ）であるのかを判定
することができる。また、ＰＯ訂正の結果が出力されな
いＰＩ行では、ＰＯ訂正の結果を出力するタイミングで
ＥＳＴＢ＝Ｌとされる。

【０１４４】ＤＳＴＢ（図２４（ｄ））は、信号ＳＤ
［７：０］（図２４（ｅ））がメインデータであるとき
にＤＳＴＢ＝Ｈとされるデータストローブ信号である。
ＳＩＮＦ、ＥＳＴＢ、またはＤＳＴＢの３つの信号は、
ＯＣＴＬ回路３９により生成される。なお、図２４
（ｅ）に示すように、セクタ情報ＳＩとエラー訂正結果
ＥＲは、１８２ＳＤＣＫによりＰＩ行方向のデータを送
出する直前に出力される。

【０１４５】ＯＵＴＦ（補間フラグ）（図２４（ｆ））
は、メインデータに対するエラーフラグであり、図２０
のＦＬＡＧ ＲＡＭ３６ｃに格納されているＰＩとＰＯ
の訂正不能フラグに基づき、エラーのあるメインデータ
に対して補間フラグが付加されて、出力されることにな
る。

【０１４６】ＯＣＴＬ回路３９は、デコードが終了した
セクタのデータが、出力されるべきデータであるか否か
を、ＳＢＣＤ回路３４が生成したセクタ情報のビット
４，５（図１３）より判定する。セクタ情報のビット
４，５は、図１３に示すように、エンドセクタとスター
トセクタとをそれぞれ示している。従って、ＯＣＴＬ回
路３９は、ビット４＝０かつビット５＝１であるセクタ
のデータを、出力が指定された（出力されるべき）セク
タのデータとして、出力する。

【０１４７】また、ＯＣＴＬ回路３９は、例えば、メイ
ンデータのエラーフラグの有無やＥＤＣの結果などが、
ホストＣＰＵ４０により予め設定された条件を満足する
か否かも判定し、満足する場合、デコードデータを出力
する。もし、設定された出力条件が満たされない場合に
は、デコードデータの出力を停止し、ホストＣＰＵ４０
に異常を知らせる。

【０１４８】データの出力条件は、例えば次のように設
定される。 （１）出力を指定されたセクタのデータである。 （２）ＥＤＣ結果からエラーが検出されない。 （３）メインデータにエラーフラグが全く付加されてい
ない。 出力条件がこのように設定された場合、これらの条件を
全て満足するデータが最終的に出力される。また、以上
の条件に拘らず、ホストＣＰＵ４０により強制的に出力
を禁止することができる。

【０１４９】なお、出力条件は以上に限定されるもので
はないことは勿論である。

【０１５０】次に、補間フラグについて説明する。

【０１５１】ＰＩ１訂正、ＰＩ２訂正、またはＰＯ訂正
の結果に対応してそれぞれ生成されたＰＩ１フラグ、Ｐ
Ｉ２フラグ、またはＰＯフラグは、ＥＣＣ制御回路３６
のＦＬＡＧ ＲＡＭ３６ｃに格納される。

【０１５２】図２５は、ＦＬＡＧ ＲＡＭ３６ｃのデー
タを、８ビット幅で構成されているＲＡＭ３７の所定の
領域に格納し、読み出す部分のＥＣＣ制御回路３６の内
部の構成を示すブロック図である。

【０１５３】図２５において、ＥＣＣ制御回路３６に内
蔵されている１−８変換回路５０は、ＦＬＡＧ ＲＡＭ
３６ｃより読み出された各行または各列毎に１ビットの
ＰＩフラグまたはＰＯフラグ（図２１のビット７）を８
ビットのパラレルデータに変換する。ＲＡＭ３７は、８
ビットに変換されたデータを格納する。ＥＣＣ制御回路
３６に内蔵されているフリップフロップ５２−１乃至５
２−２６は、ＦＩＦＯ方式によりデータを格納するよう
になされている。８−１変換回路５３は、８ビットデー
タを１ビットのデータに変換する。また、ＷＥ発生回路
５６は、フリップフロップ５２−１乃至５２−２６に対
するデータの書き込み動作の制御を行う。また、ＯＥ発
生回路５５は、同じくフリップフロップ５２−１乃至５
２−２６からデータを読み出す際の制御を行う。

【０１５４】次に、この実施例の動作について説明す
る。

【０１５５】ＦＬＡＧ ＲＡＭ３６ｃより入力された１
ビットのＰＩフラグ（ＰＩ１フラグまたはＰＩ２フラ
グ）またはＰＯフラグは、１−８変換回路５０により８
ビットのパラレルデータに変換される。すなわち、各Ｅ
ＣＣブロックの先頭のＰＩ行より、８行毎にデータがま
とめられ、バイトデータに変換される。そして、このバ
イトデータは、各ＥＣＣブロックのデータと共にアクセ
スできるように、ＲＡＭ３７へ格納される。

【０１５６】ＰＩ行は、１ＥＣＣブロックあたり２０８
行であり、各ＰＩ行のＰＩフラグは、１ビットであるの
で、２６（＝２０８／８）バイトの格納領域が必要とな
り、また、ＰＯ列は１ＥＣＣブロックあたり、１７２列
であるので、ＰＯフラグの格納のためには、約２２（≒
２１．５＝１７２／８）バイトの格納領域が必要とな
る。

【０１５７】このように、ＲＡＭ３７に格納された８ビ
ット単位のデータは、ＲＡＭコントローラ３５により読
み出され、ＷＥ発生回路５６の制御に従って、８ビット
単位でフリップフロップ５２−１乃至５２−２６に記憶
される。８−１変換回路５３は、ＯＥ発生回路５５の制
御に応じてフリップフロップ５２−１乃至５２−２６か
ら出力される８ビット単位のデータを、１ビット単位の
データに変換する。そして、得られた１ビット単位のデ
ータは、転送するデータの各系列のＰＩ行（またはＰＯ
列）の番号に対応させてＥＣＣコア回路３８のエラーフ
ラグの入力端子であるＥＦＬＧ端子に供給される。

【０１５８】イレージャ訂正は、ＰＯ訂正とＰＩ２訂正
の処理が行われるときに実行されるが、ＰＯ訂正とＰＩ
２訂正は、ＥＣＣブロック単位で順次実行されることか
ら、図２５の回路は、ＰＯ訂正とＰＩ２訂正で共通に使
用することが可能である。但し、ＯＥ発生回路５５によ
るフリップフロップ５２−１乃至５２−２６からのデー
タの読みだしのタイミングと、８−１変換回路５３から
のデータの読み出しのタイミングについては、ＰＩ２訂
正とＰＯ訂正のそれぞれの場合で変更が必要である。

【０１５９】図２６は、ＥＣＣ制御回路３６の補間フラ
グ（ＯＵＴＦ）を生成し、読み出す部分の回路の構成の
一例を示すブロック図である。この図に示すように、補
間フラグ読み出し回路は、ＦＩＦＯ方式でＲＡＭ３７か
らの８ビット単位のデータを格納するフリップフロップ
７１−１乃至７１−２２、フリップフロップ７１−１乃
至７１−２２より出力された８ビット単位のデータを１
ビット単位のデータに変換する８−１変換回路７２、Ｏ
ＵＴＦ（補間フラグ）を発生するＯＵＴＦ発生回路（補
間フラグ生成手段）７３、フリップフロップ７１−１乃
至７１−２２にデータを書き込む際の制御を行うＷＥ発
生回路７５、および、フリップフロップ７１−１乃至７
１−２２からデータを読み出す際の制御を行うＯＥ発生
回路７４により構成されている。

【０１６０】次に、この実施例の動作について説明す
る。

【０１６１】ＲＡＭコントローラ３５により読み出され
た８ビット単位のＰＯフラグのデータは、ＷＥ発生回路
７５の制御のもとに、フリップフロップ７１−１乃至７
１−２２に供給され、８ビット単位で書き込まれる。そ
して、このＰＯフラグのデータは、ＯＥ発生回路７４の
制御のもと読み出され、８−１変換回路７２により、８
ビット単位のデータから１ビット単位のデータに変換さ
れる。

【０１６２】また、ＲＡＭ３７から読み出された８ビッ
ト単位のＰＩ２訂正のエラー訂正結果ＥＲと、８ビット
単位のセクタ情報ＳＩも、ＯＵＴＦ発生回路７３に供給
される。ＯＵＴＦ発生回路７３は、８−１変換回路７２
より供給されたＰＯフラグと、ＰＩ２訂正のエラー訂正
結果ＥＲのうち、ＰＩ２フラグ（ビット７）とエラー訂
正数（ビット４乃至ビット０）、並びにセクタ情報ＳＩ
の補間フラグ生成モード（ビット７）に対応して、補間
フラグ（ＯＵＴＦ）を生成する。この補間フラグの生成
処理の詳細については、図３１と図３２のフローチャー
トを参照して後述する。

【０１６３】なお、図２５および図２６に示す実施例に
おいて、エラーフラグは、ＲＡＭ３７以外の記憶装置に
記憶させるようにしてもよい。また、これらの実施例で
は、ＦＩＦＯ方式の記憶装置（フリップフロップ５２−
１乃至５２−２６またはフリップフロップ７１−１乃至
７１−２２）を用いたが、ＦＩＦＯ方式以外の記憶装置
を用いることも可能である。さらに、ＲＡＭ３７が１ビ
ット幅である場合は、１−８変換回路５０、および８−
１変換回路５３，７２を省略することも可能である。

【０１６４】次に、ＥＣＣコア回路３８の動作モードの
設定方法、および、データが訂正不能であるか否かの判
定方法について説明する。

【０１６５】まず、ＥＣＣコア回路３８の動作モード
（エラー訂正モード）について説明する。ＥＣＣコア回
路３８は、図２７に示すように、動作モードに関する入
力端子としてＥＵＰ，ＥＦＬＧ，Ｐ，ＰＣＹＣ，Ｘ，
Ｙ，Ｔの各端子を有し、動作モードに関する出力端子と
してＯ．ＹＯＶＥＲ，Ｏ．ＣＯＤＥＥＲＲの各端子を有
している。

【０１６６】ＥＣＣコア回路３８のエラー訂正モード
は、そのＥＵＰ端子に印加される信号により変更するこ
とができる。つまり、ＥＵＰ端子に印可される信号がＬ
の状態である場合には、シンドローム訂正（通常の訂
正）のみが実行され、また、ＥＵＰ端子に印可される信
号がＨの状態である場合には、先ず、イレージャ訂正が
実行され、訂正能力に余裕がある場合には、通常訂正が
続いて実行される。

【０１６７】また、ＥＣＣコア回路３８のＯ．ＹＯＶＥ
Ｒ端子の出力は、そのＥＦＬＧ端子に入力されるエラー
フラグの数が、予め設定されている所定の値を越えた場
合にＨの状態となり、エラー訂正が不能の状態を示す。
なお、ＥＵＰ端子がＨの状態（イレージャ訂正＋通常訂
正モードが選択された状態）である場合に、Ｏ．ＹＯＶ
ＥＲ端子がＨの状態になると、エラー訂正が不能とはさ
れずに、通常の訂正が実行される。これは、エラー以外
の原因でフラグが立ったデータを、通常訂正モードでエ
ラー訂正できるようにするためである。

【０１６８】なお、ＥＣＣ制御回路３６は、後述するよ
うに、エラーの数に応じて、ＥＣＣコア回路３８のＥＦ
ＬＧ端子（図２５、図２７）に対して出力するＥＦＬＧ
信号（エラーフラグに対応する信号）の状態を切り換え
る。

【０１６９】ＥＣＤは空フラグ（ＥＣＤ＝０）を含むの
で、ＥＣＤが全て０である場合のデータは正しいデータ
であるとみなし、訂正を実行しない。従って、データの
訂正数は、エラー位置ＥＣＡまたはエラーパターンＥＣ
Ｄの出力数より空フラグのＥＣＤの数を減じた値とな
る。

【０１７０】なお、イレージャ訂正モードにおいて誤訂
正が生じた場合には、ＥＣＣコア回路３８は、Ｏ．ＣＯ
ＤＥＥＲＲ＝Ｈ、Ｏ．ＹＯＶＥＲ＝Ｌを出力する。従っ
て、これらの信号を参照することにより誤訂正の発生を
検出することができる。

【０１７１】例えば、ＰＩ２訂正において、８イレージ
ャ訂正を実行する場合、ＰＯフラグの入力数が７であれ
ば、Ｏ．ＣＯＤＥＥＲＲ＝Ｈ、Ｏ．ＹＯＶＥＲ＝Ｌとな
る。この場合、フラグが付加されていないデータエラー
が１個以上存在することになる。

【０１７２】明らかに、フラグが立っていないところに
訂正不能のエラーがある場合、ＰＯ訂正において誤訂正
が生じたことになる。そこでこの場合、ＰＯフラグが立
っていないところにエラーが生じているので、ＯＵＴＦ
＝１とする。

【０１７３】これらの出力端子Ｏ．ＣＯＤＥＥＲＲと
Ｏ．ＹＯＶＥＲの信号レベル（論理）は、ｆｌａｇとし
てＲＡＭ３７に記録され、ＥＣＣ制御回路３６による補
間フラグの生成時に使用される。例えば、ＰＩ１訂正、
ＰＯ訂正、およびＰＩ２訂正の３つの訂正を実行する場
合、ＰＩ２訂正のエラー訂正結果ＥＲの訂正数（図２１
のビット４乃至ビット０）を以下のようにして設定する
ことにより、誤訂正を判別することができる。

【０１７４】（Ａ） Ｏ．ＣＯＤＥＥＲＲ＝“Ｌ”，
Ｏ．ＹＯＶＥＲ＝“Ｌ”の場合は、訂正結果の訂正数＝
実際のエラー訂正数（訂正が実行された場合） （Ｂ） Ｏ．ＣＯＤＥＥＲＲ＝“Ｈ”，Ｏ．ＹＯＶＥＲ
＝“Ｈ”の場合は、訂正結果の訂正数＝０（訂正が不能
であった場合） （Ｃ） Ｏ．ＣＯＤＥＥＲＲ＝“Ｈ”，Ｏ．ＹＯＶＥＲ
＝“Ｌ”の場合は、訂正結果の訂正数＝１Ｆ（Ｈ）（誤
訂正があった場合） なお、このＩＦ（Ｈ）の設定は、実際にはあり得ない訂
正数として、５ビットで表現できる最大の値を設定する
ことを意味する。

【０１７５】次に、図２８と図２９を参照して、ＥＣＣ
コア回路３８の出力からＥＣＣ制御回路３６が行うエラ
ーフラグの生成方法の例について詳述する。

【０１７６】なお、図２８と図２９に示す各パラメータ
（ＥＣＣコア回路３８の端子に印加される信号）等の意
味を以下に示す。

【０１７７】入力側 Ｐ：対象となる系列のパリティ数を設定する端子 ＰＣＹＣ：各系列のパリティ数の最大値を設定する端子 Ｘ，Ｙ，Ｔ：通常時の訂正シンボル数の最大値の２倍の
値を設定する端子（訂正能力の設定を行う端子）

【０１７８】出力側 Ｏ．ＣＯＤＥＥＲＲ：対象となる系列が訂正可能か否か
を示す信号の出力端子（Ｌ：訂正可能なエラーを含む
か、またはエラーを含まない Ｈ：訂正不能） Ｏ．ＹＯＶＥＲ：対象とする系列のＥＲＲＯＲ信号（フ
ラグの入力数）の合計が、訂正能力の設定値を越えた場
合にＨとなる端子。

【０１７９】訂正結果 ○：Ｏ．ＣＯＤＥＥＲＲとＯ．ＹＯＶＥＲ出力の状態に
より、エラーの訂正を実行する場合 ×：Ｏ．ＣＯＤＥＥＲＲとＯ．ＹＯＶＥＲ出力の状態に
より、エラーの訂正を実行しない場合

【０１８０】なお、“×”と判定された場合は、訂正が
実行されないので、その系列のエラーフラグ＝Ｈとされ
る。

【０１８１】図２８に示すように、ＥＣＣ制御回路３６
は、ＰＩ１訂正を行うとき、ＥＣＣコア回路３８の端子
ＥＦＬＧに入力されるフラグ入力ＥＲＲＯＲをＬとす
る。このとき、通常訂正が行われる。また、ＰＯ訂正を
行う場合においては、ＥＣＣ制御回路３６は、ＥＣＣコ
ア回路３８のＥＦＬＧ端子に対する入力ＥＲＲＯＲをＰ
Ｏ ｆｌａｇとする。このとき、イレージャ訂正が行わ
れる。従って、図２８におけるＰＩ ｆｌａｇは、ＥＲ
ＲＯＲ＝Ｌのとき、ＰＩ１フラグとなり、ＥＲＲＯＲ＝
ＰＯ ｆｌａｇのとき、ＰＯフラグとなる。

【０１８２】ＥＣＣ制御回路３６は、Ｐ，ＰＣＹＣ，
Ｘ，Ｙ，Ｔの各パラメータに対して、図２８に示すよう
な設定を行い、ＥＣＣコア回路３８のＯ．ＣＯＤＥＥＲ
Ｒ端子とＯ．ＹＯＶＥＲ端子から、それぞれＬが出力さ
れたとき、エラー訂正処理を実行し、ＰＩフラグまたは
ＰＯフラグとして、Ｌを設定する。

【０１８３】また、ＥＣＣコア回路３８のＯ．ＣＯＤＥ
ＥＲＲ端子からＨが出力され、Ｏ．ＹＯＶＥＲ端子から
Ｌが出力されたときは、エラー訂正を実行せず、ＰＩフ
ラグまたはＰＯフラグをＨとする。さらに、Ｏ．ＣＯＤ
ＥＥＲＲ端子からＨが出力され、Ｏ．ＹＯＶＥＲ端子か
らＨが出力されたときは、エラー訂正を行わず、ＰＩフ
ラグまたはＰＯフラグをＨとする。前者の場合は、誤訂
正があったことを意味し、後者の場合は、エラー訂正が
不能であったことを意味する。

【０１８４】なお、図２８において、パラメータＸ，
Ｙ，Ｔ＝１０は、訂正能力としては１０まで設定できる
が、エラーが多いときなどは、誤訂正のおそれがあるの
で、より小さい値８に設定してもよい。

【０１８５】ＥＣＣ制御回路３６は、ＰＯ訂正（イレー
ジャ訂正）を行う場合においては、図２９に示すよう
に、ＥＣＣコア回路３８のＥＦＬＧ端子に対する入力Ｅ
ＲＲＯＲをＰＩ１ ｆｌａｇとする。そして、そのＯ．
ＣＯＤＥＥＲＲ端子と、Ｏ．ＹＯＶＥＲ端子の出力が、
それぞれＬ，Ｌであるとき、ＥＣＣ制御回路３６は、エ
ラー訂正を実行し、ＰＯフラグをＬとする。また、ＥＣ
Ｃコア回路３８の２つの出力が、Ｈ，Ｌ（誤訂正があっ
た場合）またはＨ，Ｈ（訂正不能である場合）であると
き、ＥＣＣ制御回路３６はエラー訂正を実行せず、ＰＯ
フラグをＨとする。

【０１８６】次に、補間フラグを生成する方法について
説明する。図３０は、補間フラグを生成する第１の方法
について示している。この方法においては、３つの方法
のいずれか２つのうちの一方が選択できるようになされ
ている。

【０１８７】すなわち、この実施例においては、ＰＯフ
ラグとＰＩ２フラグの論理積を補間フラグとする方法、
ＰＯフラグとＰＩ２フラグの論理和を補間フラグとする
方法、さらにＰＩ２訂正により誤訂正がなければＰＯフ
ラグとＰＩ２フラグの論理積を補間フラグとし、ＰＩ２
訂正において誤訂正があった場合には、ＰＯフラグとＰ
Ｉ２フラグの論理和を補間フラグとする方法のうちのい
ずれか２つの方法が先ず選択される。

【０１８８】この３つの方法のうちの選択された２つ
を、それぞれを図１３に示すセクタ情報ＳＩのビット７
の補間フラグ生成モード設定ビットの１または０に、対
応させる。これにより、セクタ情報ＳＩのビット７に対
応するモードで補間フラグが生成されることになる。

【０１８９】このように、ＰＯフラグとＰＩ２フラグの
論理積または論理和を用いて、補間フラグを生成するこ
とにより、ＥＤＣチェックの結果、エラーの存在が発見
されたセクタのデータであっても、実際には誤っていな
いデータは、補間せずに、そのまま利用することが可能
となる。

【０１９０】なお、以上の実施例では、セクタ情報のビ
ット７により、モードを選択するようにしたが、ホスト
ＣＰＵ４０により、モードを強制的に変更することも可
能である。

【０１９１】次に、補間フラグを生成する他の実施例に
ついて、図３１と図３２のフローチャートを参照して説
明する。

【０１９２】この実施例の場合、最初にステップＳ２１
（第２のフラグ生成手段）において、ＥＣＣ制御回路３
６は、ＰＯ訂正の結果、エラーの訂正が不能である１バ
イトのデータに対しては、そのデータに対応する１ビッ
トのＰＯフラグを１にし、それ以外のデータに対して
は、ＰＯフラグを０にして、そのフラグをＲＡＭ３７に
格納させる。次に、ステップＳ２２（第１のフラグ生成
手段）において、ＥＣＣ制御回路３６は、ＰＩ２訂正の
結果、エラーの訂正が不能であるデータに対応するＰＩ
２フラグを１とし、その他のデータに対するＰＯフラグ
を０にして、ＲＡＭ３７に格納させる。

【０１９３】さらに、ステップＳ２３では、ＰＩ２訂正
において誤訂正が生じたか否かの検出結果がＲＡＭ３７
に格納される。すなわち、図２８に示したように、ＰＩ
２訂正（イレージャ訂正）で、誤訂正が生じた場合は、
Ｏ．ＣＯＤＥＥＲＲ＝“Ｈ”、かつ、Ｏ．ＹＯＶＥＲ＝
“Ｌ”となるので、ＥＣＣ制御回路３６は、ＥＣＣコア
回路３８のこれらの端子の状態を読み込み、ＲＡＭ３７
に格納させる。

【０１９４】ステップＳ２４において、ＯＣＴＬ回路３
９はセクタのＥＤＣのチェックを実行する。その結果、
セクタデータにエラーが無い（ＹＥＳ）と判定された場
合は、ステップＳ２５に進む。ステップＳ２５において
は、そのセクタの補間フラグを０にする。補間フラグ
は、予め０に設定しておき、エラーが存在したときだけ
１に設定する場合には、このステップにおいては特別な
処理を行わないで済む。

【０１９５】次にステップＳ２６に進み、データが補間
フラグとともに出力される。

【０１９６】すなわち、図１に示すように、１バイトの
メインデータに対して、１ビットの補間フラグが対応し
て出力される。１つのＥＣＣブロックにおけるメインデ
ータは、１９２×１７２バイト存在するため、補間フラ
グは、１９２×１７２ビット存在することになる。

【０１９７】ステップＳ２４において、セクタのＥＤＣ
をチェックした結果、そのセクタにはエラーが存在する
（ＮＯ）と判定された場合においては、ステップＳ２７
に進む。ステップＳ２７においては、ホストＣＰＵ４０
が、光ディスク１を再度読み出すのか（１）、またはエ
ラーデータに補間フラグを付加して出力するのか（２）
を選択する。光ディスク１を再び再生することが選択さ
れた場合、ステップＳ２８に進み、ホストＣＰＵ４０
は、光ディスク１から、再びそのセクタを含むデータを
再生させる。そして、再生された結果得られたデータに
ついて、ステップＳ２１以降の処理が実行される。

【０１９８】ステップＳ２７において、エラーデータに
補間フラグを付加して出力することが選択された場合に
おいては、ステップＳ２９に進む。ステップＳ２９にお
いては、そのセクタのメインデータ（１２×１７２バイ
トのデータ）のすべてに対応するＰＯフラグとＰＩ２フ
ラグの論理積を演算し、その論理積がすべて０であるか
否かを判定する。

【０１９９】ステップＳ２９において、すべてのメイン
データのＰＯフラグとＰＩ２フラグの論理積が０である
と判定された場合、いまステップＳ２４において、その
セクタのＥＤＣをチェックした結果、このセクタのデー
タにはエラーが存在すると判定されているのであるか
ら、エラーが存在するにも拘らず、エラーの存在を表す
フラグが設定されていない状態であることになる。すな
わち、この場合、ＰＩ１訂正、ＰＯ訂正、またはＰＩ２
訂正において、誤訂正が行われたことになる。そこで、
この場合においては、ステップＳ３０（補間フラグ生成
手段）に進み、そのセクタのすべてのＰＩ行（１２ＰＩ
行）の補間フラグを１に設定する。すなわち、１２×１
７２ビットの補間フラグをすべて１に設定する。

【０２００】次にステップＳ２６に戻り、メインデータ
を補間フラグとともに、ＯＣＴＬ回路３９から出力す
る。

【０２０１】ステップＳ２９において、すべてのメイン
データのＰＯフラグとＰＩ２フラグの論理積が０ではな
いと判定された場合（少なくとも１つのメインデータに
ついてのＰＯフラグとＰＩ２フラグの論理積が１である
と判定された場合）、ステップＳ３１に進み、ＰＩ２訂
正の訂正数が１Ｆであるか否かを判定する。すなわち、
図２５と図２７を参照して上述したように、ＥＣＣコア
回路３８の出力が、Ｏ．ＣＯＤＥＥＲＲ＝Ｈ、且つ、
Ｏ．ＹＯＶＥＲ＝Ｌの場合は、誤訂正があった場合であ
るので、エラー訂正結果ＥＲの訂正数（図２１のビット
４乃至ビット０）に、実際の訂正能力以上の所定の値
（いまの場合１Ｆ）が設定されている。ＰＩ２訂正にお
いて、誤訂正が行われた場合においては、このＰＩ２訂
正の訂正数が１Ｆに設定されていることになる。ステッ
プＳ３１において、最初のＰＩ行のＰＩ２訂正の訂正数
が１Ｆに設定されていると判定された場合（ＰＩ２訂正
において誤訂正がなされたと判定された場合）、ステッ
プＳ３２（補間フラグ生成手段）に進み、ＰＩ２訂正の
訂正数が１Ｆと設定されているそのＰＩ行の補間フラグ
（１×１７２ビットの補間フラグ）に１を設定する。

【０２０２】次にステップＳ３３に進み、ＥＤＣチェッ
クの結果、エラーが存在すると判定されたセクタの１２
ＰＩ行のすべてについて、処理が終了したか否かが判定
される。すべてのＰＩ行についての処理が終了していな
い場合、ステップＳ３４に進み、次のＰＩ行が選択され
る。そして、さらにステップＳ３１に戻り、新たに選択
したＰＩ行について、同様の処理が実行される。

【０２０３】ステップＳ３３において、そのセクタのす
べてのＰＩ行（１２ＰＩ行）についての処理が終了した
と判定された場合、ステップＳ２６に戻り、メインデー
タを補間フラグとともに出力する処理が実行される。

【０２０４】ステップＳ３１において、ＰＩ２訂正の訂
正数が１Ｆではないと判定された場合、エラーは存在す
るが、誤訂正は存在しないということになる。すなわ
ち、この場合においては、フラグに信頼性が存在するこ
とになるので、ステップＳ３５に進み、そのＰＩ行のメ
インデータの補間フラグに、ＰＯフラグとＰＩ２フラグ
の論理積を設定する処理が実行される。

【０２０５】すなわち、ステップＳ３２においては、そ
のＰＩ行の補間フラグがすべて１に設定されるのである
が、ステップＳ３５（補間フラグ生成手段）の処理にお
いては、ＰＯフラグとＰＩ２フラグに信頼性が存在する
ため、その論理積が補間フラグとして利用される。補間
フラグとともに出力されたメインデータは、後段の回路
において、補間フラグに１が設定されている場合におい
ては、補間処理が実行されるのであるが、ステップＳ３
５の処理のように、補間フラグを設定すれば、実際にエ
ラーの存在するデータだけを補間し、エラーの存在しな
いデータは、そのまま用いることが可能となる。この
点、従来、ＥＤＣチェックの結果、エラーが存在すると
判定された場合、そのセクタに属するすべてのメインデ
ータについて、その補間フラグを１に設定する処理が行
われる（従って、そのセクタのすべてのメインデータに
対して補間処理が行われる）のと大きく異なっている。

【０２０６】ステップＳ３５の処理の次にステップＳ３
３に進み、そのセクタのすべてのＰＩ行についての処理
が終了したか否かが判定され、処理が終了していないＰ
Ｉ行が存在する場合においては、ステップＳ３４におい
て、新たなＰＩ行が選択され、ステップＳ３１におい
て、その新たなＰＩ行についての処理が同様に実行され
る。

【０２０７】以上の実施例によれば、ＥＣＣの訂正結果
に基づいて生成されたエラーフラグによりイレージャ訂
正を実行することで、エラーの訂正能力を高めることが
できる。また、各系列のエラーフラグに基づき、デコー
ドデータ１バイト毎にエラーフラグを付けて後段のデコ
ーダ１４，１６（図３３）に転送することにより、エラ
ーデータの補間処理が可能となる。

【０２０８】すなわち、ＴＯＣデータのように、エラー
を補間することが適当でないデータの場合は、誤訂正が
生ずる確率が低くなるようにエラー訂正モードを設定
し、また、オーディオデータや映像データのように、補
間が可能なデータに対しては、訂正不可能となる確率を
下げるとともに、エラー検出もれ確率を抑制するように
エラー訂正モードを設定することができる。それによ
り、それぞれのセクタに記録されているデータの性質に
合ったエラー訂正をセクタ単位で実行することが可能と
なる。

【０２０９】なお、本実施例においては、ＯＣＴＬ回路
３９において、デスクランブル処理、ＥＤＣチェック、
出力条件判断を行うようにしたが、ＯＣＴＬ回路３９の
後段に、さらに別の回路を設け、後段の多重化データ分
離回路８からの転送要求に従って出力条件が充足されて
いる訂正後のデータを出力させる制御を行わせるように
することもできる。

【０２１０】また、ＥＣＣ制御回路３６がＰＩ２訂正を
実行する前に、セクタ情報のビット４，５（図１３）を
参照して、出力が要求されているセクタのデータに対し
てのみＰＩ２訂正を実行することもできる。すなわち、
ビット４，５を参照して、出力が要求されていないデー
タは、リングバッファ制御回路６のリードポインタによ
り、それらのデータをスキップするようにすればよい。

【０２１１】さらに、リングバッファメモリ７（ＲＡＭ
３７）からＯＣＴＬ回路３９にデータを転送する際に
も、ＯＣＴＬ回路３９から出力を要求されているデータ
だけを、上述のように、リードポインタを用いて選択す
ることができる。

【０２１２】また、以上の実施例では、列方向に１回の
訂正処理（ＰＯ訂正）と、行方向に２回の訂正処理（Ｐ
Ｉ１訂正およびＰＩ２訂正）を行うようにしたが、本発
明は、このような場合のみに限定されるものではなく、
各方向に、それ以上の回数の訂正を行う場合にも適用可
能であることは言うまでもない。

【０２１３】

【発明の効果】請求項１に記載の復号化装置および請求
項８に記載の復号化方法によれば、復号化の対象となる
データを記憶し、行方向と列方向に対してそれぞれエラ
ー訂正処理を行い、行方向に対するエラー訂正の結果に
応じて第１のフラグを生成し、列方向に対してエラー訂
正を実行した結果に応じて第２のフラグを生成するよう
にしたので、補間フラグを直ちに生成する必要がなくな
り、エラー訂正の処理単位より小さい単位で、補間フラ
グの生成方法を変更することが可能となる。

【０２１４】また、補間フラグをバイト単位で記憶させ
ることが可能となり、補間フラグを記憶するメモリの容
量を低減することが可能となり、低コスト化を図ること
ができる。

【図面の簡単な説明】

【図１】本発明に関するエラーフラグとデータの関係を
示す図である。

【図２】本発明の復号化装置の主要部分の構成を示すブ
ロック図である。

【図３】光ディスク１の物理セクタの構成例を示す図で
ある。

【図４】光ディスク１のデータセクタの構成例を示す図
である。

【図５】データ、エラーフラグ、および補間フラグのＲ
ＡＭ３７における格納方法の例を示す図である。

【図６】ＥＦＭ＋復調回路の出力のＲＡＭへの書き込み
を説明するタイミング図である。

【図７】ＥＦＭ＋復調回路のロック検出処理を説明する
フローチャートである。

【図８】ＥＦＭ＋復調回路のＳＣＳＹ信号の生成処理を
説明するフローチャートである。

【図９】ＥＦＭ＋復調回路のｍａｉｎ−ＦＭＳＹ信号の
補間処理を説明するフローチャートである。

【図１０】ｂｌｏｃｋ−ｔｏｐの検出のタイミング図で
ある。

【図１１】ｂｌｏｃｋ−ｔｏｐ検出後の処理のタイミン
グ図である。

【図１２】ＳＵＢ転送が行われる場合の主要部分の信号
のタイミング図である。

【図１３】セクタ情報の各ビットの持つ意味を説明する
図である。

【図１４】ＳＢＣＤ回路のＩＥＣ正常連続性処理を説明
するフローチャートである。

【図１５】ＳＢＣＤ回路のアドレス連続性判定処理を説
明するフローチャートである。

【図１６】ＳＢＣＤ回路のＳＡＬＫ信号の生成処理を説
明するフローチャートである。

【図１７】ＥＣＣ処理の結果を出力する際の主要部分の
信号のタイミング図である。

【図１８】ＥＣＣ処理の結果を出力する際の主要部分の
信号のタイミング図である。

【図１９】ＥＣＣ処理が実行される場合の制御のタイミ
ングを示すタイミング図である。

【図２０】エラー訂正時のデータの流れを示すブロック
図である。

【図２１】エラー訂正結果ＥＲの各ビットが有する情報
を示す図である。

【図２２】ＲＡＭ３７のアクセスに関するアービトレー
ションを示すタイミング図である。

【図２３】１ブロックのデータを処理する際にＲＡＭ３
７をアクセスする回数を示す図である。

【図２４】ＯＣＴＬ回路３９から訂正結果ＥＲを出力す
るタイミングを示すタイミング図である。

【図２５】エラーフラグの読み出しを行うための回路の
構成例を示すブロック図である。

【図２６】補間フラグの格納または読み出しを行うため
の回路の構成例を示すブロック図である。

【図２７】ＥＣＣコア回路３８の入力端子と出力端子を
説明する図である。

【図２８】ＰＩフラグの生成を説明する図である。

【図２９】ＰＯフラグの生成を説明する図である。

【図３０】補間フラグ生成モードを説明する図である。

【図３１】本発明の復号化装置において実行される動作
を説明するフローチャートである。

【図３２】図３１に続くフローチャートである。

【図３３】復号化装置の構成の一例を示すブロック図で
ある。

【図３４】１セクタ分のデータのフォーマットを示す図
である。

【図３５】３２ｋバイトのデータの構成を説明する図で
ある。

【図３６】図３５の外符号をインターリーブした状態を
説明する図である。

【図３７】３２ｋバイトブロックのデータの構成を示す
図である。

【図３８】従来の復号化装置において実行される処理を
説明するフローチャートである。

【符号の説明】

７ リングバッファメモリ， ３１ ＥＦＭ＋復調回
路， ３４ ＳＢＣＤ回路， ３５ ＲＡＭコントロー
ラ， ３６ ＥＣＣ制御回路， ３７ ＲＡＭ，３９
ＯＣＴＬ回路， ３８ ＥＣＣコア回路， ４０ ホス
トＣＰＵ， ７３ ＯＵＴＦ発生回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｂ 20/18 ５７２ Ｇ１１Ｂ 20/18 ５７２Ｆ (72)発明者 佐藤 重治 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 符号化された情報を復号化し、もとの情
   報を得る復号化装置において、 復号化の対象となるデータを記憶する記憶手段と、 前記記憶手段に記憶された前記データの行方向と列方向
   に対してそれぞれエラー訂正処理を行うエラー訂正手段
   と、 前記記憶手段に記憶された前記データの行方向に対して
   前記エラー訂正手段がエラー訂正を実行した結果に応じ
   て、行単位でエラーの有無を表す第１のフラグを生成す
   る第１のフラグ生成手段と、 前記記憶手段に記憶された前記データの列方向に対して
   前記エラー訂正手段がエラー訂正を実行した結果に応じ
   て、列単位でエラーの有無を表す第２のフラグを生成す
   る第２のフラグ生成手段とを備えることを特徴とする復
   号化装置。
2. 【請求項２】 前記第１のフラグ生成手段は、前記記憶
   手段に記憶された前記データの行方向と列方向のエラー
   訂正の後、さらに行方向に対して第２回目のエラー訂正
   を前記エラー訂正手段が実行したとき、第２回目の行方
   向のエラー訂正結果に対応して、前記第１のフラグを生
   成することを特徴とする請求項１に記載の復号化装置。
3. 【請求項３】 前記第１のフラグと第２のフラグに応じ
   て補間フラグを生成する補間フラグ生成手段をさらに備
   えることを特徴とする請求項１に記載の復号化装置。
4. 【請求項４】 前記補間フラグ生成手段は、前記補間フ
   ラグの生成方法を所定のデータ単位で変更することを特
   徴とする請求項３に記載の復号化装置。
5. 【請求項５】 前記補間フラグ生成手段は、前記第１の
   フラグと前記第２のフラグの間の論理積または論理和に
   対応して、前記補間フラグを生成することを特徴とする
   請求項３に記載の復号化装置。
6. 【請求項６】 前記補間フラグ生成手段は、前記エラー
   訂正手段による誤訂正の有無に応じて前記補間フラグを
   生成することを特徴とする請求項３に記載の復号化装
   置。
7. 【請求項７】 前記第１のフラグと第２のフラグを記憶
   するフラグ記憶手段をさらに備えることを特徴とする請
   求項１に記載の復号化装置。
8. 【請求項８】 符号化された情報を復号化し、もとの情
   報を得る復号化方法において、 復号化の対象となるデータを記憶する記憶ステップと、 前記記憶ステップで記憶された前記データの行方向と列
   方向に対してそれぞれエラー訂正処理を行うエラー訂正
   ステップと、 前記記憶ステップで記憶された前記データの行方向に対
   して前記エラー訂正ステップがエラー訂正を実行した結
   果に応じて、行単位でエラーの有無を表す第１のフラグ
   を生成する第１のフラグ生成ステップと、 前記記憶ステップで記憶された前記データの列方向に対
   して前記エラー訂正ステップがエラー訂正を実行した結
   果に応じて、列単位でエラーの有無を表す第２のフラグ
   を生成する第２のフラグ生成ステップとを備えることを
   特徴とする復号化方法。