JPH1055678A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1055678A JPH1055678A JP8214607A JP21460796A JPH1055678A JP H1055678 A JPH1055678 A JP H1055678A JP 8214607 A JP8214607 A JP 8214607A JP 21460796 A JP21460796 A JP 21460796A JP H1055678 A JPH1055678 A JP H1055678A
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- JP
- Japan
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- decoder
- circuit
- memory cells
- signal
- sense amplifier
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Abstract
(57)【要約】
【課題】データの読出動作において無駄な電力消費を低
減する。 【解決手段】複数のメモリセルＭＣと、リードサイクル
で更新されるアドレス信号をデコードして複数のメモリ
セルのうちの一つを駆動するデコーダＸと、このデコー
ダＸによって駆動されたメモリセルＭＣから読出される
データをラッチして外部に出力する出力回路４，５，６
と、所定サイクルの期間において読出データのラッチ後
デコーダＸをディスエーブルする制御回路７，８を設け
る。
減する。 【解決手段】複数のメモリセルＭＣと、リードサイクル
で更新されるアドレス信号をデコードして複数のメモリ
セルのうちの一つを駆動するデコーダＸと、このデコー
ダＸによって駆動されたメモリセルＭＣから読出される
データをラッチして外部に出力する出力回路４，５，６
と、所定サイクルの期間において読出データのラッチ後
デコーダＸをディスエーブルする制御回路７，８を設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は、リードサイクルの
期間よりも短い時間でデータの読出しを完了する半導体
記憶装置に関し、特にスタティックメモリセルアレイを
有する半導体記憶装置に関する。
期間よりも短い時間でデータの読出しを完了する半導体
記憶装置に関し、特にスタティックメモリセルアレイを
有する半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置はリードサイクルおよび
ライトサイクルに関する仕様を満足するように設計され
る。リードサイクルにおいては、図８に示すように実質
的動作の行われない余り期間が動作マージンとしてデー
タの読出動作に要する期間の後に設けられる。このた
め、データの読出動作は、リードサイクルの期間よりも
短い時間（サイクルタイム）で完了する。一般的な半導
体記憶装置はこの余りの期間に例えばセンスアンプに流
れる電流のために電力を無駄に消費する。従来、このセ
ンスアンプの動作を停止させて無駄な電力消費を低減す
る技術が知られている。
ライトサイクルに関する仕様を満足するように設計され
る。リードサイクルにおいては、図８に示すように実質
的動作の行われない余り期間が動作マージンとしてデー
タの読出動作に要する期間の後に設けられる。このた
め、データの読出動作は、リードサイクルの期間よりも
短い時間（サイクルタイム）で完了する。一般的な半導
体記憶装置はこの余りの期間に例えばセンスアンプに流
れる電流のために電力を無駄に消費する。従来、このセ
ンスアンプの動作を停止させて無駄な電力消費を低減す
る技術が知られている。
【０００３】
【発明が解決しようとする課題】しかし、センスアンプ
の動作が停止しても電力消費を十分に低減することは難
しい。特にスタティックＲＡＭのような半導体記憶装置
では、メモリセルに流れる電流も無視できない。
の動作が停止しても電力消費を十分に低減することは難
しい。特にスタティックＲＡＭのような半導体記憶装置
では、メモリセルに流れる電流も無視できない。
【０００４】本発明の目的は、データの読出動作におい
て無駄な電力消費を低減できる半導体記憶装置を提供す
ることにある。
て無駄な電力消費を低減できる半導体記憶装置を提供す
ることにある。
【０００５】
【課題を解決するための手段】この目的は、複数のメモ
リセルと、所定サイクルで更新されるアドレス信号をデ
コードして複数のメモリセルのうちの一つを駆動するデ
コーダと、このデコーダによって駆動されたメモリセル
から読出されるデータをラッチして外部に出力する出力
回路と、所定サイクルの期間において読出データのラッ
チ後デコーダをディスエーブルする制御手段を備える半
導体記憶装置により達成される。
リセルと、所定サイクルで更新されるアドレス信号をデ
コードして複数のメモリセルのうちの一つを駆動するデ
コーダと、このデコーダによって駆動されたメモリセル
から読出されるデータをラッチして外部に出力する出力
回路と、所定サイクルの期間において読出データのラッ
チ後デコーダをディスエーブルする制御手段を備える半
導体記憶装置により達成される。
【０００６】半導体記憶装置では、制御手段が読出デー
タのラッチ後デコーダをディスエーブルする。これ以
降、いずれのメモリセルも駆動されないため、メモリセ
ルが駆動されることによって流れる電流をなくすことが
できる。すなわち、この装置の構成はデータの読出動作
において余った期間に電力が無駄に消費されることを防
止する。
タのラッチ後デコーダをディスエーブルする。これ以
降、いずれのメモリセルも駆動されないため、メモリセ
ルが駆動されることによって流れる電流をなくすことが
できる。すなわち、この装置の構成はデータの読出動作
において余った期間に電力が無駄に消費されることを防
止する。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態に係るスタテックＲＡＭを詳細に説明する。
実施形態に係るスタテックＲＡＭを詳細に説明する。
【０００８】図１はこのスタテックＲＡＭの概略的な構
成を示し、図２はこのスタテックＲＡＭの一部を詳細に
示す。このスタティックＲＡＭは、アドレスバッファ
１、デコード回路２、メモリセルアレイ３、センスアン
プ回路４、出力データラッチ回路５、およびスイッチ回
路６を有する。メモリセルアレイ３はマトリクス状に配
列されたｍ×ｎ個のスタティックメモリセルＭＣ、第１
から第ｎ行のメモリセルＭＣにそれぞれ接続されるワー
ド線Ｗ１−Ｗｎ、第１列から第ｍ列のメモリセルＭＣに
それぞれ接続されるビット線対Ｂ１−Ｂｍ、およびビッ
ト線対Ｂ１−Ｂｍをそれぞれ所定電位にプルアップする
プルアップ回路ＰＬを有する。各メモリセルＭＣは図２
に示すように接続された４個のＮチャネルＭＯＳトラン
ジスタＭＴ１−ＭＴ４および２個の抵抗ＭＲ１およびＭ
Ｒ２で構成される。各ビット線対はビット線ＢＬおよび
ＢＬ＿で構成される。（尚、参照符号末尾の”＿”は負
論理を意味する。）プルアップ回路ＰＬはビット線対Ｂ
１−Ｂｍの各々についてＮチャネルＭＯＳトランジスタ
ＰＬ１およびＰＬ２を有する。ＭＯＳトランジスタＰＬ
１はビット線ＢＬおよび正電源端子ＶＤＤ間に接続さ
れ、ＭＯＳトランジスタＰＬ２はビット線ＢＬ＿および
正電源端子ＶＤＤ間に接続される。
成を示し、図２はこのスタテックＲＡＭの一部を詳細に
示す。このスタティックＲＡＭは、アドレスバッファ
１、デコード回路２、メモリセルアレイ３、センスアン
プ回路４、出力データラッチ回路５、およびスイッチ回
路６を有する。メモリセルアレイ３はマトリクス状に配
列されたｍ×ｎ個のスタティックメモリセルＭＣ、第１
から第ｎ行のメモリセルＭＣにそれぞれ接続されるワー
ド線Ｗ１−Ｗｎ、第１列から第ｍ列のメモリセルＭＣに
それぞれ接続されるビット線対Ｂ１−Ｂｍ、およびビッ
ト線対Ｂ１−Ｂｍをそれぞれ所定電位にプルアップする
プルアップ回路ＰＬを有する。各メモリセルＭＣは図２
に示すように接続された４個のＮチャネルＭＯＳトラン
ジスタＭＴ１−ＭＴ４および２個の抵抗ＭＲ１およびＭ
Ｒ２で構成される。各ビット線対はビット線ＢＬおよび
ＢＬ＿で構成される。（尚、参照符号末尾の”＿”は負
論理を意味する。）プルアップ回路ＰＬはビット線対Ｂ
１−Ｂｍの各々についてＮチャネルＭＯＳトランジスタ
ＰＬ１およびＰＬ２を有する。ＭＯＳトランジスタＰＬ
１はビット線ＢＬおよび正電源端子ＶＤＤ間に接続さ
れ、ＭＯＳトランジスタＰＬ２はビット線ＢＬ＿および
正電源端子ＶＤＤ間に接続される。
【０００９】アドレスバッファ１は外部から供給されリ
ードサイクルで更新されるアドレス信号ＡＤＲＳを一時
的に格納する。このアドレス信号ＡＤＲＳはデコード回
路２によってデコードされる。このデコード回路２はア
ドレス信号ＡＤＲＳの上位所定数ビットで構成される行
アドレス信号Ｘ−ＡＤＲＳをデコードする行デコーダＸ
およびアドレス信号ＡＤＲＳの下位所定数ビットで構成
される列アドレス信号Ｙ−ＡＤＲＳをデコードする列デ
コーダＹを有する。行デコーダＸは行アドレス信号Ｘ−
ＡＤＲＳによって指定される１行を選択し、選択行のメ
モリセルＭＣを対応ワード線を介して駆動する。列デコ
ーダＹはアドレス信号Ｙ−ＡＤＲＳによって指定される
所定数の列を選択し、これら選択列についてビット線対
がセンスアンプ回路４に電気的に接続されるようスイッ
チ回路６を駆動する。このスイッチ回路６はビット線対
Ｂ１−Ｂｍに対応して設けられるｍ個のトランスファゲ
ートＴＲＧを有する。各トランスファゲートＴＲＧはビ
ット線ＢＬおよびセンスアンプ回路４間に接続されるＮ
およびＰチャネルＭＯＳトランジスタＧＴ１およびＧＴ
２と、ビット線ＢＬ＿およびセンスアンプ回路４間に接
続されるＮおよびＰチャネルＭＯＳトランジスタＧＴ３
およびＧＴ４を有する。ＭＯＳトランジスタＧＴ２およ
びＧＴ４はＭＯＳトランジスタＧＴ１およびＧＴ３の駆
動信号をインバータＧＩを介して反転した信号で駆動さ
れる。
ードサイクルで更新されるアドレス信号ＡＤＲＳを一時
的に格納する。このアドレス信号ＡＤＲＳはデコード回
路２によってデコードされる。このデコード回路２はア
ドレス信号ＡＤＲＳの上位所定数ビットで構成される行
アドレス信号Ｘ−ＡＤＲＳをデコードする行デコーダＸ
およびアドレス信号ＡＤＲＳの下位所定数ビットで構成
される列アドレス信号Ｙ−ＡＤＲＳをデコードする列デ
コーダＹを有する。行デコーダＸは行アドレス信号Ｘ−
ＡＤＲＳによって指定される１行を選択し、選択行のメ
モリセルＭＣを対応ワード線を介して駆動する。列デコ
ーダＹはアドレス信号Ｙ−ＡＤＲＳによって指定される
所定数の列を選択し、これら選択列についてビット線対
がセンスアンプ回路４に電気的に接続されるようスイッ
チ回路６を駆動する。このスイッチ回路６はビット線対
Ｂ１−Ｂｍに対応して設けられるｍ個のトランスファゲ
ートＴＲＧを有する。各トランスファゲートＴＲＧはビ
ット線ＢＬおよびセンスアンプ回路４間に接続されるＮ
およびＰチャネルＭＯＳトランジスタＧＴ１およびＧＴ
２と、ビット線ＢＬ＿およびセンスアンプ回路４間に接
続されるＮおよびＰチャネルＭＯＳトランジスタＧＴ３
およびＧＴ４を有する。ＭＯＳトランジスタＧＴ２およ
びＧＴ４はＭＯＳトランジスタＧＴ１およびＧＴ３の駆
動信号をインバータＧＩを介して反転した信号で駆動さ
れる。
【００１０】センスアンプ回路４はスイッチ回路６を介
してビット線対Ｂ１−Ｂｍにそれぞれ接続されるｍ個の
センスアンプＳＡを有する。各センスアンプＳＡは図２
に示すように正電源端子ＶＤＤおよび基準電源端子ＶＳ
Ｓ間において接続されるＮチャネルＭＯＳトランジスタ
ＡＴ１−ＡＴ３および能動負荷ＳＬで構成される差動ア
ンプである。センスアンプ回路４は選択行のメモリセル
ＭＣから読出されたデータに対応して選択列のビット線
対に設定される電位差をそれぞれ増幅してセンスする。
出力データラッチ回路５はこのセンスアンプ回路４によ
ってセンスされたデータをラッチして外部に出力する。
してビット線対Ｂ１−Ｂｍにそれぞれ接続されるｍ個の
センスアンプＳＡを有する。各センスアンプＳＡは図２
に示すように正電源端子ＶＤＤおよび基準電源端子ＶＳ
Ｓ間において接続されるＮチャネルＭＯＳトランジスタ
ＡＴ１−ＡＴ３および能動負荷ＳＬで構成される差動ア
ンプである。センスアンプ回路４は選択行のメモリセル
ＭＣから読出されたデータに対応して選択列のビット線
対に設定される電位差をそれぞれ増幅してセンスする。
出力データラッチ回路５はこのセンスアンプ回路４によ
ってセンスされたデータをラッチして外部に出力する。
【００１１】このスタティックＲＡＭはさらにアドレス
バッファ１からデコード回路２に供給されるアドレス信
号ＡＤＲＳの遷移を検出してパルス信号ＡＴＤ＿を発生
するアドレス遷移検出器７と、このアドレス遷移検出器
７からのパルス信号ＡＴＤ＿に応答してデコード回路
２、センスアンプ回路４、および出力データラッチ回路
５の動作タイミングを制御するタイミング制御回路８を
有する。この制御により、デコード回路２およびセンス
アンプ回路４はアドレス信号ＡＤＲＳの更新に伴って動
作し、出力データラッチ回路５はデータがメモリセルか
ら読出されセンスアンプ回路４によってセンスされた後
で動作する。さらにデコード回路２およびセンスアンプ
回路４の動作は出力データラッチ回路５がデータをラッ
チした後次のアドレス更新まで停止する。タイミング制
御回路８は出力データラッチ回路５およびセンスアンプ
回路４を交代でイネーブルするためにパルス信号ＡＴＤ
＿からイネーブル信号ＥＮを発生すると共に、デコード
回路２、センスアンプ回路４、およびプルアップ回路Ｐ
Ｌを強制的にディスエーブルするためにパルス信号ＡＴ
Ｄ＿からパワーダウン信号ＰＤＮ＿を発生する。
バッファ１からデコード回路２に供給されるアドレス信
号ＡＤＲＳの遷移を検出してパルス信号ＡＴＤ＿を発生
するアドレス遷移検出器７と、このアドレス遷移検出器
７からのパルス信号ＡＴＤ＿に応答してデコード回路
２、センスアンプ回路４、および出力データラッチ回路
５の動作タイミングを制御するタイミング制御回路８を
有する。この制御により、デコード回路２およびセンス
アンプ回路４はアドレス信号ＡＤＲＳの更新に伴って動
作し、出力データラッチ回路５はデータがメモリセルか
ら読出されセンスアンプ回路４によってセンスされた後
で動作する。さらにデコード回路２およびセンスアンプ
回路４の動作は出力データラッチ回路５がデータをラッ
チした後次のアドレス更新まで停止する。タイミング制
御回路８は出力データラッチ回路５およびセンスアンプ
回路４を交代でイネーブルするためにパルス信号ＡＴＤ
＿からイネーブル信号ＥＮを発生すると共に、デコード
回路２、センスアンプ回路４、およびプルアップ回路Ｐ
Ｌを強制的にディスエーブルするためにパルス信号ＡＴ
Ｄ＿からパワーダウン信号ＰＤＮ＿を発生する。
【００１２】行デコーダＸは各々行アドレス信号Ｘ−Ａ
ＤＲＳおよびその反転信号Ｘ−ＡＤＲＳ＿およびパワー
ダウン信号ＰＤＮ＿を受け取るよう接続されるｎ個のＡ
ＮＤ回路２１を有する。これらＡＮＤ回路２１はパワー
ダウン信号ＰＤＮ＿が高レベルのときに行アドレス信号
Ｘ−ＡＤＲＳに対応してワード線Ｗ１−Ｗｎのうちの１
本を高レベルに設定し、パワーダウン信号ＰＤＮ＿が低
レベルのときに全てのワード線Ｗ１−Ｗｎを低レベルに
設定する。列デコーダＹは各々行アドレス信号Ｙ−ＡＤ
ＲＳおよびその反転信号Ｙ−ＡＤＲＳ＿およびパワーダ
ウン信号ＰＤＮ＿を受け取るよう接続されるｎ個のＡＮ
Ｄ回路２１を有する。これらＡＮＤ回路２１はパワーダ
ウン信号ＰＤＮ＿が高レベルのときに列アドレス信号Ｙ
−ＡＤＲＳに対応してｍ個のトランスファゲートＴＲＧ
のうちの所定数を駆動する。
ＤＲＳおよびその反転信号Ｘ−ＡＤＲＳ＿およびパワー
ダウン信号ＰＤＮ＿を受け取るよう接続されるｎ個のＡ
ＮＤ回路２１を有する。これらＡＮＤ回路２１はパワー
ダウン信号ＰＤＮ＿が高レベルのときに行アドレス信号
Ｘ−ＡＤＲＳに対応してワード線Ｗ１−Ｗｎのうちの１
本を高レベルに設定し、パワーダウン信号ＰＤＮ＿が低
レベルのときに全てのワード線Ｗ１−Ｗｎを低レベルに
設定する。列デコーダＹは各々行アドレス信号Ｙ−ＡＤ
ＲＳおよびその反転信号Ｙ−ＡＤＲＳ＿およびパワーダ
ウン信号ＰＤＮ＿を受け取るよう接続されるｎ個のＡＮ
Ｄ回路２１を有する。これらＡＮＤ回路２１はパワーダ
ウン信号ＰＤＮ＿が高レベルのときに列アドレス信号Ｙ
−ＡＤＲＳに対応してｍ個のトランスファゲートＴＲＧ
のうちの所定数を駆動する。
【００１３】センスアンプ回路４はイネーブル信号ＥＮ
の反転信号およびパワーダウン信号ＰＤＮ＿を受け取る
ように接続されるＡＮＤ回路ＳＳを有する。このＡＮＤ
回路ＳＳはパワーダウン信号ＰＤＮ＿が高レベルのとき
にイネーブル信号ＥＮの立ち下がりに応答して全てのセ
ンスアンプＳＡを動作させ、パワーダウン信号ＰＤＮ＿
が低レベルのときにイネーブル信号ＥＮに関係なく全て
のセンスアンプＳＡを停止させる。さらに、プルアップ
回路ＰＬのＭＯＳトランジスタＰＬ１およびＰＬ２はパ
ワーダウン信号ＰＤＮ＿を受け取るよう接続される。こ
れらＭＯＳトランジスタＰＬ１およびＰＬ２はパワーダ
ウン信号ＰＤＮ＿が高レベルのときにビット線ＢＬおよ
びＢＬ＿を電源端子ＶＤＤに電気的に接続し、パワーダ
ウン信号ＰＤＮ＿が低レベルのときにビット線ＢＬおよ
びＢＬ＿を電源端子ＶＤＤから電気的に切り離す。出力
データラッチ回路はイネーブル信号ＥＮの立ち上がりに
応答してラッチ動作を行なう。
の反転信号およびパワーダウン信号ＰＤＮ＿を受け取る
ように接続されるＡＮＤ回路ＳＳを有する。このＡＮＤ
回路ＳＳはパワーダウン信号ＰＤＮ＿が高レベルのとき
にイネーブル信号ＥＮの立ち下がりに応答して全てのセ
ンスアンプＳＡを動作させ、パワーダウン信号ＰＤＮ＿
が低レベルのときにイネーブル信号ＥＮに関係なく全て
のセンスアンプＳＡを停止させる。さらに、プルアップ
回路ＰＬのＭＯＳトランジスタＰＬ１およびＰＬ２はパ
ワーダウン信号ＰＤＮ＿を受け取るよう接続される。こ
れらＭＯＳトランジスタＰＬ１およびＰＬ２はパワーダ
ウン信号ＰＤＮ＿が高レベルのときにビット線ＢＬおよ
びＢＬ＿を電源端子ＶＤＤに電気的に接続し、パワーダ
ウン信号ＰＤＮ＿が低レベルのときにビット線ＢＬおよ
びＢＬ＿を電源端子ＶＤＤから電気的に切り離す。出力
データラッチ回路はイネーブル信号ＥＮの立ち上がりに
応答してラッチ動作を行なう。
【００１４】タイミング制御回路８は上述のパワーダウ
ン信号ＰＤＮ＿を発生するために例えば図３に示すパワ
ーダウン信号発生回路１０を有する。このパワーダウン
信号発生回路１０は遅延回路１１および４入力ＮＡＮＤ
回路１２を含む。遅延回路１１はパルス信号ＡＴＤ＿を
遅延させるために直列に接続された４つのインバータ１
１Ａ−１１Ｄで構成される。ＮＡＮＤ回路１２の第１か
ら第４入力端子はパルス信号ＡＴＤ＿、インバータ１１
Ｂの出力信号、インバータ１１Ｄの出力信号、およびラ
イトイネーブル信号ＷＥ＿を受け取るように接続され
る。ちなみに、このライトイネーブル信号ＷＥ＿はチッ
プイネーブル信号ＣＥおよび出力イネーブル信号ＯＥと
共にタイミング制御回路８に外部から供給される信号で
ある。データの読出動作はこれらチップイネーブル信号
ＣＥ、出力イネーブル信号ＯＥおよびライトイネーブル
信号ＷＥ＿が高レベルに設定されるときに行われる。Ｎ
ＡＮＤ回路１２の出力信号はパワーダウン信号ＰＤＮ＿
として用いられる。このパワーダウン信号ＰＤＮ＿はパ
ルス信号ＡＴＤ＿の立ち下がり後に立ち上がり、出力デ
ータラッチ回路５がデータをラッチした後に立ち下が
る。このパワーダウン信号ＰＤＮ＿の立ち下がりタイミ
ングは遅延回路１１のインバータ数によって決定される
ため、インバータ数を必要に応じて調整すれば、デコー
ド回路２およびセンスアンプ回路４がディスエーブルさ
れるタイミングを読出データのラッチ直後に合わせるこ
とができる。
ン信号ＰＤＮ＿を発生するために例えば図３に示すパワ
ーダウン信号発生回路１０を有する。このパワーダウン
信号発生回路１０は遅延回路１１および４入力ＮＡＮＤ
回路１２を含む。遅延回路１１はパルス信号ＡＴＤ＿を
遅延させるために直列に接続された４つのインバータ１
１Ａ−１１Ｄで構成される。ＮＡＮＤ回路１２の第１か
ら第４入力端子はパルス信号ＡＴＤ＿、インバータ１１
Ｂの出力信号、インバータ１１Ｄの出力信号、およびラ
イトイネーブル信号ＷＥ＿を受け取るように接続され
る。ちなみに、このライトイネーブル信号ＷＥ＿はチッ
プイネーブル信号ＣＥおよび出力イネーブル信号ＯＥと
共にタイミング制御回路８に外部から供給される信号で
ある。データの読出動作はこれらチップイネーブル信号
ＣＥ、出力イネーブル信号ＯＥおよびライトイネーブル
信号ＷＥ＿が高レベルに設定されるときに行われる。Ｎ
ＡＮＤ回路１２の出力信号はパワーダウン信号ＰＤＮ＿
として用いられる。このパワーダウン信号ＰＤＮ＿はパ
ルス信号ＡＴＤ＿の立ち下がり後に立ち上がり、出力デ
ータラッチ回路５がデータをラッチした後に立ち下が
る。このパワーダウン信号ＰＤＮ＿の立ち下がりタイミ
ングは遅延回路１１のインバータ数によって決定される
ため、インバータ数を必要に応じて調整すれば、デコー
ド回路２およびセンスアンプ回路４がディスエーブルさ
れるタイミングを読出データのラッチ直後に合わせるこ
とができる。
【００１５】ここで、上述のスタティックＲＡＭの読出
動作を図４に示すタイムチャートを参照して説明する。
動作を図４に示すタイムチャートを参照して説明する。
【００１６】この読出動作はライトイネーブル信号ＷＥ
＿、チップイネーブル信号ＣＥおよび出力イネーブル信
号ＯＥが高レベルに設定されたときに行われる。アドレ
ス信号ＡＤＲＳがアドレスバッファ１において更新され
ると、アドレス遷移検出器７がこれを検出して検出パル
ス信号ＡＴＤ＿を発生する。タイミング制御回路８はこ
の検出パルス信号ＡＴＤ＿に応答してパワーダウン信号
ＰＤＮ＿を立ち上げる。
＿、チップイネーブル信号ＣＥおよび出力イネーブル信
号ＯＥが高レベルに設定されたときに行われる。アドレ
ス信号ＡＤＲＳがアドレスバッファ１において更新され
ると、アドレス遷移検出器７がこれを検出して検出パル
ス信号ＡＴＤ＿を発生する。タイミング制御回路８はこ
の検出パルス信号ＡＴＤ＿に応答してパワーダウン信号
ＰＤＮ＿を立ち上げる。
【００１７】このパワーダウン信号ＰＤＮ＿の立ち上が
りに伴い、このアドレス信号ＡＤＲＳはデコード回路２
によってデコードされる。デコード回路２の行デコーダ
Ｘは行アドレス信号Ｘ−ＡＤＲＳで指定される行のメモ
リセルＭＣを駆動し、列デコーダＹは列アドレス信号Ｙ
−ＡＤＲＳで指定される列のトランスファーゲートＴＲ
Ｇを駆動する。このとき、プルアップ回路ＰＬはビット
線対Ｂ１−Ｂｍのビット線ＢＬおよびＢＬ＿をＶＤＤ電
位にプルアップする。各駆動メモリセルＭＣは自身の格
納データに対応してビット線ＢＬおよびＢＬ＿の一方を
ＶＤＤ電位からＶＳＳ電位に向かって変化させる。イネ
ーブル信号ＥＮはこの間に立ち下がり、センスアンプ回
路４を動作させる。各駆動トランスファゲートＴＲＧは
対応するセンスアンプＳＡに対応ビット線対の電位差を
供給し、このセンスアンプは供給された電位差を増幅
し、電位差に対応するデータＳＤをセンスする。イネー
ブル信号ＥＮはこのセンス後に立ち上がり、出力データ
ラッチ回路５にセンスデータをラッチさせる。パワーダ
ウン信号ＰＤＮ＿はこの出力データラッチ回路５のラッ
チ動作の完了に伴って立ち下がる。このパワーダウン信
号ＰＤＮ＿の立ち下がりにより、デコード回路２、セン
スアンプ回路４、プルアップ回路ＰＬが強制的にディス
エーブルされる。この状態はアドレス信号ＡＤＲＳの更
新が再びアドレス遷移検出器７によって検出されるまで
維持される。
りに伴い、このアドレス信号ＡＤＲＳはデコード回路２
によってデコードされる。デコード回路２の行デコーダ
Ｘは行アドレス信号Ｘ−ＡＤＲＳで指定される行のメモ
リセルＭＣを駆動し、列デコーダＹは列アドレス信号Ｙ
−ＡＤＲＳで指定される列のトランスファーゲートＴＲ
Ｇを駆動する。このとき、プルアップ回路ＰＬはビット
線対Ｂ１−Ｂｍのビット線ＢＬおよびＢＬ＿をＶＤＤ電
位にプルアップする。各駆動メモリセルＭＣは自身の格
納データに対応してビット線ＢＬおよびＢＬ＿の一方を
ＶＤＤ電位からＶＳＳ電位に向かって変化させる。イネ
ーブル信号ＥＮはこの間に立ち下がり、センスアンプ回
路４を動作させる。各駆動トランスファゲートＴＲＧは
対応するセンスアンプＳＡに対応ビット線対の電位差を
供給し、このセンスアンプは供給された電位差を増幅
し、電位差に対応するデータＳＤをセンスする。イネー
ブル信号ＥＮはこのセンス後に立ち上がり、出力データ
ラッチ回路５にセンスデータをラッチさせる。パワーダ
ウン信号ＰＤＮ＿はこの出力データラッチ回路５のラッ
チ動作の完了に伴って立ち下がる。このパワーダウン信
号ＰＤＮ＿の立ち下がりにより、デコード回路２、セン
スアンプ回路４、プルアップ回路ＰＬが強制的にディス
エーブルされる。この状態はアドレス信号ＡＤＲＳの更
新が再びアドレス遷移検出器７によって検出されるまで
維持される。
【００１８】以上のように本実施形態のスタティックＲ
ＡＭによれば、タイミング制御回路８が出力データラッ
チ回路５のラッチ動作完了に伴ってパワーダウン信号Ｐ
ＤＮ＿を立ち下げる。行デコーダＸがこれによりディス
エーブルされると、メモリセルアレイ３内のメモリセル
ＭＣが全く駆動されなくなる。従来のように、行デコー
ダＸがいずれかの行のメモリセルＭＣを駆動し続けると
すれば、電流がこれらメモリセルＭＣを介してビット線
対Ｂ１−Ｂｍに流れる。この電流による無駄な電力消費
は上述の行デコーダＸの停止により防止される。
ＡＭによれば、タイミング制御回路８が出力データラッ
チ回路５のラッチ動作完了に伴ってパワーダウン信号Ｐ
ＤＮ＿を立ち下げる。行デコーダＸがこれによりディス
エーブルされると、メモリセルアレイ３内のメモリセル
ＭＣが全く駆動されなくなる。従来のように、行デコー
ダＸがいずれかの行のメモリセルＭＣを駆動し続けると
すれば、電流がこれらメモリセルＭＣを介してビット線
対Ｂ１−Ｂｍに流れる。この電流による無駄な電力消費
は上述の行デコーダＸの停止により防止される。
【００１９】また、プルアップ回路ＰＬおよび列デコー
ダＹもこのパワーダウン信号ＰＤＮ＿の立ち下がりに伴
ってディスエーブルされる。この結果、プルアップ回路
ＰＬはビット線対Ｂ１−Ｂｍを電源端子ＶＤＤから電気
的に切り離し、列デコーダＹは全トランスファゲートＴ
ＲＧにビット線対Ｂ１−Ｂｍをセンスアンプ回路４から
電気的に切り離させる。すなわち、ビット線対Ｂ１−Ｂ
ｍは電源に対して完全にフローティング状態に設定され
るため、ビット線対Ｂ１−Ｂｍを介して流れる電流をよ
り確実に遮断できる。
ダＹもこのパワーダウン信号ＰＤＮ＿の立ち下がりに伴
ってディスエーブルされる。この結果、プルアップ回路
ＰＬはビット線対Ｂ１−Ｂｍを電源端子ＶＤＤから電気
的に切り離し、列デコーダＹは全トランスファゲートＴ
ＲＧにビット線対Ｂ１−Ｂｍをセンスアンプ回路４から
電気的に切り離させる。すなわち、ビット線対Ｂ１−Ｂ
ｍは電源に対して完全にフローティング状態に設定され
るため、ビット線対Ｂ１−Ｂｍを介して流れる電流をよ
り確実に遮断できる。
【００２０】さらに、センスアンプもこのパワーダウン
信号ＰＤＮ＿の立ち下がりに伴ってディスエーブルされ
る。この結果、センスアンプ回路４に流れる電流もなく
すことができる。
信号ＰＤＮ＿の立ち下がりに伴ってディスエーブルされ
る。この結果、センスアンプ回路４に流れる電流もなく
すことができる。
【００２１】ここで、本実施形態のスタティックＲＡＭ
および従来のスタティックＲＡＭにおいて５１２個のメ
モリセルをビット線対に接続し、これらメモリセルの一
つをワード線を介して駆動した場合にビット線対の一方
を介してこのメモリセルに流れる電流をシュミレートし
た結果を提示する。図６（ａ）は従来のスタティックＲ
ＡＭのワード線に供給される電圧の波形を示し、図６
（ｂ）は従来スタティックＲＡＭのメモリセルに流れる
電流の波形を示し、図６（ｃ）は本実施形態のスタティ
ックＲＡＭのワード線に供給される電圧の波形を示し、
図６（ｄ）は本実施形態のスタティックＲＡＭのメモリ
セルに流れる電流の波形を示す。図６（ｃ）に示すワー
ド線電圧の立ち下がりは、パワーダウン信号ＰＤＮ_ 信
号によって行デコーダがディスエーブルされたために生
じたものである。従来のスタティックＲＡＭでは、ワー
ド線電圧がこの時点以降においても持続的に高レベルに
維持されるため、メモリセル電流が増大する。これに対
して図１に示すスタティックＲＡＭでは、ワード線電圧
の立ち下がりからメモリセル電流が減少する。スタティ
ックＲＡＭのメモリ容量を例えば５１２Ｋビットに設定
した場合、リードサイクル内の平均消費電流は上述の実
施形態で全メモリセルあたり従来の２０から３０ｍＡの
半分以下である５から１０ｍＡ程度に低減される。
および従来のスタティックＲＡＭにおいて５１２個のメ
モリセルをビット線対に接続し、これらメモリセルの一
つをワード線を介して駆動した場合にビット線対の一方
を介してこのメモリセルに流れる電流をシュミレートし
た結果を提示する。図６（ａ）は従来のスタティックＲ
ＡＭのワード線に供給される電圧の波形を示し、図６
（ｂ）は従来スタティックＲＡＭのメモリセルに流れる
電流の波形を示し、図６（ｃ）は本実施形態のスタティ
ックＲＡＭのワード線に供給される電圧の波形を示し、
図６（ｄ）は本実施形態のスタティックＲＡＭのメモリ
セルに流れる電流の波形を示す。図６（ｃ）に示すワー
ド線電圧の立ち下がりは、パワーダウン信号ＰＤＮ_ 信
号によって行デコーダがディスエーブルされたために生
じたものである。従来のスタティックＲＡＭでは、ワー
ド線電圧がこの時点以降においても持続的に高レベルに
維持されるため、メモリセル電流が増大する。これに対
して図１に示すスタティックＲＡＭでは、ワード線電圧
の立ち下がりからメモリセル電流が減少する。スタティ
ックＲＡＭのメモリ容量を例えば５１２Ｋビットに設定
した場合、リードサイクル内の平均消費電流は上述の実
施形態で全メモリセルあたり従来の２０から３０ｍＡの
半分以下である５から１０ｍＡ程度に低減される。
【００２２】尚、本発明は上述の実施形態に限定され
ず、その要旨を逸脱しない範囲で様々に変形することが
できる。例えば図２に示す行デコーダＸの各ＡＮＤ回路
２１は例えば図５に示す回路に代えても良い。図５で
は、ワード線Ｗ１がこの回路によって駆動される。すな
わち、この回路は行アドレス信号Ｘ−ＡＤＲＳおよびそ
の反転信号Ｘ−ＡＤＲＳを受け取るよう接続されるＡＮ
Ｄ回路２２と、このＡＮＤ回路２２の出力信号をワード
線Ｗ１に供給するトランスファゲート２３と、ワード線
Ｗ１を基準電源端子ＶＳＳに電気的に接続するＮチャネ
ルトランジスタ２４と、パワーダウン信号ＰＤＮ＿を反
転するインバータ２５で構成される。トランスファゲー
ト２３はＡＮＤ回路２２の出力端およびワード線Ｗ１間
に接続されるＮおよびＰチャネルＭＯＳトランジスタ２
３Ａおよび２３Ｂで構成される。ＭＯＳトランジスタ２
３Ａはパワーダウン信号ＰＤＮ＿によって制御され、Ｍ
ＯＳトランジスタ２３Ｂおよび２４はこのパワーダウン
信号ＰＤＮ＿の反転信号によって制御される。このよう
な構成でも、上述した実施形態と同様の効果を得ること
ができる。さらに、図５に示す回路は列デコーダＹに適
用しても良い。
ず、その要旨を逸脱しない範囲で様々に変形することが
できる。例えば図２に示す行デコーダＸの各ＡＮＤ回路
２１は例えば図５に示す回路に代えても良い。図５で
は、ワード線Ｗ１がこの回路によって駆動される。すな
わち、この回路は行アドレス信号Ｘ−ＡＤＲＳおよびそ
の反転信号Ｘ−ＡＤＲＳを受け取るよう接続されるＡＮ
Ｄ回路２２と、このＡＮＤ回路２２の出力信号をワード
線Ｗ１に供給するトランスファゲート２３と、ワード線
Ｗ１を基準電源端子ＶＳＳに電気的に接続するＮチャネ
ルトランジスタ２４と、パワーダウン信号ＰＤＮ＿を反
転するインバータ２５で構成される。トランスファゲー
ト２３はＡＮＤ回路２２の出力端およびワード線Ｗ１間
に接続されるＮおよびＰチャネルＭＯＳトランジスタ２
３Ａおよび２３Ｂで構成される。ＭＯＳトランジスタ２
３Ａはパワーダウン信号ＰＤＮ＿によって制御され、Ｍ
ＯＳトランジスタ２３Ｂおよび２４はこのパワーダウン
信号ＰＤＮ＿の反転信号によって制御される。このよう
な構成でも、上述した実施形態と同様の効果を得ること
ができる。さらに、図５に示す回路は列デコーダＹに適
用しても良い。
【００２３】また、列デコーダＹおよびプルアップ回路
ＰＬを従来形式で構成し、これらに供給されるパワーダ
ウン信号ＰＤＮ＿を省略して良い。さらに、センスアン
プ回路４に供給されるパワーダウン信号ＰＤＮ＿につい
ても省略して良い。但し、このように行デコーダＸを列
デコーダＹ、プルアップ回路ＰＬ、センスアンプ回路４
と一緒にディスエーブルした方が無駄な電力消費を効果
的に低減できる。
ＰＬを従来形式で構成し、これらに供給されるパワーダ
ウン信号ＰＤＮ＿を省略して良い。さらに、センスアン
プ回路４に供給されるパワーダウン信号ＰＤＮ＿につい
ても省略して良い。但し、このように行デコーダＸを列
デコーダＹ、プルアップ回路ＰＬ、センスアンプ回路４
と一緒にディスエーブルした方が無駄な電力消費を効果
的に低減できる。
【００２４】
【発明の効果】以上のように本発明によれば、データの
読出動作において無駄な電力消費を低減できる半導体記
憶装置を提供することができる。
読出動作において無駄な電力消費を低減できる半導体記
憶装置を提供することができる。
【図１】本発明の一実施形態に係るスタティックＲＡＭ
の概略的な構成を示す図である。
の概略的な構成を示す図である。
【図２】図１に示すスタティックＲＡＭの一部を詳細に
示す図である。
示す図である。
【図３】図１に示すタイミング制御回路に設けられるパ
ワーダウン信号発生回路の構成例を示す図である。
ワーダウン信号発生回路の構成例を示す図である。
【図４】図１に示すスタティックＲＡＭの動作を示すタ
イムチャートである。
イムチャートである。
【図５】図２に示す行デコーダに設けられたＡＮＤ回路
の変形例を示す図である。
の変形例を示す図である。
【図６】図１に示すスタティックＲＡＭと従来のスタテ
ィックＲＡＭとの電力消費の差を説明するための図であ
る。
ィックＲＡＭとの電力消費の差を説明するための図であ
る。
【図７】一般的な半導体記憶装置のリードサイクルを説
明するための図である。
明するための図である。
１…アドレスバッファ ２…デコード回路 ３…メモリセルアレイ ４…センスアンプ回路 ５…出力データラッチ回路 ６…スイッチ回路 ７…アドレス遷移検出器 ８…タイミング制御回路 １０…パワーダウン信号発生回路 ＭＣ…メモリセル ＰＬ…プルアップ回路
Claims (5)
- 【請求項１】 複数のメモリセルと、所定サイクルで更
新されるアドレス信号をデコードして前記複数のメモリ
セルのうちの一つを駆動するデコーダと、このデコーダ
によって駆動されたメモリセルから読出されるデータを
ラッチして外部に出力する出力回路と、前記所定サイク
ルの期間において読出データのラッチ後デコーダをディ
スエーブルする制御手段を備えることを特徴とする半導
体記憶装置。 - 【請求項２】 前記複数のメモリセルはスタティックメ
モリセルであり、前記出力回路は前記複数のメモリセル
に共通に接続されるビット線対と、これらビット線対を
所定電位にプルアップするプルアップ手段と、前記デコ
ーダによって駆動されたメモリセルに格納されたデータ
に対応して前記ビット線対に設定される電位差を増幅す
るセンスアンプを含むことを特徴とする請求項１に記載
の半導体記憶装置。 - 【請求項３】 前記制御手段は前記デコーダと共に前記
センスアンプをディスエーブルする手段を含むことを特
徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記制御手段は前記デコーダと共にプル
アップ手段をディスエーブルする手段を含むことを特徴
とする請求項２に記載の半導体記憶装置。 - 【請求項５】 前記制御手段はアドレス信号の更新を検
出する遷移検出器と、この遷移検出器からの検出信号を
所定時間だけ遅延させて前記デコーダのディスエーブル
タイミングを決定するタイマ回路とを含むことを特徴と
する請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8214607A JPH1055678A (ja) | 1996-08-14 | 1996-08-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8214607A JPH1055678A (ja) | 1996-08-14 | 1996-08-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055678A true JPH1055678A (ja) | 1998-02-24 |
Family
ID=16658523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8214607A Pending JPH1055678A (ja) | 1996-08-14 | 1996-08-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1055678A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431304B1 (ko) * | 2002-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 판독 특성을 개선한 스태틱 랜덤 엑세스 메모리 |
| KR100702299B1 (ko) * | 1999-06-29 | 2007-03-30 | 주식회사 하이닉스반도체 | 컬럼 패스 회로 |
-
1996
- 1996-08-14 JP JP8214607A patent/JPH1055678A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702299B1 (ko) * | 1999-06-29 | 2007-03-30 | 주식회사 하이닉스반도체 | 컬럼 패스 회로 |
| KR100431304B1 (ko) * | 2002-06-28 | 2004-05-12 | 주식회사 하이닉스반도체 | 판독 특성을 개선한 스태틱 랜덤 엑세스 메모리 |
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