JPH1055679A - 入力回路 - Google Patents
入力回路Info
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- JPH1055679A JPH1055679A JP8210170A JP21017096A JPH1055679A JP H1055679 A JPH1055679 A JP H1055679A JP 8210170 A JP8210170 A JP 8210170A JP 21017096 A JP21017096 A JP 21017096A JP H1055679 A JPH1055679 A JP H1055679A
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- power supply
- potential
- supply terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 入力端子に電源電圧以上の電位が加わった場
合に電源電圧の供給または遮断の如何に関わらず内部素
子の破壊を保護しつつ電源電圧または入力端子の定常電
流を遮断すること。 【解決手段】 電源電圧以上の入力信号が印加される入
力端子１に接続された２つのバイポーラトランジスタ
３、６に、電源端子ＶDD及び接地端子との電流ルートを
遮断する手段としてＰＭＯＳトランジスタ７、ＮＭＯＳ
トランジスタ９を設けることにより、前記電源電圧以上
の信号に対する素子の破壊を防止しつつ、電源電圧から
入力端子及び接地端子に流れる電流を遮断する。
合に電源電圧の供給または遮断の如何に関わらず内部素
子の破壊を保護しつつ電源電圧または入力端子の定常電
流を遮断すること。 【解決手段】 電源電圧以上の入力信号が印加される入
力端子１に接続された２つのバイポーラトランジスタ
３、６に、電源端子ＶDD及び接地端子との電流ルートを
遮断する手段としてＰＭＯＳトランジスタ７、ＮＭＯＳ
トランジスタ９を設けることにより、前記電源電圧以上
の信号に対する素子の破壊を防止しつつ、電源電圧から
入力端子及び接地端子に流れる電流を遮断する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路間をデー
タ転送する際に、データ信号の受送信を取り扱うために
利用される入力回路及び出力回路のうち、特に入力回路
に関するものである。
タ転送する際に、データ信号の受送信を取り扱うために
利用される入力回路及び出力回路のうち、特に入力回路
に関するものである。
【０００２】
【従来の技術】一般に、この種の入力回路は、異なる集
積回路間をバスラインなどの伝送路でデータ転送する場
合に、特にデータ信号を受信するための手段として利用
されている。論理信号転送の場合、ハイ・レベルまたは
ロー・レベルのいずれかの信号が受信される。従って、
入力回路には、他集積回路からのデータ信号を受信する
入力端子と、そのデータ信号を自集積回路内部に伝搬す
るための出力端子が必ず存在する。
積回路間をバスラインなどの伝送路でデータ転送する場
合に、特にデータ信号を受信するための手段として利用
されている。論理信号転送の場合、ハイ・レベルまたは
ロー・レベルのいずれかの信号が受信される。従って、
入力回路には、他集積回路からのデータ信号を受信する
入力端子と、そのデータ信号を自集積回路内部に伝搬す
るための出力端子が必ず存在する。
【０００３】また、論理信号のデータ転送に対しては、
信号のハイ・レベルまたはロー・レベルを識別するため
のレベル規格が必ず定義されている。従って、集積回路
間をデータ転送する場合は、いかなる場合でも定められ
た規格を逸脱することなしに転送を行わなければならな
い。いま、データ転送規格の一例としてＴｒａｎｓｉｓ
ｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ（以下、Ｔ
ＴＬと略す）インタフェース規格を例に挙げると、転送
信号ハイ・レベルの最小値（以下、ＶＯHMINと略す）は
２．４Ｖと定義されている。また、転送信号ロー・レベ
ルの最大値（以下、ＶＯLMAXと略す）は０．４Ｖと定義
されている。
信号のハイ・レベルまたはロー・レベルを識別するため
のレベル規格が必ず定義されている。従って、集積回路
間をデータ転送する場合は、いかなる場合でも定められ
た規格を逸脱することなしに転送を行わなければならな
い。いま、データ転送規格の一例としてＴｒａｎｓｉｓ
ｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ（以下、Ｔ
ＴＬと略す）インタフェース規格を例に挙げると、転送
信号ハイ・レベルの最小値（以下、ＶＯHMINと略す）は
２．４Ｖと定義されている。また、転送信号ロー・レベ
ルの最大値（以下、ＶＯLMAXと略す）は０．４Ｖと定義
されている。
【０００４】しかしながら、ＴＴＬインタフェースにお
ける転送信号ハイ・レベルの最大値（以下、ＶＯHMAXと
略す）とロー・レベルの最小値（以下、ＶＯLMINと略
す）は定義されていない。、従って、ほとんどのＶＯHM
AXは集積回路電源電位の最大値あるいはそれに近い値に
なり、またほとんどのＶＯLMINは集積回路の接地電位あ
るいはそれに近い値になっている。このＶＯHMAXとＶＯ
LMINの未定義に対しては、過去からよく利用されている
ＣＭＯＳインタフェースでも同様のことが言え、その極
限値は先に示したＴＴＬインタフェースの場合と同様、
集積回路の電源電位と接地電位に追従した値となってい
るのが一般的である。
ける転送信号ハイ・レベルの最大値（以下、ＶＯHMAXと
略す）とロー・レベルの最小値（以下、ＶＯLMINと略
す）は定義されていない。、従って、ほとんどのＶＯHM
AXは集積回路電源電位の最大値あるいはそれに近い値に
なり、またほとんどのＶＯLMINは集積回路の接地電位あ
るいはそれに近い値になっている。このＶＯHMAXとＶＯ
LMINの未定義に対しては、過去からよく利用されている
ＣＭＯＳインタフェースでも同様のことが言え、その極
限値は先に示したＴＴＬインタフェースの場合と同様、
集積回路の電源電位と接地電位に追従した値となってい
るのが一般的である。
【０００５】しかしながら、集積回路微細化の進化とと
もに集積回路に供給される電源電位も低下し、低減を行
わない電源電圧を供給した場合は、集積回路を構成して
いる素子の破壊を引き起こす。そのため、集積回路の微
細化には必ず電源電位の低下を伴い、同時に集積回路間
のデータ転送は、異なる電源電位を持つ集積回路（例え
ば、５（Ｖ）電源と３（Ｖ）電源）間にて行われる場合
が出てくるようになった。
もに集積回路に供給される電源電位も低下し、低減を行
わない電源電圧を供給した場合は、集積回路を構成して
いる素子の破壊を引き起こす。そのため、集積回路の微
細化には必ず電源電位の低下を伴い、同時に集積回路間
のデータ転送は、異なる電源電位を持つ集積回路（例え
ば、５（Ｖ）電源と３（Ｖ）電源）間にて行われる場合
が出てくるようになった。
【０００６】ところが、先に説明したＴＴＬインタフェ
ースの例のように、データ転送には最低限ＶＯHMINとＶ
ＯLMAXの規格を満足しているのであれば何の問題もな
い。従って、特に規格が定義されていないＶＯHMAX対し
ては、５（Ｖ）電源電位に近いレベルと３（Ｖ）電源に
近いレベルが共存する問題が出てきた。
ースの例のように、データ転送には最低限ＶＯHMINとＶ
ＯLMAXの規格を満足しているのであれば何の問題もな
い。従って、特に規格が定義されていないＶＯHMAX対し
ては、５（Ｖ）電源電位に近いレベルと３（Ｖ）電源に
近いレベルが共存する問題が出てきた。
【０００７】先に示した説明のように、例えば３（Ｖ）
電源を持つ集積回路が５（Ｖ）の電源電位を供給された
場合は素子破壊を引き起こす。一方、３（Ｖ）電源を持
つ集積回路が５（Ｖ）またはそれに近いＶＯHMAXの信号
を受信した場合、３（Ｖ）電源を持つ集積回路の入力回
路において、回路を構成している素子の破壊を引き起こ
す。そのため、低い電源電位、例えば３（Ｖ）電源を有
する集積回路は、入力回路において、例えば５（Ｖ）電
源を有する集積回路のデータ信号を素子の破壊なしに受
信できる必要性が出てきた。
電源を持つ集積回路が５（Ｖ）の電源電位を供給された
場合は素子破壊を引き起こす。一方、３（Ｖ）電源を持
つ集積回路が５（Ｖ）またはそれに近いＶＯHMAXの信号
を受信した場合、３（Ｖ）電源を持つ集積回路の入力回
路において、回路を構成している素子の破壊を引き起こ
す。そのため、低い電源電位、例えば３（Ｖ）電源を有
する集積回路は、入力回路において、例えば５（Ｖ）電
源を有する集積回路のデータ信号を素子の破壊なしに受
信できる必要性が出てきた。
【０００８】この自集積回路電源電位以上の信号レベル
を受信するための入力回路の対策としては既にいくつか
の提案がなされており、以下に過去において提案された
例を示す。
を受信するための入力回路の対策としては既にいくつか
の提案がなされており、以下に過去において提案された
例を示す。
【０００９】図３はＣＭＯＳ集積回路に搭載されている
入力回路の従来の一例である。図３において、入力端子
１にＮＭＯＳトランジスタ１３のドレインが接続されて
いる。ＮＭＯＳトランジスタ１３のソースにはＰＭＯＳ
トランジスタ４のゲートとＮＭＯＳトランジスタ５のゲ
ートが接続されている。ＰＭＯＳトランジスタ４のドレ
インとＮＭＯＳトランジスタ５のドレインは出力端子２
に接続されている。ＮＭＯＳトランジスタ１３のゲート
とＰＭＯＳトランジスタ４のソースとが電源端子ＶDDに
接続され、ＮＭＯＳトランジスタ５のソースは接地され
ている。１５は抵抗素子である。
入力回路の従来の一例である。図３において、入力端子
１にＮＭＯＳトランジスタ１３のドレインが接続されて
いる。ＮＭＯＳトランジスタ１３のソースにはＰＭＯＳ
トランジスタ４のゲートとＮＭＯＳトランジスタ５のゲ
ートが接続されている。ＰＭＯＳトランジスタ４のドレ
インとＮＭＯＳトランジスタ５のドレインは出力端子２
に接続されている。ＮＭＯＳトランジスタ１３のゲート
とＰＭＯＳトランジスタ４のソースとが電源端子ＶDDに
接続され、ＮＭＯＳトランジスタ５のソースは接地され
ている。１５は抵抗素子である。
【００１０】いま、図３において、電源端子ＶDDに３
（Ｖ）が供給され、かつ入力端子１に他集積回路からの
信号ハイ・レベルである５（Ｖ）が印加されている状態
を仮定する。この場合、ＮＭＯＳトランジスタ１３のド
レインには５（Ｖ）の電位が印加されておりながら、Ｎ
ＭＯＳトランジスタ１３のゲートには３（Ｖ）が供給さ
れているため、導通状態であるＮＭＯＳトランジスタ１
３のソース電位は３（Ｖ）からＶTNだけ降下した電位ま
で降下する。ここで、ＶTNはＮＭＯＳトランジスタ１３
のしきい値である。
（Ｖ）が供給され、かつ入力端子１に他集積回路からの
信号ハイ・レベルである５（Ｖ）が印加されている状態
を仮定する。この場合、ＮＭＯＳトランジスタ１３のド
レインには５（Ｖ）の電位が印加されておりながら、Ｎ
ＭＯＳトランジスタ１３のゲートには３（Ｖ）が供給さ
れているため、導通状態であるＮＭＯＳトランジスタ１
３のソース電位は３（Ｖ）からＶTNだけ降下した電位ま
で降下する。ここで、ＶTNはＮＭＯＳトランジスタ１３
のしきい値である。
【００１１】従って、ＰＭＯＳトランジスタ４とＮＭＯ
Ｓトランジスタ５のゲート端子には（３（Ｖ）−ＶTN）
の電位しか与えられず、このためＰＭＯＳトランジスタ
４とＮＭＯＳトランジスタ５のゲート酸化膜の破壊は起
こらない。通常、ＮＭＯＳトランジスタ１３のしきい値
ＶTNはゼロに設定することが多い。そのため、ＰＭＯＳ
トランジスタ４とＮＭＯＳトランジスタ５のゲートには
電源端子ＶDDから電位降下のない３（Ｖ）の電位が与え
られることになる。この状態ではＰＭＯＳトランジスタ
４が開放で、かつＮＭＯＳトランジスタ５は導通状態と
なり、従って出力端子２は接地電位に等しいロー・レベ
ルに変換されたレベルが保持され、このレベルはそのま
ま出力端子２に接続される集積回路の内部回路に伝搬さ
れる。
Ｓトランジスタ５のゲート端子には（３（Ｖ）−ＶTN）
の電位しか与えられず、このためＰＭＯＳトランジスタ
４とＮＭＯＳトランジスタ５のゲート酸化膜の破壊は起
こらない。通常、ＮＭＯＳトランジスタ１３のしきい値
ＶTNはゼロに設定することが多い。そのため、ＰＭＯＳ
トランジスタ４とＮＭＯＳトランジスタ５のゲートには
電源端子ＶDDから電位降下のない３（Ｖ）の電位が与え
られることになる。この状態ではＰＭＯＳトランジスタ
４が開放で、かつＮＭＯＳトランジスタ５は導通状態と
なり、従って出力端子２は接地電位に等しいロー・レベ
ルに変換されたレベルが保持され、このレベルはそのま
ま出力端子２に接続される集積回路の内部回路に伝搬さ
れる。
【００１２】一方、図３において、電源端子ＶDDに３
（Ｖ）が供給され、かつ入力端子１に他集積回路からの
信号ロー・レベルである接地電位が印加されている状態
を仮定する。この場合、ＮＭＯＳトランジスタ１３のド
レインには接地電位が印加され、かつＮＭＯＳトランジ
スタ１３のゲートには３（Ｖ）が供給されているため、
導通状態であるＮＭＯＳトランジスタ１３のソース電位
はドレイン電位と等しい電位になる。従って、ＰＭＯＳ
トランジスタ４とＮＭＯＳトランジスタ５のゲート端子
には接地電位が与えられることになり、このためＰＭＯ
Ｓトランジスタ４とＮＭＯＳトランジスタ５のゲート酸
化膜の破壊は起こらない。この状態ではＰＭＯＳトラン
ジスタ４が導通で、かつＮＭＯＳトランジスタ５は開放
状態となる。従って、出力端子２は電源端子ＶDDの電位
に等しい３（Ｖ）のハイ・レベルに変換されたレベルが
保持され、このレベルはそのまま出力端子２に接続され
る集積回路の内部回路に伝搬される。
（Ｖ）が供給され、かつ入力端子１に他集積回路からの
信号ロー・レベルである接地電位が印加されている状態
を仮定する。この場合、ＮＭＯＳトランジスタ１３のド
レインには接地電位が印加され、かつＮＭＯＳトランジ
スタ１３のゲートには３（Ｖ）が供給されているため、
導通状態であるＮＭＯＳトランジスタ１３のソース電位
はドレイン電位と等しい電位になる。従って、ＰＭＯＳ
トランジスタ４とＮＭＯＳトランジスタ５のゲート端子
には接地電位が与えられることになり、このためＰＭＯ
Ｓトランジスタ４とＮＭＯＳトランジスタ５のゲート酸
化膜の破壊は起こらない。この状態ではＰＭＯＳトラン
ジスタ４が導通で、かつＮＭＯＳトランジスタ５は開放
状態となる。従って、出力端子２は電源端子ＶDDの電位
に等しい３（Ｖ）のハイ・レベルに変換されたレベルが
保持され、このレベルはそのまま出力端子２に接続され
る集積回路の内部回路に伝搬される。
【００１３】しかしながら、図３に示した第１の従来例
は以下に示す２つの問題点があった。第１の問題点は、
ＮＭＯＳトランジスタ１３の素子サイズが極めて大き
く、入力回路を構成する素子面積が大きい。一般に、Ｍ
ＯＳトランジスタはゲート幅の拡大とともに導通時の抵
抗値が低下するが、図３に示す回路におけるＮＭＯＳト
ランジスタ１３の場合、導通時の抵抗値が大きいと、入
力端子１に印加されるハイ・レベルからロー・レベルの
変化またはロー・レベルからハイ・レベルの変化に要す
る時間が大きくなり高速に動作することができない。ま
た、その変化時間は、ＮＭＯＳトランジスタ１３の導通
時のソース・ドレイン間抵抗値に比例する。従って、Ｎ
ＭＯＳトランジスタ１３のソース・ドレイン間における
導通時の抵抗値はできる限り低い値であることが望まし
く、そのためにはＮＭＯＳトランジスタ１３のゲート幅
を大きくする必要があった。
は以下に示す２つの問題点があった。第１の問題点は、
ＮＭＯＳトランジスタ１３の素子サイズが極めて大き
く、入力回路を構成する素子面積が大きい。一般に、Ｍ
ＯＳトランジスタはゲート幅の拡大とともに導通時の抵
抗値が低下するが、図３に示す回路におけるＮＭＯＳト
ランジスタ１３の場合、導通時の抵抗値が大きいと、入
力端子１に印加されるハイ・レベルからロー・レベルの
変化またはロー・レベルからハイ・レベルの変化に要す
る時間が大きくなり高速に動作することができない。ま
た、その変化時間は、ＮＭＯＳトランジスタ１３の導通
時のソース・ドレイン間抵抗値に比例する。従って、Ｎ
ＭＯＳトランジスタ１３のソース・ドレイン間における
導通時の抵抗値はできる限り低い値であることが望まし
く、そのためにはＮＭＯＳトランジスタ１３のゲート幅
を大きくする必要があった。
【００１４】第２の問題点は、図３において入力端子１
に電源端子ＶDDの電位よりも高い値が印加されている場
合で、かつ電源端子ＶDDに供給されている電位が遮断さ
れた場合、ＮＭＯＳトランジスタ１３のソース端子は先
に説明したような降圧電位（ＶDD−ＶTN）を出力するこ
とができず、入力端子１と同電位が伝搬される問題点が
あった。この場合、ＰＭＯＳトランジスタ４とＮＭＯＳ
トランジスタ５のゲート端子には、電源端子ＶDDより高
い、入力端子１に印加されている電位が伝搬されること
になり、ＰＭＯＳトランジスタ４とＮＭＯＳトランジス
タ５のゲート酸化膜が破壊される現象が起こつた。
に電源端子ＶDDの電位よりも高い値が印加されている場
合で、かつ電源端子ＶDDに供給されている電位が遮断さ
れた場合、ＮＭＯＳトランジスタ１３のソース端子は先
に説明したような降圧電位（ＶDD−ＶTN）を出力するこ
とができず、入力端子１と同電位が伝搬される問題点が
あった。この場合、ＰＭＯＳトランジスタ４とＮＭＯＳ
トランジスタ５のゲート端子には、電源端子ＶDDより高
い、入力端子１に印加されている電位が伝搬されること
になり、ＰＭＯＳトランジスタ４とＮＭＯＳトランジス
タ５のゲート酸化膜が破壊される現象が起こつた。
【００１５】このような問題点を解決するため、ＢｉＣ
ＭＯＳ集積回路技術を応用した入力回路が提案されてお
り、以下にその一例を説明する。図４はＢｉＣＭＯＳ集
積回路技術を応用した入力回路を示す第２の例である。
図４において、入力端子１にＰＮＰ型バイポーラトラン
ジスタ（以下、ＰＮＰトランジスタと略す）３のべース
が接続されている。ＰＮＰトランジスタ３のコレクタに
はＰＭＯＳトランジスタ４のゲートとＮＭＯＳトランジ
スタ５のゲートと抵抗素子１４の一方の端子が接続され
ている。ＰＭＯＳトランジスタ４のドレインとＮＭＯＳ
トランジスタ５のドレインが出力端子２に接続され、抵
抗素子１４の他方の端子とＰＭＯＳトランジスタ４のソ
ースが電源端子ＶDDに接続されている。ＰＮＰトランジ
スタ３のコレクタとＮＭＯＳトランジスタ５のソースは
接地されている。
ＭＯＳ集積回路技術を応用した入力回路が提案されてお
り、以下にその一例を説明する。図４はＢｉＣＭＯＳ集
積回路技術を応用した入力回路を示す第２の例である。
図４において、入力端子１にＰＮＰ型バイポーラトラン
ジスタ（以下、ＰＮＰトランジスタと略す）３のべース
が接続されている。ＰＮＰトランジスタ３のコレクタに
はＰＭＯＳトランジスタ４のゲートとＮＭＯＳトランジ
スタ５のゲートと抵抗素子１４の一方の端子が接続され
ている。ＰＭＯＳトランジスタ４のドレインとＮＭＯＳ
トランジスタ５のドレインが出力端子２に接続され、抵
抗素子１４の他方の端子とＰＭＯＳトランジスタ４のソ
ースが電源端子ＶDDに接続されている。ＰＮＰトランジ
スタ３のコレクタとＮＭＯＳトランジスタ５のソースは
接地されている。
【００１６】いま、図４において、図３の例の場合と同
様に、電源端子ＶDDに３（Ｖ）が供給されかつ入力端子
１に他集積回路からの信号ハイ・レベルである５（Ｖ）
が印加されている状態を仮定する。この場合、ＰＮＰト
ランジスタ３のベース・エミッタ間は逆バイアス状態と
なるため、入力端子１の電位はＰＮＰトランジスタ３の
エミッタには伝搬されない。従って、ＰＭＯＳトランジ
スタ４のゲートとＮＭＯＳトランジスタ５のゲートに
は、抵抗素子１４によって電源端子ＶDDと同等の電位３
（Ｖ）が供給される。そのため、ＰＭＯＳトランジスタ
４とＮＭＯＳトランジスタ５のゲート酸化膜の破壊は起
こらない。この状態では、ＰＭＯＳトランジスタ４が開
放で、かつＮＭＯＳトランジスタ５は導通状態となる。
従って、出力端子２は接地電位に等しいロー・レベルに
変換されたレベルが保持され、このレベルはそのまま出
力端子２に接続される集積回路の内部回路に伝搬され
る。
様に、電源端子ＶDDに３（Ｖ）が供給されかつ入力端子
１に他集積回路からの信号ハイ・レベルである５（Ｖ）
が印加されている状態を仮定する。この場合、ＰＮＰト
ランジスタ３のベース・エミッタ間は逆バイアス状態と
なるため、入力端子１の電位はＰＮＰトランジスタ３の
エミッタには伝搬されない。従って、ＰＭＯＳトランジ
スタ４のゲートとＮＭＯＳトランジスタ５のゲートに
は、抵抗素子１４によって電源端子ＶDDと同等の電位３
（Ｖ）が供給される。そのため、ＰＭＯＳトランジスタ
４とＮＭＯＳトランジスタ５のゲート酸化膜の破壊は起
こらない。この状態では、ＰＭＯＳトランジスタ４が開
放で、かつＮＭＯＳトランジスタ５は導通状態となる。
従って、出力端子２は接地電位に等しいロー・レベルに
変換されたレベルが保持され、このレベルはそのまま出
力端子２に接続される集積回路の内部回路に伝搬され
る。
【００１７】一方、図４において、電源端子ＶDDに３
（Ｖ）が供給され、かつ入力端子１に他集積回路からの
信号ロー・レベルである接地電位が印加されている状態
を仮定する。この場合、ＰＮＰトランジスタ３のベース
には接地電位が印加され、かつＰＮＰトランジスタ３の
エミッタには抵抗素子１４を介して電源端子の電位３
（Ｖ）が供給されているため、ＰＮＰトランジスタ３は
導通状態となる。従って、ＰＭＯＳトランジスタ４とＮ
ＭＯＳトランジスタ５のゲート端子には接地電位に近い
電位が与えられることになる。このため、ＰＭＯＳトラ
ンジスタ４とＮＭＯＳトランジスタ５のゲート酸化膜の
破壊は起こらない。この状態では、ＰＭＯＳトランジス
タ４が導通で、かつＮＭＯＳトランジスタ５は開放状態
となる。従つて、出力端子２は電源端子ＶDDの電位に等
しい３（Ｖ）のハイ・レベルに変換されたレベルが保持
され、このレベルはそのまま出力端子２に接続される集
積回路の内部回路に伝搬される。
（Ｖ）が供給され、かつ入力端子１に他集積回路からの
信号ロー・レベルである接地電位が印加されている状態
を仮定する。この場合、ＰＮＰトランジスタ３のベース
には接地電位が印加され、かつＰＮＰトランジスタ３の
エミッタには抵抗素子１４を介して電源端子の電位３
（Ｖ）が供給されているため、ＰＮＰトランジスタ３は
導通状態となる。従って、ＰＭＯＳトランジスタ４とＮ
ＭＯＳトランジスタ５のゲート端子には接地電位に近い
電位が与えられることになる。このため、ＰＭＯＳトラ
ンジスタ４とＮＭＯＳトランジスタ５のゲート酸化膜の
破壊は起こらない。この状態では、ＰＭＯＳトランジス
タ４が導通で、かつＮＭＯＳトランジスタ５は開放状態
となる。従つて、出力端子２は電源端子ＶDDの電位に等
しい３（Ｖ）のハイ・レベルに変換されたレベルが保持
され、このレベルはそのまま出力端子２に接続される集
積回路の内部回路に伝搬される。
【００１８】この図４に示した第２の従来例が、図３に
示した第１の従来例の２つの問題点を解決できることを
以下で説明する。図３に示した第１の従来例においてＮ
ＭＯＳトランジスタ１３の素子が占有する面積は１１
７．２μｍ×１００μｍ＝１１７２０μｍ2 である。こ
れに対し、図４に示した第２の例におけるＰＮＰトラン
ジスタ３と抵抗素子１４の占有する面積はＰＮＰトラン
ジスタ３と抵抗素子１４との分離領域を含めても１７×
４９μｍ＝８３３μｍ2 であり、ＮＭＯＳトランジスタ
１３のおよそ７％程度の占有面積に留まっている。
示した第１の従来例の２つの問題点を解決できることを
以下で説明する。図３に示した第１の従来例においてＮ
ＭＯＳトランジスタ１３の素子が占有する面積は１１
７．２μｍ×１００μｍ＝１１７２０μｍ2 である。こ
れに対し、図４に示した第２の例におけるＰＮＰトラン
ジスタ３と抵抗素子１４の占有する面積はＰＮＰトラン
ジスタ３と抵抗素子１４との分離領域を含めても１７×
４９μｍ＝８３３μｍ2 であり、ＮＭＯＳトランジスタ
１３のおよそ７％程度の占有面積に留まっている。
【００１９】ここで、ＮＭＯＳトランジスタ１３のゲー
卜長及びゲート幅はそれぞれ１．８μｍと１２７２μｍ
である。また、ＰＮＰトランジスタ３のエミッタ面積は
３×３μｍ2 であり、抵抗素子１４は１０ｋΩである。
これらのことから、第１の従来例におけるＮＭＯＳトラ
ンジスタ１３の素子占有面積が大きいという問題点が、
第２の従来例においては解決されていることが理解でき
る。
卜長及びゲート幅はそれぞれ１．８μｍと１２７２μｍ
である。また、ＰＮＰトランジスタ３のエミッタ面積は
３×３μｍ2 であり、抵抗素子１４は１０ｋΩである。
これらのことから、第１の従来例におけるＮＭＯＳトラ
ンジスタ１３の素子占有面積が大きいという問題点が、
第２の従来例においては解決されていることが理解でき
る。
【００２０】次に、図４において、入力端子１に電源端
子ＶDDの値よりも大きい値が印加されている場合で、か
つ電源端子ＶDDに供給されている電位が遮断された場合
を考える。この状態においては、ＰＮＰトランジスタ３
のべース・エミッタ間は逆バイアス状態のため、入力端
子から電源端子ＶDDヘの電流ルートは形成されない。従
って、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ
５のゲート端子には、電源端子より高い入力端子１に印
加されている電位が伝搬されることはない。すなわち、
ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５のゲ
ート酸化膜が破壊される現象は起こらない。
子ＶDDの値よりも大きい値が印加されている場合で、か
つ電源端子ＶDDに供給されている電位が遮断された場合
を考える。この状態においては、ＰＮＰトランジスタ３
のべース・エミッタ間は逆バイアス状態のため、入力端
子から電源端子ＶDDヘの電流ルートは形成されない。従
って、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ
５のゲート端子には、電源端子より高い入力端子１に印
加されている電位が伝搬されることはない。すなわち、
ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５のゲ
ート酸化膜が破壊される現象は起こらない。
【００２１】なお、ＰＮＰトランジスタ３はラテラル型
ＰＮＰトランジスタを使用しており、特長はベースから
エミッタヘ印加できる耐久電圧とベースからコレクタヘ
印加できる耐久電圧が大きく、およそ１０ないし２０
（Ｖ）もの値を得ることができることに加え、通常のＢ
ｉＣＭＯＳプロセスにて容易に製造できる長所がある。
ＰＮＰトランジスタを使用しており、特長はベースから
エミッタヘ印加できる耐久電圧とベースからコレクタヘ
印加できる耐久電圧が大きく、およそ１０ないし２０
（Ｖ）もの値を得ることができることに加え、通常のＢ
ｉＣＭＯＳプロセスにて容易に製造できる長所がある。
【００２２】
【発明が解決しようとする課題】上述した図４に示す第
２の従来例における入力回路は、入力端子１にＰＮＰト
ランジスタのベースを接続し、かつ電源端子ＶDDとの間
に抵抗素子１４を介してＰＮＰトランジスタ３のエミッ
タを接続することで、入力端子１に電源端子ＶDDよりも
高いハイ・レベルの信号が印加された場合で、かつ電源
端子ＶDDの電位が遮断された場合でも、ＰＭＯＳトラン
ジスタ４とＮＭＯＳトランジスタ５のゲート酸化膜が破
壊される現象を抑えている。しかしながら、上記第２の
従来例は、電源端子ＶDDから接地端子及び入力端子への
２つの電流ルートが存在するという問題点があった。
２の従来例における入力回路は、入力端子１にＰＮＰト
ランジスタのベースを接続し、かつ電源端子ＶDDとの間
に抵抗素子１４を介してＰＮＰトランジスタ３のエミッ
タを接続することで、入力端子１に電源端子ＶDDよりも
高いハイ・レベルの信号が印加された場合で、かつ電源
端子ＶDDの電位が遮断された場合でも、ＰＭＯＳトラン
ジスタ４とＮＭＯＳトランジスタ５のゲート酸化膜が破
壊される現象を抑えている。しかしながら、上記第２の
従来例は、電源端子ＶDDから接地端子及び入力端子への
２つの電流ルートが存在するという問題点があった。
【００２３】初めに、電源端子ＶDDから接地端子への第
１の電流ルートについて説明する。いま、図４において
入力端子１に他集積回路からのロー・レベルが印加され
ている状態と仮定した場合、ＰＮＰトランジスタ３は導
通状態であるため、電源端子ＶDDと接地端子との間には
抵抗素子１４を介した第１の電流ルートが存在する。通
常、抵抗素子１４の抵抗値は１ｋΩから１０ｋΩの範囲
に設定されているため、第１の電流ルートを流れる電流
は電源電位ＶDDを３（Ｖ）と仮定した場合、０．３（ｍ
Ａ）ないし３（ｍＡ）の電流が定常的に流れる。
１の電流ルートについて説明する。いま、図４において
入力端子１に他集積回路からのロー・レベルが印加され
ている状態と仮定した場合、ＰＮＰトランジスタ３は導
通状態であるため、電源端子ＶDDと接地端子との間には
抵抗素子１４を介した第１の電流ルートが存在する。通
常、抵抗素子１４の抵抗値は１ｋΩから１０ｋΩの範囲
に設定されているため、第１の電流ルートを流れる電流
は電源電位ＶDDを３（Ｖ）と仮定した場合、０．３（ｍ
Ａ）ないし３（ｍＡ）の電流が定常的に流れる。
【００２４】次に、電源端子ＶDDから入力端子１への第
２の電流ルートについて説明する。いま、図４において
入力端子１に他集積回路からのロー・レベルが印加され
ている状態を仮定した場合、ＰＮＰトランジスタ３は導
通状態であるため、電源端子ＶDDと入力端子１との間に
はＰＮＰトランジスタ３のエミッタ・ベース間における
順方向パスによる第２の電流ルートが存在する。ＰＮＰ
トランジスタにおいて特に先に説明したラテラル型ＰＮ
Ｐトランジスタの場合は、一般的に順方向電流利得が低
い値を示し、その最低値は１０（単位はなく倍率を表
す）以下を示すことも稀ではなく、その最小値はプロセ
スの製造ばらつきを考慮すると１（倍）まで低下するこ
ともある。この場合はＰＮＰトランジスタにおいて、エ
ミッタからコレクタヘ流れる電流とエミッタからべース
ヘ流れる電流が等しい値になることを意味し、図４に示
す第２の従来例の場合、先に説明した電源端子ＶDDから
抵抗を介して流れる電流の半分が、ＰＮＰトランジスタ
３のベースから入力端子へのパスを流れる。
２の電流ルートについて説明する。いま、図４において
入力端子１に他集積回路からのロー・レベルが印加され
ている状態を仮定した場合、ＰＮＰトランジスタ３は導
通状態であるため、電源端子ＶDDと入力端子１との間に
はＰＮＰトランジスタ３のエミッタ・ベース間における
順方向パスによる第２の電流ルートが存在する。ＰＮＰ
トランジスタにおいて特に先に説明したラテラル型ＰＮ
Ｐトランジスタの場合は、一般的に順方向電流利得が低
い値を示し、その最低値は１０（単位はなく倍率を表
す）以下を示すことも稀ではなく、その最小値はプロセ
スの製造ばらつきを考慮すると１（倍）まで低下するこ
ともある。この場合はＰＮＰトランジスタにおいて、エ
ミッタからコレクタヘ流れる電流とエミッタからべース
ヘ流れる電流が等しい値になることを意味し、図４に示
す第２の従来例の場合、先に説明した電源端子ＶDDから
抵抗を介して流れる電流の半分が、ＰＮＰトランジスタ
３のベースから入力端子へのパスを流れる。
【００２５】このような電源端子からＰＮＰトランジス
タ３のコレクタを通過して接地ヘ流れる第１の電流ルー
ト及び、ＰＮＰトランジスタ３のベースから入力端子１
ヘ向けて流れる第２の電流ルートが存在すると、以下の
問題点を引き起こす。先に示したような電源端子から接
地端子への第１の電流ルート及び電源端子から入力端子
への第２の電流ルートが存在する場合、入力回路を搭載
している集積回路の消費電力が大きくなるばかりか集積
回路の発熱量も大きい。しかも、その大きさは集積回路
で使用されている入力回路の数量の依存性を受けるた
め、場合によっては放熱性の良い、高価格で大規模のパ
ッケージに搭載しなければならないという問題点があっ
た。
タ３のコレクタを通過して接地ヘ流れる第１の電流ルー
ト及び、ＰＮＰトランジスタ３のベースから入力端子１
ヘ向けて流れる第２の電流ルートが存在すると、以下の
問題点を引き起こす。先に示したような電源端子から接
地端子への第１の電流ルート及び電源端子から入力端子
への第２の電流ルートが存在する場合、入力回路を搭載
している集積回路の消費電力が大きくなるばかりか集積
回路の発熱量も大きい。しかも、その大きさは集積回路
で使用されている入力回路の数量の依存性を受けるた
め、場合によっては放熱性の良い、高価格で大規模のパ
ッケージに搭載しなければならないという問題点があっ
た。
【００２６】また、入力回路は外部信号を受信する入力
端子において、ハイ・レベルまたはロー・レベルのいず
れのレベルも印加されない開放状態となる場合がある。
この入力端子における開放状態とは、論理レベルである
ハイ・レベルあるいはロー・レベルの識別を不可能にす
るため、その対策として入力回路は通常、入力端子と電
源端子との間に抵抗素子を設ける（以下、抵抗プルアッ
プと略す）ことで入力端子をハイ・レベルに保つか、あ
るいは入力端子と接地との間に抵抗素子を設ける（以
下、抵抗プルダウンと略す）ことで入力端子をロー・レ
ベルに保つかのいずれかの選択をとる。但し、入力端子
に電源端子以上の電圧が印加される場合は、抵抗プルア
ップを選択すると入力端子から電源端子への電流ルート
が形成されるため良くなく、このような場合は抵抗プル
ダウンを選択するのが一般的である。また、抵抗プルダ
ウンに使用する抵抗素子の抵抗値はかなり大きい値を示
し、通常５０ｋΩ程度の抵抗値を用いるのが一般的であ
る。
端子において、ハイ・レベルまたはロー・レベルのいず
れのレベルも印加されない開放状態となる場合がある。
この入力端子における開放状態とは、論理レベルである
ハイ・レベルあるいはロー・レベルの識別を不可能にす
るため、その対策として入力回路は通常、入力端子と電
源端子との間に抵抗素子を設ける（以下、抵抗プルアッ
プと略す）ことで入力端子をハイ・レベルに保つか、あ
るいは入力端子と接地との間に抵抗素子を設ける（以
下、抵抗プルダウンと略す）ことで入力端子をロー・レ
ベルに保つかのいずれかの選択をとる。但し、入力端子
に電源端子以上の電圧が印加される場合は、抵抗プルア
ップを選択すると入力端子から電源端子への電流ルート
が形成されるため良くなく、このような場合は抵抗プル
ダウンを選択するのが一般的である。また、抵抗プルダ
ウンに使用する抵抗素子の抵抗値はかなり大きい値を示
し、通常５０ｋΩ程度の抵抗値を用いるのが一般的であ
る。
【００２７】このような抵抗プルダウンを使用した場
合、先に説明した第２の従来例における入力回路の電源
端子から入力端子へ向けて流れる第２の電流ルートの電
流が、抵抗プルダウンの抵抗素子を流れることで起電力
を発生させ、本来入力端子に与えているローレベルを逸
脱しハイ・レベルを供給してしまうという問題点があっ
た。
合、先に説明した第２の従来例における入力回路の電源
端子から入力端子へ向けて流れる第２の電流ルートの電
流が、抵抗プルダウンの抵抗素子を流れることで起電力
を発生させ、本来入力端子に与えているローレベルを逸
脱しハイ・レベルを供給してしまうという問題点があっ
た。
【００２８】
【課題を解決するための手段】上記従来技術の問題点を
解決するための第１の発明は、外部信号を受信する入力
端子と、第１の電源端子と、該第１の電源端子より低い
電位を与える第２の電源端子と、前記入力端子に印加さ
れるハイ・レベルを伝搬する第１のバイポーラトランジ
スタと、前記入力端子に印加されるロー・レベルを伝搬
する第２のバイポーラトランジスタと、前記第１のバイ
ボーラトランジスタが前記第１の電源端子との間に形成
する電流ルートを遮断する第１の電流遮断手段と、前記
第２のバイポーラトランジスタが前記第２の電源端子と
の間に形成する電流ルートを遮断する第２の電流遮断手
段と、前記入力端子に前記第１の電源端子よりも高い電
位が印加された場合でも、前記第２の電流遮断手段には
前記第１の電源電位よりも低い電位を与える電圧クラン
プ手段と、前記第１のバイボーラトランジスタが伝搬し
たハイ・レベル及び前記第２のバイポーラトランジスタ
が伝搬したロー・レベルを、集積回路の内部へ伝搬する
ためのバッファとを備えることを特徴とする入力回路で
ある。
解決するための第１の発明は、外部信号を受信する入力
端子と、第１の電源端子と、該第１の電源端子より低い
電位を与える第２の電源端子と、前記入力端子に印加さ
れるハイ・レベルを伝搬する第１のバイポーラトランジ
スタと、前記入力端子に印加されるロー・レベルを伝搬
する第２のバイポーラトランジスタと、前記第１のバイ
ボーラトランジスタが前記第１の電源端子との間に形成
する電流ルートを遮断する第１の電流遮断手段と、前記
第２のバイポーラトランジスタが前記第２の電源端子と
の間に形成する電流ルートを遮断する第２の電流遮断手
段と、前記入力端子に前記第１の電源端子よりも高い電
位が印加された場合でも、前記第２の電流遮断手段には
前記第１の電源電位よりも低い電位を与える電圧クラン
プ手段と、前記第１のバイボーラトランジスタが伝搬し
たハイ・レベル及び前記第２のバイポーラトランジスタ
が伝搬したロー・レベルを、集積回路の内部へ伝搬する
ためのバッファとを備えることを特徴とする入力回路で
ある。
【００２９】上記従来技術の問題点を解決するための第
２の発明は、外部信号を受信する入力端子と、第１の電
源端子と、該第１の電源端子より低い電位を与える第２
の電源端子と、前記入力端子に印加されるハイ・レベル
を伝搬する第１のバイポーラトランジスタと、前記入力
端子に印加されるロー・レベルを伝搬する第２のバイポ
ーラトランジスタと、前記第２のバイポーラトランジス
タの入力インピーダンスを調節する入力インピーダンス
制御手段と、前記第１のバイポーラトランジスタが前記
第１の電源端子との間に形成する電流ルートを遮断する
第１の電流遮断手段と、前記第２のバイポーラトランジ
スタが前記第２の電源端子との間に形成する電流ルート
を遮断する第２の電流遮断手段と、前記入力インピーダ
ンス制御手段が前記第１の電源端子との間に形成する電
流ルートを遮断する第３の電流遮断手段と、前記入力端
子に前記第１の電源端子よりも高い電位が印加された場
合でも、前記第２の電流遮断手段には前記第１の電源電
位よりも低い電位を与える電圧クランプ手段と、前記第
１のバイポーラトランジスタが伝搬したハイ・レベル及
び前記第２のバイポーラトランジスタが伝搬したロー・
レベルを、集積回路の内部へ伝搬するためのバッファと
を備える特徴とする入力回路である。
２の発明は、外部信号を受信する入力端子と、第１の電
源端子と、該第１の電源端子より低い電位を与える第２
の電源端子と、前記入力端子に印加されるハイ・レベル
を伝搬する第１のバイポーラトランジスタと、前記入力
端子に印加されるロー・レベルを伝搬する第２のバイポ
ーラトランジスタと、前記第２のバイポーラトランジス
タの入力インピーダンスを調節する入力インピーダンス
制御手段と、前記第１のバイポーラトランジスタが前記
第１の電源端子との間に形成する電流ルートを遮断する
第１の電流遮断手段と、前記第２のバイポーラトランジ
スタが前記第２の電源端子との間に形成する電流ルート
を遮断する第２の電流遮断手段と、前記入力インピーダ
ンス制御手段が前記第１の電源端子との間に形成する電
流ルートを遮断する第３の電流遮断手段と、前記入力端
子に前記第１の電源端子よりも高い電位が印加された場
合でも、前記第２の電流遮断手段には前記第１の電源電
位よりも低い電位を与える電圧クランプ手段と、前記第
１のバイポーラトランジスタが伝搬したハイ・レベル及
び前記第２のバイポーラトランジスタが伝搬したロー・
レベルを、集積回路の内部へ伝搬するためのバッファと
を備える特徴とする入力回路である。
【００３０】なお、前記第１、第２の電流遮断手段はそ
れぞれ、ＭＯＳトランジスタで構成されることが好まし
い。
れぞれ、ＭＯＳトランジスタで構成されることが好まし
い。
【００３１】また、前記バッファは互いに逆極性の２つ
のＭＯＳトランジスタで構成されることが好ましい。
のＭＯＳトランジスタで構成されることが好ましい。
【００３２】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１を用いて説明する。図１において、入力端子１に
ＰＮＰトランジスタ３のベースとＰＮＰトランジスタ６
のエミッタが接続されている。ＰＮＰトランジスタ３の
エミッタにＰＭＯＳトランジスタ７のドレインとＰＭＯ
Ｓトランジスタ４のゲートとＮＭＯＳトランジスタ５の
ゲートとＰＮＰトランジスタ６のコレクタが接続されて
いる。ＰＮＰトランジスタ６のベースにはＮＭＯＳトラ
ンジスタ８のドレインが接続されている。ＮＭＯＳトラ
ンジスタ８のソースにはＮＭＯＳトランジスタ９のドレ
インが接続されている。出力端子２にはＰＭＯＳトラン
ジスタ４のドレインとＮＭＯＳトランジスタ５のドレイ
ンとＰＭＯＳトランジスタ７のゲートとＮＭＯＳトラン
ジスタ９のゲートが接続されている。電源端子ＶDDに
は、ＰＭＯＳトランジスタ４のソースとＰＭＯＳトラン
ジスタ７のソースとＮＭＯＳトランジスタ８のゲートが
接続されている。ＰＮＰトランジスタ３のコレクタとＮ
ＭＯＳトランジスタ５のソースとＮＭＯＳトランジスタ
９のソースは接地されている。
を図１を用いて説明する。図１において、入力端子１に
ＰＮＰトランジスタ３のベースとＰＮＰトランジスタ６
のエミッタが接続されている。ＰＮＰトランジスタ３の
エミッタにＰＭＯＳトランジスタ７のドレインとＰＭＯ
Ｓトランジスタ４のゲートとＮＭＯＳトランジスタ５の
ゲートとＰＮＰトランジスタ６のコレクタが接続されて
いる。ＰＮＰトランジスタ６のベースにはＮＭＯＳトラ
ンジスタ８のドレインが接続されている。ＮＭＯＳトラ
ンジスタ８のソースにはＮＭＯＳトランジスタ９のドレ
インが接続されている。出力端子２にはＰＭＯＳトラン
ジスタ４のドレインとＮＭＯＳトランジスタ５のドレイ
ンとＰＭＯＳトランジスタ７のゲートとＮＭＯＳトラン
ジスタ９のゲートが接続されている。電源端子ＶDDに
は、ＰＭＯＳトランジスタ４のソースとＰＭＯＳトラン
ジスタ７のソースとＮＭＯＳトランジスタ８のゲートが
接続されている。ＰＮＰトランジスタ３のコレクタとＮ
ＭＯＳトランジスタ５のソースとＮＭＯＳトランジスタ
９のソースは接地されている。
【００３３】次に、第１の実施の形態の動作について説
明する。図１において電源端子ＶDDに３（Ｖ）が供給さ
れ、かつ入力端子１に他集積回路からの信号ハイ・レベ
ルである５（Ｖ）が印加されている状態を仮定する。こ
の場合、ＰＮＰトランジスタ３のベース・エミッタ間は
逆バイアス状態となるため、入力端子１の５（Ｖ）の電
位はＰＮＰトランジスタ３のエミッタには伝搬されな
い。この状態においてＰＭＯＳトランジスタ７は導通状
態を保持しており、従ってＰＭＯＳトランジスタ４のゲ
ートとＮＭＯＳトランジスタ５のゲートには、ＰＭＯＳ
トランジスタ７によって電源端子ＶDDと同等の電位３
（Ｖ）が供給される。そのため、ＰＭＯＳトランジスタ
４とＮＭＯＳトランジスタ５のゲート酸化膜の破壊は起
こらない。この状態では、ＰＭＯＳトランジスタ４が開
放で、かつＮＭＯＳトランジスタ５は導通状態となる。
従って、出力端子２は接地電位に等しいロー・レベルに
変換されたレベルが保持され、このレベルはそのまま出
力端子２に接続される集積回路の内部回路に伝搬され
る。
明する。図１において電源端子ＶDDに３（Ｖ）が供給さ
れ、かつ入力端子１に他集積回路からの信号ハイ・レベ
ルである５（Ｖ）が印加されている状態を仮定する。こ
の場合、ＰＮＰトランジスタ３のベース・エミッタ間は
逆バイアス状態となるため、入力端子１の５（Ｖ）の電
位はＰＮＰトランジスタ３のエミッタには伝搬されな
い。この状態においてＰＭＯＳトランジスタ７は導通状
態を保持しており、従ってＰＭＯＳトランジスタ４のゲ
ートとＮＭＯＳトランジスタ５のゲートには、ＰＭＯＳ
トランジスタ７によって電源端子ＶDDと同等の電位３
（Ｖ）が供給される。そのため、ＰＭＯＳトランジスタ
４とＮＭＯＳトランジスタ５のゲート酸化膜の破壊は起
こらない。この状態では、ＰＭＯＳトランジスタ４が開
放で、かつＮＭＯＳトランジスタ５は導通状態となる。
従って、出力端子２は接地電位に等しいロー・レベルに
変換されたレベルが保持され、このレベルはそのまま出
力端子２に接続される集積回路の内部回路に伝搬され
る。
【００３４】同時に、この出力端子２のロー・レベルに
よって、ＰＭＯＳトランジスタ７は先に示した説明のよ
うに導通状態を保持しており、またＮＭＯＳトランジス
タ９は開放状態を保持している。従って、ＰＮＰトラン
ジスタ６はエミッタ・ベース間における順方向バイアス
の電流ルートがＮＭＯＳトランジスタ９の作用により遮
断されているため、開放状態を維持している。それ故、
ＮＭＯＳトランジスタ９は第２の電流遮断手段としての
機能を有する。ＮＭＯＳトランジスタ８は常に導通状態
であり、その役割はＮＭＯＳトランジスタ９のゲート酸
化膜の破壊を保護するためである。ＰＮＰトランジスタ
６のベースは入力端子に印加されている５（Ｖ）の電位
からＶEBだけ降下した電位となる。ここでＶEBはＰＮＰ
トランジス６のエミッタ・ベース間順方向電圧を表す。
ＶEBは通常、０．７（Ｖ）程度の値を示すため、ＰＮＰ
トランジスタ３のベース電位は約４．３（Ｖ）の電位と
なる。しかしながら、ＮＭＯＳトランジスタ９のドレイ
ンにはＮＭＯＳトランジスタ８を介することによって、
３（Ｖ）が供給されている電源端子ＶDDからＶTNだけ降
下した電位しか与えられないため、ＮＭＯＳトランジス
タ９のゲート酸化膜の破壊は起こらない。それ故、ＮＭ
ＯＳトランジスタ８は電圧クランプ手段としての機能を
有する。
よって、ＰＭＯＳトランジスタ７は先に示した説明のよ
うに導通状態を保持しており、またＮＭＯＳトランジス
タ９は開放状態を保持している。従って、ＰＮＰトラン
ジスタ６はエミッタ・ベース間における順方向バイアス
の電流ルートがＮＭＯＳトランジスタ９の作用により遮
断されているため、開放状態を維持している。それ故、
ＮＭＯＳトランジスタ９は第２の電流遮断手段としての
機能を有する。ＮＭＯＳトランジスタ８は常に導通状態
であり、その役割はＮＭＯＳトランジスタ９のゲート酸
化膜の破壊を保護するためである。ＰＮＰトランジスタ
６のベースは入力端子に印加されている５（Ｖ）の電位
からＶEBだけ降下した電位となる。ここでＶEBはＰＮＰ
トランジス６のエミッタ・ベース間順方向電圧を表す。
ＶEBは通常、０．７（Ｖ）程度の値を示すため、ＰＮＰ
トランジスタ３のベース電位は約４．３（Ｖ）の電位と
なる。しかしながら、ＮＭＯＳトランジスタ９のドレイ
ンにはＮＭＯＳトランジスタ８を介することによって、
３（Ｖ）が供給されている電源端子ＶDDからＶTNだけ降
下した電位しか与えられないため、ＮＭＯＳトランジス
タ９のゲート酸化膜の破壊は起こらない。それ故、ＮＭ
ＯＳトランジスタ８は電圧クランプ手段としての機能を
有する。
【００３５】一方、図１において、電源端子ＶDDに３
（Ｖ）が供給され、かつ入力端子１には先に説明した他
集積回路からの信号ハイ・レベルの状態から信号ロー・
レベルである接地電位へ向けて変化している状態を仮定
した場合、ＰＮＰトランジスタ３のベースには５（Ｖ）
の電位から接地電位に変化する電位が印加される。この
場合、ＰＮＰトランジスタ３は開放状態から導通状態に
変化するため、ＰＮＰトランジスタ３のエミッタ電位は
電源電位から接地電位に向けて変化する。ＰＮＰトラン
ジスタ３のエミッタにはＰＭＯＳトランジスタ４とＮＭ
ＯＳトランジスタ５のゲートが接続されている。このた
め、ＰＭＯＳトランジスタ４は開放状態から導通状態に
変化し、ＮＭＯＳトランジスタ５は導通状態から開放状
態に変化する。従って、出力端子２はロー・レベルから
ハイ・レベルに変化し、これに追従してＰＭＯＳトラン
ジスタ７は導通から開放状態に変化し、ＮＭＯＳトラン
ジスタ９は開放から導通状態に変化する。
（Ｖ）が供給され、かつ入力端子１には先に説明した他
集積回路からの信号ハイ・レベルの状態から信号ロー・
レベルである接地電位へ向けて変化している状態を仮定
した場合、ＰＮＰトランジスタ３のベースには５（Ｖ）
の電位から接地電位に変化する電位が印加される。この
場合、ＰＮＰトランジスタ３は開放状態から導通状態に
変化するため、ＰＮＰトランジスタ３のエミッタ電位は
電源電位から接地電位に向けて変化する。ＰＮＰトラン
ジスタ３のエミッタにはＰＭＯＳトランジスタ４とＮＭ
ＯＳトランジスタ５のゲートが接続されている。このた
め、ＰＭＯＳトランジスタ４は開放状態から導通状態に
変化し、ＮＭＯＳトランジスタ５は導通状態から開放状
態に変化する。従って、出力端子２はロー・レベルから
ハイ・レベルに変化し、これに追従してＰＭＯＳトラン
ジスタ７は導通から開放状態に変化し、ＮＭＯＳトラン
ジスタ９は開放から導通状態に変化する。
【００３６】このＰＭＯＳトランジスタ７の作用によっ
てＰＮＰトランジスタ３のエミッタ・ベース間の電流ル
ートが遮断され、ＰＮＰトランジスタ３は導通状態から
開放状態に変化する。それ故、ＰＭＯＳトランジスタ７
は第１の電流遮断手段としての機能を有する。また、Ｎ
ＭＯＳトランジスタ９の作用によってＰＮＰトランジス
タ６のエミッタ・ベース間の電流ルートが接続され、Ｐ
ＮＰトランジスタ６は開放状態から導通状態に変化す
る。入力端子１に他集積回路から印加される信号が完全
に接地電位に定まった時点では、ＰＭＯＳトランジスタ
７とＰＭＯＳトランジスタ４は開放状態を保持してお
り、かつＮＭＯＳトランジスタ５とＮＭＯＳトランジス
タ９は導通状態を保持している。従って、出力端子２は
電源端子ＶDDの電位に等しい３（Ｖ）のハイ・レベルを
保持し、このレベルはそのまま出力端子２に接続される
集積回路の内部回路に伝搬される。それ故、ＰＭＯＳト
ランジスタ４とＮＭＯＳトランジスタ５は、ハイ・レベ
ル及びロー・レベルを集積回路の内部へ伝搬するための
バッファとしての機能を有する。
てＰＮＰトランジスタ３のエミッタ・ベース間の電流ル
ートが遮断され、ＰＮＰトランジスタ３は導通状態から
開放状態に変化する。それ故、ＰＭＯＳトランジスタ７
は第１の電流遮断手段としての機能を有する。また、Ｎ
ＭＯＳトランジスタ９の作用によってＰＮＰトランジス
タ６のエミッタ・ベース間の電流ルートが接続され、Ｐ
ＮＰトランジスタ６は開放状態から導通状態に変化す
る。入力端子１に他集積回路から印加される信号が完全
に接地電位に定まった時点では、ＰＭＯＳトランジスタ
７とＰＭＯＳトランジスタ４は開放状態を保持してお
り、かつＮＭＯＳトランジスタ５とＮＭＯＳトランジス
タ９は導通状態を保持している。従って、出力端子２は
電源端子ＶDDの電位に等しい３（Ｖ）のハイ・レベルを
保持し、このレベルはそのまま出力端子２に接続される
集積回路の内部回路に伝搬される。それ故、ＰＭＯＳト
ランジスタ４とＮＭＯＳトランジスタ５は、ハイ・レベ
ル及びロー・レベルを集積回路の内部へ伝搬するための
バッファとしての機能を有する。
【００３７】上記のように、入力端子１が他集積回路に
よってロー・レベルの信号が印加されている場合でもＰ
ＭＯＳトランジスタ７が開放状態を保持しているため、
電源端子ＶDDからＰＮＰトランジスタ３のエミッタヘ流
れる電流ルートは存在しない。従って、先に説明した第
２の従来例のような、電源端子ＶDDから接地へ向けて流
れる第１の電流ルートと、電源端子ＶDDから入力端子１
へ向けて流れ抜ける第２の電流ルートは存在しない。す
なわち、第２の従来例において引き起こされる問題点は
完全に解決されている。
よってロー・レベルの信号が印加されている場合でもＰ
ＭＯＳトランジスタ７が開放状態を保持しているため、
電源端子ＶDDからＰＮＰトランジスタ３のエミッタヘ流
れる電流ルートは存在しない。従って、先に説明した第
２の従来例のような、電源端子ＶDDから接地へ向けて流
れる第１の電流ルートと、電源端子ＶDDから入力端子１
へ向けて流れ抜ける第２の電流ルートは存在しない。す
なわち、第２の従来例において引き起こされる問題点は
完全に解決されている。
【００３８】図５は図４に示す第２の従来例の動作を示
すシミュレーション特性図であり、図６は図１に示す本
発明入力回路の第１の実施の形態の動作を示すシミュレ
ーション特性図である。図５によれば、入力端子１の電
位が０（Ｖ）の場合、図４に示す第２の従来例の入力回
路は、電源端子ＶDDから接地へ向けての第１の電流ルー
ト及び電源端子ＶDDから入力端子１へ向けての第２の電
流ルートを流れる電流はそれぞれ０．４（ｍＡ）と０．
３（ｍＡ）である。これに対し、図６によれば、図１に
示す入力回路は、前記第１及び第２の電流ルートを流れ
る電流はゼロであることが理解できる。
すシミュレーション特性図であり、図６は図１に示す本
発明入力回路の第１の実施の形態の動作を示すシミュレ
ーション特性図である。図５によれば、入力端子１の電
位が０（Ｖ）の場合、図４に示す第２の従来例の入力回
路は、電源端子ＶDDから接地へ向けての第１の電流ルー
ト及び電源端子ＶDDから入力端子１へ向けての第２の電
流ルートを流れる電流はそれぞれ０．４（ｍＡ）と０．
３（ｍＡ）である。これに対し、図６によれば、図１に
示す入力回路は、前記第１及び第２の電流ルートを流れ
る電流はゼロであることが理解できる。
【００３９】また、図５において、入力端子１の電位が
入力印加電位の解放とともに上昇し、その後出力端子２
の電位がハイ・レベルからロー・レベルに変化している
現象が見られる。この現象は、先に示した説明のよう
に、前記第２の電流ルートを流れる電流が入力端子と接
地との間に接続されている抵抗素子（プルダウン抵抗）
１５に流れ、抵抗の両端に起電力が生じ、本来維持すベ
きロー・レベルを逸脱しハイ・レベルに反転しているも
のである。そのため、ハイ・レベルを受けた第２の従来
例の入力回路は、出力がハイ・レベルからロー・レベル
ヘ向けて変化することになり、本来持つべき出力端子２
のレベルを逸脱してしまっている。しかしながら、本発
明の入力回路は、図６を見れば明らかなように、前記の
ような現象は起こらない。
入力印加電位の解放とともに上昇し、その後出力端子２
の電位がハイ・レベルからロー・レベルに変化している
現象が見られる。この現象は、先に示した説明のよう
に、前記第２の電流ルートを流れる電流が入力端子と接
地との間に接続されている抵抗素子（プルダウン抵抗）
１５に流れ、抵抗の両端に起電力が生じ、本来維持すベ
きロー・レベルを逸脱しハイ・レベルに反転しているも
のである。そのため、ハイ・レベルを受けた第２の従来
例の入力回路は、出力がハイ・レベルからロー・レベル
ヘ向けて変化することになり、本来持つべき出力端子２
のレベルを逸脱してしまっている。しかしながら、本発
明の入力回路は、図６を見れば明らかなように、前記の
ような現象は起こらない。
【００４０】なお、図５において、第１の電流ルートの
電流はプラスの値を示しており、また第２の電流ルート
の電流はマイナスの値を示しているが、これは単に電流
が流れる向きの違いである。図５においては入力回路に
流れ込む電流の方向をプラスとし、また入力回路から流
れ出る方向をマイナスとしている。従って、図５におい
て入力端子１の電位がゼロの場合に、電流が電源端子に
流れ込む第１の電流ルートの電流はプラスの値を示し、
また電流が入力端子から流れ出る第２の電流ルートの電
流はマイナスの値を示す。
電流はプラスの値を示しており、また第２の電流ルート
の電流はマイナスの値を示しているが、これは単に電流
が流れる向きの違いである。図５においては入力回路に
流れ込む電流の方向をプラスとし、また入力回路から流
れ出る方向をマイナスとしている。従って、図５におい
て入力端子１の電位がゼロの場合に、電流が電源端子に
流れ込む第１の電流ルートの電流はプラスの値を示し、
また電流が入力端子から流れ出る第２の電流ルートの電
流はマイナスの値を示す。
【００４１】ところで、入力回路は、異なる集積回路間
をバスラインなどの伝送路でデータ転送する場合に、特
にデータ信号を受信するための手段として利用されるこ
とを従来技術の冒頭にて説明した。通常、バスラインな
どの伝送路は、送信側と受信側に対するインピーダンス
の整合を行うことで、ひずみの少ない安定した信号を送
信することができる。そのため、バスラインなどの伝送
路は入力回路との接続の有無に関わらず、常に受信側の
インピーダンスが一定であることが望まれる。従つて、
入力回路は伝送路に接続された場合でも、伝送路受信側
のインピーダンスが変化しないようにできる限り高い入
力インピーダンスであることが要求される。
をバスラインなどの伝送路でデータ転送する場合に、特
にデータ信号を受信するための手段として利用されるこ
とを従来技術の冒頭にて説明した。通常、バスラインな
どの伝送路は、送信側と受信側に対するインピーダンス
の整合を行うことで、ひずみの少ない安定した信号を送
信することができる。そのため、バスラインなどの伝送
路は入力回路との接続の有無に関わらず、常に受信側の
インピーダンスが一定であることが望まれる。従つて、
入力回路は伝送路に接続された場合でも、伝送路受信側
のインピーダンスが変化しないようにできる限り高い入
力インピーダンスであることが要求される。
【００４２】本第１の実施の形態は図１より、ＰＮＰト
ランジスタ３のべースとＰＮＰトランジスタ６のエミッ
タが接続されており、入力端子１に印加されるハイ・レ
ベルからロー・レベルヘ変化する信号の伝搬に寄与する
のはＰＮＰトランジスタ３である。また、入力端子１に
印加されるロー・レベルからハイ・レベルヘ変化する信
号の伝搬に寄与するのはＰＮＰトランジスタ６であるこ
とは先に示した説明のとおりである。これはすなわち、
入力端子１に印加される信号変化の如何によって、ＰＮ
Ｐトランジスタ３とＰＮＰトランジスタ６が互いに導通
または開放の何れか一方の状態を保持することを意味し
ている。いま、図１に示す本入力回路における入力イン
ピーダンスの数式を導くと、以下のように２つに分類さ
れる。 入力端子１にハイ・レベルからロー・レベルヘ変化す
る信号が印加された場合、すなわちＰＮＰトランジスタ
３が導通状態の場合は、 ＺinQ3：（βQ3／ｇmQ3 ）＋ＺP7×（βQ3＋１） （１） ここで、ＺinQ3：ＰＮＰトランジスタ３が導通した場合
の入力インピーダンス、βQ3：ＰＮＰトランジスタ３の
順方向電流利得、ｇmQ3 ：ＰＮＰトランジスタ３の相互
コンダクタンス、ＺP7：ＰＭＯＳトランジスタ７の出力
インピーダンスであり、ＺinQ3を式（１）にて算出する
と、ＺinQ3＝２２．３（ｋΩ）となる。
ランジスタ３のべースとＰＮＰトランジスタ６のエミッ
タが接続されており、入力端子１に印加されるハイ・レ
ベルからロー・レベルヘ変化する信号の伝搬に寄与する
のはＰＮＰトランジスタ３である。また、入力端子１に
印加されるロー・レベルからハイ・レベルヘ変化する信
号の伝搬に寄与するのはＰＮＰトランジスタ６であるこ
とは先に示した説明のとおりである。これはすなわち、
入力端子１に印加される信号変化の如何によって、ＰＮ
Ｐトランジスタ３とＰＮＰトランジスタ６が互いに導通
または開放の何れか一方の状態を保持することを意味し
ている。いま、図１に示す本入力回路における入力イン
ピーダンスの数式を導くと、以下のように２つに分類さ
れる。 入力端子１にハイ・レベルからロー・レベルヘ変化す
る信号が印加された場合、すなわちＰＮＰトランジスタ
３が導通状態の場合は、 ＺinQ3：（βQ3／ｇmQ3 ）＋ＺP7×（βQ3＋１） （１） ここで、ＺinQ3：ＰＮＰトランジスタ３が導通した場合
の入力インピーダンス、βQ3：ＰＮＰトランジスタ３の
順方向電流利得、ｇmQ3 ：ＰＮＰトランジスタ３の相互
コンダクタンス、ＺP7：ＰＭＯＳトランジスタ７の出力
インピーダンスであり、ＺinQ3を式（１）にて算出する
と、ＺinQ3＝２２．３（ｋΩ）となる。
【００４３】ここで、βQ3＝１０、ｇmQ3 ＝３８（ｍＡ
／Ｖ），ＺP7＝２（ｋΩ）としている。すなわち、ＰＮ
Ｐトランジスタ３が導通している状態においては、入力
インピーダンスは数十（ｋΩ）とかなり大きい値を示
す。 入力端子１にロー・レベルからハイ・レベルヘ変化す
る信号が印加された場合、すなわちＰＮＰトランジスタ
６が導通状態の場合は、 ＺinQ6＝αQ6×（ｇmQ6 -1＋ＺN8,9） （２） しかるに、αQ6＝βQ6／（１＋βQ6） ＺN8,9＝ＺN8＋ＺN9 ここで、ＺinQ6：ＰＮＰトランジスタ６が導通した場合
の入力インピーダンス、βQ6：ＰＮＰトランジスタ６の
順方向電流利得、ｇmQ6 ：ＰＮＰトランジスタ６の相互
コンダクタンス、ＺN8：ＮＭＯＳトランジスタ８の出力
インピーダンス、ＺN9：ＮＭＯＳトランジスタ９の出力
インピーダンスであり、ＺinQ6を式（２）にて算出する
と、ＺinQ6＝９３４（Ω）となる。
／Ｖ），ＺP7＝２（ｋΩ）としている。すなわち、ＰＮ
Ｐトランジスタ３が導通している状態においては、入力
インピーダンスは数十（ｋΩ）とかなり大きい値を示
す。 入力端子１にロー・レベルからハイ・レベルヘ変化す
る信号が印加された場合、すなわちＰＮＰトランジスタ
６が導通状態の場合は、 ＺinQ6＝αQ6×（ｇmQ6 -1＋ＺN8,9） （２） しかるに、αQ6＝βQ6／（１＋βQ6） ＺN8,9＝ＺN8＋ＺN9 ここで、ＺinQ6：ＰＮＰトランジスタ６が導通した場合
の入力インピーダンス、βQ6：ＰＮＰトランジスタ６の
順方向電流利得、ｇmQ6 ：ＰＮＰトランジスタ６の相互
コンダクタンス、ＺN8：ＮＭＯＳトランジスタ８の出力
インピーダンス、ＺN9：ＮＭＯＳトランジスタ９の出力
インピーダンスであり、ＺinQ6を式（２）にて算出する
と、ＺinQ6＝９３４（Ω）となる。
【００４４】ここで、βQ6＝１０、ｇmQ6 ＝３８（ｍＡ
／Ｖ）、ＺN8＋ＺN9＝１（ｋΩ）としている。すなわち
ＰＮＰトランジスタ６が導通している状態においては、
入力インピーダンスは数百（Ω）と比較的小さい値を示
す。
／Ｖ）、ＺN8＋ＺN9＝１（ｋΩ）としている。すなわち
ＰＮＰトランジスタ６が導通している状態においては、
入力インピーダンスは数百（Ω）と比較的小さい値を示
す。
【００４５】上記のように、ＰＮＰトランジスタ６が導
通している場合の入力インピーダンスは比較的小さく、
従って先に示した説明のように、入力回路が伝送路に接
続された場合、伝送路受信側のインピーダンスが変化し
てしまう。そのため、図１に示す本入力回路は、特にＰ
ＮＰトランジスタ６が導通している状態に対して、でき
る限り高い入力インピーダンスを得るための対策が必要
になった。この対策を盛り込んだ入力回路の実施の形態
を図２を用いて説明する。
通している場合の入力インピーダンスは比較的小さく、
従って先に示した説明のように、入力回路が伝送路に接
続された場合、伝送路受信側のインピーダンスが変化し
てしまう。そのため、図１に示す本入力回路は、特にＰ
ＮＰトランジスタ６が導通している状態に対して、でき
る限り高い入力インピーダンスを得るための対策が必要
になった。この対策を盛り込んだ入力回路の実施の形態
を図２を用いて説明する。
【００４６】図２に示すように、本発明の入力回路の第
２の実施の形態は、入力端子１にＰＮＰトランジスタ３
のベースとＰＮＰトランジスタ６のエミッタが接続され
ている。ＰＮＰトランジスタ３のエミッタにはＰＭＯＳ
トランジスタ７のドレインとＰＭＯＳトランジスタ４の
ゲートとＮＭＯＳトランジスタ５のゲートとＰＮＰトラ
ンジスタ６のコレクタが接続されている。ＰＮＰトラン
ジスタ６のベースにはＮＰＮ型バイポーラトランジスタ
（以下、ＮＰＮトランジスタと略す）１０のベースが接
続され、ＮＰＮトランジスタ１０のエミッタにはＮＭＯ
Ｓトランジスタ８のドレインが接続されている。ＮＭＯ
Ｓトランジスタ８のソースにＮＭＯＳトランジスタ９の
ドレインが接続されている。出力端子２にはＰＭＯＳト
ランジスタ４のドレインとＮＭＯＳトランジスタ５のド
レインとＰＭＯＳトランジスタ７のゲートとＮＭＯＳト
ランジスタ９のゲートとが接続されている。ＮＰＮトラ
ンジスタ１０のコレクタにはダイオード１２のカソード
が接続され、ダイオード１２のアノ一ドに抵抗素子１１
の一方の端子が接続されている。電源端子ＶDDにＰＭＯ
Ｓトランジスタ４のソースとＰＭＯＳトランジスタ７の
ソースと抵抗素子１１の他方の端子とＮＭＯＳトランジ
スタ８のゲートが接続されている。ＰＮＰトランジスタ
３のコレクタとＮＭＯＳトランジスタ５のソースとＮＭ
ＯＳトランジスタ９のソースはそれぞれ接地されてい
る。
２の実施の形態は、入力端子１にＰＮＰトランジスタ３
のベースとＰＮＰトランジスタ６のエミッタが接続され
ている。ＰＮＰトランジスタ３のエミッタにはＰＭＯＳ
トランジスタ７のドレインとＰＭＯＳトランジスタ４の
ゲートとＮＭＯＳトランジスタ５のゲートとＰＮＰトラ
ンジスタ６のコレクタが接続されている。ＰＮＰトラン
ジスタ６のベースにはＮＰＮ型バイポーラトランジスタ
（以下、ＮＰＮトランジスタと略す）１０のベースが接
続され、ＮＰＮトランジスタ１０のエミッタにはＮＭＯ
Ｓトランジスタ８のドレインが接続されている。ＮＭＯ
Ｓトランジスタ８のソースにＮＭＯＳトランジスタ９の
ドレインが接続されている。出力端子２にはＰＭＯＳト
ランジスタ４のドレインとＮＭＯＳトランジスタ５のド
レインとＰＭＯＳトランジスタ７のゲートとＮＭＯＳト
ランジスタ９のゲートとが接続されている。ＮＰＮトラ
ンジスタ１０のコレクタにはダイオード１２のカソード
が接続され、ダイオード１２のアノ一ドに抵抗素子１１
の一方の端子が接続されている。電源端子ＶDDにＰＭＯ
Ｓトランジスタ４のソースとＰＭＯＳトランジスタ７の
ソースと抵抗素子１１の他方の端子とＮＭＯＳトランジ
スタ８のゲートが接続されている。ＰＮＰトランジスタ
３のコレクタとＮＭＯＳトランジスタ５のソースとＮＭ
ＯＳトランジスタ９のソースはそれぞれ接地されてい
る。
【００４７】この第２の実施の形態の動作を説明する。
図２において、電源端子ＶDDに３（Ｖ）が供給され、か
つ入力端子１に他集積回路からの信号ハイ・レベルであ
る５（Ｖ）が印加されている状態を仮定する。この場合
の動作は、基本的に図１に示した第１の実施の形態と同
様である。すなわちＰＮＰトランジスタ３のベース・エ
ミッタ間は逆バイアス状態となるため、入力端子１の５
（Ｖ）の電位はＰＮＰトランジスタ３のエミッタには伝
搬されない。この状態において、ＰＭＯＳトランジスタ
７は導通状態を保持している。従つて、ＰＭＯＳトラン
ジスタ４のゲートとＮＭＯＳトランジスタ５のゲートに
は、ＰＭＯＳトランジスタ７によって電源端子ＶDDと同
等の電位３（Ｖ）が供給される。そのため、ＰＭＯＳト
ランジスタ４とＮＭＯＳトランジスタ５のゲート酸化膜
の破壊は起こらない。この状態では、ＰＭＯＳトランジ
スタ４が開放で、かつＮＭＯＳトランジスタ５は導通状
態となる。従って、出力端子２は接地電位に等しいロー
・レベルに変換されたレベルが保持され、このレべルは
そのまま出力端子２に接続される集積回路の内部回路に
伝搬される。
図２において、電源端子ＶDDに３（Ｖ）が供給され、か
つ入力端子１に他集積回路からの信号ハイ・レベルであ
る５（Ｖ）が印加されている状態を仮定する。この場合
の動作は、基本的に図１に示した第１の実施の形態と同
様である。すなわちＰＮＰトランジスタ３のベース・エ
ミッタ間は逆バイアス状態となるため、入力端子１の５
（Ｖ）の電位はＰＮＰトランジスタ３のエミッタには伝
搬されない。この状態において、ＰＭＯＳトランジスタ
７は導通状態を保持している。従つて、ＰＭＯＳトラン
ジスタ４のゲートとＮＭＯＳトランジスタ５のゲートに
は、ＰＭＯＳトランジスタ７によって電源端子ＶDDと同
等の電位３（Ｖ）が供給される。そのため、ＰＭＯＳト
ランジスタ４とＮＭＯＳトランジスタ５のゲート酸化膜
の破壊は起こらない。この状態では、ＰＭＯＳトランジ
スタ４が開放で、かつＮＭＯＳトランジスタ５は導通状
態となる。従って、出力端子２は接地電位に等しいロー
・レベルに変換されたレベルが保持され、このレべルは
そのまま出力端子２に接続される集積回路の内部回路に
伝搬される。
【００４８】同時に、この出力端子２のロー・レベルに
よって、ＰＭＯＳトランジスタ７は先に示した説明のよ
うに導通状態を保持しており、またＮＭＯＳトランジス
タ９は開放状態を保持している。従って、ＰＮＰトラン
ジスタ６のエミッタ・ベース間とＮＰＮトランジスタ１
０のベース・エミッタ間においては、順方向バイアスの
電流ルートがＮＭＯＳトランジスタ９の作用により遮断
されているため開放状態を維持している。ＮＭＯＳトラ
ンジスタ８は常に導通状態であり、その役割はＮＭＯＳ
トランジスタ９のゲート酸化膜の破壊を保護するためで
ある。
よって、ＰＭＯＳトランジスタ７は先に示した説明のよ
うに導通状態を保持しており、またＮＭＯＳトランジス
タ９は開放状態を保持している。従って、ＰＮＰトラン
ジスタ６のエミッタ・ベース間とＮＰＮトランジスタ１
０のベース・エミッタ間においては、順方向バイアスの
電流ルートがＮＭＯＳトランジスタ９の作用により遮断
されているため開放状態を維持している。ＮＭＯＳトラ
ンジスタ８は常に導通状態であり、その役割はＮＭＯＳ
トランジスタ９のゲート酸化膜の破壊を保護するためで
ある。
【００４９】ＮＰＮトランジスタ１０のエミッタは入力
端子１に印加されている５（Ｖ）の電位から（ＶEB＋Ｖ
BE）だけ降下した電位となる。ここで、ＶEBはＰＮＰト
ランジス６のエミッタ・ベース間順方向電圧を表し、ま
たＶBEはＮＰＮトランジスタ１０のベース・エミッタ間
順方向電圧を表す。ＶEBとＶBEは通常、０．７（Ｖ）程
度の値を示すため、ＮＰＮトランジスタ１０のエミッタ
電位は約３．６（Ｖ）の電位となる。しかしながら、Ｎ
ＭＯＳトランジスタ９のドレインにはＮＭＯＳトランジ
スタ８を介することによって、３（Ｖ）が供給されてい
る電源端子ＶDDからＶTNだけ降下した電位しか与えられ
ない。このため、ＮＭＯＳトランジスタ９のゲート酸化
膜の破壊は起こらない。通常、ＮＭＯＳトランジスタ９
のドレインに前記３．６（Ｖ）が印加された場合はゲー
ト酸化膜の破壊は起こらない。しかしながら、入力端子
１には他集積回路や伝送路からのノイズや反射波が稀に
印加され、その電位のピーク値は１０（Ｖ）を越えるこ
とも珍しくなく、この場合にＮＭＯＳトランジスタ９の
ドレインに与えられる電位は８（Ｖ）を越えてしまう。
端子１に印加されている５（Ｖ）の電位から（ＶEB＋Ｖ
BE）だけ降下した電位となる。ここで、ＶEBはＰＮＰト
ランジス６のエミッタ・ベース間順方向電圧を表し、ま
たＶBEはＮＰＮトランジスタ１０のベース・エミッタ間
順方向電圧を表す。ＶEBとＶBEは通常、０．７（Ｖ）程
度の値を示すため、ＮＰＮトランジスタ１０のエミッタ
電位は約３．６（Ｖ）の電位となる。しかしながら、Ｎ
ＭＯＳトランジスタ９のドレインにはＮＭＯＳトランジ
スタ８を介することによって、３（Ｖ）が供給されてい
る電源端子ＶDDからＶTNだけ降下した電位しか与えられ
ない。このため、ＮＭＯＳトランジスタ９のゲート酸化
膜の破壊は起こらない。通常、ＮＭＯＳトランジスタ９
のドレインに前記３．６（Ｖ）が印加された場合はゲー
ト酸化膜の破壊は起こらない。しかしながら、入力端子
１には他集積回路や伝送路からのノイズや反射波が稀に
印加され、その電位のピーク値は１０（Ｖ）を越えるこ
とも珍しくなく、この場合にＮＭＯＳトランジスタ９の
ドレインに与えられる電位は８（Ｖ）を越えてしまう。
【００５０】従って、第２の実施の形態においてもＮＭ
ＯＳトランジスタ８による、ＮＭＯＳトランジスタ９の
ゲート酸化膜の保護が必要となる。また、ダイオード１
２はＮＰＮトランジスタ１０のベース電位がＮＰＮトラ
ンジスタ１０のコレクタ電位より高くなった場合に、Ｎ
ＰＮトランジスタ１０のベースからコレクタヘ向けての
電流ルートを遮断する目的のために設けられている。そ
れ故、ダイオード１２は第３の電流遮断手段としての機
能を有する。
ＯＳトランジスタ８による、ＮＭＯＳトランジスタ９の
ゲート酸化膜の保護が必要となる。また、ダイオード１
２はＮＰＮトランジスタ１０のベース電位がＮＰＮトラ
ンジスタ１０のコレクタ電位より高くなった場合に、Ｎ
ＰＮトランジスタ１０のベースからコレクタヘ向けての
電流ルートを遮断する目的のために設けられている。そ
れ故、ダイオード１２は第３の電流遮断手段としての機
能を有する。
【００５１】一方、図２において電源端子ＶDDに３
（Ｖ）が供給され、かつ入力端子１には先に説明した他
集積回路からの信号ハイ・レベルの状態から信号ロー・
レベルである接地電位へ向けて変化している状態を仮定
した場合、ＰＮＰトランジスタ３のベースには５（Ｖ）
の電位から接地電位に変化する電位が印加される。この
場合、ＰＮＰトランジスタ３は開放状態から導通状態に
変化するため、ＰＮＰトランジスタ３のエミッタ電位は
電源電位から接地電位に向けて変化する。ＰＮＰトラン
ジスタ３のエミッタにはＰＭＯＳトランジスタ４とＮＭ
ＯＳトランジスタ５のゲートが接続されているため、Ｐ
ＭＯＳトランジスタ４は開放状態から導通状態に変化
し、ＮＭＯＳトランジスタ５は導通状態から開放状態に
変化する。従って、出力端子２はロー・レベルからハイ
・レベルに変化し、これに追従してＰＭＯＳトランジス
タ７は導通から開放状態に変化し、ＮＭＯＳトランジス
タ９は開放から導通状態に変化する。
（Ｖ）が供給され、かつ入力端子１には先に説明した他
集積回路からの信号ハイ・レベルの状態から信号ロー・
レベルである接地電位へ向けて変化している状態を仮定
した場合、ＰＮＰトランジスタ３のベースには５（Ｖ）
の電位から接地電位に変化する電位が印加される。この
場合、ＰＮＰトランジスタ３は開放状態から導通状態に
変化するため、ＰＮＰトランジスタ３のエミッタ電位は
電源電位から接地電位に向けて変化する。ＰＮＰトラン
ジスタ３のエミッタにはＰＭＯＳトランジスタ４とＮＭ
ＯＳトランジスタ５のゲートが接続されているため、Ｐ
ＭＯＳトランジスタ４は開放状態から導通状態に変化
し、ＮＭＯＳトランジスタ５は導通状態から開放状態に
変化する。従って、出力端子２はロー・レベルからハイ
・レベルに変化し、これに追従してＰＭＯＳトランジス
タ７は導通から開放状態に変化し、ＮＭＯＳトランジス
タ９は開放から導通状態に変化する。
【００５２】このＰＭＯＳトランジスタ７の作用によっ
てＰＮＰトランジスタ３のエミッタ・ベース間の電流ル
ートが遮断され、ＰＮＰトランジスタ３は導通状態から
開放状態に変化する。また、ＮＭＯＳトランジスタ９の
作用によってＰＮＰトランジスタ６のエミッタ・ベース
間とＮＰＮトランジスタ１０のベース・エミッタ間の電
流ルートが接続され、ＰＮＰトランジスタ６とＮＰＮト
ランジスタ１０は開放状態から導通状態に変化する。抵
抗素子１１はＮＰＮトランジスタ１０が開放した際に流
れる電流を抑える役割を果たす。
てＰＮＰトランジスタ３のエミッタ・ベース間の電流ル
ートが遮断され、ＰＮＰトランジスタ３は導通状態から
開放状態に変化する。また、ＮＭＯＳトランジスタ９の
作用によってＰＮＰトランジスタ６のエミッタ・ベース
間とＮＰＮトランジスタ１０のベース・エミッタ間の電
流ルートが接続され、ＰＮＰトランジスタ６とＮＰＮト
ランジスタ１０は開放状態から導通状態に変化する。抵
抗素子１１はＮＰＮトランジスタ１０が開放した際に流
れる電流を抑える役割を果たす。
【００５３】入力端子１に他集積回路から印加される信
号が完全に接地電位に定まった時点では、ＰＭＯＳトラ
ンジスタ７とＰＭＯＳトランジスタ４は開放状態を保持
しており、かつＮＭＯＳトランジスタ５とＮＭＯＳトラ
ンジスタ９は導通状態を保持している。従って、出力端
子２は電源端子ＶDDの電位に等しい３（Ｖ）のハイ・レ
ベルを保持し、このレベルはそのまま出力端子２に接続
される集積回路の内部回路に伝搬される。
号が完全に接地電位に定まった時点では、ＰＭＯＳトラ
ンジスタ７とＰＭＯＳトランジスタ４は開放状態を保持
しており、かつＮＭＯＳトランジスタ５とＮＭＯＳトラ
ンジスタ９は導通状態を保持している。従って、出力端
子２は電源端子ＶDDの電位に等しい３（Ｖ）のハイ・レ
ベルを保持し、このレベルはそのまま出力端子２に接続
される集積回路の内部回路に伝搬される。
【００５４】上記のように、入力端子１が他集積回路に
よってロー・レベルの信号が印加されている場合でもＰ
ＭＯＳトランジスタ７が開放状態を保持しているため、
電源端子ＶDDからＰＮＰトランジスタ３のエミッタヘ流
れる電流ルートは存在せず、従って先に説明した第２の
従来例のような、電源端子ＶDDから接地へ向けて流れる
第１の電流ルートと、電源端子ＶDDから入力端子へ向け
て流れ抜ける第２の電流ルートは存在しないことは、先
に示した第１の実施の形態の場合と全く同様である。す
なわち、第２の従来例において引き起こされる問題点は
第１の実施の形態と同様、完全に解決されている。
よってロー・レベルの信号が印加されている場合でもＰ
ＭＯＳトランジスタ７が開放状態を保持しているため、
電源端子ＶDDからＰＮＰトランジスタ３のエミッタヘ流
れる電流ルートは存在せず、従って先に説明した第２の
従来例のような、電源端子ＶDDから接地へ向けて流れる
第１の電流ルートと、電源端子ＶDDから入力端子へ向け
て流れ抜ける第２の電流ルートは存在しないことは、先
に示した第１の実施の形態の場合と全く同様である。す
なわち、第２の従来例において引き起こされる問題点は
第１の実施の形態と同様、完全に解決されている。
【００５５】次に、ＰＮＰトランジスタ６が導通してい
る状態における入力インピーダンスを算出する。入力端
子１にロー・レベルからハイ・レベルヘ変化する信号が
印加された場合、すなわちＰＮＰトランジスタ６とＮＰ
Ｎトランジスタ１０が導通状態の場合は、 ＺinQ60 ＝αQ6×｛ｇmQ6 -1 ＋βQ10 （ｇmQ10-1＋ＺN8,9） （３） しかるに、αQ6＝βQ6／（１＋βQ6） ＺN8,9＝ＺN8＋ＺN9 ここで、ＺinQ60 ：ＰＮＰトランジスタ６とＮＰＮトラ
ンジスタ１０が導通した場合の入力インピーダンス、β
Q6：ＰＮＰトランジスタ６の順方向電流利得、ｇmQ6 ：
ＰＮＰトランジスタ６の相互コンダクタンス、βQ10 ：
ＮＰＮトランジスタ１０の順方向電流利得、ｇmQ10：Ｎ
ＰＮトランジスタ１０の相互コンダクタンス、ＺN8：Ｎ
ＭＯＳトランジスタ８の出力インピーダンス、ＺN9：Ｎ
ＭＯＳトランジスタ９の出力インピーダンスであり、Ｚ
inQ60 を式（３）にて算出すると、ＺinQ60 ＝５３．２
（ｋΩ）となる。
る状態における入力インピーダンスを算出する。入力端
子１にロー・レベルからハイ・レベルヘ変化する信号が
印加された場合、すなわちＰＮＰトランジスタ６とＮＰ
Ｎトランジスタ１０が導通状態の場合は、 ＺinQ60 ＝αQ6×｛ｇmQ6 -1 ＋βQ10 （ｇmQ10-1＋ＺN8,9） （３） しかるに、αQ6＝βQ6／（１＋βQ6） ＺN8,9＝ＺN8＋ＺN9 ここで、ＺinQ60 ：ＰＮＰトランジスタ６とＮＰＮトラ
ンジスタ１０が導通した場合の入力インピーダンス、β
Q6：ＰＮＰトランジスタ６の順方向電流利得、ｇmQ6 ：
ＰＮＰトランジスタ６の相互コンダクタンス、βQ10 ：
ＮＰＮトランジスタ１０の順方向電流利得、ｇmQ10：Ｎ
ＰＮトランジスタ１０の相互コンダクタンス、ＺN8：Ｎ
ＭＯＳトランジスタ８の出力インピーダンス、ＺN9：Ｎ
ＭＯＳトランジスタ９の出力インピーダンスであり、Ｚ
inQ60 を式（３）にて算出すると、ＺinQ60 ＝５３．２
（ｋΩ）となる。
【００５６】ここで、βQ6＝１０、ｇmQ6 ＝３８（ｍＡ
／Ｖ）、βQ10 ＝５０、ｇmQ10＝３８（ｍＡ／Ｖ）、Ｚ
N8＋ＺN9＝１（ｋΩ）としている。
／Ｖ）、βQ10 ＝５０、ｇmQ10＝３８（ｍＡ／Ｖ）、Ｚ
N8＋ＺN9＝１（ｋΩ）としている。
【００５７】すなわち、ＰＮＰトランジスタ６とＮＰＮ
トランジスタ１０が導通している状態においては、入力
インピーダンスは数十ｋΩとかなり大きい値を示す。こ
れは、第１の実施の形態の場合と比較すると約５７倍大
きくなっており、第１の実施の形態に対する改善効果が
得られていることが理解できる。それ故、ＮＰＮトラン
ジスタ１０は入力インピーダンス制御手段としての機能
を有する。
トランジスタ１０が導通している状態においては、入力
インピーダンスは数十ｋΩとかなり大きい値を示す。こ
れは、第１の実施の形態の場合と比較すると約５７倍大
きくなっており、第１の実施の形態に対する改善効果が
得られていることが理解できる。それ故、ＮＰＮトラン
ジスタ１０は入力インピーダンス制御手段としての機能
を有する。
【００５８】なお、入力端子１にハイ・レベルからロー
・レベルヘ変化する信号が印加された場合、すなわちＰ
ＮＰトランジスタ３が導通状態の場合の入力インピーダ
ンスは第１の実施の形態と同様であり、既に説明されて
いるため省略する。
・レベルヘ変化する信号が印加された場合、すなわちＰ
ＮＰトランジスタ３が導通状態の場合の入力インピーダ
ンスは第１の実施の形態と同様であり、既に説明されて
いるため省略する。
【００５９】図７は図２に示す第２の実施の形態の動作
を示すシミュレーション特性図である。図７を見れば明
らかなように、図２に示す入力回路は、前記第１及び第
２の電流ルートを流れる電流はゼロであることが理解で
き、また入力印加電位が解放された場合でも入力端子１
におけるロー・レベルの逸脱は起こらない。従って、こ
の第２の実施の形態は、入力インピーダンスは第１の実
施の形態に対し約５７倍に拡大される効果を持ちつつ、
第１の実施の形態での電流ルート遮断効果もそのまま維
持できることが理解できる。
を示すシミュレーション特性図である。図７を見れば明
らかなように、図２に示す入力回路は、前記第１及び第
２の電流ルートを流れる電流はゼロであることが理解で
き、また入力印加電位が解放された場合でも入力端子１
におけるロー・レベルの逸脱は起こらない。従って、こ
の第２の実施の形態は、入力インピーダンスは第１の実
施の形態に対し約５７倍に拡大される効果を持ちつつ、
第１の実施の形態での電流ルート遮断効果もそのまま維
持できることが理解できる。
【００６０】なお、以上の説明では自集積回路の電源端
子電位を３（Ｖ）、入力端子に印加される他集積回路か
らのハイ・レベルの電位を５（Ｖ）と仮定していたが、
それは回路動作説明の便宜上流用した一例に過ぎず、例
えば自集積回路の電源端子電位を５（Ｖ）、入力端子に
印加される他集積回路からのハイ・レベルの電位を１０
（Ｖ）としても、回路動作上何の問題もない。
子電位を３（Ｖ）、入力端子に印加される他集積回路か
らのハイ・レベルの電位を５（Ｖ）と仮定していたが、
それは回路動作説明の便宜上流用した一例に過ぎず、例
えば自集積回路の電源端子電位を５（Ｖ）、入力端子に
印加される他集積回路からのハイ・レベルの電位を１０
（Ｖ）としても、回路動作上何の問題もない。
【００６１】
【発明の効果】以上の説明のように本発明の入力回路
は、入力端子に印加されるハイ・レベルまたはロー・レ
ベルの信号をそれぞれ伝搬する２つのバイポーラトラン
ジスタに、電源端子から接地への電流ルートまたは入力
端子から接地への電流ルートを遮断する手段を設けるこ
とによって、入力端子にロー・レベルが印加された場合
でも、電源端子から接地へ流れる定常電流と電源端子か
ら入力端子へ流れる定常電流とを完全に遮断できるた
め、集積回路の電力増加と定常電流に伴う発熱量増加を
除外できる効果がある。
は、入力端子に印加されるハイ・レベルまたはロー・レ
ベルの信号をそれぞれ伝搬する２つのバイポーラトラン
ジスタに、電源端子から接地への電流ルートまたは入力
端子から接地への電流ルートを遮断する手段を設けるこ
とによって、入力端子にロー・レベルが印加された場合
でも、電源端子から接地へ流れる定常電流と電源端子か
ら入力端子へ流れる定常電流とを完全に遮断できるた
め、集積回路の電力増加と定常電流に伴う発熱量増加を
除外できる効果がある。
【００６２】また、入力端子開放に伴う論理レベルの不
定を回避するための、抵抗プルダウンが入力端子と接地
との間に挿入された場合でも、前記のように電源端子か
ら入力端子へ流れる定常電流が完全に遮断されているた
め、前記抵抗プルダウンに流れる電流にて発生する電位
が存在せず、従って抵抗プルダウンにて固定されている
ロー・レベルの逸脱も起こらない効果がある。
定を回避するための、抵抗プルダウンが入力端子と接地
との間に挿入された場合でも、前記のように電源端子か
ら入力端子へ流れる定常電流が完全に遮断されているた
め、前記抵抗プルダウンに流れる電流にて発生する電位
が存在せず、従って抵抗プルダウンにて固定されている
ロー・レベルの逸脱も起こらない効果がある。
【００６３】更には、入力端子に電源端子以上の電位が
印加されている場合でかつ電源電位が遮断された場合に
おいても、入力端子に接続されている２つのバイポーラ
トランジスタが開放状態を保つことにより、前記入力端
子の電位は伝搬されない。従って、入力回路内ＭＯＳト
ランジスタのゲート酸化膜が破壊される現象は起こらな
い効果がある。
印加されている場合でかつ電源電位が遮断された場合に
おいても、入力端子に接続されている２つのバイポーラ
トランジスタが開放状態を保つことにより、前記入力端
子の電位は伝搬されない。従って、入力回路内ＭＯＳト
ランジスタのゲート酸化膜が破壊される現象は起こらな
い効果がある。
【００６４】加えて、前記バイポーラトランジスタを使
用することにより、ＣＭＯＳ集積回路において入力回路
のゲート酸化膜破壊保護に使用していたＭＯＳトランジ
スタを必要としないため、大幅な面積の低減効果があ
る。
用することにより、ＣＭＯＳ集積回路において入力回路
のゲート酸化膜破壊保護に使用していたＭＯＳトランジ
スタを必要としないため、大幅な面積の低減効果があ
る。
【図１】本発明の第１実施の形態の回路図である。
【図２】本発明の第２の実施の形態の回路図である。
【図３】第１の従来例を示した回路図である。
【図４】第２の従来例を示した回路図である。
【図５】図４の第２の従来例のシミュレーション特性図
である。
である。
【図６】本発明の第１の実施の形態のシミュレーション
特性図である。
特性図である。
【図７】本発明の第２の実施の形態のシミュレーション
特性図である。
特性図である。
１ 入力端子 ２ 出力端子 ３，６ ＰＮＰトランジスタ ４，７ ＰＭＯＳトランジスタ ５，８，９，１３ ＮＭＯＳトランジスタ １０ ＮＰＮトランジスタ １１，１４，１５ 抵抗素子 １２ ダイオード
Claims (6)
- 【請求項１】 外部信号を受信する入力端子と、 第１の電源端子と、 該第１の電源端子より低い電位を与える第２の電源端子
と、 前記入力端子に印加されるハイ・ルベルを伝搬する第１
のバイポーラトランジスタと、 前記入力端子に印加されるロー・レベルを伝搬する第２
のバイポーラトランジスタと、 前記第１のバイポーラトランジスタが前記第１の電源端
子との間に形成する電流ルートを遮断する第１の電流遮
断手段と、 前記第２のバイポーラトランジスタが前記第２の電源端
子との間に形成する電流ルートを遮断する第２の電流遮
断手段と、 前記入力端子に前記第１の電源端子よりも高い電位が印
加された場合でも、前記第２の電流遮断手段には前記第
１の電源端子の電位よりも低い電位を与える電圧クラン
プ手段と、 前記第１のバイポーラトランジスタが伝搬したハイ・レ
ベル及び前記第２のバイポーラトランジスタが伝搬した
ロー・レベルを、集積回路の内部へ伝搬するためのバッ
ファとを備えることを特徴とする入力回路。 - 【請求項２】 請求項１記載の入力回路において、前記
第１、第２の電流遮断手段はそれぞれ、ＭＯＳトランジ
スタで構成されることを特徴とする入力回路。 - 【請求項３】 請求項１記載の入力回路において、前記
バッファは互いに逆極性の２つのＭＯＳトランジスタで
構成されることを特徴とする入力回路。 - 【請求項４】 外部信号を受信する入力端子と、 第１の電源端子と、 該第１の電源端子より低い電位を与える第２の電源端子
と、 前記入力端子に印加されるハイ・レベルを伝搬する第１
のバイポーラトランジスタと、 前記入力端子に印加されるロー・レベルを伝搬する第２
のバイポーラトランジスタと、 前記第２のバイポーラトランジスタの入力インピーダン
スを調節する入力インピーダンス制御手段と、 前記第１のバイポーラトランジスタが前記第１の電源端
子との間に形成する電流ルートを遮断する第１の電流遮
断手段と、 前記第２のバイポーラトランジスタが前記第２の電源端
子との間に形成する電流ルートを遮断する第２の電流遮
断手段と、 前記入力インピーダンス制御手段が前記第１の電源端子
との間に形成する電流ルートを遮断する第３の電流遮断
手段と、 前記入力端子に前記第１の電源端子よりも高い電位が印
加された場合でも、前記第２の電流遮断手段には前記第
１の電源端子の電位よりも低い電位を与える電圧クラン
プ手段と、 前記第１のバイポーラトランジスタが伝搬したハイ・レ
ベル及び前記第２のバイポーラトランジスタが伝搬した
ロー・レベルを、集積回路の内部へ伝搬するためのバッ
ファとを備えることを特徴とする入力回路。 - 【請求項５】 請求項４記載の入力回路において、前記
第１、第２の電流遮断手段はそれぞれ、ＭＯＳトランジ
スタで構成されることを特徴とする入力回路。 - 【請求項６】 請求項４記載の入力回路において、前記
バッファは互いに逆極性の２つのＭＯＳトランジスタで
構成されることを特徴とする入力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210170A JP2842527B2 (ja) | 1996-08-08 | 1996-08-08 | 入力回路 |
| DE69720342T DE69720342T2 (de) | 1996-08-08 | 1997-07-31 | Eingangsschaltung |
| EP97113238A EP0823785B1 (en) | 1996-08-08 | 1997-07-31 | Input circuit |
| US08/905,497 US6043678A (en) | 1996-08-08 | 1997-08-04 | Input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210170A JP2842527B2 (ja) | 1996-08-08 | 1996-08-08 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1055679A true JPH1055679A (ja) | 1998-02-24 |
| JP2842527B2 JP2842527B2 (ja) | 1999-01-06 |
Family
ID=16584941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8210170A Expired - Fee Related JP2842527B2 (ja) | 1996-08-08 | 1996-08-08 | 入力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6043678A (ja) |
| EP (1) | EP0823785B1 (ja) |
| JP (1) | JP2842527B2 (ja) |
| DE (1) | DE69720342T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023402A (ja) * | 2002-06-14 | 2004-01-22 | Ricoh Co Ltd | Ｉｏセル回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351160B1 (en) | 2000-12-06 | 2002-02-26 | International Business Machines Corporation | Method and apparatus for enhancing reliability of a high voltage input/output driver/receiver |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150421A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | 半導体集積回路 |
| JPS61263318A (ja) * | 1985-05-17 | 1986-11-21 | Hitachi Ltd | 半導体集積回路装置 |
| US4810903A (en) * | 1987-12-14 | 1989-03-07 | Motorola, Inc. | BICMOS driver circuit including submicron on chip voltage source |
| JP2865256B2 (ja) * | 1989-03-02 | 1999-03-08 | 株式会社日立製作所 | バイポーラ・ｍｏｓ論理回路 |
| US5218243A (en) * | 1991-11-20 | 1993-06-08 | National Semiconductor Corporation | Bicmos ttl output buffer circuit with reduced power dissipation |
| JP3085423B2 (ja) * | 1992-04-16 | 2000-09-11 | 株式会社日立製作所 | 半導体論理回路 |
| JPH05335930A (ja) * | 1992-06-02 | 1993-12-17 | Fujitsu Ltd | 入力回路 |
| JP2712097B2 (ja) * | 1992-07-27 | 1998-02-10 | 株式会社東芝 | ＢｉＣＭＯＳ論理回路 |
-
1996
- 1996-08-08 JP JP8210170A patent/JP2842527B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-31 DE DE69720342T patent/DE69720342T2/de not_active Expired - Fee Related
- 1997-07-31 EP EP97113238A patent/EP0823785B1/en not_active Expired - Lifetime
- 1997-08-04 US US08/905,497 patent/US6043678A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004023402A (ja) * | 2002-06-14 | 2004-01-22 | Ricoh Co Ltd | Ｉｏセル回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0823785B1 (en) | 2003-04-02 |
| DE69720342T2 (de) | 2004-01-22 |
| DE69720342D1 (de) | 2003-05-08 |
| US6043678A (en) | 2000-03-28 |
| JP2842527B2 (ja) | 1999-01-06 |
| EP0823785A3 (en) | 1999-07-21 |
| EP0823785A2 (en) | 1998-02-11 |
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