JPH05335930A - 入力回路 - Google Patents
入力回路Info
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- JPH05335930A JPH05335930A JP4141454A JP14145492A JPH05335930A JP H05335930 A JPH05335930 A JP H05335930A JP 4141454 A JP4141454 A JP 4141454A JP 14145492 A JP14145492 A JP 14145492A JP H05335930 A JPH05335930 A JP H05335930A
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Abstract
(57)【要約】
【目的】 本発明は入力回路の改善に関し、当該回路の
３ステート状態時の制御に係わり該回路の論理を正確に
固定し、そのフローティング状態を無くして、他の貫通
電流経路を断ち低消費電力化を図ることを目的とする。 【構成】 相補形トランジスタ回路１１の入力部ｉｎと
電源線ＶCCとの間に抵抗素子Ｒとスイッチングトランジ
スタＴ０が直列に接続された入力回路において、相補形
トランジスタ回路１１と電源線ＶCCとの間にトランジス
タＴ１が接続され、かつ、相補形トランジスタ回路１１
の出力部ｏutと接地線ＧNDの間にトランジスタＴ２が接
続されることを含み構成し、また、相補形トランジスタ
回路１２と電源線ＶCCとの間にトランジスタＴ１が接続
され、かつ、相補形トランジスタ回路１２の出力部ｏut
と電源線ＶCCの間にトランジスタＴ２が接続され、該ト
ランジスタＴ２のゲートＧを制御する相補形トランジス
タ回路１３が接続されることを含み構成する。
３ステート状態時の制御に係わり該回路の論理を正確に
固定し、そのフローティング状態を無くして、他の貫通
電流経路を断ち低消費電力化を図ることを目的とする。 【構成】 相補形トランジスタ回路１１の入力部ｉｎと
電源線ＶCCとの間に抵抗素子Ｒとスイッチングトランジ
スタＴ０が直列に接続された入力回路において、相補形
トランジスタ回路１１と電源線ＶCCとの間にトランジス
タＴ１が接続され、かつ、相補形トランジスタ回路１１
の出力部ｏutと接地線ＧNDの間にトランジスタＴ２が接
続されることを含み構成し、また、相補形トランジスタ
回路１２と電源線ＶCCとの間にトランジスタＴ１が接続
され、かつ、相補形トランジスタ回路１２の出力部ｏut
と電源線ＶCCの間にトランジスタＴ２が接続され、該ト
ランジスタＴ２のゲートＧを制御する相補形トランジス
タ回路１３が接続されることを含み構成する。
Description
【０００１】 〔目次〕 産業上の利用分野 従来の技術（図16） 発明が解決しようとする課題（図17） 課題を解決するための手段（図１〜４） 作用 実施例 （１）第１の実施例の説明（図５） （２）第２の実施例の説明（図６） （３）第３の実施例の説明（図７） （４）第４の実施例の説明（図８） （５）第５の実施例の説明（図９） （６）第６の実施例の説明（図10） （７）第７の実施例の説明（図11） （８）第８の実施例の説明（図12） （９）第９の実施例の説明（図13） （10）第10の実施例の説明（図14） （11）第11の実施例の説明（図15） 発明の効果
【０００２】
【産業上の利用分野】本発明は、入力回路に関するもの
であり、更に詳しく言えば、論理信号等を入力増幅する
回路の低消費電力化の改善に関するものである。
であり、更に詳しく言えば、論理信号等を入力増幅する
回路の低消費電力化の改善に関するものである。
【０００３】近年、情報量の増大により高機能，高性能
のデータ処理装置が要求され、該処理装置にはＮ，Ｐチ
ャネル型の電界効果トランジスタを高集積，高密度に形
成した半導体集積回路装置がプリント基板等に実装さ
れ、それ等の入出力バッファが共通バスに接続されて使
用される傾向にある。
のデータ処理装置が要求され、該処理装置にはＮ，Ｐチ
ャネル型の電界効果トランジスタを高集積，高密度に形
成した半導体集積回路装置がプリント基板等に実装さ
れ、それ等の入出力バッファが共通バスに接続されて使
用される傾向にある。
【０００４】これによれば、入出力バッファの３ステー
ト状態（出力ハイ・インピーダンス）時の制御におい
て、入力プルアップ抵抗を遮断するスイッチングトラン
ジスタをＯFF動作することにより、入力部に接続された
外部回路に流出しようとする貫通電流を阻止している。
ト状態（出力ハイ・インピーダンス）時の制御におい
て、入力プルアップ抵抗を遮断するスイッチングトラン
ジスタをＯFF動作することにより、入力部に接続された
外部回路に流出しようとする貫通電流を阻止している。
【０００５】しかし、当該入力回路の初段のＣＭＯＳト
ランジスタ回路がフローティング状態になることから他
の貫通電流が流れる場合がある。これにより、初段のＣ
ＭＯＳトランジスタ回路の出力値が不安定となり、その
低消費電力化の妨げとなっている。
ランジスタ回路がフローティング状態になることから他
の貫通電流が流れる場合がある。これにより、初段のＣ
ＭＯＳトランジスタ回路の出力値が不安定となり、その
低消費電力化の妨げとなっている。
【０００６】そこで、当該入力回路の３ステート状態時
の制御に係わりプルアップ抵抗の遮断のみに依存するこ
となく、当該回路の論理を正確に固定し、そのフローテ
ィング状態を無くして、他の貫通電流経路を断ち低消費
電力化を図ることができる入力回路が望まれている。
の制御に係わりプルアップ抵抗の遮断のみに依存するこ
となく、当該回路の論理を正確に固定し、そのフローテ
ィング状態を無くして、他の貫通電流経路を断ち低消費
電力化を図ることができる入力回路が望まれている。
【０００７】
【従来の技術】図16，17は、従来例に係る説明図であ
る。図16（ａ），（ｂ）は、従来例に係る入力回路の説
明図であり、同図はバスインタフェース等に使用される
入力部の回路図を示している。
る。図16（ａ），（ｂ）は、従来例に係る入力回路の説
明図であり、同図はバスインタフェース等に使用される
入力部の回路図を示している。
【０００８】例えば、バイポーラ・相補形トランジスタ
回路（以下Ｂｉ・ＣＭＯＳ回路という）は、図16（ａ）
において、電源線ＶCCと接地線ＧNDとの間に直列に接続
されたＰチャネル型及びＮチャネル型の電界効果トラン
ジスタ（以下単に第１，第２のトランジスタという）Ｐ
１, Ｎ１や次段のＰチャネル型及びＮチャネル型の電界
効果トランジスタ（以下単に第３，第４のトランジスタ
という）Ｐ２, Ｎ２と、該第１，第２のトランジスタＰ
１，Ｎ１の共通ゲートＧと電源線ＶCCとの間に接続され
たプルアップ抵抗Ｒと、その共通ゲートＧにエミッタＥ
が接続された入力トランジスタＱから成る。
回路（以下Ｂｉ・ＣＭＯＳ回路という）は、図16（ａ）
において、電源線ＶCCと接地線ＧNDとの間に直列に接続
されたＰチャネル型及びＮチャネル型の電界効果トラン
ジスタ（以下単に第１，第２のトランジスタという）Ｐ
１, Ｎ１や次段のＰチャネル型及びＮチャネル型の電界
効果トランジスタ（以下単に第３，第４のトランジスタ
という）Ｐ２, Ｎ２と、該第１，第２のトランジスタＰ
１，Ｎ１の共通ゲートＧと電源線ＶCCとの間に接続され
たプルアップ抵抗Ｒと、その共通ゲートＧにエミッタＥ
が接続された入力トランジスタＱから成る。
【０００９】なお、プルアップ抵抗Ｒの機能は、入力オ
ープン時に「Ｈ」レベルに固定をするものである。これ
は、通電状態でＬＳＩ装置を入れ換える活線挿抜作業等
の場合に、入力部ＩＮがオープンとなっても、ＬＳＩ装
置内部では入力オープン状態にならないようにするため
である。
ープン時に「Ｈ」レベルに固定をするものである。これ
は、通電状態でＬＳＩ装置を入れ換える活線挿抜作業等
の場合に、入力部ＩＮがオープンとなっても、ＬＳＩ装
置内部では入力オープン状態にならないようにするため
である。
【００１０】また、当該回路の通常入力状態時の機能
は、例えば、入力部ＩＮに論理信号「Ｈ」（ハイ）レベ
ルが入力されると、プルアップ抵抗Ｒや入力トランジス
タＱを介して第１，第２のトランジスタＰ１，Ｎ１のゲ
ートＧに入力信号として「Ｈ」レベルが入力され、両ト
ランジスタＰ１，Ｎ１のドレインＤ＝出力部ｏutに出力
信号＝「Ｌ」（ロー）レベルが出力される。
は、例えば、入力部ＩＮに論理信号「Ｈ」（ハイ）レベ
ルが入力されると、プルアップ抵抗Ｒや入力トランジス
タＱを介して第１，第２のトランジスタＰ１，Ｎ１のゲ
ートＧに入力信号として「Ｈ」レベルが入力され、両ト
ランジスタＰ１，Ｎ１のドレインＤ＝出力部ｏutに出力
信号＝「Ｌ」（ロー）レベルが出力される。
【００１１】さらに、第１，第２のトランジスタＰ１，
Ｎ１のゲートＧに入力信号として「Ｌ」レベルが入力さ
れると、両トランジスタＰ１，Ｎ１のドレインＤ＝出力
部ｏutに出力信号＝「Ｈ」レベルが出力される。これに
より、入力部ＩＮに供給された論理信号等が入力増幅さ
れる。なお、図16（ｂ）は、ＭＯＳレベルの論理信号を
入力増幅する相補形トランジスタ回路（以下ＣＭＯＳ回
路という）を示している。
Ｎ１のゲートＧに入力信号として「Ｌ」レベルが入力さ
れると、両トランジスタＰ１，Ｎ１のドレインＤ＝出力
部ｏutに出力信号＝「Ｈ」レベルが出力される。これに
より、入力部ＩＮに供給された論理信号等が入力増幅さ
れる。なお、図16（ｂ）は、ＭＯＳレベルの論理信号を
入力増幅する相補形トランジスタ回路（以下ＣＭＯＳ回
路という）を示している。
【００１２】
【発明が解決しようとする課題】ところで、図16
（ａ），（ｂ）に示したプルアップ抵抗Ｒが接続された
Ｂｉ・ＣＭＯＳ回路やＣＭＯＳ回路では、入力オープン
時に「Ｈ」レベルに固定されるため、入力部ＩＮが
「Ｌ」レベルの場合には、電源線ＶCCから入力部ＩＮに
電流ｉが流れ、当該回路の低消費電力化の妨げとなる。
（ａ），（ｂ）に示したプルアップ抵抗Ｒが接続された
Ｂｉ・ＣＭＯＳ回路やＣＭＯＳ回路では、入力オープン
時に「Ｈ」レベルに固定されるため、入力部ＩＮが
「Ｌ」レベルの場合には、電源線ＶCCから入力部ＩＮに
電流ｉが流れ、当該回路の低消費電力化の妨げとなる。
【００１３】そこで、図17（ａ），（ｂ）に示すような
プルアップ抵抗Ｒを電源線ＶCCから遮断をするスイッチ
ングトランジスタＴ０を設けた入力回路が考えられてい
る。すなわち、図17（ａ）は、特開昭５９−９５７２９
や特開昭６２−２５９２９２に見られるような低消費電
力型のスイッチングトランジスタ回路を含んだ入力回路
をそれぞれ示している。
プルアップ抵抗Ｒを電源線ＶCCから遮断をするスイッチ
ングトランジスタＴ０を設けた入力回路が考えられてい
る。すなわち、図17（ａ）は、特開昭５９−９５７２９
や特開昭６２−２５９２９２に見られるような低消費電
力型のスイッチングトランジスタ回路を含んだ入力回路
をそれぞれ示している。
【００１４】例えば、Ｂｉ・ＣＭＯＳ回路は、図17
（ａ）において、電源線ＶCCと接地線ＧNDとの間に直列
に接続されたＰチャネル型及びＮチャネル型の電界効果
トランジスタ（以下単に第１，第２のトランジスタとい
う）Ｐ１, Ｎ１や次段のＰチャネル型及びＮチャネル型
の電界効果トランジスタ（以下単に第３，第４のトラン
ジスタという）Ｐ２, Ｎ２と、該第１，第２のトランジ
スタＰ１，Ｎ１の共通ゲートＧと電源線ＶCCとの間に直
列接続されたスイッチングトランジスタＴ０やプルアッ
プ抵抗Ｒと、その共通ゲートＧにエミッタＥが接続され
た入力トランジスタＱから成る。
（ａ）において、電源線ＶCCと接地線ＧNDとの間に直列
に接続されたＰチャネル型及びＮチャネル型の電界効果
トランジスタ（以下単に第１，第２のトランジスタとい
う）Ｐ１, Ｎ１や次段のＰチャネル型及びＮチャネル型
の電界効果トランジスタ（以下単に第３，第４のトラン
ジスタという）Ｐ２, Ｎ２と、該第１，第２のトランジ
スタＰ１，Ｎ１の共通ゲートＧと電源線ＶCCとの間に直
列接続されたスイッチングトランジスタＴ０やプルアッ
プ抵抗Ｒと、その共通ゲートＧにエミッタＥが接続され
た入力トランジスタＱから成る。
【００１５】また、当該回路の入力論理を「Ｌ」レベル
に固定する３ステート状態時の機能は、スイッチングト
ランジスタＴ０のゲートＧに「Ｈ」レベルの制御信号Ｓ
Ｇが入力されると、該トランジスタＴ０がＯFF動作をす
る。これにより、通常動作時と異なり、電源線ＶCCから
プルアップ抵抗Ｒ，入力トランジスタＱを経由して入力
部ＩＮに接続された外部回路に流出しようとする電流
（以下第１の貫通電流という）ｉ1 が阻止され、当該入
力回路の低消費電力化が図られる。
に固定する３ステート状態時の機能は、スイッチングト
ランジスタＴ０のゲートＧに「Ｈ」レベルの制御信号Ｓ
Ｇが入力されると、該トランジスタＴ０がＯFF動作をす
る。これにより、通常動作時と異なり、電源線ＶCCから
プルアップ抵抗Ｒ，入力トランジスタＱを経由して入力
部ＩＮに接続された外部回路に流出しようとする電流
（以下第１の貫通電流という）ｉ1 が阻止され、当該入
力回路の低消費電力化が図られる。
【００１６】なお、図17（ｂ）は、ＭＯＳレベルの論理
信号を入力増幅する相補形トランジスタ回路（以下ＣＭ
ＯＳ回路という）を示している。図17（ｂ）において、
当該回路の３ステート状態時の機能は、スイッチングト
ランジスタＴ０のゲートＧに「Ｈ」レベルの制御信号Ｓ
Ｇが入力されると、Ｂｉ・ＣＭＯＳ回路と同様に該トラ
ンジスタＴ０がＯFF動作をする。これにより、電源線Ｖ
CCからプルアップ抵抗Ｒ，入力トランジスタＱを経由し
て外部回路に流出しようとする第１の貫通電流ｉ1 が阻
止され、当該入力回路の低消費電力化が図られる。
信号を入力増幅する相補形トランジスタ回路（以下ＣＭ
ＯＳ回路という）を示している。図17（ｂ）において、
当該回路の３ステート状態時の機能は、スイッチングト
ランジスタＴ０のゲートＧに「Ｈ」レベルの制御信号Ｓ
Ｇが入力されると、Ｂｉ・ＣＭＯＳ回路と同様に該トラ
ンジスタＴ０がＯFF動作をする。これにより、電源線Ｖ
CCからプルアップ抵抗Ｒ，入力トランジスタＱを経由し
て外部回路に流出しようとする第１の貫通電流ｉ1 が阻
止され、当該入力回路の低消費電力化が図られる。
【００１７】しかし、図17（ａ），（ｂ）に示したＢｉ
・ＣＭＯＳ回路やＣＭＯＳ回路では、スイッチングトラ
ンジスタＴ０がＯFF動作し入力部ＩＮがオープンになる
と、その初段のＣＭＯＳ回路が電気的に不安定になるフ
ローティング状態になり、電源線ＶCCと接地線ＧNDとの
間に直列に接続された第１，第２のトランジスタＰ１，
Ｎ１間に第２の貫通電流ｉ2 が流れる場合がある。
・ＣＭＯＳ回路やＣＭＯＳ回路では、スイッチングトラ
ンジスタＴ０がＯFF動作し入力部ＩＮがオープンになる
と、その初段のＣＭＯＳ回路が電気的に不安定になるフ
ローティング状態になり、電源線ＶCCと接地線ＧNDとの
間に直列に接続された第１，第２のトランジスタＰ１，
Ｎ１間に第２の貫通電流ｉ2 が流れる場合がある。
【００１８】これは、入力部ＩＮがオープン状態で、プ
ルアップ抵抗Ｒが電源線ＶCCから切り離されるために、
初段のＣＭＯＳトランジスタ回路を構成する第１，第２
のトランジスタＰ１，Ｎ１のゲートＧがフローティング
状態となり、不安定な状態となるためである。
ルアップ抵抗Ｒが電源線ＶCCから切り離されるために、
初段のＣＭＯＳトランジスタ回路を構成する第１，第２
のトランジスタＰ１，Ｎ１のゲートＧがフローティング
状態となり、不安定な状態となるためである。
【００１９】これにより、初段のＣＭＯＳ回路の出力値
が不安定となることから、次段のＣＭＯＳ回路の第３，
第４のトランジスタＰ２，Ｎ２間にも第２の貫通電流ｉ
2 が流れる恐れがある。
が不安定となることから、次段のＣＭＯＳ回路の第３，
第４のトランジスタＰ２，Ｎ２間にも第２の貫通電流ｉ
2 が流れる恐れがある。
【００２０】本発明は、かかる従来例の問題点に鑑みて
創作されたものであり、当該入力回路の３ステート状態
時の制御に係わりプルアップ抵抗の遮断のみに依存する
ことなく、当該回路の論理を正確に固定し、そのフロー
ティング状態を無くして、他の貫通電流経路を断ち低消
費電力化を図ることが可能となる入力回路の提供を目的
とする。
創作されたものであり、当該入力回路の３ステート状態
時の制御に係わりプルアップ抵抗の遮断のみに依存する
ことなく、当該回路の論理を正確に固定し、そのフロー
ティング状態を無くして、他の貫通電流経路を断ち低消
費電力化を図ることが可能となる入力回路の提供を目的
とする。
【００２１】
【課題を解決するための手段】図１〜４は、本発明に係
る入力回路の原理図（その１〜４）をそれぞれ示してい
る。
る入力回路の原理図（その１〜４）をそれぞれ示してい
る。
【００２２】本発明の第１の入力回路は図１（ａ）に示
すように、相補形トランジスタ回路１１の入力部ｉｎと
第１の電源線ＶCCとの間に抵抗素子Ｒとスイッチングト
ランジスタＴ０が直列に接続された入力回路において、
前記相補形トランジスタ回路１１と第１の電源線ＶCCと
の間に第１のトランジスタＴ１が接続され、かつ、前記
相補形トランジスタ回路１１の出力部ｏutと第２の電源
線ＧNDの間に第２のトランジスタＴ２が接続されること
を特徴とする。
すように、相補形トランジスタ回路１１の入力部ｉｎと
第１の電源線ＶCCとの間に抵抗素子Ｒとスイッチングト
ランジスタＴ０が直列に接続された入力回路において、
前記相補形トランジスタ回路１１と第１の電源線ＶCCと
の間に第１のトランジスタＴ１が接続され、かつ、前記
相補形トランジスタ回路１１の出力部ｏutと第２の電源
線ＧNDの間に第２のトランジスタＴ２が接続されること
を特徴とする。
【００２３】なお、本発明の第１の入力回路において、
前記第１のトランジスタＴ１がｐ型の電界効果トランジ
スタから成り、前記第２のトランジスタＴ２がｎ型の電
界効果トランジスタから成り、前記第１，第２のトラン
ジスタＴ１，Ｔ２の各ゲートＧが共にスイッチングトラ
ンジスタＴ０のゲートＧに接続されることを特徴とす
る。
前記第１のトランジスタＴ１がｐ型の電界効果トランジ
スタから成り、前記第２のトランジスタＴ２がｎ型の電
界効果トランジスタから成り、前記第１，第２のトラン
ジスタＴ１，Ｔ２の各ゲートＧが共にスイッチングトラ
ンジスタＴ０のゲートＧに接続されることを特徴とす
る。
【００２４】また、本発明の第２の入力回路は第１の入
力回路において、図１（ａ）の破線に示すように、前記
相補形トランジスタ回路１１の入力部ｉｎにバイポーラ
トランジスタＱが接続されることを特徴とする。
力回路において、図１（ａ）の破線に示すように、前記
相補形トランジスタ回路１１の入力部ｉｎにバイポーラ
トランジスタＱが接続されることを特徴とする。
【００２５】さらに、本発明の第３の入力回路は、図１
（ｂ）に示すように、第１の相補形トランジスタ回路１
２の入力部ｉｎと第１の電源線ＶCCとの間に抵抗素子Ｒ
とスイッチングトランジスタＴ０が直列に接続された入
力回路において、前記第１の相補形トランジスタ回路１
２と第１の電源線ＶCCとの間に第１のトランジスタＴ１
が接続され、かつ、前記第１の相補形トランジスタ回路
１２の出力部ｏutと第１の電源線ＶCCの間に第２のトラ
ンジスタＴ２が接続され、前記第２のトランジスタＴ２
のゲートＧを制御する第２の相補形トランジスタ回路１
３が第１の電源線ＶCCと第２の電源線ＧNDとの間に接続
されることを特徴とする。
（ｂ）に示すように、第１の相補形トランジスタ回路１
２の入力部ｉｎと第１の電源線ＶCCとの間に抵抗素子Ｒ
とスイッチングトランジスタＴ０が直列に接続された入
力回路において、前記第１の相補形トランジスタ回路１
２と第１の電源線ＶCCとの間に第１のトランジスタＴ１
が接続され、かつ、前記第１の相補形トランジスタ回路
１２の出力部ｏutと第１の電源線ＶCCの間に第２のトラ
ンジスタＴ２が接続され、前記第２のトランジスタＴ２
のゲートＧを制御する第２の相補形トランジスタ回路１
３が第１の電源線ＶCCと第２の電源線ＧNDとの間に接続
されることを特徴とする。
【００２６】なお、本発明の第３の入力回路において、
前記第１，第２のトランジスタＴ１，Ｔ２がｐ型の電界
効果トランジスタから成り、前記第１のトランジスタＴ
１のゲートＧと第２の相補形トランジスタ回路１３の共
通ゲートＧとがスイッチングトランジスタＴ０のゲート
Ｇに接続されることを特徴とする。
前記第１，第２のトランジスタＴ１，Ｔ２がｐ型の電界
効果トランジスタから成り、前記第１のトランジスタＴ
１のゲートＧと第２の相補形トランジスタ回路１３の共
通ゲートＧとがスイッチングトランジスタＴ０のゲート
Ｇに接続されることを特徴とする。
【００２７】また、本発明の第４の入力回路は、図２
（ａ）に示すように、相補形トランジスタ回路１４の入
力部ｉｎと第１の電源線ＶCCとの間に抵抗素子Ｒとスイ
ッチングトランジスタＴ０が直列に接続された入力回路
において、前記相補形トランジスタ回路１４の入力部ｉ
ｎと第２の電源線ＧNDとの間にｎ型の電界効果トランジ
スタＴＮが接続され、前記ｎ型の電界効果トランジスタ
ＴＮのゲートＧがスイッチングトランジスタＴ０のゲー
トＧに接続されることを特徴とする。
（ａ）に示すように、相補形トランジスタ回路１４の入
力部ｉｎと第１の電源線ＶCCとの間に抵抗素子Ｒとスイ
ッチングトランジスタＴ０が直列に接続された入力回路
において、前記相補形トランジスタ回路１４の入力部ｉ
ｎと第２の電源線ＧNDとの間にｎ型の電界効果トランジ
スタＴＮが接続され、前記ｎ型の電界効果トランジスタ
ＴＮのゲートＧがスイッチングトランジスタＴ０のゲー
トＧに接続されることを特徴とする。
【００２８】さらに、本発明の第５の入力回路は、図２
（ｂ）に示すように、相補形トランジスタ回路１５の入
力部ｉｎと第１の電源線ＶCCとの間に抵抗素子Ｒとスイ
ッチングトランジスタＴ０が直列に接続された入力回路
において、前記相補形トランジスタ回路１５と第２の電
源線ＧNDとの間に第１のトランジスタＴ１が接続され、
かつ、前記相補形トランジスタ回路１５の出力部ｏutと
第２の電源線ＧNDとの間に第２のトランジスタＴ２が接
続されることを特徴とする。
（ｂ）に示すように、相補形トランジスタ回路１５の入
力部ｉｎと第１の電源線ＶCCとの間に抵抗素子Ｒとスイ
ッチングトランジスタＴ０が直列に接続された入力回路
において、前記相補形トランジスタ回路１５と第２の電
源線ＧNDとの間に第１のトランジスタＴ１が接続され、
かつ、前記相補形トランジスタ回路１５の出力部ｏutと
第２の電源線ＧNDとの間に第２のトランジスタＴ２が接
続されることを特徴とする。
【００２９】なお、本発明の第５の入力回路において、
前記第１，第２のトランジスタＴ１，Ｔ２がｎ型の電界
効果トランジスタから成り、前記第２のトランジスタＴ
２のゲートＧがスイッチングトランジスタＴ０のゲート
Ｇに接続され、前記第１のトランジスタＴ１のゲートＧ
にスイッチングトランジスタＴ０のゲートＧに供給する
ゲート制御信号ＳＧの反転信号を供給することを特徴と
する。
前記第１，第２のトランジスタＴ１，Ｔ２がｎ型の電界
効果トランジスタから成り、前記第２のトランジスタＴ
２のゲートＧがスイッチングトランジスタＴ０のゲート
Ｇに接続され、前記第１のトランジスタＴ１のゲートＧ
にスイッチングトランジスタＴ０のゲートＧに供給する
ゲート制御信号ＳＧの反転信号を供給することを特徴と
する。
【００３０】さらに、本発明の第６の入力回路は、図３
（ａ）に示すように、相補形トランジスタ回路１６の入
力部ｉｎと第１の電源線ＶCCとの間に抵抗素子Ｒとスイ
ッチングトランジスタＴ０が直列に接続された入力回路
において、前記相補形トランジスタ回路１６と第２の電
源線ＧNDとの間に第１のトランジスタＴ１が接続され、
かつ、前記相補形トランジスタ回路１６の出力部ｏutと
第１の電源線ＶCCとの間に第２のトランジスタＴ２が接
続されることを特徴とする。
（ａ）に示すように、相補形トランジスタ回路１６の入
力部ｉｎと第１の電源線ＶCCとの間に抵抗素子Ｒとスイ
ッチングトランジスタＴ０が直列に接続された入力回路
において、前記相補形トランジスタ回路１６と第２の電
源線ＧNDとの間に第１のトランジスタＴ１が接続され、
かつ、前記相補形トランジスタ回路１６の出力部ｏutと
第１の電源線ＶCCとの間に第２のトランジスタＴ２が接
続されることを特徴とする。
【００３１】なお、本発明の第６の入力回路において、
前記第１のトランジスタＴ１がｎ型の電界効果トランジ
スタから成り、前記第２のトランジスタＴ２がｐ型の電
界効果トランジスタから成り、前記第１，第２のトラン
ジスタＴ１，Ｔ２の各ゲートＧにスイッチングトランジ
スタＴ０のゲートＧに供給するゲート制御信号ＳＧの反
転信号を供給することを特徴とする。
前記第１のトランジスタＴ１がｎ型の電界効果トランジ
スタから成り、前記第２のトランジスタＴ２がｐ型の電
界効果トランジスタから成り、前記第１，第２のトラン
ジスタＴ１，Ｔ２の各ゲートＧにスイッチングトランジ
スタＴ０のゲートＧに供給するゲート制御信号ＳＧの反
転信号を供給することを特徴とする。
【００３２】さらに、本発明の第７，８の入力回路は、
図３（ｂ）に示すように、第１の電源線ＶCCと第２の電
源線ＧNDとの間に一段以上の相補形トランジスタ回路Ｃ
MOSｎ〔ｎ＝１，２，３…〕が具備され、前記相補形ト
ランジスタ回路ＣMOS ｎの入力部ｉｎと第１の電源線Ｖ
CCとの間に抵抗素子ＲとスイッチングトランジスタＴ０
が直列に接続された入力回路において、前記相補形トラ
ンジスタ回路ＣMOS ｎと第１の電源線ＶCCとの間又は相
補形トランジスタ回路ＣMOS ｎと第２の電源線ＧNDとの
間にスイッチング素子１７が接続され、前記スイッチン
グ素子１７が相補形トランジスタ回路ＣMOS ｎの各段毎
に接続されることを特徴とする。
図３（ｂ）に示すように、第１の電源線ＶCCと第２の電
源線ＧNDとの間に一段以上の相補形トランジスタ回路Ｃ
MOSｎ〔ｎ＝１，２，３…〕が具備され、前記相補形ト
ランジスタ回路ＣMOS ｎの入力部ｉｎと第１の電源線Ｖ
CCとの間に抵抗素子ＲとスイッチングトランジスタＴ０
が直列に接続された入力回路において、前記相補形トラ
ンジスタ回路ＣMOS ｎと第１の電源線ＶCCとの間又は相
補形トランジスタ回路ＣMOS ｎと第２の電源線ＧNDとの
間にスイッチング素子１７が接続され、前記スイッチン
グ素子１７が相補形トランジスタ回路ＣMOS ｎの各段毎
に接続されることを特徴とする。
【００３３】また、本発明の第９の入力回路は第１〜第
８の入力回路において、図３（ｂ）に示すように前記直
列に接続された抵抗素子Ｒ又はスイッチングトランジス
タＴ０の一端が第１の電源線ＶCC又は前記相補形トラン
ジスタ回路１１〜１６，ＣMOS ｎの入力部ｉｎに接続さ
れることを特徴とする。
８の入力回路において、図３（ｂ）に示すように前記直
列に接続された抵抗素子Ｒ又はスイッチングトランジス
タＴ０の一端が第１の電源線ＶCC又は前記相補形トラン
ジスタ回路１１〜１６，ＣMOS ｎの入力部ｉｎに接続さ
れることを特徴とする。
【００３４】さらに、本発明の第10の入力回路は、図４
（ａ）に示すように、相補形トランジスタ回路１８の入
力部ｉｎと第２の電源線ＧNDとの間に抵抗素子Ｒとスイ
ッチングトランジスタＴ０が直列に接続された入力回路
において、前記相補形トランジスタ回路１８の出力部ｏ
utと第２の電源線ＧNDとの間にｎ型の電界効果トランジ
スタＴＮが接続され、前記スイッチングトランジスタＴ
０のゲートＧとｎ型の電界効果トランジスタＴＮのゲー
トＧが接続されることを特徴とする。
（ａ）に示すように、相補形トランジスタ回路１８の入
力部ｉｎと第２の電源線ＧNDとの間に抵抗素子Ｒとスイ
ッチングトランジスタＴ０が直列に接続された入力回路
において、前記相補形トランジスタ回路１８の出力部ｏ
utと第２の電源線ＧNDとの間にｎ型の電界効果トランジ
スタＴＮが接続され、前記スイッチングトランジスタＴ
０のゲートＧとｎ型の電界効果トランジスタＴＮのゲー
トＧが接続されることを特徴とする。
【００３５】また、本発明の第11の入力回路は、図４
（ｂ）に示すように、相補形トランジスタ回路１９の入
力部ｉｎと第２の電源線ＧNDとの間に抵抗素子Ｒとスイ
ッチングトランジスタＴ０が直列に接続された入力回路
において、前記相補形トランジスタ回路１９の出力部ｏ
utと第１の電源線ＶCCとの間にｐ型の電界効果トランジ
スタＴＰが接続され、かつ、ｐ型の電界効果トランジス
タＴＰのゲートＧに前記スイッチングトランジスタＴ０
のゲートＧに供給するゲート制御信号ＳＧの反転信号を
供給することを特徴とする。
（ｂ）に示すように、相補形トランジスタ回路１９の入
力部ｉｎと第２の電源線ＧNDとの間に抵抗素子Ｒとスイ
ッチングトランジスタＴ０が直列に接続された入力回路
において、前記相補形トランジスタ回路１９の出力部ｏ
utと第１の電源線ＶCCとの間にｐ型の電界効果トランジ
スタＴＰが接続され、かつ、ｐ型の電界効果トランジス
タＴＰのゲートＧに前記スイッチングトランジスタＴ０
のゲートＧに供給するゲート制御信号ＳＧの反転信号を
供給することを特徴とする。
【００３６】なお、本発明の第１〜第９の入力回路にお
いて、前記スイッチングトランジスタＴ０がｐ型の電界
効果トランジスタから成り、本発明の第10，11の入力回
路において、前記スイッチングトランジスタＴ０がｎ型
の電界効果トランジスタから成ることを特徴とし、上記
目的を達成する。
いて、前記スイッチングトランジスタＴ０がｐ型の電界
効果トランジスタから成り、本発明の第10，11の入力回
路において、前記スイッチングトランジスタＴ０がｎ型
の電界効果トランジスタから成ることを特徴とし、上記
目的を達成する。
【００３７】
【作 用】本発明の第１の入力回路によれば、図１
（ａ）に示すように、相補形トランジスタ回路１１と第
１の電源線ＶCCとの間に第１のトランジスタＴ１が接続
され、かつ、相補形トランジスタ回路１１の出力部ｏut
と第２の電源線ＧNDの間に第２のトランジスタＴ２が接
続され、両トランジスタＴ１，Ｔ２の各ゲートＧが共に
ｐ型の電界効果トランジスタから成るスイッチングトラ
ンジスタＴ０のゲートＧに接続される。
（ａ）に示すように、相補形トランジスタ回路１１と第
１の電源線ＶCCとの間に第１のトランジスタＴ１が接続
され、かつ、相補形トランジスタ回路１１の出力部ｏut
と第２の電源線ＧNDの間に第２のトランジスタＴ２が接
続され、両トランジスタＴ１，Ｔ２の各ゲートＧが共に
ｐ型の電界効果トランジスタから成るスイッチングトラ
ンジスタＴ０のゲートＧに接続される。
【００３８】例えば、当該第１の入力回路の３ステート
状態時において、スイッチングトランジスタＴ０，両ト
ランジスタＴ１，Ｔ２にゲート制御信号ＳＧ＝「Ｈ」レ
ベルが入力されると、まず、スイッチングトランジスタ
Ｔ０がＯFF動作をすることで、従来例と同様に入力部Ｉ
Ｎに接続された外部回路に流出しようとする電流ｉ1の
貫通電流経路を断つことが可能となる。
状態時において、スイッチングトランジスタＴ０，両ト
ランジスタＴ１，Ｔ２にゲート制御信号ＳＧ＝「Ｈ」レ
ベルが入力されると、まず、スイッチングトランジスタ
Ｔ０がＯFF動作をすることで、従来例と同様に入力部Ｉ
Ｎに接続された外部回路に流出しようとする電流ｉ1の
貫通電流経路を断つことが可能となる。
【００３９】これと共に、ｐ型の電界効果トランジスタ
から成る第１のトランジスタＴ１がＯFF動作をすること
で、図１（ａ）において、相補形トランジスタ回路１１
が第１の電源線ＶCCから切り離される。これにより、電
源線ＶCCから切り離された抵抗素子Ｒや入力部ＩＮに接
続された外部回路の論理信号の影響により、相補形トラ
ンジスタ回路１１の共通ゲートＧの電位が不安定となっ
た場合であっても、ｎ型の電界効果トランジスタから成
る第２のトランジスタＴ２がＯＮ動作をすることで、相
補形トランジスタ回路１１の出力値を「Ｌ」（ロー）レ
ベルに固定することが可能となる。このことから従来例
のようなフローティング状態を無くすことができる。
から成る第１のトランジスタＴ１がＯFF動作をすること
で、図１（ａ）において、相補形トランジスタ回路１１
が第１の電源線ＶCCから切り離される。これにより、電
源線ＶCCから切り離された抵抗素子Ｒや入力部ＩＮに接
続された外部回路の論理信号の影響により、相補形トラ
ンジスタ回路１１の共通ゲートＧの電位が不安定となっ
た場合であっても、ｎ型の電界効果トランジスタから成
る第２のトランジスタＴ２がＯＮ動作をすることで、相
補形トランジスタ回路１１の出力値を「Ｌ」（ロー）レ
ベルに固定することが可能となる。このことから従来例
のようなフローティング状態を無くすことができる。
【００４０】このため、従来例のようなフローティング
状態を原因とする第１の電源線ＶCCと第２の電源線ＧND
との間に接続された相補形トランジスタ回路１１に流れ
る他の電流ｉ2 の貫通電流経路を断つことが可能とな
る。
状態を原因とする第１の電源線ＶCCと第２の電源線ＧND
との間に接続された相補形トランジスタ回路１１に流れ
る他の電流ｉ2 の貫通電流経路を断つことが可能とな
る。
【００４１】これにより、初段のＣＭＯＳトランジスタ
回路の出力値が安定化することから、次段のＣＭＯＳト
ランジスタ回路の貫通電流経路を断つことが可能とな
り、当該入力回路の３ステート状態時に係わりその低消
費電力化を図ることが可能となる。
回路の出力値が安定化することから、次段のＣＭＯＳト
ランジスタ回路の貫通電流経路を断つことが可能とな
り、当該入力回路の３ステート状態時に係わりその低消
費電力化を図ることが可能となる。
【００４２】また、本発明の第２の入力回路によれば第
１の入力回路において、図１（ａ）の破線に示すよう
に、相補形トランジスタ回路１１の入力部ｉｎにバイポ
ーラトランジスタＱが接続される。
１の入力回路において、図１（ａ）の破線に示すよう
に、相補形トランジスタ回路１１の入力部ｉｎにバイポ
ーラトランジスタＱが接続される。
【００４３】例えば、当該第２の入力回路の３ステート
状態時において、スイッチングトランジスタＴ０，両ト
ランジスタＴ１，Ｔ２にゲート制御信号ＳＧ＝「Ｈ」レ
ベルが入力されると、第１の入力回路と同様に、スイッ
チングトランジスタＴ０がＯFF動作をすることで、バイ
ポーラトランジスタＱを介して入力部ＩＮ´に接続され
た外部回路に流出しようとする電流ｉ1 の貫通電流経路
を断つことが可能となる。
状態時において、スイッチングトランジスタＴ０，両ト
ランジスタＴ１，Ｔ２にゲート制御信号ＳＧ＝「Ｈ」レ
ベルが入力されると、第１の入力回路と同様に、スイッ
チングトランジスタＴ０がＯFF動作をすることで、バイ
ポーラトランジスタＱを介して入力部ＩＮ´に接続され
た外部回路に流出しようとする電流ｉ1 の貫通電流経路
を断つことが可能となる。
【００４４】これと共に、第１のトランジスタＴ１がＯ
FF動作をすることで、図１（ａ）において、相補形トラ
ンジスタ回路１１が第１の電源線ＶCCから切り離され、
第２のトランジスタＴ２がＯＮ動作をすることで、相補
形トランジスタ回路１１の出力値を「Ｌ」（ロー）レベ
ルに固定することが可能となる。このことから相補形ト
ランジスタ回路１１のフローティング状態を無くすこと
ができる。
FF動作をすることで、図１（ａ）において、相補形トラ
ンジスタ回路１１が第１の電源線ＶCCから切り離され、
第２のトランジスタＴ２がＯＮ動作をすることで、相補
形トランジスタ回路１１の出力値を「Ｌ」（ロー）レベ
ルに固定することが可能となる。このことから相補形ト
ランジスタ回路１１のフローティング状態を無くすこと
ができる。
【００４５】このため、第１の入力回路と同様に、相補
形トランジスタ回路１１に流れる他の電流ｉ2 の貫通電
流経路を断つことが可能となる。これにより、第１の入
力回路と同様に、当該入力回路の低消費電力化を図るこ
とが可能となる。
形トランジスタ回路１１に流れる他の電流ｉ2 の貫通電
流経路を断つことが可能となる。これにより、第１の入
力回路と同様に、当該入力回路の低消費電力化を図るこ
とが可能となる。
【００４６】さらに、本発明の第３の入力回路によれ
ば、図１（ｂ）に示すように、第１の相補形トランジス
タ回路１２と第１の電源線ＶCCとの間に第１のトランジ
スタＴ１が接続され、かつ、その出力部ｏutと第１の電
源線ＶCCの間に第２のトランジスタＴ２が接続され、該
トランジスタＴ２のゲートＧを制御する第２の相補形ト
ランジスタ回路１３が接続される。また、第１のトラン
ジスタＴ１のゲートＧと第２の相補形トランジスタ回路
１３の共通ゲートＧとがスイッチングトランジスタＴ０
のゲートＧに接続される。
ば、図１（ｂ）に示すように、第１の相補形トランジス
タ回路１２と第１の電源線ＶCCとの間に第１のトランジ
スタＴ１が接続され、かつ、その出力部ｏutと第１の電
源線ＶCCの間に第２のトランジスタＴ２が接続され、該
トランジスタＴ２のゲートＧを制御する第２の相補形ト
ランジスタ回路１３が接続される。また、第１のトラン
ジスタＴ１のゲートＧと第２の相補形トランジスタ回路
１３の共通ゲートＧとがスイッチングトランジスタＴ０
のゲートＧに接続される。
【００４７】例えば、当該第３の入力回路の３ステート
状態時において、スイッチングトランジスタＴ０，第２
の相補形トランジスタ回路１３にゲート制御信号ＳＧ＝
「Ｈ」レベルが入力されると、まず、スイッチングトラ
ンジスタＴ０がＯFF動作をすることで、第１，２の入力
回路と同様に入力部ＩＮに接続された外部回路に流出し
ようとする電流ｉ1 の貫通電流経路を断つことが可能と
なる。
状態時において、スイッチングトランジスタＴ０，第２
の相補形トランジスタ回路１３にゲート制御信号ＳＧ＝
「Ｈ」レベルが入力されると、まず、スイッチングトラ
ンジスタＴ０がＯFF動作をすることで、第１，２の入力
回路と同様に入力部ＩＮに接続された外部回路に流出し
ようとする電流ｉ1 の貫通電流経路を断つことが可能と
なる。
【００４８】これと共に、ｐ型の電界効果トランジスタ
ＴＰから成る第１のトランジスタＴ１がＯFF動作をする
ことで、図１（ｂ）において、相補形トランジスタ回路
１１が第１の電源線ＶCCから切り離される。また、ｐ型
の電界効果トランジスタから成る第２のトランジスタＴ
２が第２の相補形トランジスタ回路１３の出力値「Ｌ」
レベルを受けてＯＮ動作をすることで、第１，第２の入
力回路と異なり相補形トランジスタ回路１１の出力値を
「Ｈ」（ハイ）レベルに固定することが可能となる。
ＴＰから成る第１のトランジスタＴ１がＯFF動作をする
ことで、図１（ｂ）において、相補形トランジスタ回路
１１が第１の電源線ＶCCから切り離される。また、ｐ型
の電界効果トランジスタから成る第２のトランジスタＴ
２が第２の相補形トランジスタ回路１３の出力値「Ｌ」
レベルを受けてＯＮ動作をすることで、第１，第２の入
力回路と異なり相補形トランジスタ回路１１の出力値を
「Ｈ」（ハイ）レベルに固定することが可能となる。
【００４９】これにより、第１の入力回路と同様に相補
形トランジスタ回路１２のフローティング状態を無くす
ことができ、従来例のような相補形トランジスタ回路１
１に流れる他の電流ｉ2 の貫通電流経路を断つことが可
能となる。
形トランジスタ回路１２のフローティング状態を無くす
ことができ、従来例のような相補形トランジスタ回路１
１に流れる他の電流ｉ2 の貫通電流経路を断つことが可
能となる。
【００５０】このことで、初段の相補形トランジスタ回
路の出力値が安定化することから、次段の相補形トラン
ジスタ回路の貫通電流経路を断つことが可能となり、当
該入力回路の低消費電力化を図ることが可能となる。
路の出力値が安定化することから、次段の相補形トラン
ジスタ回路の貫通電流経路を断つことが可能となり、当
該入力回路の低消費電力化を図ることが可能となる。
【００５１】また、本発明の第４の入力回路によれば、
図２（ａ）に示すように、相補形トランジスタ回路１４
の入力部ｉｎと第２の電源線ＧNDとの間にｎ型の電界効
果トランジスタＴＮが接続され、該トランジスタＴＮの
ゲートＧがスイッチングトランジスタＴ０のゲートＧに
接続される。
図２（ａ）に示すように、相補形トランジスタ回路１４
の入力部ｉｎと第２の電源線ＧNDとの間にｎ型の電界効
果トランジスタＴＮが接続され、該トランジスタＴＮの
ゲートＧがスイッチングトランジスタＴ０のゲートＧに
接続される。
【００５２】例えば、当該第４の入力回路の３ステート
状態時において、スイッチングトランジスタＴ０，トラ
ンジスタＴＮにゲート制御信号ＳＧ＝「Ｈ」レベルが入
力されると、まず、スイッチングトランジスタＴ０がＯ
FF動作をすることで、第１〜３の入力回路と同様に入力
部ＩＮに接続された外部回路に流出しようとする電流ｉ
1 の貫通電流経路を断つことが可能となる。
状態時において、スイッチングトランジスタＴ０，トラ
ンジスタＴＮにゲート制御信号ＳＧ＝「Ｈ」レベルが入
力されると、まず、スイッチングトランジスタＴ０がＯ
FF動作をすることで、第１〜３の入力回路と同様に入力
部ＩＮに接続された外部回路に流出しようとする電流ｉ
1 の貫通電流経路を断つことが可能となる。
【００５３】これと共に、トランジスタＴＮがＯＮ動作
をすることで、図２（ａ）において、相補形トランジス
タ回路１４の入力部ｉｎを「Ｌ」レベルに固定すること
が可能となる。
をすることで、図２（ａ）において、相補形トランジス
タ回路１４の入力部ｉｎを「Ｌ」レベルに固定すること
が可能となる。
【００５４】このため、第１〜３の入力回路と同様に相
補形トランジスタ回路１４のフローティング状態を無く
すことができ、従来例のような相補形トランジスタ回路
１４に流れる他の電流ｉ2 の貫通電流経路を断つことが
可能となる。
補形トランジスタ回路１４のフローティング状態を無く
すことができ、従来例のような相補形トランジスタ回路
１４に流れる他の電流ｉ2 の貫通電流経路を断つことが
可能となる。
【００５５】これにより、初段の相補形トランジスタ回
路１４の出力値が安定化することから、次段の相補形ト
ランジスタ回路の貫通電流経路を断つことが可能とな
り、当該入力回路の低消費電力化を図ることが可能とな
る。
路１４の出力値が安定化することから、次段の相補形ト
ランジスタ回路の貫通電流経路を断つことが可能とな
り、当該入力回路の低消費電力化を図ることが可能とな
る。
【００５６】さらに、本発明の第５の入力回路によれ
ば、図２（ｂ）に示すように、相補形トランジスタ回路
１５と第２の電源線ＧNDとの間に第１のトランジスタＴ
１が接続され、かつ、その出力部ｏutと第２の電源線Ｇ
NDとの間に第２のトランジスタＴ２が接続され、該トラ
ンジスタＴ２のゲートＧがスイッチングトランジスタＴ
０のゲートＧに接続される。また、第１のトランジスタ
Ｔ１にゲート制御信号ＳＧの反転信号が供給される。
ば、図２（ｂ）に示すように、相補形トランジスタ回路
１５と第２の電源線ＧNDとの間に第１のトランジスタＴ
１が接続され、かつ、その出力部ｏutと第２の電源線Ｇ
NDとの間に第２のトランジスタＴ２が接続され、該トラ
ンジスタＴ２のゲートＧがスイッチングトランジスタＴ
０のゲートＧに接続される。また、第１のトランジスタ
Ｔ１にゲート制御信号ＳＧの反転信号が供給される。
【００５７】例えば、当該第５の入力回路の３ステート
状態時において、スイッチングトランジスタＴ０にゲー
ト制御信号ＳＧ＝「Ｈ」レベルが入力されると、スイッ
チングトランジスタＴ０がＯFF動作をする。
状態時において、スイッチングトランジスタＴ０にゲー
ト制御信号ＳＧ＝「Ｈ」レベルが入力されると、スイッ
チングトランジスタＴ０がＯFF動作をする。
【００５８】このため、第１〜４の入力回路と同様に入
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、ｎ
型の電界効果トランジスタから成る第１のトランジスタ
Ｔ１にゲート制御信号ＳＧの反転信号＝「Ｌ」レベルが
入力されると、該トランジスタＴ１がＯFF動作をする。
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、ｎ
型の電界効果トランジスタから成る第１のトランジスタ
Ｔ１にゲート制御信号ＳＧの反転信号＝「Ｌ」レベルが
入力されると、該トランジスタＴ１がＯFF動作をする。
【００５９】このことで、図２（ｂ）において、相補形
トランジスタ回路１５が第２の電源線ＧNDから切り離さ
れる。また、ｎ型の電界効果トランジスタから成る第２
のトランジスタＴ２がＯＮ動作をすることで、第１の入
力回路と同様に相補形トランジスタ回路１５の出力値を
「Ｌ」レベルに固定することが可能となる。このことか
ら第１〜４の入力回路と同様に相補形トランジスタ回路
１５のフローティング状態を無くすことができ、従来例
のような相補形トランジスタ回路１５に流れる他の電流
ｉ2 の貫通電流経路を断つことが可能となる。
トランジスタ回路１５が第２の電源線ＧNDから切り離さ
れる。また、ｎ型の電界効果トランジスタから成る第２
のトランジスタＴ２がＯＮ動作をすることで、第１の入
力回路と同様に相補形トランジスタ回路１５の出力値を
「Ｌ」レベルに固定することが可能となる。このことか
ら第１〜４の入力回路と同様に相補形トランジスタ回路
１５のフローティング状態を無くすことができ、従来例
のような相補形トランジスタ回路１５に流れる他の電流
ｉ2 の貫通電流経路を断つことが可能となる。
【００６０】これにより、初段の相補形トランジスタ回
路１５の出力値が安定化することから、第１〜４の入力
回路と同様に次段の相補形トランジスタ回路の貫通電流
経路を断つことが可能となり、当該入力回路の低消費電
力化を図ることが可能となる。
路１５の出力値が安定化することから、第１〜４の入力
回路と同様に次段の相補形トランジスタ回路の貫通電流
経路を断つことが可能となり、当該入力回路の低消費電
力化を図ることが可能となる。
【００６１】さらに、本発明の第６の入力回路によれ
ば、図３（ａ）に示すように、相補形トランジスタ回路
１６と第２の電源線ＧNDとの間に第１のトランジスタＴ
１が接続され、かつ、その出力部ｏutと第１の電源線Ｖ
CCとの間に第２のトランジスタＴ２が接続され、両トラ
ンジスタＴ１，Ｔ２にゲート制御信号ＳＧの反転信号が
供給される。
ば、図３（ａ）に示すように、相補形トランジスタ回路
１６と第２の電源線ＧNDとの間に第１のトランジスタＴ
１が接続され、かつ、その出力部ｏutと第１の電源線Ｖ
CCとの間に第２のトランジスタＴ２が接続され、両トラ
ンジスタＴ１，Ｔ２にゲート制御信号ＳＧの反転信号が
供給される。
【００６２】例えば、当該第６の入力回路の３ステート
状態時において、スイッチングトランジスタＴ０にゲー
ト制御信号ＳＧ＝「Ｈ」レベルが入力されると、スイッ
チングトランジスタＴ０がＯFF動作をする。
状態時において、スイッチングトランジスタＴ０にゲー
ト制御信号ＳＧ＝「Ｈ」レベルが入力されると、スイッ
チングトランジスタＴ０がＯFF動作をする。
【００６３】このため、第１〜５の入力回路と同様に入
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、ｎ
型の電界効果トランジスタから成る第１のトランジスタ
Ｔ１にゲート制御信号ＳＧの反転信号＝「Ｌ」レベルが
入力されると、該トランジスタＴ１がＯFF動作をする。
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、ｎ
型の電界効果トランジスタから成る第１のトランジスタ
Ｔ１にゲート制御信号ＳＧの反転信号＝「Ｌ」レベルが
入力されると、該トランジスタＴ１がＯFF動作をする。
【００６４】このことで、図３（ａ）において、第５の
入力回路と同様に相補形トランジスタ回路１６が第２の
電源線ＧNDから切り離される。また、ｐ型の電界効果ト
ランジスタから成る第２のトランジスタＴ２にゲート制
御信号ＳＧの反転信号＝「Ｌ」レベルが入力されると、
該トランジスタＴ２がＯＮ動作をすることで、第３の入
力回路と同様に相補形トランジスタ回路１６の出力値を
「Ｈ」レベルに固定することが可能となる。
入力回路と同様に相補形トランジスタ回路１６が第２の
電源線ＧNDから切り離される。また、ｐ型の電界効果ト
ランジスタから成る第２のトランジスタＴ２にゲート制
御信号ＳＧの反転信号＝「Ｌ」レベルが入力されると、
該トランジスタＴ２がＯＮ動作をすることで、第３の入
力回路と同様に相補形トランジスタ回路１６の出力値を
「Ｈ」レベルに固定することが可能となる。
【００６５】これにより、第１〜５の入力回路と同様に
相補形トランジスタ回路１６のフローティング状態を無
くすことができ、従来例のような相補形トランジスタ回
路１６に流れる他の電流ｉ2 の貫通電流経路を断つこと
が可能となる。このことから、初段の相補形トランジス
タ回路１６の出力値が安定化することで、第１〜５の入
力回路と同様に次段の相補形トランジスタ回路の貫通電
流経路を断つことが可能となり、当該入力回路の低消費
電力化を図ることが可能となる。
相補形トランジスタ回路１６のフローティング状態を無
くすことができ、従来例のような相補形トランジスタ回
路１６に流れる他の電流ｉ2 の貫通電流経路を断つこと
が可能となる。このことから、初段の相補形トランジス
タ回路１６の出力値が安定化することで、第１〜５の入
力回路と同様に次段の相補形トランジスタ回路の貫通電
流経路を断つことが可能となり、当該入力回路の低消費
電力化を図ることが可能となる。
【００６６】さらに、本発明の第７，８の入力回路によ
れば、図３（ｂ）に示すように、第１の電源線ＶCCと第
２の電源線ＧNDと間に接続された一段以上の相補形トラ
ンジスタ回路ＣMOS ｎ〔ｎ＝１，２，３…〕の各段毎に
スイッチング素子１７が接続される。
れば、図３（ｂ）に示すように、第１の電源線ＶCCと第
２の電源線ＧNDと間に接続された一段以上の相補形トラ
ンジスタ回路ＣMOS ｎ〔ｎ＝１，２，３…〕の各段毎に
スイッチング素子１７が接続される。
【００６７】例えば、当該第７の入力回路の３ステート
状態時において、スイッチングトランジスタＴ０にゲー
ト制御信号ＳＧ＝「Ｈ」レベルが入力されると、スイッ
チングトランジスタＴ０がＯFF動作をする。
状態時において、スイッチングトランジスタＴ０にゲー
ト制御信号ＳＧ＝「Ｈ」レベルが入力されると、スイッ
チングトランジスタＴ０がＯFF動作をする。
【００６８】このため、第１〜６の入力回路と同様に入
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、各
段毎に接続されたスイッチング素子１７をスイッチング
制御信号に基づいてＯFF動作させることで、図３（ｂ）
において、各相補形トランジスタ回路ＣMOS ｎが第１の
電源線ＶCC又は第２の電源線ＧNDから切り離される。こ
れにより、第１〜６の入力回路と同様に各相補形トラン
ジスタ回路ＣMOS ｎのフローティング状態を無くすこと
ができ、従来例のような相補形トランジスタ回路ＣMOS
ｎに流れる他の電流ｉ2 の貫通電流経路を断つことが可
能となる。
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、各
段毎に接続されたスイッチング素子１７をスイッチング
制御信号に基づいてＯFF動作させることで、図３（ｂ）
において、各相補形トランジスタ回路ＣMOS ｎが第１の
電源線ＶCC又は第２の電源線ＧNDから切り離される。こ
れにより、第１〜６の入力回路と同様に各相補形トラン
ジスタ回路ＣMOS ｎのフローティング状態を無くすこと
ができ、従来例のような相補形トランジスタ回路ＣMOS
ｎに流れる他の電流ｉ2 の貫通電流経路を断つことが可
能となる。
【００６９】これにより、第１〜６の入力回路と同様に
次段の相補形トランジスタ回路の貫通電流経路を各段毎
に断つことが可能となり、当該入力回路の低消費電力化
を図ることが可能となる。
次段の相補形トランジスタ回路の貫通電流経路を各段毎
に断つことが可能となり、当該入力回路の低消費電力化
を図ることが可能となる。
【００７０】なお、本発明の第９の入力回路によれば、
本発明の第１〜第８の入力回路において、直列に接続さ
れた抵抗素子Ｒ又はスイッチングトランジスタＴ０の一
端が第１の電源線ＶCC又は相補形トランジスタ回路１１
〜１６，ＣMOS ｎの入力部ｉｎに接続される。
本発明の第１〜第８の入力回路において、直列に接続さ
れた抵抗素子Ｒ又はスイッチングトランジスタＴ０の一
端が第１の電源線ＶCC又は相補形トランジスタ回路１１
〜１６，ＣMOS ｎの入力部ｉｎに接続される。
【００７１】例えば、第１〜第８の入力回路では、抵抗
素子Ｒ，スイッチングトランジスタＴ０の直列回路であ
って、その抵抗素子Ｒの一端が相補形トランジスタ回路
１１，１２，１４，１５，１６の入力部ｉｎに接続さ
れ、そのスイッチングトランジスタＴ０の一端が第１の
電源線ＶCCに接続されているが、第９の入力回路では、
その抵抗素子Ｒの一端が第１の電源線ＶCCに接続され、
そのスイッチングトランジスタＴ０の一端が相補形トラ
ンジスタ回路ＣMOS １の入力部ｉｎに接続されている
（図３（ｂ）参照）。
素子Ｒ，スイッチングトランジスタＴ０の直列回路であ
って、その抵抗素子Ｒの一端が相補形トランジスタ回路
１１，１２，１４，１５，１６の入力部ｉｎに接続さ
れ、そのスイッチングトランジスタＴ０の一端が第１の
電源線ＶCCに接続されているが、第９の入力回路では、
その抵抗素子Ｒの一端が第１の電源線ＶCCに接続され、
そのスイッチングトランジスタＴ０の一端が相補形トラ
ンジスタ回路ＣMOS １の入力部ｉｎに接続されている
（図３（ｂ）参照）。
【００７２】このため、抵抗素子Ｒ，スイッチングトラ
ンジスタＴ０の直列回路の接続方法に限定されることな
く、第１〜７の入力回路と同様に入力部ＩＮに接続され
た外部回路に流出しようとする電流ｉ1 の貫通電流経路
を断つことが可能となる。これにより、第１〜８の入力
回路において、抵抗素子Ｒ，スイッチングトランジスタ
Ｔ０の直列回路の接続方法に限定されることなく、当該
入力回路の低消費電力化を図ることが可能となる。
ンジスタＴ０の直列回路の接続方法に限定されることな
く、第１〜７の入力回路と同様に入力部ＩＮに接続され
た外部回路に流出しようとする電流ｉ1 の貫通電流経路
を断つことが可能となる。これにより、第１〜８の入力
回路において、抵抗素子Ｒ，スイッチングトランジスタ
Ｔ０の直列回路の接続方法に限定されることなく、当該
入力回路の低消費電力化を図ることが可能となる。
【００７３】さらに、本発明の第10の入力回路によれ
ば、図４（ａ）に示すように、相補形トランジスタ回路
１８の入力部ｉｎと第２の電源線ＧNDとの間に抵抗素子
ＲとスイッチングトランジスタＴ０が直列に接続され、
その相補形トランジスタ回路１８の出力部ｏutと第２の
電源線ＧNDとの間にｎ型の電界効果トランジスタＴＮが
接続される。また、ｎ型の電界効果トランジスタから成
るスイッチングトランジスタＴ０のゲートＧとｎ型の電
界効果トランジスタＴＮのゲートＧとが接続される。
ば、図４（ａ）に示すように、相補形トランジスタ回路
１８の入力部ｉｎと第２の電源線ＧNDとの間に抵抗素子
ＲとスイッチングトランジスタＴ０が直列に接続され、
その相補形トランジスタ回路１８の出力部ｏutと第２の
電源線ＧNDとの間にｎ型の電界効果トランジスタＴＮが
接続される。また、ｎ型の電界効果トランジスタから成
るスイッチングトランジスタＴ０のゲートＧとｎ型の電
界効果トランジスタＴＮのゲートＧとが接続される。
【００７４】例えば、当該第10の入力回路の３ステート
状態時において、スイッチングトランジスタＴ０，ｎ型
の電界効果トランジスタＴＮにゲート制御信号ＳＧ＝
「Ｈ」レベルが入力されると、まず、スイッチングトラ
ンジスタＴ０がＯＮ動作をすることで、第１〜第９の実
施例と同様に、入力部ＩＮの入力論理を「Ｌ」レベルに
固定をすることが可能となる。
状態時において、スイッチングトランジスタＴ０，ｎ型
の電界効果トランジスタＴＮにゲート制御信号ＳＧ＝
「Ｈ」レベルが入力されると、まず、スイッチングトラ
ンジスタＴ０がＯＮ動作をすることで、第１〜第９の実
施例と同様に、入力部ＩＮの入力論理を「Ｌ」レベルに
固定をすることが可能となる。
【００７５】これと共に、ｎ型の電界効果トランジスタ
ＴＮがＯＮ動作をすることで、図４（ａ）において、相
補形トランジスタ回路１８の出力値を「Ｌ」（ロー）レ
ベルに固定することが可能となる。このことから従来例
のようなフローティング状態を無くすことができる。
ＴＮがＯＮ動作をすることで、図４（ａ）において、相
補形トランジスタ回路１８の出力値を「Ｌ」（ロー）レ
ベルに固定することが可能となる。このことから従来例
のようなフローティング状態を無くすことができる。
【００７６】このため、第１〜９の入力回路と同様に従
来例のようなフローティング状態を原因とする第１の電
源線ＶCCと第２の電源線ＧNDとの間に接続された相補形
トランジスタ回路１８に流れる他の電流ｉ2 の貫通電流
経路を断つことが可能となる。
来例のようなフローティング状態を原因とする第１の電
源線ＶCCと第２の電源線ＧNDとの間に接続された相補形
トランジスタ回路１８に流れる他の電流ｉ2 の貫通電流
経路を断つことが可能となる。
【００７７】これにより、相補形トランジスタ回路１８
の出力値が安定化することから、次段の相補形のトラン
ジスタ回路の貫通電流経路を断つことが可能となり、当
該入力回路の３ステート状態時に係わりその低消費電力
化を図ることが可能となる。
の出力値が安定化することから、次段の相補形のトラン
ジスタ回路の貫通電流経路を断つことが可能となり、当
該入力回路の３ステート状態時に係わりその低消費電力
化を図ることが可能となる。
【００７８】また、本発明の第11の入力回路によれば、
図４（ｂ）に示すように、相補形トランジスタ回路１９
の出力部ｏutと第１の電源線ＶCCとの間にｐ型の電界効
果トランジスタＴＰが接続され、かつ、ｐ型の電界効果
トランジスタＴＰのゲートＧにゲート制御信号ＳＧの反
転信号が供給される。
図４（ｂ）に示すように、相補形トランジスタ回路１９
の出力部ｏutと第１の電源線ＶCCとの間にｐ型の電界効
果トランジスタＴＰが接続され、かつ、ｐ型の電界効果
トランジスタＴＰのゲートＧにゲート制御信号ＳＧの反
転信号が供給される。
【００７９】例えば、当該第11の入力回路の３ステート
状態時において、スイッチングトランジスタＴ０にゲー
ト制御信号ＳＧ＝「Ｈ」レベルが入力され、ｐ型の電界
効果トランジスタＴＰにゲート制御信号ＳＧの反転信号
「Ｌ」レベルが入力されると、まず、スイッチングトラ
ンジスタＴ０がＯＮ動作をすることで、第10の実施例と
同様に、入力部ＩＮの入力論理を「Ｌ」レベルに固定を
することが可能となる。
状態時において、スイッチングトランジスタＴ０にゲー
ト制御信号ＳＧ＝「Ｈ」レベルが入力され、ｐ型の電界
効果トランジスタＴＰにゲート制御信号ＳＧの反転信号
「Ｌ」レベルが入力されると、まず、スイッチングトラ
ンジスタＴ０がＯＮ動作をすることで、第10の実施例と
同様に、入力部ＩＮの入力論理を「Ｌ」レベルに固定を
することが可能となる。
【００８０】これと共に、ｐ型の電界効果トランジスタ
ＴＰがＯＮ動作をすることで、図４（ｂ）において、相
補形トランジスタ回路１９の出力値を「Ｈ」（ハイ）レ
ベルに固定することが可能となる。このことから従来例
のようなフローティング状態を無くすことができる。
ＴＰがＯＮ動作をすることで、図４（ｂ）において、相
補形トランジスタ回路１９の出力値を「Ｈ」（ハイ）レ
ベルに固定することが可能となる。このことから従来例
のようなフローティング状態を無くすことができる。
【００８１】このため、第１〜10の入力回路と同様に従
来例のようなフローティング状態を原因とする第１の電
源線ＶCCと第２の電源線ＧNDとの間に接続された相補形
トランジスタ回路１９に流れる他の電流ｉ2 の貫通電流
経路を断つことが可能となる。
来例のようなフローティング状態を原因とする第１の電
源線ＶCCと第２の電源線ＧNDとの間に接続された相補形
トランジスタ回路１９に流れる他の電流ｉ2 の貫通電流
経路を断つことが可能となる。
【００８２】これにより、相補形トランジスタ回路１９
の出力値が安定化することから、次段の相補形のトラン
ジスタ回路の貫通電流経路を断つことが可能となり、当
該入力回路の３ステート状態時に係わりその低消費電力
化を図ることが可能となる。
の出力値が安定化することから、次段の相補形のトラン
ジスタ回路の貫通電流経路を断つことが可能となり、当
該入力回路の３ステート状態時に係わりその低消費電力
化を図ることが可能となる。
【００８３】
【実施例】次に、図を参照しながら本発明の各実施例に
ついて説明をする。図５〜15は、本発明の実施例に係る
入力回路を説明する図である。
ついて説明をする。図５〜15は、本発明の実施例に係る
入力回路を説明する図である。
【００８４】（１）第１の実施例の説明 図５（ａ），（ｂ）は、本発明の第１の実施例に係る入
力回路の構成図及びその動作説明図をそれぞれ示してい
る。
力回路の構成図及びその動作説明図をそれぞれ示してい
る。
【００８５】例えば、ＭＯＳレベルの論理信号を入力増
幅する相補形トランジスタ入力回路（以下第１の入力回
路という）は、図５（ａ）において、ｐＭＯＳトランジ
スタＴP1，ＴP0，ｎＭＯＳトランジスタＴN1，プルアッ
プ抵抗Ｒ１，初段の相補形トランジスタ回路１１及び次
段の相補形トランジスタ回路１８から成る。
幅する相補形トランジスタ入力回路（以下第１の入力回
路という）は、図５（ａ）において、ｐＭＯＳトランジ
スタＴP1，ＴP0，ｎＭＯＳトランジスタＴN1，プルアッ
プ抵抗Ｒ１，初段の相補形トランジスタ回路１１及び次
段の相補形トランジスタ回路１８から成る。
【００８６】すなわち、ｐＭＯＳトランジスタＴP1は原
理図１（ａ）における第１のトランジスタＴ１の一例で
あり、ｐ型の電界効果トランジスタから成る。また、そ
のソースＳが第１の電源線（以下単に電源線という）Ｖ
CCに接続され、そのドレインＤが初段の相補形トランジ
スタ回路（以下単にＣＭＯＳ回路という）１１のｐＭＯ
ＳトランジスタＴP2のソースＳに接続される。なお、ｐ
ＭＯＳトランジスタＴP1のゲートＧがｐＭＯＳトランジ
スタＴP0のゲートＧに接続される。
理図１（ａ）における第１のトランジスタＴ１の一例で
あり、ｐ型の電界効果トランジスタから成る。また、そ
のソースＳが第１の電源線（以下単に電源線という）Ｖ
CCに接続され、そのドレインＤが初段の相補形トランジ
スタ回路（以下単にＣＭＯＳ回路という）１１のｐＭＯ
ＳトランジスタＴP2のソースＳに接続される。なお、ｐ
ＭＯＳトランジスタＴP1のゲートＧがｐＭＯＳトランジ
スタＴP0のゲートＧに接続される。
【００８７】さらに、ｎＭＯＳトランジスタＴN1は原理
図１（ａ）における第２のトランジスタＴ２の一例であ
り、ｎ型の電界効果トランジスタから成る。また、その
ソースＳが第２の電源線（以下単に接地線という）ＧND
に接続され、そのドレインＤがＣＭＯＳ回路１１の共通
ドレイン（出力部ｏut）Ｄに接続される。なお、ｎＭＯ
ＳトランジスタＴN1のゲートＧがｐＭＯＳトランジスタ
ＴP0のゲートＧに接続される。
図１（ａ）における第２のトランジスタＴ２の一例であ
り、ｎ型の電界効果トランジスタから成る。また、その
ソースＳが第２の電源線（以下単に接地線という）ＧND
に接続され、そのドレインＤがＣＭＯＳ回路１１の共通
ドレイン（出力部ｏut）Ｄに接続される。なお、ｎＭＯ
ＳトランジスタＴN1のゲートＧがｐＭＯＳトランジスタ
ＴP0のゲートＧに接続される。
【００８８】また、ｐＭＯＳトランジスタＴP0はスイッ
チングトランジスタＴ０の一例であり、ｐ型の電界効果
トランジスタから成る。例えば、そのソースＳが電源線
ＶCCに接続され、そのドレインＤが抵抗素子Ｒの一例と
なるプルアップ抵抗Ｒ１の一端に接続され、そのゲート
Ｇがゲート制御信号ＳＧの供給点に接続される。
チングトランジスタＴ０の一例であり、ｐ型の電界効果
トランジスタから成る。例えば、そのソースＳが電源線
ＶCCに接続され、そのドレインＤが抵抗素子Ｒの一例と
なるプルアップ抵抗Ｒ１の一端に接続され、そのゲート
Ｇがゲート制御信号ＳＧの供給点に接続される。
【００８９】なお、初段のＣＭＯＳ回路１１は、ｐＭＯ
ＳトランジスタＴP2，ｎＭＯＳトランジスタＴN2から成
り、両トランジスタＴP2，ＴN2の共通ゲートＧがプルア
ップ抵抗Ｒの一端に接続されて入力部ＩＮに延在され
る。また、ｎＭＯＳトランジスタＴN2のソースＳが接地
線ＧNDに接続され、両トランジスタＴP2，ＴN2の共通ド
レイン（出力部ｏut）ＤがｎＭＯＳトランジスタＴN1の
ドレインＤに接続されて次段のＣＭＯＳ回路２０の両ト
ランジスタＴP3，ＴN3の共通ゲートＧに接続される。な
お、次段のＣＭＯＳ回路２０は電源線ＶCC，接地線ＧND
間に接続されたｐＭＯＳトランジスタＴP3，ｎＭＯＳト
ランジスタＴN3から成る。
ＳトランジスタＴP2，ｎＭＯＳトランジスタＴN2から成
り、両トランジスタＴP2，ＴN2の共通ゲートＧがプルア
ップ抵抗Ｒの一端に接続されて入力部ＩＮに延在され
る。また、ｎＭＯＳトランジスタＴN2のソースＳが接地
線ＧNDに接続され、両トランジスタＴP2，ＴN2の共通ド
レイン（出力部ｏut）ＤがｎＭＯＳトランジスタＴN1の
ドレインＤに接続されて次段のＣＭＯＳ回路２０の両ト
ランジスタＴP3，ＴN3の共通ゲートＧに接続される。な
お、次段のＣＭＯＳ回路２０は電源線ＶCC，接地線ＧND
間に接続されたｐＭＯＳトランジスタＴP3，ｎＭＯＳト
ランジスタＴN3から成る。
【００９０】このようにして、本発明の第１の実施例に
係る入力回路によれば、図５（ａ）に示すように、初段
のＣＭＯＳ回路１１と電源線ＶCCとの間にｐＭＯＳトラ
ンジスタＴP1が接続され、かつ、ＣＭＯＳ回路１１の出
力部ｏutと接地線ＧNDの間にｎＭＯＳトランジスタＴN1
が接続され、両トランジスタＴP1，ＴN1の各ゲートＧが
共にｐＭＯＳトランジスタＴP0のゲートＧに接続され
る。
係る入力回路によれば、図５（ａ）に示すように、初段
のＣＭＯＳ回路１１と電源線ＶCCとの間にｐＭＯＳトラ
ンジスタＴP1が接続され、かつ、ＣＭＯＳ回路１１の出
力部ｏutと接地線ＧNDの間にｎＭＯＳトランジスタＴN1
が接続され、両トランジスタＴP1，ＴN1の各ゲートＧが
共にｐＭＯＳトランジスタＴP0のゲートＧに接続され
る。
【００９１】例えば、当該第１の入力回路の３ステート
状態時において、ｐＭＯＳトランジスタＴP0，両トラン
ジスタＴP1，ＴN1にゲート制御信号ＳＧ＝「Ｈ」レベル
が入力されると、まず、ｐＭＯＳトランジスタＴP0がＯ
FF動作をすることで、従来例と同様に入力部ＩＮに接続
された外部回路に流出しようとする電流ｉ1 の貫通電流
経路を断つことが可能となる。
状態時において、ｐＭＯＳトランジスタＴP0，両トラン
ジスタＴP1，ＴN1にゲート制御信号ＳＧ＝「Ｈ」レベル
が入力されると、まず、ｐＭＯＳトランジスタＴP0がＯ
FF動作をすることで、従来例と同様に入力部ＩＮに接続
された外部回路に流出しようとする電流ｉ1 の貫通電流
経路を断つことが可能となる。
【００９２】これと共に、ｐＭＯＳトランジスタＴP1が
ＯFF動作をすることで、図５（ｂ）において、ＣＭＯＳ
回路１１が電源線ＶCCから切り離される。また、ｎＭＯ
ＳトランジスタＴN1がＯＮ動作をすることで、ＣＭＯＳ
回路１１の出力値を「Ｌ」（ロー）レベルに固定するこ
とが可能となる。
ＯFF動作をすることで、図５（ｂ）において、ＣＭＯＳ
回路１１が電源線ＶCCから切り離される。また、ｎＭＯ
ＳトランジスタＴN1がＯＮ動作をすることで、ＣＭＯＳ
回路１１の出力値を「Ｌ」（ロー）レベルに固定するこ
とが可能となる。
【００９３】これにより、電源線ＶCCから切り離された
プルアップ抵抗Ｒや入力部ＩＮに接続された外部回路の
論理信号の影響により、ＣＭＯＳ回路１１の共通ゲート
Ｇの電位が不安定となった場合であっても、従来例のよ
うなフローティング状態を無くすことができる。
プルアップ抵抗Ｒや入力部ＩＮに接続された外部回路の
論理信号の影響により、ＣＭＯＳ回路１１の共通ゲート
Ｇの電位が不安定となった場合であっても、従来例のよ
うなフローティング状態を無くすことができる。
【００９４】このため、従来例のようなフローティング
状態を原因とする電源線ＶCCと接地線ＧNDとの間に直列
に接続されたＣＭＯＳ回路１１に流れる他の電流ｉ2 の
貫通電流経路を断つことが可能となる。このことから、
初段のＣＭＯＳ回路１１の出力値が安定化することで、
次段のＣＭＯＳ回路２０の貫通電流経路を断つことが可
能となり、当該入力回路の３ステート状態時に係わりそ
の低消費電力化を図ることが可能となる。
状態を原因とする電源線ＶCCと接地線ＧNDとの間に直列
に接続されたＣＭＯＳ回路１１に流れる他の電流ｉ2 の
貫通電流経路を断つことが可能となる。このことから、
初段のＣＭＯＳ回路１１の出力値が安定化することで、
次段のＣＭＯＳ回路２０の貫通電流経路を断つことが可
能となり、当該入力回路の３ステート状態時に係わりそ
の低消費電力化を図ることが可能となる。
【００９５】（２）第２の実施例の説明 図６（ａ），（ｂ）は、本発明の第２の実施例に係る入
力回路及びその動作説明図をそれぞれ示している。
力回路及びその動作説明図をそれぞれ示している。
【００９６】図６（ａ）．おいて、第１の実施例と異な
るのは第２の実施例では、ＣＭＯＳ回路１１の入力部ｉ
ｎにｐｎｐ型のトランジスタＱが接続され、ＥＣＬレベ
ルの論理信号を入力増幅するものである。
るのは第２の実施例では、ＣＭＯＳ回路１１の入力部ｉ
ｎにｐｎｐ型のトランジスタＱが接続され、ＥＣＬレベ
ルの論理信号を入力増幅するものである。
【００９７】すなわち、ｐｎｐ型のトランジスタＱは原
理図１（ａ）におけるバイポーラトランジスタＱの一例
であり、そのエミッタＥが初段のＣＭＯＳ回路１１の共
通ゲートＧとプルアップ抵抗Ｒ１の一端とに接続され
る。また、そのコレクタＣが接地線ＧNDに接続され、そ
のベースＢが入力部ＩＮ´に延在される。なお、その他
の構成は第１の実施例と同様であるため、その説明を省
略する。
理図１（ａ）におけるバイポーラトランジスタＱの一例
であり、そのエミッタＥが初段のＣＭＯＳ回路１１の共
通ゲートＧとプルアップ抵抗Ｒ１の一端とに接続され
る。また、そのコレクタＣが接地線ＧNDに接続され、そ
のベースＢが入力部ＩＮ´に延在される。なお、その他
の構成は第１の実施例と同様であるため、その説明を省
略する。
【００９８】このようにして、本発明の第２の実施例に
係る入力回路によれば、図６（ａ），（ｂ）に示すよう
に、ＣＭＯＳ回路１１の入力部ｉｎにｐｎｐ型のトラン
ジスタＱが接続される。
係る入力回路によれば、図６（ａ），（ｂ）に示すよう
に、ＣＭＯＳ回路１１の入力部ｉｎにｐｎｐ型のトラン
ジスタＱが接続される。
【００９９】例えば、当該第２の入力回路の３ステート
状態時において、ｐＭＯＳトランジスタＴP0，両トラン
ジスタＴP1，ＴN1にゲート制御信号ＳＧ＝「Ｈ」レベル
が入力されると、第１の入力回路と同様に、ｐＭＯＳト
ランジスタＴP0がＯFF動作をすることで、ｐｎｐ型のト
ランジスタＱを介して入力部ＩＮ´に接続された外部回
路に流出しようとする電流ｉ1 の貫通電流経路を断つこ
とが可能となる。
状態時において、ｐＭＯＳトランジスタＴP0，両トラン
ジスタＴP1，ＴN1にゲート制御信号ＳＧ＝「Ｈ」レベル
が入力されると、第１の入力回路と同様に、ｐＭＯＳト
ランジスタＴP0がＯFF動作をすることで、ｐｎｐ型のト
ランジスタＱを介して入力部ＩＮ´に接続された外部回
路に流出しようとする電流ｉ1 の貫通電流経路を断つこ
とが可能となる。
【０１００】これと共に、ｐＭＯＳトランジスタＴP1が
ＯFF動作をすることで、図６（ｂ）において、ＣＭＯＳ
回路１１が電源線ＶCCから切り離され、また、ｎＭＯＳ
トランジスタＴN1がＯＮ動作をすることで、ＣＭＯＳ回
路１１の出力値を「Ｌ」（ロー）レベルに固定すること
が可能となる。
ＯFF動作をすることで、図６（ｂ）において、ＣＭＯＳ
回路１１が電源線ＶCCから切り離され、また、ｎＭＯＳ
トランジスタＴN1がＯＮ動作をすることで、ＣＭＯＳ回
路１１の出力値を「Ｌ」（ロー）レベルに固定すること
が可能となる。
【０１０１】このため、初段のＣＭＯＳ回路１１のフロ
ーティング状態を無くすことができ、このことから第１
の入力回路と同様に、ＣＭＯＳ回路１１に流れる他の電
流ｉ 2 の貫通電流経路を断つことが可能となる。
ーティング状態を無くすことができ、このことから第１
の入力回路と同様に、ＣＭＯＳ回路１１に流れる他の電
流ｉ 2 の貫通電流経路を断つことが可能となる。
【０１０２】これにより、第１の入力回路と同様に、当
該入力回路の低消費電力化を図ることが可能となる。 （３）第３の実施例の説明 図７（ａ），（ｂ）は、本発明の第３の実施例に係る入
力回路及びその動作説明図をそれぞれ示している。
該入力回路の低消費電力化を図ることが可能となる。 （３）第３の実施例の説明 図７（ａ），（ｂ）は、本発明の第３の実施例に係る入
力回路及びその動作説明図をそれぞれ示している。
【０１０３】図７（ａ）において、第１，２の実施例と
異なるのは第３の実施例では、第１のＣＭＯＳ回路１２
と電源線ＶCCとの間にｐＭＯＳトランジスタＴP1が接続
され、かつ、その出力部ｏutと電源線ＶCCの間にｐＭＯ
ＳトランジスタＴP2が接続され、該トランジスタＴP2を
制御する第２のＣＭＯＳ回路１３が接続され、また、ｐ
ＭＯＳトランジスタＴP1のゲートＧと第２のＣＭＯＳ回
路１３の共通ゲートＧとがｐＭＯＳトランジスタＴP0の
ゲートＧに接続されるものである。
異なるのは第３の実施例では、第１のＣＭＯＳ回路１２
と電源線ＶCCとの間にｐＭＯＳトランジスタＴP1が接続
され、かつ、その出力部ｏutと電源線ＶCCの間にｐＭＯ
ＳトランジスタＴP2が接続され、該トランジスタＴP2を
制御する第２のＣＭＯＳ回路１３が接続され、また、ｐ
ＭＯＳトランジスタＴP1のゲートＧと第２のＣＭＯＳ回
路１３の共通ゲートＧとがｐＭＯＳトランジスタＴP0の
ゲートＧに接続されるものである。
【０１０４】すなわち、ｐＭＯＳトランジスタＴP1は原
理図１（ｂ）における第１のトランジスタＴ１の一例で
あり、ｐ型の電界効果トランジスタから成る。また、そ
のソースＳが電源線ＶCCに接続され、そのドレインＤが
第１のＣＭＯＳ回路１２のｐＭＯＳトランジスタＴP2の
ソースＳに接続される。なお、ｐＭＯＳトランジスタＴ
P1のゲートＧがｐＭＯＳトランジスタＴP0のゲートＧに
接続される。
理図１（ｂ）における第１のトランジスタＴ１の一例で
あり、ｐ型の電界効果トランジスタから成る。また、そ
のソースＳが電源線ＶCCに接続され、そのドレインＤが
第１のＣＭＯＳ回路１２のｐＭＯＳトランジスタＴP2の
ソースＳに接続される。なお、ｐＭＯＳトランジスタＴ
P1のゲートＧがｐＭＯＳトランジスタＴP0のゲートＧに
接続される。
【０１０５】さらに、ｐＭＯＳトランジスタＴP2は原理
図１（ｂ）における第２のトランジスタＴ２の一例であ
り、ｐ型の電界効果トランジスタから成る。また、その
ソースＳが電源線ＶCCに接続され、そのドレインＤが第
１のＣＭＯＳ回路１２の共通ドレイン（出力部ｏut）Ｄ
に接続される。なお、ｐＭＯＳトランジスタＴP2のゲー
トＧが第２のＣＭＯＳ回路１３の共通ドレイン（出力部
ｏut）Ｄに接続される。
図１（ｂ）における第２のトランジスタＴ２の一例であ
り、ｐ型の電界効果トランジスタから成る。また、その
ソースＳが電源線ＶCCに接続され、そのドレインＤが第
１のＣＭＯＳ回路１２の共通ドレイン（出力部ｏut）Ｄ
に接続される。なお、ｐＭＯＳトランジスタＴP2のゲー
トＧが第２のＣＭＯＳ回路１３の共通ドレイン（出力部
ｏut）Ｄに接続される。
【０１０６】また、第２のＣＭＯＳ回路１３は原理図１
（ｂ）における第２の相補形トランジスタ回路１３の一
例であり、電源線ＶCC，接地線ＧND間に接続されたｐＭ
ＯＳトランジスタＴP3，ｎＭＯＳトランジスタＴN3から
成る。例えば、両トランジスタＴP3，ＴN3の共通ゲート
ＧがｐＭＯＳトランジスタＴP0のゲートＧに接続され、
その共通ドレイン（出力部ｏut）ＤがｐＭＯＳトランジ
スタＴP2のゲートＧに接続される。
（ｂ）における第２の相補形トランジスタ回路１３の一
例であり、電源線ＶCC，接地線ＧND間に接続されたｐＭ
ＯＳトランジスタＴP3，ｎＭＯＳトランジスタＴN3から
成る。例えば、両トランジスタＴP3，ＴN3の共通ゲート
ＧがｐＭＯＳトランジスタＴP0のゲートＧに接続され、
その共通ドレイン（出力部ｏut）ＤがｐＭＯＳトランジ
スタＴP2のゲートＧに接続される。
【０１０７】なお、ｐＭＯＳトランジスタＴP0は、その
ソースＳが電源線ＶCCに接続され、そのドレインＤがプ
ルアップ抵抗Ｒ２の一端に接続され、そのゲートＧがゲ
ート制御信号ＳＧの供給点に接続される。また、第１の
ＣＭＯＳ回路１２は、ｐＭＯＳトランジスタＴP4，ｎＭ
ＯＳトランジスタＴN4から成り、両トランジスタＴP4，
ＴN4の共通ゲートＧがプルアップ抵抗Ｒ２の一端に接続
されて入力部ＩＮに延在される。
ソースＳが電源線ＶCCに接続され、そのドレインＤがプ
ルアップ抵抗Ｒ２の一端に接続され、そのゲートＧがゲ
ート制御信号ＳＧの供給点に接続される。また、第１の
ＣＭＯＳ回路１２は、ｐＭＯＳトランジスタＴP4，ｎＭ
ＯＳトランジスタＴN4から成り、両トランジスタＴP4，
ＴN4の共通ゲートＧがプルアップ抵抗Ｒ２の一端に接続
されて入力部ＩＮに延在される。
【０１０８】さらに、ｎＭＯＳトランジスタＴN4のソー
スＳが接地線ＧNDに接続され、両トランジスタＴP4，Ｔ
N4の共通ドレイン（出力部ｏut）ＤがｐＭＯＳトランジ
スタＴP2のドレインＤに接続されて次段のＣＭＯＳ回路
２１の両トランジスタＴP5，ＴN5の共通ゲートＧに接続
される。なお、次段のＣＭＯＳ回路２１は電源線ＶCC，
接地線ＧND間に接続されたｐＭＯＳトランジスタＴP5，
ｎＭＯＳトランジスタＴN5から成る。
スＳが接地線ＧNDに接続され、両トランジスタＴP4，Ｔ
N4の共通ドレイン（出力部ｏut）ＤがｐＭＯＳトランジ
スタＴP2のドレインＤに接続されて次段のＣＭＯＳ回路
２１の両トランジスタＴP5，ＴN5の共通ゲートＧに接続
される。なお、次段のＣＭＯＳ回路２１は電源線ＶCC，
接地線ＧND間に接続されたｐＭＯＳトランジスタＴP5，
ｎＭＯＳトランジスタＴN5から成る。
【０１０９】このようにして、本発明の第３の実施例に
係る入力回路によれば、図７（ａ）に示すように、第１
のＣＭＯＳ回路１２と電源線ＶCCとの間にｐＭＯＳトラ
ンジスタＴP1が接続され、かつ、その出力部ｏutと電源
線ＶCCの間にｐＭＯＳトランジスタＴP2が接続され、該
トランジスタＴP2のゲートＧを制御する第２のＣＭＯＳ
回路１３が接続される。また、ｐＭＯＳトランジスタＴ
P1のゲートＧと第２のＣＭＯＳ回路１３の共通ゲートＧ
とがｐＭＯＳトランジスタＴP0のゲートＧに接続され
る。
係る入力回路によれば、図７（ａ）に示すように、第１
のＣＭＯＳ回路１２と電源線ＶCCとの間にｐＭＯＳトラ
ンジスタＴP1が接続され、かつ、その出力部ｏutと電源
線ＶCCの間にｐＭＯＳトランジスタＴP2が接続され、該
トランジスタＴP2のゲートＧを制御する第２のＣＭＯＳ
回路１３が接続される。また、ｐＭＯＳトランジスタＴ
P1のゲートＧと第２のＣＭＯＳ回路１３の共通ゲートＧ
とがｐＭＯＳトランジスタＴP0のゲートＧに接続され
る。
【０１１０】例えば、当該第３の入力回路の３ステート
状態時において、ｐＭＯＳトランジスタＴP0，第２のＣ
ＭＯＳ回路１３にゲート制御信号ＳＧ＝「Ｈ」レベルが
入力されると、ｐＭＯＳトランジスタＴP0がＯFF動作を
することで、第１，２の入力回路と同様に入力部ＩＮに
接続された外部回路に流出しようとする電流ｉ1 の貫通
電流経路を断つことが可能となる。
状態時において、ｐＭＯＳトランジスタＴP0，第２のＣ
ＭＯＳ回路１３にゲート制御信号ＳＧ＝「Ｈ」レベルが
入力されると、ｐＭＯＳトランジスタＴP0がＯFF動作を
することで、第１，２の入力回路と同様に入力部ＩＮに
接続された外部回路に流出しようとする電流ｉ1 の貫通
電流経路を断つことが可能となる。
【０１１１】これと共に、ｐＭＯＳトランジスタＴP1が
ＯFF動作をすることで、図７（ｂ）において、ＣＭＯＳ
回路１２が電源線ＶCCから切り離される。また、ｐＭＯ
ＳトランジスタＴP2が第２のＣＭＯＳ回路１３の出力値
「Ｌ」レベルを受けてＯＮ動作をすることで、第１，第
２の入力回路と異なり第１のＣＭＯＳ回路１２の出力値
を「Ｈ」（ハイ）レベルに固定することが可能となる。
ＯFF動作をすることで、図７（ｂ）において、ＣＭＯＳ
回路１２が電源線ＶCCから切り離される。また、ｐＭＯ
ＳトランジスタＴP2が第２のＣＭＯＳ回路１３の出力値
「Ｌ」レベルを受けてＯＮ動作をすることで、第１，第
２の入力回路と異なり第１のＣＭＯＳ回路１２の出力値
を「Ｈ」（ハイ）レベルに固定することが可能となる。
【０１１２】これにより、第１の入力回路と同様に第１
のＣＭＯＳ回路１２のフローティング状態を無くすこと
ができ、従来例のようなＣＭＯＳ回路１２に流れる他の
電流ｉ2 の貫通電流経路を断つことが可能となる。この
ことから、初段のＣＭＯＳ回路１２の出力値が安定化す
ることで、次段のＣＭＯＳ回路２１の貫通電流経路を断
つことが可能となり、当該入力回路の低消費電力化を図
ることが可能となる。
のＣＭＯＳ回路１２のフローティング状態を無くすこと
ができ、従来例のようなＣＭＯＳ回路１２に流れる他の
電流ｉ2 の貫通電流経路を断つことが可能となる。この
ことから、初段のＣＭＯＳ回路１２の出力値が安定化す
ることで、次段のＣＭＯＳ回路２１の貫通電流経路を断
つことが可能となり、当該入力回路の低消費電力化を図
ることが可能となる。
【０１１３】（４）第４の実施例の説明 図８（ａ），（ｂ）は、本発明の第４の実施例に係る入
力回路及びその動作説明図をそれぞれ示している。
力回路及びその動作説明図をそれぞれ示している。
【０１１４】図８（ａ）において、第１〜３の実施例と
異なるのは第４の実施例では、ＣＭＯＳ回路１４の入力
部ＩＮと接地線ＧNDとの間にｎＭＯＳトランジスタＴN1
が接続され、該トランジスタＴN1のゲートＧがｐＭＯＳ
トランジスタＴP0のゲートＧに接続される。
異なるのは第４の実施例では、ＣＭＯＳ回路１４の入力
部ＩＮと接地線ＧNDとの間にｎＭＯＳトランジスタＴN1
が接続され、該トランジスタＴN1のゲートＧがｐＭＯＳ
トランジスタＴP0のゲートＧに接続される。
【０１１５】すなわち、ｎＭＯＳトランジスタＴN1は原
理図２（ａ）のｎ型の電界効果トランジスタＴＮの一例
であり、そのドレインＤが入力部ＩＮ，プルアップ抵抗
Ｒ３の接続点に接続される。また、そのソースＳが接地
線ＧNDに接続される。なお、ｐＭＯＳトランジスタＴP0
は、そのソースＳが電源線ＶCCに接続され、そのドレイ
ンＤがプルアップ抵抗Ｒ３の一端に接続され、そのゲー
トＧがゲート制御信号ＳＧの供給点に接続される。
理図２（ａ）のｎ型の電界効果トランジスタＴＮの一例
であり、そのドレインＤが入力部ＩＮ，プルアップ抵抗
Ｒ３の接続点に接続される。また、そのソースＳが接地
線ＧNDに接続される。なお、ｐＭＯＳトランジスタＴP0
は、そのソースＳが電源線ＶCCに接続され、そのドレイ
ンＤがプルアップ抵抗Ｒ３の一端に接続され、そのゲー
トＧがゲート制御信号ＳＧの供給点に接続される。
【０１１６】また、ＣＭＯＳ回路１４は、ｐＭＯＳトラ
ンジスタＴP2，ｎＭＯＳトランジスタＴN2から成り、両
トランジスタＴP2，ＴN2の共通ゲートＧがプルアップ抵
抗Ｒ３の一端に接続されて入力部ＩＮに延在される。
ンジスタＴP2，ｎＭＯＳトランジスタＴN2から成り、両
トランジスタＴP2，ＴN2の共通ゲートＧがプルアップ抵
抗Ｒ３の一端に接続されて入力部ＩＮに延在される。
【０１１７】このようにして、本発明の第４の実施例に
係る入力回路によれば、図８（ａ）に示すように、ＣＭ
ＯＳ回路１４の入力部ＩＮと接地線ＧNDとの間にｎＭＯ
ＳトランジスタＴN1が接続され、該トランジスタＴN1の
ゲートＧがｐＭＯＳトランジスタＴP0のゲートＧに接続
される。
係る入力回路によれば、図８（ａ）に示すように、ＣＭ
ＯＳ回路１４の入力部ＩＮと接地線ＧNDとの間にｎＭＯ
ＳトランジスタＴN1が接続され、該トランジスタＴN1の
ゲートＧがｐＭＯＳトランジスタＴP0のゲートＧに接続
される。
【０１１８】例えば、当該第４の入力回路の３ステート
状態時において、ｐＭＯＳトランジスタＴP0，トランジ
スタＴN1にゲート制御信号ＳＧ＝「Ｈ」レベルが入力さ
れると、まず、ｐＭＯＳトランジスタＴP0がＯFF動作を
することで、第１〜３の入力回路と同様に入力部ＩＮに
接続された外部回路に流出しようとする電流ｉ1 の貫通
電流経路を断つことが可能となる。
状態時において、ｐＭＯＳトランジスタＴP0，トランジ
スタＴN1にゲート制御信号ＳＧ＝「Ｈ」レベルが入力さ
れると、まず、ｐＭＯＳトランジスタＴP0がＯFF動作を
することで、第１〜３の入力回路と同様に入力部ＩＮに
接続された外部回路に流出しようとする電流ｉ1 の貫通
電流経路を断つことが可能となる。
【０１１９】これと共に、トランジスタＴN1がＯＮ動作
をすることで、図８（ｂ）において、ＣＭＯＳ回路１４
の入力部ＩＮを「Ｌ」レベルに固定することが可能とな
る。このため、第１〜３の入力回路と同様にＣＭＯＳ回
路１４のフローティング状態を無くすことができ、従来
例のようなＣＭＯＳ回路１４に流れる他の電流ｉ2の貫
通電流経路を断つことが可能となる。
をすることで、図８（ｂ）において、ＣＭＯＳ回路１４
の入力部ＩＮを「Ｌ」レベルに固定することが可能とな
る。このため、第１〜３の入力回路と同様にＣＭＯＳ回
路１４のフローティング状態を無くすことができ、従来
例のようなＣＭＯＳ回路１４に流れる他の電流ｉ2の貫
通電流経路を断つことが可能となる。
【０１２０】これにより、初段のＣＭＯＳ回路１４の出
力値が安定化することから、次段のＣＭＯＳ回路の貫通
電流経路を断つことが可能となり、当該入力回路の低消
費電力化を図ることが可能となる。
力値が安定化することから、次段のＣＭＯＳ回路の貫通
電流経路を断つことが可能となり、当該入力回路の低消
費電力化を図ることが可能となる。
【０１２１】（５）第５の実施例の説明 図９（ａ），（ｂ）は、本発明の第５の実施例に係る入
力回路及びその動作説明図をそれぞれ示している。
力回路及びその動作説明図をそれぞれ示している。
【０１２２】図９（ａ）において、第１〜４の実施例と
異なるのは第５の実施例では、ＣＭＯＳ回路１５と接地
線ＧNDとの間にｎＭＯＳトランジスタＴn1が接続され、
かつ、ＣＭＯＳ回路１５の出力部ｏutと接地線ＧNDとの
間にｎＭＯＳトランジスタＴN2が接続されるものであ
る。
異なるのは第５の実施例では、ＣＭＯＳ回路１５と接地
線ＧNDとの間にｎＭＯＳトランジスタＴn1が接続され、
かつ、ＣＭＯＳ回路１５の出力部ｏutと接地線ＧNDとの
間にｎＭＯＳトランジスタＴN2が接続されるものであ
る。
【０１２３】すなわち、ｎＭＯＳトランジスタＴN1は原
理図２（ｂ）における第１のトランジスタＴ１の一例で
あり、ｎ型の電界効果トランジスタから成る。また、そ
のソースＳが接地線ＧNDに接続され、そのドレインＤが
ＣＭＯＳ回路１５のｎＭＯＳトランジスタＴN3のソース
Ｓに接続される。なお、ｎＭＯＳトランジスタＴN1のゲ
ートＧがゲート制御信号ＳＧの反転信号の供給点に接続
される。
理図２（ｂ）における第１のトランジスタＴ１の一例で
あり、ｎ型の電界効果トランジスタから成る。また、そ
のソースＳが接地線ＧNDに接続され、そのドレインＤが
ＣＭＯＳ回路１５のｎＭＯＳトランジスタＴN3のソース
Ｓに接続される。なお、ｎＭＯＳトランジスタＴN1のゲ
ートＧがゲート制御信号ＳＧの反転信号の供給点に接続
される。
【０１２４】さらに、ｎＭＯＳトランジスタＴN2は原理
図２（ｂ）における第２のトランジスタＴ２の一例であ
り、ｎ型の電界効果トランジスタから成る。また、その
ソースＳが接地線ＧNDに接続され、そのドレインＤがＣ
ＭＯＳ回路１５の共通ドレイン（出力部ｏut）Ｄに接続
される。なお、ｎＭＯＳトランジスタＴN2のゲートＧが
ｐＭＯＳトランジスタＴP0のゲートＧに接続される。
図２（ｂ）における第２のトランジスタＴ２の一例であ
り、ｎ型の電界効果トランジスタから成る。また、その
ソースＳが接地線ＧNDに接続され、そのドレインＤがＣ
ＭＯＳ回路１５の共通ドレイン（出力部ｏut）Ｄに接続
される。なお、ｎＭＯＳトランジスタＴN2のゲートＧが
ｐＭＯＳトランジスタＴP0のゲートＧに接続される。
【０１２５】さらに、ｐＭＯＳトランジスタＴP0は、そ
のソースＳが電源線ＶCCに接続され、そのドレインＤが
プルアップ抵抗Ｒ４の一端に接続され、そのゲートＧが
ゲート制御信号ＳＧの供給点に接続される。また、ＣＭ
ＯＳ回路１５は、ｐＭＯＳトランジスタＴP3，ｎＭＯＳ
トランジスタＴN3から成り、両トランジスタＴP3，ＴN3
の共通ゲートＧがプルアップ抵抗Ｒ４の一端に接続され
て入力部ＩＮに延在される。
のソースＳが電源線ＶCCに接続され、そのドレインＤが
プルアップ抵抗Ｒ４の一端に接続され、そのゲートＧが
ゲート制御信号ＳＧの供給点に接続される。また、ＣＭ
ＯＳ回路１５は、ｐＭＯＳトランジスタＴP3，ｎＭＯＳ
トランジスタＴN3から成り、両トランジスタＴP3，ＴN3
の共通ゲートＧがプルアップ抵抗Ｒ４の一端に接続され
て入力部ＩＮに延在される。
【０１２６】さらに、次段のＣＭＯＳ回路２２は、電源
線ＶCC，接地線ＧND間に接続されたｐＭＯＳトランジス
タＴP4，ｎＭＯＳトランジスタＴN4から成り、両トラン
ジスタＴP4，ＴN4の共通ゲートＧがＣＭＯＳ回路１５の
共通ドレイン（出力部ｏut）Ｄに接続される。
線ＶCC，接地線ＧND間に接続されたｐＭＯＳトランジス
タＴP4，ｎＭＯＳトランジスタＴN4から成り、両トラン
ジスタＴP4，ＴN4の共通ゲートＧがＣＭＯＳ回路１５の
共通ドレイン（出力部ｏut）Ｄに接続される。
【０１２７】このようにして、本発明の第５の実施例に
係る入力回路によれば、図９（ａ）に示すように、ＣＭ
ＯＳ回路１５と接地線ＧNDとの間にｎＭＯＳトランジス
タＴN1が接続され、かつ、その出力部ｏutと接地線ＧND
との間にｎＭＯＳトランジスタＴN2が接続され、該トラ
ンジスタＴN2のゲートＧがｐＭＯＳトランジスタＴP0の
ゲートＧに接続される。また、ｎＭＯＳトランジスタＴ
N1にゲート制御信号ＳＧの反転信号が供給される。
係る入力回路によれば、図９（ａ）に示すように、ＣＭ
ＯＳ回路１５と接地線ＧNDとの間にｎＭＯＳトランジス
タＴN1が接続され、かつ、その出力部ｏutと接地線ＧND
との間にｎＭＯＳトランジスタＴN2が接続され、該トラ
ンジスタＴN2のゲートＧがｐＭＯＳトランジスタＴP0の
ゲートＧに接続される。また、ｎＭＯＳトランジスタＴ
N1にゲート制御信号ＳＧの反転信号が供給される。
【０１２８】例えば、当該第５の入力回路の３ステート
状態時において、ｐＭＯＳトランジスタＴP0にゲート制
御信号ＳＧ＝「Ｈ」レベルが入力されると、ｐＭＯＳト
ランジスタＴP0がＯFF動作をする。
状態時において、ｐＭＯＳトランジスタＴP0にゲート制
御信号ＳＧ＝「Ｈ」レベルが入力されると、ｐＭＯＳト
ランジスタＴP0がＯFF動作をする。
【０１２９】このため、第１〜４の入力回路と同様に入
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、ｎ
ＭＯＳトランジスタＴN1にゲート制御信号ＳＧの反転信
号＝「Ｌ」レベルが入力されると、該トランジスタＴN1
がＯFF動作をする。
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、ｎ
ＭＯＳトランジスタＴN1にゲート制御信号ＳＧの反転信
号＝「Ｌ」レベルが入力されると、該トランジスタＴN1
がＯFF動作をする。
【０１３０】このことで、図９（ｂ）において、ＣＭＯ
Ｓ回路１５が接地線ＧNDから切り離される。また、ゲー
ト制御信号ＳＧ＝「Ｈ」レベルを受けてｎＭＯＳトラン
ジスタＴN2がＯＮ動作をすることで、第１の入力回路と
同様にＣＭＯＳ回路１５の出力値を「Ｌ」レベルに固定
することが可能となる。
Ｓ回路１５が接地線ＧNDから切り離される。また、ゲー
ト制御信号ＳＧ＝「Ｈ」レベルを受けてｎＭＯＳトラン
ジスタＴN2がＯＮ動作をすることで、第１の入力回路と
同様にＣＭＯＳ回路１５の出力値を「Ｌ」レベルに固定
することが可能となる。
【０１３１】これにより、第１〜４の入力回路と同様に
ＣＭＯＳ回路１５のフローティング状態を無くすことが
でき、従来例のようなＣＭＯＳ回路１５に流れる他の電
流ｉ 2 の貫通電流経路を断つことが可能となる。このこ
とで、初段のＣＭＯＳ回路１５の出力値が安定化するこ
とから、第１〜４の入力回路と同様に次段のＣＭＯＳ回
路２２の貫通電流経路を断つことが可能となり、当該入
力回路の低消費電力化を図ることが可能となる。
ＣＭＯＳ回路１５のフローティング状態を無くすことが
でき、従来例のようなＣＭＯＳ回路１５に流れる他の電
流ｉ 2 の貫通電流経路を断つことが可能となる。このこ
とで、初段のＣＭＯＳ回路１５の出力値が安定化するこ
とから、第１〜４の入力回路と同様に次段のＣＭＯＳ回
路２２の貫通電流経路を断つことが可能となり、当該入
力回路の低消費電力化を図ることが可能となる。
【０１３２】（６）第６の実施例の説明 図10（ａ），（ｂ）は、本発明の第６の実施例に係る入
力回路及びその動作説明図をそれぞれ示している。
力回路及びその動作説明図をそれぞれ示している。
【０１３３】図10（ａ）において、第１〜５の実施例と
異なるのは第６の実施例では、ＣＭＯＳ回路１６と接地
線ＧNDとの間にｐＭＯＳトランジスタＴP1が接続され、
かつ、ＣＭＯＳ回路１６の出力部ｏutと電源線ＶCCとの
間にｎＭＯＳトランジスタＴN1が接続されるものであ
る。
異なるのは第６の実施例では、ＣＭＯＳ回路１６と接地
線ＧNDとの間にｐＭＯＳトランジスタＴP1が接続され、
かつ、ＣＭＯＳ回路１６の出力部ｏutと電源線ＶCCとの
間にｎＭＯＳトランジスタＴN1が接続されるものであ
る。
【０１３４】すなわち、ｎＭＯＳトランジスタＴN1は原
理図３（ａ）における第１のトランジスタＴ１の一例で
あり、ｎ型の電界効果トランジスタから成る。また、そ
のソースＳが接地線ＧNDに接続され、そのドレインＤが
ＣＭＯＳ回路１６のｎＭＯＳトランジスタＴN2のソース
Ｓに接続される。なお、ｎＭＯＳトランジスタＴN1のゲ
ートＧがｐＭＯＳトランジスタＴP1のゲートＧに接続さ
れてゲート制御信号ＳＧの反転信号の供給点に接続され
る。
理図３（ａ）における第１のトランジスタＴ１の一例で
あり、ｎ型の電界効果トランジスタから成る。また、そ
のソースＳが接地線ＧNDに接続され、そのドレインＤが
ＣＭＯＳ回路１６のｎＭＯＳトランジスタＴN2のソース
Ｓに接続される。なお、ｎＭＯＳトランジスタＴN1のゲ
ートＧがｐＭＯＳトランジスタＴP1のゲートＧに接続さ
れてゲート制御信号ＳＧの反転信号の供給点に接続され
る。
【０１３５】さらに、ｐＭＯＳトランジスタＴP1は原理
図３（ａ）における第２のトランジスタＴ２の一例であ
り、ｐ型の電界効果トランジスタから成る。また、その
ソースＳが電源線ＶCCに接続され、そのドレインＤがＣ
ＭＯＳ回路１６の共通ドレイン（出力部ｏut）Ｄに接続
される。なお、ｐＭＯＳトランジスタＴP2のゲートＧが
ｎＭＯＳトランジスタＴN1のゲートＧに接続される。
図３（ａ）における第２のトランジスタＴ２の一例であ
り、ｐ型の電界効果トランジスタから成る。また、その
ソースＳが電源線ＶCCに接続され、そのドレインＤがＣ
ＭＯＳ回路１６の共通ドレイン（出力部ｏut）Ｄに接続
される。なお、ｐＭＯＳトランジスタＴP2のゲートＧが
ｎＭＯＳトランジスタＴN1のゲートＧに接続される。
【０１３６】なお、ｐＭＯＳトランジスタＴP0は、その
ソースＳが電源線ＶCCに接続され、そのドレインＤがプ
ルアップ抵抗Ｒ５の一端に接続され、そのゲートＧがゲ
ート制御信号ＳＧの供給点に接続される。また、ＣＭＯ
Ｓ回路１６は、ｐＭＯＳトランジスタＴP2，ｎＭＯＳト
ランジスタＴN2から成り、両トランジスタＴP2，ＴN2の
共通ゲートＧがプルアップ抵抗Ｒ５の一端に接続されて
入力部ＩＮに延在される。
ソースＳが電源線ＶCCに接続され、そのドレインＤがプ
ルアップ抵抗Ｒ５の一端に接続され、そのゲートＧがゲ
ート制御信号ＳＧの供給点に接続される。また、ＣＭＯ
Ｓ回路１６は、ｐＭＯＳトランジスタＴP2，ｎＭＯＳト
ランジスタＴN2から成り、両トランジスタＴP2，ＴN2の
共通ゲートＧがプルアップ抵抗Ｒ５の一端に接続されて
入力部ＩＮに延在される。
【０１３７】さらに、両トランジスタＴP2，ＴN2の共通
ドレイン（出力部ｏut）ＤがｐＭＯＳトランジスタＴP1
のドレインＤに接続されて次段のＣＭＯＳ回路２３の両
トランジスタＴP3，ＴN3の共通ゲートＧに接続される。
なお、次段のＣＭＯＳ回路２３は電源線ＶCC，接地線Ｇ
ND間に接続されたｐＭＯＳトランジスタＴP3，ｎＭＯＳ
トランジスタＴN3から成る。
ドレイン（出力部ｏut）ＤがｐＭＯＳトランジスタＴP1
のドレインＤに接続されて次段のＣＭＯＳ回路２３の両
トランジスタＴP3，ＴN3の共通ゲートＧに接続される。
なお、次段のＣＭＯＳ回路２３は電源線ＶCC，接地線Ｇ
ND間に接続されたｐＭＯＳトランジスタＴP3，ｎＭＯＳ
トランジスタＴN3から成る。
【０１３８】このようにして、本発明の第６の実施例に
係る入力回路によれば、図10（ａ）に示すように、ＣＭ
ＯＳ回路１６と接地線ＧNDとの間にｐＭＯＳトランジス
タＴP1が接続され、かつ、その出力部ｏutと電源線ＶCC
との間にｎＭＯＳトランジスタＴN1が接続され、両トラ
ンジスタＴP1，ＴN1にゲート制御信号ＳＧの反転信号が
供給される。
係る入力回路によれば、図10（ａ）に示すように、ＣＭ
ＯＳ回路１６と接地線ＧNDとの間にｐＭＯＳトランジス
タＴP1が接続され、かつ、その出力部ｏutと電源線ＶCC
との間にｎＭＯＳトランジスタＴN1が接続され、両トラ
ンジスタＴP1，ＴN1にゲート制御信号ＳＧの反転信号が
供給される。
【０１３９】例えば、当該第６の入力回路の３ステート
状態時において、ｐＭＯＳトランジスタＴP0にゲート制
御信号ＳＧ＝「Ｈ」レベルが入力されると、ｐＭＯＳト
ランジスタＴP0がＯFF動作をする。
状態時において、ｐＭＯＳトランジスタＴP0にゲート制
御信号ＳＧ＝「Ｈ」レベルが入力されると、ｐＭＯＳト
ランジスタＴP0がＯFF動作をする。
【０１４０】このため、第１〜５の入力回路と同様に入
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、ｎ
ＭＯＳトランジスタＴN1にゲート制御信号ＳＧの反転信
号＝「Ｌ」レベルが入力されると、該トランジスタＴN1
がＯFF動作をする。
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、ｎ
ＭＯＳトランジスタＴN1にゲート制御信号ＳＧの反転信
号＝「Ｌ」レベルが入力されると、該トランジスタＴN1
がＯFF動作をする。
【０１４１】このことで、図10（ａ）において、第５の
入力回路と同様にＣＭＯＳ回路１６が接地線ＧNDから切
り離される。また、ｐＭＯＳトランジスタＴP1にゲート
制御信号ＳＧの反転信号＝「Ｌ」レベルが入力される
と、該トランジスタＴP1がＯＮ動作をすることで、第３
の入力回路と同様にＣＭＯＳ回路１６の出力値を「Ｈ」
レベルに固定することが可能となる。
入力回路と同様にＣＭＯＳ回路１６が接地線ＧNDから切
り離される。また、ｐＭＯＳトランジスタＴP1にゲート
制御信号ＳＧの反転信号＝「Ｌ」レベルが入力される
と、該トランジスタＴP1がＯＮ動作をすることで、第３
の入力回路と同様にＣＭＯＳ回路１６の出力値を「Ｈ」
レベルに固定することが可能となる。
【０１４２】これにより、第１〜５の入力回路と同様に
ＣＭＯＳ回路１６のフローティング状態を無くすことが
でき、従来例のようなＣＭＯＳ回路１６に流れる他の電
流ｉ 2 の貫通電流経路を断つことが可能となる。このこ
とから、初段のＣＭＯＳ回路１６の出力値が安定化する
ことで、第１〜５の入力回路と同様に次段のＣＭＯＳ回
路２３の貫通電流経路を断つことが可能となり、当該入
力回路の低消費電力化を図ることが可能となる。
ＣＭＯＳ回路１６のフローティング状態を無くすことが
でき、従来例のようなＣＭＯＳ回路１６に流れる他の電
流ｉ 2 の貫通電流経路を断つことが可能となる。このこ
とから、初段のＣＭＯＳ回路１６の出力値が安定化する
ことで、第１〜５の入力回路と同様に次段のＣＭＯＳ回
路２３の貫通電流経路を断つことが可能となり、当該入
力回路の低消費電力化を図ることが可能となる。
【０１４３】（７）第７の実施例の説明 図11（ａ），（ｂ）は、本発明の第７の実施例に係る入
力回路及びその動作説明図をそれぞれ示している。
力回路及びその動作説明図をそれぞれ示している。
【０１４４】図11（ａ）において、第１〜６の実施例と
異なるのは第７の実施例では、相補形トランジスタ回路
ＣMOS １〜ＣMOS ｎと電源線ＶCCとの間にｐＭＯＳトラ
ンジスタＴＰ12〜ＴＰn2 〔ｎ＝１，２，３…〕がそれ
ぞれ接続されるものである。
異なるのは第７の実施例では、相補形トランジスタ回路
ＣMOS １〜ＣMOS ｎと電源線ＶCCとの間にｐＭＯＳトラ
ンジスタＴＰ12〜ＴＰn2 〔ｎ＝１，２，３…〕がそれ
ぞれ接続されるものである。
【０１４５】すなわち、ｐＭＯＳトランジスタＴＰ12〜
ＴＰn2はスイッチング素子１７の一例であり、ｐ型の電
界効果トランジスタから成る。各ｐＭＯＳトランジスタ
ＴＰn1のソースＳが電源線ＶCCに接続され、そのゲート
ＧがｐＭＯＳトランジスタＴP0のゲートＧに接続されて
スイッチング制御信号の一例となるゲート制御信号ＳＧ
の供給点に接続される。また、各ｐＭＯＳトランジスタ
ＴＰn2のドレインＤが相補形トランジスタ回路ＣMOS ｎ
のｐＭＯＳトランジスタＴＰn1のソースＳにそれぞれ接
続される。
ＴＰn2はスイッチング素子１７の一例であり、ｐ型の電
界効果トランジスタから成る。各ｐＭＯＳトランジスタ
ＴＰn1のソースＳが電源線ＶCCに接続され、そのゲート
ＧがｐＭＯＳトランジスタＴP0のゲートＧに接続されて
スイッチング制御信号の一例となるゲート制御信号ＳＧ
の供給点に接続される。また、各ｐＭＯＳトランジスタ
ＴＰn2のドレインＤが相補形トランジスタ回路ＣMOS ｎ
のｐＭＯＳトランジスタＴＰn1のソースＳにそれぞれ接
続される。
【０１４６】なお、ｐＭＯＳトランジスタＴP0は、その
ソースＳが電源線ＶCCに接続され、そのドレインＤがプ
ルアップ抵抗Ｒ６の一端に接続され、そのゲートＧがゲ
ート制御信号ＳＧの供給点に接続される。また、初段の
相補形トランジスタ回路ＣMOS １は、ｐＭＯＳトランジ
スタＴＰ11，ｎＭＯＳトランジスタＴN1から成り、両ト
ランジスタＴＰ11，ＴN1の共通ゲートＧがプルアップ抵
抗Ｒ６の一端に接続されて入力部ＩＮに延在される。
ソースＳが電源線ＶCCに接続され、そのドレインＤがプ
ルアップ抵抗Ｒ６の一端に接続され、そのゲートＧがゲ
ート制御信号ＳＧの供給点に接続される。また、初段の
相補形トランジスタ回路ＣMOS １は、ｐＭＯＳトランジ
スタＴＰ11，ｎＭＯＳトランジスタＴN1から成り、両ト
ランジスタＴＰ11，ＴN1の共通ゲートＧがプルアップ抵
抗Ｒ６の一端に接続されて入力部ＩＮに延在される。
【０１４７】さらに、両トランジスタＴＰ11，ＴN1の共
通ドレイン（出力部ｏut）Ｄが次段の相補形トランジス
タ回路ＣMOS ２の両トランジスタＴＰ21，ＴN2の共通ゲ
ートＧに接続される。なお、次段の相補形トランジスタ
回路ＣMOS ２はｐＭＯＳトランジスタＴＰ21，ｎＭＯＳ
トランジスタＴN2から成り、両トランジスタＴＰ21，Ｔ
N2の共通ドレイン（ｏut）が接続されて次段の相補形ト
ランジスタ回路ＣMOSｎの両トランジスタＴＰn1，ＴNn
の共通ゲートＧに接続される。
通ドレイン（出力部ｏut）Ｄが次段の相補形トランジス
タ回路ＣMOS ２の両トランジスタＴＰ21，ＴN2の共通ゲ
ートＧに接続される。なお、次段の相補形トランジスタ
回路ＣMOS ２はｐＭＯＳトランジスタＴＰ21，ｎＭＯＳ
トランジスタＴN2から成り、両トランジスタＴＰ21，Ｔ
N2の共通ドレイン（ｏut）が接続されて次段の相補形ト
ランジスタ回路ＣMOSｎの両トランジスタＴＰn1，ＴNn
の共通ゲートＧに接続される。
【０１４８】このようにして、本発明の第７の実施例に
係る入力回路によれば、図11（ａ）に示すように、電源
線ＶCCと接地線ＧNDと間に接続された一段以上の相補形
トランジスタ回路ＣMOS ｎ〔ｎ＝１，２，３…〕の各段
毎にｐＭＯＳトランジスタＴＰn2が接続される。
係る入力回路によれば、図11（ａ）に示すように、電源
線ＶCCと接地線ＧNDと間に接続された一段以上の相補形
トランジスタ回路ＣMOS ｎ〔ｎ＝１，２，３…〕の各段
毎にｐＭＯＳトランジスタＴＰn2が接続される。
【０１４９】例えば、当該第７の入力回路の３ステート
状態時において、ｐＭＯＳトランジスタＴP0にゲート制
御信号ＳＧ＝「Ｈ」レベルが入力されると、ｐＭＯＳト
ランジスタＴP0がＯFF動作をする。
状態時において、ｐＭＯＳトランジスタＴP0にゲート制
御信号ＳＧ＝「Ｈ」レベルが入力されると、ｐＭＯＳト
ランジスタＴP0がＯFF動作をする。
【０１５０】このため、第１〜６の入力回路と同様に入
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、各
段毎に接続されたｐＭＯＳトランジスタＴＰn2〔ｎ＝
１，２，３…〕をゲート制御信号ＳＧに基づいて一斉に
ＯFF動作させることで、図11（ｂ）において、各ＣＭＯ
Ｓ回路ＣMOS １〜ＣMOS ｎが電源線ＶCCから一斉に切り
離される。これにより、第１〜６の入力回路と同様に各
相補形トランジスタ回路ＣMOS １〜ＣMOS ｎのフローテ
ィング状態を無くすことができ、従来例のような相補形
トランジスタ回路ＣMOS １〜ＣMOS ｎに流れる他の電流
ｉ2 の貫通電流経路を断つことが可能となる。
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、各
段毎に接続されたｐＭＯＳトランジスタＴＰn2〔ｎ＝
１，２，３…〕をゲート制御信号ＳＧに基づいて一斉に
ＯFF動作させることで、図11（ｂ）において、各ＣＭＯ
Ｓ回路ＣMOS １〜ＣMOS ｎが電源線ＶCCから一斉に切り
離される。これにより、第１〜６の入力回路と同様に各
相補形トランジスタ回路ＣMOS １〜ＣMOS ｎのフローテ
ィング状態を無くすことができ、従来例のような相補形
トランジスタ回路ＣMOS １〜ＣMOS ｎに流れる他の電流
ｉ2 の貫通電流経路を断つことが可能となる。
【０１５１】これにより、第１〜６の入力回路と同様に
貫通電流経路を各相補形トランジスタ回路ＣMOS １〜Ｃ
MOS ｎ毎に断つことが可能となり、当該入力回路の低消
費電力化を図ることが可能となる。
貫通電流経路を各相補形トランジスタ回路ＣMOS １〜Ｃ
MOS ｎ毎に断つことが可能となり、当該入力回路の低消
費電力化を図ることが可能となる。
【０１５２】（８）第８の実施例の説明 図12（ａ），（ｂ）は、本発明の第８の実施例に係る入
力回路及びその動作説明図をそれぞれ示している。
力回路及びその動作説明図をそれぞれ示している。
【０１５３】図12（ａ）において、第１〜７の実施例と
異なるのは第８の実施例では、相補形トランジスタ回路
ＣMOS １〜ＣMOS ｎと接地線ＧNDとの間にｎＭＯＳトラ
ンジスタＴＮ１〜ＴＮｎ 〔ｎ＝１，２，３…〕がそれ
ぞれ接続されるものである。
異なるのは第８の実施例では、相補形トランジスタ回路
ＣMOS １〜ＣMOS ｎと接地線ＧNDとの間にｎＭＯＳトラ
ンジスタＴＮ１〜ＴＮｎ 〔ｎ＝１，２，３…〕がそれ
ぞれ接続されるものである。
【０１５４】すなわち、ｎＭＯＳトランジスタＴＮ１〜
ＴＮｎはスイッチング素子１７の一例であり、ｎ型の電
界効果トランジスタから成る。各ｎＭＯＳトランジスタ
ＴＮｎのソースＳが接地線ＧNDに接続され、そのゲート
Ｇが他のｎＭＯＳトランジスタＴＮｎのゲートＧに接続
されてゲート制御信号ＳＧの反転信号の供給点に接続さ
れる。また、各ｎＭＯＳトランジスタＴＮｎのドレイン
Ｄが相補形トランジスタ回路ＣMOS ｎのｎＭＯＳトラン
ジスタのソースＳにそれぞれ接続される。
ＴＮｎはスイッチング素子１７の一例であり、ｎ型の電
界効果トランジスタから成る。各ｎＭＯＳトランジスタ
ＴＮｎのソースＳが接地線ＧNDに接続され、そのゲート
Ｇが他のｎＭＯＳトランジスタＴＮｎのゲートＧに接続
されてゲート制御信号ＳＧの反転信号の供給点に接続さ
れる。また、各ｎＭＯＳトランジスタＴＮｎのドレイン
Ｄが相補形トランジスタ回路ＣMOS ｎのｎＭＯＳトラン
ジスタのソースＳにそれぞれ接続される。
【０１５５】なお、その他の回路構成は、第７の入力回
路と同様であるため、その説明を省略する。このように
して、本発明の第８の実施例に係る入力回路によれば、
図12（ａ）に示すように、電源線ＶCCと接地線ＧNDと間
に接続された一段以上の相補形トランジスタ回路ＣMOS
ｎ〔ｎ＝１，２，３…〕の各段毎にｎＭＯＳトランジス
タＴＮ１〜ＴＮｎが接続される。
路と同様であるため、その説明を省略する。このように
して、本発明の第８の実施例に係る入力回路によれば、
図12（ａ）に示すように、電源線ＶCCと接地線ＧNDと間
に接続された一段以上の相補形トランジスタ回路ＣMOS
ｎ〔ｎ＝１，２，３…〕の各段毎にｎＭＯＳトランジス
タＴＮ１〜ＴＮｎが接続される。
【０１５６】例えば、当該第８の入力回路の３ステート
状態時において、ｐＭＯＳトランジスタＴP0にゲート制
御信号ＳＧ＝「Ｈ」レベルが入力され、各ｎＭＯＳトラ
ンジスタＴＮｎのゲートＧにゲート制御信号ＳＧの反転
信号である「Ｌ」レベルが入力されると、ｐＭＯＳトラ
ンジスタＴP0がＯFF動作をする。
状態時において、ｐＭＯＳトランジスタＴP0にゲート制
御信号ＳＧ＝「Ｈ」レベルが入力され、各ｎＭＯＳトラ
ンジスタＴＮｎのゲートＧにゲート制御信号ＳＧの反転
信号である「Ｌ」レベルが入力されると、ｐＭＯＳトラ
ンジスタＴP0がＯFF動作をする。
【０１５７】このため、第１〜７の入力回路と同様に入
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、各
段毎に接続されたｎＭＯＳトランジスタＴＮｎ〔ｎ＝
１，２，３…〕をゲート制御信号ＳＧに基づいて一斉に
ＯFF動作させることで、図12（ｂ）において、各ＣＭＯ
Ｓ回路ＣMOS １〜ＣMOS ｎが接地線ＧNDから一斉に切り
離される。
力部ＩＮに接続された外部回路に流出しようとする電流
ｉ1 の貫通電流経路を断つことが可能となる。また、各
段毎に接続されたｎＭＯＳトランジスタＴＮｎ〔ｎ＝
１，２，３…〕をゲート制御信号ＳＧに基づいて一斉に
ＯFF動作させることで、図12（ｂ）において、各ＣＭＯ
Ｓ回路ＣMOS １〜ＣMOS ｎが接地線ＧNDから一斉に切り
離される。
【０１５８】これにより、第１〜７の入力回路と同様に
各相補形トランジスタ回路ＣMOS １〜ＣMOS ｎのフロー
ティング状態を無くすことができ、従来例のような相補
形トランジスタ回路ＣMOS １〜ＣMOS ｎに流れる他の電
流ｉ2 の貫通電流経路を断つことが可能となる。
各相補形トランジスタ回路ＣMOS １〜ＣMOS ｎのフロー
ティング状態を無くすことができ、従来例のような相補
形トランジスタ回路ＣMOS １〜ＣMOS ｎに流れる他の電
流ｉ2 の貫通電流経路を断つことが可能となる。
【０１５９】このことで、第１〜７の入力回路と同様に
貫通電流経路を各相補形トランジスタ回路ＣMOS １〜Ｃ
MOS ｎ毎に断つことが可能となり、当該入力回路の低消
費電力化を図ることが可能となる。
貫通電流経路を各相補形トランジスタ回路ＣMOS １〜Ｃ
MOS ｎ毎に断つことが可能となり、当該入力回路の低消
費電力化を図ることが可能となる。
【０１６０】（９）第９の実施例の説明 図13（ａ），（ｂ）は、本発明の第９の実施例に係る入
力回路及びその動作説明図をそれぞれ示している。
力回路及びその動作説明図をそれぞれ示している。
【０１６１】図13（ａ）において、第１〜８の実施例と
異なるのは第９の実施例では、プルアップ抵抗Ｒ７とｐ
ＭＯＳトランジスタＴP0とを直列に接続した回路が第１
〜８の実施例に比べて反対向きに接続されるものであ
る。
異なるのは第９の実施例では、プルアップ抵抗Ｒ７とｐ
ＭＯＳトランジスタＴP0とを直列に接続した回路が第１
〜８の実施例に比べて反対向きに接続されるものであ
る。
【０１６２】すなわち、プルアップ抵抗Ｒ７の一端が電
源線ＶCCに接続され、他の一端がｐＭＯＳトランジスタ
ＴP0のソースＳに接続される。また、ｐＭＯＳトランジ
スタＴP0のドレインＤが入力部ＩＮと図13（ａ）の二点
鎖線で囲んだ入力回路２４に接続される。なお、入力回
路２４が本発明の各実施例に係る第１〜第８の入力回路
から当該プルアップ抵抗Ｒ１〜Ｒ６とｐＭＯＳトランジ
スタＴP0との直列回路を除いた回路部分が適用される。
なお、その他の構成は第１〜８の実施例と同様であるた
め、その説明を省略する。
源線ＶCCに接続され、他の一端がｐＭＯＳトランジスタ
ＴP0のソースＳに接続される。また、ｐＭＯＳトランジ
スタＴP0のドレインＤが入力部ＩＮと図13（ａ）の二点
鎖線で囲んだ入力回路２４に接続される。なお、入力回
路２４が本発明の各実施例に係る第１〜第８の入力回路
から当該プルアップ抵抗Ｒ１〜Ｒ６とｐＭＯＳトランジ
スタＴP0との直列回路を除いた回路部分が適用される。
なお、その他の構成は第１〜８の実施例と同様であるた
め、その説明を省略する。
【０１６３】このようにして、本発明の第９の実施例に
係る入力回路によれば、図13（ａ）に示すように、本発
明の第１〜第８の入力回路に比べて、プルアップ抵抗Ｒ
７，ｐＭＯＳトランジスタＴP0の直列回路が反対向きに
接続される。
係る入力回路によれば、図13（ａ）に示すように、本発
明の第１〜第８の入力回路に比べて、プルアップ抵抗Ｒ
７，ｐＭＯＳトランジスタＴP0の直列回路が反対向きに
接続される。
【０１６４】例えば、第１〜第８の入力回路では、プル
アップ抵抗Ｒ１〜Ｒ６，ｐＭＯＳトランジスタＴP0の直
列回路であって、そのプルアップ抵抗Ｒ１〜Ｒ６の一端
がＣＭＯＳ回路１１，１２，１４，１５，１６等の入力
部ｉｎに接続され、そのｐＭＯＳトランジスタＴP0の一
端が電源線ＶCCに接続されているが、第９の入力回路で
は、そのプルアップ抵抗Ｒ７の一端が電源線ＶCCに接続
され、そのｐＭＯＳトランジスタＴP0の一端が本発明の
各実施例に係る第１〜第８の入力回路の入力部ｉｎに接
続される。
アップ抵抗Ｒ１〜Ｒ６，ｐＭＯＳトランジスタＴP0の直
列回路であって、そのプルアップ抵抗Ｒ１〜Ｒ６の一端
がＣＭＯＳ回路１１，１２，１４，１５，１６等の入力
部ｉｎに接続され、そのｐＭＯＳトランジスタＴP0の一
端が電源線ＶCCに接続されているが、第９の入力回路で
は、そのプルアップ抵抗Ｒ７の一端が電源線ＶCCに接続
され、そのｐＭＯＳトランジスタＴP0の一端が本発明の
各実施例に係る第１〜第８の入力回路の入力部ｉｎに接
続される。
【０１６５】このため、プルアップ抵抗Ｒ７，ｐＭＯＳ
トランジスタＴP0の直列回路の接続方法に限定されるこ
となく、第１〜８の入力回路と同様に入力部ＩＮに接続
された外部回路に流出しようとする電流ｉ1 の貫通電流
経路を断つことが可能となる。
トランジスタＴP0の直列回路の接続方法に限定されるこ
となく、第１〜８の入力回路と同様に入力部ＩＮに接続
された外部回路に流出しようとする電流ｉ1 の貫通電流
経路を断つことが可能となる。
【０１６６】これにより、本発明の各実施例に係る第１
〜第８の入力回路から当該プルアップ抵抗Ｒ１〜Ｒ６と
ｐＭＯＳトランジスタＴP0との直列回路を除いた回路部
分と組み合わせることにより、第１〜８の入力回路と同
様に、当該入力回路の低消費電力化を図ることが可能と
なる。
〜第８の入力回路から当該プルアップ抵抗Ｒ１〜Ｒ６と
ｐＭＯＳトランジスタＴP0との直列回路を除いた回路部
分と組み合わせることにより、第１〜８の入力回路と同
様に、当該入力回路の低消費電力化を図ることが可能と
なる。
【０１６７】（10）第10の実施例の説明 図14（ａ），（ｂ）は、本発明の第10の実施例に係る入
力回路の構成図及びその動作説明図をそれぞれ示してい
る。
力回路の構成図及びその動作説明図をそれぞれ示してい
る。
【０１６８】図14（ａ）において、第１〜９の実施例と
異なるのは第10の実施例では、抵抗素子Ｒ８とスイッチ
ングトランジスタＴ０とが直列に接続され回路が初段の
ＣＭＯＳ回路１８の入力部ｉｎと接地線ＧNDとの間に接
続され、そのＣＭＯＳ回路１８の出力部ｏutと接地線Ｇ
NDとの間にｎＭＯＳトランジスタＴN1が接続され、か
つ、スイッチングトランジスタＴ０のゲートＧとｎＭＯ
ＳトランジスタＴN1のゲートＧとが接続されるものであ
る。
異なるのは第10の実施例では、抵抗素子Ｒ８とスイッチ
ングトランジスタＴ０とが直列に接続され回路が初段の
ＣＭＯＳ回路１８の入力部ｉｎと接地線ＧNDとの間に接
続され、そのＣＭＯＳ回路１８の出力部ｏutと接地線Ｇ
NDとの間にｎＭＯＳトランジスタＴN1が接続され、か
つ、スイッチングトランジスタＴ０のゲートＧとｎＭＯ
ＳトランジスタＴN1のゲートＧとが接続されるものであ
る。
【０１６９】すなわち、ｎＭＯＳトランジスタＴN1は原
理図４（ａ）におけるｎ型の電界効果トランジスタＴＮ
の一例であり、そのソースＳが接地線ＧNDに接続され、
そのドレインＤが初段のＣＭＯＳ回路１８の出力部ｏut
に接続される。なお、ｎＭＯＳトランジスタＴN1のゲー
トＧがｎＭＯＳトランジスタＴN0のゲートＧに接続され
る。
理図４（ａ）におけるｎ型の電界効果トランジスタＴＮ
の一例であり、そのソースＳが接地線ＧNDに接続され、
そのドレインＤが初段のＣＭＯＳ回路１８の出力部ｏut
に接続される。なお、ｎＭＯＳトランジスタＴN1のゲー
トＧがｎＭＯＳトランジスタＴN0のゲートＧに接続され
る。
【０１７０】さらに、ｎＭＯＳトランジスタＴN0はスイ
ッチングトランジスタＴ０の一例であり、ｎ型の電界効
果トランジスタから成る。例えば、そのソースＳがプル
アップ抵抗Ｒ８の一端に接続され、そのドレインＤが初
段のＣＭＯＳ回路１８の入力部ｉｎに接続され、そのゲ
ートＧがゲート制御信号ＳＧの供給点に接続される。な
お、プルアップ抵抗Ｒ８の他の一端が接地線ＧNDに接続
される。
ッチングトランジスタＴ０の一例であり、ｎ型の電界効
果トランジスタから成る。例えば、そのソースＳがプル
アップ抵抗Ｒ８の一端に接続され、そのドレインＤが初
段のＣＭＯＳ回路１８の入力部ｉｎに接続され、そのゲ
ートＧがゲート制御信号ＳＧの供給点に接続される。な
お、プルアップ抵抗Ｒ８の他の一端が接地線ＧNDに接続
される。
【０１７１】また、初段のＣＭＯＳ回路１８は、ｐＭＯ
ＳトランジスタＴP2，ｎＭＯＳトランジスタＴN2から成
り、両トランジスタＴP2，ＴN2の共通ゲートＧがスイッ
チングトランジスタＴ０のドレインＤに接続されて入力
部ＩＮに延在される。また、ｐＭＯＳトランジスタＴP2
のソースＳが電源線ＶCCに接続され、ｎＭＯＳトランジ
スタＴN2のソースＳが接地線ＧNDに接続され、両トラン
ジスタＴP2，ＴN2の共通ドレイン（出力部ｏut）Ｄがｎ
ＭＯＳトランジスタＴN1のドレインＤに接続されて次段
のＣＭＯＳ回路２５の両トランジスタＴP3，ＴN3の共通
ゲートＧに接続される。
ＳトランジスタＴP2，ｎＭＯＳトランジスタＴN2から成
り、両トランジスタＴP2，ＴN2の共通ゲートＧがスイッ
チングトランジスタＴ０のドレインＤに接続されて入力
部ＩＮに延在される。また、ｐＭＯＳトランジスタＴP2
のソースＳが電源線ＶCCに接続され、ｎＭＯＳトランジ
スタＴN2のソースＳが接地線ＧNDに接続され、両トラン
ジスタＴP2，ＴN2の共通ドレイン（出力部ｏut）Ｄがｎ
ＭＯＳトランジスタＴN1のドレインＤに接続されて次段
のＣＭＯＳ回路２５の両トランジスタＴP3，ＴN3の共通
ゲートＧに接続される。
【０１７２】このようにして、本発明の第10の実施例に
係る入力回路によれば、図14（ａ）に示すように、初段
のＣＭＯＳ回路１８の入力部ｉｎと第２の電源線ＧNDと
の間に抵抗素子ＲとスイッチングトランジスタＴ０が直
列に接続され、その初段のＣＭＯＳ回路１８の出力部ｏ
utと接地線ＧNDとの間にｎＭＯＳトランジスタＴN1が接
続される。また、スイッチングトランジスタＴ０のゲー
トＧとｎＭＯＳトランジスタＴN1のゲートＧとが接続さ
れる。
係る入力回路によれば、図14（ａ）に示すように、初段
のＣＭＯＳ回路１８の入力部ｉｎと第２の電源線ＧNDと
の間に抵抗素子ＲとスイッチングトランジスタＴ０が直
列に接続され、その初段のＣＭＯＳ回路１８の出力部ｏ
utと接地線ＧNDとの間にｎＭＯＳトランジスタＴN1が接
続される。また、スイッチングトランジスタＴ０のゲー
トＧとｎＭＯＳトランジスタＴN1のゲートＧとが接続さ
れる。
【０１７３】例えば、当該第10の入力回路の３ステート
状態時において、スイッチングトランジスタＴ０，ｎＭ
ＯＳトランジスタＴN1にゲート制御信号ＳＧ＝「Ｈ」レ
ベルが入力されると、まず、スイッチングトランジスタ
Ｔ０がＯＮ動作をすることで、第１〜第９の実施例と同
様に、入力部ＩＮの入力論理を「Ｌ」レベルに固定をす
ることがが可能となる。
状態時において、スイッチングトランジスタＴ０，ｎＭ
ＯＳトランジスタＴN1にゲート制御信号ＳＧ＝「Ｈ」レ
ベルが入力されると、まず、スイッチングトランジスタ
Ｔ０がＯＮ動作をすることで、第１〜第９の実施例と同
様に、入力部ＩＮの入力論理を「Ｌ」レベルに固定をす
ることがが可能となる。
【０１７４】これと共に、ｎＭＯＳトランジスタＴN1が
ＯＮ動作をすることで、図14（ｂ）において、初段のＣ
ＭＯＳ回路１８の出力値を「Ｌ」（ロー）レベルに固定
することが可能となる。このことから従来例のようなフ
ローティング状態を無くすことができる。
ＯＮ動作をすることで、図14（ｂ）において、初段のＣ
ＭＯＳ回路１８の出力値を「Ｌ」（ロー）レベルに固定
することが可能となる。このことから従来例のようなフ
ローティング状態を無くすことができる。
【０１７５】このため、第１〜９の入力回路と同様に従
来例のようなフローティング状態を原因とする電源線Ｖ
CCと接地線ＧNDとの間に接続された初段のＣＭＯＳ回路
１８に流れる貫通電流ｉ2 の貫通電流経路を断つことが
可能となる。
来例のようなフローティング状態を原因とする電源線Ｖ
CCと接地線ＧNDとの間に接続された初段のＣＭＯＳ回路
１８に流れる貫通電流ｉ2 の貫通電流経路を断つことが
可能となる。
【０１７６】これにより、初段のＣＭＯＳ回路１８の出
力値が安定化することから、次段のＣＭＯＳ回路２５の
貫通電流経路を断つことが可能となり、当該入力回路の
３ステート状態時に係わりその低消費電力化を図ること
が可能となる。
力値が安定化することから、次段のＣＭＯＳ回路２５の
貫通電流経路を断つことが可能となり、当該入力回路の
３ステート状態時に係わりその低消費電力化を図ること
が可能となる。
【０１７７】（11）第11の実施例の説明 図15（ａ），（ｂ）は、本発明の第11の実施例に係る入
力回路の構成図及びその動作説明図をそれぞれ示してい
る。
力回路の構成図及びその動作説明図をそれぞれ示してい
る。
【０１７８】図15（ａ）において、第１〜９の実施例と
異なるのは第11の実施例では、抵抗素子Ｒとスイッチン
グトランジスタＴ０とが直列に接続された回路が初段の
ＣＭＯＳ回路１９の入力部ｉｎと接地線ＧNDとの間に接
続され、また、第10の実施例と異なり第11の実施例では
ＣＭＯＳ回路１９の出力部ｏutと電源線ＶCCとの間にｐ
ＭＯＳトランジスタＴP1が接続され、かつ、そのゲート
Ｇにゲート制御信号ＳＧの反転信号が供給される。
異なるのは第11の実施例では、抵抗素子Ｒとスイッチン
グトランジスタＴ０とが直列に接続された回路が初段の
ＣＭＯＳ回路１９の入力部ｉｎと接地線ＧNDとの間に接
続され、また、第10の実施例と異なり第11の実施例では
ＣＭＯＳ回路１９の出力部ｏutと電源線ＶCCとの間にｐ
ＭＯＳトランジスタＴP1が接続され、かつ、そのゲート
Ｇにゲート制御信号ＳＧの反転信号が供給される。
【０１７９】すなわち、ｐＭＯＳトランジスタＴP1は原
理図４（ｂ）におけるｐ型の電界効果トランジスタＴＰ
の一例であり、そのソースＳが電源線ＶCCに接続され、
そのドレインＤが初段のＣＭＯＳ回路１８の出力部ｏut
に接続される。なお、ｐＭＯＳトランジスタＴP1のゲー
トＧがｎＭＯＳトランジスタＴN0のゲート制御信号ＳＧ
に対する反転信号の供給点に接続される。その他の構成
は第10の実施例と同様であるため、その説明を省略す
る。
理図４（ｂ）におけるｐ型の電界効果トランジスタＴＰ
の一例であり、そのソースＳが電源線ＶCCに接続され、
そのドレインＤが初段のＣＭＯＳ回路１８の出力部ｏut
に接続される。なお、ｐＭＯＳトランジスタＴP1のゲー
トＧがｎＭＯＳトランジスタＴN0のゲート制御信号ＳＧ
に対する反転信号の供給点に接続される。その他の構成
は第10の実施例と同様であるため、その説明を省略す
る。
【０１８０】このようにして、本発明の第11の実施例に
係る入力回路によれば、図15（ａ）に示すように、初段
のＣＭＯＳ回路１９の出力部ｏutと電源線ＶCCとの間に
ｐ型ＭＯＳトランジスタＴP1が接続され、かつ、そのゲ
ートＧにゲート制御信号ＳＧの反転信号が供給される。
係る入力回路によれば、図15（ａ）に示すように、初段
のＣＭＯＳ回路１９の出力部ｏutと電源線ＶCCとの間に
ｐ型ＭＯＳトランジスタＴP1が接続され、かつ、そのゲ
ートＧにゲート制御信号ＳＧの反転信号が供給される。
【０１８１】例えば、当該第11の入力回路の３ステート
状態時において、スイッチングトランジスタＴ０にゲー
ト制御信号ＳＧ＝「Ｈ」レベルが入力され、ｐ型ＭＯＳ
トランジスタＴP1にゲート制御信号ＳＧの反転信号
「Ｌ」レベルが入力されると、まず、スイッチングトラ
ンジスタＴ０がＯＮ動作をすることで、第10の実施例と
同様に、入力部ＩＮの入力論理を「Ｌ」レベルに固定を
することが可能となる。
状態時において、スイッチングトランジスタＴ０にゲー
ト制御信号ＳＧ＝「Ｈ」レベルが入力され、ｐ型ＭＯＳ
トランジスタＴP1にゲート制御信号ＳＧの反転信号
「Ｌ」レベルが入力されると、まず、スイッチングトラ
ンジスタＴ０がＯＮ動作をすることで、第10の実施例と
同様に、入力部ＩＮの入力論理を「Ｌ」レベルに固定を
することが可能となる。
【０１８２】これと共に、ｐ型ＭＯＳトランジスタＴP1
がＯＮ動作をすることで、図15（ｂ）において、初段の
ＣＭＯＳ回路１９の出力値を「Ｈ」（ハイ）レベルに固
定することが可能となる。このことから従来例のような
フローティング状態を無くすことができる。
がＯＮ動作をすることで、図15（ｂ）において、初段の
ＣＭＯＳ回路１９の出力値を「Ｈ」（ハイ）レベルに固
定することが可能となる。このことから従来例のような
フローティング状態を無くすことができる。
【０１８３】このため、第１〜10の入力回路と同様に従
来例のようなフローティング状態を原因とする電源線Ｖ
CCと接地線ＧNDとの間に接続された初段のＣＭＯＳ回路
１９に流れる他の電流ｉ2 の貫通電流経路を断つことが
可能となる。
来例のようなフローティング状態を原因とする電源線Ｖ
CCと接地線ＧNDとの間に接続された初段のＣＭＯＳ回路
１９に流れる他の電流ｉ2 の貫通電流経路を断つことが
可能となる。
【０１８４】これにより、初段のＣＭＯＳ回路１９の出
力値が安定化することから、次段のＣＭＯＳ回路２６の
貫通電流経路を断つことが可能となり、当該入力回路の
３ステート状態時に係わりその低消費電力化を図ること
が可能となる。
力値が安定化することから、次段のＣＭＯＳ回路２６の
貫通電流経路を断つことが可能となり、当該入力回路の
３ステート状態時に係わりその低消費電力化を図ること
が可能となる。
【０１８５】
【発明の効果】以上説明したように、本発明の第１の入
力回路によれば、相補形トランジスタ回路と第１の電源
線との間に第１のトランジスタが接続され、かつ、相補
形トランジスタ回路の出力部と第２の電源線の間に第２
のトランジスタが接続され、両トランジスタの各ゲート
が共にスイッチングトランジスタのゲートに接続され
る。
力回路によれば、相補形トランジスタ回路と第１の電源
線との間に第１のトランジスタが接続され、かつ、相補
形トランジスタ回路の出力部と第２の電源線の間に第２
のトランジスタが接続され、両トランジスタの各ゲート
が共にスイッチングトランジスタのゲートに接続され
る。
【０１８６】このため、当該回路の３ステート状態時に
おいて、スイッチングトランジスタがＯFF動作をするこ
とで、従来例と同様に外部回路に至る貫通電流経路を断
つことが可能となる（以下単に貫通電流遮断機能とい
う）。また、第１のトランジスタがＯFF動作をすること
で、従来例のような相補形トランジスタ回路のフローテ
ィング状態を無くすことができ、他の貫通電流経路を断
つことが可能となる。
おいて、スイッチングトランジスタがＯFF動作をするこ
とで、従来例と同様に外部回路に至る貫通電流経路を断
つことが可能となる（以下単に貫通電流遮断機能とい
う）。また、第１のトランジスタがＯFF動作をすること
で、従来例のような相補形トランジスタ回路のフローテ
ィング状態を無くすことができ、他の貫通電流経路を断
つことが可能となる。
【０１８７】また、第２のトランジスタがＯＮ動作をす
ることで、相補形トランジスタ回路の出力値を「Ｌ」
（ロー）レベルに固定することが可能となる。このこと
で、初段の相補形トランジスタ回路の出力値の安定化が
図られる。
ることで、相補形トランジスタ回路の出力値を「Ｌ」
（ロー）レベルに固定することが可能となる。このこと
で、初段の相補形トランジスタ回路の出力値の安定化が
図られる。
【０１８８】また、本発明の第２の入力回路によれば第
１の入力回路において、相補形トランジスタ回路の入力
部にバイポーラトランジスタが接続される。このため、
当該第２の入力回路の３ステート状態時において、第１
の入力回路と同様に、スイッチングトランジスタがＯFF
動作をすることで、バイポーラトランジスタを介して外
部回路に至る貫通電流経路を断つことが可能となる。ま
た、第１の入力回路と同様に、相補形トランジスタ回路
のフローティング状態を無くすことができ、他の貫通電
流経路を断つことが可能となる。さらに、相補形トラン
ジスタ回路の出力値を「Ｌ」（ロー）レベルに固定する
ことが可能となる。
１の入力回路において、相補形トランジスタ回路の入力
部にバイポーラトランジスタが接続される。このため、
当該第２の入力回路の３ステート状態時において、第１
の入力回路と同様に、スイッチングトランジスタがＯFF
動作をすることで、バイポーラトランジスタを介して外
部回路に至る貫通電流経路を断つことが可能となる。ま
た、第１の入力回路と同様に、相補形トランジスタ回路
のフローティング状態を無くすことができ、他の貫通電
流経路を断つことが可能となる。さらに、相補形トラン
ジスタ回路の出力値を「Ｌ」（ロー）レベルに固定する
ことが可能となる。
【０１８９】さらに、本発明の第３の入力回路によれ
ば、第１の相補形トランジスタ回路と第１の電源線との
間に第１のトランジスタが接続され、かつ、その出力部
と第１の電源線の間に第２のトランジスタが接続され、
該トランジスタを制御する第２の相補形トランジスタ回
路が接続される。また、第１のトランジスタのゲートと
第２の相補形トランジスタ回路の共通ゲートとがスイッ
チングトランジスタのゲートに接続される。
ば、第１の相補形トランジスタ回路と第１の電源線との
間に第１のトランジスタが接続され、かつ、その出力部
と第１の電源線の間に第２のトランジスタが接続され、
該トランジスタを制御する第２の相補形トランジスタ回
路が接続される。また、第１のトランジスタのゲートと
第２の相補形トランジスタ回路の共通ゲートとがスイッ
チングトランジスタのゲートに接続される。
【０１９０】このため、当該第３の入力回路の３ステー
ト状態時において、第１，第２の入力回路と同様な貫通
電流遮断機能に加えて、第１のトランジスタがＯFF動作
をすることで、相補形トランジスタ回路が第１の電源線
から切り離される。これにより、第１の入力回路と同様
に相補形トランジスタ回路のフローティング状態を無く
すことができ、相補形トランジスタ回路の他の貫通電流
経路を断つことが可能となる。
ト状態時において、第１，第２の入力回路と同様な貫通
電流遮断機能に加えて、第１のトランジスタがＯFF動作
をすることで、相補形トランジスタ回路が第１の電源線
から切り離される。これにより、第１の入力回路と同様
に相補形トランジスタ回路のフローティング状態を無く
すことができ、相補形トランジスタ回路の他の貫通電流
経路を断つことが可能となる。
【０１９１】また、第２のトランジスタがＯＮ動作をす
ることで、第１，第２の入力回路と異なり相補形トラン
ジスタ回路の出力値を「Ｈ」（ハイ）レベルに固定する
ことが可能となる。
ることで、第１，第２の入力回路と異なり相補形トラン
ジスタ回路の出力値を「Ｈ」（ハイ）レベルに固定する
ことが可能となる。
【０１９２】また、本発明の第４の入力回路によれば、
相補形トランジスタ回路の入力部と第２の電源線との間
にｎ型の電界効果トランジスタが接続され、該トランジ
スタのゲートがスイッチングトランジスタのゲートに接
続される。
相補形トランジスタ回路の入力部と第２の電源線との間
にｎ型の電界効果トランジスタが接続され、該トランジ
スタのゲートがスイッチングトランジスタのゲートに接
続される。
【０１９３】このため、当該第４の入力回路の３ステー
ト状態時において、第１〜３の入力回路と同様な貫通電
流遮断機能に加えて、ｎ型の電界効果トランジスタがＯ
Ｎ動作をすることで、相補形トランジスタ回路の入力部
を「Ｌ」レベルに固定することが可能となる。このこと
で、第１〜３の入力回路と同様に相補形トランジスタ回
路のフローティング状態を無くすことができ、相補形ト
ランジスタ回路の他の貫通電流経路を断つことが可能と
なる。
ト状態時において、第１〜３の入力回路と同様な貫通電
流遮断機能に加えて、ｎ型の電界効果トランジスタがＯ
Ｎ動作をすることで、相補形トランジスタ回路の入力部
を「Ｌ」レベルに固定することが可能となる。このこと
で、第１〜３の入力回路と同様に相補形トランジスタ回
路のフローティング状態を無くすことができ、相補形ト
ランジスタ回路の他の貫通電流経路を断つことが可能と
なる。
【０１９４】さらに、本発明の第５の入力回路によれ
ば、相補形トランジスタ回路と第２の電源線との間に第
１のトランジスタが接続され、かつ、その出力部と第２
の電源線との間に第２のトランジスタが接続され、該ト
ランジスタのゲートがスイッチングトランジスタのゲー
トに接続される。また、第１のトランジスタにゲート制
御信号の反転信号が供給される。
ば、相補形トランジスタ回路と第２の電源線との間に第
１のトランジスタが接続され、かつ、その出力部と第２
の電源線との間に第２のトランジスタが接続され、該ト
ランジスタのゲートがスイッチングトランジスタのゲー
トに接続される。また、第１のトランジスタにゲート制
御信号の反転信号が供給される。
【０１９５】このため、当該第５の入力回路の３ステー
ト状態時において、第１〜４の入力回路と同様な貫通電
流遮断機能に加えて、第１のトランジスタがＯFF動作を
することで、相補形トランジスタ回路が第２の電源線か
ら切り離される。
ト状態時において、第１〜４の入力回路と同様な貫通電
流遮断機能に加えて、第１のトランジスタがＯFF動作を
することで、相補形トランジスタ回路が第２の電源線か
ら切り離される。
【０１９６】このことで、第１〜４の入力回路と同様に
相補形トランジスタ回路のフローティング状態を無くす
ことができ、相補形トランジスタ回路の他の貫通電流経
路を断つことが可能となる。また、第２のトランジスタ
がＯＮ動作をすることで、第１の入力回路と同様に相補
形トランジスタ回路の出力値を「Ｌ」レベルに固定する
ことが可能となる。
相補形トランジスタ回路のフローティング状態を無くす
ことができ、相補形トランジスタ回路の他の貫通電流経
路を断つことが可能となる。また、第２のトランジスタ
がＯＮ動作をすることで、第１の入力回路と同様に相補
形トランジスタ回路の出力値を「Ｌ」レベルに固定する
ことが可能となる。
【０１９７】さらに、本発明の第６の入力回路によれ
ば、相補形トランジスタ回路と第２の電源線との間に第
１のトランジスタが接続され、かつ、その出力部と第１
の電源線との間に第２のトランジスタが接続され、両ト
ランジスタにゲート制御信号の反転信号が供給される。
ば、相補形トランジスタ回路と第２の電源線との間に第
１のトランジスタが接続され、かつ、その出力部と第１
の電源線との間に第２のトランジスタが接続され、両ト
ランジスタにゲート制御信号の反転信号が供給される。
【０１９８】このため、当該第６の入力回路の３ステー
ト状態時において、第１〜５の入力回路と同様な貫通電
流遮断機能に加えて、第１のトランジスタがＯFF動作を
することで、第５の入力回路と同様に相補形トランジス
タ回路が第２の電源線から切り離される。
ト状態時において、第１〜５の入力回路と同様な貫通電
流遮断機能に加えて、第１のトランジスタがＯFF動作を
することで、第５の入力回路と同様に相補形トランジス
タ回路が第２の電源線から切り離される。
【０１９９】このことから第１〜５の入力回路と同様に
相補形トランジスタ回路のフローティング状態を無くす
ことができ、相補形トランジスタ回路の他の貫通電流経
路を断つことが可能となる。また、第２のトランジスタ
がＯＮ動作をすることで、第３の入力回路と同様に相補
形トランジスタ回路の出力値を「Ｈ」レベルに固定する
ことが可能となる。
相補形トランジスタ回路のフローティング状態を無くす
ことができ、相補形トランジスタ回路の他の貫通電流経
路を断つことが可能となる。また、第２のトランジスタ
がＯＮ動作をすることで、第３の入力回路と同様に相補
形トランジスタ回路の出力値を「Ｈ」レベルに固定する
ことが可能となる。
【０２００】さらに、本発明の第７，８の入力回路によ
れば、第１の電源線と第２の電源線と間に接続された一
段以上の相補形トランジスタ回路の各段毎にスイッチン
グ素子が接続される。
れば、第１の電源線と第２の電源線と間に接続された一
段以上の相補形トランジスタ回路の各段毎にスイッチン
グ素子が接続される。
【０２０１】このため、当該第７，８の入力回路の３ス
テート状態時において、第１〜６の入力回路と同様な貫
通電流遮断機能に加えて、各段毎に接続されたスイッチ
ング素子がＯFF動作をすることで、各相補形トランジス
タ回路が第１の電源線又は第２の電源線から切り離され
る。
テート状態時において、第１〜６の入力回路と同様な貫
通電流遮断機能に加えて、各段毎に接続されたスイッチ
ング素子がＯFF動作をすることで、各相補形トランジス
タ回路が第１の電源線又は第２の電源線から切り離され
る。
【０２０２】このことから第１〜６の入力回路と同様に
各相補形トランジスタ回路のフローティング状態を無く
すことができ、相補形トランジスタ回路の他の貫通電流
経路を断つことが可能となる。
各相補形トランジスタ回路のフローティング状態を無く
すことができ、相補形トランジスタ回路の他の貫通電流
経路を断つことが可能となる。
【０２０３】なお、本発明の第９の入力回路によれば、
本発明の第１〜第８の入力回路において、直列に接続さ
れた抵抗素子又はスイッチングトランジスタの一端が第
１の電源線又は相補形トランジスタ回路の入力部に接続
される。
本発明の第１〜第８の入力回路において、直列に接続さ
れた抵抗素子又はスイッチングトランジスタの一端が第
１の電源線又は相補形トランジスタ回路の入力部に接続
される。
【０２０４】このため、抵抗素子，スイッチングトラン
ジスタの直列回路の接続方法に限定されることなく、第
１〜８の入力回路と同様に入力部に接続された外部回路
に流出しようとする電流の貫通電流経路を断つことが可
能となる。
ジスタの直列回路の接続方法に限定されることなく、第
１〜８の入力回路と同様に入力部に接続された外部回路
に流出しようとする電流の貫通電流経路を断つことが可
能となる。
【０２０５】さらに、本発明の第10の入力回路によれ
ば、相補形トランジスタ回路の入力部と第２の電源線と
の間に抵抗素子とスイッチングトランジスタが直列に接
続され、その相補形トランジスタ回路の出力部と第２の
電源線との間にｎ型の電界効果トランジスタが接続され
る。また、スイッチングトランジスタのゲートとｎ型の
電界効果トランジスタのゲートとが接続される。
ば、相補形トランジスタ回路の入力部と第２の電源線と
の間に抵抗素子とスイッチングトランジスタが直列に接
続され、その相補形トランジスタ回路の出力部と第２の
電源線との間にｎ型の電界効果トランジスタが接続され
る。また、スイッチングトランジスタのゲートとｎ型の
電界効果トランジスタのゲートとが接続される。
【０２０６】このため、第１〜９の入力回路と同様に従
来例のようなフローティング状態を原因とする相補形ト
ランジスタ回路に流れる他の電流の貫通電流経路を断つ
ことが可能となる。
来例のようなフローティング状態を原因とする相補形ト
ランジスタ回路に流れる他の電流の貫通電流経路を断つ
ことが可能となる。
【０２０７】また、本発明の第11の入力回路によれば、
相補形トランジスタ回路の出力部と第１の電源線との間
にｐ型の電界効果トランジスタが接続され、かつ、その
ゲートにゲート制御信号の反転信号が供給される。
相補形トランジスタ回路の出力部と第１の電源線との間
にｐ型の電界効果トランジスタが接続され、かつ、その
ゲートにゲート制御信号の反転信号が供給される。
【０２０８】このため、第１〜10の入力回路と同様に従
来例のようなフローティング状態を原因とする相補形ト
ランジスタ回路に流れる他の電流の貫通電流経路を断つ
ことが可能となる。
来例のようなフローティング状態を原因とする相補形ト
ランジスタ回路に流れる他の電流の貫通電流経路を断つ
ことが可能となる。
【０２０９】これにより、本発明の第１〜11の入力回路
において、初段の相補形トランジスタ回路の出力値が安
定化することから、次段の相補形トランジスタ回路の貫
通電流経路を断つことが可能となる。このことから当該
入力回路の低消費電力化の向上に寄与するところが大き
い。
において、初段の相補形トランジスタ回路の出力値が安
定化することから、次段の相補形トランジスタ回路の貫
通電流経路を断つことが可能となる。このことから当該
入力回路の低消費電力化の向上に寄与するところが大き
い。
【図１】本発明に係る入力回路の原理図（その１）であ
る。
る。
【図２】本発明に係る入力回路の原理図（その２）であ
る。
る。
【図３】本発明に係る入力回路の原理図（その３）であ
る。
る。
【図４】本発明に係る入力回路の原理図（その４）であ
る。
る。
【図５】本発明の第１の実施例に係る入力回路の構成図
及びその動作説明図である。
及びその動作説明図である。
【図６】本発明の第２の実施例に係る入力回路の構成図
及びその動作説明図である。
及びその動作説明図である。
【図７】本発明の第３の実施例に係る入力回路の構成図
及びその動作説明図である。
及びその動作説明図である。
【図８】本発明の第４の実施例に係る入力回路の構成図
及びその動作説明図である。
及びその動作説明図である。
【図９】本発明の第５の実施例に係る入力回路の構成図
及びその動作説明図である。
及びその動作説明図である。
【図10】本発明の第６の実施例に係る入力回路の構成図
及びその動作説明図である。
及びその動作説明図である。
【図11】本発明の第７の実施例に係る入力回路の構成図
及びその動作説明図である。
及びその動作説明図である。
【図12】本発明の第８の実施例に係る入力回路の構成図
及びその動作説明図である。
及びその動作説明図である。
【図13】本発明の第９の実施例に係る入力回路の構成図
及びその動作説明図である。
及びその動作説明図である。
【図14】本発明の第10の実施例に係る入力回路の構成図
及びその動作説明図である。
及びその動作説明図である。
【図15】本発明の第11の実施例に係る入力回路の構成図
及びその動作説明図である。
及びその動作説明図である。
【図16】従来例に係る入力回路の説明図である。
【図17】従来例に係る問題点を説明する入力回路図であ
る。
る。
１１，１４，１５，１６，１８，１９…相補形トランジ
スタ回路、 １２，１３…第１，第２の相補形トランジスタ回路、 １７…スイッチング素子、 ＴP0…スイッチングトランジスタ、 ＴP1，ＴN1…第１，第２のトランジスタ、 ＴＮ…ｎ型の電界効果トランジスタ、 ＴＰ…ｐ型の電界効果トランジスタ、 Ｑ…バイポーラトランジスタ、 Ｒ…抵抗素子、 ＶCC…第１の電源線、 ＧND…第２の電源線、 ＳＧ…ゲート制御信号。
スタ回路、 １２，１３…第１，第２の相補形トランジスタ回路、 １７…スイッチング素子、 ＴP0…スイッチングトランジスタ、 ＴP1，ＴN1…第１，第２のトランジスタ、 ＴＮ…ｎ型の電界効果トランジスタ、 ＴＰ…ｐ型の電界効果トランジスタ、 Ｑ…バイポーラトランジスタ、 Ｒ…抵抗素子、 ＶCC…第１の電源線、 ＧND…第２の電源線、 ＳＧ…ゲート制御信号。
Claims (15)
- 【請求項１】 相補形トランジスタ回路（１１）の入力
部（ｉｎ）と第１の電源線（ＶCC）との間に抵抗素子
（Ｒ）とスイッチングトランジスタ（Ｔ０）が直列に接
続された入力回路において、前記相補形トランジスタ回
路（１１）と第１の電源線（ＶCC）との間に第１のトラ
ンジスタ（Ｔ１）が接続され、かつ、前記相補形トラン
ジスタ回路（１１）の出力部（ｏut）と第２の電源線
（ＧND）の間に第２のトランジスタ（Ｔ２）が接続され
ることを特徴とする入力回路。 - 【請求項２】 請求項１記載の入力回路において、前記
第１のトランジスタ（Ｔ１）がｐ型の電界効果トランジ
スタから成り、前記第２のトランジスタ（Ｔ２）がｎ型
の電界効果トランジスタから成り、前記第１，第２のト
ランジスタ（Ｔ１，Ｔ２）の各ゲート（Ｇ）が共にスイ
ッチングトランジスタ（Ｔ０）のゲート（Ｇ）に接続さ
れることを特徴とする入力回路。 - 【請求項３】 請求項１記載の入力回路において、前記
相補形トランジスタ回路（１１）の入力部（ｉｎ）にバ
イポーラトランジスタ（Ｑ）が接続されることを特徴と
する入力回路。 - 【請求項４】 第１の相補形トランジスタ回路（１２）
の入力部（ｉｎ）と第１の電源線（ＶCC）との間に抵抗
素子（Ｒ）とスイッチングトランジスタ（Ｔ０）が直列
に接続された入力回路において、前記第１の相補形トラ
ンジスタ回路（１２）と第１の電源線（ＶCC）との間に
第１のトランジスタ（Ｔ１）が接続され、かつ、前記第
１の相補形トランジスタ回路（１２）の出力部（ｏut）
と第１の電源線（ＶCC）の間に第２のトランジスタ（Ｔ
２）が接続され、前記第２のトランジスタ（Ｔ２）のゲ
ート（Ｇ）を制御する第２の相補形トランジスタ回路
（１３）が第１の電源線（ＶCC）と第２の電源線（ＧN
D）との間に接続されることを特徴とする入力回路。 - 【請求項５】 請求項４記載の入力回路において、前記
第１，第２のトランジスタ（Ｔ１，Ｔ２）がｐ型の電界
効果トランジスタから成り、前記第１のトランジスタ
（Ｔ１）のゲート（Ｇ）と第２の相補形トランジスタ回
路（１３）の共通ゲート（Ｇ）とがスイッチングトラン
ジスタ（Ｔ０）のゲート（Ｇ）に接続されることを特徴
とする入力回路。 - 【請求項６】 相補形トランジスタ回路（１４）の入力
部（ｉｎ）と第１の電源線（ＶCC）との間に抵抗素子
（Ｒ）とスイッチングトランジスタ（Ｔ０）が直列に接
続された入力回路において、前記相補形トランジスタ回
路（１４）の入力部（ｉｎ）と第２の電源線（ＧND）と
の間にｎ型の電界効果トランジスタ（ＴＮ）が接続さ
れ、前記ｎ型の電界効果トランジスタ（ＴＮ）のゲート
（Ｇ）がスイッチングトランジスタ（Ｔ０）のゲート
（Ｇ）に接続されることを特徴とする入力回路。 - 【請求項７】 相補形トランジスタ回路（１５）の入力
部（ｉｎ）と第１の電源線（ＶCC）との間に抵抗素子
（Ｒ）とスイッチングトランジスタ（Ｔ０）が直列に接
続された入力回路において、前記相補形トランジスタ回
路（１５）と第２の電源線（ＧND）との間に第１のトラ
ンジスタ（Ｔ１）が接続され、かつ、前記相補形トラン
ジスタ回路（１５）の出力部（ｏut）と第２の電源線
（ＧND）との間に第２のトランジスタ（Ｔ２）が接続さ
れることを特徴とする入力回路。 - 【請求項８】 請求項７記載の入力回路において、前記
第１，第２のトランジスタ（Ｔ１，Ｔ２）がｎ型の電界
効果トランジスタから成り、前記第２のトランジスタ
（Ｔ２）のゲート（Ｇ）がスイッチングトランジスタ
（Ｔ０）のゲート（Ｇ）に接続され、前記第１のトラン
ジスタ（Ｔ１）のゲート（Ｇ）にスイッチングトランジ
スタ（Ｔ０）のゲート（Ｇ）に供給するゲート制御信号
（ＳＧ）の反転信号を供給することを特徴とする入力回
路。 - 【請求項９】 相補形トランジスタ回路（１６）の入力
部（ｉｎ）と第１の電源線（ＶCC）との間に抵抗素子
（Ｒ）とスイッチングトランジスタ（Ｔ０）が直列に接
続された入力回路において、前記相補形トランジスタ回
路（１６）と第２の電源線（ＧND）との間に第１のトラ
ンジスタ（Ｔ１）が接続され、かつ、前記相補形トラン
ジスタ回路（１６）の出力部（ｏut）と第１の電源線
（ＶCC）との間に第２のトランジスタ（Ｔ２）が接続さ
れることを特徴とする入力回路。 - 【請求項10】 請求項９記載の入力回路において、前記
第１のトランジスタ（Ｔ１）がｎ型の電界効果トランジ
スタから成り、前記第２のトランジスタ（Ｔ２）がｐ型
の電界効果トランジスタから成り、前記第１，第２のト
ランジスタ（Ｔ１，Ｔ２）の各ゲート（Ｇ）にスイッチ
ングトランジスタ（Ｔ０）のゲート（Ｇ）に供給するゲ
ート制御信号（ＳＧ）の反転信号を供給することを特徴
とする入力回路。 - 【請求項11】 第１の電源線（ＶCC）と第２の電源線
（ＧND）と間に一段以上の相補形トランジスタ回路（Ｃ
MOS ｎ〔ｎ＝１，２，３…〕）が具備され、前記相補形
トランジスタ回路（ＣMOS ｎ）の入力部（ｉｎ）と第１
の電源線（ＶCC）との間に抵抗素子（Ｒ）とスイッチン
グトランジスタ（Ｔ０）が直列に接続された入力回路に
おいて、前記相補形トランジスタ回路（ＣMOS ｎ）と第
１の電源線（ＶCC）との間又は相補形トランジスタ回路
（ＣMOS ｎ）と第２の電源線（ＧND）との間にスイッチ
ング素子（１７）が接続され、前記スイッチング素子
（１７）が相補形トランジスタ回路（ＣMOS ｎ）の各段
毎に接続されることを特徴とする入力回路。 - 【請求項12】 請求項１〜11記載の入力回路において、
前記直列に接続された抵抗素子（Ｒ）又はスイッチング
トランジスタ（Ｔ０）の一端が第１の電源線（ＶCC）又
は前記相補形トランジスタ回路（１１〜１６，ＣMOS
ｎ）の入力部（ｉｎ）に接続されることを特徴とする入
力回路。 - 【請求項13】 相補形トランジスタ回路（１８）の入力
部（ｉｎ）と第２の電源線（ＧND）との間に抵抗素子
（Ｒ）とスイッチングトランジスタ（Ｔ０）が直列に接
続された入力回路において、前記相補形トランジスタ回
路（１８）の出力部（ｏut）と第２の電源線（ＧND）と
の間にｎ型の電界効果トランジスタ（ＴＮ）が接続さ
れ、前記スイッチングトランジスタ（Ｔ０）のゲート
（Ｇ）とｎ型の電界効果トランジスタ（ＴＮ）のゲート
（Ｇ）が接続されることを特徴とする入力回路。 - 【請求項14】 相補形トランジスタ回路（１９）の入力
部（ｉｎ）と第２の電源線（ＧND）との間に抵抗素子
（Ｒ）とスイッチングトランジスタ（Ｔ０）が直列に接
続された入力回路において、前記相補形トランジスタ回
路（１９）の出力部（ｏut）と第１の電源線（ＶCC）と
の間にｐ型の電界効果トランジスタ（ＴＰ）が接続さ
れ、かつ、該ｐ型の電界効果トランジスタ（ＴＰ）のゲ
ート（Ｇ）に前記スイッチングトランジスタ（Ｔ０）の
ゲート（Ｇ）に供給するゲート制御信号（ＳＧ）の反転
信号を供給することを特徴とする入力回路。 - 【請求項15】 請求項１〜12記載の入力回路において、
前記スイッチングトランジスタ（Ｔ０）がｐ型の電界効
果トランジスタから成り、請求項13，14記載の入力回路
において、前記スイッチングトランジスタ（Ｔ０）がｎ
型の電界効果トランジスタから成ることを特徴とする入
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141454A JPH05335930A (ja) | 1992-06-02 | 1992-06-02 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141454A JPH05335930A (ja) | 1992-06-02 | 1992-06-02 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335930A true JPH05335930A (ja) | 1993-12-17 |
Family
ID=15292286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4141454A Withdrawn JPH05335930A (ja) | 1992-06-02 | 1992-06-02 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0823785A3 (en) * | 1996-08-08 | 1999-07-21 | Nec Corporation | Input circuit |
-
1992
- 1992-06-02 JP JP4141454A patent/JPH05335930A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0823785A3 (en) * | 1996-08-08 | 1999-07-21 | Nec Corporation | Input circuit |
| US6043678A (en) * | 1996-08-08 | 2000-03-28 | Nec Corporation | Input circuit |
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