JPH1055695A - 組み込み検査回路 - Google Patents
組み込み検査回路Info
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- JPH1055695A JPH1055695A JP8212498A JP21249896A JPH1055695A JP H1055695 A JPH1055695 A JP H1055695A JP 8212498 A JP8212498 A JP 8212498A JP 21249896 A JP21249896 A JP 21249896A JP H1055695 A JPH1055695 A JP H1055695A
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Abstract
(57)【要約】
【課題】 ＬＦＳＲを用いた組み込み自己検査回路にお
いて、大容量のメモリを検査する場合、全アドレスを検
査するテスト時間が増大する。 【解決手段】 大容量のメモリ１３を複数に分割し、検
査時に、検査用アドレス発生回路１１が出力する検査用
アドレス信号に応じて、分割された複数のメモリブロッ
ク１３ａ，１３ｂがデータを同時にＬＳＦＲ１４の各ビ
ットに出力する。
いて、大容量のメモリを検査する場合、全アドレスを検
査するテスト時間が増大する。 【解決手段】 大容量のメモリ１３を複数に分割し、検
査時に、検査用アドレス発生回路１１が出力する検査用
アドレス信号に応じて、分割された複数のメモリブロッ
ク１３ａ，１３ｂがデータを同時にＬＳＦＲ１４の各ビ
ットに出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩチップに組
み込まれる検査回路に関し、特にメモリのテスト時間を
短縮する組み込み検査回路に係わる。
み込まれる検査回路に関し、特にメモリのテスト時間を
短縮する組み込み検査回路に係わる。
【０００２】
【従来の技術】図３は、従来のＲＯＭの組み込み検査回
路を示す。ＲＯＭ３は、組み込み検査の対象となる容量
３２キロバイト、データ幅８ビットのＲＯＭである。
路を示す。ＲＯＭ３は、組み込み検査の対象となる容量
３２キロバイト、データ幅８ビットのＲＯＭである。
【０００３】検査用アドレス発生回路１は、制御回路６
からクロック信号が供給されるごとに検査用アドレス信
号を生成し、アドレスセレクタ２に供給する。アドレス
セレクタ２は、検査用アドレス信号と通常アドレス信号
が入力され、制御回路６からの切り替え制御信号に従っ
て検査用アドレス信号または通常アドレス信号を切り替
えてＲＯＭ３に供給する。
からクロック信号が供給されるごとに検査用アドレス信
号を生成し、アドレスセレクタ２に供給する。アドレス
セレクタ２は、検査用アドレス信号と通常アドレス信号
が入力され、制御回路６からの切り替え制御信号に従っ
て検査用アドレス信号または通常アドレス信号を切り替
えてＲＯＭ３に供給する。
【０００４】シグネチャ圧縮用シフトレジスタ４（line
ar feedback shift register、以下ＬＦＳＲと呼ぶ）
は、例えば２４ビット長であり、ＬＦＳＲ３の下位８ビ
ットの入力端子にＲＯＭ３が出力する８ビットのデータ
が入力される。また、ＬＦＳＲ４のクロック入力端子に
は制御回路からクロック信号が供給され、出力端子は図
示せぬ読み出し回路の入力端子に接続される。
ar feedback shift register、以下ＬＦＳＲと呼ぶ）
は、例えば２４ビット長であり、ＬＦＳＲ３の下位８ビ
ットの入力端子にＲＯＭ３が出力する８ビットのデータ
が入力される。また、ＬＦＳＲ４のクロック入力端子に
は制御回路からクロック信号が供給され、出力端子は図
示せぬ読み出し回路の入力端子に接続される。
【０００５】例えばエクスクルシブオアゲートにより構
成された帰還回路５は、入力端子にＬＦＳＲ４を構成す
る複数の所定のフリップフロップの出力端子が接続さ
れ、出力端子はＬＦＳＲ４の最上位ビットのフリップフ
ロップの入力端子に接続される。
成された帰還回路５は、入力端子にＬＦＳＲ４を構成す
る複数の所定のフリップフロップの出力端子が接続さ
れ、出力端子はＬＦＳＲ４の最上位ビットのフリップフ
ロップの入力端子に接続される。
【０００６】制御回路６は、検査用アドレス発生回路１
にクロック信号を供給し、アドレスセレクタ２に切り替
え制御信号を供給し、ＬＦＳＲ４にクロック信号を供給
する。また、制御回路６には、アドレスセレクタ２の出
力信号が入力される。
にクロック信号を供給し、アドレスセレクタ２に切り替
え制御信号を供給し、ＬＦＳＲ４にクロック信号を供給
する。また、制御回路６には、アドレスセレクタ２の出
力信号が入力される。
【０００７】これらの構成要素は、１チップ上に搭載さ
れている。図５は、２４ビットのＬＦＳＲ及び帰還回路
の一例を示す回路図である。ＬＦＳＲと帰還回路は、例
えば２４段のシフトレジスタＳＲ０ないしＳＲ２３とエ
クスクルシブオアゲートＧ０ないしＧ１０により構成さ
れる。
れている。図５は、２４ビットのＬＦＳＲ及び帰還回路
の一例を示す回路図である。ＬＦＳＲと帰還回路は、例
えば２４段のシフトレジスタＳＲ０ないしＳＲ２３とエ
クスクルシブオアゲートＧ０ないしＧ１０により構成さ
れる。
【０００８】ＲＯＭの８ビット幅のデータバスの各ビッ
トのデータＲＯＭＤＡＴＡ０ないしＲＯＭＤＡＴＡ７
は、それぞれエクスクルシブオアゲートＧ０ないしＧ７
の第１の入力端子に供給される。エクスクルシブオアゲ
ートＧ０ないしＧ７の第２の入力端子はそれぞれシフト
レジスタＳＲ１ないしＳＲ８のデータ出力端子Ｑに接続
され、出力端子はそれぞれシフトレジスタＳＲ０ないし
ＳＲ７のデータ入力端子Ｄに接続される。シフトレジス
タＳＲ９ないしＳＲ２３のデータ出力端子Ｑはそれぞれ
シフトレジスタＳＲ８ないしＳＲ２２のデータ入力端子
Ｄに接続される。制御回路１６がＬＦＳＲに供給するク
ロック信号ＳＩＦＴＣＬＫは、シフトレジスタＳＲ０な
いしＳＲ２３のクロック入力端子ＣＰに供給される。
トのデータＲＯＭＤＡＴＡ０ないしＲＯＭＤＡＴＡ７
は、それぞれエクスクルシブオアゲートＧ０ないしＧ７
の第１の入力端子に供給される。エクスクルシブオアゲ
ートＧ０ないしＧ７の第２の入力端子はそれぞれシフト
レジスタＳＲ１ないしＳＲ８のデータ出力端子Ｑに接続
され、出力端子はそれぞれシフトレジスタＳＲ０ないし
ＳＲ７のデータ入力端子Ｄに接続される。シフトレジス
タＳＲ９ないしＳＲ２３のデータ出力端子Ｑはそれぞれ
シフトレジスタＳＲ８ないしＳＲ２２のデータ入力端子
Ｄに接続される。制御回路１６がＬＦＳＲに供給するク
ロック信号ＳＩＦＴＣＬＫは、シフトレジスタＳＲ０な
いしＳＲ２３のクロック入力端子ＣＰに供給される。
【０００９】帰還回路は、エクスクルシブオアゲートＧ
８，Ｇ９，Ｇ１０よりなる。帰還回路は、ＬＦＳＲの取
る値のすべての組み合わせが起こるような最大周期時系
列を持つように構成される。すなわち、エクスクルシブ
オアゲートＧ８において、第１の入力端子はシフトレジ
スタＳＲ０のデータ出力端子Ｑに接続され、第２の入力
端子はシフトレジスタＳＲ２０のデータ出力端子Ｑに接
続され、出力端子はエクスクルシブオアゲートＧ９の第
１の入力端子に接続される。エクスクルシブオアゲート
Ｇ９において、第２の入力端子はシフトレジスタＳＲ２
１のデータ出力端子Ｑに接続され、出力端子はエクスク
ルシブオアゲートＧ１０の第１の入力端子に接続され
る。エクスクルシブオアゲートＧ１０において、第２の
入力端子はシフトレジスタＳＲ２３のデータ出力端子Ｑ
に接続され、出力端子はシフトレジスタＳＲ２３のデー
タ入力端子Ｄに接続される。
８，Ｇ９，Ｇ１０よりなる。帰還回路は、ＬＦＳＲの取
る値のすべての組み合わせが起こるような最大周期時系
列を持つように構成される。すなわち、エクスクルシブ
オアゲートＧ８において、第１の入力端子はシフトレジ
スタＳＲ０のデータ出力端子Ｑに接続され、第２の入力
端子はシフトレジスタＳＲ２０のデータ出力端子Ｑに接
続され、出力端子はエクスクルシブオアゲートＧ９の第
１の入力端子に接続される。エクスクルシブオアゲート
Ｇ９において、第２の入力端子はシフトレジスタＳＲ２
１のデータ出力端子Ｑに接続され、出力端子はエクスク
ルシブオアゲートＧ１０の第１の入力端子に接続され
る。エクスクルシブオアゲートＧ１０において、第２の
入力端子はシフトレジスタＳＲ２３のデータ出力端子Ｑ
に接続され、出力端子はシフトレジスタＳＲ２３のデー
タ入力端子Ｄに接続される。
【００１０】上記構成において、組み込み自己検査（bu
ilt-in self testing 、以下ＢＩＳＴと呼ぶ）を行う場
合、ＢＩＳＴ用のＲＯＭアドレス信号は、検査用アドレ
ス発生回路１で生成される。アドレスセレクタ２は、制
御回路６から供給される切り替え制御信号に応じて、検
査用アドレス信号を出力する。ＲＯＭ３は、アドレスセ
レクタ２から供給される信号に応じて、８ビット幅のデ
ータを出力し、そのデータはＬＦＳＲ４の下位８ビット
に並列に入力される。前記検査用アドレスが１アドレス
進行するごとにＬＦＳＲ４においてデータシフトとデー
タ圧縮が行われる。３２７６８（＝３２×１０２４）個
のアドレスすべてのアドレッシングが終了すると、図示
せぬ読み出し回路を通してＬＦＳＲ４の内容がチップ外
部へ読み出される。ＲＯＭデータはＬＦＳＲ４に圧縮し
て格納されているので、読み出されたＬＦＳＲ４の内容
とあらかじめ求めた期待値とを比較して、正誤を判定す
る。
ilt-in self testing 、以下ＢＩＳＴと呼ぶ）を行う場
合、ＢＩＳＴ用のＲＯＭアドレス信号は、検査用アドレ
ス発生回路１で生成される。アドレスセレクタ２は、制
御回路６から供給される切り替え制御信号に応じて、検
査用アドレス信号を出力する。ＲＯＭ３は、アドレスセ
レクタ２から供給される信号に応じて、８ビット幅のデ
ータを出力し、そのデータはＬＦＳＲ４の下位８ビット
に並列に入力される。前記検査用アドレスが１アドレス
進行するごとにＬＦＳＲ４においてデータシフトとデー
タ圧縮が行われる。３２７６８（＝３２×１０２４）個
のアドレスすべてのアドレッシングが終了すると、図示
せぬ読み出し回路を通してＬＦＳＲ４の内容がチップ外
部へ読み出される。ＲＯＭデータはＬＦＳＲ４に圧縮し
て格納されているので、読み出されたＬＦＳＲ４の内容
とあらかじめ求めた期待値とを比較して、正誤を判定す
る。
【００１１】
【発明が解決しようとする課題】ＢＩＳＴにおいて、テ
ストに要する時間の大部分はＲＯＭ内容の読み出しに費
されるため、テストに要する時間はＲＯＭ容量にほぼ比
例して増大する。図４は、６４キロバイトのＲＯＭを検
査する組み込み検査回路を示す。以下、図３と同一の構
成要素には同一の符号を付し、説明を省略する。
ストに要する時間の大部分はＲＯＭ内容の読み出しに費
されるため、テストに要する時間はＲＯＭ容量にほぼ比
例して増大する。図４は、６４キロバイトのＲＯＭを検
査する組み込み検査回路を示す。以下、図３と同一の構
成要素には同一の符号を付し、説明を省略する。
【００１２】検査用アドレス発生回路７、アドレスセレ
クタ８、制御回路１０は、検査用アドレス信号及び通常
アドレス信号が１６ビットであることを除いて図３に示
した従来例の構成要素とほぼ同様である。
クタ８、制御回路１０は、検査用アドレス信号及び通常
アドレス信号が１６ビットであることを除いて図３に示
した従来例の構成要素とほぼ同様である。
【００１３】ＲＯＭ９は、データバスのビット幅が８ビ
ットで、容量が６４キロバイトのＲＯＭである。ＲＯＭ
９のデータバスは、２４ビットのＬＳＦＲ３の下位８ビ
ットの入力端子に接続される。
ットで、容量が６４キロバイトのＲＯＭである。ＲＯＭ
９のデータバスは、２４ビットのＬＳＦＲ３の下位８ビ
ットの入力端子に接続される。
【００１４】周波数２０メガヘルツでテストする場合、
３２キロバイトＲＯＭにおいて１．６２ミリ秒以上を要
し、６４キロバイトＲＯＭにおいて３．２８ミリ秒以上
を要する。
３２キロバイトＲＯＭにおいて１．６２ミリ秒以上を要
し、６４キロバイトＲＯＭにおいて３．２８ミリ秒以上
を要する。
【００１５】１アドレスごとに読み出したデータと期待
値とを比較する一般のＲＯＭテストにおいて、テストに
関するエラーは発生しない。ＢＩＳＴにおいても全デー
タを読み出して期待値と比較するが、全アドレスのデー
タを圧縮してＬＦＳＲに格納しているので、圧縮前の全
データと圧縮後のＬＦＳＲ値とは正確に１対１に対応し
ていない。したがって、ＲＯＭ内容が誤っているにもか
かわらず正常と判定される。すなわち、ＲＯＭ内容が異
なっていても期待値と一致する誤判定が起こり得る。こ
の誤認する確率をエラーマスク率と呼ぶ。エラーマスク
率は、ＬＦＳＲの長さによって決まる。すなわち、ＬＦ
ＳＲのビット長がｎビットである場合、エラーマスク率
は１／２＾ｎで与えられる。例えば、ＬＦＳＲのビット
長が１６ビットの場合エラーマスク率は約１５ｐｐｍ、
２０ビットの場合、約０．９６ｐｐｍ、２４ビットの場
合、約０．０６ｐｐｍと計算される。したがって、ＢＩ
ＳＴによるテストにおいてエラーマスク率を一定以下に
抑えるために、ある程度のビット長のＬＦＳＲが必要と
なる。
値とを比較する一般のＲＯＭテストにおいて、テストに
関するエラーは発生しない。ＢＩＳＴにおいても全デー
タを読み出して期待値と比較するが、全アドレスのデー
タを圧縮してＬＦＳＲに格納しているので、圧縮前の全
データと圧縮後のＬＦＳＲ値とは正確に１対１に対応し
ていない。したがって、ＲＯＭ内容が誤っているにもか
かわらず正常と判定される。すなわち、ＲＯＭ内容が異
なっていても期待値と一致する誤判定が起こり得る。こ
の誤認する確率をエラーマスク率と呼ぶ。エラーマスク
率は、ＬＦＳＲの長さによって決まる。すなわち、ＬＦ
ＳＲのビット長がｎビットである場合、エラーマスク率
は１／２＾ｎで与えられる。例えば、ＬＦＳＲのビット
長が１６ビットの場合エラーマスク率は約１５ｐｐｍ、
２０ビットの場合、約０．９６ｐｐｍ、２４ビットの場
合、約０．０６ｐｐｍと計算される。したがって、ＢＩ
ＳＴによるテストにおいてエラーマスク率を一定以下に
抑えるために、ある程度のビット長のＬＦＳＲが必要と
なる。
【００１６】本発明は、上記の課題に鑑み、ＲＯＭ容量
が増大してもエラーマスク率を低下させることなく、全
アドレスをテストするテスト時間を短縮する回路構成を
提供することを目的とする。
が増大してもエラーマスク率を低下させることなく、全
アドレスをテストするテスト時間を短縮する回路構成を
提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、クロック信号に応じて検査用アドレス信
号を発生する検査用アドレス発生回路と、入力端子に検
査用アドレス信号と通常アドレス信号が供給され、切り
替え制御信号に従って検査時は検査用アドレス信号を出
力し、通常時は通常アドレス信号を出力するアドレスセ
レクタと、アドレスセレクタの出力端がそれぞれ接続さ
れた同一容量のメモリブロック群により構成され、検査
時は検査用アドレス信号に応じて各メモリブロックが各
メモリブロックのデータバスにデータを出力し、通常時
は通常アドレス信号に応じてメモリブロック群全体で１
つのデータを出力する被検査メモリと、少なくともメモ
リブロック群の全データバスのビット数の和と同数直列
接続されるとともに、各メモリブロックのデータバスが
それぞれ並列にビットの入力端子に接続されたシフトレ
ジスタと、入力端子がシフトレジスタの複数の所定のビ
ットの出力端子に接続され、出力端子がシフトレジスタ
群の最上位のシフトレジスタのデータ入力端子に接続さ
れた帰還回路と、シフトレジスタの保持するデータをチ
ップ外部に出力する出力回路と、検査時に検査用アドレ
ス発生回路及びシフトレジスタにクロック信号を供給す
るとともに、アドレスセレクタに切り替え制御信号を供
給する制御回路とを具備する。
解決するため、クロック信号に応じて検査用アドレス信
号を発生する検査用アドレス発生回路と、入力端子に検
査用アドレス信号と通常アドレス信号が供給され、切り
替え制御信号に従って検査時は検査用アドレス信号を出
力し、通常時は通常アドレス信号を出力するアドレスセ
レクタと、アドレスセレクタの出力端がそれぞれ接続さ
れた同一容量のメモリブロック群により構成され、検査
時は検査用アドレス信号に応じて各メモリブロックが各
メモリブロックのデータバスにデータを出力し、通常時
は通常アドレス信号に応じてメモリブロック群全体で１
つのデータを出力する被検査メモリと、少なくともメモ
リブロック群の全データバスのビット数の和と同数直列
接続されるとともに、各メモリブロックのデータバスが
それぞれ並列にビットの入力端子に接続されたシフトレ
ジスタと、入力端子がシフトレジスタの複数の所定のビ
ットの出力端子に接続され、出力端子がシフトレジスタ
群の最上位のシフトレジスタのデータ入力端子に接続さ
れた帰還回路と、シフトレジスタの保持するデータをチ
ップ外部に出力する出力回路と、検査時に検査用アドレ
ス発生回路及びシフトレジスタにクロック信号を供給す
るとともに、アドレスセレクタに切り替え制御信号を供
給する制御回路とを具備する。
【００１８】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。図１は、本発明の実施例
を示す。これは、図４に示した従来例と同じく容量が６
４キロバイトであり、データバスが８ビット幅であるＲ
ＯＭの組み込み検査回路である。
実施の形態を詳細に説明する。図１は、本発明の実施例
を示す。これは、図４に示した従来例と同じく容量が６
４キロバイトであり、データバスが８ビット幅であるＲ
ＯＭの組み込み検査回路である。
【００１９】検査用アドレス発生回路１１は、そのクロ
ック入力端子に制御回路１６が出力するクロック信号が
供給され、検査用アドレス信号をアドレスセレクタ１２
の入力端子に供給する。検査用アドレス発生回路１１
は、例えば、アップカウンタ回路、またはシフトレジス
タと帰還回路より構成されるランダムパターン発生回路
である。ランダムパターン発生回路を用いる場合、回路
面積を小さくすることができる。
ック入力端子に制御回路１６が出力するクロック信号が
供給され、検査用アドレス信号をアドレスセレクタ１２
の入力端子に供給する。検査用アドレス発生回路１１
は、例えば、アップカウンタ回路、またはシフトレジス
タと帰還回路より構成されるランダムパターン発生回路
である。ランダムパターン発生回路を用いる場合、回路
面積を小さくすることができる。
【００２０】アドレスセレクタ１２は、その入力端子に
通常アドレス信号と検査用アドレス信号が供給され、制
御信号入力端子に制御回路１６から切り替え制御信号が
供給され、出力端子は被検査用ＲＯＭブロック８ａ及び
８ｂのアドレスバスに接続される。本実施例において、
通常アドレス信号は１６ビット幅であり、検査用アドレ
ス信号は１５ビット幅である。アドレスセレクタ１２
は、切り替え制御信号で切り替えられる切替スイッチ回
路群よりなる。切り替え制御信号が通常動作を要求する
場合、アドレスセレクタ１２は、ＲＯＭブロック１３
ａ、１３ｂの１６ビット幅のアドレスバスに１６ビット
の通常アドレス信号を供給する。切り替え制御信号が検
査を要求する場合、アドレスセレクタ１２は、ＲＯＭ１
３ａ，１３ｂのアドレスバスの下位１５ビットに検査用
アドレス信号を供給し、例えばＲＯＭ１３ａのアドレス
バスの最上位ビットに”１”を供給し、ＲＯＭ１３ｂの
最上位ビットに”０”を供給する。
通常アドレス信号と検査用アドレス信号が供給され、制
御信号入力端子に制御回路１６から切り替え制御信号が
供給され、出力端子は被検査用ＲＯＭブロック８ａ及び
８ｂのアドレスバスに接続される。本実施例において、
通常アドレス信号は１６ビット幅であり、検査用アドレ
ス信号は１５ビット幅である。アドレスセレクタ１２
は、切り替え制御信号で切り替えられる切替スイッチ回
路群よりなる。切り替え制御信号が通常動作を要求する
場合、アドレスセレクタ１２は、ＲＯＭブロック１３
ａ、１３ｂの１６ビット幅のアドレスバスに１６ビット
の通常アドレス信号を供給する。切り替え制御信号が検
査を要求する場合、アドレスセレクタ１２は、ＲＯＭ１
３ａ，１３ｂのアドレスバスの下位１５ビットに検査用
アドレス信号を供給し、例えばＲＯＭ１３ａのアドレス
バスの最上位ビットに”１”を供給し、ＲＯＭ１３ｂの
最上位ビットに”０”を供給する。
【００２１】ＲＯＭ１３は、容量が３２キロバイトで、
データバスが８ビット幅のＲＯＭブロック１３ａ及びＲ
ＯＭブロック１３ｂより構成される。ＲＯＭブロック１
３ａ，１３ｂの８ビットのデータバスは、それぞれ８ビ
ットのＬＦＳＲ１４ａ，１４ｂの入力端子に接続され
る。
データバスが８ビット幅のＲＯＭブロック１３ａ及びＲ
ＯＭブロック１３ｂより構成される。ＲＯＭブロック１
３ａ，１３ｂの８ビットのデータバスは、それぞれ８ビ
ットのＬＦＳＲ１４ａ，１４ｂの入力端子に接続され
る。
【００２２】ＬＦＳＲ１４は、直列に接続されたそれぞ
れ８ビットのＬＦＳＲ１４ｃ、ＬＦＳＲ１４ｂ、ＬＦＳ
Ｒ１４ａよりなる。ＬＦＳＲ１４のビット長は２４ビッ
トである。
れ８ビットのＬＦＳＲ１４ｃ、ＬＦＳＲ１４ｂ、ＬＦＳ
Ｒ１４ａよりなる。ＬＦＳＲ１４のビット長は２４ビッ
トである。
【００２３】帰還回路１５は、例えばエクスクルシブオ
アゲートである。帰還回路１５の入力端子は、ＬＦＳＲ
１４を構成するフリップフロップの所定の出力端子に接
続され、出力端子は、ＬＦＳＲ１４の最上位ビットのフ
リップフロップの入力端子に接続される。帰還回路１５
の入力端子の接続先は、ＬＦＳＲの取る値のすべての組
み合わせが起こるような最大周期時系列を持つように適
切に選択される。２４ビットのＬＦＳＲにおける帰還回
路とその入力端子の接続例として、図５に示したエクス
クルシブオアゲートＧ８ないしＧ１０よりなる帰還回路
とその入力端子とシフトレジスタのデータ出力端子の接
続関係がある。
アゲートである。帰還回路１５の入力端子は、ＬＦＳＲ
１４を構成するフリップフロップの所定の出力端子に接
続され、出力端子は、ＬＦＳＲ１４の最上位ビットのフ
リップフロップの入力端子に接続される。帰還回路１５
の入力端子の接続先は、ＬＦＳＲの取る値のすべての組
み合わせが起こるような最大周期時系列を持つように適
切に選択される。２４ビットのＬＦＳＲにおける帰還回
路とその入力端子の接続例として、図５に示したエクス
クルシブオアゲートＧ８ないしＧ１０よりなる帰還回路
とその入力端子とシフトレジスタのデータ出力端子の接
続関係がある。
【００２４】制御回路１６は、アドレスセレクタ１２に
切り替え制御信号を供給し、検査用アドレス発生回路１
１にクロック信号を供給し、ＬＦＳＲ１４にクロック信
号を供給する。また、制御回路１６にはアドレスセレク
タ１２の出力信号が入力される。制御回路１６は、アド
レスセレクタ１２に切り替え制御信号を供給し、アドレ
スセレクタ１２の出力信号の切り替えを行わせるととも
に、ＢＩＳＴ時に検査用アドレス発生回路１１にクロッ
ク信号を供給し、順次検査用アドレス信号を発生させる
とともに、ＬＦＳＲ１４にクロック信号を供給し、デー
タのシフトと圧縮を行わせる。また、制御回路１６は、
ＢＩＳＴ時にアドレスセレクタ１２の出力信号をモニタ
ーし、全アドレスの検査が終了したことを検出すると、
検査用アドレス発生回路１１及びＬＦＳＲ１４へのクロ
ック信号の供給を停止し、検査動作を終了させる。
切り替え制御信号を供給し、検査用アドレス発生回路１
１にクロック信号を供給し、ＬＦＳＲ１４にクロック信
号を供給する。また、制御回路１６にはアドレスセレク
タ１２の出力信号が入力される。制御回路１６は、アド
レスセレクタ１２に切り替え制御信号を供給し、アドレ
スセレクタ１２の出力信号の切り替えを行わせるととも
に、ＢＩＳＴ時に検査用アドレス発生回路１１にクロッ
ク信号を供給し、順次検査用アドレス信号を発生させる
とともに、ＬＦＳＲ１４にクロック信号を供給し、デー
タのシフトと圧縮を行わせる。また、制御回路１６は、
ＢＩＳＴ時にアドレスセレクタ１２の出力信号をモニタ
ーし、全アドレスの検査が終了したことを検出すると、
検査用アドレス発生回路１１及びＬＦＳＲ１４へのクロ
ック信号の供給を停止し、検査動作を終了させる。
【００２５】図１に示した本発明の実施例の回路の動作
を以下に説明する。ＢＩＳＴを実施する場合、制御回路
１６はクロック信号を検査用アドレス発生回路１１に供
給し、検査用アドレス発生回路１１はＢＩＳＴ用アドレ
ス信号を生成し、アドレスセレクタ１２に供給する。ア
ドレスセレクタ２は、制御回路１６から供給される切り
替え制御信号に応じて、検査用アドレス信号をＲＯＭブ
ロック１３ａおよびＲＯＭブロック１３ｂの下位１５ビ
ットのアドレスバスに供給し、ＲＯＭブロック１３ａの
アドレスバスの最上位ビットに”１”を供給し、ＲＯＭ
ブロック１３ｂの最上位ビットに”０”を供給する。Ｒ
ＯＭブロック１３ａ，１３ｂは、書き込まれたデータを
それぞれのデータバスに同時に出力し、それらの各々８
ビット幅のデータ出力は、それぞれ８ビット幅のＬＦＳ
Ｒ１４ａ，１４ｂに並列に入力される。制御回路１６が
次のクロックパルスを検査用アドレス発生回路１１とＬ
ＦＳＲ１４に供給すると、ＬＦＳＲ１４は、データの圧
縮とデータシフトを行い、検査用アドレス発生回路１１
は次の検査用アドレス信号を生成する。以下、同様の動
作が繰り返され、３２７６８個のアドレスすべてのアド
レッシングが終了すると、制御回路１６は検査用アドレ
ス発生回路１１とＬＦＳＲ１４へのクロック信号の供給
を停止し、検査動作を終了させる。その後、ＬＦＳＲ１
４の内容は、図示せぬ読み出し回路を通してチップ外へ
読み出され、その内容と期待値とを比較して、ＲＯＭ内
容の正誤を判定する。
を以下に説明する。ＢＩＳＴを実施する場合、制御回路
１６はクロック信号を検査用アドレス発生回路１１に供
給し、検査用アドレス発生回路１１はＢＩＳＴ用アドレ
ス信号を生成し、アドレスセレクタ１２に供給する。ア
ドレスセレクタ２は、制御回路１６から供給される切り
替え制御信号に応じて、検査用アドレス信号をＲＯＭブ
ロック１３ａおよびＲＯＭブロック１３ｂの下位１５ビ
ットのアドレスバスに供給し、ＲＯＭブロック１３ａの
アドレスバスの最上位ビットに”１”を供給し、ＲＯＭ
ブロック１３ｂの最上位ビットに”０”を供給する。Ｒ
ＯＭブロック１３ａ，１３ｂは、書き込まれたデータを
それぞれのデータバスに同時に出力し、それらの各々８
ビット幅のデータ出力は、それぞれ８ビット幅のＬＦＳ
Ｒ１４ａ，１４ｂに並列に入力される。制御回路１６が
次のクロックパルスを検査用アドレス発生回路１１とＬ
ＦＳＲ１４に供給すると、ＬＦＳＲ１４は、データの圧
縮とデータシフトを行い、検査用アドレス発生回路１１
は次の検査用アドレス信号を生成する。以下、同様の動
作が繰り返され、３２７６８個のアドレスすべてのアド
レッシングが終了すると、制御回路１６は検査用アドレ
ス発生回路１１とＬＦＳＲ１４へのクロック信号の供給
を停止し、検査動作を終了させる。その後、ＬＦＳＲ１
４の内容は、図示せぬ読み出し回路を通してチップ外へ
読み出され、その内容と期待値とを比較して、ＲＯＭ内
容の正誤を判定する。
【００２６】通常のデータ出力時は、制御回路１６から
供給される制御信号に従い、アドレスセレクタ１２はＲ
ＯＭ１３のアドレスバスに通常アドレス信号を供給す
る。ＲＯＭ１３は、データをデータバスに出力する。そ
の際、ＬＦＳＲ１４の入力端子にＲＯＭ１３のデータが
供給されるが、制御回路１６はＬＳＦＲ１４にクロック
信号を供給しないので、ＬＳＦＲ１４は動作しない。
供給される制御信号に従い、アドレスセレクタ１２はＲ
ＯＭ１３のアドレスバスに通常アドレス信号を供給す
る。ＲＯＭ１３は、データをデータバスに出力する。そ
の際、ＬＦＳＲ１４の入力端子にＲＯＭ１３のデータが
供給されるが、制御回路１６はＬＳＦＲ１４にクロック
信号を供給しないので、ＬＳＦＲ１４は動作しない。
【００２７】本実施例は、２個の３２キロバイトのＲＯ
Ｍブロックのデータを同時に読み出すので、３２キロバ
イトのＲＯＭをテストする時間で６４キロバイトのＲＯ
Ｍのテストを行うことができる。また、ＬＦＳＲの長さ
は２４ビットのままであるためエラーマスク率は図４に
示した従来の回路と比較して低下することはない。回路
規模や回路面積についても、図４に示した従来の回路を
分割して配置しただけであり、従来に比べて著しく増大
することはない。
Ｍブロックのデータを同時に読み出すので、３２キロバ
イトのＲＯＭをテストする時間で６４キロバイトのＲＯ
Ｍのテストを行うことができる。また、ＬＦＳＲの長さ
は２４ビットのままであるためエラーマスク率は図４に
示した従来の回路と比較して低下することはない。回路
規模や回路面積についても、図４に示した従来の回路を
分割して配置しただけであり、従来に比べて著しく増大
することはない。
【００２８】図２は、本発明の第２の実施例を示す。こ
れは、容量が１２８キロバイトのＲＯＭの組み込み回路
である。アドレスセレクタ１７は、入力端子に１５ビッ
ト幅の検査用アドレス信号と１７ビット幅の通常アドレ
ス信号が供給され、出力端子は１７ビットのＲＯＭ１８
のアドレスバスに接続され、制御信号入力端子に制御回
路１６が出力する制御信号が供給される。アドレスセレ
クタ１７は、通常時、通常アドレス信号を出力する。ま
た、検査時は、アドレスバスの下位１５ビットに検査用
アドレス信号を出力し、ＲＯＭブロック１８ａ，１８
ｂ，１８ｃ，１８ｄのアドレスバスの上位２ビットにそ
れぞれ”００”，”０１”，”１０”，”１１”を出力
する。
れは、容量が１２８キロバイトのＲＯＭの組み込み回路
である。アドレスセレクタ１７は、入力端子に１５ビッ
ト幅の検査用アドレス信号と１７ビット幅の通常アドレ
ス信号が供給され、出力端子は１７ビットのＲＯＭ１８
のアドレスバスに接続され、制御信号入力端子に制御回
路１６が出力する制御信号が供給される。アドレスセレ
クタ１７は、通常時、通常アドレス信号を出力する。ま
た、検査時は、アドレスバスの下位１５ビットに検査用
アドレス信号を出力し、ＲＯＭブロック１８ａ，１８
ｂ，１８ｃ，１８ｄのアドレスバスの上位２ビットにそ
れぞれ”００”，”０１”，”１０”，”１１”を出力
する。
【００２９】１２８キロバイトのＲＯＭ１８は、データ
バスが８ビット幅の３２キロバイトの４個のＲＯＭブロ
ック１８ａないし１８ｄより構成される。ＲＯＭブロッ
ク１８ａないし１８ｄのデータ出力端子は、８ビットの
４個のＬＦＳＲ１９ａないし１９ｄの入力端子にそれぞ
れ接続される。
バスが８ビット幅の３２キロバイトの４個のＲＯＭブロ
ック１８ａないし１８ｄより構成される。ＲＯＭブロッ
ク１８ａないし１８ｄのデータ出力端子は、８ビットの
４個のＬＦＳＲ１９ａないし１９ｄの入力端子にそれぞ
れ接続される。
【００３０】ＬＦＳＲ１９は、３２ビット幅であり、Ｌ
ＦＳＲ１９ａないし１９ｄが直列に接続されて構成され
る。帰還回路２０は、例えばエクスクルシブオアゲート
である。帰還回路２０の入力端子は、ＬＦＳＲの取る値
のすべての組み合わせが起こるような最大周期時系列を
持つように適切に選択された、ＬＦＳＲ１９を構成する
フリップフロップの所定の出力端子に接続され、出力端
子は、ＬＦＳＲ１９の最上位ビットのフリップフロップ
の入力端子に接続される。
ＦＳＲ１９ａないし１９ｄが直列に接続されて構成され
る。帰還回路２０は、例えばエクスクルシブオアゲート
である。帰還回路２０の入力端子は、ＬＦＳＲの取る値
のすべての組み合わせが起こるような最大周期時系列を
持つように適切に選択された、ＬＦＳＲ１９を構成する
フリップフロップの所定の出力端子に接続され、出力端
子は、ＬＦＳＲ１９の最上位ビットのフリップフロップ
の入力端子に接続される。
【００３１】この回路の動作は、検査時にＲＯＭ１８か
らＬＦＳＲ１９に４個の８ビット幅のデータが同時に出
力される点を除いて、図１に示した実施例の動作と同じ
である。
らＬＦＳＲ１９に４個の８ビット幅のデータが同時に出
力される点を除いて、図１に示した実施例の動作と同じ
である。
【００３２】本実施例におけるテスト時間は図１に示し
た３２キロバイトＲＯＭのテスト時間とほぼ同じである
が、ＬＦＳＲのビット長が３２ビットと長くなるため、
エラーマスク率を０．０００２ｐｐｍとさらに低くする
ことができる。なお、上記の説明において検査用メモリ
は、ＲＯＭであったが、これに限られるものではない。
た３２キロバイトＲＯＭのテスト時間とほぼ同じである
が、ＬＦＳＲのビット長が３２ビットと長くなるため、
エラーマスク率を０．０００２ｐｐｍとさらに低くする
ことができる。なお、上記の説明において検査用メモリ
は、ＲＯＭであったが、これに限られるものではない。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
検査対象のＲＯＭを分割し、検査用アドレス発生回路が
出力する検査用アドレス信号に対して、分割された各Ｒ
ＯＭブロックがデータ信号を同時にＬＦＳＲの各ビット
に出力することで、ＲＯＭ容量が増大してもエラーマス
ク率を低下させることなく、全アドレスをテストするテ
スト時間を短縮することが可能となる。
検査対象のＲＯＭを分割し、検査用アドレス発生回路が
出力する検査用アドレス信号に対して、分割された各Ｒ
ＯＭブロックがデータ信号を同時にＬＦＳＲの各ビット
に出力することで、ＲＯＭ容量が増大してもエラーマス
ク率を低下させることなく、全アドレスをテストするテ
スト時間を短縮することが可能となる。
【図１】本発明の６４キロバイトＲＯＭの組み込み検査
回路を示す図。
回路を示す図。
【図２】本発明の１２８キロバイトＲＯＭの組み込み検
査回路を示す図。
査回路を示す図。
【図３】従来の３２キロバイトＲＯＭの組み込み検査回
路を示す図。
路を示す図。
【図４】従来の６４キロバイトＲＯＭの組み込み検査回
路を示す図。
路を示す図。
【図５】２４ビットのＬＦＳＲの一例を示す回路図。
１１…検査用アドレス発生回路、 １２…アドレスセレクタ、 １３…被検査用ＲＯＭ、 １４…ＬＦＳＲ、 １５…帰還回路、 １６…制御回路。
Claims (2)
- 【請求項１】 クロック信号に応じて検査用アドレス信
号を発生する検査用アドレス発生回路と、 入力端子に前記検査用アドレス信号と通常アドレス信号
が供給され、切り替え制御信号に従って検査時は前記検
査用アドレス信号を出力し、通常時は前記通常アドレス
信号を出力するアドレスセレクタと、 前記アドレスセレクタの出力端がそれぞれ接続された同
一容量の複数のメモリブロックにより構成され、検査時
は前記検査用アドレス信号に応じて各メモリブロックが
各メモリブロックのデータバスにデータを出力し、通常
時は前記通常アドレス信号に応じて前記複数のメモリブ
ロック全体で１つのデータを出力する被検査メモリと、 少なくとも前記各メモリブロックのデータバスのビット
数をすべてのメモリブロックに関して足した数と同数の
ビット数を有し、各メモリブロックのデータバスがそれ
ぞれ並列にビットの入力端子に接続されたシフトレジス
タと、 入力端子が前記シフトレジスタの複数の所定のビットの
出力端子に接続され、出力端子が前記シフトレジスタの
最上位ビットのデータ入力端子に接続された帰還回路
と、 前記シフトレジスタの保持するデータを出力する出力回
路と、 検査時に前記検査用アドレス発生回路及び前記シフトレ
ジスタにクロック信号を供給するとともに、前記アドレ
スセレクタに前記切り替え制御信号を供給する制御回路
とを具備することを特徴とする組み込み検査回路。 - 【請求項２】 前記アドレスセレクタの出力信号は、検
査時はすべての前記メモリブロックを同時に選択し、通
常時は前記メモリブロックのいずれか１つを選択するこ
とを特徴とする請求項１記載の組み込み検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212498A JPH1055695A (ja) | 1996-08-12 | 1996-08-12 | 組み込み検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212498A JPH1055695A (ja) | 1996-08-12 | 1996-08-12 | 組み込み検査回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055695A true JPH1055695A (ja) | 1998-02-24 |
Family
ID=16623666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8212498A Pending JPH1055695A (ja) | 1996-08-12 | 1996-08-12 | 組み込み検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1055695A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243309B1 (en) | 1999-04-19 | 2001-06-05 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device having parallel test mode for simultaneously testing multiple memory cells |
| KR100768549B1 (ko) | 2006-07-27 | 2007-10-18 | 연세대학교 산학협력단 | 분할된 ｌｆｓｒ을 이용한 저전력 결정패턴 ｂｉｓｔ 방법및 장치 |
-
1996
- 1996-08-12 JP JP8212498A patent/JPH1055695A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243309B1 (en) | 1999-04-19 | 2001-06-05 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device having parallel test mode for simultaneously testing multiple memory cells |
| KR100768549B1 (ko) | 2006-07-27 | 2007-10-18 | 연세대학교 산학협력단 | 분할된 ｌｆｓｒ을 이용한 저전력 결정패턴 ｂｉｓｔ 방법및 장치 |
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