JPH1055699A - 供給されるｄｃ信号のみを用いてｄｒａｍメモリ装置をテストする方法 - Google Patents
供給されるｄｃ信号のみを用いてｄｒａｍメモリ装置をテストする方法Info
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- 238000010998 test method Methods 0.000 title 1
- 238000012360 testing method Methods 0.000 claims abstract description 133
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims description 16
- 230000003213 activating effect Effects 0.000 claims description 4
- 230000008569 process Effects 0.000 abstract description 14
- 230000004913 activation Effects 0.000 abstract description 7
- 238000009825 accumulation Methods 0.000 abstract 3
- 210000000352 storage cell Anatomy 0.000 description 13
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 241000555745 Sciuridae Species 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 多数のメモリ装置を同時に短時間でテストす
る。 【解決手段】 ダイナミック・ランダム・アクセス・メ
モリ装置において、ビルト・イン・セルフ・テスト装置
は、活性化信号に応じて、蓄積セル・アレイにおける蓄
積のため信号のシーケンスを提供し、蓄積セル・アレイ
から信号をリトリーブし、蓄積された信号をリトリーブ
された信号と比較し、メモリ装置のオペレーションを確
認する。活性化信号は、過電圧検出装置が選択されたメ
モリ装置端子の過電圧を検出するとき生成される。ビル
ト・イン・セルフ・テスト装置は、テスト工程を制御す
る信号のシーケンスを蓄積するローカル・メモリ装置を
有する。テストシーケンスの部分は、メモリ装置の端子
を介してビルト・イン・セルフ・テスト装置に供給され
るＤＣによって選択され得る。
る。 【解決手段】 ダイナミック・ランダム・アクセス・メ
モリ装置において、ビルト・イン・セルフ・テスト装置
は、活性化信号に応じて、蓄積セル・アレイにおける蓄
積のため信号のシーケンスを提供し、蓄積セル・アレイ
から信号をリトリーブし、蓄積された信号をリトリーブ
された信号と比較し、メモリ装置のオペレーションを確
認する。活性化信号は、過電圧検出装置が選択されたメ
モリ装置端子の過電圧を検出するとき生成される。ビル
ト・イン・セルフ・テスト装置は、テスト工程を制御す
る信号のシーケンスを蓄積するローカル・メモリ装置を
有する。テストシーケンスの部分は、メモリ装置の端子
を介してビルト・イン・セルフ・テスト装置に供給され
るＤＣによって選択され得る。
Description
【０００１】
【産業上の利用分野】本発明は一般的に半導体メモリ装
置に関連し、更に詳細には半導体メモリ装置をテストす
る方法に関連する。
置に関連し、更に詳細には半導体メモリ装置をテストす
る方法に関連する。
【０００２】
【従来の技術及び発明が解決しようとする課題】図１に
おいて、ダイナミック・ランダム・アクセス・メモリ装
置２０をテストするための従来の配列方法が示されてい
る。テスト装置１０からの信号が被試験デバイス（ＤＲ
ＡＭメモリ装置２０）に供給される。データ信号ＤＱ０
−ＤＱ１、アドレス信号Ａ０−Ａ５、列アドレス信号Ｒ
ＡＳ、行アドレス信号ＣＡＳ、書込みイネーブル信号Ｗ
Ｅ、及びオペレーション・イネーブル信号ＯＥは、被試
験デバイスに典型的に供給される信号の例である。その
上をデータ信号ＤＱ０及びＤＱ１が被試験デバイスに供
給される導電リードも、テスト工程の結果、即ち、合格
又は不合格をテスト装置１０に伝えるために用いられ
る。図２は、テスト装置１０によって被試験デバイス２
０に供給される典型的な信号の時間依存度を示す。これ
らの信号は周期的クロック信号であることが多い。
おいて、ダイナミック・ランダム・アクセス・メモリ装
置２０をテストするための従来の配列方法が示されてい
る。テスト装置１０からの信号が被試験デバイス（ＤＲ
ＡＭメモリ装置２０）に供給される。データ信号ＤＱ０
−ＤＱ１、アドレス信号Ａ０−Ａ５、列アドレス信号Ｒ
ＡＳ、行アドレス信号ＣＡＳ、書込みイネーブル信号Ｗ
Ｅ、及びオペレーション・イネーブル信号ＯＥは、被試
験デバイスに典型的に供給される信号の例である。その
上をデータ信号ＤＱ０及びＤＱ１が被試験デバイスに供
給される導電リードも、テスト工程の結果、即ち、合格
又は不合格をテスト装置１０に伝えるために用いられ
る。図２は、テスト装置１０によって被試験デバイス２
０に供給される典型的な信号の時間依存度を示す。これ
らの信号は周期的クロック信号であることが多い。
【０００３】メモリ装置をテストするために必要とされ
る時間の長さは、テストされる必要のある蓄積セルの数
に比例して増大する。そのため、テスト工程はコスト及
び製造時間に影響を与え得る。平均テスト時間を短く
し、必要とされるテスト装置１０の数を減らすため、メ
モリ装置２０はパラレルにテストされることが可能であ
る。しかし、メモリ装置２０をテストするために必要と
される信号が高周波であるため、静電容量のロードは、
図１に示される構成においてメモリ装置２０がパラレル
にテストされ得る範囲を減少させる。
る時間の長さは、テストされる必要のある蓄積セルの数
に比例して増大する。そのため、テスト工程はコスト及
び製造時間に影響を与え得る。平均テスト時間を短く
し、必要とされるテスト装置１０の数を減らすため、メ
モリ装置２０はパラレルにテストされることが可能であ
る。しかし、メモリ装置２０をテストするために必要と
される信号が高周波であるため、静電容量のロードは、
図１に示される構成においてメモリ装置２０がパラレル
にテストされ得る範囲を減少させる。
【０００４】従って、多数のメモリ装置を同時にテスト
することのできるメモリ装置をテストする装置及び関連
する工程が必要とされている。更に詳細には、テスト装
置がＤＣ信号のみを用いてメモリ装置をテストし、それ
により信号デグラデーション（degradation ）における
寄生静電容量の影響を最小にする装置及び関連する工程
が必要とされている。
することのできるメモリ装置をテストする装置及び関連
する工程が必要とされている。更に詳細には、テスト装
置がＤＣ信号のみを用いてメモリ装置をテストし、それ
により信号デグラデーション（degradation ）における
寄生静電容量の影響を最小にする装置及び関連する工程
が必要とされている。
【０００５】
【課題を解決するための手段及び作用】前述の及び他の
特性は、本発明に従って半導体メモリ装置の一部として
ビルト・イン・セルフ・テスト（以下ＢＩＳＴ）装置を
有することにより達成される。ビルト・イン・セルフ・
テスト装置は、所定の一連のデータ信号及び所定のアド
レス信号及び制御信号を内部に生成することにより、半
導体チップの構成要素を作動させる能力を有する。ＢＩ
ＳＴ装置のオペレーションを開始するため、テスト装置
によって生成される所定のメモリ装置端子上の（ＤＣ）
過電圧を検出回路が識別し、デバイスをＢＩＳＴテスト
・モードにする。ＢＩＳＴテスト・モードにおいて、所
定の入力端子に供給されるＤＣ信号は、どのテスト工程
が実行されるかを決定することによって、ビルト・イン
・セルフ・テスト装置のオペレーションを制御する。Ｂ
ＩＳＴ装置はデータ信号を蓄積しリトリーブし、当初蓄
積されたデータ信号とリトリーブされたデータ信号を比
較する。一つ又は複数のテスト工程についての比較が終
了した後、その結果がデータ信号パスによって外部に通
信される。過電圧及びＤＣ制御信号は全てビルト・イン
・セルフ・テスト装置によって生成される安定した状態
信号である高周波テストデータ信号、アドレス信号、及
び制御信号である。本発明のこれら及び他の特性は、図
面と共に以下の説明を読むことによって理解され得る。
特性は、本発明に従って半導体メモリ装置の一部として
ビルト・イン・セルフ・テスト（以下ＢＩＳＴ）装置を
有することにより達成される。ビルト・イン・セルフ・
テスト装置は、所定の一連のデータ信号及び所定のアド
レス信号及び制御信号を内部に生成することにより、半
導体チップの構成要素を作動させる能力を有する。ＢＩ
ＳＴ装置のオペレーションを開始するため、テスト装置
によって生成される所定のメモリ装置端子上の（ＤＣ）
過電圧を検出回路が識別し、デバイスをＢＩＳＴテスト
・モードにする。ＢＩＳＴテスト・モードにおいて、所
定の入力端子に供給されるＤＣ信号は、どのテスト工程
が実行されるかを決定することによって、ビルト・イン
・セルフ・テスト装置のオペレーションを制御する。Ｂ
ＩＳＴ装置はデータ信号を蓄積しリトリーブし、当初蓄
積されたデータ信号とリトリーブされたデータ信号を比
較する。一つ又は複数のテスト工程についての比較が終
了した後、その結果がデータ信号パスによって外部に通
信される。過電圧及びＤＣ制御信号は全てビルト・イン
・セルフ・テスト装置によって生成される安定した状態
信号である高周波テストデータ信号、アドレス信号、及
び制御信号である。本発明のこれら及び他の特性は、図
面と共に以下の説明を読むことによって理解され得る。
【０００６】
【発明の実施の形態】本発明の一実施例を図面を参照し
て説明する。図１及び図２は、関連する技術に関連して
示されている。次に図３に関し、テストされるダイナミ
ック・ランダム・アクセス・メモリ装置２０が示されて
いる。メモリ装置２０はテスト装置１５からデータ信号
を受取り、データ信号をデータ・レジスタ２０２へ供給
するマルチプレクサ装置２０１を有する。データ・レジ
スタ２０２は、データ信号を蓄積セルアレイ２０５と交
換する。マルチプレクサ装置２０３は、テスト装置１５
からのアドレス信号及び制御信号を受取り、アドレス信
号及び制御信号をアドレス及び制御装置２０４に供給す
る。アドレス及び制御装置２０４は信号を蓄積セルアレ
イ２０５に供給する。過電圧検出装置２０６は、信号を
アドレス信号メモリ装置端子から受取り（好ましい実施
例において）、開始信号をビルト・イン・セルフ・テス
ト装置２０７へ供給する。ビルト・イン・セルフ・テス
ト装置２０７は、信号をアドレス信号メモリ装置端子か
ら、及びデータ・レジスタ２０２から受取り、ＲＯＭメ
モリ装置２０８と信号を交換する。ビルト・イン・セル
フ・テスト装置２０７は、信号を制御端子へ及びマルチ
プレクサ装置２０１及び２０２の入力端子に供給し、ス
テータス信号をメモリ装置端子へ供給する。データ・レ
ジスタ２０２からの信号は、メモリ装置２０の選択され
たデータ信号入力／出力端子に供給され、テスト工程の
結果を通信する。
て説明する。図１及び図２は、関連する技術に関連して
示されている。次に図３に関し、テストされるダイナミ
ック・ランダム・アクセス・メモリ装置２０が示されて
いる。メモリ装置２０はテスト装置１５からデータ信号
を受取り、データ信号をデータ・レジスタ２０２へ供給
するマルチプレクサ装置２０１を有する。データ・レジ
スタ２０２は、データ信号を蓄積セルアレイ２０５と交
換する。マルチプレクサ装置２０３は、テスト装置１５
からのアドレス信号及び制御信号を受取り、アドレス信
号及び制御信号をアドレス及び制御装置２０４に供給す
る。アドレス及び制御装置２０４は信号を蓄積セルアレ
イ２０５に供給する。過電圧検出装置２０６は、信号を
アドレス信号メモリ装置端子から受取り（好ましい実施
例において）、開始信号をビルト・イン・セルフ・テス
ト装置２０７へ供給する。ビルト・イン・セルフ・テス
ト装置２０７は、信号をアドレス信号メモリ装置端子か
ら、及びデータ・レジスタ２０２から受取り、ＲＯＭメ
モリ装置２０８と信号を交換する。ビルト・イン・セル
フ・テスト装置２０７は、信号を制御端子へ及びマルチ
プレクサ装置２０１及び２０２の入力端子に供給し、ス
テータス信号をメモリ装置端子へ供給する。データ・レ
ジスタ２０２からの信号は、メモリ装置２０の選択され
たデータ信号入力／出力端子に供給され、テスト工程の
結果を通信する。
【０００７】図４に関し、本発明に従ってメモリ装置２
０をテストする配置が示されている。複数のメモリ装置
２０は、テストボード４０上に搭載され、導電リード４
１から４３に電気的に結合される。導電リードは、テス
トボード４０のコネクタ領域４０Ａで終端する。過電圧
信号が導電リード４１を介してメモリ装置２０に供給さ
れる。ＲＯＭメモリ装置２０８に蓄積される内部テスト
工程を制御する制御信号が、導電リード４２を介してメ
モリ装置２０に供給される。テスト工程の結果が、メモ
リ装置２０によって導電リード４３に供給される。
０をテストする配置が示されている。複数のメモリ装置
２０は、テストボード４０上に搭載され、導電リード４
１から４３に電気的に結合される。導電リードは、テス
トボード４０のコネクタ領域４０Ａで終端する。過電圧
信号が導電リード４１を介してメモリ装置２０に供給さ
れる。ＲＯＭメモリ装置２０８に蓄積される内部テスト
工程を制御する制御信号が、導電リード４２を介してメ
モリ装置２０に供給される。テスト工程の結果が、メモ
リ装置２０によって導電リード４３に供給される。
【０００８】図５に関し、テストチェンバ５０内の複数
のテストボード４０の配置が示されている。テストボー
ド４０のコネクタ部分４０Ａは、コネクタ（図示せず）
にアクセス可能なように配置される。
のテストボード４０の配置が示されている。テストボー
ド４０のコネクタ部分４０Ａは、コネクタ（図示せず）
にアクセス可能なように配置される。
【０００９】図６に関し、本発明に従ってコネクタ（図
示せず）を励起（energize）する電源ボード６０及びそ
の結果のテストボードの回路図が示されている。電源ボ
ード６０のコネクタ部分６０Ａは、過電圧源４１及び制
御信号ソース４２のための励起導電体を有する。過電圧
導電体４１は供給部（典型的にはＡＣ−ＤＣコンバータ
装置）６３に結合される。制御信号導電体４２（Ｓ１−
Ｓ４）は、スイッチＳＷ１−ＳＷ４を介して供給部（典
型的にはＡＣ−ＤＣコンバータ装置）６２に結合され
る。スイッチＳＷ１−ＳＷ４の位置は、メモリ装置の選
択された端子に供給される電圧（即ち、ロジック状態）
を制御し、結果としてメモリ装置２０で実行される一つ
又は複数のテスト工程を制御する。
示せず）を励起（energize）する電源ボード６０及びそ
の結果のテストボードの回路図が示されている。電源ボ
ード６０のコネクタ部分６０Ａは、過電圧源４１及び制
御信号ソース４２のための励起導電体を有する。過電圧
導電体４１は供給部（典型的にはＡＣ−ＤＣコンバータ
装置）６３に結合される。制御信号導電体４２（Ｓ１−
Ｓ４）は、スイッチＳＷ１−ＳＷ４を介して供給部（典
型的にはＡＣ−ＤＣコンバータ装置）６２に結合され
る。スイッチＳＷ１−ＳＷ４の位置は、メモリ装置の選
択された端子に供給される電圧（即ち、ロジック状態）
を制御し、結果としてメモリ装置２０で実行される一つ
又は複数のテスト工程を制御する。
【００１０】本発明のオペレーションは以下のように理
解することができる。メモリ装置２０のオペレーション
の通常モードにおいて、データ信号はマルチプレクサ装
置２０１を介してデータ・レジスタ２０２に転送され
る。その後データ信号は、蓄積セル・アレイ２０５と交
換される。データ信号は、書込みオペレーションの間蓄
積セル・アレイ２０５に入れられ、読み出しオペレーシ
ョンの間蓄積セル・アレイからリトリーブされる。同様
に、アドレス信号及び制御信号がマルチプレクサ装置２
０３に供給され、その後アドレス及び制御装置２０４に
供給される。アドレス及び制御信号装置２０４は、信号
を蓄積セル・アレイ２０５に供給する。これらの信号
は、蓄積セル・アレイ２０５内のアクセスされオペレー
ションが行われる位置を決定する。メモリ装置がＢＩＳ
Ｔテスト・モードに入るように、過電圧信号がメモリ装
置２０の端子の一つに供給される。（本実施例におい
て、過電圧信号はアドレス端子Ａ４に供給される。）過
電圧検出装置２０６はメモリ装置２０の端子に供給され
る過電圧の存在を識別し、制御信号をビルト・イン・セ
ルフ・テスト装置２０７に供給する。この制御信号に応
答して、ビルト・イン・セルフ・テスト装置２０７のオ
ペレーションが開始され、信号がマルチプレクサ装置２
０１及び２０３に供給される。これらの制御信号に応答
して、外部データ信号、アドレス信号及び制御信号が、
典型的なメモリ・オペレーションに付随する機能を提供
しないようにされる。代わりに、ビルト・イン・セルフ
・テスト装置２０７内で生じるデータ信号、アドレス信
号及び制御信号が、マルチプレクサ装置２０１及び２０
３を介して転送される。ビルト・イン・セルフ・テスト
装置のオペレーションの開始により、ＲＯＭメモリ装置
２０８に蓄積された一連の信号がリトリーブされる。Ｒ
ＯＭメモリ装置２０８からリトリーブされる信号に基
き、マルチプレクサ装置２０１及び２０３を介して転送
され、メモリ装置２０の通常オペレーションを複写する
データ信号、アドレス信号及び制御信号が生成される。
データ信号は、蓄積セル・アレイ２０５に蓄積され、そ
こからリトリーブされ、データ・レジスタ２０２に蓄積
される。データ・レジスタ２０２から、リトリーブされ
たデータ信号はビルト・イン・セルフ・テスト装置２０
７に供給される。ビルト・イン・セルフ・テスト装置２
０７において、リトリーブされた信号は蓄積セル・アレ
イ２０５に当初蓄積されたデータ信号と比較される。当
初蓄積されたデータ信号はＲＯＭメモリ装置２０８から
再びリトリーブされる。蓄積された信号と関連するリト
リーブされた信号との比較が同じであるとき、メモリ装
置２０のオペレーションは許容可能となる。この情報は
一つ（又は複数）の信号によって転送され、一つ（又は
複数）のデータ信号端子に供給される。過電圧が取除か
れるとき、ビルト・イン・セルフ・テスト装置２０７の
オペレーションは休止され、メモリ装置２０は通常オペ
レーションに対しレディである。
解することができる。メモリ装置２０のオペレーション
の通常モードにおいて、データ信号はマルチプレクサ装
置２０１を介してデータ・レジスタ２０２に転送され
る。その後データ信号は、蓄積セル・アレイ２０５と交
換される。データ信号は、書込みオペレーションの間蓄
積セル・アレイ２０５に入れられ、読み出しオペレーシ
ョンの間蓄積セル・アレイからリトリーブされる。同様
に、アドレス信号及び制御信号がマルチプレクサ装置２
０３に供給され、その後アドレス及び制御装置２０４に
供給される。アドレス及び制御信号装置２０４は、信号
を蓄積セル・アレイ２０５に供給する。これらの信号
は、蓄積セル・アレイ２０５内のアクセスされオペレー
ションが行われる位置を決定する。メモリ装置がＢＩＳ
Ｔテスト・モードに入るように、過電圧信号がメモリ装
置２０の端子の一つに供給される。（本実施例におい
て、過電圧信号はアドレス端子Ａ４に供給される。）過
電圧検出装置２０６はメモリ装置２０の端子に供給され
る過電圧の存在を識別し、制御信号をビルト・イン・セ
ルフ・テスト装置２０７に供給する。この制御信号に応
答して、ビルト・イン・セルフ・テスト装置２０７のオ
ペレーションが開始され、信号がマルチプレクサ装置２
０１及び２０３に供給される。これらの制御信号に応答
して、外部データ信号、アドレス信号及び制御信号が、
典型的なメモリ・オペレーションに付随する機能を提供
しないようにされる。代わりに、ビルト・イン・セルフ
・テスト装置２０７内で生じるデータ信号、アドレス信
号及び制御信号が、マルチプレクサ装置２０１及び２０
３を介して転送される。ビルト・イン・セルフ・テスト
装置のオペレーションの開始により、ＲＯＭメモリ装置
２０８に蓄積された一連の信号がリトリーブされる。Ｒ
ＯＭメモリ装置２０８からリトリーブされる信号に基
き、マルチプレクサ装置２０１及び２０３を介して転送
され、メモリ装置２０の通常オペレーションを複写する
データ信号、アドレス信号及び制御信号が生成される。
データ信号は、蓄積セル・アレイ２０５に蓄積され、そ
こからリトリーブされ、データ・レジスタ２０２に蓄積
される。データ・レジスタ２０２から、リトリーブされ
たデータ信号はビルト・イン・セルフ・テスト装置２０
７に供給される。ビルト・イン・セルフ・テスト装置２
０７において、リトリーブされた信号は蓄積セル・アレ
イ２０５に当初蓄積されたデータ信号と比較される。当
初蓄積されたデータ信号はＲＯＭメモリ装置２０８から
再びリトリーブされる。蓄積された信号と関連するリト
リーブされた信号との比較が同じであるとき、メモリ装
置２０のオペレーションは許容可能となる。この情報は
一つ（又は複数）の信号によって転送され、一つ（又は
複数）のデータ信号端子に供給される。過電圧が取除か
れるとき、ビルト・イン・セルフ・テスト装置２０７の
オペレーションは休止され、メモリ装置２０は通常オペ
レーションに対しレディである。
【００１１】本発明のメモリ装置２０は、従来技術の問
題を克服する。図４に示されるように、多数のメモリ装
置２０は同時にテストされ得る。過電圧及び制御信号は
ＤＣ信号であるため、これらの信号の生成及び分配は比
較的単純である。電源及び接地電源に加えて必要なもの
は、工程を識別する制御信号の電圧レベル、即ちロジッ
ク状態、を決定するために提供されるスイッチを有する
過電圧供給源及びＤＣ信号源である。これらの制御信号
は、テストされるメモリ装置によって同時に実行される
テスト工程を決定する。
題を克服する。図４に示されるように、多数のメモリ装
置２０は同時にテストされ得る。過電圧及び制御信号は
ＤＣ信号であるため、これらの信号の生成及び分配は比
較的単純である。電源及び接地電源に加えて必要なもの
は、工程を識別する制御信号の電圧レベル、即ちロジッ
ク状態、を決定するために提供されるスイッチを有する
過電圧供給源及びＤＣ信号源である。これらの制御信号
は、テストされるメモリ装置によって同時に実行される
テスト工程を決定する。
【００１２】前述のオペレーションは、以下の方法に適
用できる。ビルト・イン・セルフ・テスト装置２０８が
テスト・モードにあるとき、アドレス信号端子に供給さ
れる信号の状態が、複数のテスト・モードから選択する
ために用いられ得る。例えば、あるテスト・モードがメ
モリ装置（蓄積セル・アレイ２０５）の選択された部分
を作動させ、このテスト工程の結果をテスト装置１５へ
通信し得る。本発明は特定の好ましい実施例を参照して
説明されたが、本説明の範囲内でこの好ましい実施例の
要素に相当する種々の変更及び代替が、この技術の分野
の習熟者に理解されるであろう。更に、特定の状況及び
材料に適合するよう、本発明の本質的な教示から外れる
ことなく本発明の教示に種々の変更がなされ得る。前述
の説明から明らかなように、本発明の特定の態様は、例
示された特定の詳細な説明に限定されるものではなく、
他の修正及び用途が当技術になされ得ることが考えられ
る。したがって、特許請求の範囲は本発明の範囲内のあ
らゆる変形及び用途を包含することを意図する。
用できる。ビルト・イン・セルフ・テスト装置２０８が
テスト・モードにあるとき、アドレス信号端子に供給さ
れる信号の状態が、複数のテスト・モードから選択する
ために用いられ得る。例えば、あるテスト・モードがメ
モリ装置（蓄積セル・アレイ２０５）の選択された部分
を作動させ、このテスト工程の結果をテスト装置１５へ
通信し得る。本発明は特定の好ましい実施例を参照して
説明されたが、本説明の範囲内でこの好ましい実施例の
要素に相当する種々の変更及び代替が、この技術の分野
の習熟者に理解されるであろう。更に、特定の状況及び
材料に適合するよう、本発明の本質的な教示から外れる
ことなく本発明の教示に種々の変更がなされ得る。前述
の説明から明らかなように、本発明の特定の態様は、例
示された特定の詳細な説明に限定されるものではなく、
他の修正及び用途が当技術になされ得ることが考えられ
る。したがって、特許請求の範囲は本発明の範囲内のあ
らゆる変形及び用途を包含することを意図する。
【００１３】以上の説明に関して更に次の項を開示す
る。 （１） ダイナミック・ランダム・アクセス・メモリ装
置であって、前記メモリ装置は、半導体メモリ装置と、
前記半導体メモリ装置をテストするビルト・イン・セル
フ・テスト装置であって、前記ビルト・イン・セルフ・
テスト装置は前記ダイナミック・ランダム・アクセス・
メモリ装置の選択された端子に供給されるＤＣ過電圧信
号によって活性化され、前記ビルト・イン・セルフ・テ
スト装置は前記半導体メモリ装置の選択された位置から
リトリーブされたデータ信号を前記半導体メモリ装置の
選択された位置に当初蓄積されたデータ信号と比較し、
前記ビルト・イン・セルフ・テスト装置は前記データ信
号の比較の結果を表す外部信号を提供することを含むダ
イナミック・ランダム・アクセス・メモリ装置。 （２） 第１項に記載のダイナミック・ランダム・アク
セス・メモリ装置であって、前記ビルト・イン・セルフ
・テスト装置は、前記過電圧信号によってパワーアップ
工程中に活性化されるダイナミック・ランダム・アクセ
ス・メモリ装置。 （３） 第１項に記載のダイナミック・ランダム・アク
セス・メモリ装置であって、前記ビルト・イン・セルフ
・テスト装置に供給されるＤＣ電圧は、前記ダイナミッ
ク・ランダム・アクセス・メモリ装置の選択された端子
を介するダイナミック・ランダム・アクセス・メモリ装
置。
る。 （１） ダイナミック・ランダム・アクセス・メモリ装
置であって、前記メモリ装置は、半導体メモリ装置と、
前記半導体メモリ装置をテストするビルト・イン・セル
フ・テスト装置であって、前記ビルト・イン・セルフ・
テスト装置は前記ダイナミック・ランダム・アクセス・
メモリ装置の選択された端子に供給されるＤＣ過電圧信
号によって活性化され、前記ビルト・イン・セルフ・テ
スト装置は前記半導体メモリ装置の選択された位置から
リトリーブされたデータ信号を前記半導体メモリ装置の
選択された位置に当初蓄積されたデータ信号と比較し、
前記ビルト・イン・セルフ・テスト装置は前記データ信
号の比較の結果を表す外部信号を提供することを含むダ
イナミック・ランダム・アクセス・メモリ装置。 （２） 第１項に記載のダイナミック・ランダム・アク
セス・メモリ装置であって、前記ビルト・イン・セルフ
・テスト装置は、前記過電圧信号によってパワーアップ
工程中に活性化されるダイナミック・ランダム・アクセ
ス・メモリ装置。 （３） 第１項に記載のダイナミック・ランダム・アク
セス・メモリ装置であって、前記ビルト・イン・セルフ
・テスト装置に供給されるＤＣ電圧は、前記ダイナミッ
ク・ランダム・アクセス・メモリ装置の選択された端子
を介するダイナミック・ランダム・アクセス・メモリ装
置。
【００１４】（４） ダイナミック・ランダム・アクセ
ス・メモリ装置をテストするテスト装置であって、前記
装置は、ＤＣ過電圧を提供する第１の供給部と、前記第
１の供給部を被試験ダイナミック・ランダム・アクセス
・メモリ装置の選択された端子に結合する少なくとも一
つの第１の導電リードと、結合されたダイナミック・ラ
ンダム・アクセス・メモリ装置の第１の選択された端子
に結合される少なくとも一つの第２の導電リードであっ
て、前記第２の導電リードは結合されたメモリ装置から
結果信号を受取ることを含むテスト装置。 （５） 第４項に記載のテスト装置であって、前記ＤＣ
過電圧は、前記被試験メモリ装置のテスト工程を活性化
するテスト装置。 （６） 第５項に記載のテスト装置であって、前記ＤＣ
過電圧は、前記メモリ装置のパワーアップ中に前記テス
ト工程を活性化するテスト装置。 （７） 第４項に記載のテスト装置であって、更に、第
２のＤＣ供給部と、前記第２のＤＣ供給部を被試験メモ
リ装置に結合する少なくとも一つの導電リードと、前記
第２のＤＣ供給部を前記被試験メモリ装置の第２の選択
された端子に結合する少なくとも一つの第３の導電リー
ドと、前記ＤＣ供給部のどの端子が前記選択された第２
の端子に結合されるかを決定するため、前記第２のＤＣ
供給部と被試験メモリ装置の第２の選択された端子との
間に結合されるスイッチとを含むテスト装置。 （８） ダイナミック・ランダム・アクセス・メモリ装
置をテストする方法であって、前記方法は、ＤＣ過電圧
信号によって前記メモリ装置のビルト・イン・セルフ・
テスト装置部分を活性化し、ＤＣ過電圧信号が取除かれ
るとき前記ビルト・イン・セルフ・テスト装置を非活性
化する工程を含む方法。 （９） 第８項に記載の方法であって、前記活性化工程
は、前記メモリ装置のパワーアップの間前記ビルト・イ
ン・セルフ・テスト装置を活性化する工程を含む方法。 （１０） 第８項に記載の方法であって、前記ビルト・
イン・セルフ・テスト装置が活性化されるとき、少なく
とも一つのＤＣ信号を前記メモリ装置に供給することに
よって複数のテスト工程の一つを選択する工程を更に含
む方法。
ス・メモリ装置をテストするテスト装置であって、前記
装置は、ＤＣ過電圧を提供する第１の供給部と、前記第
１の供給部を被試験ダイナミック・ランダム・アクセス
・メモリ装置の選択された端子に結合する少なくとも一
つの第１の導電リードと、結合されたダイナミック・ラ
ンダム・アクセス・メモリ装置の第１の選択された端子
に結合される少なくとも一つの第２の導電リードであっ
て、前記第２の導電リードは結合されたメモリ装置から
結果信号を受取ることを含むテスト装置。 （５） 第４項に記載のテスト装置であって、前記ＤＣ
過電圧は、前記被試験メモリ装置のテスト工程を活性化
するテスト装置。 （６） 第５項に記載のテスト装置であって、前記ＤＣ
過電圧は、前記メモリ装置のパワーアップ中に前記テス
ト工程を活性化するテスト装置。 （７） 第４項に記載のテスト装置であって、更に、第
２のＤＣ供給部と、前記第２のＤＣ供給部を被試験メモ
リ装置に結合する少なくとも一つの導電リードと、前記
第２のＤＣ供給部を前記被試験メモリ装置の第２の選択
された端子に結合する少なくとも一つの第３の導電リー
ドと、前記ＤＣ供給部のどの端子が前記選択された第２
の端子に結合されるかを決定するため、前記第２のＤＣ
供給部と被試験メモリ装置の第２の選択された端子との
間に結合されるスイッチとを含むテスト装置。 （８） ダイナミック・ランダム・アクセス・メモリ装
置をテストする方法であって、前記方法は、ＤＣ過電圧
信号によって前記メモリ装置のビルト・イン・セルフ・
テスト装置部分を活性化し、ＤＣ過電圧信号が取除かれ
るとき前記ビルト・イン・セルフ・テスト装置を非活性
化する工程を含む方法。 （９） 第８項に記載の方法であって、前記活性化工程
は、前記メモリ装置のパワーアップの間前記ビルト・イ
ン・セルフ・テスト装置を活性化する工程を含む方法。 （１０） 第８項に記載の方法であって、前記ビルト・
イン・セルフ・テスト装置が活性化されるとき、少なく
とも一つのＤＣ信号を前記メモリ装置に供給することに
よって複数のテスト工程の一つを選択する工程を更に含
む方法。
【００１５】（１１） それに供給されるＤＣ信号のみ
を有することによって、テストされるように適合される
ダイナミック・ランダム・アクセス・メモリ装置であっ
て、前記メモリ装置は、半導体メモリ部分と、ビルト・
イン・セルフ・テスト部分であって、前記ビルト・イン
・セルフ・テスト部分は不活性モード及びテスト・モー
ドを有し、前記ビルト・イン・セルフ・テスト部分は、
前記テスト・モードにおける前記半導体メモリ部分のオ
ペレーションを確認し、前記ビルト・イン・セルフ・テ
スト部分は活性化信号に応じて前記テスト・モードに入
り、前記半導体メモリ部分の選択された端子へのＤＣ過
電圧の供給に応じて前記活性化信号を提供する過電圧検
出装置とを含むダイナミック・ランダム・アクセス・メ
モリ装置。 （１２） 第１１項に記載のメモリ装置であって、前記
過電圧検出装置は、前記ダイナミック・ランダム・アク
セス・メモリ装置のパワーアップの間、前記ＤＣ過電圧
の前記選択された端子への供給に応じて前記活性化を提
供するメモリ装置。 （１３） 第１１項に記載のメモリ装置であって、前記
ビルト・イン・セルフ・テスト装置は、少なくとも一つ
のＤＣ制御信号に応答し、前記ＤＣ信号は前記ビルト・
イン・セルフ・テスト部分が前記テスト・モードにある
とき、複数のテスト工程の一つを特定するメモリ装置。 （１４） 第１１項に記載のメモリ装置であって、前記
テスト・モードにおいて非テスト信号が前記半導体メモ
リと相互作用しないようにするメモリ装置。
を有することによって、テストされるように適合される
ダイナミック・ランダム・アクセス・メモリ装置であっ
て、前記メモリ装置は、半導体メモリ部分と、ビルト・
イン・セルフ・テスト部分であって、前記ビルト・イン
・セルフ・テスト部分は不活性モード及びテスト・モー
ドを有し、前記ビルト・イン・セルフ・テスト部分は、
前記テスト・モードにおける前記半導体メモリ部分のオ
ペレーションを確認し、前記ビルト・イン・セルフ・テ
スト部分は活性化信号に応じて前記テスト・モードに入
り、前記半導体メモリ部分の選択された端子へのＤＣ過
電圧の供給に応じて前記活性化信号を提供する過電圧検
出装置とを含むダイナミック・ランダム・アクセス・メ
モリ装置。 （１２） 第１１項に記載のメモリ装置であって、前記
過電圧検出装置は、前記ダイナミック・ランダム・アク
セス・メモリ装置のパワーアップの間、前記ＤＣ過電圧
の前記選択された端子への供給に応じて前記活性化を提
供するメモリ装置。 （１３） 第１１項に記載のメモリ装置であって、前記
ビルト・イン・セルフ・テスト装置は、少なくとも一つ
のＤＣ制御信号に応答し、前記ＤＣ信号は前記ビルト・
イン・セルフ・テスト部分が前記テスト・モードにある
とき、複数のテスト工程の一つを特定するメモリ装置。 （１４） 第１１項に記載のメモリ装置であって、前記
テスト・モードにおいて非テスト信号が前記半導体メモ
リと相互作用しないようにするメモリ装置。
【００１６】（１５） ダイナミック・ランダム・アク
セス・メモリ装置において、ビルト・イン・セルフ・テ
スト装置は、活性化信号に応じて、蓄積セル・アレイに
おける蓄積のため信号のシーケンスを提供し、蓄積セル
・アレイから信号をリトリーブし、蓄積された信号をリ
トリーブされた信号と比較し、メモリ装置のオペレーシ
ョンを確認する。活性化信号は、過電圧検出装置が選択
されたメモリ装置端子の過電圧を検出するとき生成され
る。ビルト・イン・セルフ・テスト装置は、テスト工程
を制御する信号のシーケンスを蓄積するローカル・メモ
リ装置を有する。テストシーケンスの部分は、メモリ装
置の端子を介してビルト・イン・セルフ・テスト装置に
供給されるＤＣによって選択され得る。
セス・メモリ装置において、ビルト・イン・セルフ・テ
スト装置は、活性化信号に応じて、蓄積セル・アレイに
おける蓄積のため信号のシーケンスを提供し、蓄積セル
・アレイから信号をリトリーブし、蓄積された信号をリ
トリーブされた信号と比較し、メモリ装置のオペレーシ
ョンを確認する。活性化信号は、過電圧検出装置が選択
されたメモリ装置端子の過電圧を検出するとき生成され
る。ビルト・イン・セルフ・テスト装置は、テスト工程
を制御する信号のシーケンスを蓄積するローカル・メモ
リ装置を有する。テストシーケンスの部分は、メモリ装
置の端子を介してビルト・イン・セルフ・テスト装置に
供給されるＤＣによって選択され得る。
【図１】従来技術に従ったテスト装置と被試験メモリ装
置との間の電気的接続を示すブロック図。
置との間の電気的接続を示すブロック図。
【図２】テスト装置によって被試験メモリ装置に供給さ
れる典型的な信号のタイミング図。
れる典型的な信号のタイミング図。
【図３】本発明に従ったメモリ装置の回路構成要素の略
ブロック図。
ブロック図。
【図４】本発明に従ったテスターボード上のメモリ装置
と導電リードのブロック図。
と導電リードのブロック図。
【図５】本発明に従った複数のメモリ装置をテストする
テスト・チャンバの透視図。
テスト・チャンバの透視図。
【図６】本発明に従った図４のテスターボードに電力を
供給するために励起するボードの略ブロック図。
供給するために励起するボードの略ブロック図。
１５ テスト装置 ２０ 被試験装置 ２０１，２０３ マルチプレクサ装置 ２０２ データレジスタ ２０４ アドレス及び制御装置 ２０５ 蓄積セル・アレイ ２０６ 過電圧検出装置 ２０７ ビルト・イン・セルフ・テスト装置 ２０８ ＲＯＭメモリ装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チョーン ピー．ローイ シンガポール国パシル リス ドライブ ６，ブロック 474，ナンバー 04−578 (72)発明者 クエン エィチ．チュン シンガポール国タムピネス ストリート 21，ブロック 203 ジェイ，ナンバー 07−673
Claims (3)
- 【請求項１】 ダイナミック・ランダム・アクセス・メ
モリ装置であって、前記メモリ装置は、 半導体メモリ装置と、 前記半導体メモリ装置をテストするビルト・イン・セル
フ・テスト装置であって、前記ビルト・イン・セルフ・
テスト装置は前記ダイナミック・ランダム・アクセス・
メモリ装置の選択された端子に供給されるＤＣ過電圧信
号によって活性化され、前記ビルト・イン・セルフ・テ
スト装置は前記半導体メモリ装置の選択された位置から
リトリーブされたデータ信号を前記半導体メモリ装置の
選択された位置に当初蓄積されたデータ信号と比較し、
前記ビルト・イン・セルフ・テスト装置は前記データ信
号の比較の結果を表す外部信号を提供することを含むダ
イナミック・ランダム・アクセス・メモリ装置。 - 【請求項２】 ダイナミック・ランダム・アクセス・メ
モリ装置をテストするテスト装置であって、前記装置
は、 ＤＣ過電圧を提供する第１の供給部と、 前記第１の供給部を被試験ダイナミック・ランダム・ア
クセス・メモリ装置の選択された端子に結合する少なく
とも一つの第１の導電リードと、 結合されたダイナミック・ランダム・アクセス・メモリ
装置の第１の選択された端子に結合される少なくとも一
つの第２の導電リードであって、前記第２の導電リード
は結合されたメモリ装置から結果信号を受取ることを含
むテスト装置。 - 【請求項３】 ダイナミック・ランダム・アクセス・メ
モリ装置をテストする方法であって、前記方法は、 ＤＣ過電圧信号によって前記メモリ装置のビルト・イン
・セルフ・テスト装置部分を活性化し、 ＤＣ過電圧信号が取除かれるとき前記ビルト・イン・セ
ルフ・テスト装置を非活性化する工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1707796P | 1996-04-30 | 1996-04-30 | |
| US017077 | 1996-04-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055699A true JPH1055699A (ja) | 1998-02-24 |
Family
ID=21780599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9111614A Pending JPH1055699A (ja) | 1996-04-30 | 1997-04-28 | 供給されるｄｃ信号のみを用いてｄｒａｍメモリ装置をテストする方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0805459A1 (ja) |
| JP (1) | JPH1055699A (ja) |
| KR (1) | KR970072433A (ja) |
| TW (1) | TW356523B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374636B1 (ko) * | 2000-10-18 | 2003-03-04 | 삼성전자주식회사 | 결함 테스트 및 분석 회로를 구비하는 반도체 장치 및 결함 분석 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000011691A (ja) * | 1998-06-16 | 2000-01-14 | Mitsubishi Electric Corp | 半導体試験装置 |
| DE19843435C2 (de) * | 1998-09-22 | 2000-08-10 | Siemens Ag | Burn-In-Testvorrichtung |
| DE202010001117U1 (de) | 2010-01-18 | 2010-04-01 | Chen, Chao-Chuan, Wufong | Die Einstellseinrichtung des Lenkers des Heimtrainers |
| CN103412807A (zh) * | 2013-08-12 | 2013-11-27 | 浪潮电子信息产业股份有限公司 | 一种内存检验测试系统 |
| DE102016114795B4 (de) * | 2016-08-10 | 2024-10-10 | Infineon Technologies Ag | Testen von nichtflüchtigem Speicher |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081760B2 (ja) * | 1987-11-17 | 1996-01-10 | 三菱電機株式会社 | 半導体記憶装置 |
| US5157627A (en) * | 1990-07-17 | 1992-10-20 | Crosscheck Technology, Inc. | Method and apparatus for setting desired signal level on storage element |
| US5258986A (en) * | 1990-09-19 | 1993-11-02 | Vlsi Technology, Inc. | Tightly coupled, low overhead RAM built-in self-test logic with particular applications for embedded memories |
| US5168216A (en) * | 1991-05-24 | 1992-12-01 | International Business Machines Corporation | System for testing high-speed digital circuits |
| JP2955156B2 (ja) * | 1992-10-29 | 1999-10-04 | 三菱電機株式会社 | 半導体装置 |
-
1997
- 1997-04-28 JP JP9111614A patent/JPH1055699A/ja active Pending
- 1997-04-29 KR KR1019970016237A patent/KR970072433A/ko not_active Withdrawn
- 1997-04-29 EP EP97107087A patent/EP0805459A1/en not_active Withdrawn
- 1997-07-25 TW TW086105924A patent/TW356523B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374636B1 (ko) * | 2000-10-18 | 2003-03-04 | 삼성전자주식회사 | 결함 테스트 및 분석 회로를 구비하는 반도체 장치 및 결함 분석 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970072433A (ko) | 1997-11-07 |
| TW356523B (en) | 1999-04-21 |
| EP0805459A1 (en) | 1997-11-05 |
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