JPH1079200A - 半導体メモリ装置のテスト方法および半導体メモリ装置 - Google Patents
半導体メモリ装置のテスト方法および半導体メモリ装置Info
- Publication number
- JPH1079200A JPH1079200A JP8232851A JP23285196A JPH1079200A JP H1079200 A JPH1079200 A JP H1079200A JP 8232851 A JP8232851 A JP 8232851A JP 23285196 A JP23285196 A JP 23285196A JP H1079200 A JPH1079200 A JP H1079200A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- memory device
- semiconductor memory
- test
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 123
- 239000004065 semiconductor Substances 0.000 title claims abstract description 103
- 238000000034 method Methods 0.000 title claims abstract description 19
- 230000005856 abnormality Effects 0.000 claims abstract description 16
- 230000004044 response Effects 0.000 claims description 15
- 238000010998 test method Methods 0.000 claims description 8
- 238000011156 evaluation Methods 0.000 claims 1
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 20
- 238000012544 monitoring process Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000011056 performance test Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 クロック発生手段13および制御手段15を内蔵
し、クロックが発生されている間半導体メモリ装置の基
本動作を実行し、所定時間でリセットされる型の半導体
メモリ装置に対し、基本動作時間を延長した状態でテス
トを行なえる方法を提供する。 【解決手段】 テストモード信号を外部より入力するた
めの第１の端子31と、テスト用クロックを外部より入力
するための第２の端子33と、テストモード信号が入力さ
れた場合はクロック発生手段13からのクロックの代わり
にテスト用クロックを制御手段に供給するクロック選択
手段35とを予め設けておく。テストの際は、第１の端子
31にテストモード信号Stを入力する。しかも、第２の端
子33に、半導体メモリ装置に異常があった場合の該異常
が基本動作中に反映される程度に、基本動作の動作時間
を通常に比べて延長させ得るクロックCKt を入力する。
し、クロックが発生されている間半導体メモリ装置の基
本動作を実行し、所定時間でリセットされる型の半導体
メモリ装置に対し、基本動作時間を延長した状態でテス
トを行なえる方法を提供する。 【解決手段】 テストモード信号を外部より入力するた
めの第１の端子31と、テスト用クロックを外部より入力
するための第２の端子33と、テストモード信号が入力さ
れた場合はクロック発生手段13からのクロックの代わり
にテスト用クロックを制御手段に供給するクロック選択
手段35とを予め設けておく。テストの際は、第１の端子
31にテストモード信号Stを入力する。しかも、第２の端
子33に、半導体メモリ装置に異常があった場合の該異常
が基本動作中に反映される程度に、基本動作の動作時間
を通常に比べて延長させ得るクロックCKt を入力する。
Description
【０００１】
【発明の属する技術分野】この発明は、ラインメモリや
フィールドメモリ等のように半導体メモリ装置内部で動
作クロックを発生させそれに応じ基本動作し該動作が終
了すると自動的にリセットされる半導体メモリ装置のテ
スト方法および新規な構造の半導体メモリ装置に関す
る。
フィールドメモリ等のように半導体メモリ装置内部で動
作クロックを発生させそれに応じ基本動作し該動作が終
了すると自動的にリセットされる半導体メモリ装置のテ
スト方法および新規な構造の半導体メモリ装置に関す
る。
【０００２】
【従来の技術】半導体メモリ装置の一種であるＤＲＡＭ
では、それを動作させる際、各メモリセルのセルプレー
トにＶｃｃ／２の電圧（レベル）を印加することが多
い。これは電源電圧の変動に対しセルプレートのレベル
変動が１／２で済むことと、メモリセルに「Ｈ」を書い
た場合でも「Ｌ」を書いた場合でも同じマージンが得ら
れるからである。このＶｃｃ／２レベルはＤＲＡＭ内部
で発生される。
では、それを動作させる際、各メモリセルのセルプレー
トにＶｃｃ／２の電圧（レベル）を印加することが多
い。これは電源電圧の変動に対しセルプレートのレベル
変動が１／２で済むことと、メモリセルに「Ｈ」を書い
た場合でも「Ｌ」を書いた場合でも同じマージンが得ら
れるからである。このＶｃｃ／２レベルはＤＲＡＭ内部
で発生される。
【０００３】一方、ＤＲＡＭを製造する際ビット線とセ
ルプレートとの間や、ワード線とセルプレートとの間
で、高抵抗状態のショートが生じることが多い。これら
部分の加工が、微細加工技術の加工限界に近い厳しい加
工の１つに当たるからである。ショートといえど高抵抗
状態のショートであるので、これがＤＲＡＭの基本動作
（データのリード／ライト等の動作）に影響を与えるこ
とは少ない。しかしこのようなショート状態は、長期間
の使用では絶縁膜を破壊する等の原因となり結果的に半
導体メモリ装置の信頼性を低下させる。そこで、Ｖｃｃ
／２レベルを発生している回路のレベルをモニタするこ
とによって、具体的にはＤＲＡＭに設けられたＶｃｃ／
２用端子のレベルをモニターすることによって、上記の
ショート状態を検出することが行なわれる場合がある。
ルプレートとの間や、ワード線とセルプレートとの間
で、高抵抗状態のショートが生じることが多い。これら
部分の加工が、微細加工技術の加工限界に近い厳しい加
工の１つに当たるからである。ショートといえど高抵抗
状態のショートであるので、これがＤＲＡＭの基本動作
（データのリード／ライト等の動作）に影響を与えるこ
とは少ない。しかしこのようなショート状態は、長期間
の使用では絶縁膜を破壊する等の原因となり結果的に半
導体メモリ装置の信頼性を低下させる。そこで、Ｖｃｃ
／２レベルを発生している回路のレベルをモニタするこ
とによって、具体的にはＤＲＡＭに設けられたＶｃｃ／
２用端子のレベルをモニターすることによって、上記の
ショート状態を検出することが行なわれる場合がある。
【０００４】
【発明が解決しようとする課題】このようにＶｃｃ／２
レベル用端子のレベルをモニタする場合、２つの方法が
ある。１つはＤＲＡＭ内部をスタンバイ状態にして上記
レベルをモニタする方法であり、他の１つはＤＲＡＭ内
部をアクティブ状態にして上記レベルをモニタする方法
である。ただし、前者の方法はワード線とセルプレート
との間のショートを検出する場合は利用出来るが、ビッ
ト線とセルプレートとの間のショートを検出する場合は
利用出来ない。なぜなら、ＤＲＡＭ内部をスタンバイ状
態にする際にはワード線はグランドレベルにされるの
で、ワード線とセルプレートとがショートしていれば、
Ｖｃｃ／２レベル用端子のレベルはワード線のレベルの
影響を受けて変動する。よってショートの有無を検出出
来る。これに対しビット線については、ＤＲＡＭ内部を
スタンバイ状態にする際にビット線のレベルは一般にＶ
ｃｃ／２にされる。すなわちビット線のレベルはセルプ
レートのレベルと同じレベルにされる。これでは、ビッ
ト線とセルプレートとが例えショートしていてもＶｃｃ
／２レベル用端子のレベルは変動しないので、ショート
状態を検出できないのである。
レベル用端子のレベルをモニタする場合、２つの方法が
ある。１つはＤＲＡＭ内部をスタンバイ状態にして上記
レベルをモニタする方法であり、他の１つはＤＲＡＭ内
部をアクティブ状態にして上記レベルをモニタする方法
である。ただし、前者の方法はワード線とセルプレート
との間のショートを検出する場合は利用出来るが、ビッ
ト線とセルプレートとの間のショートを検出する場合は
利用出来ない。なぜなら、ＤＲＡＭ内部をスタンバイ状
態にする際にはワード線はグランドレベルにされるの
で、ワード線とセルプレートとがショートしていれば、
Ｖｃｃ／２レベル用端子のレベルはワード線のレベルの
影響を受けて変動する。よってショートの有無を検出出
来る。これに対しビット線については、ＤＲＡＭ内部を
スタンバイ状態にする際にビット線のレベルは一般にＶ
ｃｃ／２にされる。すなわちビット線のレベルはセルプ
レートのレベルと同じレベルにされる。これでは、ビッ
ト線とセルプレートとが例えショートしていてもＶｃｃ
／２レベル用端子のレベルは変動しないので、ショート
状態を検出できないのである。
【０００５】そこで、ビット線とセルプレートとがショ
ートしているか否かの検出は、ＤＲＡＭ内部をアクティ
ブ状態とすることにより行なわれる。すなわち、ＤＲＡ
Ｍのセンスアンプをイネーブル状態（アクティブ状態）
にすることで該ＤＲＡＭのビット線を「Ｈ」状態または
「Ｌ」状態にし、この状態でＶｃｃ／２レベル用端子の
レベルをモニタする方法がとられる。こうすると、ビッ
ト線のレベルをセルプレートのレベルとは異なるレベル
にした状態でセルプレートのレベルがモニタできるから
である。ただしこの際、ＤＲＡＭの基本動作（データリ
ード、データライト、リフレッシュ等）の時間を、通常
より充分に長くした状態で所定部分のレベルをモニタす
る必要がある（以下、これを「ロングサイクル試験」と
もいう）。なぜなら、セルプレートとビット線との間は
上記のごとく高抵抗状態のショート状態であるので、セ
ルプレートのレベルがビット線のレベル（ＨまたはＬ）
の影響を受けるまでにかなりの時間を要するから、その
間ビット線をＨまたはＬに固定する必要があるからであ
る。これについて図７を参照して具体的に説明する。図
７は、センスアンプをアクティブ状態にした時を時刻０
と考えてそこからの経過時間を横軸にとり、かつ、縦軸
にレベルをとって、時間経過に対するＶｃｃ／２レベル
用端子のレベルの変化を示した図である。ただし、図７
中のＩはビット線をＶｃｃレベルとした場合の特性、II
はビット線をＧＮＤレベルにした場合の特性である。こ
の図７からも分かるように、セルプレートおよびビット
線間が高抵抗状態でショートしている場合では、センス
アンプをアクティブ状態にしてビット線をＨまたはＬ状
態としてもＶｃｃ／２レベル用端子のレベル（図中では
ＶＣＰレベルと示した。）がショート状態を判別し得る
レベルまで変化するにはかなりの時間を要するのであ
る。したがって、この方法の実施に当たっては通常時の
クロックに比べ低周波数のクロックを用いないとショー
ト状態を検出出来ないことが分かる。
ートしているか否かの検出は、ＤＲＡＭ内部をアクティ
ブ状態とすることにより行なわれる。すなわち、ＤＲＡ
Ｍのセンスアンプをイネーブル状態（アクティブ状態）
にすることで該ＤＲＡＭのビット線を「Ｈ」状態または
「Ｌ」状態にし、この状態でＶｃｃ／２レベル用端子の
レベルをモニタする方法がとられる。こうすると、ビッ
ト線のレベルをセルプレートのレベルとは異なるレベル
にした状態でセルプレートのレベルがモニタできるから
である。ただしこの際、ＤＲＡＭの基本動作（データリ
ード、データライト、リフレッシュ等）の時間を、通常
より充分に長くした状態で所定部分のレベルをモニタす
る必要がある（以下、これを「ロングサイクル試験」と
もいう）。なぜなら、セルプレートとビット線との間は
上記のごとく高抵抗状態のショート状態であるので、セ
ルプレートのレベルがビット線のレベル（ＨまたはＬ）
の影響を受けるまでにかなりの時間を要するから、その
間ビット線をＨまたはＬに固定する必要があるからであ
る。これについて図７を参照して具体的に説明する。図
７は、センスアンプをアクティブ状態にした時を時刻０
と考えてそこからの経過時間を横軸にとり、かつ、縦軸
にレベルをとって、時間経過に対するＶｃｃ／２レベル
用端子のレベルの変化を示した図である。ただし、図７
中のＩはビット線をＶｃｃレベルとした場合の特性、II
はビット線をＧＮＤレベルにした場合の特性である。こ
の図７からも分かるように、セルプレートおよびビット
線間が高抵抗状態でショートしている場合では、センス
アンプをアクティブ状態にしてビット線をＨまたはＬ状
態としてもＶｃｃ／２レベル用端子のレベル（図中では
ＶＣＰレベルと示した。）がショート状態を判別し得る
レベルまで変化するにはかなりの時間を要するのであ
る。したがって、この方法の実施に当たっては通常時の
クロックに比べ低周波数のクロックを用いないとショー
ト状態を検出出来ないことが分かる。
【０００６】しかしながら、メモリ装置内部でクロック
を発生する型の半導体メモリ装置、例えば現行のフィー
ルドメモリやラインメモリ等のシリアルアクセスメモリ
には、上述のロングサイクル試験は適用出来ない。現行
のこの種の半導体メモリ装置では、クロックの動作サイ
クルが装置に内蔵されたクロック発生回路で決定され、
かつ、このクロック自体は通常の基本動作に即した周波
数とされ、しかも、外部からクロックを制御することが
出来ない構成となっているからである。したがって、現
状では、メモリ装置内部でクロックを発生する型の半導
体メモリ装置についての例えばビット線とセルプレート
との間のショートの有無の検出は出来なかった。これに
ついて図８〜図１０を参照して今少し詳細に説明する。
ここで、図８は、メモリ装置内部でクロックを発生する
型の半導体メモリ装置におけるクロック発生回路の周辺
を概略的に示したブロック図である。また図９は、セン
スアンプ、メモリセル群、ビット線およびワード線の関
係を示したブロック図、図１０はこのメモリ装置の動作
説明に供するタイミングチャートである。
を発生する型の半導体メモリ装置、例えば現行のフィー
ルドメモリやラインメモリ等のシリアルアクセスメモリ
には、上述のロングサイクル試験は適用出来ない。現行
のこの種の半導体メモリ装置では、クロックの動作サイ
クルが装置に内蔵されたクロック発生回路で決定され、
かつ、このクロック自体は通常の基本動作に即した周波
数とされ、しかも、外部からクロックを制御することが
出来ない構成となっているからである。したがって、現
状では、メモリ装置内部でクロックを発生する型の半導
体メモリ装置についての例えばビット線とセルプレート
との間のショートの有無の検出は出来なかった。これに
ついて図８〜図１０を参照して今少し詳細に説明する。
ここで、図８は、メモリ装置内部でクロックを発生する
型の半導体メモリ装置におけるクロック発生回路の周辺
を概略的に示したブロック図である。また図９は、セン
スアンプ、メモリセル群、ビット線およびワード線の関
係を示したブロック図、図１０はこのメモリ装置の動作
説明に供するタイミングチャートである。
【０００７】現行のフィールドメモリやラインメモリな
どの場合、アービター１１（図８参照）に各種動作要求
信号Ｓｘが入力される。するとアービター１１は、動作
順位の優先度を決定してそれに応じた動作要求信号Ｓ１
をクロック発生回路１３に出力する。この動作要求信号
Ｓ１によりクロック発生回路１３はクロックＣＫを発生
する。このクロックＣＫは制御手段としてのＲＯＷ系コ
ントロール回路１５に入力される。ＲＯＷ系コントロー
ル回路１５はクロックＣＫに応じ各種駆動信号を生成し
それをメモリ装置中の対応個所に出力する。メモリ装置
はこの駆動信号に応じ基本動作をする。この各種駆動信
号中にはワード線駆動信号Ｓ２、センスアンプ駆動信号
Ｓ３が含まれる。ワード線駆動信号Ｓ２はＸデコーダ２
１（図９参照）に入力される。Ｘデコーダ２１はこのワ
ード線駆動信号Ｓ２のタイミングでワード線Ｗを駆動す
るよう動作する。またセンスアンプ駆動信号Ｓ３はセン
スアンプ２３に入力される。センスアンプ２３はこのセ
ンスアンプ駆動信号Ｓ３に応じアクティブ状態になる。
なお、図９においてＢはビット線を、Ｃはセルプレート
をそれぞれ示す。またＲＯＷ系コントロール回路１５
は、ワード線の立ち上げからセンス動作までの一連の処
理が済んだ後の所定の時刻に、リセット信号Ｓ４を、ク
ロック発生回路１３に出力してクロック発生回路１３を
リセットする。クロック発生回路１３がリセットされる
とＲＯＷ系コントロール回路１５が全てリセットされ
る。このように現行のフィールドメモリやラインメモリ
では、ワード線の立ち上げ、センスアンプをアクティブ
にすること等のタイミングを全て半導体メモリ装置内部
で生成される信号で制御しているので、外部からセンス
アンプやワード線がアクティブになる時間を制御するこ
とは出来ない。したがって、ロングサイクル試験は実施
出来なかった。
どの場合、アービター１１（図８参照）に各種動作要求
信号Ｓｘが入力される。するとアービター１１は、動作
順位の優先度を決定してそれに応じた動作要求信号Ｓ１
をクロック発生回路１３に出力する。この動作要求信号
Ｓ１によりクロック発生回路１３はクロックＣＫを発生
する。このクロックＣＫは制御手段としてのＲＯＷ系コ
ントロール回路１５に入力される。ＲＯＷ系コントロー
ル回路１５はクロックＣＫに応じ各種駆動信号を生成し
それをメモリ装置中の対応個所に出力する。メモリ装置
はこの駆動信号に応じ基本動作をする。この各種駆動信
号中にはワード線駆動信号Ｓ２、センスアンプ駆動信号
Ｓ３が含まれる。ワード線駆動信号Ｓ２はＸデコーダ２
１（図９参照）に入力される。Ｘデコーダ２１はこのワ
ード線駆動信号Ｓ２のタイミングでワード線Ｗを駆動す
るよう動作する。またセンスアンプ駆動信号Ｓ３はセン
スアンプ２３に入力される。センスアンプ２３はこのセ
ンスアンプ駆動信号Ｓ３に応じアクティブ状態になる。
なお、図９においてＢはビット線を、Ｃはセルプレート
をそれぞれ示す。またＲＯＷ系コントロール回路１５
は、ワード線の立ち上げからセンス動作までの一連の処
理が済んだ後の所定の時刻に、リセット信号Ｓ４を、ク
ロック発生回路１３に出力してクロック発生回路１３を
リセットする。クロック発生回路１３がリセットされる
とＲＯＷ系コントロール回路１５が全てリセットされ
る。このように現行のフィールドメモリやラインメモリ
では、ワード線の立ち上げ、センスアンプをアクティブ
にすること等のタイミングを全て半導体メモリ装置内部
で生成される信号で制御しているので、外部からセンス
アンプやワード線がアクティブになる時間を制御するこ
とは出来ない。したがって、ロングサイクル試験は実施
出来なかった。
【０００８】クロックを内部で発生する型の半導体メモ
リ装置であってもロングサイクル試験を可能にする方法
とその実施に好適な新規な構造の半導体メモリ装置の実
現が望まれる。
リ装置であってもロングサイクル試験を可能にする方法
とその実施に好適な新規な構造の半導体メモリ装置の実
現が望まれる。
【０００９】
【課題を解決するための手段】そこで、この発明によれ
ば、クロック発生手段および制御手段を内蔵し、前記ク
ロック発生手段は、動作要求信号に応じてクロックを発
生しかつ前記制御手段から出力されるリセット信号に応
じて該クロックを停止する構成となっており、前記制御
手段は、前記クロックが発生されている間、半導体メモ
リ装置の基本動作を実行させかつ前記クロック発生後の
所定時に前記リセット信号を出力する構成となっている
半導体メモリ装置に対し、所定のテストを行なう際に次
の様な方法をとる。テストモード信号を外部より入力す
るための第１の端子と、テスト用クロックを外部より入
力するための第２の端子と、前記テストモード信号が入
力された場合は前記クロック発生手段からのクロックの
代わりに前記テスト用クロックを前記制御手段に供給す
るクロック選択手段とを予め設けておく。そして、前記
所定のテストを実施する際は、前記第１の端子に前記テ
ストモード信号を入力すると共に、前記第２の端子に、
前記テスト用クロックとして、半導体メモリ装置に異常
があった場合の該異常が前記基本動作中に反映される程
度に、前記基本動作の動作時間を通常に比べて延長させ
得るクロックを入力する。
ば、クロック発生手段および制御手段を内蔵し、前記ク
ロック発生手段は、動作要求信号に応じてクロックを発
生しかつ前記制御手段から出力されるリセット信号に応
じて該クロックを停止する構成となっており、前記制御
手段は、前記クロックが発生されている間、半導体メモ
リ装置の基本動作を実行させかつ前記クロック発生後の
所定時に前記リセット信号を出力する構成となっている
半導体メモリ装置に対し、所定のテストを行なう際に次
の様な方法をとる。テストモード信号を外部より入力す
るための第１の端子と、テスト用クロックを外部より入
力するための第２の端子と、前記テストモード信号が入
力された場合は前記クロック発生手段からのクロックの
代わりに前記テスト用クロックを前記制御手段に供給す
るクロック選択手段とを予め設けておく。そして、前記
所定のテストを実施する際は、前記第１の端子に前記テ
ストモード信号を入力すると共に、前記第２の端子に、
前記テスト用クロックとして、半導体メモリ装置に異常
があった場合の該異常が前記基本動作中に反映される程
度に、前記基本動作の動作時間を通常に比べて延長させ
得るクロックを入力する。
【００１０】また、次のようにしても良い。テストモー
ド信号を外部より入力するための第１の端子と、前記テ
ストモード信号が入力された場合に有効になり、半導体
装置に異常があった場合に該異常が前記基本動作に反映
される程度に前記基本動作の動作時間を通常に比べて延
長し得るよう、前記リセット信号が前記クロック発生手
段へ到達する時間を遅延させる遅延手段とを予め設けて
おく。そして、前記所定のテストを実施する際は、前記
第１の端子に前記テストモード信号を入力する。
ド信号を外部より入力するための第１の端子と、前記テ
ストモード信号が入力された場合に有効になり、半導体
装置に異常があった場合に該異常が前記基本動作に反映
される程度に前記基本動作の動作時間を通常に比べて延
長し得るよう、前記リセット信号が前記クロック発生手
段へ到達する時間を遅延させる遅延手段とを予め設けて
おく。そして、前記所定のテストを実施する際は、前記
第１の端子に前記テストモード信号を入力する。
【００１１】これら方法によれば、内部でクロックを発
生する型の半導体メモリ装置においても、基本動作をロ
ングサイクルで行なわせることができる。そのためロン
グサイクル動作でないと発現しない故障もこの動作中に
現れるようになるので、内部でクロックを発生する型の
半導体メモリ装置に対し所望のテスト、例えばビット線
とセルプレートとの間のショートテスト等が行なえる。
生する型の半導体メモリ装置においても、基本動作をロ
ングサイクルで行なわせることができる。そのためロン
グサイクル動作でないと発現しない故障もこの動作中に
現れるようになるので、内部でクロックを発生する型の
半導体メモリ装置に対し所望のテスト、例えばビット線
とセルプレートとの間のショートテスト等が行なえる。
【００１２】また、請求項８で主張のこの発明の半導体
メモリ装置によれば、所定のクロック発生手段および制
御手段を具え、かつ、所定の第１の端子、第２の端子お
よびクロック選択手段を具えたことを特徴とする。さら
に請求項９で主張のこの発明の半導体装置によれば、所
定のクロック発生手段および制御手段を具え、かつ、所
定の第１の端子、遅延手段およびリセット信号選択手段
を具えたことを特徴とする。これら半導体メモリ装置の
発明によれば、内部でクロックを発生する型の半導体メ
モリ装置であるにもかかわらずロングサイクル試験が可
能な半導体メモリ装置が実現される。
メモリ装置によれば、所定のクロック発生手段および制
御手段を具え、かつ、所定の第１の端子、第２の端子お
よびクロック選択手段を具えたことを特徴とする。さら
に請求項９で主張のこの発明の半導体装置によれば、所
定のクロック発生手段および制御手段を具え、かつ、所
定の第１の端子、遅延手段およびリセット信号選択手段
を具えたことを特徴とする。これら半導体メモリ装置の
発明によれば、内部でクロックを発生する型の半導体メ
モリ装置であるにもかかわらずロングサイクル試験が可
能な半導体メモリ装置が実現される。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明の
半導体メモリ装置のテスト方法および半導体メモリ装置
のいくつかの実施の形態について併せて説明する。なお
説明に用いる各図はこの発明を理解出来る程度に各構成
成分の寸法、形状および配置関係を概略的に示してあ
る。また、各図において同様な構成成分については同一
の番号を付して示しその重複する説明を省略する。
半導体メモリ装置のテスト方法および半導体メモリ装置
のいくつかの実施の形態について併せて説明する。なお
説明に用いる各図はこの発明を理解出来る程度に各構成
成分の寸法、形状および配置関係を概略的に示してあ
る。また、各図において同様な構成成分については同一
の番号を付して示しその重複する説明を省略する。
【００１４】１．第１の実施の形態 図１は第１の実施の形態の説明図である。ちょうど請求
項８に記載の発明に係る半導体装置の一構成例に相当す
るブロック図である。この半導体メモリ装置はアービタ
ー１１、クロック発生手段としてのクロック発生回路１
３および制御手段としてのＲＯＷ系コントロール回路１
５を従来と同様に具える。さらに、この半導体メモリ装
置は、第１の端子３１、第２の端子３３およびクロック
選択手段３５を具える。この第１の端子３１は、所定の
テストを行なう際にテストモード信号Ｓｔを外部より入
力するための端子である。また第２の端子３３は所定の
テストを行なう際にテスト用クロックＣＫｔを外部から
入力するための端子である。なおテスト用クロックＣＫ
ｔとは、この半導体メモリ装置に異常があった場合に該
異常がこの半導体装置の基本動作中に反映される程度に
基本動作の動作時間を通常に比べて延長させるクロック
である。このテスト用クロックは、たとえば通常時のク
ロックＣＫに比べて低周波数のクロックにより構成出来
る。なおテスト用クロックの周波数をどの程度とするか
はテスト内容などを考慮し決めれば良い。またクロック
選択手段３５は、これにテストモード信号Ｓｔが入力さ
れた場合はクロック発生手段１３からのクロックＣＫの
代わりにテスト用クロックＣＫｔをＲＯＷ系コントロー
ル回路１５に供給し、テストモード信号Ｓｔが入力され
ない場合はクロック発生手段１３で発生されたクロック
ＣＫをそのままＲＯＷ系コントロール回路１５に供給す
る。このクロック選択手段３５は公知の回路で構成出来
る。
項８に記載の発明に係る半導体装置の一構成例に相当す
るブロック図である。この半導体メモリ装置はアービタ
ー１１、クロック発生手段としてのクロック発生回路１
３および制御手段としてのＲＯＷ系コントロール回路１
５を従来と同様に具える。さらに、この半導体メモリ装
置は、第１の端子３１、第２の端子３３およびクロック
選択手段３５を具える。この第１の端子３１は、所定の
テストを行なう際にテストモード信号Ｓｔを外部より入
力するための端子である。また第２の端子３３は所定の
テストを行なう際にテスト用クロックＣＫｔを外部から
入力するための端子である。なおテスト用クロックＣＫ
ｔとは、この半導体メモリ装置に異常があった場合に該
異常がこの半導体装置の基本動作中に反映される程度に
基本動作の動作時間を通常に比べて延長させるクロック
である。このテスト用クロックは、たとえば通常時のク
ロックＣＫに比べて低周波数のクロックにより構成出来
る。なおテスト用クロックの周波数をどの程度とするか
はテスト内容などを考慮し決めれば良い。またクロック
選択手段３５は、これにテストモード信号Ｓｔが入力さ
れた場合はクロック発生手段１３からのクロックＣＫの
代わりにテスト用クロックＣＫｔをＲＯＷ系コントロー
ル回路１５に供給し、テストモード信号Ｓｔが入力され
ない場合はクロック発生手段１３で発生されたクロック
ＣＫをそのままＲＯＷ系コントロール回路１５に供給す
る。このクロック選択手段３５は公知の回路で構成出来
る。
【００１５】この図１を参照して説明した半導体メモリ
装置は、テストモード信号Ｓｔが例えば「Ｌ」の状態で
通常の動作すなわち図８〜図１０を参照して説明した基
本動作をする。これに対し、テストモード信号Ｓｔが
「Ｈ」の状態（ここではこの状態が、「テストモード信
号が入力された場合」に当たるものとする。以下同
様。）になると、半導体メモリ装置をテスト状態にでき
る。このテスト状態の動作を図１に加え、図２のタイム
チャートを参照して説明する。テスト状態ではクロック
選択手段３５は、テスト用クロックＣＫｔをＲＯＷ系コ
ントロール回路１５に供給する。テスト用クロックＣＫ
ｔに応じＲＯＷ系コントロール回路１５は半導体メモリ
装置に基本動作を行なわせる。すなわち、ワード線の立
ち上げとかセンスアンプをアクティブにする等の動作を
行なわせる。またＲＯＷ系コントロール回路１５はテス
ト用クロックＣＫｔが発生された後の所定時刻に通常動
作時と同様にリセット信号Ｓ４をクロック発生回路１３
に対し発生する。するとクロック発生回路１３自体はク
ロックＣＫの発生を停止する。しかし、半導体メモリ装
置はテスト状態であるので、クロック発生回路１３とＲ
ＯＷ系コントロール回路１５との間は非接続状態である
から、リセット信号Ｓ４はＲＯＷ系コントロール回路１
５には影響しない。テスト状態ではＲＯＷ系コントロー
ル回路１５は、テスト用クロックＣＫｔが「Ｌ」レベル
に落ちない限りリセットされないのである。したがっ
て、テスト用クロックＣＫｔが「Ｌ」レベルに落ちない
限り、センスアンプの状態はアクティブな状態に保持さ
れる。そのため、ビット線とセルプレートとの間でもし
ショートが生じていた場合はＶｃｃ／２レベル端子のレ
ベルに変化が現れるまでそのモニタをすることが可能に
なる。よってロングサイクル試験が行なえる。なお、試
験内容はビット線とセルプレートとの間でのショートの
有無に限られない。基本動作に異常が反映されるもので
あれば、種々の試験ができる（以下の各実施の形態にお
いて同じ）。例えば、ワード線駆動信号として一般に２
Ｖｃｃ近いレベルまで昇圧されたレベルの信号を用い
る。そのため昇圧回路が半導体メモリ装置には内蔵され
る。この昇圧回路の性能試験例えば昇圧レベルがロング
サイクルでも維持されるか否かなどの性能試験も行なえ
る。
装置は、テストモード信号Ｓｔが例えば「Ｌ」の状態で
通常の動作すなわち図８〜図１０を参照して説明した基
本動作をする。これに対し、テストモード信号Ｓｔが
「Ｈ」の状態（ここではこの状態が、「テストモード信
号が入力された場合」に当たるものとする。以下同
様。）になると、半導体メモリ装置をテスト状態にでき
る。このテスト状態の動作を図１に加え、図２のタイム
チャートを参照して説明する。テスト状態ではクロック
選択手段３５は、テスト用クロックＣＫｔをＲＯＷ系コ
ントロール回路１５に供給する。テスト用クロックＣＫ
ｔに応じＲＯＷ系コントロール回路１５は半導体メモリ
装置に基本動作を行なわせる。すなわち、ワード線の立
ち上げとかセンスアンプをアクティブにする等の動作を
行なわせる。またＲＯＷ系コントロール回路１５はテス
ト用クロックＣＫｔが発生された後の所定時刻に通常動
作時と同様にリセット信号Ｓ４をクロック発生回路１３
に対し発生する。するとクロック発生回路１３自体はク
ロックＣＫの発生を停止する。しかし、半導体メモリ装
置はテスト状態であるので、クロック発生回路１３とＲ
ＯＷ系コントロール回路１５との間は非接続状態である
から、リセット信号Ｓ４はＲＯＷ系コントロール回路１
５には影響しない。テスト状態ではＲＯＷ系コントロー
ル回路１５は、テスト用クロックＣＫｔが「Ｌ」レベル
に落ちない限りリセットされないのである。したがっ
て、テスト用クロックＣＫｔが「Ｌ」レベルに落ちない
限り、センスアンプの状態はアクティブな状態に保持さ
れる。そのため、ビット線とセルプレートとの間でもし
ショートが生じていた場合はＶｃｃ／２レベル端子のレ
ベルに変化が現れるまでそのモニタをすることが可能に
なる。よってロングサイクル試験が行なえる。なお、試
験内容はビット線とセルプレートとの間でのショートの
有無に限られない。基本動作に異常が反映されるもので
あれば、種々の試験ができる（以下の各実施の形態にお
いて同じ）。例えば、ワード線駆動信号として一般に２
Ｖｃｃ近いレベルまで昇圧されたレベルの信号を用い
る。そのため昇圧回路が半導体メモリ装置には内蔵され
る。この昇圧回路の性能試験例えば昇圧レベルがロング
サイクルでも維持されるか否かなどの性能試験も行なえ
る。
【００１６】２．第２の実施の形態 図３は第２の実施の形態の説明図である。ちょうど請求
項９に記載の発明に係る半導体装置の一構成例に相当す
るブロック図である。この半導体メモリ装置はアービタ
ー１１、クロック発生手段としてのクロック発生回路１
３および制御手段としてのＲＯＷ系コントロール回路１
５を従来と同様に具える。さらに、この半導体メモリ装
置は、第１の端子３１、遅延手段４１およびリセット信
号選択手段４３を具える。ここで第１の端子３１は、第
１の実施の形態のときと同様のもので、所定のテストを
行なう際にテストモード信号Ｓｔを外部より入力するた
めの端子である。また遅延手段４１は、ＲＯＷ系コント
ロール回路１５から発生されるリセット信号Ｓ４を遅延
させるものである。遅延手段４１での遅延量は、この半
導体装置に異常があった場合に該異常がこの半導体メモ
リ装置の基本動作に反映される程度に前記基本動作の動
作時間を通常に比べて延長し得るよう、リセット信号Ｓ
４のクロック発生手段１３への到達時間を遅延できる量
とする。もちろん目的の時間より長くしても良い。ま
た、リセット信号選択手段４３は、テストモード信号Ｓ
ｔが入力された場合は遅延手段４１から出力されるリセ
ット信号Ｓｄを、そうでない場合はＲＯＷ系コントロー
ル回路１５から出力されるリセット信号Ｓ４を、クロッ
ク発生回路１３に出力するものである。これら遅延手段
４１、リセット信号選択手段４３は従来公知の回路で構
成出来る。
項９に記載の発明に係る半導体装置の一構成例に相当す
るブロック図である。この半導体メモリ装置はアービタ
ー１１、クロック発生手段としてのクロック発生回路１
３および制御手段としてのＲＯＷ系コントロール回路１
５を従来と同様に具える。さらに、この半導体メモリ装
置は、第１の端子３１、遅延手段４１およびリセット信
号選択手段４３を具える。ここで第１の端子３１は、第
１の実施の形態のときと同様のもので、所定のテストを
行なう際にテストモード信号Ｓｔを外部より入力するた
めの端子である。また遅延手段４１は、ＲＯＷ系コント
ロール回路１５から発生されるリセット信号Ｓ４を遅延
させるものである。遅延手段４１での遅延量は、この半
導体装置に異常があった場合に該異常がこの半導体メモ
リ装置の基本動作に反映される程度に前記基本動作の動
作時間を通常に比べて延長し得るよう、リセット信号Ｓ
４のクロック発生手段１３への到達時間を遅延できる量
とする。もちろん目的の時間より長くしても良い。ま
た、リセット信号選択手段４３は、テストモード信号Ｓ
ｔが入力された場合は遅延手段４１から出力されるリセ
ット信号Ｓｄを、そうでない場合はＲＯＷ系コントロー
ル回路１５から出力されるリセット信号Ｓ４を、クロッ
ク発生回路１３に出力するものである。これら遅延手段
４１、リセット信号選択手段４３は従来公知の回路で構
成出来る。
【００１７】この図３を参照して説明した半導体メモリ
装置は、テストモード信号Ｓｔが「Ｌ」の状態で通常の
動作すなわち図８〜図１０を参照して説明した基本動作
をする。これに対し、テストモード信号Ｓｔが「Ｈ」の
状態になると、テスト状態になる。このテスト状態の動
作を図３に加え、図４のタイムチャートを参照して説明
する。テストモードでは遅延手段４１の系が有効になる
ので、リセット信号Ｓ４がクロック発生回路１３に到達
するまでの時間が遅延手段４１に起因する遅延量Ｔｄ
（図４参照）だけ遅くなる。するとその分、ＲＯＷ系コ
ントロール回路１５がリセットされるまでの時間が延び
る。その結果、基本動作すなわちワード線の立ち上げと
かセンスアンプをアクティブにする等の動作の時間が延
長される。したがって、センスアンプの状態は通常時よ
り長い時間アクティブ状態に保持される。そのため、ビ
ット線とセルプレートとの間でもしショートが生じてい
た場合はＶｃｃ／２レベル端子のレベルに変化が現れる
までそのモニタをすることが可能になる。よってロング
サイクル試験が行なえる。
装置は、テストモード信号Ｓｔが「Ｌ」の状態で通常の
動作すなわち図８〜図１０を参照して説明した基本動作
をする。これに対し、テストモード信号Ｓｔが「Ｈ」の
状態になると、テスト状態になる。このテスト状態の動
作を図３に加え、図４のタイムチャートを参照して説明
する。テストモードでは遅延手段４１の系が有効になる
ので、リセット信号Ｓ４がクロック発生回路１３に到達
するまでの時間が遅延手段４１に起因する遅延量Ｔｄ
（図４参照）だけ遅くなる。するとその分、ＲＯＷ系コ
ントロール回路１５がリセットされるまでの時間が延び
る。その結果、基本動作すなわちワード線の立ち上げと
かセンスアンプをアクティブにする等の動作の時間が延
長される。したがって、センスアンプの状態は通常時よ
り長い時間アクティブ状態に保持される。そのため、ビ
ット線とセルプレートとの間でもしショートが生じてい
た場合はＶｃｃ／２レベル端子のレベルに変化が現れる
までそのモニタをすることが可能になる。よってロング
サイクル試験が行なえる。
【００１８】この第２の実施の形態の場合、第１の実施
の形態で必要であったテスト用クロック入力用端子３３
を不要に出来るので、その分チップサイズの縮小化、ま
たパッケージサイズの小型化が図れる。
の形態で必要であったテスト用クロック入力用端子３３
を不要に出来るので、その分チップサイズの縮小化、ま
たパッケージサイズの小型化が図れる。
【００１９】３．第３の実施の形態 この第３の実施の形態では、内部にてクロックが発生さ
れる型の半導体メモリ装置であってそのメモリセル群を
複数ブロックに分割してある半導体メモリ装置を構成す
る場合の好ましい形態を説明する。図５はその説明に供
するブロック図である。
れる型の半導体メモリ装置であってそのメモリセル群を
複数ブロックに分割してある半導体メモリ装置を構成す
る場合の好ましい形態を説明する。図５はその説明に供
するブロック図である。
【００２０】半導体メモリ装置のメモリセル群が複数ブ
ロックに分割されている場合はそれぞれのブロックに対
し所定のテストをする必要がある。ところが、フィール
ドメモリやラインメモリ等では基本的にシリアルアクセ
スしか出来ないので、各ブロックをテストする場合は各
ブロックに相当するアドレスまで装置内部のアドレスカ
ウンタを一々（いちいち）インクリメントする必要があ
る。したがって、第１および第２の実施の形態の構成の
ままでは、全アドレスに対しロングサイクル試験を行な
わなければならないのでテスト時間が膨大になる。そこ
で、この第３の実施の形態では、メモリセル群を複数ブ
ロックに分割してある半導体メモリ装置を構成する場
合、図５に示したように、装置内部に設けられるブロッ
ク選択手段５１に接続された端子であって、複数ブロッ
ク（図５ではブロック１〜４）のうちの任意のブロック
を選択するためのブロック選択信号を外部より入力する
ための端子５３ａ〜５３ｄを、予め設けておく。ただ
し、テストモード信号入力用の第１の端子３１も設けて
おく。ここで、ブロック選択手段５１は、テストモード
信号Ｓｔが入力された場合は端子５３ａ〜５３ｄからの
ブロック選択信号を有効とし、そうでない場合はＲＯＷ
アドレスカウンタ５５から出力されるアドレスデータの
うちのブロック指定ビット（図５ではＡ８，Ａ９）の信
号を有効とするものである。この第３の実施の形態の場
合では、所定のテストを実施する際は、端子５３ａ〜５
３ｄからブロック選択信号を順次に入力して所定のテス
トをブロック単位で行なう。なお、ここではブロツク選
択信号を外部から入力するための端子を４個としてい
る。これは、単に図５に例示のブロック１〜ブロック４
を１対１で選択する例を考えたためにすぎず、なんら発
明を限定するものではない。
ロックに分割されている場合はそれぞれのブロックに対
し所定のテストをする必要がある。ところが、フィール
ドメモリやラインメモリ等では基本的にシリアルアクセ
スしか出来ないので、各ブロックをテストする場合は各
ブロックに相当するアドレスまで装置内部のアドレスカ
ウンタを一々（いちいち）インクリメントする必要があ
る。したがって、第１および第２の実施の形態の構成の
ままでは、全アドレスに対しロングサイクル試験を行な
わなければならないのでテスト時間が膨大になる。そこ
で、この第３の実施の形態では、メモリセル群を複数ブ
ロックに分割してある半導体メモリ装置を構成する場
合、図５に示したように、装置内部に設けられるブロッ
ク選択手段５１に接続された端子であって、複数ブロッ
ク（図５ではブロック１〜４）のうちの任意のブロック
を選択するためのブロック選択信号を外部より入力する
ための端子５３ａ〜５３ｄを、予め設けておく。ただ
し、テストモード信号入力用の第１の端子３１も設けて
おく。ここで、ブロック選択手段５１は、テストモード
信号Ｓｔが入力された場合は端子５３ａ〜５３ｄからの
ブロック選択信号を有効とし、そうでない場合はＲＯＷ
アドレスカウンタ５５から出力されるアドレスデータの
うちのブロック指定ビット（図５ではＡ８，Ａ９）の信
号を有効とするものである。この第３の実施の形態の場
合では、所定のテストを実施する際は、端子５３ａ〜５
３ｄからブロック選択信号を順次に入力して所定のテス
トをブロック単位で行なう。なお、ここではブロツク選
択信号を外部から入力するための端子を４個としてい
る。これは、単に図５に例示のブロック１〜ブロック４
を１対１で選択する例を考えたためにすぎず、なんら発
明を限定するものではない。
【００２１】この第３の実施の形態の場合、内部にてク
ロックが発生される型の半導体メモリ装置であって、そ
のメモリセル群を複数ブロックに分割してある半導体メ
モリ装置の場合であっても、外部からテスト対象ブロッ
クを指定できる。よって全アドレスを選択する必要がな
いのでテスト時間の短縮が図れる。
ロックが発生される型の半導体メモリ装置であって、そ
のメモリセル群を複数ブロックに分割してある半導体メ
モリ装置の場合であっても、外部からテスト対象ブロッ
クを指定できる。よって全アドレスを選択する必要がな
いのでテスト時間の短縮が図れる。
【００２２】４．第４の実施の形態 第３の実施の形態では外部からブロック選択信号を入力
する端子を設けブロック単位でのテストを可能にしてい
た。これに対しこの第４の実施の形態の半導体メモリ装
置は図６を参照して以下に説明するような構成をとる。
先ず、第１〜第３の実施の形態同様テストモード信号入
力用の第１の端子３１を設ける。さらにブロック選択用
アドレスカウンタ６１と、カウンタ選択手段６３とを内
部に設ける。ブロック選択用アドレスカウンタ６１は、
半導体メモリ装置内部に備わるＲＯＷアドレスカウンタ
５５に入力されるインクリメント信号ＩＮＣによって駆
動されるカウンタである。カウンタ選択手段６３は、テ
ストモード信号Ｓｔが入力された場合はブロック選択用
アドレスカウンタ６１の動作を有効とし、そうでない場
合はアドレスカウンタ５５の動作を有効とするものであ
る。詳細にはこの場合のカウンタ選択手段６３は、テス
トモード信号Ｓｔが入力された場合はブロック選択用ア
ドレスカウンタ６１の出力を有効とし、そうでない場合
はＲＯＷアドレスカウンタ５５におけるブロック指定ビ
ット（図６ではＡ８，Ａ９）の出力を有効とする。
する端子を設けブロック単位でのテストを可能にしてい
た。これに対しこの第４の実施の形態の半導体メモリ装
置は図６を参照して以下に説明するような構成をとる。
先ず、第１〜第３の実施の形態同様テストモード信号入
力用の第１の端子３１を設ける。さらにブロック選択用
アドレスカウンタ６１と、カウンタ選択手段６３とを内
部に設ける。ブロック選択用アドレスカウンタ６１は、
半導体メモリ装置内部に備わるＲＯＷアドレスカウンタ
５５に入力されるインクリメント信号ＩＮＣによって駆
動されるカウンタである。カウンタ選択手段６３は、テ
ストモード信号Ｓｔが入力された場合はブロック選択用
アドレスカウンタ６１の動作を有効とし、そうでない場
合はアドレスカウンタ５５の動作を有効とするものであ
る。詳細にはこの場合のカウンタ選択手段６３は、テス
トモード信号Ｓｔが入力された場合はブロック選択用ア
ドレスカウンタ６１の出力を有効とし、そうでない場合
はＲＯＷアドレスカウンタ５５におけるブロック指定ビ
ット（図６ではＡ８，Ａ９）の出力を有効とする。
【００２３】この第４の実施の形態の半導体メモリ装置
では、テストモード信号Ｓｔが入力された状態において
インクリメント信号が入力されると、インクリメント動
作ごとにブロック選択用カウンタ６１のデータが１づつ
更新される。すなわちアドレスデータにおけるブロック
選択ビットに相当するビットＡ８，Ａ９がインクリメン
ト信号に応じ更新される。したがって、テストモード時
には、インクリメント信号が到来するごとに、指定ブロ
ックが順次に変更されるようになる。したがって、テス
トモード時には各ブロックをシーケンシャルにテストで
きる。またこの第４の実施の形態の場合は、第３の実施
の形態において設けていた外部からブロック選択信号を
入力する端子５３ａ〜５３ｄを不要とできるので、その
分チップの縮小化、パッケージの小型化が図れる。な
お、ここでは複数ブロックをシーケンシャルにアクセス
する例を説明した。しかし、複数ブロックの選択順は他
の好適な順序とできる。
では、テストモード信号Ｓｔが入力された状態において
インクリメント信号が入力されると、インクリメント動
作ごとにブロック選択用カウンタ６１のデータが１づつ
更新される。すなわちアドレスデータにおけるブロック
選択ビットに相当するビットＡ８，Ａ９がインクリメン
ト信号に応じ更新される。したがって、テストモード時
には、インクリメント信号が到来するごとに、指定ブロ
ックが順次に変更されるようになる。したがって、テス
トモード時には各ブロックをシーケンシャルにテストで
きる。またこの第４の実施の形態の場合は、第３の実施
の形態において設けていた外部からブロック選択信号を
入力する端子５３ａ〜５３ｄを不要とできるので、その
分チップの縮小化、パッケージの小型化が図れる。な
お、ここでは複数ブロックをシーケンシャルにアクセス
する例を説明した。しかし、複数ブロックの選択順は他
の好適な順序とできる。
【００２４】
【発明の効果】上述した説明から明らかなようにこの出
願の第１の発明である半導体メモリ装置のテスト方法に
よれば、動作要求信号に応じてクロックを発生しかつ制
御手段から出力されるリセット信号に応じて該クロック
を停止するクロック発生手段と、前記クロックが発生さ
れている間、半導体メモリ装置の基本動作を実行させか
つ前記クロック発生後の所定時に前記リセット信号を出
力する制御手段とを具える半導体メモリ装置に、所定
の第１の端子と、所定の第２の端子と、所定のクロ
ック選択手段とを予め設けておく。そして、所定のテス
トを実施する際は、前記第１の端子に前記テストモード
信号を入力すると共に、前記第２の端子に、前記テスト
用クロックとして、半導体メモリ装置に異常があった場
合の該異常が前記基本動作中に反映される程度に、前記
基本動作の動作時間を通常に比べて延長させ得るクロッ
クを入力する。また、第２の発明である半導体装置のテ
スト方法によれば、上記およびの代わりに、所定の
遅延手段を予め設けておく。そして、前記所定のテスト
を実施する際は、前記第１の端子に前記テストモード信
号を入力する。
願の第１の発明である半導体メモリ装置のテスト方法に
よれば、動作要求信号に応じてクロックを発生しかつ制
御手段から出力されるリセット信号に応じて該クロック
を停止するクロック発生手段と、前記クロックが発生さ
れている間、半導体メモリ装置の基本動作を実行させか
つ前記クロック発生後の所定時に前記リセット信号を出
力する制御手段とを具える半導体メモリ装置に、所定
の第１の端子と、所定の第２の端子と、所定のクロ
ック選択手段とを予め設けておく。そして、所定のテス
トを実施する際は、前記第１の端子に前記テストモード
信号を入力すると共に、前記第２の端子に、前記テスト
用クロックとして、半導体メモリ装置に異常があった場
合の該異常が前記基本動作中に反映される程度に、前記
基本動作の動作時間を通常に比べて延長させ得るクロッ
クを入力する。また、第２の発明である半導体装置のテ
スト方法によれば、上記およびの代わりに、所定の
遅延手段を予め設けておく。そして、前記所定のテスト
を実施する際は、前記第１の端子に前記テストモード信
号を入力する。
【００２５】これら方法によれば、基本動作をロングサ
イクルで行なわせることができる。そのため内部でクロ
ックを発生する型の半導体メモリ装置に対しロングサイ
クル試験を実施できるので、例えばビット線とセルプレ
ートとの間のショートテスト等が行なえる。
イクルで行なわせることができる。そのため内部でクロ
ックを発生する型の半導体メモリ装置に対しロングサイ
クル試験を実施できるので、例えばビット線とセルプレ
ートとの間のショートテスト等が行なえる。
【００２６】また、この出願の半導体メモリ装置によれ
ば、内部でクロックを発生する型の半導体メモリ装置で
あるにもかかわらずロングサイクル試験が可能な半導体
メモリ装置が実現される。
ば、内部でクロックを発生する型の半導体メモリ装置で
あるにもかかわらずロングサイクル試験が可能な半導体
メモリ装置が実現される。
【図１】第１の実施の形態の説明図であり、半導体メモ
リ装置の発明の第１の構成例を示すブロック図である。
リ装置の発明の第１の構成例を示すブロック図である。
【図２】第１の実施の形態の説明図であり、図１に示し
た半導体メモリ装置のテストモード時の動作を示すタイ
ムチャートである。
た半導体メモリ装置のテストモード時の動作を示すタイ
ムチャートである。
【図３】第２の実施の形態の説明図であり、半導体メモ
リ装置の発明の第２の構成例を示すブロック図である。
リ装置の発明の第２の構成例を示すブロック図である。
【図４】第２の実施の形態の説明図であり、図３に示し
た半導体メモリ装置のテストモード時の動作を示すタイ
ムチャートである。
た半導体メモリ装置のテストモード時の動作を示すタイ
ムチャートである。
【図５】第３の実施の形態の説明図であり、半導体メモ
リ装置の発明の第３の構成例を示すブロック図である。
リ装置の発明の第３の構成例を示すブロック図である。
【図６】第４の実施の形態の説明図であり、半導体メモ
リ装置の発明の第４の構成例を示すブロック図である。
リ装置の発明の第４の構成例を示すブロック図である。
【図７】課題の説明図（その１）であり、ビット線とセ
ルプレートとがショートしていた場合のセルプレートの
レベル変化を説明する図である。
ルプレートとがショートしていた場合のセルプレートの
レベル変化を説明する図である。
【図８】課題の説明図（その２）であり、内部でクロッ
クを発生する型の従来の半導体メモリ装置の要部説明図
である。
クを発生する型の従来の半導体メモリ装置の要部説明図
である。
【図９】課題の説明図（その３）であり、半導体メモリ
のメモリセル群周辺を示した図である。
のメモリセル群周辺を示した図である。
【図１０】課題の説明図（その４）であり、図８に示し
た半導体メモリ装置の動作説明図である。
た半導体メモリ装置の動作説明図である。
１１：アービター １３：クロック発生回路（クロック発生手段） １５：ＲＯＷ系コントロール回路（制御手段） ３１：第１の端子 ３３：第２の端子 ３５：クロック選択手段 ４１：遅延手段 ４３：リセット信号選択手段 ５１：ブロック選択手段 ５３ａ〜５３ｄ：ブロック選択信号を外部より入力する
ための端子 ５５：ＲＯＷアドレスカウンタ ６１：ブロック選択用アドレスカウンタ ６３：カウンタ選択手段
ための端子 ５５：ＲＯＷアドレスカウンタ ６１：ブロック選択用アドレスカウンタ ６３：カウンタ選択手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｇ１１Ｃ 11/34 ３７１Ａ 21/822 Ｈ０１Ｌ 27/04 Ｔ 27/10 ３１１
Claims (13)
- 【請求項１】 クロック発生手段および制御手段を内蔵
し、前記クロック発生手段は、動作要求信号に応じてク
ロックを発生しかつ前記制御手段から出力されるリセッ
ト信号に応じて該クロックを停止する構成となってお
り、前記制御手段は、前記クロックが発生されている
間、半導体メモリ装置の基本動作を実行させかつ前記ク
ロック発生後の所定時に前記リセット信号を出力する構
成となっている半導体メモリ装置に対し、所定のテスト
を行なう方法において、 テストモード信号を外部より入力するための第１の端子
と、 テスト用クロックを外部より入力するための第２の端子
と、 前記テストモード信号が入力された場合は前記クロック
発生手段からのクロックの代わりに前記テスト用クロッ
クを前記制御手段に供給するクロック選択手段とを予め
設けておき、 前記所定のテストを実施する際は、前記第１の端子に前
記テストモード信号を入力すると共に、前記第２の端子
に、前記テスト用クロックとして、半導体メモリ装置に
異常があった場合の該異常が前記基本動作中に反映され
る程度に、前記基本動作の動作時間を通常に比べて延長
させ得るクロックを入力することを特徴とする半導体メ
モリ装置のテスト方法。 - 【請求項２】 クロック発生手段および制御手段を内蔵
し、前記クロック発生手段は、動作要求信号に応じてク
ロックを発生しかつ前記制御手段から出力されるリセッ
ト信号に応じて該クロックを停止する構成となってお
り、前記制御手段は、前記クロックが発生されている
間、半導体メモリ装置の基本動作を実行させかつ前記ク
ロック発生後の所定時に前記リセット信号を出力する構
成となっている半導体メモリ装置に対し、所定のテスト
を行なう方法において、 テストモード信号を外部より入力するための第１の端子
と、 前記テストモード信号が入力された場合に有効になり、
半導体メモリ装置に異常があった場合に該異常が前記基
本動作に反映される程度に前記基本動作の動作時間を通
常に比べて延長し得るよう、前記リセット信号が前記ク
ロック発生手段へ到達する時間を遅延させる遅延手段と
を予め設けておき、 前記所定のテストを実施する際は、前記第１の端子に前
記テストモード信号を入力することを特徴とする半導体
メモリ装置のテスト方法。 - 【請求項３】 請求項１または２に記載の半導体メモリ
装置のテスト方法において、 前記半導体メモリ装置が、そのメモリセル群を複数ブロ
ックに分割してあるものの場合、 該半導体メモリ装置内部に備わる前記複数ブロックの選
択手段に対し前記複数ブロックのうちの任意のブロック
を選択するためのブロック選択信号を外部より入力する
ための端子を予め設けておき、 前記所定のテストを実施する際は該端子からブロック選
択信号を順次に入力して該所定のテストをブロック単位
で行なうことを特徴とする半導体メモリ装置のテスト方
法。 - 【請求項４】 請求項１または２に記載の半導体メモリ
装置のテスト方法において、 前記半導体メモリ装置が、そのメモリセル群を複数ブロ
ックに分割してあるものの場合、 該半導体メモリ装置内部に備わるアドレスカウンタに入
力されるインクリメント信号によって駆動されるブロッ
ク選択用アドレスカウンタと、 前記テストモード信号が入力された場合は前記ブロック
選択用アドレスカウンタの動作を有効とし、そうでない
場合は前記アドレスカウンタの動作を有効とする、カウ
ンタ選択手段とを予め設けておき、 前記所定のテストを実施する際は前記第１の端子にテス
トモード信号を入力しかつ前記インクリメント信号によ
ってテスト対象ブロックを自動的に指定してゆくことを
特徴とする半導体メモリ装置のテスト方法。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体メモリ装置のテスト方法において、 前記半導体メモリ装置がシリアルアクセスメモリである
ことを特徴とする半導体メモリ装置のテスト方法。 - 【請求項６】 請求項５に記載の半導体メモリ装置のテ
スト方法において、 前記シリアルアクセスメモリがフィールドメモリまたは
ラインメモリであることを特徴とする半導体メモリ装置
のテスト方法。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体メモリ装置のテスト方法において、 前記所定のテストを、ビット線とセルプレートとの間の
ショートの有無テストとし、 該テストの評価は、前記延長された基本動作の際のセル
プレート電位の変動具合に基づいて行なうことを特徴と
する半導体メモリ装置のテスト方法。 - 【請求項８】 クロック発生手段および制御手段を内蔵
し、前記クロック発生手段は、動作要求信号に応じてク
ロックを発生しかつ前記制御手段から出力されるリセッ
ト信号に応じて該クロックを停止する構成となってお
り、前記制御手段は前記クロックが発生されている間、
半導体メモリ装置の基本動作を実行させかつ前記クロッ
ク発生後の所定時に前記リセット信号を出力する構成と
なっている半導体メモリ装置において、 テストモード信号を外部より入力するための第１の端子
と、 半導体メモリ装置に異常があった場合に該異常が前記基
本動作中に反映される程度に前記基本動作の動作時間を
通常に比べて延長させるテスト用クロックを、外部より
入力するための第２の端子と、 前記テストモード信号が入力された場合は前記クロック
発生手段からのクロックの代わりに前記テスト用クロッ
クを前記制御手段に供給するクロック選択手段とを具え
たことを特徴とする半導体メモリ装置。 - 【請求項９】 クロック発生手段および制御手段を内蔵
し、前記クロック発生手段は、動作要求信号に応じてク
ロックを発生しかつ前記制御手段から出力されるリセッ
ト信号に応じて該クロックを停止する構成となってお
り、前記制御手段は、前記クロックが発生されている
間、半導体メモリ装置の基本動作を実行させかつ前記ク
ロック発生後の所定時に前記リセット信号を出力する構
成となっている半導体メモリ装置において、 テストモード信号を外部より入力するための第１の端子
と、 半導体メモリ装置に異常があった場合にそれが前記基本
動作中に反映される程度に前記基本動作の動作時間が通
常に比べて延長されるように、前記リセット信号の前記
クロック発生手段への到達時間を遅延させる遅延手段
と、 前記テストモード信号が入力された場合は前記遅延手段
から出力されるリセット信号を、そうでない場合は前記
制御手段から出力されるリセット信号を、前記クロック
発生手段に出力するリセット信号選択手段とを具えたこ
とを特徴とする半導体メモリ装置。 - 【請求項１０】 請求項８または９に記載の半導体メモ
リ装置において、 前記半導体メモリ装置は、そのメモリセル群を複数ブロ
ックに分割してあり、しかも、 該半導体メモリ装置内部に備わる前記複数ブロックの選
択手段に対し前記複数ブロックのうちの任意のブロック
を選択するためのブロック選択信号を外部より入力する
ための端子をさらに具えたことを特徴とする半導体メモ
リ装置。 - 【請求項１１】 請求項８または９に記載の半導体メモ
リ装置において、 前記半導体メモリ装置は、そのメモリセル群を複数ブロ
ックに分割してあり、しかも、 該半導体メモリ装置内部に備わるアドレスカウンタに入
力されるインクリメント信号によって駆動されるブロッ
ク選択用アドレスカウンタと、 前記テストモード信号が入力された場合は前記ブロック
選択用アドレスカウンタの動作を有効とし、そうでない
場合は前記アドレスカウンタの動作を有効とする、カウ
ンタ選択手段とをさらに具えたことを特徴とする半導体
メモリ装置。 - 【請求項１２】 請求項８〜１１のいずれか１項に記載
の半導体メモリ装置において、 前記半導体メモリ装置がシリアルアクセスメモリである
ことを特徴とする半導体メモリ装置。 - 【請求項１３】 請求項１２に記載の半導体メモリ装置
において、 前記シリアルアクセスメモリがフィールドメモリまたは
ラインメモリであることを特徴とする半導体メモリ装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23285196A JP3544073B2 (ja) | 1996-09-03 | 1996-09-03 | 半導体メモリ装置のテスト方法および半導体メモリ装置 |
| US08/796,388 US5805514A (en) | 1996-09-03 | 1997-02-04 | Method for testing a semiconductor memory device and a semiconductor memory device |
| EP97101876A EP0827157A3 (en) | 1996-09-03 | 1997-02-06 | Method and device for testing a semiconductor memory circuit |
| CN97118209A CN1176467A (zh) | 1996-09-03 | 1997-09-03 | 一种测试半导体存储器件的方法及一种半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23285196A JP3544073B2 (ja) | 1996-09-03 | 1996-09-03 | 半導体メモリ装置のテスト方法および半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079200A true JPH1079200A (ja) | 1998-03-24 |
| JP3544073B2 JP3544073B2 (ja) | 2004-07-21 |
Family
ID=16945814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23285196A Expired - Fee Related JP3544073B2 (ja) | 1996-09-03 | 1996-09-03 | 半導体メモリ装置のテスト方法および半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5805514A (ja) |
| EP (1) | EP0827157A3 (ja) |
| JP (1) | JP3544073B2 (ja) |
| CN (1) | CN1176467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339588A (ja) * | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の検査方法と半導体記憶装置 |
| JP2016085775A (ja) * | 2014-10-27 | 2016-05-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892729A (en) * | 1997-07-25 | 1999-04-06 | Lucent Technologies Inc. | Power savings for memory arrays |
| JP3262033B2 (ja) * | 1997-07-31 | 2002-03-04 | 日本電気株式会社 | 半導体記憶装置 |
| US6078637A (en) | 1998-06-29 | 2000-06-20 | Cypress Semiconductor Corp. | Address counter test mode for memory device |
| JP4125492B2 (ja) * | 2001-02-01 | 2008-07-30 | 株式会社日立製作所 | 半導体集積回路装置とテスト方法及び半導体集積回路装置の製造方法 |
| KR100557948B1 (ko) * | 2003-06-20 | 2006-03-10 | 주식회사 하이닉스반도체 | 메모리 장치의 테스트 방법 |
| KR100505709B1 (ko) | 2003-09-08 | 2005-08-03 | 삼성전자주식회사 | 상 변화 메모리 장치의 파이어링 방법 및 효율적인파이어링을 수행할 수 있는 상 변화 메모리 장치 |
| US20050273434A1 (en) * | 2004-04-18 | 2005-12-08 | Allen Lubow | System and method for managing security in a supply chain |
| CN104616694B (zh) * | 2010-12-06 | 2018-05-08 | 华邦电子股份有限公司 | 串行接口的快闪存储器装置的复位动作的执行方法 |
| CN103915119B (zh) * | 2013-07-11 | 2017-02-15 | 威盛电子股份有限公司 | 数据储存装置以及快闪存储器控制方法 |
| CN110120238B (zh) * | 2018-02-07 | 2021-07-23 | 联发科技股份有限公司 | 控制存储器的电路及相关的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5181205A (en) * | 1990-04-10 | 1993-01-19 | National Semiconductor Corporation | Short circuit detector circuit for memory arrays |
| US5519659A (en) * | 1993-10-01 | 1996-05-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having circuit for activating predetermined rows of memory cells upon detection of disturb refresh test |
| KR0122100B1 (ko) * | 1994-03-10 | 1997-11-26 | 김광호 | 스트레스회로를 가지는 반도체집적회로 및 그 스트레스전압공급방법 |
| JP3260583B2 (ja) * | 1995-04-04 | 2002-02-25 | 株式会社東芝 | ダイナミック型半導体メモリおよびそのテスト方法 |
| KR0152914B1 (ko) * | 1995-04-21 | 1998-12-01 | 문정환 | 반도체 메모리장치 |
| US5640509A (en) * | 1995-10-03 | 1997-06-17 | Intel Corporation | Programmable built-in self-test function for an integrated circuit |
-
1996
- 1996-09-03 JP JP23285196A patent/JP3544073B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-04 US US08/796,388 patent/US5805514A/en not_active Expired - Lifetime
- 1997-02-06 EP EP97101876A patent/EP0827157A3/en not_active Withdrawn
- 1997-09-03 CN CN97118209A patent/CN1176467A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339588A (ja) * | 2004-05-24 | 2005-12-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の検査方法と半導体記憶装置 |
| JP2016085775A (ja) * | 2014-10-27 | 2016-05-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3544073B2 (ja) | 2004-07-21 |
| CN1176467A (zh) | 1998-03-18 |
| EP0827157A2 (en) | 1998-03-04 |
| EP0827157A3 (en) | 1999-05-06 |
| US5805514A (en) | 1998-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0122099B1 (ko) | 라이트레이턴시제어기능을 가진 동기식 반도체메모리장치 | |
| US5638331A (en) | Burn-in test circuit and method in semiconductor memory device | |
| US7573778B2 (en) | Semiconductor memory device | |
| JPH07282577A (ja) | プログラム式自己リフレッシュ機能を備えたメモリ素子とそのためのテスト方法 | |
| JPH06333391A (ja) | 同期型半導体記憶装置 | |
| JP2007188633A (ja) | メモリアレイ試験回路 | |
| JP3544073B2 (ja) | 半導体メモリ装置のテスト方法および半導体メモリ装置 | |
| US20010054164A1 (en) | Semiconductor memory device allowing mounting of built-in self test circuit without addition of interface specification | |
| JP3189745B2 (ja) | 同期式半導体記憶装置 | |
| US6774655B2 (en) | Semiconductor device, method of testing the semiconductor device, and semiconductor integrated circuit | |
| JP2582518B2 (ja) | データ出力インピーダンス制御 | |
| KR100360738B1 (ko) | 반도체 회로 시험 방법 | |
| KR100214466B1 (ko) | 반도체 메모리의 셀프 번인회로 | |
| EP0456255B1 (en) | Dynamic memory device and method for screening the same | |
| US6167544A (en) | Method and apparatus for testing dynamic random access memory | |
| JP2001035194A (ja) | 半導体記憶装置 | |
| US6201746B1 (en) | Test method for high speed memory devices in which limit conditions for the clock are defined | |
| EP0424911A2 (en) | Memory system having self-testing function | |
| US6385104B2 (en) | Semiconductor memory device having a test mode decision circuit | |
| US7206237B2 (en) | Apparatus and method for testing a memory device with multiple address generators | |
| KR100524925B1 (ko) | 테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법 | |
| JP3022792B2 (ja) | 半導体集積回路装置 | |
| JP2616005B2 (ja) | 半導体メモリの組込み検査回路 | |
| US7339841B2 (en) | Test mode method and apparatus for internal memory timing signals | |
| KR19980083772A (ko) | 반도체 메모리 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040223 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040330 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040331 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |