JPH1055978A - 半導体素子の浅接合形成方法 - Google Patents
半導体素子の浅接合形成方法Info
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 従来の技術と同一のイオン注入条件と、同一
の後続層間絶縁膜平坦化のためのチューブ熱処理条件を
用いても、浅く電気的性質が優れた浅接合ソース／ドレ
イン接合領域を形成することができる半導体素子の浅接
合形成方法を提供すること。 【解決手段】 半導体基板に素子分離膜、ゲート酸化
膜、ゲート電極を形成し、半導体基板の活性領域に第１
絶縁膜を所定厚さに形成した後、活性領域に不純物イオ
ンの一定量を一定な注入エネルギーで注入して不純物イ
オン注入領域を形成し、第１絶縁膜を除去した後、半導
体基板を短時間急速熱処理し、全体表面上部に層間絶縁
膜の第２絶縁膜と平坦化層の第３絶縁膜を順に形成した
後、半導体基板をチューブ熱処理して不純物イオン注入
領域を浅接合のソース／ドレイン接合領域に形成する。
の後続層間絶縁膜平坦化のためのチューブ熱処理条件を
用いても、浅く電気的性質が優れた浅接合ソース／ドレ
イン接合領域を形成することができる半導体素子の浅接
合形成方法を提供すること。 【解決手段】 半導体基板に素子分離膜、ゲート酸化
膜、ゲート電極を形成し、半導体基板の活性領域に第１
絶縁膜を所定厚さに形成した後、活性領域に不純物イオ
ンの一定量を一定な注入エネルギーで注入して不純物イ
オン注入領域を形成し、第１絶縁膜を除去した後、半導
体基板を短時間急速熱処理し、全体表面上部に層間絶縁
膜の第２絶縁膜と平坦化層の第３絶縁膜を順に形成した
後、半導体基板をチューブ熱処理して不純物イオン注入
領域を浅接合のソース／ドレイン接合領域に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の浅接合
形成方法に関し、特にソース／ドレイン（ｓｏｕｒｃｅ
／ｄｒａｉｎ）接合領域を浅く形成するため、薄い厚さ
の絶縁膜を介して不純物イオン注入工程を行い、前記絶
縁膜を除去した後早い昇温速度で短時間急速熱処理して
欠陥の密度を大きく低減することにより、後続工程で平
坦化のためのチューブ熱処理の際のドーパント拡散を抑
えて浅接合のソース／ドレイン接合領域を形成するとと
もに、低い面抵抗及び接合漏洩電流を得て良質の超高集
積半導体素子を製造する技術に関するものである。
形成方法に関し、特にソース／ドレイン（ｓｏｕｒｃｅ
／ｄｒａｉｎ）接合領域を浅く形成するため、薄い厚さ
の絶縁膜を介して不純物イオン注入工程を行い、前記絶
縁膜を除去した後早い昇温速度で短時間急速熱処理して
欠陥の密度を大きく低減することにより、後続工程で平
坦化のためのチューブ熱処理の際のドーパント拡散を抑
えて浅接合のソース／ドレイン接合領域を形成するとと
もに、低い面抵抗及び接合漏洩電流を得て良質の超高集
積半導体素子を製造する技術に関するものである。
【０００２】
【従来の技術】一般に、半導体素子の超高集積化傾向に
伴いソース／ドレインの領域範囲も最少化されなければ
ならない。従来の技術によれば、ソース／ドレイン接合
部における浅接合の形成には、Ｐ形ドーパントの硼素や
弗化硼素イオンを注入する前に、硼素のチャネルリング
を抑えるために砒素、シリコンまたはゲルマニウムのよ
うな重いイオンを注入する先非晶質化（Ｐｒｅａｍｏｒ
ｐｈｉｚａｔｉｏｎ）方法が用いられたり、後続熱処理
温度や時間を減らす方法が用いられたりしていた。
伴いソース／ドレインの領域範囲も最少化されなければ
ならない。従来の技術によれば、ソース／ドレイン接合
部における浅接合の形成には、Ｐ形ドーパントの硼素や
弗化硼素イオンを注入する前に、硼素のチャネルリング
を抑えるために砒素、シリコンまたはゲルマニウムのよ
うな重いイオンを注入する先非晶質化（Ｐｒｅａｍｏｒ
ｐｈｉｚａｔｉｏｎ）方法が用いられたり、後続熱処理
温度や時間を減らす方法が用いられたりしていた。
【０００３】図１は、従来技術に従う半導体素子の浅接
合形成方法を示す断面図である。先ず、半導体基板４１
上部にエヌ−ウェル（Ｎ−ｗｅｌｌ）４３を形成する。
そして、エヌ−ウェル４３が形成された半導体基板４１
上部にフィールド酸化膜４５、ゲート酸化膜４７、ゲー
ト電極４９及び酸化膜スペーサー５１を順次形成する。
合形成方法を示す断面図である。先ず、半導体基板４１
上部にエヌ−ウェル（Ｎ−ｗｅｌｌ）４３を形成する。
そして、エヌ−ウェル４３が形成された半導体基板４１
上部にフィールド酸化膜４５、ゲート酸化膜４７、ゲー
ト電極４９及び酸化膜スペーサー５１を順次形成する。
【０００４】尚、半導体基板４１上部に形成された構造
物をマスクにしてイオン注入工程を行うことによりｐ+
ソース／ドレイン接合領域５３を形成する。この際の、
イオン注入工程はｐ+ ソース／ドレイン接合領域５３上
段に形成された残留酸化膜５９を介して行われる。
物をマスクにしてイオン注入工程を行うことによりｐ+
ソース／ドレイン接合領域５３を形成する。この際の、
イオン注入工程はｐ+ ソース／ドレイン接合領域５３上
段に形成された残留酸化膜５９を介して行われる。
【０００５】ここで、残留酸化膜５９はゲート電極４９
形成工程中のエッチング工程の際に、半導体基板４１の
損傷を防ぐために用いる熱酸化膜（Ｔｈｅｒｍａｌ Ｏ
ｘｉｄｅ）、又は酸化膜スペーサー５１形成工程後、残
留酸化膜で形成されたものである。
形成工程中のエッチング工程の際に、半導体基板４１の
損傷を防ぐために用いる熱酸化膜（Ｔｈｅｒｍａｌ Ｏ
ｘｉｄｅ）、又は酸化膜スペーサー５１形成工程後、残
留酸化膜で形成されたものである。
【０００６】この残留酸化膜５９はドーパントの硼素
（Ｂｏｒｏｎ）のチャネルリング現象（Ｃｈａｎｎｅｌ
ｉｎｇ ｅｆｆｅｃｔ）やイオン注入による損傷、又は
イオン注入工程時に、Ｓｉ内に流入する可能性のある金
属不純物を低減させるために形成される。
（Ｂｏｒｏｎ）のチャネルリング現象（Ｃｈａｎｎｅｌ
ｉｎｇ ｅｆｆｅｃｔ）やイオン注入による損傷、又は
イオン注入工程時に、Ｓｉ内に流入する可能性のある金
属不純物を低減させるために形成される。
【０００７】その次に、層間絶縁膜５５を熱−テオス
（Ｔｈｅｒｍａｌ−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈ
ｏ Ｓｉｌｉｃａｔｅ、以下熱−ＴＥＯＳという）膜上
部に一定厚さに形成する。そして、熱−ＴＥＯＳ膜上部
にビ、ピ、エス、ジ（ＢＰＳＧ；Ｂｏｒｏ Ｐｈｏｓｐ
ｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ、以下ＢＰＳＧと
いう）のように流動性が優れた絶縁膜で平坦化層５７を
形成する。
（Ｔｈｅｒｍａｌ−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈ
ｏ Ｓｉｌｉｃａｔｅ、以下熱−ＴＥＯＳという）膜上
部に一定厚さに形成する。そして、熱−ＴＥＯＳ膜上部
にビ、ピ、エス、ジ（ＢＰＳＧ；Ｂｏｒｏ Ｐｈｏｓｐ
ｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ、以下ＢＰＳＧと
いう）のように流動性が優れた絶縁膜で平坦化層５７を
形成する。
【０００８】しかし、このような従来方法では、超高集
積素子のデザインルールを満足させる浅結合、特にｐ+
ｎ接合の形成がつぎのような理由により非常に困難であ
る。
積素子のデザインルールを満足させる浅結合、特にｐ+
ｎ接合の形成がつぎのような理由により非常に困難であ
る。
【０００９】第一に、浅いｐ+ｎ接合を形成するために
は、ＢＦ2 イオンの注入エネルギーを大きく低めて注入
する低エネルギーイオン注入が必要である。しかし、現
在の常用高電流イオン注入器は１０ｋｅＶ以下のイオン
注入が可能ではあるが、イオンビーム電流が低過ぎて工
程への利用には今だ困難が多い。
は、ＢＦ2 イオンの注入エネルギーを大きく低めて注入
する低エネルギーイオン注入が必要である。しかし、現
在の常用高電流イオン注入器は１０ｋｅＶ以下のイオン
注入が可能ではあるが、イオンビーム電流が低過ぎて工
程への利用には今だ困難が多い。
【００１０】第二に、接合深さを小さくするために、イ
オン注入後の後続熱処理温度及び時間を減少させること
は、接合深さ減少側面では有利であるが、ＢＰＳＧ膜の
ような層間絶縁膜の平坦化のための臨界条件が存在する
ため熱処理温度及び時間の減少に限界があり、ドーパン
ト活性化及び欠陥除去程度が低減して面抵抗及び接合漏
洩電流の増加を防ぐことができない。
オン注入後の後続熱処理温度及び時間を減少させること
は、接合深さ減少側面では有利であるが、ＢＰＳＧ膜の
ような層間絶縁膜の平坦化のための臨界条件が存在する
ため熱処理温度及び時間の減少に限界があり、ドーパン
ト活性化及び欠陥除去程度が低減して面抵抗及び接合漏
洩電流の増加を防ぐことができない。
【００１１】特に、ＢＦ2 のイオン注入では、注入され
る弗素（Ｆｌｕｏｒｉｎｅ）が半導体基板を非晶質化さ
せるため、既存の熱−ＴＥＯＳ膜とＢＰＳＧ平坦化のた
めの熱処理後、初期非晶質化した部分と非晶質化してい
ない部分の境界面下段に欠陥が幅広く分布しており、硼
素の拡散を抑えるのが困難である。さらに、欠陥等は接
合の空乏層に位置する可能性が大きいため接合漏洩電流
が増加する（図１参照）。
る弗素（Ｆｌｕｏｒｉｎｅ）が半導体基板を非晶質化さ
せるため、既存の熱−ＴＥＯＳ膜とＢＰＳＧ平坦化のた
めの熱処理後、初期非晶質化した部分と非晶質化してい
ない部分の境界面下段に欠陥が幅広く分布しており、硼
素の拡散を抑えるのが困難である。さらに、欠陥等は接
合の空乏層に位置する可能性が大きいため接合漏洩電流
が増加する（図１参照）。
【００１２】一方、従来の技術に伴う他の実施例とし
て、図示していないが後続熱処理工程の際に、温度や時
間を減少させ、浅い接合深さを達成するものがある。し
かし、その方法では、ドーパントの電気的活性化を形成
することができず、欠陥を除去できないため接合漏洩電
流が非常に大きい。
て、図示していないが後続熱処理工程の際に、温度や時
間を減少させ、浅い接合深さを達成するものがある。し
かし、その方法では、ドーパントの電気的活性化を形成
することができず、欠陥を除去できないため接合漏洩電
流が非常に大きい。
【００１３】そして、ＢＰＳＧ絶縁膜のような層間絶縁
膜の平坦化のための臨界条件が存在するため、熱処理温
度及び時間の減少に限界があり浅い接合を形成するに際
し制約となる。
膜の平坦化のための臨界条件が存在するため、熱処理温
度及び時間の減少に限界があり浅い接合を形成するに際
し制約となる。
【００１４】前記のような現象等により、従来技術は半
導体素子の特性及び信頼性を低下させそれに伴う半導体
素子の高集積化を困難にする問題点を有する。
導体素子の特性及び信頼性を低下させそれに伴う半導体
素子の高集積化を困難にする問題点を有する。
【００１５】
【発明が解決しようとする課題】本発明は前記の問題点
を解決するため、従来技術と等しいイオン注入条件と、
同一の後続層間絶縁膜平坦化のためのチューブ熱処理条
件を用いても、層間絶縁膜蒸着前短時間の急速処理を施
してさらに浅く電気的性質の優れた浅接合ソース／ドレ
イン接合領域を形成する半導体素子の浅接合形成方法を
提供することに目的がある。
を解決するため、従来技術と等しいイオン注入条件と、
同一の後続層間絶縁膜平坦化のためのチューブ熱処理条
件を用いても、層間絶縁膜蒸着前短時間の急速処理を施
してさらに浅く電気的性質の優れた浅接合ソース／ドレ
イン接合領域を形成する半導体素子の浅接合形成方法を
提供することに目的がある。
【００１６】
【課題を解決するための手段】以上の目的を達成するた
め本発明に従う半導体素子の浅接合形成方法の特徴は、
半導体基板に素子分離絶縁膜、ゲート酸化膜、ゲート電
極を形成する工程と、半導体基板の活性領域に第１絶縁
膜を所定厚さ形成する工程と、活性領域に不純物イオン
の一定量を一定な注入エネルギーで注入し、不純物イオ
ン注入領域を形成する工程と、第１絶縁膜を除去する工
程と、半導体基板を短時間急速熱処理する工程と、全体
表面上部に層間絶縁膜の第２絶縁膜と、平坦化層の第３
絶縁膜を順に形成する工程と、半導体基板をチューブ熱
処理し、不純物イオン注入領域を浅接合のソース／ドレ
イン接合領域に形成する工程を含むものである。
め本発明に従う半導体素子の浅接合形成方法の特徴は、
半導体基板に素子分離絶縁膜、ゲート酸化膜、ゲート電
極を形成する工程と、半導体基板の活性領域に第１絶縁
膜を所定厚さ形成する工程と、活性領域に不純物イオン
の一定量を一定な注入エネルギーで注入し、不純物イオ
ン注入領域を形成する工程と、第１絶縁膜を除去する工
程と、半導体基板を短時間急速熱処理する工程と、全体
表面上部に層間絶縁膜の第２絶縁膜と、平坦化層の第３
絶縁膜を順に形成する工程と、半導体基板をチューブ熱
処理し、不純物イオン注入領域を浅接合のソース／ドレ
イン接合領域に形成する工程を含むものである。
【００１７】本発明の原理は、半導体素子の浅接合達成
に一番障害となる要因がイオン注入により発生したシリ
コンインタスティシャル（Ｓｉ ｉｎｔｅｒｓｔｉｔｉ
ａｌ）とベーカンシー（Ｖａｃａｎｃｙ）のような点欠
陥という事実と、これら点欠陥を相互結合（Ｓｉ ｉｎ
ｔｅｒｓｔｉｔｉａｌ＋Ｖａｃａｎｃｙ＝０）させる場
合、シリコン内部欠陥が除去されるという事実に着眼
し、イオン注入後非常に早い昇温速度で短時間急速熱処
理し、ドーパントの拡散なく点欠陥のみ拡散させて相互
結合させ多量の点欠陥を除去するものである。
に一番障害となる要因がイオン注入により発生したシリ
コンインタスティシャル（Ｓｉ ｉｎｔｅｒｓｔｉｔｉ
ａｌ）とベーカンシー（Ｖａｃａｎｃｙ）のような点欠
陥という事実と、これら点欠陥を相互結合（Ｓｉ ｉｎ
ｔｅｒｓｔｉｔｉａｌ＋Ｖａｃａｎｃｙ＝０）させる場
合、シリコン内部欠陥が除去されるという事実に着眼
し、イオン注入後非常に早い昇温速度で短時間急速熱処
理し、ドーパントの拡散なく点欠陥のみ拡散させて相互
結合させ多量の点欠陥を除去するものである。
【００１８】ここで、砒素はベーカンシーの助けで、硼
素はシリコンインタスティシャルの助けで拡散するた
め、短時間急速熱処理後、これ等点欠陥が相互結合して
その密度が大きく低減するため、後続酸化膜平坦化のた
めのチューブ熱処理の際、砒素と硼素の拡散を同時に抑
えて浅接合を達成できるだけでなく、残留欠陥の大きさ
及び濃度を大きく減縮してドーパントの電気的活性化と
低い接合漏洩電流を同時に得ることができる。
素はシリコンインタスティシャルの助けで拡散するた
め、短時間急速熱処理後、これ等点欠陥が相互結合して
その密度が大きく低減するため、後続酸化膜平坦化のた
めのチューブ熱処理の際、砒素と硼素の拡散を同時に抑
えて浅接合を達成できるだけでなく、残留欠陥の大きさ
及び濃度を大きく減縮してドーパントの電気的活性化と
低い接合漏洩電流を同時に得ることができる。
【００１９】
【発明の実施の形態】以下、添付の図を参照して本発明
を詳細に説明する。
を詳細に説明する。
【００２０】図２〜図５は本発明の一実施形態に係る半
導体素子の浅接合形成方法を示した断面図であり、ＣＭ
ＯＳトランジスタでの浅接合形成方法を示す。
導体素子の浅接合形成方法を示した断面図であり、ＣＭ
ＯＳトランジスタでの浅接合形成方法を示す。
【００２１】先ず、半導体基板１１に３価のｐ型イオン
及び５価のｎ型イオンを選択的にイオン注入してｐウェ
ル１３及びｎウェル１５を形成し、ｐウェル１３とｎウ
ェル１５の境界部に素子分離絶縁膜１７を形成する。
及び５価のｎ型イオンを選択的にイオン注入してｐウェ
ル１３及びｎウェル１５を形成し、ｐウェル１３とｎウ
ェル１５の境界部に素子分離絶縁膜１７を形成する。
【００２２】さらに、半導体基板１１全面にゲート酸化
膜１９を形成し、ゲート酸化膜１９上部に多結晶シリコ
ンのような導電物質を蒸着した後、パターニング工程で
ゲート電極２１を形成する。
膜１９を形成し、ゲート酸化膜１９上部に多結晶シリコ
ンのような導電物質を蒸着した後、パターニング工程で
ゲート電極２１を形成する。
【００２３】そして、ｎウェル１５を覆う第１感光膜パ
ターン２３を感光材料の全面塗布およびパターニングに
より形成し、第１感光膜パターン２３をマスクにしてｐ
ウェル１３にｎ型イオンの砒素を低濃度で注入し、低濃
度の砒素注入領域２５を形成する（図２参照）。
ターン２３を感光材料の全面塗布およびパターニングに
より形成し、第１感光膜パターン２３をマスクにしてｐ
ウェル１３にｎ型イオンの砒素を低濃度で注入し、低濃
度の砒素注入領域２５を形成する（図２参照）。
【００２４】その次に、第１感光膜パターン２３を除去
し、全体表面上部に絶縁物質の酸化膜を蒸着した後、酸
化膜を異方性エッチングしてゲート電極２１側壁に酸化
膜スペーサー２７とソース／ドレインが形成される部位
の上段に約５０〜２００オングストローム程度の厚さの
残留酸化膜２９を形成する。
し、全体表面上部に絶縁物質の酸化膜を蒸着した後、酸
化膜を異方性エッチングしてゲート電極２１側壁に酸化
膜スペーサー２７とソース／ドレインが形成される部位
の上段に約５０〜２００オングストローム程度の厚さの
残留酸化膜２９を形成する。
【００２５】この際、残留酸化膜２９は異方性エッチン
グ工程の際に伴う過重エッチングを行わないことにより
形成される。
グ工程の際に伴う過重エッチングを行わないことにより
形成される。
【００２６】その次に、ｎウェル１５を覆う第２感光膜
パターン３１を感光材料の全面塗布とパターニングによ
り形成し、第２感光膜パターン３１をマスクにしてｐウ
ェル１３全表面に砒素イオンを１Ｅ１５／ｃｍ2 〜１Ｅ
１６／ｃｍ2 の注入量、１０〜４０ＫｅＶ程度のエネル
ギーで注入することにより、ｐウェル１３に高濃度の砒
素注入領域３３を形成する。
パターン３１を感光材料の全面塗布とパターニングによ
り形成し、第２感光膜パターン３１をマスクにしてｐウ
ェル１３全表面に砒素イオンを１Ｅ１５／ｃｍ2 〜１Ｅ
１６／ｃｍ2 の注入量、１０〜４０ＫｅＶ程度のエネル
ギーで注入することにより、ｐウェル１３に高濃度の砒
素注入領域３３を形成する。
【００２７】この際、高濃度の砒素注入領域３３は低濃
度の砒素注入領域２５を有するエル・ディ・ディ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ、以下ＬＤＤとい
う）構造に形成する（図３参照）。
度の砒素注入領域２５を有するエル・ディ・ディ（Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ、以下ＬＤＤとい
う）構造に形成する（図３参照）。
【００２８】その次に、第２感光膜パターン３１を除去
し、ｐウェル１３を覆う第３感光膜パターン３５を感光
材料の全面塗布とパターニングにより形成する。さら
に、第３感光膜パターン３５をマスクにしてｎウェル１
５に弗化硼素（ＢＦ2 ）イオンを１Ｅ１５／ｃｍ2 〜５
Ｅ１５／ｃｍ2 の注入量、５〜４０ＫｅＶ程度のエネル
ギーでイオン注入し、ｎウェル１５に弗化硼素イオン注
入領域３７を形成する（図４参照）。
し、ｐウェル１３を覆う第３感光膜パターン３５を感光
材料の全面塗布とパターニングにより形成する。さら
に、第３感光膜パターン３５をマスクにしてｎウェル１
５に弗化硼素（ＢＦ2 ）イオンを１Ｅ１５／ｃｍ2 〜５
Ｅ１５／ｃｍ2 の注入量、５〜４０ＫｅＶ程度のエネル
ギーでイオン注入し、ｎウェル１５に弗化硼素イオン注
入領域３７を形成する（図４参照）。
【００２９】この際、弗化硼素イオン注入領域３７は弗
化硼素の代りに硼素（Ｂ）イオンを注入して硼素イオン
注入領域（図示せず）を形成することもでき、硼素イオ
ン注入領域は硼素イオンを１Ｅ１５／ｃｍ2 〜５Ｅ１５
／ｃｍ2 の注入量、２〜１０ＫｅＶ程度のエネルギーで
イオン注入して形成することもできる。
化硼素の代りに硼素（Ｂ）イオンを注入して硼素イオン
注入領域（図示せず）を形成することもでき、硼素イオ
ン注入領域は硼素イオンを１Ｅ１５／ｃｍ2 〜５Ｅ１５
／ｃｍ2 の注入量、２〜１０ＫｅＶ程度のエネルギーで
イオン注入して形成することもできる。
【００３０】その次に、第３感光膜パターン３５を除去
し、半導体基板１１を損傷させないＨＦ溶液で残留酸化
膜２９を除去する。そして、短期間急速熱処理装置を用
いて３０℃／秒以上の昇温速度で７５０〜１０５０℃程
度の温度において２〜６０秒の間窒素雰囲気で急速熱処
理する。
し、半導体基板１１を損傷させないＨＦ溶液で残留酸化
膜２９を除去する。そして、短期間急速熱処理装置を用
いて３０℃／秒以上の昇温速度で７５０〜１０５０℃程
度の温度において２〜６０秒の間窒素雰囲気で急速熱処
理する。
【００３１】その次に、全体表面上部に層間絶縁膜のテ
オス（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉ
ｃａｔｅ、以下でＴＥＯＳという）酸化膜３８を３００
〜１０００オングストローム程度の厚さに形成する。
オス（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉ
ｃａｔｅ、以下でＴＥＯＳという）酸化膜３８を３００
〜１０００オングストローム程度の厚さに形成する。
【００３２】さらに、ＴＥＯＳ酸化膜３８上部にＢＰＳ
Ｇ絶縁膜３９を蒸着する。そして、チューブ熱処理を７
５０〜９００℃程度の温度で１０〜９０分間行うことに
よりｐウェル１３にｎ+ ソース／ドレイン接合領域４０
Ａを形成するとともに、ｎウェル１５にｐ+ ソース／ド
レイン接合領域４０Ｂを形成する。
Ｇ絶縁膜３９を蒸着する。そして、チューブ熱処理を７
５０〜９００℃程度の温度で１０〜９０分間行うことに
よりｐウェル１３にｎ+ ソース／ドレイン接合領域４０
Ａを形成するとともに、ｎウェル１５にｐ+ ソース／ド
レイン接合領域４０Ｂを形成する。
【００３３】この際、ＢＰＳＧ絶縁膜３９はプラズマ化
学気相蒸着（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、常
圧−化学気相蒸着（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓ
ｓｕｒｅ ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）、又は減圧−化学気相蒸着（Ｌｏｗ Ｐｒｅ
ｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）方法で形成する（図５参照）。
学気相蒸着（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、常
圧−化学気相蒸着（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓ
ｓｕｒｅ ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）、又は減圧−化学気相蒸着（Ｌｏｗ Ｐｒｅ
ｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）方法で形成する（図５参照）。
【００３４】ここで、短期間急速熱処理工程は高温で短
時間で熱処理し、砒素や硼素のようなドーパントが拡散
することなく、イオン注入により生じたシリコンインタ
スティシャル及びベーカンシーのような点欠陥を相互結
合、消滅させることにより後続チューブ熱処理に際して
欠陥によるドーパントの拡散を防止して接合部の深さを
浅い状態に保持させ、欠陥数が低減するに従い接合漏洩
電流を低減させる。
時間で熱処理し、砒素や硼素のようなドーパントが拡散
することなく、イオン注入により生じたシリコンインタ
スティシャル及びベーカンシーのような点欠陥を相互結
合、消滅させることにより後続チューブ熱処理に際して
欠陥によるドーパントの拡散を防止して接合部の深さを
浅い状態に保持させ、欠陥数が低減するに従い接合漏洩
電流を低減させる。
【００３５】図６は、本発明により行われた実験結果を
示すものであり、従来技術と同様のイオン注入条件と同
様のチューブ熱処理条件に、９５０℃の温度で５秒の間
急速熱処理工程を追加することにより、従来より一段と
浅い硼素の深さ分布を得られることを示すグラフであ
る。
示すものであり、従来技術と同様のイオン注入条件と同
様のチューブ熱処理条件に、９５０℃の温度で５秒の間
急速熱処理工程を追加することにより、従来より一段と
浅い硼素の深さ分布を得られることを示すグラフであ
る。
【００３６】
【発明の効果】本発明に従う半導体素子の浅接合形成方
法は、従来の技術と同様なイオン注入及びチューブ熱処
理条件で格段に浅く、同時に低い面抵抗と低い接合漏洩
電流を有する接合を形成して高集積半導体素子の製造時
の歩留りを増大させ、短時間急速熱処理を介して点欠陥
を除去したため後続層間絶縁膜平坦化のためのチューブ
熱処理温度、及び時間を選定するに際し制約を緩和させ
工程余裕度を確保することができ、半導体素子の特性を
向上させそれに伴う半導素子の信頼性向上及び高集積化
を可能にする効果を伴う。
法は、従来の技術と同様なイオン注入及びチューブ熱処
理条件で格段に浅く、同時に低い面抵抗と低い接合漏洩
電流を有する接合を形成して高集積半導体素子の製造時
の歩留りを増大させ、短時間急速熱処理を介して点欠陥
を除去したため後続層間絶縁膜平坦化のためのチューブ
熱処理温度、及び時間を選定するに際し制約を緩和させ
工程余裕度を確保することができ、半導体素子の特性を
向上させそれに伴う半導素子の信頼性向上及び高集積化
を可能にする効果を伴う。
【図１】従来の技術に伴う半導体素子の浅接合形成方法
を示す断面図。
を示す断面図。
【図２】本発明の一実施形態に従う半導体素子の浅接合
形成方法を示す工程断面図。
形成方法を示す工程断面図。
【図３】本発明の一実施形態に従う半導体素子の浅接合
形成方法を示す工程断面図。
形成方法を示す工程断面図。
【図４】本発明の一実施形態に従う半導体素子の浅接合
形成方法を示す工程断面図。
形成方法を示す工程断面図。
【図５】本発明の一実施形態に従う半導体素子の浅接合
形成方法を示す工程断面図。
形成方法を示す工程断面図。
【図６】従来と同様なイオン注入及びチューブ熱処理条
件下で急速熱処理工程を行った場合の硼素の深さ分布を
示したグラフ。
件下で急速熱処理工程を行った場合の硼素の深さ分布を
示したグラフ。
１１，４１… 半導体基板 １３… ｐウェル １２，４３… ｎウェル １７，４５… 素子分離酸化膜 １９，４７… ゲート酸化膜 ２１，４９… ゲート電極 ２３… 第１感光膜パターン ２５… 低濃度の砒素注入領域 ２７，５１… 酸化膜スペーサー ２９，５９… 残留酸化膜 ３１… 第２感光膜パターン ３３… 高濃度の砒素注入領域 ３５… 第３感光膜パターン ３７… 弗化硼素イオン注入領域 ３８… ＴＥＯＳ酸化膜 ３９… ＢＰＳＧ絶縁膜 ４０Ａ… ｎ+ ソース／ドレイン接合領域 ４０Ｂ，５３… ｐ+ ソース／ドレイン接合領域 ５５… 層間絶縁膜 ５７… 平坦化層
Claims (10)
- 【請求項１】 半導体基板に素子分離絶縁膜、ゲート酸
化膜、ゲート電極を形成する工程、 前記半導体基板の活性領域に第１絶縁膜を所定厚さ形成
する工程と、 前記活性領域に不純物イオンの一定量を一定の注入エネ
ルギーで注入し、不純物イオン注入領域を形成する工程
と、 前記第１絶縁膜を除去する工程と、 前記半導体基板を短時間急速熱処理する工程と、 全体表面上部に層間絶縁膜の第２絶縁膜と平坦化層の第
３絶縁膜を順に形成する工程と、 前記半導体基板をチューブ熱処理し、不純物イオン注入
領域を浅接合のソース／ドレイン接合領域に形成する工
程を含む半導体素子の浅接合形成方法。 - 【請求項２】 前記第１絶縁膜は、５０〜２００オング
ストローム厚さの酸化膜で形成することを特徴とする請
求項１記載の半導体素子の浅接合形成方法。 - 【請求項３】 前記不純物イオン注入領域は、砒素イオ
ンを１０〜４０ｋｅＶエネルギーで１Ｅ１５／ｃｍ2 〜
１Ｅ１６／ｃｍ2 の注入量を注入して形成することを特
徴とする請求項１記載の半導体素子の浅接合形成方法。 - 【請求項４】 前記不純物イオン注入領域は、弗化硼素
イオンを５〜４０ｋｅＶエネルギーで１Ｅ１５／ｃｍ2
〜５Ｅ１５／ｃｍ2 の注入量を注入して形成することを
特徴とする請求項１記載の半導体素子の浅接合形成方
法。 - 【請求項５】 前記不純物イオン注入領域は、硼素イオ
ンを２〜１０ｋｅＶ程度のエネルギーで１Ｅ１５／ｃｍ
2 〜５Ｅ１５／ｃｍ2 の注入量を注入して形成すること
を特徴とする請求項１記載の半導体素子の浅接合形成方
法。 - 【請求項６】 前記第１絶縁膜は、ＨＦ溶液を利用した
湿式方法で除去することを特徴とする請求項１記載の半
導体素子の浅接合形成方法。 - 【請求項７】 前記急速熱処理工程は、窒素雰囲気のも
とに３０℃／秒以上の昇温温度により７５０〜１０５０
℃の温度で２〜６０秒間行うことを特徴とする請求項１
記載の半導体素子の浅接合形成方法。 - 【請求項８】 前記第２絶縁膜は、ＴＥＯＳ絶縁膜を３
００〜１０００Ａ厚さに形成することを特徴とする請求
項１記載の半導体素子の浅接合形成方法。 - 【請求項９】 前記第３絶縁膜は、ＰＥＣＶＤ、ＡＰＣ
ＶＤ又はＬＰＣＶＤ方法で形成することを特徴とする請
求項１記載の半導体素子の浅接合形成方法。 - 【請求項１０】 前記チューブ熱処理工程は、９５０〜
９００℃程度の温度で１０〜９０分間行うことを特徴と
する請求項１記載の半導体素子の浅接合形成方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR96-23252 | 1996-06-24 | ||
| KR1019960023252A KR100203131B1 (ko) | 1996-06-24 | 1996-06-24 | 반도체 소자의 초저접합 형성방법 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|
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| GB (1) | GB2314676B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6461923B1 (en) * | 1999-08-18 | 2002-10-08 | Advanced Micro Devices, Inc. | Sidewall spacer etch process for improved silicide formation |
| DE10139396A1 (de) * | 2001-08-10 | 2003-01-16 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einem Varaktor |
| KR100508756B1 (ko) * | 2003-03-12 | 2005-08-17 | 삼성전자주식회사 | 반도체 장치의 트랜지스터 형성 방법 |
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| KR100752197B1 (ko) | 2006-09-12 | 2007-08-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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| US10387156B2 (en) | 2014-12-24 | 2019-08-20 | Intel Corporation | Systems, apparatuses, and methods for data speculation execution |
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| US10061583B2 (en) | 2014-12-24 | 2018-08-28 | Intel Corporation | Systems, apparatuses, and methods for data speculation execution |
| US10061589B2 (en) | 2014-12-24 | 2018-08-28 | Intel Corporation | Systems, apparatuses, and methods for data speculation execution |
| US10303525B2 (en) | 2014-12-24 | 2019-05-28 | Intel Corporation | Systems, apparatuses, and methods for data speculation execution |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4329773A (en) * | 1980-12-10 | 1982-05-18 | International Business Machines Corp. | Method of making low leakage shallow junction IGFET devices |
| JPS6072272A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| NL8802219A (nl) * | 1988-09-09 | 1990-04-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd. |
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| US5366922A (en) * | 1989-12-06 | 1994-11-22 | Seiko Instruments Inc. | Method for producing CMOS transistor |
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| US5413945A (en) * | 1994-08-12 | 1995-05-09 | United Micro Electronics Corporation | Blanket N-LDD implantation for sub-micron MOS device manufacturing |
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- 1997-05-27 DE DE19722112A patent/DE19722112B4/de not_active Expired - Fee Related
- 1997-06-06 GB GB9711803A patent/GB2314676B/en not_active Expired - Fee Related
- 1997-06-06 JP JP9149491A patent/JP3007061B2/ja not_active Expired - Fee Related
- 1997-06-09 US US08/871,850 patent/US5872047A/en not_active Expired - Lifetime
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