JPS6072272A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6072272A JPS6072272A JP58179551A JP17955183A JPS6072272A JP S6072272 A JPS6072272 A JP S6072272A JP 58179551 A JP58179551 A JP 58179551A JP 17955183 A JP17955183 A JP 17955183A JP S6072272 A JPS6072272 A JP S6072272A
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- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、イオン注入法によりＭＯ８ＦＩｌ＋：’Ｔの
ソース・ドレイン領域を形成する工程示合む半導体装置
の製造方法に関する。
ソース・ドレイン領域を形成する工程示合む半導体装置
の製造方法に関する。
近年、半導体集積回路の高集積ｒヒに伴い、素子寸法は
小さく、拡散層は浅く、配線は細く、という傾向が顕著
である。現在、ＵＯＳ型集型口積回路造法としては、シ
リコン基板にゲート酸化膜を介して多結晶シリコンゲー
ト電極全形成し、このゲート電極をマスクとしてイオン
注入を行ってソース、ドレイン領域に高濃度不純物を導
入した後、９００℃〜ｉ ｏ ｏ ｏ ’ｃの熱処理工
程を通して注入不純物の活性化全行い、その後金属電極
を形成する、というのが一般的である。ここでイオン注
入後の熱処理工程は、不純物を活性化して低抵抗拡散）
＠を得るために重要であるだけでなく、この拡散層と金
属電極との接触抵抗を下げて良好なオーミック接触を得
る上でも重要な役割を果たしている。そしてそのために
は、熱処理工程として前述のような高温度を要するとさ
れている。
小さく、拡散層は浅く、配線は細く、という傾向が顕著
である。現在、ＵＯＳ型集型口積回路造法としては、シ
リコン基板にゲート酸化膜を介して多結晶シリコンゲー
ト電極全形成し、このゲート電極をマスクとしてイオン
注入を行ってソース、ドレイン領域に高濃度不純物を導
入した後、９００℃〜ｉ ｏ ｏ ｏ ’ｃの熱処理工
程を通して注入不純物の活性化全行い、その後金属電極
を形成する、というのが一般的である。ここでイオン注
入後の熱処理工程は、不純物を活性化して低抵抗拡散）
＠を得るために重要であるだけでなく、この拡散層と金
属電極との接触抵抗を下げて良好なオーミック接触を得
る上でも重要な役割を果たしている。そしてそのために
は、熱処理工程として前述のような高温度を要するとさ
れている。
ところが、ＭＯ８型集積回路の高集積化に伴って素子寸
法が縮少されるにつれ、上記高温熱処理工程は大きな問
題になってきている。高温熱処理工程により拡散層の不
純物再拡散の影響が大きくなり、短チヤネル効果、狭チ
ャネル効果等による特性変動が著しくなるためである。
法が縮少されるにつれ、上記高温熱処理工程は大きな問
題になってきている。高温熱処理工程により拡散層の不
純物再拡散の影響が大きくなり、短チヤネル効果、狭チ
ャネル効果等による特性変動が著しくなるためである。
本発明は上記の点に鑑み、イオン注入法により高不純物
濃度の浅いソース、ドレイン拡散層を形成し、かつこれ
ら拡散層と金属電極とのオーミック接触も良好なものと
して、優れた特性を保ちながら素子の微細比、高集積化
を可能とした半導体装置の製造方法を提供することを目
的とする。
濃度の浅いソース、ドレイン拡散層を形成し、かつこれ
ら拡散層と金属電極とのオーミック接触も良好なものと
して、優れた特性を保ちながら素子の微細比、高集積化
を可能とした半導体装置の製造方法を提供することを目
的とする。
本発明は、ソース、ドレイン領域へのイオン注入法によ
る高濃度不純物導入後、７００℃以下の温度で熱処理を
してこれらソース、トレーイン領域と金属電極との低抵
抗オーミック接触を得ること、およびその後の全ての工
程全７００℃以下に抑えること、を％、＊’、！：して
いる。。
る高濃度不純物導入後、７００℃以下の温度で熱処理を
してこれらソース、トレーイン領域と金属電極との低抵
抗オーミック接触を得ること、およびその後の全ての工
程全７００℃以下に抑えること、を％、＊’、！：して
いる。。
７００℃以下の温度に限定する理由は、前述のようＱて
これ以上の高温度で熱処理ケした場合の不純物再拡散に
よる素子特性変動を防止するためである。７００℃以下
の熱処理では注入不純物の活性化は十分ではない。にも
拘らず、金属電極との低抵抗オーミック接触が得られる
ことは、本発明者らが初めて明らかにしたものである。
これ以上の高温度で熱処理ケした場合の不純物再拡散に
よる素子特性変動を防止するためである。７００℃以下
の熱処理では注入不純物の活性化は十分ではない。にも
拘らず、金属電極との低抵抗オーミック接触が得られる
ことは、本発明者らが初めて明らかにしたものである。
その現象と解釈については、後に実験データに基づいて
説明する。
説明する。
本発明によれば、ソース、ドレイン領域に深い高濃度不
純物拡散層を形成することなく、拡散層と金属電極との
良好なオーミック接触をとったＭＯＳＦＥＴを形成する
ことができる。このため素子寸法を微細・イビして特性
変動を伴うことなく、集積回路の高集積化を図ることが
できる。
純物拡散層を形成することなく、拡散層と金属電極との
良好なオーミック接触をとったＭＯＳＦＥＴを形成する
ことができる。このため素子寸法を微細・イビして特性
変動を伴うことなく、集積回路の高集積化を図ることが
できる。
また今後、ＵＯＳ集積回路のゲート電極材料として金属
やそのシリサイドが多く用いられる可能性があり、その
場合には特にゲート電極形成後の高温熱工程が現在以上
に制限される。このような金属ゲートを用いた場合に本
発明は特に有効である。
やそのシリサイドが多く用いられる可能性があり、その
場合には特にゲート電極形成後の高温熱工程が現在以上
に制限される。このような金属ゲートを用いた場合に本
発明は特に有効である。
具体的な実施例の説明に入る前に、本発明のもとになっ
た基礎実ｊ険データを説明する。
た基礎実ｊ険データを説明する。
第１図に示したのは、６〜８Ω−歯のｐ型（１００）シ
リコン基板を用い、ＬＯＣ’Ｏ８法により素子分離した
後に、ヒ素（八Ｓ）を加速電圧４０ＫｅＶで３ｘｌＯｍ
注入し、６００〜１０００℃の各温度で熱処理して形
成したｎ 拡散層とこの拡散層上にスパッタ法により形
成したＡＩ！−１％Ｓ１電極との間の接触抵抗を測定し
た結果である。
リコン基板を用い、ＬＯＣ’Ｏ８法により素子分離した
後に、ヒ素（八Ｓ）を加速電圧４０ＫｅＶで３ｘｌＯｍ
注入し、６００〜１０００℃の各温度で熱処理して形
成したｎ 拡散層とこの拡散層上にスパッタ法により形
成したＡＩ！−１％Ｓ１電極との間の接触抵抗を測定し
た結果である。
このデータから、８００〜１０００℃という高温熱処理
を行った場合には、熱処理時間にそれ程影響されること
なく低抵抗接触が得られている。これは、注入したヒ素
原子がシリコシ結゛晶格子点に入ってキャリア濃度が高
くなるこ、と、つ捷り不純物の活性化が十分になされて
拡散層自体の比抵抗が小さくなることにより１．接触抵
抗が小さくなったものと理解される。
を行った場合には、熱処理時間にそれ程影響されること
なく低抵抗接触が得られている。これは、注入したヒ素
原子がシリコシ結゛晶格子点に入ってキャリア濃度が高
くなるこ、と、つ捷り不純物の活性化が十分になされて
拡散層自体の比抵抗が小さくなることにより１．接触抵
抗が小さくなったものと理解される。
一方７００℃以下の熱処理の場合も、短時間の熱処理例
えば、７００℃では２程度１ｉ、６００°Ｃでは３０分
程度で１０００℃の熱処理を行ったときと同程度の低抵
抗接触が得られている。
えば、７００℃では２程度１ｉ、６００°Ｃでは３０分
程度で１０００℃の熱処理を行ったときと同程度の低抵
抗接触が得られている。
この現象は次のように理解される。
即ち、高濃度イオン注入により、注入層は、非晶質状に
なるが、この非晶質層は、６００℃程度の低温熱処理に
より、非晶質−結晶界面からすみやかに結晶化していく
。この結晶化の際、注入不純物が、Ｓｉ結晶格子点に入
り、キャリア濃度が高くなるのに加えて、この熱処理で
消滅しきれない微細欠陥がキャリアの再結合中心になっ
て、キャリア濃度を増大させる。このため８１表面の空
乏層幅が狭くなり、接触界面障壁をキャリアが通り抜け
やすくなり、コンタクト抵抗は、低下する。一方、低温
熱処理時間を長くすると、コンタクト抵抗が増大するの
は、最大固−溶度よりも多く、−たん結晶格子点に入っ
た不純物が、再び、格子間（７置に戻るのと、微細欠陥
が回復して、総体的にはその数が減るためである。これ
には、哨滅しきれなかった微細欠陥のうち、格子間位置
にあるＳｉ原子が、格子点に入っている不純物と置換す
る機構も考えられる。
なるが、この非晶質層は、６００℃程度の低温熱処理に
より、非晶質−結晶界面からすみやかに結晶化していく
。この結晶化の際、注入不純物が、Ｓｉ結晶格子点に入
り、キャリア濃度が高くなるのに加えて、この熱処理で
消滅しきれない微細欠陥がキャリアの再結合中心になっ
て、キャリア濃度を増大させる。このため８１表面の空
乏層幅が狭くなり、接触界面障壁をキャリアが通り抜け
やすくなり、コンタクト抵抗は、低下する。一方、低温
熱処理時間を長くすると、コンタクト抵抗が増大するの
は、最大固−溶度よりも多く、−たん結晶格子点に入っ
た不純物が、再び、格子間（７置に戻るのと、微細欠陥
が回復して、総体的にはその数が減るためである。これ
には、哨滅しきれなかった微細欠陥のうち、格子間位置
にあるＳｉ原子が、格子点に入っている不純物と置換す
る機構も考えられる。
第２図（ａ）〜（ｄ）は本発明の一実施列の製造工程を
示す断面図である。まず６〜８Ω−備のｐ８！！シリコ
ン基板ｌを熱酸化してフィールド酸化膜２を形成し、Ｐ
ＥＰ工程を経て素子領域を形成した後、ゲート酸化膜３
′ｆｔ介して多結晶シリコンゲート電極４を形成する（
ａ）。ゲート酸化膜３は１０００℃、乾燥酸素中で熱酸
化した２００尺の酸化膜であり、ゲート電極４はＬＰＣ
ＶＤ法による３０００Ａの多結晶シリコン膜である。こ
の後、ヒ素を加速電圧４０ ＫｅＶで５×１０ 偏 注
入した後、１０００℃、３０分の熱処理を行って深いｎ
−１裕５ａ、５ｂを形成した後、再び加速電圧４０ Ｋ
ｅＶで３ Ｘ １０１５−ｏｎｂ 注入して６００℃、
１８０分の熱部３１に行って浅い０層６ａ、６ｂｆ形成
する。そして全面に８１０２膜をＣＶＤ法により堆積し
た後、ＲＩＥによりエツチングしてゲート’Ｆｌ？Ｗ１
４の側壁部に８１０２膜７′！ｉ−残置させる（ｂ）。
示す断面図である。まず６〜８Ω−備のｐ８！！シリコ
ン基板ｌを熱酸化してフィールド酸化膜２を形成し、Ｐ
ＥＰ工程を経て素子領域を形成した後、ゲート酸化膜３
′ｆｔ介して多結晶シリコンゲート電極４を形成する（
ａ）。ゲート酸化膜３は１０００℃、乾燥酸素中で熱酸
化した２００尺の酸化膜であり、ゲート電極４はＬＰＣ
ＶＤ法による３０００Ａの多結晶シリコン膜である。こ
の後、ヒ素を加速電圧４０ ＫｅＶで５×１０ 偏 注
入した後、１０００℃、３０分の熱処理を行って深いｎ
−１裕５ａ、５ｂを形成した後、再び加速電圧４０ Ｋ
ｅＶで３ Ｘ １０１５−ｏｎｂ 注入して６００℃、
１８０分の熱部３１に行って浅い０層６ａ、６ｂｆ形成
する。そして全面に８１０２膜をＣＶＤ法により堆積し
た後、ＲＩＥによりエツチングしてゲート’Ｆｌ？Ｗ１
４の側壁部に８１０２膜７′！ｉ−残置させる（ｂ）。
この後、ＷＦ６ガスを用いたＣＶＤ法によりソース、ド
レイン領域のｎ 層６ａ ＋ ６ ｂおよびゲート電極
４上に選択的にＷ膜８ａ〜８Ｃｆ形成する（ｃ）。
レイン領域のｎ 層６ａ ＋ ６ ｂおよびゲート電極
４上に選択的にＷ膜８ａ〜８Ｃｆ形成する（ｃ）。
この後、プラズマＣＶＤ法により５ｌｏ２膜９を堆積し
、６００℃で熱処理した後、コンタクトホール全あけて
ソース、ドレインを取出すへｅ配線１０ａ、１０ｂおよ
びゲートを取出すＡＩ！配線（図示せず）を配設する（
ｄ）。
、６００℃で熱処理した後、コンタクトホール全あけて
ソース、ドレインを取出すへｅ配線１０ａ、１０ｂおよ
びゲートを取出すＡＩ！配線（図示せず）を配設する（
ｄ）。
この実施列によれば、ソース、ドレイン領域の浅い高濃
度拡散層であるｎ＋層６ａ、６ｂは、イオン注入後に６
０（？℃以上の熱工程が加えられないため不純物の再拡
散がなく、従って素子寸法を微細化して、しかも特性変
動をもたらすことなく高集積化することができる。また
ソース、ドレイ／の金属電極としての下地Ｗ膜８ ａ＋
８ｂは０層６ａ、６ｂに対して低抵抗オーミック接触を
示し、良好なＦｇＴ％性が得られる。
度拡散層であるｎ＋層６ａ、６ｂは、イオン注入後に６
０（？℃以上の熱工程が加えられないため不純物の再拡
散がなく、従って素子寸法を微細化して、しかも特性変
動をもたらすことなく高集積化することができる。また
ソース、ドレイ／の金属電極としての下地Ｗ膜８ ａ＋
８ｂは０層６ａ、６ｂに対して低抵抗オーミック接触を
示し、良好なＦｇＴ％性が得られる。
またとの実施列においては、Ｗ膜８ ａ ＋ ８１）全
ｒｌＷｔ６ａ、ｅｂのほぼ全面に貼りつけることにより
、ｎ 層６ａ、６ｂが浅く、しかも熱処理温度が低いた
めに低抵抗拡散層とならない点を補償して、良好な特性
を実現している。
ｒｌＷｔ６ａ、ｅｂのほぼ全面に貼りつけることにより
、ｎ 層６ａ、６ｂが浅く、しかも熱処理温度が低いた
めに低抵抗拡散層とならない点を補償して、良好な特性
を実現している。
なお、本発明は上記実施列に限られるものではない。例
えば、ｎ型シリコン基板を用いてダソース、ドレイン領
域を形成する場合にも本発明を適用できる。またＷ膜の
代りに同様の選択気相成長法でＭＯ膜を形成してもよい
し、更にソース、ドレイン領域への金属膜貼りつけの工
程を省略して、直接Ａ／ 、へｅ−８ｉ電極等をソース
、ドレイン領域にコンタクトさせる方法の場合にも本発
明は有用である。
えば、ｎ型シリコン基板を用いてダソース、ドレイン領
域を形成する場合にも本発明を適用できる。またＷ膜の
代りに同様の選択気相成長法でＭＯ膜を形成してもよい
し、更にソース、ドレイン領域への金属膜貼りつけの工
程を省略して、直接Ａ／ 、へｅ−８ｉ電極等をソース
、ドレイン領域にコンタクトさせる方法の場合にも本発
明は有用である。
第１図は本発明のもとになる実、験データを示す図、第
２図（、）〜（ｄ）は本発明の一実施漬１１の一製造工
程を示す図である。 ｌ・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化１１４． ４・・・多結晶シ・リ
コンゲート電極、５ ａ 、 ５ ｂ−・−ｎ”一層、
６ ａ 、 ６ ｂ ・−・ｎ＋層、７−・・ＢｉＯ２
膜、８ａ〜８Ｃ・・・Ｗ膜・、９・・・５１０２膜、１
０ａ 、 １０ｂ−ｋｌ配線。 出願人代理人 弁理士 鈴 江 武 彦１６ゎ 福９・
ｉカ１３８ 特許辰官 若杉和夫 殿 １、事件の表示 特願昭５８−１７９５５１号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ６ 補正の対象 明細書、図面 （１）明細書全文を別紙のとおシ訂正する。 （２）図面中筒２図（ａ）〜（ｄ）を別紙のとおり訂正
する。 明 細 書 １、発明の名称 半導体装置の製造方法 ２、特許請求の範囲 せる工 と 荀えたことを特徴とする半導体装置の製造
方法。 記 の半導体装置の製造方法。 ３、発明の詳細な説明 〔発明の技術分野〕 本発明は、イオン注入法によりＭＯ８ＥＦＴのソース、
ドレイン拡散層を形成する工程を含む半導体装置の製造
方法に関する。 〔発明の技術的背景とその問題点〕 近年、半導体集積回路の高集積化に伴い、素子寸法は小
さく、拡散層は浅く、配線は細く、という傾向が顕著で
ある。現在、ＭＯ８型集積回路の製造方法としては、シ
リコン基板にダート酸化膜を介して多結晶シリコンダー
ト電極を形成し、このゲート電極をマスクとしてイオイ
注入を行ってソース、ドレイン領域に高濃度不純物を導
入した後、９００℃〜１０００℃の熱処理工程を通して
注入不純物の活性化を行い。 その後金属電極を形成する。というのが一般的である。 ここでイオン注入後の熱処理工程は、不純物を活性化し
て低抵抗拡散層を得るために重要であるだけでなく、こ
の拡散層と金属電極との接触抵抗を下げて良好なオーミ
ック接触を得る上でも重要な役割を果たしている。そし
てそのためには、熱処理工程として前述のような高温度
を要するとされている。 ところが、ＭＯ８型集積回路の高集積化に伴って素子寸
法が縮少されるにつれ、従来の方法では種々の問題が発
生してきている。例えば、短チヤネル効果や狭チャネル
効果を防止するにはソース、ドし・イン拡散層は浅い方
がよく、シかもその場合拡散層抵抗を十分小さくするた
めにはできるだけ高不純物濃度であることが望まれる。 しかしながら、高濃度で浅いソース、ドレイン拡散層を
形成することは非常に困難である。何故ならイオン注入
後、不純物活性化のために高温熱処理を行うことにより
不純物再拡散が生じるからである。また、できるだけ高
不純物濃度で浅いソース、ドレイン拡散層を実現できた
としても、ドレイン近傍でのホットエし／クトロン注入
によるしきい値の変動１表面プし二りダウン耐圧の低下
、取出し電極のつき抜け、。 等の問題が残る。 本発明は上記の如き問題を解決し、優れた特性を保ちな
がらＭＯＩＩＩＩＦＥＴの微細化、高集積化を可能とし
た半導体装置の製造方法を提供することを目的とする。 〔発明の概要〕 本発明においては、それぞれ２回のイオン注入と熱処理
工程によυソースおよびドレイン領域を形成する。即ち
第１回目のイオン注入とその後の９００℃以上の高温熱
処理により、低不純物濃度のソース、ドレイン拡散層を
形成する。 次いでこのソース、ドレイン拡散層領域内の表面に第２
回目のイオン注入を行い、その後の熱処理を７００℃以
下の温度で行う。この第２回目のイオン注入と熱処理工
程は、低不純物濃度のソース、ドレイン拡散層に対して
金属膜を低抵抗接触させるためである。そしてこの後、
ソース、ドレイン領域に例えば選択気相成長法によって
金属膜を貼シつける。 〔発明の効果〕 本発明によれば、第１図のイオン注入と高温熱処理によ
り形成される低不純物濃度の浅いソース、ドレイン拡散
層で主要なＭＯ８ＦＥＴ特性が決定される。従って、短
チヤネル効果や狭チャネル効果が少くなシホットエレク
トロン注入によるしきい値変動が防止され、また表面ブ
レークダウン耐圧も高いものとなる。そして第２回目の
イオン注入と低温熱処理、およびこれに続く金属膜の形
成によって、ソースドレイン拡散層の実質的な層抵抗を
十分小さくすることができる。７００℃以下の熱処理で
は注入不純物の活性化は十分ではないが、にも拘らず金
属膜との良好な低抵抗オーミックコンタクトが得られる
ことは１本発明者らが初めて明らかにしたものであ、る
。その現象と理由については、後に実験データに基づい
て説明する。そして本発明では、第２回目のイオン注入
後の熱処理温度が低いことから、この熱処理工程による
不純物再。 拡散が小さく、ＭＯ８ｆＥＴの特性変動は′・防止され
る。 〔発明の実施例〕 具体的な実施例の説明に入る前に３本発明のもとに々つ
だ基礎実験データを説明する。 第１図に示したのは、６−８Ω−儂のｐ型（１００）シ
リコン基板を用い、ＬＯＯＯ８法によ多素子分離した後
に、ヒ素（Ａｓ）を加速電圧４０ＫａＶで３ｘｌＯｃｍ
注入し、６００〜１０００℃の各温度で熱処理して形
成したｎ＋拡散層とこの拡散層上にスパッタ法によシ形
成したＡ／−１％８ｉ電極との間の接触抵抗を測定した
結果である。 このデータから、８００〜１０００℃という高温熱処理
を行った場合には、熱処理時間にそれ程影響されること
なく低抵抗接触が得られている。これは、注入したヒ素
原子がシリコン結晶格子点に入ってキャリア濃度が高く
なること。 つまり不純物の活性化が十分になされて拡散層自体の比
抵抗が小さくなることによシ、接触抵抗が小、さくなっ
たものと理解される。 一方７００°Ｃ以下の熱処理の場合も、短時間の熱処理
例えば％７００℃では２分程度、 ６００℃では３００
分程で１０００℃の熱処理を行ったときと同程度の低抵
抗接触が得られている。 この現象は次のように理解される。 即ち、高濃度イオン注入によシ、注入層は非晶質状にな
るが、この非晶質層は、６００℃程度の低温熱処理によ
り非晶質−結晶界面からすみやかに結晶化していく。こ
の結晶化の際、注入不純物がＳｔ結晶格子点に入り、キ
ャリア濃度が高くなるのに加えて、この熱処理で消滅し
きれない微細欠陥がキャリアの再結合中心になって、キ
ャリア濃度を増大させる。このためＳｉ表面の空乏層幅
が狭くなシ、接触界面障壁をキャリアが通れ抜けやすく
なシ５コンタクト抵抗は低下する。一方、低温熱処理時
間を長−くすると、コンタクト抵抗が増大するのは゛、
傘大固溶度よりも多く、−たん結晶格子点に入った不純
物が再び格子間位置に戻るのと、微細欠陥＝が回復して
、総体的にはその数が減る苑゛め５である。これには、
消滅しきれなかった微細欠陥のうち、格子間位置にある
８ｉ原子が、格子点に入っている不純物と置換する機構
も考えられる。 第２図（ａ）〜（ｄ）は本発明の一実施例の製造工程を
示す断面図である。まず６〜８Ω−園のＰ型シリコン基
板Ｉを熱酸化してフィールド酸化膜２を形成し、ＰＥＰ
工程を経て素子領域を形成した後、ダート酸化膜３を介
して多結晶シリコンダート電極４を形成する（ａ）。ダ
ート酸化膜３は１０００℃、乾燥酸素中で熱酸化した２
００人の酸化膜であ、９．ｆ−）電極４はＬＰＯＶＤ法
による３０００Ｘの多結晶シリコン膜である。 この後、ヒ素を加速電圧４ Ｑ Ｋ’ｅＶで５ Ｘ １
０−”’儂−３注入した後、１０００°Ｃ１３０分の熱
処理を行ってソース、ドレイン領域にｎ−拡散層ｓｈ、
ｓｂを形成した後、再び加速電圧４０ＫｅＶで３ ｘ
ｌ Ｑ” ｃｒｒＬ−″ｆｉ注入して６００℃、１８０
分の熱処理を行って浅いｎ＋層６ａ、６ｂを形成する。 ｎ＋層６ａ、６ｂはそれぞれｎ一層５ａ 。 ５ｂの領域内でその表面部にのみ形成される。 そして全面にＳ ｊ Ｏ，膜をＯＶＤ法によシ堆積しり
後、 ＩＬ Ｉ Ｅによ）エツチングしてグー）電極４
の側壁部に８ ｊ Ｏ，膜７を残置させる（ｂ）。この
後、ＷＦ・゛ガスを用いたＯＶＤ法によシソース。 ドレイ／領域のｎ 層ｅａ、ｅｂおよびダート電極４上
に選択的にＷ膜８８〜８Ｃを形成する（０）。この後、
プラズマＣＶＤ法によｊ７ｓｉＯ，膜９を堆積し、６０
０℃で熱処理した後、コンタクトホールをあけてソース
、ドレインを取出すＡＪ配線１０ａ、１０ｂおよびダー
トを取出すＡｌ配線（図示せず）を配設する（ｄ）。 この実施例によれば、ソース、ドレイン領域内の表面罠
浅く形成されたｎ＋層６ａ、６ｂは。 イオン注入後に７００℃以上の熱工程が加えられないた
め不純物の再拡散がなく、従って素子寸法を微細化して
、しかも特性変動をもたらすことなく高集積化すること
ができる。またソ・＝ス、ドレインの金属電極としての
下地Ｗ膜８ａ８ｂは、ｎ 層５ｍ、６ｂが活性化されて
ないにも拘らずこれに対して低抵抗オーミック扱フを示
し、良好なＦＥＴ特性が得られる。即ち。 Ｗ膜ｓｎ、ｓｂをｎ 層ｅａ、６ｂのほぼ全面 。 に低抵抗接触をもって貼シつけることにより。 ソース、ドレイン領域の層抵抗を実質的に十分低いもの
とすることができる。しかもＭＯＳＦＥＴのソース、ド
レインに係わる主要な特性はｎ−拡散層ｓａ、ｓｂによ
って決まり、ホットエレクトロンの注入によるしきい値
変動が防止され、また表面ブレークダウン耐圧も高いも
のとなる。 なお１本発明は上記実施例に限られるものではない。例
えば、ｎ型シリコン基板を用いてＰ型ソース、ドレイン
領域を形成する場合にも本発明を適用できる。またＷ膜
の代りに同様の選択気相成長法でＭＯ膜など、他の金属
膜を形成してもよい。更にソース、ドレイン領域への金
属膜貼シつけの工程を省略して、直接ＡＩＪ、Ａｆｓ１
電極等をソース、ドレイン領域にコンタク□ トさせる
方法の場合にも本発明は有用である。 ４、図面の簡単な説明 第１図は本発明のもとになる実験データを示す図、第２
図ＣＢ）〜（ｄ）は本発明の一実施例の製造工程を示す
図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ダート酸化膜、４・・・多結晶シリコンゲー
ト電極、５ａ、５ｂ・・・ｎ−拡散層Ｃソース、ドレイ
ン領域）、６ａ、６ｂ−ｎ 層、７−８ ｉ ０２膜、
８ａ〜ｓｏ−ｗ膜、９−８ｉＯ３膜％１０＆。 １０ｂ・・・Ａｌ配線。
２図（、）〜（ｄ）は本発明の一実施漬１１の一製造工
程を示す図である。 ｌ・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化１１４． ４・・・多結晶シ・リ
コンゲート電極、５ ａ 、 ５ ｂ−・−ｎ”一層、
６ ａ 、 ６ ｂ ・−・ｎ＋層、７−・・ＢｉＯ２
膜、８ａ〜８Ｃ・・・Ｗ膜・、９・・・５１０２膜、１
０ａ 、 １０ｂ−ｋｌ配線。 出願人代理人 弁理士 鈴 江 武 彦１６ゎ 福９・
ｉカ１３８ 特許辰官 若杉和夫 殿 １、事件の表示 特願昭５８−１７９５５１号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝浦電気株式会社 ４、代理人 ６ 補正の対象 明細書、図面 （１）明細書全文を別紙のとおシ訂正する。 （２）図面中筒２図（ａ）〜（ｄ）を別紙のとおり訂正
する。 明 細 書 １、発明の名称 半導体装置の製造方法 ２、特許請求の範囲 せる工 と 荀えたことを特徴とする半導体装置の製造
方法。 記 の半導体装置の製造方法。 ３、発明の詳細な説明 〔発明の技術分野〕 本発明は、イオン注入法によりＭＯ８ＥＦＴのソース、
ドレイン拡散層を形成する工程を含む半導体装置の製造
方法に関する。 〔発明の技術的背景とその問題点〕 近年、半導体集積回路の高集積化に伴い、素子寸法は小
さく、拡散層は浅く、配線は細く、という傾向が顕著で
ある。現在、ＭＯ８型集積回路の製造方法としては、シ
リコン基板にダート酸化膜を介して多結晶シリコンダー
ト電極を形成し、このゲート電極をマスクとしてイオイ
注入を行ってソース、ドレイン領域に高濃度不純物を導
入した後、９００℃〜１０００℃の熱処理工程を通して
注入不純物の活性化を行い。 その後金属電極を形成する。というのが一般的である。 ここでイオン注入後の熱処理工程は、不純物を活性化し
て低抵抗拡散層を得るために重要であるだけでなく、こ
の拡散層と金属電極との接触抵抗を下げて良好なオーミ
ック接触を得る上でも重要な役割を果たしている。そし
てそのためには、熱処理工程として前述のような高温度
を要するとされている。 ところが、ＭＯ８型集積回路の高集積化に伴って素子寸
法が縮少されるにつれ、従来の方法では種々の問題が発
生してきている。例えば、短チヤネル効果や狭チャネル
効果を防止するにはソース、ドし・イン拡散層は浅い方
がよく、シかもその場合拡散層抵抗を十分小さくするた
めにはできるだけ高不純物濃度であることが望まれる。 しかしながら、高濃度で浅いソース、ドレイン拡散層を
形成することは非常に困難である。何故ならイオン注入
後、不純物活性化のために高温熱処理を行うことにより
不純物再拡散が生じるからである。また、できるだけ高
不純物濃度で浅いソース、ドレイン拡散層を実現できた
としても、ドレイン近傍でのホットエし／クトロン注入
によるしきい値の変動１表面プし二りダウン耐圧の低下
、取出し電極のつき抜け、。 等の問題が残る。 本発明は上記の如き問題を解決し、優れた特性を保ちな
がらＭＯＩＩＩＩＦＥＴの微細化、高集積化を可能とし
た半導体装置の製造方法を提供することを目的とする。 〔発明の概要〕 本発明においては、それぞれ２回のイオン注入と熱処理
工程によυソースおよびドレイン領域を形成する。即ち
第１回目のイオン注入とその後の９００℃以上の高温熱
処理により、低不純物濃度のソース、ドレイン拡散層を
形成する。 次いでこのソース、ドレイン拡散層領域内の表面に第２
回目のイオン注入を行い、その後の熱処理を７００℃以
下の温度で行う。この第２回目のイオン注入と熱処理工
程は、低不純物濃度のソース、ドレイン拡散層に対して
金属膜を低抵抗接触させるためである。そしてこの後、
ソース、ドレイン領域に例えば選択気相成長法によって
金属膜を貼シつける。 〔発明の効果〕 本発明によれば、第１図のイオン注入と高温熱処理によ
り形成される低不純物濃度の浅いソース、ドレイン拡散
層で主要なＭＯ８ＦＥＴ特性が決定される。従って、短
チヤネル効果や狭チャネル効果が少くなシホットエレク
トロン注入によるしきい値変動が防止され、また表面ブ
レークダウン耐圧も高いものとなる。そして第２回目の
イオン注入と低温熱処理、およびこれに続く金属膜の形
成によって、ソースドレイン拡散層の実質的な層抵抗を
十分小さくすることができる。７００℃以下の熱処理で
は注入不純物の活性化は十分ではないが、にも拘らず金
属膜との良好な低抵抗オーミックコンタクトが得られる
ことは１本発明者らが初めて明らかにしたものであ、る
。その現象と理由については、後に実験データに基づい
て説明する。そして本発明では、第２回目のイオン注入
後の熱処理温度が低いことから、この熱処理工程による
不純物再。 拡散が小さく、ＭＯ８ｆＥＴの特性変動は′・防止され
る。 〔発明の実施例〕 具体的な実施例の説明に入る前に３本発明のもとに々つ
だ基礎実験データを説明する。 第１図に示したのは、６−８Ω−儂のｐ型（１００）シ
リコン基板を用い、ＬＯＯＯ８法によ多素子分離した後
に、ヒ素（Ａｓ）を加速電圧４０ＫａＶで３ｘｌＯｃｍ
注入し、６００〜１０００℃の各温度で熱処理して形
成したｎ＋拡散層とこの拡散層上にスパッタ法によシ形
成したＡ／−１％８ｉ電極との間の接触抵抗を測定した
結果である。 このデータから、８００〜１０００℃という高温熱処理
を行った場合には、熱処理時間にそれ程影響されること
なく低抵抗接触が得られている。これは、注入したヒ素
原子がシリコン結晶格子点に入ってキャリア濃度が高く
なること。 つまり不純物の活性化が十分になされて拡散層自体の比
抵抗が小さくなることによシ、接触抵抗が小、さくなっ
たものと理解される。 一方７００°Ｃ以下の熱処理の場合も、短時間の熱処理
例えば％７００℃では２分程度、 ６００℃では３００
分程で１０００℃の熱処理を行ったときと同程度の低抵
抗接触が得られている。 この現象は次のように理解される。 即ち、高濃度イオン注入によシ、注入層は非晶質状にな
るが、この非晶質層は、６００℃程度の低温熱処理によ
り非晶質−結晶界面からすみやかに結晶化していく。こ
の結晶化の際、注入不純物がＳｔ結晶格子点に入り、キ
ャリア濃度が高くなるのに加えて、この熱処理で消滅し
きれない微細欠陥がキャリアの再結合中心になって、キ
ャリア濃度を増大させる。このためＳｉ表面の空乏層幅
が狭くなシ、接触界面障壁をキャリアが通れ抜けやすく
なシ５コンタクト抵抗は低下する。一方、低温熱処理時
間を長−くすると、コンタクト抵抗が増大するのは゛、
傘大固溶度よりも多く、−たん結晶格子点に入った不純
物が再び格子間位置に戻るのと、微細欠陥＝が回復して
、総体的にはその数が減る苑゛め５である。これには、
消滅しきれなかった微細欠陥のうち、格子間位置にある
８ｉ原子が、格子点に入っている不純物と置換する機構
も考えられる。 第２図（ａ）〜（ｄ）は本発明の一実施例の製造工程を
示す断面図である。まず６〜８Ω−園のＰ型シリコン基
板Ｉを熱酸化してフィールド酸化膜２を形成し、ＰＥＰ
工程を経て素子領域を形成した後、ダート酸化膜３を介
して多結晶シリコンダート電極４を形成する（ａ）。ダ
ート酸化膜３は１０００℃、乾燥酸素中で熱酸化した２
００人の酸化膜であ、９．ｆ−）電極４はＬＰＯＶＤ法
による３０００Ｘの多結晶シリコン膜である。 この後、ヒ素を加速電圧４ Ｑ Ｋ’ｅＶで５ Ｘ １
０−”’儂−３注入した後、１０００°Ｃ１３０分の熱
処理を行ってソース、ドレイン領域にｎ−拡散層ｓｈ、
ｓｂを形成した後、再び加速電圧４０ＫｅＶで３ ｘ
ｌ Ｑ” ｃｒｒＬ−″ｆｉ注入して６００℃、１８０
分の熱処理を行って浅いｎ＋層６ａ、６ｂを形成する。 ｎ＋層６ａ、６ｂはそれぞれｎ一層５ａ 。 ５ｂの領域内でその表面部にのみ形成される。 そして全面にＳ ｊ Ｏ，膜をＯＶＤ法によシ堆積しり
後、 ＩＬ Ｉ Ｅによ）エツチングしてグー）電極４
の側壁部に８ ｊ Ｏ，膜７を残置させる（ｂ）。この
後、ＷＦ・゛ガスを用いたＯＶＤ法によシソース。 ドレイ／領域のｎ 層ｅａ、ｅｂおよびダート電極４上
に選択的にＷ膜８８〜８Ｃを形成する（０）。この後、
プラズマＣＶＤ法によｊ７ｓｉＯ，膜９を堆積し、６０
０℃で熱処理した後、コンタクトホールをあけてソース
、ドレインを取出すＡＪ配線１０ａ、１０ｂおよびダー
トを取出すＡｌ配線（図示せず）を配設する（ｄ）。 この実施例によれば、ソース、ドレイン領域内の表面罠
浅く形成されたｎ＋層６ａ、６ｂは。 イオン注入後に７００℃以上の熱工程が加えられないた
め不純物の再拡散がなく、従って素子寸法を微細化して
、しかも特性変動をもたらすことなく高集積化すること
ができる。またソ・＝ス、ドレインの金属電極としての
下地Ｗ膜８ａ８ｂは、ｎ 層５ｍ、６ｂが活性化されて
ないにも拘らずこれに対して低抵抗オーミック扱フを示
し、良好なＦＥＴ特性が得られる。即ち。 Ｗ膜ｓｎ、ｓｂをｎ 層ｅａ、６ｂのほぼ全面 。 に低抵抗接触をもって貼シつけることにより。 ソース、ドレイン領域の層抵抗を実質的に十分低いもの
とすることができる。しかもＭＯＳＦＥＴのソース、ド
レインに係わる主要な特性はｎ−拡散層ｓａ、ｓｂによ
って決まり、ホットエレクトロンの注入によるしきい値
変動が防止され、また表面ブレークダウン耐圧も高いも
のとなる。 なお１本発明は上記実施例に限られるものではない。例
えば、ｎ型シリコン基板を用いてＰ型ソース、ドレイン
領域を形成する場合にも本発明を適用できる。またＷ膜
の代りに同様の選択気相成長法でＭＯ膜など、他の金属
膜を形成してもよい。更にソース、ドレイン領域への金
属膜貼シつけの工程を省略して、直接ＡＩＪ、Ａｆｓ１
電極等をソース、ドレイン領域にコンタク□ トさせる
方法の場合にも本発明は有用である。 ４、図面の簡単な説明 第１図は本発明のもとになる実験データを示す図、第２
図ＣＢ）〜（ｄ）は本発明の一実施例の製造工程を示す
図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ダート酸化膜、４・・・多結晶シリコンゲー
ト電極、５ａ、５ｂ・・・ｎ−拡散層Ｃソース、ドレイ
ン領域）、６ａ、６ｂ−ｎ 層、７−８ ｉ ０２膜、
８ａ〜ｓｏ−ｗ膜、９−８ｉＯ３膜％１０＆。 １０ｂ・・・Ａｌ配線。
Claims (1)
- 【特許請求の範囲】 シリコン基板にゲート絶縁膜を介してゲート電極を形成
する工程と、このゲート電極をマスクとしてソース、ド
レイン領域に高濃度に不純物をイオン注入する工程と、
この後前記ソース。 ドレイン領域にオーミック接触する金属電極を形成する
工程とを含む半導体装置の製造方法において、前記イオ
ン注入を行った後に７００℃以下の温度で熱処理をして
前記金属電極の低抵抗オーミック接触をとり、その後の
全工程を７００℃以下に抑えることを特徴とする半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179551A JPS6072272A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
| US06/606,403 US4575920A (en) | 1983-09-28 | 1984-05-02 | Method of manufacturing an insulated-gate field-effect transistor |
| EP84306268A EP0139467B1 (en) | 1983-09-28 | 1984-09-13 | Method of manufacturing an insulated-gate field-effect transistor |
| DE8484306268T DE3468149D1 (en) | 1983-09-28 | 1984-09-13 | Method of manufacturing an insulated-gate field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179551A JPS6072272A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072272A true JPS6072272A (ja) | 1985-04-24 |
| JPH0523055B2 JPH0523055B2 (ja) | 1993-03-31 |
Family
ID=16067718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179551A Granted JPS6072272A (ja) | 1983-09-28 | 1983-09-28 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4575920A (ja) |
| EP (1) | EP0139467B1 (ja) |
| JP (1) | JPS6072272A (ja) |
| DE (1) | DE3468149D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177770A (ja) * | 1990-11-09 | 1992-06-24 | Nec Corp | 可変容量ダイオードおよびその製造方法 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610089A (en) * | 1983-12-26 | 1997-03-11 | Hitachi, Ltd. | Method of fabrication of semiconductor integrated circuit device |
| US5276346A (en) * | 1983-12-26 | 1994-01-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having protective/output elements and internal circuits |
| JPH0695563B2 (ja) * | 1985-02-01 | 1994-11-24 | 株式会社日立製作所 | 半導体装置 |
| US4641417A (en) * | 1984-06-25 | 1987-02-10 | Texas Instruments Incorporated | Process for making molybdenum gate and titanium silicide contacted MOS transistors in VLSI semiconductor devices |
| JPH0612822B2 (ja) * | 1984-07-27 | 1994-02-16 | 株式会社日立製作所 | 半導体装置 |
| US4727038A (en) * | 1984-08-22 | 1988-02-23 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
| US4653173A (en) * | 1985-03-04 | 1987-03-31 | Signetics Corporation | Method of manufacturing an insulated gate field effect device |
| US4621413A (en) * | 1985-06-03 | 1986-11-11 | Motorola, Inc. | Fabricating a semiconductor device with reduced gate leakage |
| US4703551A (en) * | 1986-01-24 | 1987-11-03 | Ncr Corporation | Process for forming LDD MOS/CMOS structures |
| US4709467A (en) * | 1986-03-13 | 1987-12-01 | Advanced Micro Devices, Inc. | Non-selective implantation process for forming contact regions in integrated circuits |
| EP0242540A1 (en) * | 1986-04-21 | 1987-10-28 | International Business Machines Corporation | Method and structure for reducing resistance in integrated circuits |
| JPH0620140B2 (ja) * | 1986-06-11 | 1994-03-16 | 株式会社日立製作所 | 薄膜トランジスタ |
| US5094980A (en) * | 1986-06-27 | 1992-03-10 | Digital Equipment Corporation | Method for providing a metal-semiconductor contact |
| US5028554A (en) * | 1986-07-03 | 1991-07-02 | Oki Electric Industry Co., Ltd. | Process of fabricating an MIS FET |
| US4791074A (en) * | 1986-08-29 | 1988-12-13 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor apparatus |
| US4801555A (en) * | 1987-01-14 | 1989-01-31 | Motorola, Inc. | Double-implant process for forming graded source/drain regions |
| US4774204A (en) * | 1987-06-02 | 1988-09-27 | Texas Instruments Incorporated | Method for forming self-aligned emitters and bases and source/drains in an integrated circuit |
| US5016215A (en) * | 1987-09-30 | 1991-05-14 | Texas Instruments Incorporated | High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing |
| FR2624304B1 (fr) * | 1987-12-04 | 1990-05-04 | Philips Nv | Procede pour etablir une structure d'interconnexion electrique sur un dispositif semiconducteur au silicium |
| US5212400A (en) * | 1988-02-18 | 1993-05-18 | International Business Machines Corporation | Method of depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby |
| CA1308496C (en) * | 1988-02-18 | 1992-10-06 | Rajiv V. Joshi | Deposition of tungsten on silicon in a non-self-limiting cvd process |
| US5086008A (en) * | 1988-02-29 | 1992-02-04 | Sgs-Thomson Microelectronics S.R.L. | Process for obtaining high-voltage N channel transistors particularly for EEPROM memories with CMOS technology |
| US4971929A (en) * | 1988-06-30 | 1990-11-20 | Microwave Modules & Devices, Inc. | Method of making RF transistor employing dual metallization with self-aligned first metal |
| KR930002673B1 (ko) * | 1990-07-05 | 1993-04-07 | 삼성전자 주식회사 | 고융점금속 성장방법 |
| US5403760A (en) * | 1990-10-16 | 1995-04-04 | Texas Instruments Incorporated | Method of making a HgCdTe thin film transistor |
| US5208168A (en) * | 1990-11-26 | 1993-05-04 | Motorola, Inc. | Semiconductor device having punch-through protected buried contacts and method for making the same |
| US5086017A (en) * | 1991-03-21 | 1992-02-04 | Industrial Technology Research Institute | Self aligned silicide process for gate/runner without extra masking |
| US5108954A (en) * | 1991-09-23 | 1992-04-28 | Micron Technology, Inc. | Method of reducing contact resistance at silicide/active area interfaces and semiconductor devices produced according to the method |
| WO1995017012A1 (en) * | 1993-12-17 | 1995-06-22 | National Semiconductor Corporation | Refractory metal contact for a power device |
| KR100203131B1 (ko) * | 1996-06-24 | 1999-06-15 | 김영환 | 반도체 소자의 초저접합 형성방법 |
| US5877050A (en) * | 1996-09-03 | 1999-03-02 | Advanced Micro Devices, Inc. | Method of making N-channel and P-channel devices using two tube anneals and two rapid thermal anneals |
| US6455385B1 (en) * | 1998-01-07 | 2002-09-24 | Advanced Micro Devices, Inc. | Semiconductor fabrication with multiple low dose implant |
| US6569766B1 (en) * | 1999-04-28 | 2003-05-27 | Nec Electronics Corporation | Method for forming a silicide of metal with a high melting point in a semiconductor device |
| JP3295931B2 (ja) * | 1999-04-28 | 2002-06-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| CN102403256B (zh) * | 2010-09-08 | 2014-02-26 | 上海华虹宏力半导体制造有限公司 | 赝埋层及制造方法、深孔接触及三极管 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1269359A (en) * | 1968-08-22 | 1972-04-06 | Atomic Energy Authority Uk | Improvements in or relating to semiconductors and methods of doping semiconductors |
| US4005450A (en) * | 1970-05-13 | 1977-01-25 | Hitachi, Ltd. | Insulated gate field effect transistor having drain region containing low impurity concentration layer |
| JPS5946107B2 (ja) * | 1975-06-04 | 1984-11-10 | 株式会社日立製作所 | Ｍｉｓ型半導体装置の製造法 |
| JPS52135685A (en) * | 1976-05-10 | 1977-11-12 | Nec Corp | Semiconductor device |
| US4384301A (en) * | 1979-11-07 | 1983-05-17 | Texas Instruments Incorporated | High performance submicron metal-oxide-semiconductor field effect transistor device structure |
| JPS5818965A (ja) * | 1981-07-28 | 1983-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| US4442589A (en) * | 1981-03-05 | 1984-04-17 | International Business Machines Corporation | Method for manufacturing field effect transistors |
| JPS584924A (ja) * | 1981-07-01 | 1983-01-12 | Hitachi Ltd | 半導体装置の電極形成方法 |
| US4485550A (en) * | 1982-07-23 | 1984-12-04 | At&T Bell Laboratories | Fabrication of schottky-barrier MOS FETs |
| US4498224A (en) * | 1982-12-23 | 1985-02-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of manufacturing a MOSFET using accelerated ions to form an amorphous region |
-
1983
- 1983-09-28 JP JP58179551A patent/JPS6072272A/ja active Granted
-
1984
- 1984-05-02 US US06/606,403 patent/US4575920A/en not_active Expired - Lifetime
- 1984-09-13 DE DE8484306268T patent/DE3468149D1/de not_active Expired
- 1984-09-13 EP EP84306268A patent/EP0139467B1/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177770A (ja) * | 1990-11-09 | 1992-06-24 | Nec Corp | 可変容量ダイオードおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0523055B2 (ja) | 1993-03-31 |
| EP0139467A1 (en) | 1985-05-02 |
| EP0139467B1 (en) | 1987-12-16 |
| US4575920A (en) | 1986-03-18 |
| DE3468149D1 (en) | 1988-01-28 |
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