JPH1056069A - クロックドライバ回路、半導体集積回路装置及び半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ドライブ能力が高く、クロックスキューの小
さいクロックドライバ回路を得る。 【解決手段】 第１の共通線１６はクロック入力ドライ
バ１１の出力ノードにクロック出力線１７を介して電気
的に接続される。複数のプリドライバ１５(1)〜１５(n)
は入力ノードＩＮが第１の共通線１６に、出力ノードＯ
ＵＴが第２の共通線１８に電気的に接続される。複数の
メインドライバ１９(1)〜１９(m)は入力ノードＩＮが第
２の共通線１８に、出力ノードＯＵＴが第３の共通線２
２に電気的に接続される。第３の共通線２２は複数のク
ロック信号供給線２１(1)〜２１(s)に接続される。複数
のクロック信号供給線２１(1)〜２１(s)はクロック信号
を必要とする内部回路（第２のマクロセル）２０のクロ
ック入力ノードに電気的に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばゲートア
レイ、ＥＣＡ（Embeded Cell Array）等の半導体集積回
路装置に係り、特に、この半導体集積回路装置に設けら
れるクロックドライバ回路に関するものである。

【０００２】

【従来の技術】例えば、ゲートアレイ、ＥＣＡ等の半導
体集積回路装置においては、アンド（ＡＮＤ）回路、オ
ア（ＯＲ）回路等の論理回路となるマクロセルと、フリ
ップフロップ回路などのクロック信号を必要とする内部
回路となるマクロセルとが、内部領域（コア領域）に複
数配置されており、上記複数の内部回路に対してクロッ
ク信号を供給ためのクロックドライバ回路が設けられて
いるものである。

【０００３】近年、このような半導体集積回路装置は、
大規模化及び高速化が要求されてきており、半導体集積
回路装置に配置される内部回路の数が増大するととも
に、各内部回路にクロック信号を効率よく、しかも、ク
ロックスキューを小さくすることが提案されつつある。
図４４は、このような考え方に基づき提案されたもので
あり、例えば、特開平７−１４９９４号公報に示された
ものである。

【０００４】図４４において、１００は内部集積回路群
（コア領域）１０１と周辺回路群（バッファ領域）１０
２とを有する半導体基板、１０３は対向して配置される
上記周辺回路群１０２の一方の側の領域に設けられ、基
準信号（クロック信号）を増幅する第１の信号駆動回路
（クロック入力ドライバ）、１０４は一方の側と隣接
し、各々対向して配置される上記周辺回路群１０２の他
方の側の領域であって、上記周辺回路群１０２に隣接す
る上記内部集積回路群１０１の両端領域に設けられる複
数の第２の信号駆動回路（コラムドライバ）、１０５は
これら第１及び第２の信号駆動回路１０３及び１０４と
を接続する第１の信号配線、１０６は上記第２の信号駆
動回路１０４と内部集積回路群１０１とを接続する第２
の信号配線である。

【０００５】このように構成されたものにおいては、第
１の信号駆動回路１０３により基準信号が増幅される
と、第１の信号駆動回路１３から見て対称的に配線され
た第１の信号線１０５を介して複数の第２の信号駆動回
路１０４に基準信号を供給することが可能となる。複数
の第２の信号駆動回路１０４は基準信号を増幅し、櫛形
状に配線された第２の信号配線１０６に均一の基準信号
を供給することが可能となる。これにより、内部信号集
積回路群１０１に到達する基準信号のバラツキを抑える
ことが可能となり、信号遅延量が低減された基準信号、
つまりクロックスキューが低減された基準信号に基づい
て内部集積回路群１１により、各種信号処理を行わせる
ことが可能となる。

【０００６】また、上記のような半導体集積回路装置に
あって、半導体基板の面積を増加させることなく、レイ
アウトの容易な高ドライブ能力のクロックドライバ回路
を設けることも提案されつつある。図４５は、このよう
な考え方に基づき提案されたものであり、例えば、特開
平６−２３６９２３号公報に示されたものである。

【０００７】図４５において、２０１は半導体基板にお
けるマクロセル配置領域、２０２ａは電源電位ＶDDを与
える電源線で、第２層アルミニウム配線からなり、上記
マクロセル配置領域２０１に対して垂直に形成されてい
る。２０２ｂは接地電位ＧＮＤを与える接地線で、第２
層アルミニウム配線からなり、上記マクロセル配置領域
２０１に対して垂直に、かつ、上記電源線２０２ａに平
行に形成され、上記電源線２０２ａとで給電ラインを構
成している。２０３ａは上記マクロセル配置領域の図示
上側に位置し、上記電源線２０２ａとスルーホール２０
４ａで接続される電源線で、第１層アルミニウム層から
なる。２０３ｂは上記マクロセル配置領域の図示下側に
位置し、上記接地線２０２ｂとスルーホール２０４ｂで
接続される接地線で、第１層アルミニウム層からなる。

【０００８】２０５は上記給電ラインの下に位置し、上
記マクロセル配置領域に配置されたドライバ回路等の機
能を持ったマクロセル、２０６はこのマクロセル２０５
へ信号を入力するために上記マクロセル２０５の入力ノ
ードとスルーホール２０７で接続された入力信号線で、
第２層アルミニウム配線からなり、上記電源線２０２ａ
と上記接地線２０２ｂとの間にこれら電源線２０２ａと
接地線２０２ｂと平行に配置されている。２０８は上記
マクロセル２０５から信号出力するために上記マクロセ
ル２０５の出力ノードとスルーホール２０８で接続され
た出力信号線で、第２層アルミニウム配線からなり、上
記電源線２０２ａと上記接地線２０２ｂとの間にこれら
電源線２０２ａと接地線２０２ｂと平行に配置されてい
る。

【０００９】このように構成された半導体集積回路装置
においては、電源線２０２ａ及び接地線２０２ｂからな
る給電ラインの下に、ドライバ回路等の機能を持ったマ
クロセル２０５が配置されているため、マクロセル２０
５への給電が容易であるとともに、マクロセル２０５の
占有面積を小さくすることができる。

【００１０】

【発明が解決しようとする課題】しかるに、さらなる大
規模化及び高速化される半導体集積回路装置が要望され
るに従い、ドライブ能力がさらに高く、クロックスキュ
ーのさらに小さいクロックドライバ回路が要望されてい
る。この発明は上記した点に鑑みてなされたものであ
り、ドライブ能力が高く、クロックスキューの小さいク
ロックドライバ回路を得ることを目的とするものであ
る。また、第２の目的は、クロック信号を必要とする複
数の内部回路に対してクロックスキューが小さいクロッ
ク信号が与えられる、例えばゲートアレイ、ＥＣＡ等の
半導体集積回路装置を得ることである。第３の目的は、
クロック信号を必要とする複数の内部回路に対してクロ
ックスキューが小さいクロック信号が与えられ、このク
ロック信号を与えるためのクロックドライバ回路を、他
のマクロセルに対する占有面積を減少させずにセル配置
領域に設けられる、例えばゲートアレイ、ＥＣＡ等の半
導体集積回路装置を得ることである。

【００１１】

【課題を解決するための手段】この発明の第１の発明に
係るクロックドライバ回路は、半導体基板の一主面に形
成され、クロック入力パッドにクロック入力線を介して
入力ノードが電気的に接続されるクロック入力ドライバ
と、半導体基板の一主面に互いに所定間隔を有して形成
され、クロック入力ドライバの出力ノードに電気的に接
続される第１の共通線に入力ノードが電気的に接続され
るとともに、出力ノードが第２の共通線に電気的に接続
される複数のプリドライバと、半導体基板の一主面に互
いに所定間隔を有して形成され、入力ノードが第２の共
通線に電気的に接続されるとともに、それぞれにクロッ
ク信号を必要とする内部回路のクロック入力ノードが電
気的に接続される複数のクロック信号供給線が接続され
る第３の共通線に出力ノードが電気的に接続される複数
のメインドライバとを設けたものである。

【００１２】この発明の第２の発明に係る半導体集積回
路装置は、複数のクロックドライバ回路を有し、各クロ
ックドライバ回路が、半導体基板の一主面に互いに所定
間隔を有して形成され、クロック信号が与えられる第１
の共通線に入力ノードが電気的に接続されるとともに、
出力ノードが第２の共通線に電気的に接続される複数の
プリドライバと、半導体基板の一主面に互いに所定間隔
を有して形成され、入力ノードが上記第２の共通線に電
気的に接続されるとともに、それぞれにクロック信号を
必要とする内部回路のクロック入力ノードが電気的に接
続される複数のクロック信号供給線が電気的に接続され
る第３の共通線に出力ノードが電気的に接続される複数
のメインドライバとを有しているものである。

【００１３】この発明の第３の発明に係る半導体集積回
路装置は、半導体基板の一主面に形成され、クロック入
力パッドにクロック入力線を介して入力ノードが電気的
に接続されるクロック入力ドライバ及び複数のクロック
ドライバ回路を有し、複数のクロックドライバ回路のう
ちの１つのクロックドライバ回路が、半導体基板の一主
面に互いに第１の方向に沿って所定間隔を有して形成さ
れ、クロック入力ドライバの出力ノードにクロック出力
線を介して電気的に接続されるとともに第１の方向に沿
って直線上に配置される第１の共通線に入力ノードが電
気的に接続されるとともに、出力ノードが第１の方向に
沿って直線上に配置される第２の共通線に電気的に接続
される複数のプリドライバと、半導体基板の一主面に互
いに第１の方向に沿って所定間隔を有して形成され、入
力ノードが第２の共通線に電気的に接続されるととも
に、第１の方向に沿って直線上に配置される第３の共通
線に出力ノードが電気的に接続される複数のメインドラ
イバとを有し、残りのクロックドライバ回路それぞれ
が、半導体基板の一主面に互いに上記第１の方向と直交
する第２の方向に沿って所定間隔を有して形成され、第
３の共通線に電気的に接続されるとともに第２の方向に
沿って直線上に配置される第４の共通線に入力ノードが
電気的に接続されるとともに、出力ノードが第２の方向
に沿って直線上に配置される第５の共通線に電気的に接
続される複数のプリドライバと、半導体基板の一主面に
互いに第２の方向に沿って所定間隔を有して形成され、
入力ノードが第５の共通線に電気的に接続されるととも
に、クロック信号を必要とする内部回路のクロック入力
ノードが電気的に接続されるとともに第２の方向に沿っ
て直線上に配置されるクロック信号供給線に出力ノード
が電気的に接続される複数のメインドライバとを有した
ものである。

【００１４】この発明の第４の発明に係る半導体集積回
路装置は、電極対とその両側に位置するＮ型拡散領域及
びＰ型拡散領域とによって基本セルが第２方向に沿って
配置されるマクロセル配置領域が第１の方向に沿って複
数配置される半導体基板を有し、半導体基板の各マクロ
セル配置領域に、隣接する所定数の基本セルによって構
成される論理回路となる第１のマクロセルが配置される
とともに、半導体基板の複数のマクロセル配置領域の２
以上の所定数のマクロセル配置領域それぞれに、隣接す
る所定数の基本セルによって構成され、クロック信号を
必要とする内部回路となる第２のマクロセルが配置され
るものにおいて、複数のマクロセル配置領域が第２の方
向に複数分割され、各分割された領域に対応してクロッ
クドライバ回路が配置され、各クロックドライバ回路
が、半導体基板の複数のマクロセル配置領域の２以上の
所定数のマクロセル配置領域のそれぞれに、隣接する所
定数の基本セルによって構成され、それぞれが同一直線
上に配置される複数のプリドライバと、半導体基板の複
数のマクロセル配置領域の、複数のプリドライバが配置
されるマクロセル配置領域以外の２以上の所定数のマク
ロセル配置領域のそれぞれに、隣接する所定数の基本セ
ルによって構成され、それぞれが上記複数のプリドライ
バが配置される同一直線上に配置される複数のメインド
ライバとを備え、かつ、対応した分割領域に配置される
複数のプリドライバ及び複数のメインドライバ上に位置
する第１の方向に沿った直線上に配置されるとともに、
対応した分割領域に配置される複数のプリドライバの入
力ノードに電気的に接続される第１の共通線と、対応し
た分割領域に配置される複数のプリドライバ及び複数の
メインドライバ上に位置する第１の方向に沿った直線上
に配置されるとともに、対応した分割領域に配置される
複数のプリドライバの出力ノード及び対応した分割領域
に配置される複数のメインドライバの入力ノードに電気
的に接続される第２の共通線と、対応した分割領域に配
置される複数のプリドライバ及び複数のメインドライバ
上に位置する第１の方向に沿った直線上に配置されると
ともに、対応した分割領域に配置される複数のメインド
ライバの出力ノードに電気的に接続される第３の共通線
と、第２のマクロセルがそれぞれ配置される複数のマク
ロセル配置領域それぞれに対応して第２の方向に沿った
直線上に配置され、第３の共通線に電気的に接続される
とともに対応したマクロセル配置領域に配置された第２
のマクロセルである内部回路のクロック入力ノードが電
気的に接続される複数のクロック信号供給線とを設けた
ものである。

【００１５】この発明の第５の発明に係る半導体集積回
路装置は、電極対とその両側に位置するＮ型拡散領域及
びＰ型拡散領域とによって基本セルが第２方向に沿って
配置されるマクロセル配置領域が第１の方向に沿って複
数配置される半導体基板を有し、半導体基板の各マクロ
セル配置領域に、隣接する所定数の基本セルによって構
成される論理回路となる第１のマクロセルが配置される
とともに、半導体基板の複数のマクロセル配置領域の２
以上の所定数のマクロセル配置領域それぞれに、隣接す
る所定数の基本セルによって構成され、クロック信号を
必要とする内部回路となる第２のマクロセルが配置され
るものにおいて、半導体基板の複数のマクロセル配置領
域が第１の方向に複数分割され、各分割された領域に対
応してクロックドライバ回路が配置され、各クロックド
ライバ回路が、半導体基板の複数のマクロセル配置領域
の１つのマクロセル配置領域に、それぞれが隣接する所
定数の基本セルによって構成され、かつ互いに所定間隔
を有して配置される複数のプリドライバと、複数のプリ
ドライバが配置されるマクロセル配置領域に、それぞれ
が隣接する所定数の基本セルによって構成され、かつ互
いに所定間隔を有して配置される複数のメインドライバ
とを備え、対応した分割領域に配置される複数のプリド
ライバ及び複数のメインドライバが配置されるマクロセ
ル配置領域に沿い、かつ第２の方向に沿った直線上に配
置されるとともに、対応した分割領域に配置される複数
のプリドライバの入力ノードに電気的に接続される第１
の共通線と、対応した分割領域に配置される複数のプリ
ドライバ及び複数のメインドライバが配置されるマクロ
セル配置領域に沿い、かつ第２の方向に沿った直線上に
配置されるとともに、対応した分割領域に配置される複
数のプリドライバの出力ノード及び対応した分割領域に
配置される複数のメインドライバの入力ノードに電気的
に接続される第２の共通線と、対応した分割領域に配置
される複数のプリドライバ及び複数のメインドライバが
配置されるマクロセル配置領域に沿い、かつ第２の方向
に沿った直線上に配置されるとともに、対応した分割領
域に配置される複数のメインドライバの出力ノードに電
気的に接続される第３の共通線と、所定間隔を有し互い
に平行な第１の方向に沿った直線上に配置され、第３の
共通線に電気的に接続されるとともに対応した分割領域
におけるマクロセル配置領域に配置された内部回路のク
ロック入力ノードが電気的に接続される複数のクロック
信号供給線とを設けたものである。

【００１６】この発明の第６の発明に係る半導体集積回
路装置は、第１及び第２の機能ブロック領域を有し、各
機能ブロック領域において、電極対とその両側に位置す
るＮ型拡散領域及びＰ型拡散領域とによって基本セルが
第２方向に沿って配置されるマクロセル配置領域が第１
の方向に沿って複数配置される半導体基板を有し、半導
体基板の各マクロセル配置領域に、隣接する所定数の基
本セルによって構成される論理回路となる第１のマクロ
セルが配置されるとともに、半導体基板の複数のマクロ
セル配置領域の２以上の所定数のマクロセル配置領域そ
れぞれに、隣接する所定数の基本セルによって構成さ
れ、クロック信号を必要とする内部回路となる第２のマ
クロセルが配置されるものにおいて、第１の機能ブロッ
ク領域において、複数のマクロセル配置領域の２以上の
所定数のマクロセル配置領域のそれぞれに、隣接する所
定数の基本セルによって構成され、それぞれが同一直線
上に配置される複数のプリドライバ、及び複数のマクロ
セル配置領域の、複数のプリドライバが配置されるマク
ロセル配置領域以外の２以上の所定数のマクロセル配置
領域のそれぞれに、隣接する所定数の基本セルによって
構成され、それぞれが複数のプリドライバが配置される
同一直線上に配置される複数のメインドライバを備える
クロックドライバ回路と、複数のプリドライバ及び複数
のメインドライバ上に位置する第１の方向に沿った直線
上に配置されるとともに、複数のプリドライバの入力ノ
ードに電気的に接続される第１の共通線と、複数のプリ
ドライバ及び複数のメインドライバ上に位置する第１の
方向に沿った直線上に配置されるとともに、複数のプリ
ドライバの出力ノード及び複数のメインドライバの入力
ノードに電気的に接続される第２の共通線と、複数のプ
リドライバ及び複数のメインドライバ上に位置する第１
の方向に沿った直線上に配置されるとともに、複数のメ
インドライバの出力ノードに電気的に接続される第３の
共通線と、第２のマクロセルがそれぞれ配置される複数
のマクロセル配置領域それぞれに対応して第２の方向に
沿った直線上に配置され、第３の共通線に電気的に接続
されるとともに対応したマクロセル配置領域に配置され
た内部回路のクロック入力ノードが接続される複数のク
ロック信号供給線とを設け、第２の機能ブロック領域に
おいて、複数のマクロセル配置領域の１つのマクロセル
配置領域に、それぞれが隣接する所定数の基本セルによ
って構成され、かつ互いに所定間隔を有して配置される
複数のプリドライバ、及び複数のプリドライバが配置さ
れるマクロセル配置領域に、それぞれが隣接する所定数
の基本セルによって構成され、かつ互いに所定間隔を有
して配置される複数のメインドライバを備えるクロック
ドライバ回路と、複数のプリドライバ及び複数のメイン
ドライバが配置されるマクロセル配置領域に沿い、かつ
第２の方向に沿った直線上に配置されるとともに、複数
のプリドライバの入力ノードに電気的に接続される第１
の共通線と、複数のプリドライバ及び複数のメインドラ
イバが配置されるマクロセル配置領域に沿い、かつ第２
の方向に沿った直線上に配置されるとともに、複数のプ
リドライバの出力ノード及び複数のメインドライバの入
力ノードに電気的に接続される第２の共通線と、複数の
プリドライバ及び複数のメインドライバが配置されるマ
クロセル配置領域に沿い、かつ第２の方向に沿った直線
上に配置されるとともに、複数のメインドライバの出力
ノードに電気的に接続される第３の共通線と、所定間隔
を有し互いに平行な第１の方向に沿った直線上に配置さ
れるとともに、第３の共通線に電気的に接続されるとと
もに第２のマクロセルである内部回路のクロック入力ノ
ードが電気的に接続される複数のクロック信号供給線と
を設けたものである。

【００１７】この発明の第７の発明に係る半導体集積回
路装置は、電極対とその両側に位置するＮ型拡散領域及
びＰ型拡散領域とによって基本セルが第２方向に沿って
配置されるマクロセル配置領域が第１の方向に沿って複
数配置される半導体基板を有し、半導体基板の各マクロ
セル配置領域に、隣接する所定数の基本セルによって構
成される論理回路となる第１のマクロセルが配置される
とともに、半導体基板の複数のマクロセル配置領域の２
以上の所定数のマクロセル配置領域それぞれに、隣接す
る所定数の基本セルによって構成され、クロック信号を
必要とする内部回路となる第２のマクロセルが配置され
るものにおいて、半導体基板の複数のマクロセル配置領
域の２以上の所定数のマクロセル配置領域のそれぞれ
に、隣接する所定数の基本セルによって構成され、それ
ぞれがマクロセル配置領域における第２の方向の中央部
に位置する同一直線上に配置される複数のプリドライ
バ、及び半導体基板の複数のマクロセル配置領域の、複
数のプリドライバが配置されるマクロセル配置領域以外
の２以上の所定数のマクロセル配置領域のそれぞれに、
隣接する所定数の基本セルによって構成され、それぞれ
が複数のプリドライバが配置される同一直線上に配置さ
れる複数のメインドライバとを備える第１のクロックド
ライバ回路と、この第１のクロックドライバ回路の複数
のプリドライバ及び複数のメインドライバ上に位置する
第１の方向に沿った直線上に配置されるとともに、第１
のクロックドライバ回路の複数のプリドライバの入力ノ
ードに電気的に接続される第１の共通線と、第１のクロ
ックドライバ回路の複数のプリドライバ及び複数のメイ
ンドライバ上に位置する第１の方向に沿った直線上に配
置されるとともに、第１のクロックドライバ回路の複数
のプリドライバの出力ノード及び複数のメインドライバ
の入力ノードに電気的に接続される第２の共通線と、第
１のクロックドライバ回路の複数のプリドライバ及び複
数のメインドライバ上に位置する上記第１の方向に沿っ
た直線上に配置されるとともに、第１のクロックドライ
バ回路の複数のメインドライバの出力ノードに電気的に
接続される第３の共通線と、第２のマクロセルがそれぞ
れ配置される複数のマクロセル配置領域それぞれに対応
して第２の方向に沿った直線上に配置され、第３の共通
線に電気的に接続されるとともに対応したマクロセル配
置領域に配置された内部回路のクロック入力ノードが電
気的に接続される複数の第１のクロック信号供給線と、
半導体基板の複数のマクロセル配置領域のうちの第１の
方向の中央部に位置する１つのマクロセル配置領域に、
それぞれが隣接する所定数の基本セルによって構成さ
れ、かつ互いに所定間隔を有して配置される複数のプリ
ドライバ、及びこれら複数のプリドライバが配置される
マクロセル配置領域に、それぞれが隣接する所定数の基
本セルによって構成され、かつ互いに所定間隔を有して
配置される複数のメインドライバとを備える第２のクロ
ックドライバ回路と、この第２のクロックドライバ回路
の複数のプリドライバ及び複数のメインドライバが配置
されるマクロセル配置領域に沿い、かつ第２の方向に沿
った直線上に配置され、第２のクロックドライバ回路の
上記複数のプリドライバの入力ノードに電気的に接続さ
れるとともに、第１の共通線にその交差部にて電気的に
接続される第４の共通線と、第２のクロックドライバ回
路の複数のプリドライバ及び複数のメインドライバが配
置されるマクロセル配置領域に沿い、かつ第２の方向に
沿った直線上に配置され、第２のクロックドライバ回路
の複数のプリドライバの出力ノード及び複数のメインド
ライバの入力ノードに電気的に接続されるとともに、第
２の共通線にその交差部にて電気的に接続される第５の
共通線と、第２のクロックドライバ回路の複数のプリド
ライバ及び複数のメインドライバが配置されるマクロセ
ル配置領域に沿い、かつ第２の方向に沿った直線上に配
置され、第２のクロックドライバ回路の複数のメインド
ライバの出力ノードに電気的に接続されるとともに、第
３の共通線にその交差部にて電気的に接続される第６の
共通線と、所定間隔を有し互いに平行な第１の方向に沿
った直線上に配置されるとともに、第４の共通線に電気
的に接続されるとともに、複数の第１のクロック信号供
給線にその交差部にて電気的に接続される複数の第２の
クロック信号供給線とを設けたものである。

【００１８】この発明の第８の発明に係る半導体集積回
路装置は、電極対とその両側に位置するＮ型拡散領域及
びＰ型拡散領域とによって基本セルが第２方向に沿って
配置されるマクロセル配置領域が第１の方向に沿って複
数配置される半導体基板を有し、半導体基板の各マクロ
セル配置領域に、隣接する所定数の基本セルによって構
成される論理回路となる第１のマクロセルが配置される
とともに、半導体基板の複数のマクロセル配置領域の２
以上の所定数のマクロセル配置領域それぞれに、隣接す
る所定数の基本セルによって構成され、クロック信号を
必要とする内部回路となる第２のマクロセルが配置され
るものにおいて、半導体基板の複数のマクロセル配置領
域の２以上の所定数のマクロセル配置領域のそれぞれ
に、隣接する所定数の基本セルによって構成され、それ
ぞれが同一直線上に配置される複数のプリドライバ、及
び半導体基板の複数のマクロセル配置領域の、複数のプ
リドライバが配置されるマクロセル配置領域以外の２以
上の所定数のマクロセル配置領域のそれぞれに、隣接す
る所定数の基本セルによって構成され、それぞれが複数
のプリドライバが配置される同一直線上に配置される複
数のメインドライバとを備える第１のクロックドライバ
回路と、この第１のクロックドライバ回路の複数のプリ
ドライバ及び複数のメインドライバ上に位置する第１の
方向に沿った直線上に配置されるとともに、第１のクロ
ックドライバ回路の複数のプリドライバの入力ノードに
電気的に接続される第１の共通線と、第１のクロックド
ライバ回路の複数のプリドライバ及び複数のメインドラ
イバ上に位置する第１の方向に沿った直線上に配置され
るとともに、第１のクロックドライバ回路の複数のプリ
ドライバの出力ノード及び複数のメインドライバの入力
ノードに電気的に接続される第２の共通線と、第１のク
ロックドライバ回路の複数のプリドライバ及び複数のメ
インドライバ上に位置する第１の方向に沿った直線上に
配置されるとともに、第１のクロックドライバ回路の複
数のメインドライバの出力ノードに電気的に接続される
第３の共通線と、第２のマクロセルがそれぞれ配置され
る複数のマクロセル配置領域それぞれに対応して設けら
れ、対応したマクロセル配置領域に、それぞれが隣接す
る所定数の基本セルによって構成され、かつ互いに所定
間隔を有して配置される複数のプリドライバ、及びそれ
ぞれが隣接する所定数の基本セルによって構成され、か
つ互いに所定間隔を有して配置される複数のメインドラ
イバとをそれぞれが備える複数の第２のクロックドライ
バ回路と、これら第２のクロックドライバ回路それぞれ
に対応して設けられ、それぞれが、対応したマクロセル
配置領域に沿い、かつ第２の方向に沿った直線上に配置
され、対応した第２のクロックドライバ回路の上記複数
のプリドライバの入力ノードに電気的に接続されるとと
もに、第３の共通線にその交差部にて電気的に接続され
る複数の第４の共通線と、複数の第２のクロックドライ
バ回路それぞれに対応して設けられ、それぞれが、対応
したマクロセル配置領域に沿い、かつ第２の方向に沿っ
た直線上に配置され、対応した第２のクロックドライバ
回路の複数のプリドライバの出力ノード及び複数のメイ
ンドライバの入力ノードに電気的に接続される複数の第
５の共通線と、複数の第２のクロックドライバ回路それ
ぞれに対応して設けられ、それぞれが、対応したマクロ
セル配置領域に沿い、かつ第２の方向に沿った直線上に
配置され、対応した第２のクロックドライバ回路の複数
のメインドライバの出力ノードに電気的に接続されると
ともに、対応したマクロセル配置領域に配置された内部
回路のクロック入力ノードが電気的に接続される複数の
クロック信号供給線とを設けたものである。

【００１９】この発明の第９の発明に係る半導体集積回
路装置は、電極対とその両側に位置するＮ型拡散領域及
びＰ型拡散領域とによって基本セルが第２方向に沿って
配置されるマクロセル配置領域が第１の方向に沿って複
数配置される半導体基板を有し、半導体基板の各マクロ
セル配置領域に、隣接する所定数の基本セルによって構
成される論理回路となる第１のマクロセルが配置される
とともに、半導体基板の複数のマクロセル配置領域の２
以上の所定数のマクロセル配置領域それぞれに、隣接す
る所定数の基本セルによって構成され、クロック信号を
必要とする内部回路となる第２のマクロセルが配置され
るものにおいて、半導体基板の複数のマクロセル配置領
域の２以上の所定数のマクロセル配置領域のそれぞれ
に、そのマクロセル配置領域の一端部に位置し、隣接す
る所定数の基本セルによって構成され、それぞれが同一
直線上に配置される複数のプリドライバ、及び半導体基
板の複数のマクロセル配置領域の、複数のプリドライバ
が配置されるマクロセル配置領域以外の２以上の所定数
のマクロセル配置領域のそれぞれに、そのマクロセル配
置領域の一端部に位置し、隣接する所定数の基本セルに
よって構成され、それぞれが複数のプリドライバが配置
される同一直線上に配置される複数のメインドライバと
を備える第１のクロックドライバ回路と、この第１のク
ロックドライバ回路の複数のプリドライバ及び複数のメ
インドライバ上に位置する第１の方向に沿った直線上に
配置されるとともに、第１のクロックドライバ回路の複
数のプリドライバの入力ノードに電気的に接続される第
１の共通線と、第１のクロックドライバ回路の複数のプ
リドライバ及び複数のメインドライバ上に位置する第１
の方向に沿った直線上に配置されるとともに、第１のク
ロックドライバ回路の複数のプリドライバの出力ノード
及び複数のメインドライバの入力ノードに電気的に接続
される第２の共通線と、第１のクロックドライバ回路の
複数のプリドライバ及び複数のメインドライバ上に位置
する第１の方向に沿った直線上に配置されるとともに、
第１のクロックドライバ回路の複数のメインドライバの
出力ノードに電気的に接続される第３の共通線と、半導
体基板の複数のマクロセル配置領域の２以上の所定数の
マクロセル配置領域のそれぞれに、そのマクロセル配置
領域の他端部に位置し、隣接する所定数の基本セルによ
って構成され、それぞれが同一直線上に配置される複数
のプリドライバ、及び半導体基板の複数のマクロセル配
置領域の、複数のプリドライバが配置されるマクロセル
配置領域以外の２以上の所定数のマクロセル配置領域の
それぞれに、そのマクロセル配置領域の他端部に位置
し、隣接する所定数の基本セルによって構成され、それ
ぞれが複数のプリドライバが配置される同一直線上に配
置される複数のメインドライバとを備える第２のクロッ
クドライバ回路と、この第２のクロックドライバ回路の
複数のプリドライバ及び複数のメインドライバ上に位置
する第１の方向に沿った直線上に配置されるとともに、
第２のクロックドライバ回路の複数のプリドライバの入
力ノードに電気的に接続される第４の共通線と、第２の
クロックドライバ回路の複数のプリドライバ及び複数の
メインドライバ上に位置する第１の方向に沿った直線上
に配置されるとともに、第２のクロックドライバ回路の
複数のプリドライバの出力ノード及び複数のメインドラ
イバの入力ノードに電気的に接続される第５の共通線
と、第２のクロックドライバ回路の複数のプリドライバ
及び複数のメインドライバ上に位置する第１の方向に沿
った直線上に配置されるとともに、第２のクロックドラ
イバ回路の複数のメインドライバの出力ノードに電気的
に接続される第６の共通線と、半導体基板の複数のマク
ロセル配置領域の一方端に位置するマクロセル配置領域
に、それぞれが隣接する所定数の基本セルによって構成
され、かつ互いに所定間隔を有して配置される複数のプ
リドライバ、及び一方端に位置するマクロセル配置領域
に、それぞれが隣接する所定数の基本セルによって構成
され、かつ互いに所定間隔を有して配置される複数のメ
インドライバとを備える第３のクロックドライバ回路
と、この第３のクロックドライバ回路の複数のプリドラ
イバ及び複数のメインドライバが配置されるマクロセル
配置領域に沿い、かつ第２の方向に沿った直線上に配置
されるとともに、第３のクロックドライバ回路の複数の
プリドライバの入力ノードに電気的に接続される第７の
共通線と、第３のクロックドライバ回路の複数のプリド
ライバ及び複数のメインドライバが配置されるマクロセ
ル配置領域に沿い、かつ第２の方向に沿った直線上に配
置されるとともに、第３のクロックドライバ回路の複数
のプリドライバの出力ノード及び複数のメインドライバ
の入力ノードに電気的に接続される第８の共通線と、第
３のクロックドライバ回路の複数のプリドライバ及び複
数のメインドライバが配置されるマクロセル配置領域に
沿い、かつ第２の方向に沿った直線上に配置されるとと
もに、第３のクロックドライバ回路の複数のメインドラ
イバの出力ノードに電気的に接続される第９の共通線
と、半導体基板の複数のマクロセル配置領域の他方端に
位置するマクロセル配置領域に、それぞれが隣接する所
定数の基本セルによって構成され、かつ互いに所定間隔
を有して配置される複数のプリドライバ、及び他方端に
位置するマクロセル配置領域に、それぞれが隣接する所
定数の基本セルによって構成され、かつ互いに所定間隔
を有して配置される複数のメインドライバとを備える第
４のクロックドライバ回路と、この第４のクロックドラ
イバ回路の複数のプリドライバ及び複数のメインドライ
バが配置されるマクロセル配置領域に沿い、かつ第２の
方向に沿った直線上に配置されるとともに、第４のクロ
ックドライバ回路の複数のプリドライバの入力ノードに
電気的に接続される第１０の共通線と、第４のクロック
ドライバ回路の複数のプリドライバ及び複数のメインド
ライバが配置されるマクロセル配置領域に沿い、かつ第
２の方向に沿った直線上に配置されるとともに、第４の
クロックドライバ回路の複数のプリドライバの出力ノー
ド及び複数のメインドライバの入力ノードに電気的に接
続される第１１の共通線と、第４のクロックドライバ回
路の複数のプリドライバ及び複数のメインドライバが配
置されるマクロセル配置領域に沿い、かつ第２の方向に
沿った直線上に配置されるとともに、第４のクロックド
ライバ回路の複数のメインドライバの出力ノードに電気
的に接続される第１２の共通線と、第２のマクロセルが
それぞれ配置される複数のマクロセル配置領域それぞれ
に対応して第２の方向に沿った直線上に配置され、第３
及び第６の共通線に電気的に接続されるとともに対応し
たマクロセル配置領域に配置された内部回路のクロック
入力ノードが電気的に接続される複数の第１のクロック
信号供給線と、所定間隔を有し互いに平行な第１の方向
に沿った直線上に配置され、第９及び第１２の共通線に
電気的に接続されるとともに第１のクロック信号供給線
にその交差部にて電気的に接続される複数の第２のクロ
ック信号供給線とを設けたものである。

【００２０】この発明の第１０の発明に係る半導体集積
回路装置の製造方法は、半導体基板のセル領域の一主面
上に第１の方向に沿って配置される第１及び第２の電極
からなる電極対が第２の方向に沿って複数配置される電
極対群を第１の方向に沿って複数配置して形成され、上
記半導体基板のセル領域の一主面に各電極対群の第１の
電極に対応して第２の方向に沿って配置される複数のＮ
型拡散領域、及び各電極対群の第２の電極に対応して第
２の方向に沿って配置される複数のＰ型拡散領域が第１
の方向に沿って形成され、各電極対とその両側に位置す
るＮ型拡散領域及びＰ型拡散領域とによって基本セルを
構成しているマスタチップを準備するステップと、１つ
の電極対群とこの電極対群に対応したＮ型及びＰ型拡散
領域とからなるマクロセル配置領域をマスタチップに複
数設定するとともに、隣り合うマクロセル配置領域の間
に配線領域を設定するステップと、電源線と接地線とか
らなる電源線対を、半導体基板のセル領域の一主面上に
第１の方向に沿って直線上に配置し、かつ、第２の方向
に沿って互いに所定間隔を有して複数配置するための配
置を設定するステップと、クロック信号が与えられると
ともに複数のプリドライバの入力ノードに電気的に接続
される第１の共通線、複数のプリドライバの出力ノード
及び複数のメインドライバの入力ノードに電気的に接続
される第２の共通線、及び複数のメインドライバの出力
ノードに電気的に接続される第３の共通線を、それぞれ
平行に、半導体基板のセル領域の一主面上に配置するた
めの配置を設定するステップと、第３の共通線に電気的
に接続されるとともに、クロック信号を必要とする内部
回路のクロック入力ノードが電気的に接続される複数の
クロック信号供給線を、第３の共通線と直交して半導体
基板のセル領域の一主面上に配置するための配置を設定
するステップと、第１及び第２の共通線に接続される複
数のプリドライバを形成する領域を、第１及び第２の共
通線と並行し、複数のマクロセル配置領域と複数の電源
線対との交差部から選択して設定し、第２及び第３の共
通線に接続される複数のメインドライバを形成する領域
を、第２及び第３の共通線と並行し、複数のマクロセル
配置領域と複数の電源線対との交差部から選択して設定
するステップとを設けたものである。

【００２１】この発明の第１１の発明に係る半導体集積
回路装置の製造方法は、半導体基板のセル領域の一主面
上に第１の方向に沿って配置される第１及び第２の電極
からなる電極対が第１の方向と直交する第２の方向に沿
って複数配置される電極対群を第１の方向に沿って複数
配置して形成され、半導体基板のセル領域の一主面に各
電極対群の第１の電極に対応して上記第２の方向に沿っ
て配置される複数のＮ型拡散領域、及び各電極対群の第
２の電極に対応して上記第２の方向に沿って配置される
複数のＰ型拡散領域が第１の方向に沿って形成され、各
電極対とその両側に位置するＮ型拡散領域及びＰ型拡散
領域とによって基本セルを構成しているマスタチップを
準備するステップと、１つの電極対群とこの電極対群に
対応したＮ型及びＰ型拡散領域とからなるマクロセル配
置領域をマスタチップに複数設定するとともに、隣り合
うマクロセル配置領域の間に配線領域を設定するステッ
プと、電源線と接地線とからなる電源線対を、半導体基
板のセル領域の一主面上に第１の方向に沿って直線上に
配置し、かつ、第２の方向に沿って互いに所定間隔を有
して複数配置するための配置を設定するステップと、複
数のマクロセル配置領域の複数の電源線対との交差部
を、プリドライバ又はメインドライバのいずれか一方が
形成される領域として設定するステップと、クロック信
号が与えられるとともに複数のプリドライバの入力ノー
ドに電気的に接続される第１の共通線、複数のプリドラ
イバの出力ノード及び複数のメインドライバの入力ノー
ドに電気的に接続される第２の共通線、及び複数のメイ
ンドライバの出力ノードに電気的に接続される第３の共
通線を、それぞれ平行に半導体基板のセル領域の一主面
上に配置するための配置を設定するステップと、記第３
の共通線に電気的に接続されるとともに、クロック信号
を必要とする内部回路のクロック入力ノードが電気的に
接続される複数のクロック信号供給線を、第３の共通線
と直交して半導体基板のセル領域の一主面上に配置する
ための配置を設定するステップと、第１及び第２の共通
線に接続される複数のプリドライバを形成する領域を、
マクロセル配置領域と電源線対との交差部におけるプリ
ドライバの形成領域から選択し、第２及び第３の共通線
に接続される複数のメインドライバを形成する領域を、
マクロセル配置領域と電源線対との交差部におけるメイ
ンドライバの形成領域から選択するステップとを設けた
ものである。

【００２２】

【発明の実施の形態】

実施の形態１．以下にこの発明の実施の形態１を図１な
いし図９を用いて説明する。まず始めに、この発明の実
施の形態１が適用される、例えば、ゲートアレイ又はＥ
ＣＡ等の半導体集積回路装置の半導体基板及びマスター
チップについて図１及び図２に基づいて説明する。

【００２３】図１に示すように、半導体基板１は一主面
にセル領域（内部領域、コア領域）２を有するとともに
このセル領域２の周辺に設けられるバッファ領域（周辺
領域）３を有する。この半導体基板１のセル領域２の一
主面上には、図２に示すように、第１の方向（図示縦方
向）に沿って配置される第１の電極４と第２の電極５と
からなる電極対が第２の方向（図示横方向）に沿って複
数配置される電極対群を第１の方向に沿って複数配置さ
れる。また、半導体基板１のセル領域２の一主面には、
図２に示すように、各電極対群の第１の電極４に対応し
て第２の方向に沿って配置される複数のＮ型拡散領域６
が形成されるとともに、各電極対群の第２の電極５に対
応して第２の方向に沿って配置される複数のＰ型拡散領
域７が対応した上記複数のＮ型拡散領域６と第１の方向
に沿って配置、形成される。

【００２４】第１の電極４とその両側に位置するＮ型拡
散領域６とによってＮ型ＭＯＳトランジスタが構成さ
れ、第２の電極５とその両側に位置するＰ型拡散領域７
とによってＰ型ＭＯＳトランジスタが構成される。第１
の方向に沿って並置される１つのＮ型ＭＯＳトランジス
タと１つのＰ型ＭＯＳトランジスタとによって基本セル
８が構成される。半導体基板１のセル領域２には、Ｎ型
ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからな
る基本セル８が第１の方向及び第２の方向にマトリクス
状に配置され、全面に敷き詰められた状態になってい
る。このように半導体基板１のセル領域２全面に基本セ
ルが敷き詰められて形成された状態をマスタチップと称
されている。

【００２５】一方、アンド（ＡＮＤ）回路やオア（Ｏ
Ｒ）回路等の論理回路やクロック信号を必要とするフリ
ップフロップ回路等の内部回路は、上記した基本セルを
所定数用いて構成されるセル構造にされ、いわゆるマク
ロセルと称される。以下、論理回路を第１のマクロセ
ル、内部回路を第２のマクロセルと称す。したがって、
半導体基板１のセル領域２には、図１に示すように、こ
れらマクロセルが配置されるマクロセル配置領域９が第
１の方向に沿って複数設けられるとともに、マクロセル
配置領域９の間にマクロセル配置領域９に形成されるマ
クロセル間を電気的に接続するための配線領域が設けら
れる。

【００２６】なお、各マクロセル配置領域９は、第２の
方向に沿って配置された基本セルの一列分によって構成
される。また、各配線領域１０は、そこに配置される第
２の方向に沿った配線の数によって、第２の方向に沿っ
て配置された基本セルの一列分、もしくは複数列分によ
って構成される。半導体基板１のバッファ領域３には、
入力バッファ回路、出力バッファ回路、入出力バッファ
回路等の回路が形成される。

【００２７】そして、このような半導体集積回路装置に
あっては、クロック信号を必要とするフリップフロップ
回路等の内部回路となる第２のマクロセルに、半導体集
積回路装置外部からのクロック信号を与えるためのクロ
ックドライバ回路が設けられる。

【００２８】以下に、この発明の実施の形態１における
クロックドライバ回路について説明する。まず、図３を
用いて説明する。図３において、１１はクロック入力パ
ッド１２にクロック入力線１３を介して入力ノードが電
気的に接続されるクロック入力ドライバ、１４ａないし
１４ｃはそれぞれ複数の第２のマクロセルを３分割した
うちの１分割に対応して設けられ、上記クロック入力ド
ライバから出力されるクロック信号を受けて、対応の分
割された複数の第２のマクロセルにクロック信号を与え
るためのクロックドライバ回路である。各クロックドラ
イバ回路１４ａないし１４ｃはすべて同じ回路構成をし
ているので、以下、クロックドライバ回路１４ａを代表
して説明する。なお、符号において、添字ａ、ｂ、ｃは
クロックドライバ回路１４ａないし１４ｃにそれぞれ対
応して付したので、以下の説明においては添字ａ、ｂ、
ｃを省略して説明する。

【００２９】１５(1)〜１５(n)は上記クロック入力ドラ
イバ１１の出力ノードにクロック出力線１７を介して電
気的に接続される第１の共通線１６に入力ノードＩＮが
電気的に接続されるとともに、出力ノードＯＵＴが第２
の共通線１８に電気的に接続される複数のプリドライバ
で、例えば図４に示すように、直列接続されたＰ型ＭＯ
Ｓトランジスタ及びＮ型ＭＯＳトランジスタからなるイ
ンバータ回路を２段縦続接続した回路によって構成され
ている。１９(1)〜１９(m)は入力ノードＩＮが上記第２
の共通線１８に電気的に接続されるとともに、それぞれ
にクロック信号を必要とする内部回路（第２のマクロセ
ル）２０のクロック入力ノードが電気的に接続される複
数のクロック信号供給線２１(1)〜２１(s)が接続される
第３の共通線２２に出力ノードＯＵＴが電気的に接続さ
れる複数のメインドライバで、例えば図５に示すよう
に、直列接続されたＰ型ＭＯＳトランジスタ及びＮ型Ｍ
ＯＳトランジスタからなるインバータ回路を２段縦続接
続した回路によって構成されている。

【００３０】なお、上記プリドライバ１５(1)〜１５(n)
及びメインドライバ１９(1)〜１９(m)はそれぞれインバ
ータ回路を２段縦続接続した回路にて構成したが、２段
に限られるものではなく何段でも良いものである。ただ
し、プリドライバを構成するインバータの数とメインド
ライバを構成するインバータ回路の数の和は偶数になる
ようにした方が良い。また、上記クロック入力ドライバ
１１は、図４及び図５に示した上記プリドライバ１５
(1)〜１５(n)及びメインドライバ１９(1)〜１９(m)と同
様に、インバータ回路を２段縦続接続した回路にて構成
されてもよい。

【００３１】次に、図３に示す回路構成にされたクロッ
クドライバ回路１４ａ〜１４ｃを、図１及び図２に示し
たマスタチップに配置、形成した例について説明する。
まず、クロックドライバ回路１４ａ〜１４ｃはすべて同
じ回路構成をしているので、理解しやすいように、クロ
ックドライバ回路１４ａを代表して図６を用いて説明す
る。なお、図６において、添字ａ、ｂ、ｃを省略してあ
る。

【００３２】プリドライバ１５(1)〜１５(n)は複数のマ
クロセル配置領域９の２以上の所定数（この例において
はｎ個）のマクロセル配置領域のそれぞれに、第１の方
向に沿った同一直線上に互いに所定間隔を有して配置、
形成される。この実施の形態１において所定間隔は、す
べてにおいてマクロセル配置領域１つおきにしてある
が、これに限られるものではなく、プリドライバ１５の
数に合わせて任意に配置してよい。各プリドライバ１５
は、詳細には、図７に示すように、電源線２５と接地線
２６とからなる電源線対とマクロセル配置領域９との交
差部に形成、つまり、電源線対を構成する電源線２５と
接地線２６との間のマクロセル配置領域９に形成され
る。

【００３３】各プリドライバ１５内の配線は、第１のマ
クロセル４０となる論理回路内及び第２のマクロセル２
０となる内部回路内の配線並びに論理回路間の配線及び
論理回路と内部回路間の配線と同様に、第２の方向に沿
って配置される直線状の第１の配線又は第１の方向に沿
って配置される直線状の第２の配線の少なくとも一方の
配線にて構成される。なお、第１の配線は基本セル８を
構成する電極対上に層間絶縁膜を介して形成される第１
の導電体層にて形成され、第２の配線は第１の導電体層
上に層間絶縁膜を介して形成される第２の導電体層にて
形成される。第１の導電体層と第２の導電体層との上下
関係は逆であってもよい。第１及び第２の導電体層は、
アルミニウム金属層（アルミニウム合金層を含む）によ
って形成される。

【００３４】上記電源線２５は電源電位が印加され、接
地線２６は接地電位とされる。電源線対を構成する電源
線２５と接地線２６とは隣接しかつ平行に配置され、第
２の導電体層によって形成される。電源線２５と接地線
２６とからなる電源線対は、半導体基板１のセル領域２
の一主面上に第１の方向に沿ってセル領域２を横切って
直線上に配置される。電源線対を構成する電源線２５の
外側辺と接地線２６の外側辺との距離は、この実施の形
態１では４６ＢＣ（Basic Cell、１Basic Cellは基本セ
ル８の幅（第２の方向に沿った長さ）であり、この実施
の形態１では２．６５μｍ）であるので、プリドライバ
１５は電源線２５と接地線２６との間に十分に形成でき
る。なお、図７において、プリドライバ１５の第２の方
向に沿った長さを電源線２５の外側辺から接地線２６の
外側辺までとしているが、これに限られるものではな
く、プリドライバ１５の構成によっては、電源線２５の
外側辺と接地線２６の外側辺との距離より短いものであ
ってもよい。要はプリドライバ１５が電源線対を構成す
る電源線２５と接地線２６との間に配置されていればよ
い。

【００３５】各プリドライバ１５は図７に示すように電
源線２５から電源線２３を介して電源電位Ｖccが与えら
れ、接地線２６に接地線２４を介して接続されて接地電
位ＧＮＤが与えられる。電源線２３はマクロセル配置領
域９の一側部（図示上側側部）上に第２の方向に沿って
マクロセル配置領域９全長に亙って配置される。電源線
２３は第１の導電体層にて形成され、コンタクトホール
２７を介してプリドライバ１５に電気的に接続されると
ともにコンタクトホール２８を介して電源線２５に電気
的に接続される。接地線２４はマクロセル配置領域９の
他側部（図示下側側部）上に第２の方向に沿ってマクロ
セル配置領域９全長に亙って配置される。接地線２４は
第１の導電体層にて形成され、コンタクトホール２９を
介してプリドライバ１５に電気的に接続されるとともに
コンタクトホール３０を介して接地線２６に電気的に接
続される。

【００３６】メインドライバ１９(1)〜１９(m)は複数の
マクロセル配置領域９の、プリドライバ１５(1)〜１５
(n)が配置されるマクロセル配置領域９以外の２以上の
所定数（この例においてはｍ個）のマクロセル配置領域
のそれぞれに、第１の方向に沿った同一直線上に互いに
所定間隔を有して配置、形成される。この実施の形態１
において所定間隔は、すべてにおいてマクロセル配置領
域１つおきにしてある。つまり、メインドライバ１９と
プリドライバ１５とは第１の方向に沿った同一直線上に
交互に配置される。しかし、これに限られるものではな
く、メインドライバ１９の数に合わせて任意に配置して
よい。各メインドライバ１９は、詳細には、図８に示す
ように、電源線２５と接地線２６とからなる電源線対と
マクロセル配置領域９との交差部に形成、つまり、電源
線対を構成する電源線２５と接地線２６との間のマクロ
セル配置領域９に形成される。

【００３７】各メインドライバ１９内の配線は、プリド
ライバ１５と同様に第２の方向に沿って配置される直線
状の第１の配線又は第１の方向に沿って配置される直線
状の第２の配線の少なくとも一方の配線にて構成され
る。また、メインドライバ１９は電源線２５と接地線２
６との間に十分に形成できる。なお、図８において、メ
インドライバ１９の第２の方向に沿った長さを電源線２
５の外側辺から接地線２６の外側辺までとしているが、
これに限られるものではなく、メインドライバ１９の構
成によっては、電源線２５の外側辺と接地線２６の外側
辺との距離より短いものであってもよい。要はメインド
ライバ１９が電源線対を構成する電源線２５と接地線２
６との間に配置されていればよい。

【００３８】各メインドライバ１９は図８に示すように
電源線２５から電源線２３を介して電源電位Ｖccが与え
られ、接地線２６に接地線２４を介して接続されて接地
電位ＧＮＤが与えられる。電源線２３はコンタクトホー
ル３１を介してメインドライバ１９に電気的に接続され
るとともにコンタクトホール３２を介して電源線２５に
電気的に接続される。接地線２４はコンタクトホール３
３を介してメインドライバ１９に電気的に接続されると
ともにコンタクトホール３４を介して接地線２６に電気
的に接続される。

【００３９】第１の共通線１６は、図６に示すように、
複数のプリドライバ１５(1)〜１５(n)及び複数のメイン
ドライバ１９(1)〜１９(m)上に位置する第１の方向に沿
った直線上に配置される。第１の共通線１６は第２の導
電体層にて形成され、電源線対を構成する電源線２５と
接地線２６との間に電源線２５と接地線２６と平行に配
置される。第１の共通線１６はコンタクトホール３５を
介して複数のプリドライバ１５(1)〜１５(n)の入力ノー
ドに電気的に接続され、複数のプリドライバ１５(1)〜
１５(n)の入力ノードを短絡する。

【００４０】第２の共通線１８は、図６に示すように、
複数のプリドライバ１５(1)〜１５(n)及び複数のメイン
ドライバ１９(1)〜１９(m)上に位置する第１の方向に沿
った直線上に配置される。第２の共通線１８は第２の導
電体層にて形成され、電源線対を構成する電源線２５と
接地線２６との間に第１の共通線１６と平行に配置され
る。第２の共通線１８はコンタクトホール３６を介して
複数のプリドライバ１５(1)〜１５(n)の出力ノードに電
気的に接続されるとともに、コンタクトホール３７を介
して複数のメインドライバ１９(1)〜１９(m)の入力ノー
ドに接続され、複数のプリドライバ１５(1)〜１５(n)の
出力ノード及び複数のメインドライバ１９(1)〜１９(m)
の入力ノードを短絡する。

【００４１】第３の共通線２２は、図６に示すように、
複数のプリドライバ１５(1)〜１５(n)及び複数のメイン
ドライバ１９(1)〜１９(m)上に位置する第１の方向に沿
った直線上に配置される。第３の共通線２２は第２の導
電体層にて形成され、電源線対を構成する電源線２５と
接地線２６との間に第１の共通線１６と平行に配置され
る。第３の共通線２２はコンタクトホール３８を介して
複数のメインドライバ１９(1)〜１９(m)の出力ノードに
接続され、複数のメインドライバ１９(1)〜１９(m)の出
力ノードを短絡する。

【００４２】複数のクロック信号供給線２１(1)〜２１
(s)は、図６に示すように、第２のマクロセル２０がそ
れぞれ配置される複数のマクロセル配置領域９それぞれ
に対応して第２の方向に沿った直線上に配置される。こ
の実施の形態１においては、複数のマクロセル配置領域
９すべてに対して１対１に対応してクロック信号供給線
２１を配置しているが、隣り合う２つのマクロセル配置
領域９に対して１つ、つまり２対１に対応してクロック
信号供給線２１を配置してもよい。また、第２のマクロ
セル２０が配置されるマクロセル配置領域９に対してだ
けクロック信号供給線２１を配置してもよく、この場
合、隣り合う２つのマクロセル配置領域９両者に第２の
マクロセル２０が配置されれば、この隣り合う２つのマ
クロセル配置領域９に対して１つのクロック信号供給線
２１を配置するようにしてもよい。

【００４３】各クロック信号供給線２１(1)〜２１(s)
は、第１の導電体層にて形成され、配線領域１０上に、
互いに平行に配置される。各クロック信号供給線２１
(1)〜２１(s)は、その中央部にてコンタクトホール３９
を介して第３の共通線２２に電気的に接続される。各ク
ロック信号供給線２１(1)〜２１(s)は、対応したマクロ
セル配置領域９に配置された第２のマクロセル２０であ
る内部回路のクロック入力ノードに配線４１を介して接
続される。配線４１は第２の導電体層にて形成される。

【００４４】第３の共通線２２の線幅は、第１及び第２
の共通線１６及び１８の線幅より大きくしてある。つま
り、次の理由によって第３の共通線２２の線幅を大きく
してある。第１の共通線１６に接続されるのは複数のプ
リドライバ１５(1)〜１５(n)の入力ノードであり、図４
に示すように、入力ノードＩＮが接続されるのはＰ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタのゲート
電極であるため、第１の共通線１６に接続される負荷容
量値は小さい。また、第２の共通線１８に接続されるの
は複数のメインドライバ１９(1)〜１９(m)の入力ノード
であり、図５に示すように、入力ノードＩＮが接続され
るのはＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタのゲート電極であるため、第２の共通線１８に接続
される負荷容量値は小さい。これに対して、第３の共通
線２２に接続されるのは、複数のクロック信号供給線２
１(1)〜２１(s)及び複数の内部回路２０のクロック入力
ノードであるため、負荷容量値は大きい。また、第２の
共通線１８の線幅は、接続される負荷容量値の違いによ
り、第１の共通線１６の線幅より大きくしてある。

【００４５】なお、図６において、論理回路となる第１
のマクロセル４０及びクロック信号を必要とする内部回
路となる第２のマクロセル２０を繁雑さを避けるため、
ランダムに配置して示しているが、実際は、電源線対を
構成する電源線２５と接地線２６との間の領域を除いた
マクロセル配置領域９全域において、効率よく、隙間な
く（マクロセル間の絶縁領域（一般に１つの基本セルに
よってマクロセル間の電気的絶縁がなされる）は存在す
る）第１及び第２のマクロセル４０及び２０が配置され
る。

【００４６】また、図６は、１つのクロックドライバ回
路１４と、この１つのクロックドライバ回路１４に対し
て、クロック信号が供給されるマクロセル配置領域９、
並びにクロック信号を伝達するための第１ないし第３の
共通線１６、１８、２２及び複数のクロック信号供給線
２１(1)〜２１(s)を示していることになる。この図６に
示したものを、以下便宜上、基本構成ブロックと称す。

【００４７】次に、図３の回路に示したように３つのク
ロックドライバ回路１４ａ〜１４ｃを図１及び図２に示
したマスタチップに配置、形成した例、つまり、図６に
示した基本構成ブロックが１つの半導体基板１のセル領
域２に設けた例について図９を用いて説明する。半導体
基板１のセル領域２における複数のマクロセル配置領域
９は、第２の方向（図９の図示上縦方向）に複数、つま
り、この実施の形態１においては３分割される。各分割
された領域は、図６にて示した基本構成ブロックにされ
る。つまり、各分割された領域に対応して１つのクロッ
クドライバ回路１４ａ〜１４ｃが配置される。言い換え
れば、３つのクロックドライバ回路１４ａ〜１４ｃが第
２の方向に沿って配置される。

【００４８】図９において、繁雑さを避けるため、電源
線２５及び接地線２６からなる電源線対は示していない
が、この実施の形態１においては、半導体基板１のセル
領域２の一主面上に第１の方向に沿ってセル領域２を横
切って直線上に配置される電源線対が所定間隔（２１０
ＢＣ）毎に配置されている。なお、この実施の形態１に
おいては、半導体基板１のセル領域２の第２の方向に沿
った長さを９ｍｍにしているため、各分割された領域に
は複数の電源線対が配置される。

【００４９】クロックドライバ回路１４ａは、対応した
分割領域、図９において図示下１／３の領域における第
２の方向に沿った中央部に配置される。つまり、対応し
た分割領域の第２の方向に沿った中央部に配置される電
源線対を構成する電源線２５と接地線２６との間に位置
するマクロセル配置領域に、プリドライバ１５ａ(1)〜
１５ａ(n)及びメインドライバ１９ａ(1)〜１９ａ(m)が
配置される。第１ないし第３の共通線１６ａ、１８ａ、
２２ａは対応した分割領域の第２の方向に沿った中央部
に配置される電源線対を構成する電源線２５と接地線２
６との間に配置される。クロック信号供給線２１ａ(1)
〜２１ａ(s)は、対応したマクロセル配置領域９の対応
した分割領域全域に亙って配置され、その中央部にて第
３の共通線２２ａに電気的に接続される。

【００５０】クロックドライバ回路１４ｂは、対応した
分割領域、図９において図示中央１／３の領域における
第２の方向に沿った中央部に配置される。つまり、対応
した分割領域の第２の方向に沿った中央部に配置される
電源線対を構成する電源線２５と接地線２６との間に位
置するマクロセル配置領域に、プリドライバ１５ｂ(1)
〜１５ｂ(n)及びメインドライバ１９ｂ(1)〜１９ｂ(m)
が配置される。第１ないし第３の共通線１６ｂ、１８
ｂ、２２ｂは対応した分割領域の第２の方向に沿った中
央部に配置される電源線対を構成する電源線２５と接地
線２６との間に配置される。クロック信号供給線２１ｂ
(1)〜２１ｂ(s)は、対応したマクロセル配置領域９の対
応した分割領域全域に亙って配置され、その中央部にて
第３の共通線２２ｂに電気的に接続される。

【００５１】クロックドライバ回路１４ｃは、対応した
分割領域、図９において図示上１／３の領域における第
２の方向に沿った中央部に配置される。つまり、対応し
た分割領域の第２の方向に沿った中央部に配置される電
源線対を構成する電源線２５と接地線２６との間に位置
するマクロセル配置領域に、プリドライバ１５ｃ(1)〜
１５ｃ(n)及びメインドライバ１９ｃ(1)〜１９ｃ(m)が
配置される。第１ないし第３の共通線１６ｃ、１８ｃ、
２２ｃは対応した分割領域の第２の方向に沿った中央部
に配置される電源線対を構成する電源線２５と接地線２
６との間に配置される。クロック信号供給線２１ｃ(1)
〜２１ｃ(s)は、対応したマクロセル配置領域９の対応
した分割領域全域に亙って配置され、その中央部にて第
３の共通線２２ｃに電気的に接続される。なお、この実
施の形態１においては、クロックドライバ回路１４ａ〜
１４ｃを３つ用いたものを示しているが、３つにかかわ
らず、４つでも５つでも良い。この場合、各クロックド
ライバ回路に対する基本構成ブロックは同じ大きさがよ
い。

【００５２】クロック入力ドライバ１１は、図９に示す
ように、複数のマクロセル配置領域９の第１の方向に沿
った中央部に位置するマクロセル配置領域９の第２の方
向に沿った中央部に配置される。この実施の形態１にお
いては、クロック入力ドライバ１１は第２のクロックド
ライバ回路１４ｂが配置される電源線対に対して隣の電
源線対を構成する電源線２５と接地線２６との間に配置
される。クロック入力ドライバ１１の入力ノードは、半
導体基板の一主面上に形成されたクロック入力パッド１
２にクロック入力線１３を介して電気的に接続される。
クロック入力線１３は、第１の導電体層にて形成される
第２の方向に沿った第１の配線と、第２の導電体層にて
形成される第１の方向に沿った第２の配線とによって形
成される。

【００５３】クロック入力ドライバ１１の出力ノード
は、クロック出力線１７ａ〜１７ｃを介して第１の共通
線１６ａ〜１６ｃに電気的に接続される。クロック出力
線１７ａは、第１の導電体層にて形成される第２の方向
に沿った第１の配線と、第２の導電体層にて形成される
第１の方向に沿った第２の配線とによって形成される。
クロック出力線１７ａの一端はクロック入力ドライバ１
１の出力ノードに、他端は第１の共通線１６ａの中央部
に電気的に接続される。クロック出力線１７ｂは、第１
の導電体層にて形成される第２の方向に沿った第１の配
線と、第２の導電体層にて形成される第１の方向に沿っ
た第２の配線とによって形成される。クロック出力線１
７ｂの一端はクロック入力ドライバ１１の出力ノード
に、他端は第１の共通線１６ｂの中央部に電気的に接続
される。クロック出力線１７ｃは、第１の導電体層にて
形成される第２の方向に沿った第１の配線と、第２の導
電体層にて形成される第１の方向に沿った第２の配線と
によって形成される。クロック出力線１７ｃの一端はク
ロック入力ドライバ１１の出力ノードに、他端は第１の
共通線１６ｃの中央部に電気的に接続される。クロック
出力線１７ａ〜１７ｃの配線長は、クロック入力ドライ
バ１１から一番遠い第１の共通線までの配線長を基準と
して、第１の配線及び第２の配線を適宜用いることによ
って、すべて同じ長さにしてある。

【００５４】次に、このように構成された半導体集積回
路装置において、クロック入力パッド１２にクロック信
号が入力されてから、第２のマクロセル２０である内部
回路のクロック入力ノードにクロック信号が入力される
までの動作について説明する。クロック入力パッド１２
に外部からクロック信号が入力されると、クロック入力
線１３を介してクロック入力ドライバ１１に入力され
る。クロック入力ドライバ１１は入力されたクロック信
号に基づいたクロック信号が出力され、このクロック信
号がクロック出力線１７ａ〜１７ｃを介して第１の共通
線１６ａ〜１６ｃに与えられ、複数のプリドライバ１５
ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)、１５ｃ
(1)〜１５ｃ(ｎ)に入力される。

【００５５】クロック出力線１７ａ〜１７ｃの配線長は
すべて同じにしてあるため、第１の共通線１６ａ〜１６
ｃそれぞれにおけるクロック信号の変化（立ち下がり及
び立ち上がり）は同じになる。しかも、複数のプリドラ
イバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)、
１５ｃ(1)〜１５ｃ(ｎ)の入力ノードはそれぞれ第１の
共通線１６ａ〜１６ｃによって短絡され、第１の共通線
１６ａ〜１６ｃに対する負荷容量値も小さいことから、
複数のプリドライバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)
〜１５ｂ(ｎ)、１５ｃ(1)〜１５ｃ(ｎ)の入力ノードそ
れぞれに現れるクロック信号の変化も同じになる。

【００５６】複数のプリドライバ１５ａ(1)〜１５ａ
(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)、１５ｃ(1)〜１５ｃ(ｎ)
の出力ノードに現れるクロック信号の変化は同じであ
る。しかも、第２の共通線１８ａ〜１８ｃそれぞれには
その全長に亙って所定間隔を有し、分散させて複数のプ
リドライバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ
(ｎ)、１５ｃ(1)〜１５ｃ(ｎ)の出力ノードが接続され
るため、第２の共通線１８ａ〜１８ｃそれぞれに現れる
クロック信号の変化は第２の共通線１８ａ〜１８ｃの全
長に亙って同じになる。第２の共通線１８ａ〜１８ｃに
て入力ノードが短絡される複数のメインドライバ１９ａ
(1)〜１９ａ(m)、１９ｂ(1)〜１９ｂ(m)、１９ｃ(1)〜
１９ｃ(m)の出力ノードに現れるクロック信号の変化も
同じになる。

【００５７】複数のメインドライバ１９ａ(1)〜１９ａ
(m)、１９ｂ(1)〜１９ｂ(m)、１９ｃ(1)〜１９ｃ(m)の
出力ノードは、第３の共通線２２ａ〜２２ｃに対してそ
の全長に亙って所定間隔を有し、分散させて接続される
ため、第３の共通線２２ａ〜２２ｃそれぞれに現れるク
ロック信号の変化は第３の共通線２２ａ〜２２ｃの全長
に亙って同じになる。要するに、クロック入力パッド１
２に入力されるクロック信号の変化は、第３の共通線２
２ａ〜２２ｃの全長に亙って同じに現れる。言い換えれ
ば、クロック入力パッド１２に入力されるクロック信号
の第３の共通線２２ａ〜２２ｃに到達時間のずれ、すな
わちクロックスキューは第３の共通線２２ａ〜２２ｃの
全長に亙ってほとんどない。

【００５８】第３の共通線２２ａ〜２２ｃに伝達された
クロック信号はクロック信号供給線２１ａ(1)〜２１ａ
(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)を
介してクロック信号を必要とする内部回路（第２のマク
ロセル２０）のクロック入力ノードに与えられる。この
時、クロック信号供給線２１ａ(1)〜２１ａ(s)、２１ｂ
(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)それぞれの第３
の共通線２２ａ〜２２ｃとの接続点、つまり中央部にお
けるクロック信号の変化は同じであるものの、両端部に
おけるクロック信号の変化は中央部におけるクロック信
号の変化より若干遅れる。

【００５９】しかるに、クロック信号供給線２１ａ(1)
〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１
ｃ(s)それぞれの長さは、マクロセル配置領域９の第２
の方向に沿った長さの１／３にされており、クロック信
号供給線２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ
(s)、２１ｃ(1)〜２１ｃ(s)それぞれの配線抵抗及び配
線容量は小さなものである。しかも、クロック信号供給
線２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１
ｃ(1)〜２１ｃ(s)それぞれに接続される第２のマクロセ
ル２０の数も少ない。その結果、クロック信号供給線２
１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ
(1)〜２１ｃ(s)の中央部におけるクロック信号の変化に
対して一番遅れる両端部におけるクロック信号の変化の
遅れも非常に小さいものとなる。要するに、第２のマク
ロセル２０すべてに対してクロックスキューが低減され
る。

【００６０】この実施の形態１は、以上に述べたことか
ら明らかな如く、次のような効果を奏するものである。 （イ）クロック入力パッド１２に入力されたクロック信
号の変化は、第３の共通線２２ａ〜２２ｃの全長に亙っ
て同じに変化し、クロック信号供給線２１ａ(1)〜２１
ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)
による時間的遅れも非常に小さなものとすることがで
き、クロック信号を必要とする内部回路となる第２のマ
クロセル２０すべてに対して与えられるクロック信号間
におきるクロックスキューは小さくなる。 （ロ）クロックドライバ回路１４ａ〜１４ｃを構成する
複数のプリドライバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)
〜１５ｂ(ｎ)、１５ｃ(1)〜１５ｃ(ｎ)と複数のメイン
ドライバ１９ａ(1)〜１９ａ(m)、１９ｂ(1)〜１９ｂ
(m)、１９ｃ(1)〜１９ｃ(m)は、第１のマクロセル２２
及び第２のマクロセル２０が配置されない電源線対を構
成する電源線２５と接地線２６との間に配置されるた
め、セル領域２に対する第１及び第２のマクロセル２２
及び２０の数を減らすことなく、クロックドライバ回路
１４ａ〜１４ｃをセル領域内に配置できる。

【００６１】（ハ）クロック入力線１３、クロック出力
線１７ａ〜１７ｃ、第１ないし第３の共通線１６ａ〜１
６ｃ、１８ａ〜１８ｃ、２２ａ〜２２ｃ、及びクロック
信号供給線２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ
(s)、２１ｃ(1)〜２１ｃ(s)それぞれを、その線幅の狭
いものを使用しても、第２のマクロセル２０すべてに対
してクロックスキューが低減される。その結果、クロッ
ク入力線１３、クロック出力線１７ａ〜１７ｃ、第１な
いし第３の共通線１６ａ〜１６ｃ、１８ａ〜１８ｃ、２
２ａ〜２２ｃ、及びクロック信号供給線２１ａ(1)〜２
１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ
(s)すべてによる配線としての総面積を小さくできるた
め、配線としての容量値を低くでき、クロックドライバ
回路１ａ〜１４ｃによる消費電力の低減も図れる。 （ニ）図６に示したものを、基本構成ブロックとするた
め、セル領域２の第２の方向の長さが長くなった場合で
も、この基本構成ブロックを追加することによって対応
でき、同等のクロックスキューを持った種々の半導体集
積回路装置を得られる。

【００６２】なお、上記実施の形態１において、クロッ
ク入力ドライバ１１の入力ノードがクロック入力線１３
を介して入力パッド１２に接続する構成にしたが、クロ
ック入力ドライバ１１の入力ノードと入力パッド１２と
の間にＰＬＬ回路を介在させてクロック入力ドライバ１
１に入力されるクロック信号を安定化したものであって
もよい。

【００６３】実施の形態２．図１０はこの発明の実施の
形態２を示すものであり、上記した実施の形態１に対し
て以下の点が相違するだけであり、その他は同様のもの
である。すなわち、実施の形態１における第１ないし第
３の共通線１６ａ〜１６ｃ、１８ａ〜１８ｃ、２２ａ〜
２２ｃが第２の導電体層にて形成し、クロック信号供給
線２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１
ｃ(1)〜２１ｃ(s)が第１の導電体層にて形成しているの
に対して、この実施の形態２においては、第１及び第２
の導電体層とは異なる層である第３及び第４の導電体層
をさらに設け、第３の共通線２２ａ〜２２ｃ及びクロッ
ク信号供給線２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１
ｂ(s)、２１ｃ(1)〜２１ｃ(s)を図１１に示すように第
３の導電体層にて一体的に形成し、第１及び第２の共通
線１６ａ〜１６ｃ、１８ａ〜１８ｃを図１２に示すよう
に第４の導電体層にて形成している。

【００６４】第３の導電体層は第２の導電体層上に層間
絶縁膜を介して形成される。第４の導電体層は第３の導
電体層上に層間絶縁膜を介して形成される。第３の導電
体層と第４の導電体層との上下関係は逆であってもよ
い。第３及び第４の導電体層は、アルミニウム金属層
（アルミニウム合金層を含む）によって形成される。

【００６５】第１ないし第３の共通線１６ａ〜１６ｃ、
１８ａ〜１８ｃ、２２ａ〜２２ｃは、第３又は第４の導
電体層にて形成されるものの、実施の形態１と同様に対
応したクロックドライバ回路１４ａ〜１４ｃの複数のプ
リドライバ１５(1)〜１５(n)及び複数のメインドライバ
１９(1)〜１９(m)上に位置し、電源線対を構成する電源
線２５と接地線２６との間に位置する第１の方向に沿っ
た直線上に配置される。第１ないし第３の共通線１６ａ
〜１６ｃ、１８ａ〜１８ｃ、２２ａ〜２２ｃと、対応し
たクロックドライバ回路１４ａ〜１４ｃの複数のプリド
ライバ１５(1)〜１５(n)及び複数のメインドライバ１９
(1)〜１９(m)との電気的接続は、実施の形態１と同様
に、コンタクトホール３５〜３８を介して行われる

【００６６】複数のクロック信号供給線２１ａ(1)〜２
１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ
(s)は、第２のマクロセル２０がそれぞれ配置される複
数のマクロセル配置領域９それぞれに対応し、その直上
部における第２の方向に沿った直線上に配置される。複
数のクロック信号供給線２１ａ(1)〜２１ａ(s)、２１ｂ
(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)のマクロセル配
置領域９に対する配置の考え方は、実施の形態１と同様
に１対１でもよく、２対１でもよく、第２のマクロセル
２０が配置されるマクロセル配置領域９に対してだけで
もよく、第２のマクロセル２０が配置された隣り合う２
つのマクロセル配置領域９両者に対して１つでもよい。
各クロック信号供給線２１ａ(1)〜２１ａ(s)、２１ｂ
(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)は、対応したマ
クロセル配置領域９に配置された第２のマクロセル２０
である内部回路のクロック入力ノードにコンタクトホー
ル４２を介して接続される。なお、図１０ないし図１２
において、実施の形態１を示した図に付した符号と同一
符号は同一又は相当部分を示している。

【００６７】このように構成された半導体集積回路装置
にあっても、上記した実施の形態１と同様の効果（イ）
〜（ニ）を奏する他、（ホ）各クロック信号供給線２１
ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)
〜２１ｃ(s)を対応したマクロセル配置領域９の直上部
に配置しているため、配線領域１０を有効活用でき、ひ
いては半導体基板１の小面積化を図れるとともに、配線
領域１０におけるマクロセル２０、４０間を接続するた
めの配線（第１及び第２の導電体層にて形成される）の
最適化が図れるとともに、（ヘ）各クロック信号供給線
２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ
(1)〜２１ｃ(s)と第２のマクロセル２０の入力ノードと
の間の電気的接続を前記の配線４１を用いず、コンタク
トホール４２を介して行っているため、それぞれの配線
長の違いからおきるクロックスキューがほとんどないと
いう効果を有する。

【００６８】なお、上記実施の形態２においては、第１
及び第２の共通線１６ａ〜１６ｃ、１８ａ〜１８ｃを第
４の導電体層にて形成したものを示したが、実施の形態
１と同様に第２の導電体層にて形成したものであっても
同様の効果を奏するものである。

【００６９】実施の形態３．図１３はこの発明の実施の
形態３を示すものである。上記した実施の形態１及び実
施の形態２に示したものが、各クロック信号供給線２１
ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)
〜２１ｃ(s)をその中央部にて各第３の共通線２２ａ〜
２２ｃに電気的に接続したものであるのに対して、この
実施の形態３に示すものが、クロック信号供給線２１ａ
(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜
２１ｃ(s)と各第３の共通線２２ａ〜２２ｃとの電気的
接続位置を特定の位置にした点で相違し、その他の点に
おいて実施の形態１及び２に示したものと同様である。

【００７０】図１３は実施の形態１にて説明した図６に
示したものと同様に１つの基本構成ブロックを示してい
る。各クロック信号供給線２１(1)〜２１(s)は、その一
端からクロック信号を必要とする複数の内部回路（第２
のマクロセル２０）のクロック入力ノードとの接続点ま
でのそれぞれの距離の総和を複数の内部回路の数にて除
算した値の距離に基づいた位置にて上記第３の共通線２
２に電気的に接続されている。

【００７１】すなわち、基本構成ブロックにおけるすべ
ての第２のマクロセル２０（この実施の形態３において
はｍ個としている）に対して、図１３に示すように、ク
ロック信号供給線２１(1)〜２１(s)の一端（図示左端）
から、第２のマクロセル２０のクロック入力ノードと対
応したクロック信号供給線２１(1)〜２１(s)との接続点
までの距離Ｘ1〜Ｘmを求め、第２のマクロセル２０の数
（ｍ）で除算する。つまり、次の（１）式によりクロッ
ク信号供給線２１(1)〜２１(s)の一端からの固定長Ｘo
を求める。 Ｘo＝（Ｘ1＋Ｘ2＋Ｘ3＋……＋Ｘm-1＋Ｘm）／ｍ

【００７２】この除算結果である固定長Ｘoに基づき、
クロック信号供給線２１(1)〜２１(s)の一端から固定長
Ｘoの距離、もしくはその近辺にある電源線対（以下、
固定長Ｘoの電源線対と略称する。図１３には図示せ
ず）を設定する。すなわち、固定長Ｘoの電源線対を構
成する電源線２５と接地線２６との間にクロックドライ
バ回路１４を配置する。つまり、実施の形態１と同様
に、複数のマクロセル配置領域９における、固定長Ｘo
の電源線対を構成する電源線２５と接地線２６との間に
複数のプリドライバ１５(1)〜１５(n)及び複数のメイン
ドライバ１９(1)〜１９(m)を配置する。

【００７３】第１ないし第３の共通線１６、１８、２２
は、実施の形態１と同様に、複数のプリドライバ１５
(1)〜１５(n)及び複数のメインドライバ１９(1)〜１９
(m)上に位置し、固定長Ｘoの電源線対を構成する電源線
２５と接地線２６との間に位置する第１の方向に沿った
直線上に配置される。

【００７４】複数のクロック信号供給線２１(1)〜２１
(s)は、実施の形態１と同様に、第２のマクロセル２０
がそれぞれ配置される複数のマクロセル配置領域９それ
ぞれに対応し、第２の方向に沿った直線上に配置され
る。各クロック信号供給線２１(1)〜２１(s)は、固定長
Ｘoの電源線線対の電源線２５と接地線２６との間にて
コンタクトホール３９を介して接続される。なお、実施
の形態２と同様に、クロック信号供給線２１(1)〜２１
(s)と第３の共通線２２とを第３の導電体層にて一体に
構成したものにあっては、固定長Ｘoの電源線線対の電
源線２５と接地線２６との間にてクロック信号供給線２
１(1)〜２１(s)が第３の共通線２２から分岐される。な
お、図１３において、実施の形態１を示した図に付した
符号と同一符号は同一又は相当部分を示している。

【００７５】このように構成された半導体集積回路装置
にあっても、上記した実施の形態１と同様の効果（イ）
〜（ニ）もしくは上記した実施の形態２と同様の効果
（イ）〜（ヘ）を奏する他、（ト）マクロセル配置領域
９に配置される第２のマクロセル２０が極端に、図１３
図示の右端又は左端に偏って配置された場合であって
も、第３の共通線２２との接続点から図示右側に位置す
る第２のマクロセル２０の数と左側に位置する第２のマ
クロセル２０の数とをほぼ同じにでき、第３の共通線２
２との接続点から図示右側に位置するクロック信号供給
線２１(1)〜２１(s)の負荷容量値と左側に位置するクロ
ック信号供給線２１(1)〜２１(s)の負荷容量値とがほぼ
同じになり、すべての第２のマクロセル２０に対するク
ロックスキューをさらに小さくできる効果を有する。

【００７６】実施の形態４．図１４ないし図１７はこの
発明の実施の形態４を示す。この実施の形態４は、実施
の形態１と同様に、図１及び図２に示したマスタチップ
が用いられる。また、この実施の形態４は、クロック信
号を必要とするフリップフロップ回路等の内部回路とな
る第２のマクロセルに、半導体集積回路装置外部からの
クロック信号を与えるためのクロックドライバ回路１４
ａ〜１４ｃの回路構成についても実施の形態１と同様
に、図３に示された回路構成と同じにされる。すなわ
ち、この実施の形態４は、実施の形態１に対して、図３
に示した回路構成をしたクロックドライバ回路１４ａ〜
１４ｃを、図１及び図２に示したマスタチップに配置、
形成する仕方が相違するものであり、この点を中心に以
下に説明する。なお、図１４ないし図１７において、実
施の形態１を示した図に付した符号と同一符号は同一又
は相当部分を示している。

【００７７】まず、クロックドライバ回路１４ａ〜１４
ｃはすべて同じ回路構成をしているので、理解しやすい
ように、クロックドライバ回路１４ａを代表して図１４
を用いて説明する。なお、図１４において、添字ａ、
ｂ、ｃを省略してある。また、図１４に示したものは、
実施の形態１で説明した図６に対応したものであり、図
６に示したものと同様に、以下便宜上、基本構成ブロッ
クと称す。

【００７８】プリドライバ１５(1)〜１５(n)は複数のマ
クロセル配置領域９の１つのマクロセル配置領域９、こ
の実施の形態４にあっては基本構成ブロック内の複数マ
クロセル配置領域９のうちの中央に位置するマクロセル
配置領域９（以下、ドライバ用マクロセル配置領域と便
宜上称す）に、互いに所定間隔を有して配置、形成され
る。各プリドライバ１５は、詳細には、図１５に示すよ
うに、電源線２５と接地線２６とからなる電源線対とド
ライバ用マクロセル配置領域９との交差部に形成、つま
り、電源線対を構成する電源線２５と接地線２６との間
のドライバ用マクロセル配置領域９に形成される。

【００７９】各プリドライバ１５内の配線は、実施の形
態１と同様に、第１のマクロセル４０となる論理回路内
及び第２のマクロセル２０となる内部回路内の配線並び
に論理回路間の配線及び論理回路と内部回路間の配線と
同様に、第２の方向（図１４図示横方向）に沿って配置
される直線状の第１の配線又は第１の方向（図１４図示
縦方向）に沿って配置される直線状の第２の配線の少な
くとも一方の配線にて構成される。なお、図１５におい
て、プリドライバ１５の第２の方向に沿った長さを電源
線２５の外側辺から接地線２６の外側辺までとしている
が、これに限られるものではなく、プリドライバ１５の
構成によっては、電源線２５の外側辺と接地線２６の外
側辺との距離より短いものであってもよい。要はプリド
ライバ１５が電源線対を構成する電源線２５と接地線２
６との間に配置されていればよい。

【００８０】各プリドライバ１５は図１５に示すように
電源線２５から電源線２３を介して電源電位Ｖccが与え
られ、接地線２６に接地線２４を介して接続されて接地
電位ＧＮＤが与えられる。電源線２３は第１の導電体層
にて形成され、コンタクトホール２７を介してプリドラ
イバ１５に電気的に接続されるとともにコンタクトホー
ル２８を介して電源線２５に電気的に接続される。接地
線２４は第１の導電体層にて形成され、コンタクトホー
ル２９を介してプリドライバ１５に電気的に接続される
とともにコンタクトホール３０を介して接地線２６に電
気的に接続される。

【００８１】メインドライバ１９(1)〜１９(m)はドライ
バ用マクロセル配置領域９に互いに所定間隔を有して配
置、形成される。この実施の形態４においては、メイン
ドライバ１９とプリドライバ１５とはドライバ用マクロ
セル配置領域内に交互に配置される。しかし、これに限
られるものではなく、プリドライバ１５及びメインドラ
イバ１９の数に合わせて任意に配置してよい。各メイン
ドライバ１９は、詳細には、図１６に示すように、電源
線２５と接地線２６とからなる電源線対とドライバ用マ
クロセル配置領域９との交差部に形成、つまり、電源線
対を構成する電源線２５と接地線２６との間のドライバ
用マクロセル配置領域９に形成される。

【００８２】各メインドライバ１９内の配線は、プリド
ライバ１５と同様に第２の方向に沿って配置される直線
状の第１の配線又は第１の方向に沿って配置される直線
状の第２の配線の少なくとも一方の配線にて構成され
る。また、メインドライバ１９は電源線２５と接地線２
６との間に十分に形成できる。なお、図１６において、
メインドライバ１９の第２の方向に沿った長さを電源線
２５の外側辺から接地線２６の外側辺までとしている
が、これに限られるものではなく、メインドライバ１９
の構成によっては、電源線２５の外側辺と接地線２６の
外側辺との距離より短いものであってもよい。要はメイ
ンドライバ１９が電源線対を構成する電源線２５と接地
線２６との間に配置されていればよい。

【００８３】各メインドライバ１９は図１６に示すよう
に電源線２５から電源線２３を介して電源電位Ｖccが与
えられ、接地線２６に接地線２４を介して接続されて接
地電位ＧＮＤが与えられる。電源線２３はコンタクトホ
ール３１を介してメインドライバ１９に電気的に接続さ
れるとともにコンタクトホール３２を介して電源線２５
に電気的に接続される。接地線２４はコンタクトホール
３３を介してメインドライバ１９に電気的に接続される
とともにコンタクトホール３４を介して接地線２６に電
気的に接続される。

【００８４】なお、ドライバ用マクロセル配置領域９に
おける電源線対を構成する電源線２５と接地線２６との
間の領域以外には、第１のマクロセル４０及び第２のマ
クロセル２０とが、実施の形態１と同様に適宜配置され
ている。

【００８５】第１の共通線１６は、図１４に示すよう
に、ドライバ用マクロセル配置領域９に沿い、かつ第２
の方向に沿った直線上に配置される。第１の共通線１６
は第１の導電体層にて形成される。第１の共通線１６
は、第２の導電体層にて形成され、第１の方向に沿った
直線上に配置される配線４３を介して複数のプリドライ
バ１５(1)〜１５(n)の入力ノードに電気的に接続され、
複数のプリドライバ１５(1)〜１５(n)の入力ノードを短
絡する。

【００８６】第２の共通線１８は、図１４に示すよう
に、ドライバ用マクロセル配置領域９に沿い、かつ第２
の方向に沿った直線上に配置される。第２の共通線１８
は第１の導電体層にて形成される。第２の共通線１８
は、第２の導電体層にて形成され、第１の方向に沿った
直線上に配置される配線４４を介して複数のプリドライ
バ１５(1)〜１５(n)の出力ノードに電気的に接続される
とともに、第２の導電体層にて形成され、第１の方向に
沿った直線上に配置される配線４５を介して複数のメイ
ンドライバ１９(1)〜１９(m)の入力ノードに接続され、
複数のプリドライバ１５(1)〜１５(n)の出力ノード及び
複数のメインドライバ１９(1)〜１９(m)の入力ノードを
短絡する。

【００８７】第３の共通線２２は、図１４に示すよう
に、ドライバ用マクロセル配置領域９に沿い、かつ第２
の方向に沿った直線上に配置される。第３の共通線２２
は第１の導電体層にて形成される。第３の共通線２２
は、第２の導電体層にて形成され、第１の方向に沿った
直線上に配置される配線４６を介して複数のメインドラ
イバ１９(1)〜１９(m)の出力ノードに接続され、複数の
メインドライバ１９(1)〜１９(m)の出力ノードを短絡す
る。

【００８８】複数のクロック信号供給線２１(1)〜２１
(s)は、第２の導電体層にて形成され、図１４に示すよ
うに、所定間隔を有し互いに平行な第１の方向に沿った
直線上に配置される。この実施の形態４においては、複
数のクロック信号供給線２１(1)〜２１(s)は等間隔で配
置され、基本構成ブロックの複数のマクロセル配置領域
９すべてを横切るように配置される。

【００８９】各クロック信号供給線２１(1)〜２１(s)
は、その中央部にてコンタクトホール３９を介して第３
の共通線２２に電気的に接続される。各クロック信号供
給線２１(1)〜２１(s)は、それぞれマクロセル配置領域
９に近接した位置に配置された第２のマクロセル２０で
ある内部回路のクロック入力ノードに配線４１を介して
が接続される。配線４１は第１の導電体層及び第２の導
電体層にて形成される。第３の共通線２２の線幅は、実
施の形態１と同様な理由により、第１及び第２の共通線
１６及び１８の線幅より大きくしてある。また、第２の
共通線１８の線幅も、実施の形態１と同様な理由によ
り、第１の共通線１６の線幅より大きくしてある。

【００９０】次に、図３の回路に示したように３つのク
ロックドライバ回路１４ａ〜１４ｃを図１及び図２に示
したマスタチップに配置、形成した例、つまり、図１４
に示した基本構成ブロックが１つの半導体基板１のセル
領域２に設けた例について図１７を用いて説明する。半
導体基板１のセル領域２における複数のマクロセル配置
領域９は、第１の方向（図１７の図示横方向）に複数分
割、つまり、この実施の形態４においては３分割され
る。

【００９１】各分割された領域は、図１４にて示した基
本構成ブロックにされる。つまり、各分割された領域に
対応して１つのクロックドライバ回路１４ａ〜１４ｃが
配置される。言い換えれば、３つのクロックドライバ回
路１４ａ〜１４ｃが第１の方向に沿って配置される。図
１７において、繁雑さを避けるため、電源線２５及び接
地線２６からなる電源線対は示していないが、この実施
の形態４においても、実施の形態１と同様に、半導体基
板１のセル領域２の一主面上に第１の方向に沿ってセル
領域２を横切って直線上に配置される電源線対が所定間
隔（２１０ＢＣ）毎に複数配置されている。

【００９２】クロックドライバ回路１４ａは、対応した
分割領域、図１７において図示左１／３の領域における
第１の方向に沿った中央部に配置される。つまり、対応
した分割領域の第１の方向に沿った中央部に配置される
マクロセル配置領域９（ドライバ用マクロセル配置領域
９）に、プリドライバ１５ａ(1)〜１５ａ(n)及びメイン
ドライバ１９ａ(1)〜１９ａ(m)が配置される。プリドラ
イバ１５ａ(1)〜１５ａ(n)及びメインドライバ１９ａ
(1)〜１９ａ(m)は電源線対を構成する電源線２５と接地
線２６との間に配置される。なお、図１７において、繁
雑さを避けるため、複数のマクロセル配置領域は、対応
した分割領域における図示上端と下端と中央の３つだけ
を示している。

【００９３】第１ないし第３の共通線１６ａ、１８ａ、
２２ａは対応した分割領域のドライバ用マクロセル配置
領域９に沿い、かつ第２の方向に沿って配置される。ク
ロック信号供給線２１ａ(1)〜２１ａ(s)は、対応した分
割領域の図示上端及び下端のマクロセル配置領域９を除
いた全てのマクロセル配置領域９を横切り、第１の方向
に直線状に配置され、その中央部にて第３の共通線２２
ａに電気的に接続される。クロック信号供給線２１ａ
(1)〜２１ａ(s)は、互いに平行にかつ等間隔に配置され
る。

【００９４】クロックドライバ回路１４ｂは、対応した
分割領域、図１７において図示中央１／３の領域におけ
る第１の方向に沿った中央部に配置される。つまり、対
応した分割領域の第１の方向に沿った中央部に配置され
るマクロセル配置領域９（ドライバ用マクロセル配置領
域９）に、プリドライバ１５ｂ(1)〜１５ｂ(n)及びメイ
ンドライバ１９ｂ(1)〜１９ｂ(m)が配置される。プリド
ライバ１５ｂ(1)〜１５ｂ(n)及びメインドライバ１９ｂ
(1)〜１９ｂ(m)は電源線対を構成する電源線２５と接地
線２６との間に配置される。なお、図１７において、繁
雑さを避けるため、複数のマクロセル配置領域は、対応
した分割領域における図示上端と下端と中央の３つだけ
を示している。

【００９５】第１ないし第３の共通線１６ｂ、１８ｂ、
２２ｂは対応した分割領域のドライバ用マクロセル配置
領域９に沿い、かつ第２の方向に沿って配置される。ク
ロック信号供給線２１ｂ(1)〜２１ｂ(s)は、対応した分
割領域の図示上端及び下端のマクロセル配置領域９を除
いた全てのマクロセル配置領域９を横切り、第１の方向
に直線状に配置され、その中央部にて第３の共通線２２
ａに電気的に接続される。クロック信号供給線２１ｂ
(1)〜２１ｂ(s)は、互いに平行にかつ等間隔に配置され
る。

【００９６】クロックドライバ回路１４ｃは、対応した
分割領域、図１７において図示右１／３の領域における
第１の方向に沿った中央部に配置される。つまり、対応
した分割領域の第１の方向に沿った中央部に配置される
マクロセル配置領域９（ドライバ用マクロセル配置領域
９）に、プリドライバ１５ｃ(1)〜１５ｃ(n)及びメイン
ドライバ１９ｃ(1)〜１９ｃ(m)が配置される。プリドラ
イバ１５ｃ(1)〜１５ｃ(n)及びメインドライバ１９ｃ
(1)〜１９ｃ(m)は電源線対を構成する電源線２５と接地
線２６との間に配置される。なお、図１７において、繁
雑さを避けるため、複数のマクロセル配置領域は、対応
した分割領域における図示上端と下端と中央の３つだけ
を示している。

【００９７】第１ないし第３の共通線１６ｃ、１８ｃ、
２２ｃは対応した分割領域のドライバ用マクロセル配置
領域９に沿い、かつ第２の方向に沿って配置される。ク
ロック信号供給線２１ｃ(1)〜２１ｃ(s)は、対応した分
割領域の図示上端及び下端のマクロセル配置領域９を除
いた全てのマクロセル配置領域９を横切り、第１の方向
に直線状に配置され、その中央部にて第３の共通線２２
ａに電気的に接続される。クロック信号供給線２１ｃ
(1)〜２１ｃ(s)は、互いに平行にかつ等間隔に配置され
る。なお、この実施の形態３においては、クロックドラ
イバ回路１４ａ〜１４ｃを３つ用いたものを示している
が、３つにかかわらず、４つでも５つでも良い。この場
合、各クロックドライバ回路に対する基本構成ブロック
は同じ大きさがよい。

【００９８】クロック入力ドライバ１１は、図１７に示
すように、複数のマクロセル配置領域９の第１の方向に
沿った中央部に位置するマクロセル配置領域９の第２の
方向に沿った中央部に配置される。この実施の形態４に
おいては、クロック入力ドライバ１１は第２のクロック
ドライバ回路１４ｂが配置されるドライバ用マクロセル
配置領域９における、電源線対を構成する電源線２５と
接地線２６との間に配置される。クロック入力ドライバ
１１の入力ノードは、半導体基板の一主面上に形成され
たクロック入力パッド１２にクロック入力線１３を介し
て電気的に接続される。クロック入力線１３は、第１の
導電体層にて形成される第２の方向に沿った第１の配線
と、第２の導電体層にて形成される第１の方向に沿った
第２の配線とによって形成される。

【００９９】クロック入力ドライバ１１の出力ノード
は、クロック出力線１７ａ〜１７ｃを介して第１の共通
線１６ａ〜１６ｃに電気的に接続される。クロック出力
線１７ａは、第１の導電体層にて形成される第２の方向
に沿った第１の配線と、第２の導電体層にて形成される
第１の方向に沿った第２の配線とによって形成される。
クロック出力線１７ａの一端はクロック入力ドライバ１
１の出力ノードに、他端は第１の共通線１６ａの中央部
に電気的に接続される。クロック出力線１７ｂは、第１
の導電体層にて形成される第２の方向に沿った第１の配
線と、第２の導電体層にて形成される第１の方向に沿っ
た第２の配線とによって形成される。クロック出力線１
７ｂの一端はクロック入力ドライバ１１の出力ノード
に、他端は第１の共通線１６ｂの中央部に電気的に接続
される。クロック出力線１７ｃは、第１の導電体層にて
形成される第２の方向に沿った第１の配線と、第２の導
電体層にて形成される第１の方向に沿った第２の配線と
によって形成される。クロック出力線１７ｃの一端はク
ロック入力ドライバ１１の出力ノードに、他端は第１の
共通線１６ｃの中央部に電気的に接続される。クロック
出力線１７ａ〜１７ｃの配線長は、クロック入力ドライ
バ１１から一番遠い第１の共通線までの配線長を基準と
して、第１の配線及び第２の配線を適宜用いることによ
って、すべて同じ長さにしてある。

【０１００】次に、このように構成された半導体集積回
路装置において、クロック入力パッド１２にクロック信
号が入力されてから、第２のマクロセル２０である内部
回路のクロック入力ノードにクロック信号が入力される
までの動作について説明する。クロック入力パッド１２
に外部からクロック信号が入力されると、クロック入力
線１３を介してクロック入力ドライバ１１に入力され
る。クロック入力ドライバ１１は入力されたクロック信
号に基づいたクロック信号が出力され、このクロック信
号がクロック出力線１７ａ〜１７ｃを介して第１の共通
線１６ａ〜１６ｃに与えられ、複数のプリドライバ１５
ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)、１５ｃ
(1)〜１５ｃ(ｎ)に入力される。

【０１０１】クロック出力線１７ａ〜１７ｃの配線長は
すべて同じにしてあるため、第１の共通線１６ａ〜１６
ｃそれぞれにおけるクロック信号の変化（立ち下がり及
び立ち上がり）は同じになる。しかも、複数のプリドラ
イバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)、
１５ｃ(1)〜１５ｃ(ｎ)の入力ノードはそれぞれ第１の
共通線１６ａ〜１６ｃによって短絡され、第１の共通線
１６ａ〜１６ｃに対する負荷容量値も小さいことから、
複数のプリドライバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)
〜１５ｂ(ｎ)、１５ｃ(1)〜１５ｃ(ｎ)の入力ノードそ
れぞれに現れるクロック信号の変化も同じになる。

【０１０２】複数のプリドライバ１５ａ(1)〜１５ａ
(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)、１５ｃ(1)〜１５ｃ(ｎ)
の出力ノードに現れるクロック信号の変化は同じであ
る。しかも、第２の共通線１８ａ〜１８ｃそれぞれには
その全長に亙って所定間隔を有し、分散させて複数のプ
リドライバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ
(n)、１５ｃ(1)〜１５ｃ(ｎ)の出力ノードが接続される
ため、第２の共通線１８ａ〜１８ｃそれぞれに現れるク
ロック信号の変化は第２の共通線１８ａ〜１８ｃの全長
に亙って同じになる。第２の共通線１８ａ〜１８ｃにて
入力ノードが短絡される複数のメインドライバ１９ａ
(1)〜１９ａ(m)、１９ｂ(1)〜１９ｂ(m)、１９ｃ(1)〜
１９ｃ(m)の出力ノードに現れるクロック信号の変化も
同じになる。

【０１０３】複数のメインドライバ１９ａ(1)〜１９ａ
(m)、１９ｂ(1)〜１９ｂ(m)、１９ｃ(1)〜１９ｃ(m)の
出力ノードは、第３の共通線２２ａ〜２２ｃに対してそ
の全長に亙って所定間隔を有し、分散させて接続される
ため、第３の共通線２２ａ〜２２ｃそれぞれに現れるク
ロック信号の変化は第３の共通線２２ａ〜２２ｃの全長
に亙って同じになる。要するに、クロック入力パッド１
２に入力されるクロック信号の変化は、第３の共通線２
２ａ〜２２ｃの全長に亙って同じに現れる。言い換えれ
ば、クロック入力パッド１２に入力されるクロック信号
の第３の共通線２２ａ〜２２ｃに到達時間のずれ、すな
わちクロックスキューは第３の共通線２２ａ〜２２ｃの
全長に亙ってほとんどない。

【０１０４】第３の共通線２２ａ〜２２ｃに伝達された
クロック信号はクロック信号供給線２１ａ(1)〜２１ａ
(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)を
介してクロック信号を必要とする内部回路（第２のマク
ロセル２０）のクロック入力ノードに与えられる。この
時、クロック信号供給線２１ａ(1)〜２１ａ(s)、２１ｂ
(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)それぞれの第３
の共通線２２ａ〜２２ｃとの接続点、つまり中央部にお
けるクロック信号の変化は同じであるものの、両端部に
おけるクロック信号の変化は中央部におけるクロック信
号の変化より若干遅れる。

【０１０５】しかるに、クロック信号供給線２１ａ(1)
〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１
ｃ(s)それぞれの長さは、マクロセル配置領域９の第１
の方向に沿った長さの１／３にされており、クロック信
号供給線２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ
(s)、２１ｃ(1)〜２１ｃ(s)それぞれの配線抵抗及び配
線容量は小さなものである。しかも、クロック信号供給
線２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１
ｃ(1)〜２１ｃ(s)それぞれに接続される第２のマクロセ
ル２０の数も少ない。その結果、クロック信号供給線２
１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ
(1)〜２１ｃ(s)の中央部におけるクロック信号の変化に
対して一番遅れる両端部におけるクロック信号の変化の
遅れも非常に小さいものとなる。要するに、第２のマク
ロセル２０すべてに対してクロックスキューが低減され
る。

【０１０６】この実施の形態４は、以上に述べたことか
ら明らかな如く、上記した実施の形態１と同様に効果
（イ）〜（ハ）を有するとともに、次の効果（ニ）を有
する。（ニ）図１４に示したものを、基本構成ブロック
とするため、セル領域２の第１の方向の長さが長くなっ
た場合でも、この基本構成ブロックを追加することによ
って対応でき、同等のクロックスキューを持った種々の
半導体集積回路装置を得られる。なお、上記実施の形態
４において、クロック入力ドライバ１１の入力ノードが
クロック入力線１３を介して入力パッド１２に接続する
構成にしたが、クロック入力ドライバ１１の入力ノード
と入力パッド１２との間にＰＬＬ回路を介在させてクロ
ック入力ドライバ１１に入力されるクロック信号を安定
化したものであってもよい。

【０１０７】実施の形態５．図１８はこの発明の実施の
形態５を示すものであり、上記した実施の形態４に対し
て以下の点が相違するだけであり、その他は同様のもの
である。すなわち、実施の形態４における第１ないし第
３の共通線１６ａ〜１６ｃ、１８ａ〜１８ｃ、２２ａ〜
２２ｃが第２の導電体層にて形成し、クロック信号供給
線２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１
ｃ(1)〜２１ｃ(s)が第１の導電体層にて形成しているの
に対して、この実施の形態５においては、さらに第１及
び第２の導電体層とは異なる層である第３及び第４の導
電体層をさらに設け、第３の共通線２２ａ〜２２ｃ及び
クロック信号供給線２１ａ(1)〜２１ａ(s)、２１ｂ(1)
〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)を図１９に示すよ
うに第３の導電体層にて一体的に形成し、第１及び第２
の共通線１６ａ〜１６ｃ、１８ａ〜１８ｃを図２０に示
すように第４の導電体層にて形成している。第３の導電
体層は第２の導電体層上に層間絶縁膜を介して形成され
る。第４の導電体層は第３の導電体層上に層間絶縁膜を
介して形成される。第３の導電体層と第４の導電体層と
の上下関係は逆であってもよい。第３及び第４の導電体
層は、アルミニウム金属層（アルミニウム合金層を含
む）によって形成される。

【０１０８】第１ないし第３の共通線１６ａ〜１６ｃ、
１８ａ〜１８ｃ、２２ａ〜２２ｃは、第３又は第４の導
電体層にて形成しているため、ドライバ用マクロセル配
置領域９の直上部に第２の方向に沿った直線上に配置さ
れる。第１ないし第３の共通線１６ａ〜１６ｃ、１８ａ
〜１８ｃ、２２ａ〜２２ｃと、対応したクロックドライ
バ回路１４ａ〜１４ｃの複数のプリドライバ１５(1)〜
１５(n)及び複数のメインドライバ１９(1)〜１９(m)と
の電気的接続は、上記した実施の形態１と同様に、コン
タクトホール４８〜５１を介して行われる。

【０１０９】複数のクロック信号供給線２１ａ(1)〜２
１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ
(s)は、それぞれが第２のマクロセル２０の直上部にそ
の一部が位置し、かつ第１の方向に沿った直線上に配置
される。複数のクロック信号供給線２１ａ(1)〜２１ａ
(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)の
それぞれは、対応した第２のマクロセル２０である内部
回路のクロック入力ノードにコンタクトホール４７を介
して電気的に接続される。

【０１１０】なお、複数の第２のマクロセル２０の配置
によっては、クロック信号供給線２１ａ(1)〜２１ａ
(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)の
数が多くなりすぎる場合がある。この場合はすべてのク
ロック信号供給線２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜
２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)が第２のマクロセル
２０の直上部に位置させなくともよい。この時、クロッ
ク信号供給線２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１
ｂ(s)、２１ｃ(1)〜２１ｃ(s)が直上部に位置していな
い第２のマクロセル２０は上記した実施の形態４と同様
に配線４１によって電気的に接続すればよい。なお、図
１８ないし図２０において、実施の形態４を示した図に
付した符号と同一符号は同一又は相当部分を示してい
る。

【０１１１】このように構成された半導体集積回路装置
にあっても、上記した実施の形態４と同様の効果（イ）
〜（ニ）を奏する他、（ト）第１ないし第３の共通線１
６ａ〜１６ｃ、１８ａ〜１８ｃ、２２ａ〜２２ｃをドラ
イバ用マクロセル配置領域９の直上部に配置しているた
め、配線領域１０を有効活用でき、ひいては半導体基板
１の小面積化を図れるとともに、配線領域１０における
マクロセル２０、４０間を接続するための配線（第１及
び第２の導電体層にて形成される）の最適化が図れると
ともに、（チ）各クロック信号供給線２１ａ(1)〜２１
ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)
と第２のマクロセル２０の入力ノードとの電気的接続を
コンタクトホール４７を介して行っているため、この電
気的接続によるクロックスキューほとんどないという効
果を有する。なお、上記実施の形態５においては、第１
及び第２の共通線１６ａ〜１６ｃ、１８ａ〜１８ｃを第
４の導電体層にて形成したものを示したが、実施の形態
１と同様に第２の導電体層にて形成したものであっても
同様の効果を奏するものである。

【０１１２】実施の形態６．図２１はこの発明の実施の
形態６を示すものであり、発明の概要を理解しやすくす
るため、簡略化して記載している。図２１に示した半導
体集積回路装置は、図１および図２に示したマスタチッ
プに、ＲＡＭ、ＲＯＭ等のコンパイルドセル（この実施
の形態６においてはＲＡＭ）が組み込まれる第１ないし
第４の記憶ブロック５２〜５５と、クロック信号を必要
とする内部回路となるマクロセルを有する内部論理回路
が組み込まれる第１ないし第４の論理ブロック５６〜５
９とが配置、形成される。第１ないし第４の記憶ブロッ
ク５２〜５５と第１ないし第４の論理ブロック５６〜５
９とはそれぞれ第１ないし第４の機能ブロック６１〜６
４を構成する。

【０１１３】第１の論理ブロック５６は実施の形態１に
適用した図６に示す基本構成ブロックもしくは実施の形
態２に適用した基本構成ブロックにて構成される。第２
の論理ブロック５７は実施の形態４に適用した図１４に
示す基本構成ブロックもしくは実施の形態５に適用した
基本構成ブロックにて構成される。第３の論理ブロック
５８は実施の形態４に適用した図１４に示す基本構成ブ
ロックもしくは実施の形態５に適用した基本構成ブロッ
クを第１の方向に沿って並行に２つ配置して構成され
る。２つの基本構成ブロックは第２の方向に沿った長さ
が異なっている。第４の論理ブロック５９は実施の形態
１に適用した図６に示す基本構成ブロックもしくは実施
の形態２に適用した基本構成ブロックを第２の方向に沿
って並行に２つ配置して構成される。２つの基本構成ブ
ロックは第１の方向に沿った長さが異なっている。第１
ないし第４の論理ブロック５６〜５９を構成する基本構
成ブロックそれぞれは、図２２に示したクロックドライ
バ回路１４を有している。

【０１１４】なお、図２１に付した符号で上記した実施
の形態を説明する図に付した符号と同一符号は同一又は
相当部分を示しているものであり、１は半導体基板、２
はセル領域、３はバッファ領域、１６、１８、２２は第
１ないし第３の共通線（図では１本にて示している）、
１７はクロック出力線、２１はクロック信号供給線、で
ある。また、６０は第１ないし第４の機能ブロック６１
〜６４に電源供給する為の電源線対を示している。

【０１１５】このように構成された半導体集積回路装置
において、第１の論理ブロック５６及び第４の論理ブロ
ック５９にあっては、上記した実施の形態１もしくは実
施の形態２と同様の効果を奏し、第２の論理ブロック５
７及び第３の論理ブロック５８にあっては、上記した実
施の形態４もしくは実施の形態５と同様の効果を奏する
他、各論理ブロック５６〜５９単位にてクロックスキュ
ーの管理を行えるとともに、基本構成ブロックを１つの
単位として配置、形成するため、ブロックレイアウトを
任意に行えるという効果を有する。なお、上記の実施の
形態６においては、第１ないし第４の記憶ブロック５２
〜５５も図２に示すようにゲート電極が敷き詰められた
領域に形成したものとして示したが、これに限られるも
のではなく、第１ないし第４の記憶ブロック５２〜５５
は、一般のＲＡＭ等が形成される方法にて形成されたも
のでもよい。

【０１１６】実施の形態７．図２３及び図２４はこの発
明の実施の形態７を示す。この実施の形態７は、実施の
形態１と同様に、図１及び図２に示したマスタチップが
用いられる。また、この実施の形態７は、クロック信号
を必要とするフリップフロップ回路等の内部回路となる
第２のマクロセルに、半導体集積回路装置外部からのク
ロック信号を与えるためのクロックドライバ回路の回路
構成及びクロックドライバ回路を図１及び図２に示した
マスタチップに配置、形成する仕方が若干相違するもの
であり、この点を中心に以下に説明する。なお、図２３
及び図２４において、上記した実施の形態を示した図に
付した符号と同一符号は同一又は相当部分を示してい
る。

【０１１７】この実施の形態７において、クロックドラ
イバ回路の数は２つである。まず、クロックドライバ回
路の回路構成について図２３を用いて説明する。図２３
において、１１はクロック入力パッド１２にクロック入
力線１３を介して入力ノードが電気的に接続されるクロ
ック入力ドライバ、１４ａは第２の方向の中央部に位置
する第１のクロックドライバ回路で、複数のプリドライ
バ１５ａ(1)〜１５ａ(n)と複数のメインドライバ１９ａ
(1)〜１９ａ(m)とを備え、上記クロック入力ドライバ１
１から出力されるクロック信号を受けて、複数の第２の
マクロセルにクロック信号を与えるためのものである。

【０１１８】第１のクロックドライバ回路１４ａを構成
する複数のプリドライバ１５ａ(1)〜１５ａ(n)は上記ク
ロック入力ドライバ１１の出力ノードにクロック出力線
１７を介して電気的に接続される第１の共通線１６ａに
入力ノードが電気的に接続されるとともに、出力ノード
が第２の共通線１８ａに電気的に接続される。複数のプ
リドライバ１５ａ(1)〜１５ａ(n)それぞれは例えば実施
の形態１と同様に図４に示すものでよい。第１のクロッ
クドライバ回路１４ａを構成する複数のメインドライバ
１９ａ(1)〜１９ａ(m)は入力ノードが上記第２の共通線
１８ａに電気的に接続されるとともに、それぞれにクロ
ック信号を必要とする内部回路（第２のマクロセル）２
０のクロック入力ノードが電気的に接続される複数の第
１のクロック信号供給線２１ａ(1)〜２１ａ(s)が接続さ
れる第３の共通線２２ａに出力ノードが電気的に接続さ
れる。複数のメインドライバ１９ａ(1)〜１９ａ(m)それ
ぞれは例えば実施の形態１と同様に図５に示すものでよ
い。

【０１１９】１４ｂは第１の方向の中央部に位置する第
２のクロックドライバ回路で、複数のプリドライバ１５
ｂ(1)〜１５ｂ(n)と複数のメインドライバ１９ｂ(1)〜
１９ｂ(m)とを備え、上記クロック入力ドライバ１１か
ら出力されるクロック信号を受けて、複数の第２のマク
ロセルにクロック信号を与えるためのものである。第２
のクロックドライバ回路１４ｂを構成する複数のプリド
ライバ１５ｂ(1)〜１５ｂ(n)は上記クロック入力ドライ
バ１１の出力ノードにクロック出力線１７を介して電気
的に接続される第４の共通線１６ｂに入力ノードが電気
的に接続されるとともに、出力ノードが第５の共通線１
８ｂに電気的に接続される。複数のプリドライバ１５ｂ
(1)〜１５ｂ(n)それぞれは例えば実施の形態１と同様に
図４に示すものでよい。第２のクロックドライバ回路１
４ｂを構成する複数のメインドライバ１９ｂ(1)〜１９
ｂ(m)は入力ノードが上記第５の共通線１８ｂに電気的
に接続されるとともに、複数の第２のクロック信号供給
線２１ｂ(1)〜２１ｂ(s)が接続される第６の共通線２２
ｂに出力ノードが電気的に接続される。複数のメインド
ライバ１９ｂ(1)〜１９ｂ(m)それぞれは例えば実施の形
態１と同様に図５に示すものでよい。

【０１２０】なお、第４の共通線１６ｂは第１の共通線
１６ａにその交差部にてコンタクトホール６５を介して
電気的に接続される。第５の共通線１８ｂは第２の共通
線１８ａにその交差部にてコンタクトホール６６を介し
て電気的に接続される。第６の共通線２２ｂは第３の共
通線２２ａにその交差部にてコンタクトホール６７を介
して電気的に接続される。複数の第１のクロック信号供
給線２１ａ(1)〜２１ａ(s)はそれぞれ複数の第２のクロ
ック信号供給線２１ｂ(1)〜２１ｂ(s)にその交差部にて
コンタクトホール６８を介して電気的に接続される。

【０１２１】次に、図２３に示す回路構成にされた第１
及び第２のクロックドライバ回路１４ａ及び１４ｂを、
図１及び図２に示したマスタチップに配置、形成した例
を図２４を用いて説明する。図２４において、繁雑さを
避けるため、電源線及び接地線からなる電源線対は示し
ていないが、実施の形態１と同様に、半導体基板１のセ
ル領域２の一主面上に第１の方向に沿ってセル領域２を
横切って直線上に配置される電源線対が所定間隔（２１
０ＢＣ）毎に配置されている。

【０１２２】第１のクロックドライバ回路１４ａを構成
するプリドライバ１５ａ(1)〜１５ａ(n)は複数のマクロ
セル配置領域９の２以上の所定数（この例においてはｎ
個）のマクロセル配置領域のそれぞれに、第２の方向に
沿った中央部に位置し、第１の方向に沿った同一直線上
に互いに所定間隔を有して配置、形成される。プリドラ
イバ１５ａ(1)〜１５ａ(n)間の所定間隔は実施の形態１
と同様な考え方に基づいて設定される。

【０１２３】各プリドライバ１５ａ(1)〜１５ａ(n)は、
実施の形態１と同様に図７に示すように、電源線２５と
接地線２６とからなる電源線対とマクロセル配置領域９
との交差部に形成、つまり、電源線対を構成する電源線
２５と接地線２６との間のマクロセル配置領域９に形成
され、電源線２５から電源線２３を介して電源電位Ｖcc
が与えられるとともに、接地線２６に接地線２４を介し
て接続されて接地電位ＧＮＤが与えられる。各プリドラ
イバ１５ａ(1)〜１５ａ(n)内の配線は、第１のマクロセ
ル４０となる論理回路内及び第２のマクロセル２０とな
る内部回路内の配線並びに論理回路間の配線及び論理回
路と内部回路間の配線と同様に、第２の方向に沿って配
置される直線状の第１の配線又は第１の方向に沿って配
置される直線状の第２の配線の少なくとも一方の配線に
て構成される。なお、第１の配線は基本セル８を構成す
る電極対上に層間絶縁膜を介して形成される第１の導電
体層にて形成され、第２の配線は第１の導電体層上に層
間絶縁膜を介して形成される第２の導電体層にて形成さ
れる。第１の導電体層と第２の導電体層との上下関係は
逆であってもよい。第１及び第２の導電体層は、アルミ
ニウム金属層（アルミニウム合金層を含む）によって形
成される。

【０１２４】第１のクロックドライバ回路１４ａを構成
するメインドライバ１９ａ(1)〜１９ａ(m)は複数のマク
ロセル配置領域９の、プリドライバ１５ａ(1)〜１５ａ
(n)が配置されるマクロセル配置領域９以外の２以上の
所定数（この例においてはｍ個）のマクロセル配置領域
のそれぞれに、第２の方向に沿った中央部に位置し、第
１の方向に沿った同一直線上に互いに所定間隔を有して
配置、形成される。メインドライバ１９ａ(1)〜１９ａ
(m)間の所定間隔は実施の形態１と同様な考え方に基づ
いて設定される。各メインドライバ１９ａ(1)〜１９ａ
(m)は、実施の形態１と同様に、図８に示すように、電
源線２５と接地線２６とからなる電源線対とマクロセル
配置領域９との交差部に形成、つまり、電源線対を構成
する電源線２５と接地線２６との間のマクロセル配置領
域９に形成され、電源線２５から電源線２３を介して電
源電位Ｖccが与えられるとともに、接地線２６に接地線
２４を介して接続されて接地電位ＧＮＤが与えられる。
各メインドライバ１９ａ(1)〜１９ａ(m)内の配線は、プ
リドライバ１５ａ(1)〜１５ａ(n)と同様に第２の方向に
沿って配置される直線状の第１の配線又は第１の方向に
沿って配置される直線状の第２の配線の少なくとも一方
の配線にて構成される。

【０１２５】第１の共通線１６ａは、複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
ａ(1)〜１９ａ(m)上に位置する第１の方向に沿った直線
上に配置される。第１の共通線１６ａは第２の導電体層
にて形成され、電源線対を構成する電源線２５と接地線
２６との間に電源線２５と接地線２６と平行に配置され
る。第１の共通線１６ａはコンタクトホール３５を介し
て複数のプリドライバ１５ａ(1)〜１５ａ(n)の入力ノー
ドに電気的に接続され、複数のプリドライバ１５ａ(1)
〜１５ａ(n)の入力ノードを短絡する。

【０１２６】第２の共通線１８ａは、複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
(1)〜１９(m)上に位置する第１の方向に沿った直線上に
配置される。第２の共通線１８ａは第２の導電体層にて
形成され、電源線対を構成する電源線２５と接地線２６
との間に第１の共通線１６ａと平行に配置される。第２
の共通線１８ａはコンタクトホール３６を介して複数の
プリドライバ１５ａ(1)〜１５ａ(n)の出力ノードに電気
的に接続されるとともに、コンタクトホール３７を介し
て複数のメインドライバ１９ａ(1)〜１９ａ(m)の入力ノ
ードに接続され、複数のプリドライバ１５ａ(1)〜１５
ａ(n)の出力ノード及び複数のメインドライバ１９ａ(1)
〜１９ａ(m)の入力ノードを短絡する。

【０１２７】第３の共通線２２ａは、複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
ａ(1)〜１９ａ(m)上に位置する第１の方向に沿った直線
上に配置される。第３の共通線２２ａは第２の導電体層
にて形成され、電源線対を構成する電源線２５と接地線
２６との間に第１の共通線１６ａと平行に配置される。
第３の共通線２２ａはコンタクトホール３８を介して複
数のメインドライバ１９ａ(1)〜１９ａ(m)の出力ノード
に接続され、複数のメインドライバ１９ａ(1)〜１９ａ
(m)の出力ノードを短絡する。

【０１２８】複数の第１のクロック信号供給線２１ａ
(1)〜２１ａ(s)は、第２のマクロセル２０がそれぞれ配
置される複数のマクロセル配置領域９それぞれに対応し
て第２の方向に沿った直線上に配置される。第１のクロ
ック信号供給線２１ａ(1)〜２１ａ(s)の配置は実施の形
態１と同様な考え方に基づいてなされる。各第１のクロ
ック信号供給線２１ａ(1)〜２１ａ(s)は、第１の導電体
層にて形成され、配線領域１０上に、互いに平行に配置
される。各クロック信号供給線２１ａ(1)〜２１ａ(s)
は、その中央部にてコンタクトホール３９を介して第３
の共通線２２ａに電気的に接続される。各クロック信号
供給線２１ａ(1)〜２１ａ(s)は、対応したマクロセル配
置領域９に配置された第２のマクロセル２０である内部
回路のクロック入力ノードに配線４１を介して接続され
る。配線４１は第２の導電体層にて形成される。

【０１２９】第３の共通線２２ａの線幅は、実施の形態
１と同様に第１及び第２の共通線１６ａ及び１８ａの線
幅より大きくしてある。また、第２の共通線１８ａの線
幅も、実施の形態１と同様に第１の共通線１６ａの線幅
より大きくしてある。なお、論理回路となる第１のマク
ロセル４０及びクロック信号を必要とする内部回路とな
る第２のマクロセル２０は、実施の形態１と同様に配置
される。

【０１３０】第２のクロックドライバ回路１４ｂを構成
するプリドライバ１５ｂ(1)〜１５ｂ(n)は複数のマクロ
セル配置領域９の１つのマクロセル配置領域９、つまり
中央に位置するマクロセル配置領域９（以下、ドライバ
用マクロセル配置領域と便宜上称す）に、互いに所定間
隔を有して配置、形成される。各プリドライバ１５ｂ
(1)〜１５ｂ(n)は、実施の形態４と同様に図１５に示す
ように、電源線２５と接地線２６とからなる電源線対と
ドライバ用マクロセル配置領域９との交差部に形成、つ
まり、電源線対を構成する電源線２５と接地線２６との
間のドライバ用マクロセル配置領域９に形成され、電源
線２５から電源線２３を介して電源電位Ｖccが与えられ
るとともに、接地線２６に接地線２４を介して接続され
て接地電位ＧＮＤが与えられる。各プリドライバ１５ｂ
(1)〜１５ｂ(n)内の配線は、プリドライバ１５ａ(1)〜
１５ａ(n)と同様に、第２の方向に沿って配置される第
１の配線又は第１の方向に沿って配置される第２の配線
の少なくとも一方の配線にて構成される。

【０１３１】第２のクロックドライバ回路１４ｂを構成
するメインドライバ１９ｂ(1)〜１９ｂ(m)はドライバ用
マクロセル配置領域９に互いに所定間隔を有して配置、
形成される。プリドライバ１５ｂ(1)〜１５ｂ(n)とメイ
ンドライバ１９ｂ(1)〜１９ｂ(m)の配置は、実施の形態
４と同様に行われる 各メインドライバ１９ｂ(1)〜１９ｂ(m)は、実施の形態
４と同様に図１６に示すように、電源線２５と接地線２
６とからなる電源線対とドライバ用マクロセル配置領域
９との交差部に形成、つまり、電源線対を構成する電源
線２５と接地線２６との間のドライバ用マクロセル配置
領域９に形成され、電源線２５から電源線２３を介して
電源電位Ｖccが与えられ、接地線２６に接地線２４を介
して接続されて接地電位ＧＮＤが与えられる。各メイン
ドライバ１９ｂ(1)〜１９ｂ(m)内の配線は、プリドライ
バ１５ｂ(1)〜１５ｂ(n)と同様に第１の配線又は第２の
配線の少なくとも一方の配線にて構成される。

【０１３２】第４の共通線１６ｂは、ドライバ用マクロ
セル配置領域９に沿い、かつ第２の方向に沿った直線上
に配置される。第４の共通線１６ｂは第１の導電体層に
て形成される。第４の共通線１６ｂは、第２の導電体層
にて形成され、第１の方向に沿った直線上に配置される
配線４３を介して複数のプリドライバ１５ｂ(1)〜１５
ｂ(n)の入力ノードに電気的に接続され、複数のプリド
ライバ１５ｂ(1)〜１５ｂ(n)の入力ノードを短絡する。
第４の共通線１６ｂは、第１の共通線１６ａにその交差
部にてコンタクトホール６５を介して電気的に接続され
る。

【０１３３】第５の共通線１８ｂは、ドライバ用マクロ
セル配置領域９に沿い、かつ第２の方向に沿った直線上
に配置される。第５の共通線１８ｂは第１の導電体層に
て形成される。第５の共通線１８ｂは、第２の導電体層
にて形成され、第１の方向に沿った直線上に配置される
配線４４を介して複数のプリドライバ１５ｂ(1)〜１５
ｂ(n)の出力ノードに電気的に接続されるとともに、第
２の導電体層にて形成され、第１の方向に沿った直線上
に配置される配線４５を介して複数のメインドライバ１
９ｂ(1)〜１９ｂ(m)の入力ノードに接続され、複数のプ
リドライバ１５ｂ(1)〜１５ｂ(n)の出力ノード及び複数
のメインドライバ１９ｂ(1)〜１９ｂ(m)の入力ノードを
短絡する。第５の共通線１８ｂは、第２の共通線１８ａ
にその交差部にてコンタクトホール６６を介して電気的
に接続される。

【０１３４】第６の共通線２２ｂは、ドライバ用マクロ
セル配置領域９に沿い、かつ第２の方向に沿った直線上
に配置される。第６の共通線２２ｂは第１の導電体層に
て形成される。第６の共通線２２ｂは、第２の導電体層
にて形成され、第１の方向に沿った直線上に配置される
配線４６を介して複数のメインドライバ１９ｂ(1)〜１
９ｂ(m)の出力ノードに接続され、複数のメインドライ
バ１９ｂ(1)〜１９ｂ(m)の出力ノードを短絡する。第６
の共通線２２ｂは、第３の共通線２２ａにその交差部に
てコンタクトホール６７を介して電気的に接続される。

【０１３５】複数の第２のクロック信号供給線２１ｂ
(1)〜２１ｂ(s)は、第２の導電体層にて形成され、所定
間隔（この実施の形態７においては等間隔）を有し互い
に平行な第１の方向に沿った直線上に配置される。各第
２のクロック信号供給線２１ｂ(1)〜２１ｂ(s)は、その
中央部にてコンタクトホール３９を介して第６の共通線
２２ｂに電気的に接続されるとともに、第１のクロック
信号供給線２１ａ(1)〜２１ａ(s)にその交差部にてコン
タクトホール６８を介して電気的に接続される。第６の
共通線２２ｂの線幅は、実施の形態４と同様に第４及び
第５の共通線１６ｂ及び１８ｂの線幅より大きくしてあ
る。また、第５の共通線１８ｂの線幅も、実施の形態４
と同様に第４の共通線１６ｂの線幅より大きくしてあ
る。

【０１３６】クロック入力ドライバ１１は、複数のマク
ロセル配置領域９の第１の方向に沿った中央部に位置す
るマクロセル配置領域９の第２の方向に沿った中央部に
配置される。この実施の形態１においては、クロック入
力ドライバ１１は第１のクロックドライバ回路１４ａが
配置される電源線対に対して隣の電源線対を構成する電
源線２５と接地線２６との間に配置される。クロック入
力ドライバ１１の入力ノードは、半導体基板の一主面上
に形成されたクロック入力パッド１２にクロック入力線
１３を介して電気的に接続される。クロック入力線１３
は、第１の導電体層にて形成される第２の方向に沿った
第１の配線と、第２の導電体層にて形成される第１の方
向に沿った第２の配線とによって形成される。クロック
入力ドライバ１１の出力ノードは、クロック出力線１７
を介してコンタクトホール６５にて接続される第１の共
通線１６ａ及び第４の共通線１６ｂとコンタクトホール
６５の位置にて電気的に接続される。クロック出力線１
７は、第１の導電体層にて形成される第２の方向に沿っ
た第１の配線と、第２の導電体層にて形成される第１の
方向に沿った第２の配線とによって形成される。クロッ
ク出力線１７の一端はクロック入力ドライバ１１の出力
ノードに、他端は第１の共通線１６ａ及び第４の共通線
１６ｂの中央部に電気的に接続される。

【０１３７】次に、このように構成された半導体集積回
路装置において、クロック入力パッド１２にクロック信
号が入力されてから、第２のマクロセル２０である内部
回路のクロック入力ノードにクロック信号が入力される
までの動作について説明する。クロック入力パッド１２
に外部からクロック信号が入力されると、クロック入力
線１３を介してクロック入力ドライバ１１に入力され
る。クロック入力ドライバ１１は入力されたクロック信
号に基づいたクロック信号が出力され、このクロック信
号がクロック出力線１７を介して第１の共通線１６ａ及
び第４の共通線１６ｂに与えられ、複数のプリドライバ
１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)に入力
される。

【０１３８】第１の共通線１６ａ及び第４の共通線１６
ｂそれぞれにおけるクロック信号の変化（立ち下がり及
び立ち上がり）は同じになる。しかも、複数のプリドラ
イバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)の
入力ノードはそれぞれ第１の共通線１６ａ、第４の共通
線１６ｂによって短絡され、第１の共通線１６ａ及び第
４の共通線１６ｂに対する負荷容量値も小さいことか
ら、複数のプリドライバ１５ａ(1)〜１５ａ(ｎ)、１５
ｂ(1)〜１５ｂ(ｎ)の入力ノードそれぞれに現れるクロ
ック信号の変化も同じになる。

【０１３９】複数のプリドライバ１５ａ(1)〜１５ａ
(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)の出力ノードに現れるク
ロック信号の変化は同じである。しかも、第２の共通線
１８ａ及び第５の共通線１８ｂそれぞれにはその全長に
亙って所定間隔を有し、分散させて複数のプリドライバ
１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)の出力
ノードが接続されるため、第２の共通線１８ａ及び第５
の共通線１８ｂそれぞれに現れるクロック信号の変化は
第２の共通線１８ａ及び第５の共通線１８ｂの全長に亙
って同じになる。第２の共通線１８ａ及び第５の共通線
１８ｂにて入力ノードが短絡される複数のメインドライ
バ１９ａ(1)〜１９ａ(m)、１９ｂ(1)〜１９ｂ(m)の出力
ノードに現れるクロック信号の変化も同じになる。

【０１４０】複数のメインドライバ１９ａ(1)〜１９ａ
(m)、１９ｂ(1)〜１９ｂ(m)の出力ノードは、第３の共
通線２２ａ、第６の共通線２２ｂに対してその全長に亙
って所定間隔を有し、分散させて接続されるため、第３
の共通線２２ａ〜２２ｃ及び第６の共通線２２ｂそれぞ
れに現れるクロック信号の変化は第３の共通線２２ａ及
び第６の共通線２２ｂの全長に亙って同じになる。要す
るに、クロック入力パッド１２に入力されるクロック信
号の変化は、第３の共通線２２ａ及び第６の共通線２２
ｂの全長に亙って同じに現れる。言い換えれば、クロッ
ク入力パッド１２に入力されるクロック信号の第３の共
通線２２ａ及び第６の共通線２２ｂに到達する時間のず
れ、すなわちクロックスキューは第３の共通線２２ａ及
び第６の共通線２２ｂの全長に亙ってほとんどない。

【０１４１】第３の共通線２２ａ及び第６の共通線２２
ｂに伝達されたクロック信号は第１のクロック信号供給
線２１ａ(1)〜２１ａ(s)及び第２のクロック信号供給線
２１ｂ(1)〜２１ｂ(s)を介してクロック信号を必要とす
る内部回路（第２のマクロセル２０）のクロック入力ノ
ードに与えられる。この時、第１のクロック信号供給線
２１ａ(1)〜２１ａ(s)の第３の共通線２２ａとの接続
点、つまり中央部におけるクロック信号の変化は同じで
あるものの、両端部におけるクロック信号の変化は中央
部におけるクロック信号の変化より若干遅れる。第２の
クロック信号供給線２１ｂ(1)〜２１ｂ(s)の第６の共通
線２２ｂとの接続点、つまり中央部におけるクロック信
号の変化は同じであるものの、両端部におけるクロック
信号の変化は中央部におけるクロック信号の変化より若
干遅れる。

【０１４２】しかるに、第１のクロック信号供給線２１
ａ(1)〜２１ａ(s)と第２のクロック信号供給線２１ｂ
(1)〜２１ｂ(s)とが互いにその交差部にてコンタクトホ
ール６８を介して電気的に接続されているため、両端部
におけるクロック信号の変化の遅れは中央部におけるク
ロック信号の変化に対して抑制され、非常に小さいもの
となる。要するに、第２のマクロセル２０すべてに対し
てクロックスキューが低減される。

【０１４３】この実施の形態７は、以上に述べたことか
ら明らかな如く、上記した実施の形態１と同様に効果
（イ）〜（ハ）を有するとともに、（リ）第１のクロッ
ク信号供給線２１ａ(1)〜２１ａ(s)と第２のクロック信
号供給線２１ｂ(1)〜２１ｂ(s)とが互いにその交差部に
てコンタクトホール６８を介して電気的に接続されてい
るため、クロック信号を必要とする内部回路となる第２
のマクロセル２０すべてに対してさらにクロックスキュ
ーが低減される。なお、上記実施の形態７において、ク
ロック入力ドライバ１１の入力ノードがクロック入力線
１３を介して入力パッド１２に接続する構成にしたが、
クロック入力ドライバ１１の入力ノードと入力パッド１
２との間にＰＬＬ回路を介在させてクロック入力ドライ
バ１１に入力されるクロック信号を安定化したものであ
ってもよい。

【０１４４】実施の形態８．図２５ないし図２８はこの
発明の実施の形態８を示すものであり、上記した実施の
形態７に対して以下の点が相違するだけであり、その他
は同様のものである。すなわち、実施の形態７における
第１ないし第３の共通線１６ａ、１８ａ、２２ａと第２
のクロック供給線２１ｂ(1)〜２１ｂ(s)が第２の導電体
層にて形成し、第４ないし第６の共通線１６ｂ、１８
ｂ、２２ｂと第１のクロック信号供給線２１ａ(1)〜２
１ａ(s)、、２１ｃ(1)〜２１ｃ(s)が第１の導電体層に
て形成しているのに対して、この実施の形態８において
は、第１及び第２の導電体層とは異なる層である第３な
いし第５の導電体層をさらに設け、第３の共通線２２ａ
と第６の共通線２２ｂと複数の第１のクロック信号供給
線２１ａ(1)〜２１ａ(s)と複数の第２のクロック信号供
給線２１ｂ(1)〜２１ｂ(s)を図２６に示すように第３の
導電体層にて一体的に形成し、第２の共通線１８ａと第
５の共通線１８ｂを図２７に示すように第４の導電体層
にて一体的に形成し、第１の共通線１６ａと第４の共通
線１６ｂを図２８に示すように第４の導電体層にて一体
的に形成している。

【０１４５】第３の導電体層は第２の導電体層上に層間
絶縁膜を介して形成される。第４の導電体層は第３の導
電体層上に層間絶縁膜を介して形成される。第５の導電
体層は第４の導電体層上に層間絶縁膜を介して形成され
る。第３ないし第５の導電体層の上下関係はこれに限ら
れるものではなく、各層が異なる層であればよい。第３
ないし第５の導電体層は、アルミニウム金属層（アルミ
ニウム合金層を含む）によって形成される。

【０１４６】第１ないし第６の共通線１６ａ、１８ａ、
２２ａ、１６ｂ、１８ｂ、２２ｂは、第３ないし第５の
導電体層のいずれかの層にて形成されるものの、実施の
形態７と同様に、第１ないし第３の共通線１６ａ、１８
ａ、２２ａは第１のクロックドライバ回路１４ａの複数
のプリドライバ１５ａ(1)〜１５ａ(n)及び複数のメイン
ドライバ１９ａ(1)〜１９ａ(m)上に位置し、電源線対を
構成する電源線２５と接地線２６との間に位置する第１
の方向に沿った直線上に配置され、第４ないし第６の共
通線１６ｂ、１８ｂ、２２ｂは第２のクロックドライバ
回路１４ｂの複数のプリドライバ１５ｂ(1)〜１５ｂ(n)
及び複数のメインドライバ１９ｂ(1)〜１９ｂ(m)上、つ
まり、ドライバ用マクロセル配置領域９の直上部に位置
する第２の方向に沿った直線上に配置される。

【０１４７】第１ないし第３の共通線１６ａ、１８ａ、
２２ａと、第１のクロックドライバ回路１４ａの複数の
プリドライバ１５ａ(1)〜１５ａ(n)及び複数のメインド
ライバ１９ａ(1)〜１９ａ(m)との電気的接続は、実施の
形態７と同様に、コンタクトホール３５〜３８を介して
行われ、第４ないし第６の共通線１６ｂ、１８ｂ、２２
ｂと、第２のクロックドライバ回路１４ｂの複数のプリ
ドライバ１５ｂ(1)〜１５ｂ(n)及び複数のメインドライ
バ１９ｂ(1)〜１９ｂ(m)との電気的接続は、実施の形態
５と同様に、コンタクトホール４８〜５１を介して行わ
れる。

【０１４８】複数の第１のクロック信号供給線２１ａ
(1)〜２１ａ(s)は第２のマクロセル２０がそれぞれ配置
される複数のマクロセル配置領域９それぞれに対応し、
その直上部における第２の方向に沿った直線上に配置さ
れ、第２のクロック信号供給線２１ｂ(1)〜２１ｂ(s)は
第２の方向に沿って等間隔に位置し、第１の方向に沿っ
た直線上に配置される。第１のクロック信号供給線２１
ａ(1)〜２１ａ(s)のマクロセル配置領域９に対する配置
の考え方は、実施の形態７と同様である。第１のクロッ
ク信号供給線２１ａ(1)〜２１ａ(s)は、対応したマクロ
セル配置領域９に配置された第２のマクロセル２０であ
る内部回路のクロック入力ノードにコンタクトホール４
２を介して接続される。なお、図２５ないし図２８にお
いて、上記した実施の形態を示した図に付した符号と同
一符号は同一又は相当部分を示している。

【０１４９】このように構成された半導体集積回路装置
にあっても、上記した実施の形態７と同様の効果（イ）
〜（ハ）（リ）を奏する他、上記した実施の形態２と同
様の効果（ホ）（ヘ）と上記した実施の形態５と同様の
効果（ト）を有する。なお、上記実施の形態８において
は、第２の共通線１８ａと第５の共通線１８ｂとを第４
の導電体層にて一体的に形成するとともに、第１の共通
線１６ａと第４の共通線１６ｂとを第５の導電層にて一
体的に形成したものを示したが、第４の共通線１６ｂと
第５の共通線１８ｂを第４の導電体層にて形成するとと
もに、第１の共通線１６ａと第２の共通線１８ａを第５
の導電体層にて形成し、第１の共通線１６ａと第４の共
通線１６ｂとをコンタクトホールを介して電気的に接続
するとともに、第２の共通線１８ａと第５の共通線１８
ｂとをコンタクトホールを介して電気的に接続するもの
としても同様の効果を奏する。

【０１５０】実施の形態９．図２９及び図３０はこの発
明の実施の形態９を示す。この実施の形態９は、実施の
形態１と同様に、図１及び図２に示したマスタチップが
用いられる。また、この実施の形態９は、クロック信号
を必要とするフリップフロップ回路等の内部回路となる
第２のマクロセルに、半導体集積回路装置外部からのク
ロック信号を与えるためのクロックドライバ回路の回路
構成及びクロックドライバ回路を図１及び図２に示した
マスタチップに配置、形成する仕方が若干相違するもの
であり、この点を中心に以下に説明する。なお、図２９
及び図３０において、上記した実施の形態を示した図に
付した符号と同一符号は同一又は相当部分を示してい
る。

【０１５１】この実施の形態９において、クロックドラ
イバ回路の数は３つ以上の複数であり、１つの第１のク
ロックドライバ回路１４ａと複数の第２のクロックドラ
イバ回路１４ｂ(1)〜１４ｂ(t)とを有している。まず、
クロックドライバ回路の回路構成について図２９を用い
て説明する。図２９において、１１はクロック入力パッ
ド１２にクロック入力線１３を介して入力ノードが電気
的に接続されるクロック入力ドライバ、１４ａは第２の
方向の中央部に位置する第１のクロックドライバ回路
で、複数のプリドライバ１５ａ(1)〜１５ａ(n)と複数の
メインドライバ１９ａ(1)〜１９ａ(m)とを備え、上記ク
ロック入力ドライバ１１から出力されるクロック信号を
受ける。

【０１５２】第１のクロックドライバ回路１４ａを構成
する複数のプリドライバ１５ａ(1)〜１５ａ(n)はクロッ
ク入力ドライバ１１の出力ノードにクロック出力線１７
を介して電気的に接続される第１の共通線１６ａに入力
ノードが電気的に接続されるとともに、出力ノードが第
２の共通線１８ａに電気的に接続される。複数のプリド
ライバ１５ａ(1)〜１５ａ(n)それぞれは例えば実施の形
態１と同様に図４に示すものでよい。第１のクロックド
ライバ回路１４ａを構成する複数のメインドライバ１９
ａ(1)〜１９ａ(m)は入力ノードが第２の共通線１８ａに
電気的に接続されるとともに、第３の共通線２２ａに出
力ノードが電気的に接続される。複数のメインドライバ
１９ａ(1)〜１９ａ(m)それぞれは例えば実施の形態１と
同様に図５に示すものでよい。

【０１５３】１４ｂ(1)〜１４ｂ(t)は第１の方向に沿っ
て互いに所定間隔隔てて配置される複数の第２のクロッ
クドライバ回路で、各第２のクロックドライバ回路は複
数のプリドライバ１５ｂ(1)〜１５ｂ(n)と複数のメイン
ドライバ１９ｂ(1)〜１９ｂ(m)とを備え、第１のクロッ
クドライバ回路１４ａから出力されるクロック信号を受
けて、複数の第２のマクロセルにクロック信号を与える
ためのものである。各第２のクロックドライバ回路１４
ｂ(1)〜１４ｂ(t)を構成する複数のプリドライバ１５ｂ
(1)〜１５ｂ(n)は第３の共通線２２ａに電気的に接続さ
れる第４の共通線１６ｂに入力ノードが電気的に接続さ
れるとともに、出力ノードが第５の共通線１８ｂに電気
的に接続される。複数のプリドライバ１５ｂ(1)〜１５
ｂ(n)それぞれは例えば実施の形態１と同様に図４に示
すものでよい。各第２のクロックドライバ回路１４ｂ
(1)〜１４ｂ(t)を構成する複数のメインドライバ１９ｂ
(1)〜１９ｂ(m)は入力ノードが第５の共通線１８ｂに電
気的に接続されるとともに、それぞれにクロック信号を
必要とする内部回路（第２のマクロセル）２０のクロッ
ク入力ノードが電気的に接続される第６の共通線２２ｂ
（クロック信号供給線を兼ねる）に出力ノードが電気的
に接続される。複数のメインドライバ１９ｂ(1)〜１９
ｂ(m)それぞれは例えば実施の形態１と同様に図５に示
すものでよい。なお、第４の共通線１６ｂは第３の共通
線２２ａにその交差部にてコンタクトホール６９を介し
て電気的に接続される。

【０１５４】次に、図２９に示す回路構成にされた第１
のクロックドライバ回路１４ａ及び第２のクロックドラ
イバ回路１４ｂ(1)〜１４ｂ(t)を、図１及び図２に示し
たマスタチップに配置、形成した例を図３０を用いて説
明する。図３０において、繁雑さを避けるため、電源線
及び接地線からなる電源線対は示していないが、実施の
形態１と同様に、半導体基板１のセル領域２の一主面上
に第１の方向に沿ってセル領域２を横切って直線上に配
置される電源線対が所定間隔（２１０ＢＣ）毎に配置さ
れている。

【０１５５】第１のクロックドライバ回路１４ａを構成
するプリドライバ１５ａ(1)〜１５ａ(n)は複数のマクロ
セル配置領域９の２以上の所定数（この例においてはｎ
個）のマクロセル配置領域のそれぞれに、第２の方向に
沿った中央部に位置し、第１の方向に沿った同一直線上
に互いに所定間隔を有して配置、形成される。プリドラ
イバ１５ａ(1)〜１５ａ(n)間の所定間隔は実施の形態１
と同様な考え方に基づいて設定される。

【０１５６】各プリドライバ１５ａ(1)〜１５ａ(n)は、
実施の形態１と同様に図７に示すように、電源線２５と
接地線２６とからなる電源線対とマクロセル配置領域９
との交差部に形成、つまり、電源線対を構成する電源線
２５と接地線２６との間のマクロセル配置領域９に形成
され、電源線２５から電源線２３を介して電源電位Ｖcc
が与えられるとともに、接地線２６に接地線２４を介し
て接続されて接地電位ＧＮＤが与えられる。各プリドラ
イバ１５ａ(1)〜１５ａ(n)内の配線は、第１のマクロセ
ル４０となる論理回路内及び第２のマクロセル２０とな
る内部回路内の配線並びに論理回路間の配線及び論理回
路と内部回路間の配線と同様に、第２の方向に沿って配
置される直線状の第１の配線又は第１の方向に沿って配
置される直線状の第２の配線の少なくとも一方の配線に
て構成される。なお、第１の配線は基本セル８を構成す
る電極対上に層間絶縁膜を介して形成される第１の導電
体層にて形成され、第２の配線は第１の導電体層上に層
間絶縁膜を介して形成される第２の導電体層にて形成さ
れる。第１の導電体層と第２の導電体層との上下関係は
逆であってもよい。第１及び第２の導電体層は、アルミ
ニウム金属層（アルミニウム合金層を含む）によって形
成される。

【０１５７】第１のクロックドライバ回路１４ａを構成
するメインドライバ１９ａ(1)〜１９ａ(m)は複数のマク
ロセル配置領域９の、プリドライバ１５ａ(1)〜１５ａ
(n)が配置されるマクロセル配置領域９以外の２以上の
所定数（この例においてはｍ個）のマクロセル配置領域
のそれぞれに、第２の方向に沿った中央部に位置し、第
１の方向に沿った同一直線上に互いに所定間隔を有して
配置、形成される。メインドライバ１９ａ(1)〜１９ａ
(m)間の所定間隔は実施の形態１と同様な考え方に基づ
いて設定される。各メインドライバ１９ａ(1)〜１９ａ
(m)は、実施の形態１と同様に、図８に示すように、電
源線２５と接地線２６とからなる電源線対とマクロセル
配置領域９との交差部に形成、つまり、電源線対を構成
する電源線２５と接地線２６との間のマクロセル配置領
域９に形成され、電源線２５から電源線２３を介して電
源電位Ｖccが与えられるとともに、接地線２６に接地線
２４を介して接続されて接地電位ＧＮＤが与えられる。
各メインドライバ１９ａ(1)〜１９ａ(m)内の配線は、プ
リドライバ１５ａ(1)〜１５ａ(n)と同様に第２の方向に
沿って配置される直線状の第１の配線又は第１の方向に
沿って配置される直線状の第２の配線の少なくとも一方
の配線にて構成される。

【０１５８】第１の共通線１６ａは、複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
ａ(1)〜１９ａ(m)上に位置する第１の方向に沿った直線
上に配置される。第１の共通線１６ａは第２の導電体層
にて形成され、電源線対を構成する電源線２５と接地線
２６との間に電源線２５と接地線２６と平行に配置され
る。第１の共通線１６ａはコンタクトホール３５を介し
て複数のプリドライバ１５ａ(1)〜１５ａ(n)の入力ノー
ドに電気的に接続され、複数のプリドライバ１５ａ(1)
〜１５ａ(n)の入力ノードを短絡する。

【０１５９】第２の共通線１８ａは、複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
(1)〜１９(m)上に位置する第１の方向に沿った直線上に
配置される。第２の共通線１８ａは第２の導電体層にて
形成され、電源線対を構成する電源線２５と接地線２６
との間に第１の共通線１６ａと平行に配置される。第２
の共通線１８ａはコンタクトホール３６を介して複数の
プリドライバ１５ａ(1)〜１５ａ(n)の出力ノードに電気
的に接続されるとともに、コンタクトホール３７を介し
て複数のメインドライバ１９ａ(1)〜１９ａ(m)の入力ノ
ードに接続され、複数のプリドライバ１５ａ(1)〜１５
ａ(n)の出力ノード及び複数のメインドライバ１９ａ(1)
〜１９ａ(m)の入力ノードを短絡する。

【０１６０】第３の共通線２２ａは、複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
ａ(1)〜１９ａ(m)上に位置する第１の方向に沿った直線
上に配置される。第３の共通線２２ａは第２の導電体層
にて形成され、電源線対を構成する電源線２５と接地線
２６との間に第１の共通線１６ａと平行に配置される。
第３の共通線２２ａはコンタクトホール３８を介して複
数のメインドライバ１９ａ(1)〜１９ａ(m)の出力ノード
に接続され、複数のメインドライバ１９ａ(1)〜１９ａ
(m)の出力ノードを短絡する。第３の共通線２２ａの線
幅は、実施の形態１と同様に第１及び第２の共通線１６
ａ及び１８ａの線幅より大きくしてある。また、第２の
共通線１８ａの線幅も、実施の形態１と同様に第１の共
通線１６ａの線幅より大きくしてある。

【０１６１】複数の第２のクロックドライバ回路１４ｂ
(1)〜１４ｂ(t)は第１の方向に沿って互いに所定間隔隔
てて配置、つまり、この実施の形態９においては複数の
マクロセル配置領域９のうちの互いに所定間隔隔てて配
置されるマクロセル配置領域９に配置される。なお、上
記所定間隔は等間隔でもよいし、それぞれ任意の間隔で
もよい。この実施の形態９においては、複数のマクロセ
ル配置領域９すべてに対して１対１に対応して第２のク
ロックドライバ回路１４ｂ(1)〜１４ｂ(t)を配置してい
るが、隣り合う２つのマクロセル配置領域９に対して１
つ、つまり２対１に対応して第２のクロックドライバ回
路１４ｂ(1)〜１４ｂ(t)を配置してもよい。また、第２
のマクロセル２０が配置されるマクロセル配置領域９に
対してだけ第２のクロックドライバ回路１４ｂ(1)〜１
４ｂ(t)を配置してもよく、この場合、隣り合う２つの
マクロセル配置領域９両者に第２のマクロセル２０が配
置されれば、この隣り合う２つのマクロセル配置領域９
に対して１つの第２のクロックドライバ回路１４ｂ(1)
〜１４ｂ(t)を配置するようにしてもよい。なお、各第
２のクロックドライバ回路１４ｂ(1)〜１４ｂ(t)が配置
されるマクロセル配置領域９を、以下、ドライバ用マク
ロセル配置領域と便宜上称す。

【０１６２】各第２のクロックドライバ回路１４ｂ(1)
〜１４ｂ(t)を構成するプリドライバ１５ｂ(1)〜１５ｂ
(n)は対応したドライバ用マクロセル配置領域９に、互
いに所定間隔を有して配置、形成される。各プリドライ
バ１５ｂ(1)〜１５ｂ(n)は、実施の形態４と同様に図１
５に示すように、電源線２５と接地線２６とからなる電
源線対とドライバ用マクロセル配置領域９との交差部に
形成、つまり、電源線対を構成する電源線２５と接地線
２６との間のドライバ用マクロセル配置領域９に形成さ
れ、電源線２５から電源線２３を介して電源電位Ｖccが
与えられるとともに、接地線２６に接地線２４を介して
接続されて接地電位ＧＮＤが与えられる。各プリドライ
バ１５ｂ(1)〜１５ｂ(n)内の配線は、プリドライバ１５
ａ(1)〜１５ａ(n)と同様に、第２の方向に沿って配置さ
れる第１の配線又は第１の方向に沿って配置される第２
の配線の少なくとも一方の配線にて構成される。

【０１６３】第２のクロックドライバ回路１４ｂ(1)〜
１４ｂ(t)を構成するメインドライバ１９ｂ(1)〜１９ｂ
(m)は対応したドライバ用マクロセル配置領域９に互い
に所定間隔を有して配置、形成される。プリドライバ１
５ｂ(1)〜１５ｂ(n)とメインドライバ１９ｂ(1)〜１９
ｂ(m)の配置は、実施の形態４と同様に行われる。各メ
インドライバ１９ｂ(1)〜１９ｂ(m)は、実施の形態４と
同様に図１６に示すように、電源線２５と接地線２６と
からなる電源線対とドライバ用マクロセル配置領域９と
の交差部に形成、つまり、電源線対を構成する電源線２
５と接地線２６との間のドライバ用マクロセル配置領域
９に形成され、電源線２５から電源線２３を介して電源
電位Ｖccが与えられ、接地線２６に接地線２４を介して
接続されて接地電位ＧＮＤが与えられる。各メインドラ
イバ１９ｂ(1)〜１９ｂ(m)内の配線は、プリドライバ１
５ｂ(1)〜１５ｂ(n)と同様に第１の配線又は第２の配線
の少なくとも一方の配線にて構成される。

【０１６４】複数の第４の共通線１６ｂそれぞれは、対
応したドライバ用マクロセル配置領域９に沿い、かつ第
２の方向に沿った直線上に配置される。各第４の共通線
１６ｂは第１の導電体層にて形成される。各第４の共通
線１６ｂは、第２の導電体層にて形成され、第１の方向
に沿った直線上に配置される配線４３を介して対応した
複数のプリドライバ１５ｂ(1)〜１５ｂ(n)の入力ノード
に電気的に接続され、対応した複数のプリドライバ１５
ｂ(1)〜１５ｂ(n)の入力ノードを短絡する。各第４の共
通線１６ｂは、第３の共通線１６ａにその交差部にてコ
ンタクトホール６９を介して電気的に接続される。

【０１６５】複数の第５の共通線１８ｂそれぞれは、対
応したドライバ用マクロセル配置領域９に沿い、かつ第
２の方向に沿った直線上に配置される。各第５の共通線
１８ｂは第１の導電体層にて形成される。各第５の共通
線１８ｂは、第２の導電体層にて形成され、第１の方向
に沿った直線上に配置される配線４４を介して対応した
複数のプリドライバ１５ｂ(1)〜１５ｂ(n)の出力ノード
に電気的に接続されるとともに、第２の導電体層にて形
成され、第１の方向に沿った直線上に配置される配線４
５を介して対応した複数のメインドライバ１９ｂ(1)〜
１９ｂ(m)の入力ノードに接続され、対応した複数のプ
リドライバ１５ｂ(1)〜１５ｂ(n)の出力ノード及び対応
した複数のメインドライバ１９ｂ(1)〜１９ｂ(m)の入力
ノードを短絡する。

【０１６６】複数の第６の共通線２２ｂそれぞれは、対
応したドライバ用マクロセル配置領域９に沿い、かつ第
２の方向に沿った直線上に配置される。各第６の共通線
２２ｂは第１の導電体層にて形成される。各第６の共通
線２２ｂは、第２の導電体層にて形成され、第１の方向
に沿った直線上に配置される配線４６を介して対応した
複数のメインドライバ１９ｂ(1)〜１９ｂ(m)の出力ノー
ドに接続され、対応した複数のメインドライバ１９ｂ
(1)〜１９ｂ(m)の出力ノードを短絡する。各第６の共通
線２２ｂは、対応したマクロセル配置領域９に配置され
た第２のマクロセル２０である内部回路のクロック入力
ノードに配線７０を介して接続される。第６の共通線２
２ｂの線幅は、実施の形態４と同様に第４及び第５の共
通線１６ｂ及び１８ｂの線幅より大きくしてある。ま
た、第５の共通線１８ｂの線幅も、実施の形態４と同様
に第４の共通線１６ｂの線幅より大きくしてある。な
お、論理回路となる第１のマクロセル４０及びクロック
信号を必要とする内部回路となる第２のマクロセル２０
は、実施の形態１と同様に配置される。

【０１６７】クロック入力ドライバ１１は、複数のマク
ロセル配置領域９の第１の方向に沿った中央部に位置す
るマクロセル配置領域９の第２の方向に沿った中央部に
配置される。この実施の形態９においては、クロック入
力ドライバ１１は第１のクロックドライバ回路１４ａが
配置される電源線対に対して隣の電源線対を構成する電
源線２５と接地線２６との間に配置される。クロック入
力ドライバ１１の入力ノードは、半導体基板の一主面上
に形成されたクロック入力パッド１２にクロック入力線
１３を介して電気的に接続される。クロック入力線１３
は、第１の導電体層にて形成される第２の方向に沿った
第１の配線と、第２の導電体層にて形成される第１の方
向に沿った第２の配線とによって形成される。

【０１６８】クロック入力ドライバ１１の出力ノード
は、クロック出力線１７を介して第１の共通線１６ａ
と、第１の共通線１６ａの第１の方向の中央位置にて電
気的に接続される。クロック出力線１７は、第１の導電
体層にて形成される第２の方向に沿った第１の配線と、
第２の導電体層にて形成される第１の方向に沿った第２
の配線とによって形成される。クロック出力線１７の一
端はクロック入力ドライバ１１の出力ノードに、他端は
第１の共通線１６ａの中央部に電気的に接続される。

【０１６９】次に、このように構成された半導体集積回
路装置において、クロック入力パッド１２にクロック信
号が入力されてから、第２のマクロセル２０である内部
回路のクロック入力ノードにクロック信号が入力される
までの動作について説明する。クロック入力パッド１２
に外部からクロック信号が入力されると、クロック入力
線１３を介してクロック入力ドライバ１１に入力され
る。クロック入力ドライバ１１は入力されたクロック信
号に基づいたクロック信号が出力され、このクロック信
号がクロック出力線１７を介して第１の共通線１６ａに
与えられ、第１のクロックドライバ回路１４ａの複数の
プリドライバ１５ａ(1)〜１５ａ(ｎ)に入力される。

【０１７０】第１のクロックドライバ回路１４ａの複数
のプリドライバ１５ａ(1)〜１５ａ(ｎ)の入力ノードは
それぞれ第１の共通線１６ａによって短絡され、第１の
共通線１６ａに対する負荷容量値も小さいことから、複
数のプリドライバ１５ａ(1)〜１５ａ(ｎ)の入力ノード
それぞれに現れるクロック信号の変化も同じになる。第
１のクロックドライバ回路１４ａの複数のプリドライバ
１５ａ(1)〜１５ａ(ｎ)の出力ノードに現れるクロック
信号の変化は同じである。しかも、第２の共通線１８ａ
にはその全長に亙って所定間隔を有し、分散させて複数
のプリドライバ１５ａ(1)〜１５ａ(ｎ)の出力ノードが
接続されるため、第２の共通線１８ａに現れるクロック
信号の変化は第２の共通線１８ａの全長に亙って同じに
なる。第２の共通線１８ａにて入力ノードが短絡される
複数のメインドライバ１９ａ(1)〜１９ａ(m)の出力ノー
ドに現れるクロック信号の変化も同じになる。

【０１７１】複数のメインドライバ１９ａ(1)〜１９ａ
(m)の出力ノードは、第３の共通線２２ａに対してその
全長に亙って所定間隔を有し、分散させて接続されるた
め、第３の共通線２２ａに現れるクロック信号の変化は
第３の共通線２２ａの全長に亙って同じになる。クロッ
ク信号は、第３の共通線２２ａにその交差部にて接続さ
れた複数の第４の共通線１６ｂに与えられ、複数の第２
のクロックドライバ回路１４ｂ(1)〜１４ｂ(t)の複数の
プリドライバ１５ｂ(1)〜１５ｂ(ｎ)に入力される。

【０１７２】各第２のクロックドライバ回路１４ｂ(1)
〜１４ｂ(t)の複数のプリドライバ１５ａ(1)〜１５ａ
(ｎ)の入力ノードはそれぞれ対応した第４の共通線１６
ｂによって短絡され、第３及び第４の共通線２２ａ及び
１６ｂに対する負荷容量値も小さいことから、複数のプ
リドライバ１５ｂ(1)〜１５ｂ(ｎ)の入力ノードそれぞ
れに現れるクロック信号の変化も同じになる。各第２の
クロックドライバ回路１４ｂ(1)〜１４ｂ(t)の複数のプ
リドライバ１５ｂ(1)〜１５ｂ(ｎ)の出力ノードに現れ
るクロック信号の変化は同じである。しかも、各第５の
共通線１８ｂにはその全長に亙って所定間隔を有し、分
散させて複数のプリドライバ１５ｂ(1)〜１５ｂ(ｎ)の
出力ノードが接続されるため、各第５の共通線１８ｂに
現れるクロック信号の変化は各第５の共通線１８ｂの全
長に亙って同じになる。各第５の共通線１８ｂにて入力
ノードが短絡される複数のメインドライバ１９ａ(1)〜
１９ａ(m)の出力ノードに現れるクロック信号の変化も
同じになる。

【０１７３】複数のメインドライバ１９ａ(1)〜１９ａ
(m)の出力ノードは、対応した第６の共通線２２ｂに対
してその全長に亙って所定間隔を有し、分散させて接続
されるため、各第６の共通線２２ｂに現れるクロック信
号の変化は各第６の共通線２２ｂの全長に亙って同じに
なる。要するに、クロック入力パッド１２に入力される
クロック信号の変化は、各第６の共通線２２ｂの全長に
亙って同じに現れる。言い換えれば、クロック入力パッ
ド１２に入力されるクロック信号の各第６の共通線２２
ｂに到達時間のずれ、すなわちクロックスキューは各第
６の共通線２２ｂの全長に亙ってほとんどない。各第６
の共通線２２ｂに現れたクロック信号が直接配線７０を
介してクロック信号を必要とする内部回路（第２のマク
ロセル２０）のクロック入力ノードに与えられる。従っ
て、第２のマクロセル２０すべてに対して、与えられる
クロック信号間におきるクロックスキューは小さくな
る。

【０１７４】この実施の形態９は、以上に述べたことか
ら明らかな如く、上記した実施の形態１と同様に効果
（イ）〜（ハ）を有するとともに、（ヌ）各第６の共通
線２２ｂに現れたクロック信号が直接配線７０をクロッ
ク信号を必要とする内部回路（第２のマクロセル２０）
のクロック入力ノード電気的に接続されているため、第
２のマクロセル２０すべてに対してさらにクロックスキ
ューが低減される。なお、上記実施の形態９において、
クロック入力ドライバ１１の入力ノードがクロック入力
線１３を介して入力パッド１２に接続する構成にした
が、クロック入力ドライバ１１の入力ノードと入力パッ
ド１２との間にＰＬＬ回路を介在させてクロック入力ド
ライバ１１に入力されるクロック信号を安定化したもの
であってもよい。

【０１７５】実施の形態１０．図３１ないし図３３はこ
の発明の実施の形態１０を示すものであり、上記した実
施の形態９に対して以下の点が相違するだけであり、そ
の他は同様のものである。すなわち、実施の形態９にお
ける第１ないし第３の共通線１６ａ、１８ａ、２２ａが
第２の導電体層にて形成し、第４ないし第６の共通線１
６ｂ、１８ｂ、２２ｂが第１の導電体層にて形成してい
るのに対して、この実施の形態１０においては、第１及
び第２の導電体層とは異なる層である第３及び第４の導
電体層をさらに設け、第４ないし第６の共通線１６ｂ、
１８ｂ、２２ｂを図３２に示すように第３の導電体層に
て形成し、第１ないし第３の共通線１６ａ、１８ａ、２
２ａを図３３に示すように第４の導電体層にて形成して
いる。第３の導電体層は第２の導電体層上に層間絶縁膜
を介して形成される。第４の導電体層は第３の導電体層
上に層間絶縁膜を介して形成される。第３の導電体層と
第４の導電体層との上下関係は逆であってもよい。第３
及び第４の導電体層は、アルミニウム金属層（アルミニ
ウム合金層を含む）によって形成される。

【０１７６】第１ないし第３の共通線１６ａ、１８ａ、
２２ａは、第４の導電体層にて形成されるものの、実施
の形態９と同様に対応した第１のクロックドライバ回路
１４ａの複数のプリドライバ１５ａ(1)〜１５ａ(n)及び
複数のメインドライバ１９ａ(1)〜１９ａ(m)上に位置
し、電源線対を構成する電源線２５と接地線２６との間
に位置する第１の方向に沿った直線上に配置される。第
１ないし第３の共通線１６ａ、１８ａ、２２ａと、第１
のクロックドライバ回路１４ａの複数のプリドライバ１
５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９ａ
(1)〜１９ａ(m)との電気的接続は、実施の形態９と同様
に、コンタクトホール３５〜３８を介して行われる。

【０１７７】第４ないし第６の共通線１６ｂ、１８ｂ、
２２ｂを第３の導電体層にて形成され、対応した第２の
クロックドライバ回路１４ｂ(1)〜１４ｂ(t)が配置され
るドライバ用マクロセル配置領域９それぞれに対応し、
その直上部における第２の方向に沿った直線上に配置さ
れる。第２のクロックドライバ回路１４ｂ(1)〜１４ｂ
(t)のマクロセル配置領域９に対する配置の考え方は、
実施の形態よと同様に１対１でもよく、２対１でもよ
く、第２のマクロセル２０が配置されるマクロセル配置
領域９に対してだけでもよく、第２のマクロセル２０が
配置された隣り合う２つのマクロセル配置領域９両者に
対して１つでもよい。各第６の共通線２２ｂは、対応し
たマクロセル配置領域９に配置された第２のマクロセル
２０である内部回路のクロック入力ノードにコンタクト
ホール７１を介して接続される。なお、図３１ないし図
３３において、実施の形態９を示した図に付した符号と
同一符号は同一又は相当部分を示している。

【０１７８】このように構成された半導体集積回路装置
にあっても、上記した実施の形態１と同様の効果（イ）
〜（ハ）（ヌ）を奏する他、（ル）各第４ないし第６の
共通線１６ｂ、１８ｂ、２２ｂを対応したドライバ用マ
クロセル配置領域９の直上部に配置しているため、配線
領域１０を有効活用でき、ひいては半導体基板１の小面
積化を図れるとともに、配線領域１０におけるマクロセ
ル２０、４０間を接続するための配線（第１及び第２の
導電体層にて形成される）の最適化が図れるとともに、
（ヲ）各第４ないし第６の共通線１６ｂ、１８ｂ、２２
ｂと第２のマクロセル２０の入力ノードとの電気的接続
をコンタクトホール７１を介して行っているため、この
電気的接続によるクロックスキューがほとんどないとい
う効果を有する。なお、上記実施の形態１０において
は、第１ないし第３の共通線１６ａ、１８ａ、２２ａを
第４の導電体層にて形成したものを示したが、実施の形
態９と同様に第２の導電体層にて形成したものであって
も同様の効果を奏するものである。

【０１７９】実施の形態１１．図３４及び図３５はこの
発明の実施の形態１１を示す。この実施の形態１１は、
実施の形態１と同様に、図１及び図２に示したマスタチ
ップが用いられる。また、この実施の形態１１は、クロ
ック信号を必要とするフリップフロップ回路等の内部回
路となる第２のマクロセルに、半導体集積回路装置外部
からのクロック信号を与えるためのクロックドライバ回
路の回路構成及びクロックドライバ回路を図１及び図２
に示したマスタチップに配置、形成する仕方が若干相違
するものであり、この点を中心に以下に説明する。な
お、図３４及び図３５において、上記した実施の形態を
示した図に付した符号と同一符号は同一又は相当部分を
示している。

【０１８０】この実施の形態１１において、クロックド
ライバ回路の数は４つであり、第１及び第２のクロック
ドライバ回路１４ａ(1)及び１４ａ(2)からなる第１群の
クロックドライバ回路と、第３及び第４のクロックドラ
イバ回路１４ｂ(1)及び１４ｂ(2)とを有している。ま
ず、クロックドライバ回路の回路構成について図３４を
用いて説明する。図３４において、１１はクロック入力
パッド１２にクロック入力線１３を介して入力ノードが
電気的に接続されるクロック入力ドライバである。

【０１８１】１４ａ(1)はマクロセル配置領域９の一端
部に位置する第１のクロックドライバ回路で、複数のプ
リドライバ１５ａ(1)〜１５ａ(n)と複数のメインドライ
バ１９ａ(1)〜１９ａ(m)とを備え、上記クロック入力ド
ライバ１１から出力されるクロック信号を受ける。第１
のクロックドライバ回路１４ａ(1)を構成する複数のプ
リドライバ１５ａ(1)〜１５ａ(n)はクロック入力ドライ
バ１１の出力ノードにクロック出力線１７ａ(1)を介し
て電気的に接続される第１の共通線１６ａ(1)に入力ノ
ードが電気的に接続されるとともに、出力ノードが第２
の共通線１８ａ(1)に電気的に接続される。複数のプリ
ドライバ１５ａ(1)〜１５ａ(n)それぞれは例えば実施の
形態１と同様に図４に示すものでよい。第１のクロック
ドライバ回路１４ａを構成する複数のメインドライバ１
９ａ(1)〜１９ａ(m)は入力ノードが第２の共通線１８ａ
(1)に電気的に接続されるとともに、クロック信号を必
要とする内部回路（第２のマクロセル）２０のクロック
入力ノードが電気的に接続される第１のクロック信号供
給線２１ａ(1)〜２１ａ(s)の一端が電気的に接続される
第３の共通線２２ａ(1)に出力ノードが電気的に接続さ
れる。複数のメインドライバ１９ａ(1)〜１９ａ(m)それ
ぞれは例えば実施の形態１と同様に図５に示すものでよ
い。

【０１８２】１４ａ(2)はマクロセル配置領域９の他端
部に位置する第２のクロックドライバ回路で、複数のプ
リドライバ１５ａ(1)〜１５ａ(n)と複数のメインドライ
バ１９ａ(1)〜１９ａ(m)とを備え、上記クロック入力ド
ライバ１１から出力されるクロック信号を受ける。第２
のクロックドライバ回路１４ａ(2)を構成する複数のプ
リドライバ１５ａ(1)〜１５ａ(n)はクロック入力ドライ
バ１１の出力ノードにクロック出力線１７ａ(2)を介し
て電気的に接続される第４の共通線１６ａ(2)に入力ノ
ードが電気的に接続されるとともに、出力ノードが第５
の共通線１８ａ(2)に電気的に接続される。複数のプリ
ドライバ１５ａ(1)〜１５ａ(n)それぞれは例えば実施の
形態１と同様に図４に示すものでよい。第２のクロック
ドライバ回路１４ａ(2)を構成する複数のメインドライ
バ１９ａ(1)〜１９ａ(m)は入力ノードが第５の共通線１
８ａ(2)に電気的に接続されるとともに、第１のクロッ
ク信号供給線２１ａ(1)〜２１ａ(s)の他端が電気的に接
続される第６の共通線２２ａ(2)に出力ノードが電気的
に接続される。複数のメインドライバ１９ａ(1)〜１９
ａ(m)それぞれは例えば実施の形態１と同様に図５に示
すものでよい。

【０１８３】１４ｂ(1)は複数のマクロセル配置領域９
の一方端に位置する第３のクロックドライバ回路で、複
数のプリドライバ１５ｂ(1)〜１５ｂ(n)と複数のメイン
ドライバ１９ｂ(1)〜１９ｂ(m)とを備え、上記クロック
入力ドライバ１１から出力されるクロック信号を受け
る。第３のクロックドライバ回路１４ｂ(1)を構成する
複数のプリドライバ１５ｂ(1)〜１５ｂ(n)はクロック入
力ドライバ１１の出力ノードにクロック出力線１７ａ
(3)を介して電気的に接続される第７の共通線１６ｂ(1)
に入力ノードが電気的に接続されるとともに、出力ノー
ドが第８の共通線１８ｂ(1)に電気的に接続される。複
数のプリドライバ１５ｂ(1)〜１５ｂ(n)それぞれは例え
ば実施の形態１と同様に図４に示すものでよい。第３の
クロックドライバ回路１４ｂ(1)を構成する複数のメイ
ンドライバ１９ｂ(1)〜１９ｂ(m)は入力ノードが第８の
共通線１８ｂ(1)に電気的に接続されるとともに、第２
のマクロセル２０のクロック入力ノードが電気的に接続
される第２のクロック信号供給線２１ａ(1)〜２１ａ(s)
の一端に電気的に接続される第９の共通線２２ｂ(1)に
出力ノードが電気的に接続される。複数のメインドライ
バ１９ｂ(1)〜１９ｂ(m)それぞれは例えば実施の形態１
と同様に図５に示すものでよい。

【０１８４】１４ｂ(2)は複数のマクロセル配置領域９
の他方端に位置する第４のクロックドライバ回路で、複
数のプリドライバ１５ｂ(1)〜１５ｂ(n)と複数のメイン
ドライバ１９ｂ(1)〜１９ｂ(m)とを備え、上記クロック
入力ドライバ１１から出力されるクロック信号を受け
る。第４のクロックドライバ回路１４ｂ(2)を構成する
複数のプリドライバ１５ｂ(1)〜１５ｂ(n)はクロック入
力ドライバ１１の出力ノードにクロック出力線１７ａ
(4)を介して電気的に接続される第１０の共通線１６ｂ
(2)に入力ノードが電気的に接続されるとともに、出力
ノードが第１１の共通線１８ｂ(2)に電気的に接続され
る。複数のプリドライバ１５ｂ(1)〜１５ｂ(n)それぞれ
は例えば実施の形態１と同様に図４に示すものでよい。
第４のクロックドライバ回路１４ｂ(2)を構成する複数
のメインドライバ１９ｂ(1)〜１９ｂ(m)は入力ノードが
第１１の共通線１８ｂ(2)に電気的に接続されるととも
に、第２のクロック信号供給線２１ｂ(1)〜２１ｂ(s)の
他端に電気的に接続される第１２の共通線２２ｂ(2)に
出力ノードが電気的に接続される。複数のメインドライ
バ１９ｂ(1)〜１９ｂ(m)それぞれは例えば実施の形態１
と同様に図５に示すものでよい。

【０１８５】第３の共通線２２ａ(1)の一端は第９の共
通線２２b(1)の一端に、他端が第１２の共通線２２ｂ
(2)の一端に電気的に接続される。第６の共通線２２ａ
(2)の一端は第９の共通線２２b(1)の他端に、他端が第
１２の共通線２２ｂ(2)の他端に電気的に接続される。
第１のクロック信号供給線２１ａ(1)〜２１ａ(s)と第２
のクロック信号供給線２１ｂ(1)〜２１ｂ(s)とは、その
交差部において電気的に接続される

【０１８６】次に、図３４に示す回路構成にされた第１
ないし第４のクロックドライバ回路１４ａ(1)、１４ａ
(2)、１４ｂ(1)、１４ｂ(2)を、図１及び図２に示した
マスタチップに配置、形成した例を図３５を用いて説明
する。図３５において、繁雑さを避けるため、電源線及
び接地線からなる電源線対は示していないが、実施の形
態１と同様に、半導体基板１のセル領域２の一主面上に
第１の方向に沿ってセル領域２を横切って直線上に配置
される電源線対が所定間隔（２１０ＢＣ）毎に配置され
ている。

【０１８７】第１のクロックドライバ回路１４ａ(1)を
構成するプリドライバ１５ａ(1)〜１５ａ(n)は複数のマ
クロセル配置領域９の２以上の所定数（この例において
はｎ個）のマクロセル配置領域のそれぞれに、マクロセ
ル配置領域９の一端部（図示左側端部）に位置し、第１
の方向に沿った同一直線上に互いに所定間隔を有して配
置、形成される。プリドライバ１５ａ(1)〜１５ａ(n)間
の所定間隔は実施の形態１と同様な考え方に基づいて設
定される。

【０１８８】第１のクロックドライバ回路１４ａ(1)を
構成する各プリドライバ１５ａ(1)〜１５ａ(n)は、実施
の形態１と同様に図７に示すように、電源線２５と接地
線２６とからなる電源線対とマクロセル配置領域９との
交差部に形成、つまり、電源線対を構成する電源線２５
と接地線２６との間のマクロセル配置領域９に形成さ
れ、電源線２５から電源線２３を介して電源電位Ｖccが
与えられるとともに、接地線２６に接地線２４を介して
接続されて接地電位ＧＮＤが与えられる。第１のクロッ
クドライバ回路１４ａ(1)を構成する各プリドライバ１
５ａ(1)〜１５ａ(n)内の配線は、第１のマクロセル４０
となる論理回路内及び第２のマクロセル２０となる内部
回路内の配線並びに論理回路間の配線及び論理回路と内
部回路間の配線と同様に、第２の方向に沿って配置され
る直線状の第１の配線又は第１の方向に沿って配置され
る直線状の第２の配線の少なくとも一方の配線にて構成
される。なお、第１の配線は基本セル８を構成する電極
対上に層間絶縁膜を介して形成される第１の導電体層に
て形成され、第２の配線は第１の導電体層上に層間絶縁
膜を介して形成される第２の導電体層にて形成される。
第１の導電体層と第２の導電体層との上下関係は逆であ
ってもよい。第１及び第２の導電体層は、アルミニウム
金属層（アルミニウム合金層を含む）によって形成され
る。

【０１８９】第１のクロックドライバ回路１４ａ(1)を
構成するメインドライバ１９ａ(1)〜１９ａ(m)は複数の
マクロセル配置領域９の、プリドライバ１５ａ(1)〜１
５ａ(n)が配置されるマクロセル配置領域９以外の２以
上の所定数（この例においてはｍ個）のマクロセル配置
領域のそれぞれに、マクロセル配置領域９の一端部に位
置し、第１の方向に沿った同一直線上に互いに所定間隔
を有して配置、形成される。メインドライバ１９ａ(1)
〜１９ａ(m)間の所定間隔は実施の形態１と同様な考え
方に基づいて設定される。第１のクロックドライバ回路
１４ａ(1)を構成する各メインドライバ１９ａ(1)〜１９
ａ(m)は、実施の形態１と同様に、図８に示すように、
電源線２５と接地線２６とからなる電源線対とマクロセ
ル配置領域９との交差部に形成、つまり、電源線対を構
成する電源線２５と接地線２６との間のマクロセル配置
領域９に形成され、電源線２５から電源線２３を介して
電源電位Ｖccが与えられるとともに、接地線２６に接地
線２４を介して接続されて接地電位ＧＮＤが与えられ
る。第１のクロックドライバ回路１４ａ(1)を構成する
各メインドライバ１９ａ（１）〜１９ａ（ｍ）内の配線
は、プリドライバ１５ａ(1)〜１５ａ(n)と同様に第２の
方向に沿って配置される直線状の第１の配線又は第１の
方向に沿って配置される直線状の第２の配線の少なくと
も一方の配線にて構成される。

【０１９０】第１の共通線１６ａ(1)は、第１のクロッ
クドライバ回路１４ａ(1)を構成する複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
ａ(1)〜１９ａ(m)上に位置する第１の方向に沿った直線
上に配置される。第１の共通線１６ａ(1)は第２の導電
体層にて形成され、電源線対を構成する電源線２５と接
地線２６との間に電源線２５と接地線２６と平行に配置
される。第１の共通線１６ａ(1)はコンタクトホール３
５を介して第１のクロックドライバ回路１４ａ(1)を構
成する複数のプリドライバ１５ａ(1)〜１５ａ(n)の入力
ノードに電気的に接続され、これら複数のプリドライバ
１５ａ(1)〜１５ａ(n)の入力ノードを短絡する。第１の
共通線１６ａ(1)はコンタクトホール７３を介して第１
の導電体層にて形成された第１のクロック出力線１７ａ
(1)に電気的に接続される。

【０１９１】第２の共通線１８ａ(1)は、第１のクロッ
クドライバ回路１４ａ(1)を構成する複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
(1)〜１９(m)上に位置する第１の方向に沿った直線上に
配置される。第２の共通線１８ａ(1)は第２の導電体層
にて形成され、電源線対を構成する電源線２５と接地線
２６との間に第１の共通線１６ａ(1)と平行に配置され
る。第２の共通線１８ａ(1)はコンタクトホール３６を
介して第１のクロックドライバ回路１４ａ(1)を構成す
る複数のプリドライバ１５ａ(1)〜１５ａ(n)の出力ノー
ドに電気的に接続されるとともに、コンタクトホール３
７を介して第１のクロックドライバ回路１４ａ(1)を構
成する複数のメインドライバ１９ａ(1)〜１９ａ(m)の入
力ノードに接続され、これら複数のプリドライバ１５ａ
(1)〜１５ａ(n)の出力ノード及び複数のメインドライバ
１９ａ(1)〜１９ａ(m)の入力ノードを短絡する。

【０１９２】第３の共通線２２ａ(1)は、第１のクロッ
クドライバ回路１４ａ(1)を構成する複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
ａ（１）〜１９ａ（ｍ）上に位置する第１の方向に沿っ
た直線上に配置される。第３の共通線２２ａ(1)は第２
の導電体層にて形成され、電源線対を構成する電源線２
５と接地線２６との間に第１の共通線１６ａ(1)と平行
に配置される。第３の共通線２２ａ(1)はコンタクトホ
ール３８を介して第１のクロックドライバ回路１４ａ
(1)を構成する複数のメインドライバ１９ａ(1)〜１９ａ
(m)の出力ノードに接続され、これら複数のメインドラ
イバ１９ａ(1)〜１９ａ(m)の出力ノードを短絡する。第
３の共通線２２ａ(1)の線幅は、実施の形態１と同様に
第１及び第２の共通線１６ａ(1)及び１８ａ(1)の線幅よ
り大きくしてある。また、第２の共通線１８ａ(1)の線
幅も、実施の形態１と同様に第１の共通線１６ａ(1)の
線幅より大きくしてある。

【０１９３】第２のクロックドライバ回路１４ａ(2)を
構成するプリドライバ１５ａ(1)〜１５ａ(n)は複数のマ
クロセル配置領域９の２以上の所定数（この例において
はｎ個）のマクロセル配置領域のそれぞれに、マクロセ
ル配置領域９の他端部（図示右側端部）に位置し、第１
の方向に沿った同一直線上に互いに所定間隔を有して配
置、形成される。プリドライバ１５ａ(1)〜１５ａ(n)間
の所定間隔は実施の形態１と同様な考え方に基づいて設
定される。

【０１９４】第２のクロックドライバ回路１４ａ(2)を
構成する各プリドライバ１５ａ(1)〜１５ａ(n)は、実施
の形態１と同様に図７に示すように、電源線２５と接地
線２６とからなる電源線対とマクロセル配置領域９との
交差部に形成、つまり、電源線対を構成する電源線２５
と接地線２６との間のマクロセル配置領域９に形成さ
れ、電源線２５から電源線２３を介して電源電位Ｖccが
与えられるとともに、接地線２６に接地線２４を介して
接続されて接地電位ＧＮＤが与えられる。第２のクロッ
クドライバ回路１４ａ(2)を構成する各プリドライバ１
５ａ(1)〜１５ａ(n)内の配線は、第２の方向に沿って配
置される直線状の第１の配線又は第１の方向に沿って配
置される直線状の第２の配線の少なくとも一方の配線に
て構成される。

【０１９５】第２のクロックドライバ回路１４ａ(2)を
構成するメインドライバ１９ａ(1)〜１９ａ(m)は複数の
マクロセル配置領域９の、プリドライバ１５ａ(1)〜１
５ａ(n)が配置されるマクロセル配置領域９以外の２以
上の所定数（この例においてはｍ個）のマクロセル配置
領域のそれぞれに、マクロセル配置領域９の他端部に位
置し、第１の方向に沿った同一直線上に互いに所定間隔
を有して配置、形成される。メインドライバ１９ａ(1)
〜１９ａ(m)間の所定間隔は実施の形態１と同様な考え
方に基づいて設定される。第２のクロックドライバ回路
１４ａ(2)を構成する各メインドライバ１９ａ(1)〜１９
ａ(m)は、実施の形態１と同様に、図８に示すように、
電源線２５と接地線２６とからなる電源線対とマクロセ
ル配置領域９との交差部に形成、つまり、電源線対を構
成する電源線２５と接地線２６との間のマクロセル配置
領域９に形成され、電源線２５から電源線２３を介して
電源電位Ｖccが与えられるとともに、接地線２６に接地
線２４を介して接続されて接地電位ＧＮＤが与えられ
る。第２のクロックドライバ回路１４ａ(2)を構成する
各メインドライバ１９ａ(1)〜１９ａ(m)内の配線は、プ
リドライバ１５ａ(1)〜１５ａ(n)と同様に第２の方向に
沿って配置される直線状の第１の配線又は第１の方向に
沿って配置される直線状の第２の配線の少なくとも一方
の配線にて構成される。

【０１９６】第４の共通線１６ａ(2)は、第２のクロッ
クドライバ回路１４ａ(2)を構成する複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
ａ(1)〜１９ａ(m)上に位置する第１の方向に沿った直線
上に配置される。第４の共通線１６ａ(2)は第２の導電
体層にて形成され、電源線対を構成する電源線２５と接
地線２６との間に電源線２５と接地線２６と平行に配置
される。第４の共通線１６ａ(2)はコンタクトホール３
５を介して第２のクロックドライバ回路１４ａ(2)を構
成する複数のプリドライバ１５ａ(1)〜１５ａ(n)の入力
ノードに電気的に接続され、これら複数のプリドライバ
１５ａ(1)〜１５ａ(n)の入力ノードを短絡する。第４の
共通線１６ａ(2)はコンタクトホール７３を介して第１
の導電体層にて形成された第２のクロック出力線１７ａ
(2)に電気的に接続される。第１のクロック出力線１７
ａ(1)と第２のクロック出力線１７ａ(2)とは第１の方向
に沿った中央に第２の方向に沿った直線上に一体に形成
され、その中央にて第１のクロック出力線１７ａ(1)と
第２のクロック出力線１７ａ(2)とを便宜上分けてい
る。

【０１９７】第５の共通線１８ａ(2)は、第２のクロッ
クドライバ回路１４ａ(2)を構成する複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
(1)〜１９(m)上に位置する第１の方向に沿った直線上に
配置される。第５の共通線１８ａ(2)は第２の導電体層
にて形成され、電源線対を構成する電源線２５と接地線
２６との間に第４の共通線１６ａ(2)と平行に配置され
る。第５の共通線１８ａ(2)はコンタクトホール３６を
介して第２のクロックドライバ回路１４ａ(2)を構成す
る複数のプリドライバ１５ａ(1)〜１５ａ(n)の出力ノー
ドに電気的に接続されるとともに、コンタクトホール３
７を介して第２のクロックドライバ回路１４ａ(2)を構
成する複数のメインドライバ１９ａ(1)〜１９ａ(m)の入
力ノードに接続され、これら複数のプリドライバ１５ａ
(1)〜１５ａ(n)の出力ノード及び複数のメインドライバ
１９ａ(1)〜１９ａ(m)の入力ノードを短絡する。

【０１９８】第６の共通線２２ａ(2)は、第２のクロッ
クドライバ回路１４ａ(2)を構成する複数のプリドライ
バ１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９
ａ(1)〜１９ａ(m)上に位置する第１の方向に沿った直線
上に配置される。第６の共通線２２ａ(2)は第２の導電
体層にて形成され、電源線対を構成する電源線２５と接
地線２６との間に第４の共通線１６ａ(2)と平行に配置
される。第６の共通線２２ａ(2)はコンタクトホール３
８を介して第２のクロックドライバ回路１４ａ(2)を構
成する複数のメインドライバ１９ａ(1)〜１９ａ(m)の出
力ノードに接続され、これら複数のメインドライバ１９
ａ(1)〜１９ａ(m)の出力ノードを短絡する。第６の共通
線２２ａ(2)の線幅は、実施の形態１と同様に第４及び
第５の共通線１６ａ(2)及び１８ａ(2)の線幅より大きく
してある。また、第５の共通線１８ａ(2)の線幅も、実
施の形態１と同様に第４の共通線１６ａ(2)の線幅より
大きくしてある。

【０１９９】複数の第１のクロック信号供給線２１ａ
(1)〜２１ａ(s)は、それぞれ第１の方向に等間隔にし
て、第２の方向に沿った直線上に配置される。各第１の
クロック信号供給線２１ａ(1)〜２１ａ(s)は、第１の導
電体層にて形成され、配線領域１０上に、互いに平行に
配置される。各第１のクロック信号供給線２１ａ(1)〜
２１ａ(s)は、その一端にてコンタクトホール７５を介
して第３の共通線２２ａ(1)に電気的に接続されるとと
もに、その他端にてコンタクトホール７５を介して第６
の共通線２２ａ(2)に電気的に接続される。各第１のク
ロック信号供給線２１ａ(1)〜２１ａ(s)は、近接した位
置の第２のマクロセル２０である内部回路のクロック入
力ノードに配線４１を介して接続される。配線４１は第
１及び第２の導電体層にて形成される。

【０２００】第３のクロックドライバ回路１４ｂ(1)を
構成するプリドライバ１５ｂ(1)〜１５ｂ(n)は複数のマ
クロセル配置領域９の一方端（図示上側端部）に位置す
るマクロセル配置領域９（以下、上側ドライバ用マクロ
セル配置領域と便宜上称す。）に互いに所定間隔を有し
て配置、形成される。第３のクロックドライバ回路１４
ｂ(1)を構成する各プリドライバ１５ｂ(1)〜１５ｂ(n)
は、実施の形態４と同様に図１５に示すように、電源線
２５と接地線２６とからなる電源線対と上側ドライバ用
マクロセル配置領域９との交差部に形成、つまり、電源
線対を構成する電源線２５と接地線２６との間の上側ド
ライバ用マクロセル配置領域９に形成され、電源線２５
から電源線２３を介して電源電位Ｖccが与えられるとと
もに、接地線２６に接地線２４を介して接続されて接地
電位ＧＮＤが与えられる。第３のクロックドライバ回路
１４ｂ(1)を構成する各プリドライバ１５ｂ(1)〜１５ｂ
(n)内の配線は、プリドライバ１５ａ(1)〜１５ａ(n)と
同様に、第２の方向に沿って配置される第１の配線又は
第１の方向に沿って配置される第２の配線の少なくとも
一方の配線にて構成される。

【０２０１】第３のクロックドライバ回路１４ｂ(1)を
構成するメインドライバ１９ｂ(1)〜１９ｂ(m)は上側ド
ライバ用マクロセル配置領域９に互いに所定間隔を有し
て配置、形成される。第３のクロックドライバ回路１４
ｂ(1)を構成するプリドライバ１５ｂ(1)〜１５ｂ(n)と
メインドライバ１９ｂ(1)〜１９ｂ(m)の配置は、実施の
形態４と同様に行われる。第３のクロックドライバ回路
１４ｂ(1)を構成する各メインドライバ１９ｂ(1)〜１９
ｂ(m)は、実施の形態４と同様に図１６に示すように、
電源線２５と接地線２６とからなる電源線対と上側ドラ
イバ用マクロセル配置領域９との交差部に形成、つま
り、電源線対を構成する電源線２５と接地線２６との間
の上側ドライバ用マクロセル配置領域９に形成され、電
源線２５から電源線２３を介して電源電位Ｖccが与えら
れ、接地線２６に接地線２４を介して接続されて接地電
位ＧＮＤが与えられる。第３のクロックドライバ回路１
４ｂ(1)を構成する各メインドライバ１９ｂ(1)〜１９ｂ
(m)内の配線は、プリドライバ１５ｂ(1)〜１５ｂ(n)と
同様に第１の配線又は第２の配線の少なくとも一方の配
線にて構成される。

【０２０２】第７の共通線１６ｂ(1)は、上側ドライバ
用マクロセル配置領域９に沿い、かつ第２の方向に沿っ
た直線上に配置される。第７の共通線１６ｂ(1)は第１
の導電体層にて形成される。第７の共通線１６ｂ(1)
は、第２の導電体層にて形成され、第１の方向に沿った
直線上に配置される配線４３を介して第３のクロックド
ライバ回路１４ｂ(1)を構成する複数のプリドライバ１
５ｂ(1)〜１５ｂ(n)の入力ノードに電気的に接続され、
これら複数のプリドライバ１５ｂ(1)〜１５ｂ(n)の入力
ノードを短絡する。第７の共通線１６ｂ(1)はコンタク
トホール７３を介して第２の導電体層にて形成された第
３のクロック出力線１７ｂ(1)に電気的に接続される。

【０２０３】第８の共通線１８ｂ(1)は、上側ドライバ
用マクロセル配置領域９に沿い、かつ第２の方向に沿っ
た直線上に配置される。第８の共通線１８ｂ(1)は第１
の導電体層にて形成される。第８の共通線１８ｂ(1)
は、第２の導電体層にて形成され、第１の方向に沿った
直線上に配置される配線４４を介して第３のクロックド
ライバ回路１４ｂ(1)を構成する複数のプリドライバ１
５ｂ(1)〜１５ｂ(n)の出力ノードに電気的に接続される
とともに、第２の導電体層にて形成され、第１の方向に
沿った直線上に配置される配線４５を介して第３のクロ
ックドライバ回路１４ｂ(1)を構成する複数のメインド
ライバ１９ｂ(1)〜１９ｂ(m)の入力ノードに接続され、
これら複数のプリドライバ１５ｂ(1)〜１５ｂ(n)の出力
ノード及び対応した複数のメインドライバ１９ｂ(1)〜
１９ｂ(m)の入力ノードを短絡する。

【０２０４】第９の共通線２２ｂ(1)は、上側ドライバ
用マクロセル配置領域９に沿い、かつ第２の方向に沿っ
た直線上に配置される。第９の共通線２２ｂ(1)は第１
の導電体層にて形成される。第９の共通線２２ｂ(1)
は、第２の導電体層にて形成され、第１の方向に沿った
直線上に配置される配線４６を介して第３のクロックド
ライバ回路１４ｂ(1)を構成する複数のメインドライバ
１９ｂ(1)〜１９ｂ(m)の出力ノードに接続され、これら
複数のメインドライバ１９ｂ(1)〜１９ｂ(m)の出力ノー
ドを短絡する。第９の共通線２２ｂ(1)は、その一端に
て第３の共通線２２ａ(1)の一端に、他端にて第６の共
通線２２ａ(2)の一端にコンタクトホール７４を介して
電気的に接続される。第９の共通線２２ｂ(1)の線幅
は、実施の形態４と同様に第７及び第８の共通線１６ｂ
(1)及び１８ｂ(1)の線幅より大きくしてある。また、第
８の共通線１８ｂ(1)の線幅も、実施の形態４と同様に
第７の共通線１６ｂ(1)の線幅より大きくしてある。

【０２０５】第４のクロックドライバ回路１４ｂ(2)を
構成するプリドライバ１５ｂ(1)〜１５ｂ(n)は複数のマ
クロセル配置領域９の他方端（図示下側端部）に位置す
るマクロセル配置領域９（以下、下側ドライバ用マクロ
セル配置領域と便宜上称す。）に互いに所定間隔を有し
て配置、形成される。第４のクロックドライバ回路１４
ｂ(2)を構成する各プリドライバ１５ｂ(1)〜１５ｂ(n)
は、実施の形態４と同様に図１５に示すように、電源線
２５と接地線２６とからなる電源線対と上側ドライバ用
マクロセル配置領域９との交差部に形成、つまり、電源
線対を構成する電源線２５と接地線２６との間の下側ド
ライバ用マクロセル配置領域９に形成され、電源線２５
から電源線２３を介して電源電位Ｖccが与えられるとと
もに、接地線２６に接地線２４を介して接続されて接地
電位ＧＮＤが与えられる。第４のクロックドライバ回路
１４ｂ(2)を構成する各プリドライバ１５ｂ(1)〜１５ｂ
(n)内の配線は、プリドライバ１５ａ(1)〜１５ａ(n)と
同様に、第２の方向に沿って配置される第１の配線又は
第１の方向に沿って配置される第２の配線の少なくとも
一方の配線にて構成される。

【０２０６】第４のクロックドライバ回路１４ｂ(2)を
構成するメインドライバ１９ｂ(1)〜１９ｂ(m)は下側ド
ライバ用マクロセル配置領域９に互いに所定間隔を有し
て配置、形成される。第４のクロックドライバ回路１４
ｂ(2)を構成するプリドライバ１５ｂ(1)〜１５ｂ(n)と
メインドライバ１９ｂ(1)〜１９ｂ(m)の配置は、実施の
形態４と同様に行われる。第４のクロックドライバ回路
１４ｂ(2)を構成する各メインドライバ１９ｂ(1)〜１９
ｂ(m)は、実施の形態４と同様に図１６に示すように、
電源線２５と接地線２６とからなる電源線対と下側ドラ
イバ用マクロセル配置領域９との交差部に形成、つま
り、電源線対を構成する電源線２５と接地線２６との間
の下側ドライバ用マクロセル配置領域９に形成され、電
源線２５から電源線２３を介して電源電位Ｖccが与えら
れ、接地線２６に接地線２４を介して接続されて接地電
位ＧＮＤが与えられる。第４のクロックドライバ回路１
４ｂ(2)を構成する各メインドライバ１９ｂ(1)〜１９ｂ
(m)内の配線は、プリドライバ１５ｂ(1)〜１５ｂ(n)と
同様に第１の配線又は第２の配線の少なくとも一方の配
線にて構成される。

【０２０７】第１０の共通線１６ｂ(2)は、下側ドライ
バ用マクロセル配置領域９に沿い、かつ第２の方向に沿
った直線上に配置される。第１０の共通線１６ｂ(2)は
第１の導電体層にて形成される。第１０の共通線１６ｂ
(2)は、第２の導電体層にて形成され、第１の方向に沿
った直線上に配置される配線４３を介して第４のクロッ
クドライバ回路１４ｂ(2)を構成する複数のプリドライ
バ１５ｂ(1)〜１５ｂ(n)の入力ノードに電気的に接続さ
れ、これら複数のプリドライバ１５ｂ(1)〜１５ｂ(n)の
入力ノードを短絡する。第１０の共通線１６ｂ(2)はコ
ンタクトホール７３を介して第２の導電体層にて形成さ
れた第４のクロック出力線１７ｂ(2)に電気的に接続さ
れる。

【０２０８】第３のクロック出力線１７ｂ(1)と第４の
クロック出力線１７ｂ(2)とは第２の方向に沿った中央
に第１の方向に沿った直線上に一体に形成され、その中
央にて第３のクロック出力線１７ｂ(1)と第４のクロッ
ク出力線１７ｂ(2)とを便宜上分けている。一体形成さ
れる第１のクロック出力線１７ａ(1)と第２のクロック
出力線１７ａ(2)は、一体形成される第３のクロック出
力線１７ｂ(1)と第４のクロック出力線１７ｂ(2)と、そ
の交差部、つまりそれぞれの中央においてコンタクトホ
ール７２を介して電気的に接続される。この実施の形態
１１においては、第１のクロック出力線１７ａ(1)、第
２のクロック出力線１７ａ(2)、第３のクロック出力線
１７ｂ(1)、及び第４のクロック出力線１７ｂ(2)の長さ
を同じにしている。

【０２０９】第１１の共通線１８ｂ(2)は、下側ドライ
バ用マクロセル配置領域９に沿い、かつ第２の方向に沿
った直線上に配置される。第１１の共通線１８ｂ(2)は
第１の導電体層にて形成される。第１１の共通線１８ｂ
(2)は、第２の導電体層にて形成され、第１の方向に沿
った直線上に配置される配線４４を介して第４のクロッ
クドライバ回路１４ｂ(2)を構成する複数のプリドライ
バ１５ｂ(1)〜１５ｂ(n)の出力ノードに電気的に接続さ
れるとともに、第２の導電体層にて形成され、第１の方
向に沿った直線上に配置される配線４５を介して第４の
クロックドライバ回路１４ｂ(2)を構成する複数のメイ
ンドライバ１９ｂ(1)〜１９ｂ(m)の入力ノードに接続さ
れ、これら複数のプリドライバ１５ｂ(1)〜１５ｂ(n)の
出力ノード及び対応した複数のメインドライバ１９ｂ
(1)〜１９ｂ(m)の入力ノードを短絡する。

【０２１０】第１２の共通線２２ｂ(2)は、下側ドライ
バ用マクロセル配置領域９に沿い、かつ第２の方向に沿
った直線上に配置される。第１１の共通線２２ｂ(2)は
第１の導電体層にて形成される。第１２の共通線２２ｂ
(2)は、第２の導電体層にて形成され、第１の方向に沿
った直線上に配置される配線４６を介して第４のクロッ
クドライバ回路１４ｂ(2)を構成する複数のメインドラ
イバ１９ｂ(1)〜１９ｂ(m)の出力ノードに接続され、こ
れら複数のメインドライバ１９ｂ(1)〜１９ｂ(m)の出力
ノードを短絡する。第１２の共通線２２ｂ(2)は、その
一端にて第１の共通線２２ａ(1)の他端に、他端にて第
６の共通線２２ａ(2)の他端にコンタクトホール７４を
介して電気的に接続される。第１２の共通線２２ｂ(2)
の線幅は、実施の形態４と同様に第１０及び第１１の共
通線１６ｂ(2)及び１８ｂ(2)の線幅より大きくしてあ
る。また、第１１の共通線１８ｂ(2)の線幅も、実施の
形態４と同様に第１０の共通線１６ｂ(2)の線幅より大
きくしてある。

【０２１１】複数の第２のクロック信号供給線２１ｂ
(1)〜２１ｂ(s)は、それぞれ第２の方向に等間隔にし
て、第１の方向に沿った直線上に配置される。各第２の
クロック信号供給線２１ｂ(1)〜２１ｂ(s)は、第２の導
電体層にて形成され、互いに等間隔に平行に配置され
る。各第２のクロック信号供給線２１ｂ(1)〜２１ｂ(s)
は、その一端にてコンタクトホール７５を介して第９の
共通線２２ｂ(1)に電気的に接続されるとともに、その
他端にてコンタクトホール７５を介して第６の共通線２
２ｂ(2)に電気的に接続される。各第２のクロック信号
供給線２１ｂ(1)〜２１ｂ(s)は、近接した位置の第２の
マクロセル２０である内部回路のクロック入力ノードに
配線４１を介して接続される。配線４１は第１及び第２
の導電体層にて形成される。第１のクロック信号供給線
２１ａ(1)〜２１ａ(s)と第２のクロック信号供給線２１
ｂ(1)〜２１ｂ(s)とはその交差部においてコンタクトホ
ール７６を介して電気的に接続される。なお、論理回路
となる第１のマクロセル４０及びクロック信号を必要と
する内部回路となる第２のマクロセル２０は、実施の形
態１と同様に配置される。

【０２１２】クロック入力ドライバ１１は、複数のマク
ロセル配置領域９の第１の方向に沿った中央部に位置す
るマクロセル配置領域９の第２の方向に沿った中央部に
配置される。この実施の形態９においては、クロック入
力ドライバ１１は第２の方向に沿った中央部に配置され
る電源線対を構成する電源線２５と接地線２６との間に
配置される。クロック入力ドライバ１１の入力ノード
は、半導体基板の一主面上に形成されたクロック入力パ
ッド１２にクロック入力線１３を介して電気的に接続さ
れる。クロック入力線１３は、第１の導電体層にて形成
される第２の方向に沿った第１の配線と、第２の導電体
層にて形成される第１の方向に沿った第２の配線とによ
って形成される。クロック入力ドライバ１１の出力ノー
ドは、第１ないし第４のクロック出力線１７ａ(1)、１
７ａ(2)、１７ｂ(1)、１７ｂ(2)を介して第１、第４、
第７及び第１０の共通線１６ａ(1)、１６ａ(2)、１６ｂ
(1)、１６ｂ(2)に電気的に接続される。

【０２１３】次に、このように構成された半導体集積回
路装置において、クロック入力パッド１２にクロック信
号が入力されてから、第２のマクロセル２０である内部
回路のクロック入力ノードにクロック信号が入力される
までの動作について説明する。クロック入力パッド１２
に外部からクロック信号が入力されると、クロック入力
線１３を介してクロック入力ドライバ１１に入力され
る。クロック入力ドライバ１１は入力されたクロック信
号に基づいたクロック信号が出力され、このクロック信
号が第１ないし第４のクロック出力線１７ａ(1)、１７
ａ(2)、１７ｂ(1)、１７ｂ(2)を介して第１、第４、第
７及び第１０の共通線１６ａ(1)、１６ａ(2)、１６ｂ
(1)、１６ｂ(2)に与えられ、第１ないし第４のクロック
ドライバ回路１４ａ(1)、１４ａ(2)、１４ｂ(1)、１４
ｂ(2)における複数のプリドライバ１５ａ(1)〜１５ａ
(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)に入力される。

【０２１４】第１、第４、第７及び第１０の共通線１６
ａ(1)、１６ａ(2)、１６ｂ(1)、１６ｂ(2)それぞれにお
けるクロック信号の変化（立ち下がり及び立ち上がり）
は同じになる。しかも、第１ないし第４のクロックドラ
イバ回路１４ａ(1)、１４ａ(2)、１４ｂ(1)、１４ｂ(2)
における複数のプリドライバ１５ａ(1)〜１５ａ(ｎ)、
１５ｂ(1)〜１５ｂ(ｎ)の入力ノードはそれぞれ第１、
第４、第７及び第１０の共通線１６ａ(1)、１６ａ(2)、
１６ｂ(1)、１６ｂ(2)によって短絡され、第１、第４、
第７及び第１０の共通線１６ａ(1)、１６ａ(2)、１６ｂ
(1)、１６ｂ(2)に対する負荷容量値も小さいことから、
第１ないし第４のクロックドライバ回路１４ａ(1)、１
４ａ(2)、１４ｂ(1)、１４ｂ(2)における複数のプリド
ライバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)
の入力ノードそれぞれに現れるクロック信号の変化も同
じになる。

【０２１５】第１ないし第４のクロックドライバ回路１
４ａ(1)、１４ａ(2)、１４ｂ(1)、１４ｂ(2)における複
数のプリドライバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜
１５ｂ(ｎ)の出力ノードに現れるクロック信号の変化は
同じである。しかも、第２、第５、第８及び第１１の共
通線１８ａ(1)１８ａ(2)１８ｂ(1)１８ｂ(2)それぞれに
はその全長に亙って所定間隔を有し、分散させて複数の
プリドライバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５
ｂ(ｎ)の出力ノードが接続されるため、第２、第５、第
８及び第１１の共通線１８ａ(1)１８ａ(2)１８ｂ(1)１
８ｂ(2)それぞれに現れるクロック信号の変化は第２、
第５、第８及び第１１の共通線１８ａ(1)１８ａ(2)１８
ｂ(1)１８ｂ(2)の全長に亙って同じになる。第２、第
５、第８及び第１１の共通線１８ａ(1)１８ａ(2)１８ｂ
(1)１８ｂ(2)にて入力ノードが短絡される第１ないし第
４のクロックドライバ回路１４ａ(1)、１４ａ(2)、１４
ｂ(1)、１４ｂ(2)における複数のメインドライバ１９ａ
(1)〜１９ａ(m)、１９ｂ(1)〜１９ｂ(m)の出力ノードに
現れるクロック信号の変化も同じになる。

【０２１６】第１ないし第４のクロックドライバ回路１
４ａ(1)、１４ａ(2)、１４ｂ(1)、１４ｂ(2)における複
数のメインドライバ１９ａ(1)〜１９ａ(m)、１９ｂ(1)
〜１９ｂ(m)の出力ノードは、第３、第６、第９及び第
１２の共通線２２ａ(1)、２２ａ(2)、２２ｂ(1)、２２
ｂ(2)に対してその全長に亙って所定間隔を有し、分散
させて接続されるため、第３、第６、第９及び第１２の
共通線２２ａ(1)、２２ａ(2)、２２ｂ(1)、２２ｂ(2)そ
れぞれに現れるクロック信号の変化は第３、第６、第９
及び第１２の共通線２２ａ(1)、２２ａ(2)、２２ｂ
(1)、２２ｂ(2)の全長に亙って同じになる。要するに、
クロック入力パッド１２に入力されるクロック信号の変
化は、第３、第６、第９及び第１２の共通線２２ａ
(1)、２２ａ(2)、２２ｂ(1)、２２ｂ(2)の全長に亙って
ほとんど同じに現れる。言い換えれば、クロック入力パ
ッド１２に入力されるクロック信号の第３、第６、第９
及び第１２の共通線２２ａ(1)、２２ａ(2)、２２ｂ
(1)、２２ｂ(2)に到達する時間のずれ、すなわちクロッ
クスキューは第３、第６、第９及び第１２の共通線２２
ａ(1)、２２ａ(2)、２２ｂ(1)、２２ｂ(2)の全長に亙っ
てほとんどない。

【０２１７】第３、第６、第９及び第１２の共通線２２
ａ(1)、２２ａ(2)、２２ｂ(1)、２２ｂ(2)に伝達された
クロック信号は第１のクロック信号供給線２１ａ(1)〜
２１ａ(s)及び第２のクロック信号供給線２１ｂ(1)〜２
１ｂ(s)を介してクロック信号を必要とする内部回路
（第２のマクロセル２０）のクロック入力ノードに与え
られる。この時、第１のクロック信号供給線２１ａ(1)
〜２１ａ(s)がその両端にて第３及び第６の共通線２２
ａ(1)、２２ａ(2)と電気的に接続され、第２のクロック
信号供給線２１ｂ(1)〜２１ｂ(s)が第９及び第１２の共
通線２２ｂ(1)、２２ｂ(2)と電気的に接続され、しか
も、第１のクロック信号供給線２１ａ(1)〜２１ａ(s)と
第２のクロック信号供給線２１ｂ(1)〜２１ｂ(s)とがそ
の交差部にて電気的に接続されているため、第１のクロ
ック信号供給線２１ａ(1)〜２１ａ(s)と第２のクロック
信号供給線２１ｂ(1)〜２１ｂ(s)に現れるクロック信号
の変化は非常に小さい。要するに、第２のマクロセル２
０すべてに対してクロックスキューが低減される。

【０２１８】この実施の形態１１は、以上に述べたこと
から明らかな如く、上記した実施の形態１と同様に効果
（イ）〜（ハ）を有するとともに、（ワ）第１のクロッ
ク信号供給線２１ａ(1)〜２１ａ(s)と第２のクロック信
号供給線２１ｂ(1)〜２１ｂ(s)とが互いにその交差部に
てコンタクトホール７６を介して電気的に接続されてい
るため、クロック信号を必要とする内部回路となる第２
のマクロセル２０すべてに対してさらにクロックスキュ
ーが低減される。なお、上記実施の形態１１において、
クロック入力ドライバ１１の入力ノードがクロック入力
線１３を介して入力パッド１２に接続する構成にした
が、クロック入力ドライバ１１の入力ノードと入力パッ
ド１２との間にＰＬＬ回路を介在させてクロック入力ド
ライバ１１に入力されるクロック信号を安定化したもの
であってもよい。

【０２１９】実施の形態１２．図３６及び図３７はこの
発明の実施の形態１２を示すものであり、上記した実施
の形態１１に対して以下の点が相違するだけであり、そ
の他は同様のものである。すなわち、実施の形態１１に
おける第１ないし第６の共通線１６ａ(1)、１８ａ(1)、
２２ａ(1)、１６ａ(2)、１８ａ(2)、２２ａ(2)、複数の
第２のクロック信号供給線２１ｂ(1)〜２１ｂ(s)、並び
に第３及び第４のクロック出力線１７ｂ(1)、１７ｂ(2)
を上記第２の導電体層にて形成し、第７ないし第１２の
共通線１６ｂ(1)、１８ｂ(1)、２２ｂ(1)、１６ｂ(2)、
１８ｂ(2)、２２ｂ(2)、複数の第１のクロック信号供給
線２１ａ(1)〜２１ａ(s)、並びに第１及び第２のクロッ
ク出力線１７ａ(1)、１７ａ(2)を第１の導電体層にて形
成しているのに対して、この実施の形態１２において
は、第１及び第２の導電体層とは異なる層である第３及
び第４の導電体層をさらに設け、第１ないし第１２の共
通線１６ａ(1)、１８ａ(1)、２２ａ(1)、１６ａ(2)、１
８ａ(2)、２２ａ(2)、１６ｂ(1)、１８ｂ(1)、２２ｂ
(1)、１６ｂ(2)、１８ｂ(2)、２２ｂ(2)及び複数の第１
及び第２のクロック信号供給線２１ａ(1)〜２１ａ(s)、
２１ｂ(1)〜２１ｂ(s)を図３７に示すように上記第３の
導電体層にて形成し、第１ないし第４のクロック出力線
１７ａ(1)、１７ａ(2)、１７ｂ(1)、１７ｂ(2)を上記第
４の導電体層にて形成している。

【０２２０】第３の導電体層は第２の導電体層上に層間
絶縁膜を介して形成される。第４の導電体層は第３の導
電体層上に層間絶縁膜を介して形成される。第３導電体
層と第４の導電体層との上下関係は逆であってもよい。
第３及び第４の導電体層は、アルミニウム金属層（アル
ミニウム合金層を含む）によって形成される。

【０２２１】第１ないし第３の共通線１６ａ(1)、１８
ａ(1)、２２ａ(1)は上記実施の形態１１と同様に第１の
クロックドライバ回路１４ａ(1)の複数のプリドライバ
１５ａ(1)〜１５ａ(n)及び複数のメインドライバ１９ａ
(1)〜１９ａ(m)上に位置し、電源線対を構成する電源線
２５と接地線２６との間に位置する第１の方向に沿った
直線上に配置される。第４ないし第６の共通線１６ａ
(2)、１８ａ(2)、２２ａ(2)は上記実施の形態１１と同
様に第２のクロックドライバ回路１４ａ(1)の複数のプ
リドライバ１５ａ(1)〜１５ａ(n)及び複数のメインドラ
イバ１９ａ(1)〜１９ａ(m)上に位置し、電源線対を構成
する電源線２５と接地線２６との間に位置する第１の方
向に沿った直線上に配置される。第７ないし第９の共通
線１６ｂ(1)、１８ｂ(1)、２２ｂ(1)は第３のクロック
ドライバ回路１４ｂ(1)の複数のプリドライバ１５ｂ(1)
〜１５ｂ(n)及び複数のメインドライバ１９ｂ(1)〜１９
ｂ(m)上、つまり、上側ドライバ用マクロセル配置領域
９の直上部に位置する第２の方向に沿った直線上に配置
される。第１０ないし第１２の共通線１６ｂ(2)、１８
ｂ(2)、２２ｂ(2)は第４のクロックドライバ回路１４ｂ
(2)の複数のプリドライバ１５ｂ(1)〜１５ｂ(n)及び複
数のメインドライバ１９ｂ(1)〜１９ｂ(m)上、つまり、
下側ドライバ用マクロセル配置領域９の直上部に位置す
る第２の方向に沿った直線上に配置される。

【０２２２】第１ないし第３の共通線１６ａ(1)、１８
ａ(1)、２２ａ(1)と第１のクロックドライバ回路１４ａ
(1)の複数のプリドライバ１５ａ(1)〜１５ａ(n)及び複
数のメインドライバ１９ａ(1)〜１９ａ(m)との電気的接
続は、実施の形態１１と同様に、コンタクトホール３５
〜３８を介して行われる。第４ないし第６の共通線１６
ａ(2)、１８ａ(2)、２２ａ(2)と第２のクロックドライ
バ回路１４ａ(2)の複数のプリドライバ１５ａ(1)〜１５
ａ(n)及び複数のメインドライバ１９ａ(1)〜１９ａ(m)
との電気的接続は、実施の形態１１と同様に、コンタク
トホール３５〜３８を介して行われる。第７ないし第９
の共通線１６ｂ(1)、１８ｂ(1)、２２ｂ(1)と第３のク
ロックドライバ回路１４ｂ(1)の複数のプリドライバ１
５ｂ(1)〜１５ｂ(n)及び複数のメインドライバ１９ｂ
(1)〜１９ｂ(m)との電気的接続は、実施の形態５と同様
に、コンタクトホール４８〜５１を介して行われる。第
１０ないし第１２の共通線１６ｂ(2)、１８ｂ(2)、２２
ｂ(2)と第４のクロックドライバ回路１４ｂ(2)の複数の
プリドライバ１５ｂ(1)〜１５ｂ(n)及び複数のメインド
ライバ１９ｂ(1)〜１９ｂ(m)との電気的接続は、実施の
形態５と同様に、コンタクトホール４８〜５１を介して
行われる。

【０２２３】第３の共通線２２ａ(1)、第６の共通線２
２ａ(2)、第９の共通線２２ｂ(1)、第１２の共通線２２
ｂ(2)、並びに複数の第１及び第２のクロック信号供給
線２１ａ(1)〜２１ａ(s)及び２１ｂ(1)〜２１ｂ(s)は、
図３７に示すように第３の導電体層にて一体的に形成さ
れ、格子形状をなしている。第１ないし第４のクロック
出力線１７ａ(1)、１７ａ(2)、１７ｂ(1)、１７ｂ(2)
は、図３６に示すように第４の導電体層にて一体的に形
成され、十字形状をなしている。第１のクロック出力線
１７ａ(1)は、実施の形態１１と同様に、その一端にて
第１の共通線１６ａ(1)の中央にコンタクトホール７３
を介して電気的に接続される。第２のクロック出力線１
７ａ(2)は、実施の形態１１と同様に、その一端にて第
４の共通線１６ａ(2)の中央にコンタクトホール７３を
介して電気的に接続される。第３のクロック出力線１７
ｂ(1)は、実施の形態１１と同様に、その一端にて第７
の共通線１６ｂ(1)の中央にコンタクトホール７３を介
して電気的に接続される。第４のクロック出力線１７ｂ
(2)は、実施の形態１１と同様に、その一端にて第１０
の共通線１６ｂ(2)の中央にコンタクトホール７３を介
して電気的に接続される。なお、図３６及び図３７にお
いて、上記した実施の形態を示した図に付した符号と同
一符号は同一又は相当部分を示している。

【０２２４】このように構成された半導体集積回路装置
にあっても、上記した実施の形態１１と同様の効果
（イ）〜（ハ）（ワ）を奏する他、上記した実施の形態
５と同様の効果（ト）を有する。なお、上記実施の形態
１２においては、第１の共通線１６ａ(1)、第２の共通
線１８ａ(1)、第４の共通線１６ａ(2)、及び第５の共通
線１８ａ(2)を第３の導電体層にて形成したものを示し
たが、第４の導電体層若しくは第２の導電体層にて形成
してもよい。また、第７の共通線１６ｂ(1)、第８の共
通線１８ｂ(1)、第１０の共通線１６ｂ(2)、及び第１１
の共通線１８ｂ(2)を第３の導電体層にて形成したもの
を示したが、第４の導電体層にて形成してもよい。さら
に、第１ないし第４のクロック出力線１７ａ(1)、１７
ａ(2)、１７ｂ(1)、１７ｂ(2)を第４の導電体層にて形
成したものを示したが、実施の形態１１と同様に、第１
及び第２のクロック出力線１７ａ(1)、１７ａ(2)を第１
の導電体層にて形成し、第３及び第４のクロック出力線
１７ｂ(1)、１７ｂ(2)を第２の導電体層にて形成しても
よい。

【０２２５】実施の形態１３．図３８ないし図４４はこ
の発明の実施の形態１３を示すものであり、上記した実
施の形態１ないし１２に対する製造方法の一例を示すも
のである。なお、基本的には各実施の形態ともに同様に
製造されるものであるものの、説明の繁雑さを避けるた
め、実施の形態１に基づいた製造方法を中心に説明す
る。まず、図３８に示すように、半導体基板１のセル領
域２の一主面上に第１の方向（図示縦方向）に沿って配
置される第１及び第２の電極４、５からなる電極対が第
１の方向と直交する第２の方向（図示横方向）に沿って
複数配置される電極対群を第１の方向に沿って複数配置
して形成され、半導体基板１のセル領域の一主面に各電
極対群の第１の電極４に対応して第２の方向に沿って配
置される複数のＮ型拡散領域６、及び各電極対群の第２
の電極５に対応して第２の方向に沿って配置される複数
のＰ型拡散領域７が第１の方向に沿って形成され、各電
極対とその両側に位置するＮ型拡散領域及びＰ型拡散領
域とによって基本セル８を構成しているマスタチップを
準備する（以下、ステップ１と称す）。

【０２２６】なお、第１の電極４とその両側に位置する
Ｎ型拡散領域６とでＮ型ＭＯＳトランジスタが形成さ
れ、第２の電極５とその両側に位置するＰ型拡散領域７
とでＰ型ＭＯＳトランジスタが形成される。そして、こ
れらＭＯＳトランジスタは、第１の方向に沿って、Ｎ
型、Ｐ型、Ｐ型、Ｎ型、Ｎ型、Ｐ型、Ｐ型、Ｎ型、……
…Ｎ型、Ｐ型の順に配列されるように敷き詰められてい
る。

【０２２７】次に、上記のように構成されたマスタチッ
プにおいて、図３９に示すように、１つの電極対群とこ
の電極対群に対応したＮ型及びＰ型拡散領域とからなる
マクロセル配置領域９を複数設定するとともに、隣り合
うマクロセル配置領域９の間に配線領域１０を設定する
（以下、ステップ２と称す）。つまり、１列分の基本セ
ル８を１つのマクロセル配置領域９とし、第１の方向に
沿った所望の位置にマクロセル配置領域９を設定する。
隣り合うマクロセル配置領域９間の配線領域１０は１列
分若しくは複数列分の基本セル８によって構成される。

【０２２８】図４０に示すように、電源電位が印加され
る電源線２５と、この電源線２５に隣接しかつ平行に配
置され、接地電位とされる接地線２６とからなる電源線
対を、上記ステップ１にて作成されたマスタチップにお
ける半導体基板１のセル領域２の一主面上に第１の方向
に沿って直線上に配置し、かつ、第２の方向に沿って互
いに所定間隔を有して複数配置するための配置を設定す
る（以下、ステップ３と称す）。

【０２２９】次に、図４１に示すように、上記ステップ
２にて設定された複数のマクロセル配置領域９の、上記
ステップ３にて設定された複数の電源線対との交差部
を、クロックドライバ回路１４を構成するためのプリド
ライバ１５(1)〜１５(n)又はメインドライバ１９(1)〜
１９(m)のいずれか一方が形成される領域７７として設
定する（以下、ステップ４と称す）。領域７７以外のマ
クロセル配置領域９における領域には、第１のマクロセ
ル４０及び第２のマクロセル２０が所望の配置に基づい
て配置される。なお、ステップ３とステップ４とは逆で
あってもよい。

【０２３０】次に、クロックドライバ回路１４の配置を
設定する。つまり、実施の形態１に示すものにあって
は、第２の方向に３分割された、それぞれの中央部にお
ける電源線対の位置に設定する。設定された電源線対の
間それぞれに、図４２に示すように、第１の共通線１６
ａ、１６ｂ、１６ｃ、第２の共通線１８ａ、１８ｂ、１
８ｃ、及び第３の共通線２２ａ、２２ｂ、２２ｃを、そ
れぞれ平行に、マスタチップにおける半導体基板１のセ
ル領域２の一主面上に配置するための配置を設定する
（以下、ステップ５と称す）。さらに、図４２に示すよ
うに、複数のクロック信号供給線２１ａ(1)〜２１ａ
(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)
を、第３の共通線２２ａ、２２ｂ、２２ｃと直交してマ
スタチップにおける半導体基板１のセル領域２における
配線領域１０の一主面上に配置するための配置を設定す
る（以下、ステップ６と称す）。

【０２３１】領域７７から複数のプリドライバ１５ａ
(1)〜１５ａ(n)、１５ｂ(1)〜１５ｂ(n)、１５ｃ(1)〜
１５ｃ(n)を形成する領域を選択するとともに、領域７
７から複数のメインドライバ１９ａ(1)〜１９ａ(m)、１
９ｂ(1)〜１９ｂ(m)、１９ｃ(1)〜１９ｃ(m)を形成する
領域を選択する（以下、ステップ７と称す）。このよう
にして、第１ないし第３のクロックドライバ回路１４
ａ、１４ｂ、１４ｃを構成するための複数のプリドライ
バ１５ａ(1)〜１５ａ(n)、１５ｂ(1)〜１５ｂ(n)、１５
ｃ(1)〜１５ｃ(n)及び複数のメインドライバ１９ａ(1)
〜１９ａ(m)、１９ｂ(1)〜１９ｂ(m)、１９ｃ(1)〜１９
ｃ(m)と、第１の共通線１６ａ、１６ｂ、１６ｃ、第２
の共通線１８ａ、１８ｂ、１８ｃ、及び第３の共通線２
２ａ、２２ｂ、２２ｃと、複数のクロック信号供給線２
１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ
(1)〜２１ｃ(s)の配置が設定される。一方、第１のマク
ロセル４０及び第２のマクロセル２０の配置が、領域７
７以外のマクロセル配置領域９における領域に設定され
る（以下、ステップ８と称す）。

【０２３２】なお、ステップ５ないしステップ８は、上
記したステップ順に限られるものではなく、どのような
順番でもよい。また、ステップ４を省略し、ステップ７
において、複数のプリドライバ１５ａ(1)〜１５ａ(n)、
１５ｂ(1)〜１５ｂ(n)、１５ｃ(1)〜１５ｃ(n)を形成す
る領域を、上記ステップ２にて設定された複数のマクロ
セル配置領域９の、上記ステップ５にて設定された電源
線対との交差部から選択するとともに、複数のメインド
ライバ１９ａ(1)〜１９ａ(m)、１９ｂ(1)〜１９ｂ(m)、
１９ｃ(1)〜１９ｃ(m)を形成する領域を、上記ステップ
２にて設定された複数のマクロセル配置領域９の、上記
ステップ５にて設定された電源線対との交差部から選択
して設定するようにしてもよい。

【０２３３】このように設定されたものに基づいてマス
クパターンが作成され、マスタチップ上に配線が施され
る。すなわち、実施の形態１に示したものを作成する場
合には、各マクロセル配置領域９に対応して設けられ、
第２の方向に沿った直線上に配置される電源線２３及び
接地線２４、第１のマクロセル４０内の配線、第２のマ
クロセル２０内の配線、複数のプリドライバ１５ａ(1)
〜１５ａ(n)、１５ｂ(1)〜１５ｂ(n)、１５ｃ(1)〜１５
ｃ(n)内の配線、及び複数のメインドライバ１９ａ(1)〜
１９ａ(m)、１９ｂ(1)〜１９ｂ(m)、１９ｃ(1)〜１９ｃ
(m)内の配線、並びに第１のマクロセル４０間の配線及
び第１のマクロセル４０と第２のマクロセル２０間の配
線を、マスタチップの電極対上に形成される第１の導電
体層、又は第１の導電体層とは異なる層である第２の導
電体層の少なくとも一方の導電体層にて形成し、かつ、
各マクロセル配置領域９に対応して設けられ、第２の方
向に沿った直線上に配置される電源線２３及び接地線２
４、並びに複数のクロック信号供給線２１ａ(1)〜２１
ａ(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)
を第１の導電体層にて形成するとともに、第１の方向に
沿った直線上に配置される電源線２５及び接地線２６、
並びに第１の共通線１６ａ、１６ｂ、１６ｃ、第２の共
通線１８ａ、１８ｂ、１８ｃ、及び第３の共通線２２
ａ、２２ｂ、２２ｃを上記第２の導電体層にて形成する
（以下、ステップ９と称す）。

【０２３４】この時、図４３に示すように、第１のマク
ロセル４０及び第２のマクロセル２０の電源ノード及び
接地ノードはそれぞれ対応して電源線２３及び接地線２
４にコンタクトホール７８、７９を介して電気的に接続
される。複数のプリドライバ１５ａ(1)〜１５ａ(n)、１
５ｂ(1)〜１５ｂ(n)、１５ｃ(1)〜１５ｃ(n)及び複数の
メインドライバ１９ａ(1)〜１９ａ(m)、１９ｂ(1)〜１
９ｂ(m)、１９ｃ(1)〜１９ｃ(m)の電源ノード及び接地
ノードは、図４３に示すように、それぞれ対応して電源
線２３及び接地線２４にコンタクトホール２７、２９、
３１、３３を介して電気的に接続される。電源線２３及
び接地線２４は、図４３に示すように、それぞれ対応し
て電源線２５及び接地線２６にコンタクトホール２７、
３０、３１、３４を介して電気的に接続される。このよ
うにして、実施の形態１に示した半導体集積回路装置が
製造されることになる。

【０２３５】この実施の形態１３においては、チップ全
体の回路配置、特に、第１のマクロセル４０及び第２の
マクロセル２０の配置が決定する前に、ステップ１ない
しステップ４（若しくはステップ１ないしステップ３）
までを行ってクロックドライバ回路の配置を決定できる
ため、チップ全体の回路配置が決定した後、速やかにマ
スタチップにクロックドライバ回路を組み込めるという
効果を有しているものである。

【０２３６】なお、上記の実施の形態１３においては、
実施の形態１に対応して説明したため、ステップ９にて
示したように、第１の共通線１６ａ、１６ｂ、１６ｃ、
第２の共通線１８ａ、１８ｂ、１８ｃ、及び第３の共通
線２２ａ、２２ｂ、２２ｃ、並びに複数のクロック信号
供給線２１ａ(1)〜２１ａ(s)、２１ｂ(1)〜２１ｂ(s)、
２１ｃ(1)〜２１ｃ(s)を第１の導電体層または第２の導
電体層にて形成するものとして示した。

【０２３７】しかし、実施の形態２に示したもののよう
に、第１の導電体層及び第２の導電体層とは異なる層で
ある第３の導電体層及び第４の導電体層をさらに用いた
場合は、上記したステップ９は以下のようになる。つま
り、電源線２３及び接地線２４、第１のマクロセル４０
内の配線、第２のマクロセル２０内の配線、複数のプリ
ドライバ１５ａ(1)〜１５ａ(n)、１５ｂ(1)〜１５ｂ
(n)、１５ｃ(1)〜１５ｃ(n)内の配線、及び複数のメイ
ンドライバ１９ａ(1)〜１９ａ(m)、１９ｂ(1)〜１９ｂ
(m)、１９ｃ(1)〜１９ｃ(m)内の配線、並びに第１のマ
クロセル４０間の配線及び第１のマクロセル４０と第２
のマクロセル２０間の配線を、マスタチップの電極対上
に形成される第１の導電体層、又は第１の導電体層とは
異なる層である第２の導電体層の少なくとも一方の導電
体層にて形成し、かつ、電源線２３及び接地線２４を第
１の導電体層にて形成するとともに、電源線２５及び接
地線２６を上記第２の導電体層にて形成する。その後、
複数のクロック信号供給線２１ａ(1)〜２１ａ(s)、２１
ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)及び第３の共
通線２２ａ、２２ｂ、２２ｃを第３の導電体層にて形成
するとともに第１の共通線１６ａ、１６ｂ、１６ｃ、第
２の共通線１８ａ、１８ｂ、１８ｃを第４の導電体層に
て形成すればよい。

【図面の簡単な説明】

【図１】 この発明の実施の形態における半導体集積
回路装置に用いられるマスタチップの概略平面図。

【図２】 図１に示した概略平面図における概略部分
拡大図。

【図３】 この発明の実施の形態１を示す回路図。

【図４】 図３に示したプリドライバ１５(1)〜１５
(n)を示す回路図。

【図５】 図３に示したメインドライバ１９(1)〜１
９(ｍ)を示す回路図。

【図６】 この発明の実施の形態１における基本構成
ブロックを示す平面パターン図。

【図７】 図６に示したプリドライバ１５(1)〜１５
(n)部分の部分拡大平面パターン図。

【図８】 図６に示したメインドライバ１９(1)〜１
９(ｍ)部分の部分拡大平面パターン図。

【図９】 この発明の実施の形態１を示す平面パター
ン図。

【図１０】 この発明の実施の形態２を示す平面パター
ン図。

【図１１】 図１０に示した第３の共通線２２ａ、２２
ｂ、２２ｃ及びクロック信号供給線２１ａ(1)〜２１ａ
(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)を
示す平面パターン図。

【図１２】 図１０に示した第１の共通線１６ａ、１６
ｂ、１６ｃ、第２の共通線１８ａ、１８ｂ、１８ｃを示
す平面パターン図。

【図１３】 この発明の実施の形態３を説明するための
概略平面パターン図。

【図１４】 この発明の実施の形態４における基本構成
ブロックを示す平面パターン図。

【図１５】 図１４に示したプリドライバ１５(1)〜１
５(n)部分の部分拡大平面パターン図。

【図１６】 図１４に示したメインドライバ１９(1)〜
１９(ｍ)部分の部分拡大平面パターン図。

【図１７】 この発明の実施の形態４を示す平面パター
ン図。

【図１８】 この発明の実施の形態５を示す平面パター
ン図。

【図１９】 図１８に示した第３の共通線２２ａ、２２
ｂ、２２ｃ及びクロック信号供給線２１ａ(1)〜２１ａ
(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)を
示す平面パターン図。

【図２０】 図１８に示した第１の共通線１６ａ、１６
ｂ、１６ｃ、第２の共通線１８ａ、１８ｂ、１８ｃを示
す平面パターン図。

【図２１】 この発明の実施の形態６を示す平面概略パ
ターン図。

【図２２】 この発明の実施の形態６における基本構成
ブロックを示す回路図。

【図２３】 この発明の実施の形態７を示す回路図。

【図２４】 この発明の実施の形態７を示す平面パター
ン図。

【図２５】 この発明の実施の形態８を示す平面パター
ン図。

【図２６】 図２５に示した第１のクロック信号供給線
２１ａ(1)〜２１ａ(s)及び第２のクロック信号供給線２
１ｂ(1)〜２１ｂ(s)、並びに第３の共通線２２ａ及び第
６の共通線２２ｂを示す平面パターン図。

【図２７】 図２５に示した第２の共通線１８ｂ及び第
５の共通線１８ｂを示す平面パターン図。

【図２８】 図２６に示した第１の共通線１６ａ及び第
４の共通線１６ｂを示す平面パターン図。

【図２９】 この発明の実施の形態９を示す回路図。

【図３０】 この発明の実施の形態９を示す平面パター
ン図。

【図３１】 この発明の実施の形態１０を示す平面パタ
ーン図。

【図３２】 図３１に示した第４ないし第６の共通線１
６ｂ、１８ｂ、２２ｂを示す平面パターン図。

【図３３】 図３１に示した第１ないし第３の共通線１
６ａ、１８ａ、２２ａを示す平面パターン図。

【図３４】 この発明の実施の形態１１を示す回路図。

【図３５】 この発明の実施の形態１１を示す平面パタ
ーン図。

【図３６】 この発明の実施の形態１２を示す平面パタ
ーン図。

【図３７】 図３５に示した第１の共通線１６ａ、第２
の共通線１８ｂ、第３の共通線２２ａ、第４の共通線１
６ｂ、第５の共通線１８ｂ、第６の共通線２２ｂ、第１
のクロック信号供給線２１ａ(1)〜２１ａ(s)、及び第２
のクロック信号供給線２１ｂ(1)〜２１ｂ(s)を示す平面
パターン図。

【図３８】 この発明の実施の形態１３を工程順に示す
平面パターン図。

【図３９】 この発明の実施の形態１３を工程順に示す
平面パターン図。

【図４０】 この発明の実施の形態１３を工程順に示す
平面パターン図。

【図４１】 この発明の実施の形態１３を工程順に示す
平面パターン図。

【図４２】 この発明の実施の形態１３を工程順に示す
平面パターン図。

【図４３】 図４２における部分拡大パターン図。

【図４４】 従来の半導体集積回路装置を示す平面パタ
ーン図。

【図４５】 従来の他の半導体集積回路装置を示す部分
平面パターン図。

【符号の説明】

１ 半導体基板、２ セル領域、４ 第１の電極、５
第２の電極、６ Ｎ型拡散領域、７ Ｐ型拡散領域、８
基本セル、９ マクロセル配置領域、１０配線領域、
１１ クロック入力ドライバ、１２ クロック入力パッ
ド、１３クロック入力線、１４、１４ａ、１４ｂ、１４
ｃ クロックドライバ回路、１５ａ(1)〜１５ａ(n)、１
５ｂ(1)〜１５b(n)、１５ｃ(1)〜１５ｃ(n) プリドラ
イバ、１６ａ、１６ｂ、１６ｃ 第１の共通線、１７、
１７ａ、１７ｂ、１７ｃクロック出力線、１８ａ、１８
ｂ、１８ｃ 第２の共通線、１９ａ(1)〜１９ａ(m)、１
９ｂ(1)〜１９ｂ(m)、１９ｃ(1)〜１９ｃ(m) メインド
ライバ、２０ 第２のマクロセル、２１ａ(1)〜２１ａ
(s)、２１ｂ(1)〜２１ｂ(s)、２１ｃ(1)〜２１ｃ(s)
クロック信号供給線、２２ａ、２２ｂ、２２ｃ 第３の
共通線、２５ 電源線、２６ 接地線、４０ 第１のマ
クロセル、６１〜６４ 第１ないし第４の機能ブロッ
ク。

フロントページの続き (72)発明者 和田 智巳 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (50)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一主面に形成され、上記半
   導体基板の一主面上に形成されたクロック入力パッドに
   クロック入力線を介して入力ノードが電気的に接続され
   るクロック入力ドライバ、 上記半導体基板の一主面に互いに所定間隔を有して形成
   され、上記クロック入力ドライバの出力ノードに電気的
   に接続される第１の共通線に入力ノードが電気的に接続
   されるとともに、出力ノードが第２の共通線に電気的に
   接続される複数のプリドライバ、 上記半導体基板の一主面に互いに所定間隔を有して形成
   され、入力ノードが上記第２の共通線に電気的に接続さ
   れるとともに、それぞれにクロック信号を必要とする内
   部回路のクロック入力ノードが電気的に接続される複数
   のクロック信号供給線が接続される第３の共通線に出力
   ノードが電気的に接続される複数のメインドライバを備
   えたクロックドライバ回路。
2. 【請求項２】 上記第１ないし第３の共通線は、上記半
   導体基板の一主面上に第１の方向に沿って直線上に配置
   され、 上記各クロック信号供給線は、上記半導体基板の一主面
   上に上記第１の方向と直交する第２の方向に沿って直線
   上に配置されるとともに、互いに平行に配置され、 上記複数のプリドライバは、第１の方向に沿って半導体
   基板の一主面に配置され、 上記複数のメインドライバは、第１の方向に沿って半導
   体基板の一主面に配置されていることを特徴とする請求
   項１記載のクロックドライバ回路。
3. 【請求項３】 上記複数のプリドライバ及び上記複数の
   メインドライバは、同一直線上に配置されていることを
   特徴とする請求項２記載のクロックドライバ回路。
4. 【請求項４】 上記各クロック信号供給線は、その中央
   部にて上記第３の共通線に電気的に接続されていること
   を特徴とする請求項２又は請求項３記載のクロックドラ
   イバ回路。
5. 【請求項５】 上記各クロック信号供給線は、その一端
   からクロック信号を必要とする複数の内部回路のクロッ
   ク入力ノードとの接続点までのそれぞれの距離の総和を
   複数の内部回路の数にて除算した値の距離に基づいた位
   置にて上記第３の共通線に電気的に接続されていること
   を特徴とする請求項２又は請求項３記載のクロックドラ
   イバ回路。
6. 【請求項６】 複数のクロックドライバ回路を有し、 上記各クロックドライバ回路は、 半導体基板の一主面に互いに所定間隔を有して形成さ
   れ、クロック信号が与えられる第１の共通線に入力ノー
   ドが電気的に接続されるとともに、出力ノードが第２の
   共通線に電気的に接続される複数のプリドライバと、 上記半導体基板の一主面に互いに所定間隔を有して形成
   され、入力ノードが上記第２の共通線に電気的に接続さ
   れるとともに、それぞれにクロック信号を必要とする内
   部回路のクロック入力ノードが電気的に接続される複数
   のクロック信号供給線が電気的に接続される第３の共通
   線に出力ノードが電気的に接続される複数のメインドラ
   イバとを備えていることを特徴とする半導体集積回路装
   置。
7. 【請求項７】 上記半導体基板の一主面に形成され、上
   記半導体基板の一主面上に形成されたクロック入力パッ
   ドにクロック入力線を介して入力ノードが電気的に接続
   され、出力ノードが上記各クロックドライバ回路に対す
   る上記第１の共通線に電気的に接続されるクロック入力
   ドライバを、さらに備えていることを特徴とする請求項
   ６記載の半導体集積回路装置。
8. 【請求項８】 上記クロック入力ドライバの出力ノード
   と上記各クロックドライバ回路に対する上記第１の共通
   線とを電気的に接続する各クロック出力線の長さは、同
   じ長さであることを特徴とする請求項７記載の半導体集
   積回路装置。
9. 【請求項９】 上記複数のクロックドライバ回路は、第
   ２の方向に沿って配置され、 上記各クロックドライバ回路において、 上記第１ないし第３の共通線は、上記半導体基板の一主
   面に上記第２の方向と直交する第１の方向に沿って直線
   上に配置され、 上記各クロック信号供給線は、上記半導体基板の一主面
   に上記第２の方向に沿って直線上に配置されるととも
   に、互いに平行に配置され、 上記複数のプリドライバは、第１の方向に沿って半導体
   基板の一主面に配置され、 上記複数のメインドライバは、第１の方向に沿って半導
   体基板の一主面に配置されていることを特徴とする請求
   項６ないし請求項８のいずれかに記載のクロックドライ
   バ回路。
10. 【請求項１０】 上記複数のクロックドライバ回路の数
    は２つであり、 一方のクロックドライバ回路において、 上記第１ないし第３の共通線は、上記半導体基板の一主
    面に第１の方向に沿って直線上に配置され、 上記各クロック信号供給線は、上記半導体基板の一主面
    に上記第１の方向と直交する第２の方向に沿って直線上
    に配置されるとともに、互いに平行に配置され、 上記複数のプリドライバは、第１の方向に沿って半導体
    基板の一主面に配置され、 上記複数のメインドライバは、第１の方向に沿って半導
    体基板の一主面に配置され、 他方のクロックドライバ回路において、 上記第１ないし第３の共通線は、上記半導体基板の一主
    面に上記第２の方向に沿って直線上に配置され、 上記各クロック信号供給線は、上記半導体基板の一主面
    に上記第１の方向に沿って直線上に配置されるととも
    に、互いに平行に配置され、 上記複数のプリドライバは、第２の方向に沿って半導体
    基板の一主面に配置され、 上記複数のメインドライバは、第２の方向に沿って半導
    体基板の一主面に配置されていることを特徴とする請求
    項６ないし請求項８のいずれかに記載のクロックドライ
    バ回路。
11. 【請求項１１】 上記複数のクロックドライバ回路は、
    第１群と第２群の二つの群に分割され、 上記第１群の各クロックドライバ回路において、 上記第１ないし第３の共通線は、上記半導体基板の一主
    面に第１の方向に沿って直線上に配置され、 上記各クロック信号供給線は、上記半導体基板の一主面
    に上記第１の方向と直交する第２の方向に沿って直線上
    に配置されるとともに、互いに平行に配置され、 上記複数のプリドライバは、第１の方向に沿って半導体
    基板の一主面に配置され、 上記複数のメインドライバは、第１の方向に沿って半導
    体基板の一主面に配置され、 上記第２群の各クロックドライバ回路において、 上記第１ないし第３の共通線は、上記半導体基板の一主
    面に上記第２の方向に沿って直線上に配置され、 上記各クロック信号供給線は、上記半導体基板の一主面
    に上記第１の方向に沿って直線上に配置されるととも
    に、互いに平行に配置され、 上記複数のプリドライバは、第２の方向に沿って半導体
    基板の一主面に配置され、 上記複数のメインドライバは、第２の方向に沿って半導
    体基板の一主面に配置されていることを特徴とする請求
    項６ないし請求項８のいずれかに記載のクロックドライ
    バ回路。
12. 【請求項１２】 半導体基板の一主面に形成され、上記
    半導体基板の一主面上に形成されたクロック入力パッド
    にクロック入力線を介して入力ノードが電気的に接続さ
    れるクロック入力ドライバ、及び複数のクロックドライ
    バ回路を有し、 上記複数のクロックドライバ回路のうちの１つのクロッ
    クドライバ回路は、 上記半導体基板の一主面に互いに第１の方向に沿って所
    定間隔を有して形成され、上記クロック入力ドライバの
    出力ノードにクロック出力線を介して電気的に接続され
    るとともに上記第１の方向に沿って直線上に配置される
    第１の共通線に入力ノードが電気的に接続されるととも
    に、出力ノードが上記第１の方向に沿って直線上に配置
    される第２の共通線に電気的に接続される複数のプリド
    ライバと、 上記半導体基板の一主面に互いに上記第１の方向に沿っ
    て所定間隔を有して形成され、入力ノードが上記第２の
    共通線に電気的に接続されるとともに、上記第１の方向
    に沿って直線上に配置される第３の共通線に出力ノード
    が電気的に接続される複数のメインドライバを備え、 上記複数のクロックドライバ回路のうちの残りのクロッ
    クドライバ回路それぞれは、 上記半導体基板の一主面に互いに上記第１の方向と直交
    する第２の方向に沿って所定間隔を有して形成され、上
    記第３の共通線に電気的に接続されるとともに上記第２
    の方向に沿って直線上に配置される第４の共通線に入力
    ノードが電気的に接続されるとともに、出力ノードが上
    記第２の方向に沿って直線上に配置される第５の共通線
    に電気的に接続される複数のプリドライバと、 上記半導体基板の一主面に互いに上記第２の方向に沿っ
    て所定間隔を有して形成され、入力ノードが上記第５の
    共通線に電気的に接続されるとともに、クロック信号を
    必要とする内部回路のクロック入力ノードが電気的に接
    続されるとともに上記第２の方向に沿って直線上に配置
    されるクロック信号供給線に出力ノードが電気的に接続
    される複数のメインドライバを備えた半導体集積回路装
    置。
13. 【請求項１３】 一主面に第１の方向に沿って配置され
    る複数のマクロセル配置領域を有する半導体基板と、こ
    の半導体基板の各マクロセル配置領域上に上記第１の方
    向と直交する第２の方向に沿って配置される複数の電極
    対とを備え、 上記半導体基板の各マクロセル配置領域に、上記第２の
    方向に沿って配置される複数のＮ型拡散領域と、上記第
    ２の方向に沿って配置される複数のＰ型拡散領域とが上
    記第１の方向に沿って形成され、 上記各電極対は、対応したマクロセル配置領域に形成さ
    れる上記複数のＮ型拡散領域の隣り合う２つのＮ型拡散
    領域間に絶縁膜を介して形成される第１の電極と、この
    第１の電極と上記第１の方向に沿って配置されるととも
    に対応したマクロセル配置領域に形成される上記複数の
    Ｐ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁膜
    を介して形成される第２の電極とからなり、 上記各電極対とその両側に位置する上記Ｎ型拡散領域及
    び上記Ｐ型拡散領域とによって基本セルを構成し、 上記半導体基板の各マクロセル配置領域に、隣接する所
    定数の上記基本セルによって構成される論理回路となる
    第１のマクロセルが配置されるとともに、 上記半導体基板の複数のマクロセル配置領域の２以上の
    所定数のマクロセル配置領域それぞれに、隣接する所定
    数の上記基本セルによって構成され、クロック信号を必
    要とする内部回路となる第２のマクロセルが配置される
    ものにおいて、 上記半導体基板の複数のマクロセル配置領域は、上記第
    ２の方向に複数分割され、 上記各分割された領域に対応してクロックドライバ回路
    が配置され、 上記各クロックドライバ回路は、 対応した分割領域において、上記半導体基板の複数のマ
    クロセル配置領域の２以上の所定数のマクロセル配置領
    域のそれぞれに、隣接する所定数の上記基本セルによっ
    て構成され、それぞれが同一直線上に配置される複数の
    プリドライバと、 対応した分割領域において、上記半導体基板の複数のマ
    クロセル配置領域の、上記複数のプリドライバが配置さ
    れるマクロセル配置領域以外の２以上の所定数のマクロ
    セル配置領域のそれぞれに、隣接する所定数の上記基本
    セルによって構成され、それぞれが上記複数のプリドラ
    イバが配置される同一直線上に配置される複数のメイン
    ドライバとを備え、 上記各分割された領域に対応して、対応した分割領域に
    配置される上記複数のプリドライバ及び上記複数のメイ
    ンドライバ上に位置する上記第１の方向に沿った直線上
    に配置されるとともに、対応した分割領域に配置される
    上記複数のプリドライバの入力ノードに電気的に接続さ
    れる第１の共通線と、対応した分割領域に配置される上
    記複数のプリドライバ及び上記複数のメインドライバ上
    に位置する上記第１の方向に沿った直線上に配置される
    とともに、対応した分割領域に配置される上記複数のプ
    リドライバの出力ノード及び対応した分割領域に配置さ
    れる上記複数のメインドライバの入力ノードに電気的に
    接続される第２の共通線と、対応した分割領域に配置さ
    れる上記複数のプリドライバ及び上記複数のメインドラ
    イバ上に位置する上記第１の方向に沿った直線上に配置
    されるとともに、対応した分割領域に配置される上記複
    数のメインドライバの出力ノードに電気的に接続される
    第３の共通線と、上記第２のマクロセルがそれぞれ配置
    される上記複数のマクロセル配置領域それぞれに対応し
    て上記第２の方向に沿った直線上に配置され、上記第３
    の共通線に電気的に接続されるとともに対応したマクロ
    セル配置領域に配置された第２のマクロセルである内部
    回路のクロック入力ノードが電気的に接続される複数の
    クロック信号供給線とを設けたことを特徴とする半導体
    集積回路装置。
14. 【請求項１４】 上記半導体基板の一主面に形成され、
    上記半導体基板の一主面上に形成されたクロック入力パ
    ッドにクロック入力線を介して入力ノードが電気的に接
    続され、出力ノードが上記各第１の共通線に電気的に接
    続されるクロック入力ドライバを、さらに備えているこ
    とを特徴とする請求項１３記載の半導体集積回路装置。
15. 【請求項１５】 上記クロック入力ドライバの出力ノー
    ドと上記各第１の共通線とを電気的に接続する各クロッ
    ク出力線の長さは、同じ長さであることを特徴とする請
    求項１４記載の半導体集積回路装置。
16. 【請求項１６】 上記各第１ないし第３の共通線は、対
    応した分割領域における第２の方向の中央部に配置さ
    れ、 上記各分割領域に配置される複数のクロック信号供給線
    は、その中央部にて対応した分割領域に配置される上記
    第３の共通線に電気的に接続されていることを特徴とす
    る請求項１３ないし請求項１５のいずれかに記載の半導
    体集積回路装置。
17. 【請求項１７】 上記各分割領域それぞれに対応して、
    電源電位が印加される電源線と、この電源線に隣接しか
    つ平行に配置され、接地電位とされる接地線とからなる
    少なくとも一つの電源線対が上記半導体基板の一主面上
    に上記第１の方向に沿って直線上に配置され、 上記各分割領域に配置される上記複数のプリドライバ及
    び上記複数のメインドライバは、対応した分割領域に配
    置される一つの電源線対の電源線と接地線との間に配置
    されることを特徴とする請求項１３ないし請求項１６の
    いずれかに記載の半導体集積回路装置。
18. 【請求項１８】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記各第１ないし第３の共通線は上記第２の導電体層に
    て形成され、 上記各複数のクロック信号供給線は上記第１の導電体層
    にて形成されていることを特徴とする請求項１３ないし
    請求項１７のいずれかに記載の半導体集積回路装置。
19. 【請求項１９】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記各第３の共通線及び上記各複数のクロック信号供給
    線は上記第１及び第２の導電体層とは異なる層で、かつ
    上記電極対上に形成される第３の導電体層にて形成さ
    れ、上記各複数のクロック信号供給線のそれぞれは、対
    応したマクロセル配置領域の直上部に配置され、 上記各第１及び第２の共通線は上記第２の導電体層若し
    くは上記第１ないし第３の導電体層とは異なる層で、か
    つ上記電極対上に形成される第４の導電体層にて形成さ
    れていることを特徴とする請求項１３ないし請求項１８
    のいずれかに記載の半導体集積回路装置。
20. 【請求項２０】 一主面に第１の方向に沿って配置され
    る複数のマクロセル配置領域を有する半導体基板と、こ
    の半導体基板の各マクロセル配置領域上に上記第１の方
    向と直交する第２の方向に沿って配置される複数の電極
    対とを備え、 上記半導体基板の各マクロセル配置領域に、上記第２の
    方向に沿って配置される複数のＮ型拡散領域と、上記第
    ２の方向に沿って配置される複数のＰ型拡散領域とが上
    記第１の方向に沿って形成され、 上記各電極対は、対応したマクロセル配置領域に形成さ
    れる上記複数のＮ型拡散領域の隣り合う２つのＮ型拡散
    領域間に絶縁膜を介して形成される第１の電極と、この
    第１の電極と上記第１の方向に沿って配置されるととも
    に対応したマクロセル配置領域に形成される上記複数の
    Ｐ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁膜
    を介して形成される第２の電極とからなり、 上記各電極対とその両側に位置する上記Ｎ型拡散領域及
    び上記Ｐ型拡散領域とによって基本セルを構成し、 上記半導体基板の各マクロセル配置領域に、隣接する所
    定数の上記基本セルによって構成される論理回路となる
    第１のマクロセルが配置されるとともに、 上記半導体基板の複数のマクロセル配置領域のうちの所
    定のマクロセル配置領域に、隣接する所定数の上記基本
    セルによって構成され、クロック信号を必要とする内部
    回路となる第２のマクロセルが配置されるものにおい
    て、 上記半導体基板の複数のマクロセル配置領域は、上記第
    １の方向に複数分割され、 上記各分割された領域に対応してクロックドライバ回路
    が配置され、 上記各クロックドライバ回路は、 対応した分割領域において、上記半導体基板の複数のマ
    クロセル配置領域の１つのマクロセル配置領域に、それ
    ぞれが隣接する所定数の上記基本セルによって構成さ
    れ、かつ互いに所定間隔を有して配置される複数のプリ
    ドライバと、 対応した分割領域において、上記複数のプリドライバが
    配置されるマクロセル配置領域に、それぞれが隣接する
    所定数の上記基本セルによって構成され、かつ互いに所
    定間隔を有して配置される複数のメインドライバとを備
    え、 上記各分割された領域に対応して、対応した分割領域に
    配置される上記複数のプリドライバ及び上記複数のメイ
    ンドライバが配置されるマクロセル配置領域に沿い、か
    つ上記第２の方向に沿った直線上に配置されるととも
    に、対応した分割領域に配置される上記複数のプリドラ
    イバの入力ノードに電気的に接続される第１の共通線
    と、対応した分割領域に配置される上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域に沿い、かつ上記第２の方向に沿った直線
    上に配置されるとともに、対応した分割領域に配置され
    る上記複数のプリドライバの出力ノード及び対応した分
    割領域に配置される上記複数のメインドライバの入力ノ
    ードに電気的に接続される第２の共通線と、対応した分
    割領域に配置される上記複数のプリドライバ及び上記複
    数のメインドライバが配置されるマクロセル配置領域に
    沿い、かつ上記第２の方向に沿った直線上に配置される
    とともに、対応した分割領域に配置される上記複数のメ
    インドライバの出力ノードに電気的に接続される第３の
    共通線と、所定間隔を有し互いに平行な上記第１の方向
    に沿った直線上に配置され、上記第３の共通線に電気的
    に接続されるとともに対応した分割領域におけるマクロ
    セル配置領域に配置された第２のマクロセルである内部
    回路のクロック入力ノードが電気的に接続される複数の
    クロック信号供給線とを設けたことを特徴とする半導体
    集積回路装置。
21. 【請求項２１】 上記半導体基板の一主面に形成され、
    上記半導体基板の一主面上に形成されたクロック入力パ
    ッドにクロック入力線を介して入力ノードが電気的に接
    続され、出力ノードが上記各第１の共通線に電気的に接
    続されるクロック入力ドライバを、さらに備えているこ
    とを特徴とする請求項２０記載の半導体集積回路装置。
22. 【請求項２２】 上記クロック入力ドライバの出力ノー
    ドと上記各第１の共通線とを電気的に接続する各クロッ
    ク出力線の長さは、同じ長さであることを特徴とする請
    求項２１記載の半導体集積回路装置。
23. 【請求項２３】 上記各分割領域において、上記複数の
    プリドライバ及び上記複数のメインドライバが配置され
    るマクロセル配置領域は、対応した分割領域における第
    １の方向の中央部に配置されたものであり、 上記各分割領域に配置される複数のクロック信号供給線
    は、その中央部にて対応した分割領域に配置される上記
    第３の共通線に電気的に接続されていることを特徴とす
    る請求項２０ないし請求項２２のいずれかに記載の半導
    体集積回路装置。
24. 【請求項２４】 電源電位が印加される電源線と、この
    電源線に隣接しかつ平行に配置され、接地電位とされる
    接地線とからなる複数の電源線対が上記半導体基板の一
    主面上に、互いに所定間隔を有して配置されるとともに
    上記第１の方向に沿い、かつ上記複数のマクロセル配置
    領域を横切って直線上に配置され、 上記複数のプリドライバ及び上記複数のメインドライバ
    が配置されるマクロセル配置領域における上記複数の電
    源線対が交差する位置に、上記複数のプリドライバ及び
    上記複数のメインドライバが配置されることを特徴とす
    る請求項２０ないし請求項２３のいずれかに記載の半導
    体集積回路装置。
25. 【請求項２５】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記各第１ないし第３の共通線は上記第１の導電体層に
    て形成され、 上記各複数のクロック信号供給線は上記第２の導電体層
    にて形成されていることを特徴とする請求項２０ないし
    請求項２４のいずれかに記載の半導体集積回路装置。
26. 【請求項２６】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記各第３の共通線及び上記各複数のクロック信号供給
    線は上記第１及び第２の導電体層とは異なる層で、かつ
    上記電極対上に形成される第３の導電体層にて形成さ
    れ、上記各第３の共通線は、上記複数のプリドライバ及
    び上記複数のメインドライバが配置されるマクロセル配
    置領域の直上部に配置され、 上記各第１及び第２の共通線は上記第１ないし第３の導
    電体層とは異なる層で、かつ上記電極対上に形成される
    第４の導電体層にて形成され、上記複数のプリドライバ
    及び上記複数のメインドライバが配置されるマクロセル
    配置領域の直上部に配置されていることを特徴とする請
    求項２０ないし請求項２４のいずれかに記載の半導体集
    積回路装置。
27. 【請求項２７】 第１及び第２の機能ブロック領域を有
    し、一主面における両機能ブロック領域に第１の方向に
    沿って配置される複数のマクロセル配置領域を有する半
    導体基板と、この半導体基板の各マクロセル配置領域上
    に上記第１の方向と直交する第２の方向に沿って配置さ
    れる複数の電極対とを備え、 上記半導体基板の各マクロセル配置領域に、上記第２の
    方向に沿って配置される複数のＮ型拡散領域と、上記第
    ２の方向に沿って配置される複数のＰ型拡散領域とが上
    記第１の方向に沿って形成され、 上記各電極対は、対応したマクロセル配置領域に形成さ
    れる上記複数のＮ型拡散領域の隣り合う２つのＮ型拡散
    領域間に絶縁膜を介して形成される第１の電極と、この
    第１の電極と上記第１の方向に沿って配置されるととも
    に対応したマクロセル配置領域に形成される上記複数の
    Ｐ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁膜
    を介して形成される第２の電極とからなり、 上記各電極対とその両側に位置する上記Ｎ型拡散領域及
    び上記Ｐ型拡散領域とによって基本セルを構成し、 上記半導体基板の各マクロセル配置領域に、隣接する所
    定数の上記基本セルによって構成される論理回路となる
    第１のマクロセルが配置されるとともに、 上記半導体基板の複数のマクロセル配置領域のうちの所
    定のマクロセル配置領域に、隣接する所定数の上記基本
    セルによって構成され、クロック信号を必要とする内部
    回路となる第２のマクロセルが配置されるものにおい
    て、 上記第１の機能ブロック領域において、 上記複数のマクロセル配置領域の２以上の所定数のマク
    ロセル配置領域のそれぞれに、隣接する所定数の上記基
    本セルによって構成され、それぞれが同一直線上に配置
    される複数のプリドライバ、及び上記複数のマクロセル
    配置領域の、上記複数のプリドライバが配置されるマク
    ロセル配置領域以外の２以上の所定数のマクロセル配置
    領域のそれぞれに、隣接する所定数の上記基本セルによ
    って構成され、それぞれが上記複数のプリドライバが配
    置される同一直線上に配置される複数のメインドライバ
    を備えるクロックドライバ回路と、 上記複数のプリドライバ及び上記複数のメインドライバ
    上に位置する上記第１の方向に沿った直線上に配置され
    るとともに、上記複数のプリドライバの入力ノードに電
    気的に接続される第１の共通線と、 上記複数のプリドライバ及び上記複数のメインドライバ
    上に位置する上記第１の方向に沿った直線上に配置され
    るとともに、上記複数のプリドライバの出力ノード及び
    上記複数のメインドライバの入力ノードに電気的に接続
    される第２の共通線と、 上記複数のプリドライバ及び上記複数のメインドライバ
    上に位置する上記第１の方向に沿った直線上に配置され
    るとともに、上記複数のメインドライバの出力ノードに
    電気的に接続される第３の共通線と、 上記第２のマクロセルがそれぞれ配置される上記複数の
    マクロセル配置領域それぞれに対応して上記第２の方向
    に沿った直線上に配置され、上記第３の共通線に電気的
    に接続されるとともに対応したマクロセル配置領域に配
    置された第２のマクロセルである内部回路のクロック入
    力ノードが接続される複数のクロック信号供給線とを設
    け、 上記第２の機能ブロック領域において、 上記複数のマクロセル配置領域の１つのマクロセル配置
    領域に、それぞれが隣接する所定数の上記基本セルによ
    って構成され、かつ互いに所定間隔を有して配置される
    複数のプリドライバ、及び上記複数のプリドライバが配
    置されるマクロセル配置領域に、それぞれが隣接する所
    定数の上記基本セルによって構成され、かつ互いに所定
    間隔を有して配置される複数のメインドライバを備える
    クロックドライバ回路と、 上記複数のプリドライバ及び上記複数のメインドライバ
    が配置されるマクロセル配置領域に沿い、かつ上記第２
    の方向に沿った直線上に配置されるとともに、上記複数
    のプリドライバの入力ノードに電気的に接続される第１
    の共通線と、 上記複数のプリドライバ及び上記複数のメインドライバ
    が配置されるマクロセル配置領域に沿い、かつ上記第２
    の方向に沿った直線上に配置されるとともに、上記複数
    のプリドライバの出力ノード及び上記複数のメインドラ
    イバの入力ノードに電気的に接続される第２の共通線
    と、 上記複数のプリドライバ及び上記複数のメインドライバ
    が配置されるマクロセル配置領域に沿い、かつ上記第２
    の方向に沿った直線上に配置されるとともに、上記複数
    のメインドライバの出力ノードに電気的に接続される第
    ３の共通線と、 所定間隔を有し互いに平行な上記第１の方向に沿った直
    線上に配置されるとともに、上記第３の共通線に電気的
    に接続されるとともに第２のマクロセルである内部回路
    のクロック入力ノードが電気的に接続される複数のクロ
    ック信号供給線とを設けたことを特徴とする半導体集積
    回路装置。
28. 【請求項２８】 一主面に第１の方向に沿って配置され
    る複数のマクロセル配置領域を有する半導体基板と、こ
    の半導体基板の各マクロセル配置領域上に上記第１の方
    向と直交する第２の方向に沿って配置される複数の電極
    対とを備え、 上記半導体基板の各マクロセル配置領域に、上記第２の
    方向に沿って配置される複数のＮ型拡散領域と、上記第
    ２の方向に沿って配置される複数のＰ型拡散領域とが上
    記第１の方向に沿って形成され、 上記各電極対は、対応したマクロセル配置領域に形成さ
    れる上記複数のＮ型拡散領域の隣り合う２つのＮ型拡散
    領域間に絶縁膜を介して形成される第１の電極と、この
    第１の電極と上記第１の方向に沿って配置されるととも
    に対応したマクロセル配置領域に形成される上記複数の
    Ｐ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁膜
    を介して形成される第２の電極とからなり、 上記各電極対とその両側に位置する上記Ｎ型拡散領域及
    び上記Ｐ型拡散領域とによって基本セルを構成し、 上記半導体基板の各マクロセル配置領域に、隣接する所
    定数の上記基本セルによって構成される論理回路となる
    第１のマクロセルが配置されるとともに、 上記半導体基板の複数のマクロセル配置領域の２以上の
    所定数のマクロセル配置領域それぞれに、隣接する所定
    数の上記基本セルによって構成され、クロック信号を必
    要とする内部回路となる第２のマクロセルが配置される
    ものにおいて、 上記半導体基板の複数のマクロセル配置領域の２以上の
    所定数のマクロセル配置領域のそれぞれに、隣接する所
    定数の上記基本セルによって構成され、それぞれが上記
    マクロセル配置領域における第２の方向の中央部に位置
    する同一直線上に配置される複数のプリドライバ、及び
    上記半導体基板の複数のマクロセル配置領域の、上記複
    数のプリドライバが配置されるマクロセル配置領域以外
    の２以上の所定数のマクロセル配置領域のそれぞれに、
    隣接する所定数の上記基本セルによって構成され、それ
    ぞれが上記複数のプリドライバが配置される同一直線上
    に配置される複数のメインドライバとを備える第１のク
    ロックドライバ回路と、 この第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    １のクロックドライバ回路の上記複数のプリドライバの
    入力ノードに電気的に接続される第１の共通線と、 上記第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    １のクロックドライバ回路の上記複数のプリドライバの
    出力ノード及び上記複数のメインドライバの入力ノード
    に電気的に接続される第２の共通線と、 上記第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    １のクロックドライバ回路の上記複数のメインドライバ
    の出力ノードに電気的に接続される第３の共通線と、 上記第２のマクロセルがそれぞれ配置される上記複数の
    マクロセル配置領域それぞれに対応して上記第２の方向
    に沿った直線上に配置され、上記第３の共通線に電気的
    に接続されるとともに対応したマクロセル配置領域に配
    置された第２のマクロセルである内部回路のクロック入
    力ノードが電気的に接続される複数の第１のクロック信
    号供給線と、 上記半導体基板の複数のマクロセル配置領域のうちの上
    記第１の方向の中央部に位置する１つのマクロセル配置
    領域に、それぞれが隣接する所定数の上記基本セルによ
    って構成され、かつ互いに所定間隔を有して配置される
    複数のプリドライバ、及びこれら複数のプリドライバが
    配置されるマクロセル配置領域に、それぞれが隣接する
    所定数の上記基本セルによって構成され、かつ互いに所
    定間隔を有して配置される複数のメインドライバとを備
    える第２のクロックドライバ回路と、 この第２のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域に沿い、かつ上記第２の方向に沿った直線
    上に配置され、上記第２のクロックドライバ回路の上記
    複数のプリドライバの入力ノードに電気的に接続される
    とともに、上記第１の共通線にその交差部にて電気的に
    接続される第４の共通線と、 上記第２のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域に沿い、かつ上記第２の方向に沿った直線
    上に配置され、上記第２のクロックドライバ回路の上記
    複数のプリドライバの出力ノード及び上記複数のメイン
    ドライバの入力ノードに電気的に接続されるとともに、
    上記第２の共通線にその交差部にて電気的に接続される
    第５の共通線と、 上記第２のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域に沿い、かつ上記第２の方向に沿った直線
    上に配置され、上記第２のクロックドライバ回路の上記
    複数のメインドライバの出力ノードに電気的に接続され
    るとともに、上記第３の共通線にその交差部にて電気的
    に接続される第６の共通線と、 所定間隔を有し互いに平行な上記第１の方向に沿った直
    線上に配置されるとともに、上記第４の共通線に電気的
    に接続されるとともに、上記複数の第１のクロック信号
    供給線にその交差部にて電気的に接続される複数の第２
    のクロック信号供給線とを設けたことを特徴とする半導
    体集積回路装置。
29. 【請求項２９】 上記半導体基板の一主面に形成され、
    上記半導体基板の一主面上に形成されたクロック入力パ
    ッドにクロック入力線を介して入力ノードが電気的に接
    続され、出力ノードが上記第１及び第４の共通線に電気
    的に接続されるクロック入力ドライバを、さらに備えて
    いることを特徴とする請求項２８記載の半導体集積回路
    装置。
30. 【請求項３０】 電源電位が印加される電源線と、この
    電源線に隣接しかつ平行に配置され、接地電位とされる
    接地線とからなる複数の電源線対が上記半導体基板の一
    主面上に、互いに所定間隔を有して配置されるとともに
    上記第１の方向に沿い、かつ上記複数のマクロセル配置
    領域を横切って直線上に配置され、 上記第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバは、上記マクロセル
    配置領域における第２の方向の中央部に位置する一つの
    電源線対の電源線と接地線との間に配置され、 上記第２のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域における上記複数の電源線対が交差する位
    置に、上記第２のクロックドライバ回路の上記複数のプ
    リドライバ及び上記複数のメインドライバが配置される
    ことを特徴とする請求項２８又は請求項２９のいずれか
    に記載の半導体集積回路装置。
31. 【請求項３１】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記第１ないし第３の共通線及び上記複数の第２のクロ
    ック信号供給線は上記第２の導電体層にて形成され、 上記第４ないし第６の共通線及び上記複数の第１のクロ
    ック信号供給線は上記第１の導電体層にて形成されてい
    ることを特徴とする請求項２８ないし請求項３０のいず
    れかに記載の半導体集積回路装置。
32. 【請求項３２】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記第３の共通線と上記第６の共通線と上記複数の第１
    のクロック信号供給線と上記複数の第２のクロック信号
    供給線は上記第１及び第２の導電体層とは異なる層で、
    かつ上記電極対上に形成される第３の導電体層にて形成
    され、上記第６の共通線と上記複数の第１のクロック信
    号供給線のそれぞれは、対応したマクロセル配置領域の
    直上部に配置されていることを特徴とする請求項２８な
    いし請求項３０のいずれかに記載の半導体集積回路装
    置。
33. 【請求項３３】 上記第４の共通線と上記第５の共通線
    は上記第１ないし第３の導電体層とは異なる層で、かつ
    上記電極対上に形成される第４の導電体層にて形成され
    るとともに、対応したマクロセル配置領域の直上部に配
    置され、 上記第１の共通線と上記第２の共通線は上記第１の導電
    体層若しくは上記第１ないし第４の導電体層とは異なる
    層で、かつ上記電極対上に形成される第５の導電体層に
    て形成されていることを特徴とする請求項３２記載の半
    導体集積回路装置。
34. 【請求項３４】 上記第２の共通線と上記第５の共通線
    は上記第１ないし第３の導電体層とは異なる層で、かつ
    上記電極対上に形成される第４の導電体層にて形成さ
    れ、上記第５の共通線は対応したマクロセル配置領域の
    直上部に配置され、 上記第１の共通線と上記第４の共通線は上記第１ないし
    第４の導電体層とは異なる層で、かつ上記電極対上に形
    成される第５の導電体層にて形成され、上記第４の共通
    線は対応したマクロセル配置領域の直上部に配置されて
    いることを特徴とする請求項３２記載の半導体集積回路
    装置。
35. 【請求項３５】 一主面に第１の方向に沿って配置され
    る複数のマクロセル配置領域を有する半導体基板と、こ
    の半導体基板の各マクロセル配置領域上に上記第１の方
    向と直交する第２の方向に沿って配置される複数の電極
    対とを備え、 上記半導体基板の各マクロセル配置領域に、上記第２の
    方向に沿って配置される複数のＮ型拡散領域と、上記第
    ２の方向に沿って配置される複数のＰ型拡散領域とが上
    記第１の方向に沿って形成され、 上記各電極対は、対応したマクロセル配置領域に形成さ
    れる上記複数のＮ型拡散領域の隣り合う２つのＮ型拡散
    領域間に絶縁膜を介して形成される第１の電極と、この
    第１の電極と上記第１の方向に沿って配置されるととも
    に対応したマクロセル配置領域に形成される上記複数の
    Ｐ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁膜
    を介して形成される第２の電極とからなり、 上記各電極対とその両側に位置する上記Ｎ型拡散領域及
    び上記Ｐ型拡散領域とによって基本セルを構成し、 上記半導体基板の各マクロセル配置領域に、隣接する所
    定数の上記基本セルによって構成される論理回路となる
    第１のマクロセルが配置されるとともに、 上記半導体基板の複数のマクロセル配置領域の２以上の
    所定数のマクロセル配置領域それぞれに、隣接する所定
    数の上記基本セルによって構成され、クロック信号を必
    要とする内部回路となる第２のマクロセルが配置される
    ものにおいて、 上記半導体基板の複数のマクロセル配置領域の２以上の
    所定数のマクロセル配置領域のそれぞれに、隣接する所
    定数の上記基本セルによって構成され、それぞれが同一
    直線上に配置される複数のプリドライバ、及び上記半導
    体基板の複数の４０マクロセル配置領域の、上記複数の
    プリドライバが配置されるマクロセル配置領域以外の２
    以上の所定数のマクロセル配置領域のそれぞれに、隣接
    する所定数の上記基本セルによって構成され、それぞれ
    が上記複数のプリドライバが配置される同一直線上に配
    置される複数のメインドライバとを備える第１のクロッ
    クドライバ回路と、 この第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    １のクロックドライバ回路の上記複数のプリドライバの
    入力ノードに電気的に接続される第１の共通線と、 上記第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    １のクロックドライバ回路の上記複数のプリドライバの
    出力ノード及び上記複数のメインドライバの入力ノード
    に電気的に接続される第２の共通線と、 上記第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    １のクロックドライバ回路の上記複数のメインドライバ
    の出力ノードに電気的に接続される第３の共通線と、 上記第２のマクロセルがそれぞれ配置される上記複数の
    マクロセル配置領域それぞれに対応して設けられ、対応
    した上記マクロセル配置領域に、それぞれが隣接する所
    定数の上記基本セルによって構成され、かつ互いに所定
    間隔を有して配置される複数のプリドライバ、及びそれ
    ぞれが隣接する所定数の上記基本セルによって構成さ
    れ、かつ互いに所定間隔を有して配置される複数のメイ
    ンドライバとをそれぞれが備える複数の第２のクロック
    ドライバ回路と、 これら第２のクロックドライバ回路それぞれに対応して
    設けられ、それぞれが、対応したマクロセル配置領域に
    沿い、かつ上記第２の方向に沿った直線上に配置され、
    上記対応した第２のクロックドライバ回路の上記複数の
    プリドライバの入力ノードに電気的に接続されるととも
    に、上記第３の共通線にその交差部にて電気的に接続さ
    れる複数の第４の共通線と、 上記複数の第２のクロックドライバ回路それぞれに対応
    して設けられ、それぞれが、対応したマクロセル配置領
    域に沿い、かつ上記第２の方向に沿った直線上に配置さ
    れ、上記対応した第２のクロックドライバ回路の上記複
    数のプリドライバの出力ノード及び上記複数のメインド
    ライバの入力ノードに電気的に接続される複数の第５の
    共通線と、 上記複数の第２のクロックドライバ回路それぞれに対応
    して設けられ、それぞれが、対応したマクロセル配置領
    域に沿い、かつ上記第２の方向に沿った直線上に配置さ
    れ、上記対応した第２のクロックドライバ回路の上記複
    数のメインドライバの出力ノードに電気的に接続される
    とともに、対応したマクロセル配置領域に配置された第
    ２のマクロセルである内部回路のクロック入力ノードが
    電気的に接続される複数のクロック信号供給線とを設け
    たことを特徴とする半導体集積回路装置。
36. 【請求項３６】 上記半導体基板の一主面に形成され、
    上記半導体基板の一主面上に形成されたクロック入力パ
    ッドにクロック入力線を介して入力ノードが電気的に接
    続され、出力ノードが上記第１の共通線に電気的に接続
    されるクロック入力ドライバを、さらに備えていること
    を特徴とする請求項３５記載の半導体集積回路装置。
37. 【請求項３７】 上記第１ないし第３の共通線は、上記
    マクロセル配置領域における第２の方向の中央部に配置
    され、 上記各第４の共通線は、その中央部にて上記第３の共通
    線に電気的に接続されていることを特徴とする請求項３
    ５又は請求項３６記載の半導体集積回路装置。
38. 【請求項３８】 電源電位が印加される電源線と、この
    電源線に隣接しかつ平行に配置され、接地電位とされる
    接地線とからなる複数の電源線対が上記半導体基板の一
    主面上に、互いに所定間隔を有して配置されるとともに
    上記第１の方向に沿い、かつ上記複数のマクロセル配置
    領域を横切って直線上に配置され、 上記第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバは、上記マクロセル
    配置領域における第２の方向の中央部に位置する一つの
    電源線対の電源線と接地線との間に配置され、 上記第２のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域における上記複数の電源線対が交差する位
    置に、上記第２のクロックドライバ回路の上記複数のプ
    リドライバ及び上記複数のメインドライバが配置される
    ことを特徴とする請求項３５ないし請求項３７のいずれ
    かに記載の半導体集積回路装置。
39. 【請求項３９】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記第１ないし第３の共通線は上記第２の導電体層にて
    形成され、 上記複数の第４及び第５の共通線並びに上記複数のクロ
    ック信号供給線は上記第１の導電体層にて形成されてい
    ることを特徴とする請求項３５ないし請求項３８のいず
    れかに記載の半導体集積回路装置。
40. 【請求項４０】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記複数の第４及び第５の共通線並びに上記複数のクロ
    ック信号供給線は上記第１及び第２の導電体層とは異な
    る層で、かつ上記電極対上に形成される第３の導電体層
    にて形成されるとともに、対応したマクロセル配置領域
    の直上部に配置され、 上記第１ないし第３の共通線は上記第２の導電体層若し
    くは上記第１ないし第３の導電体層とは異なる層で、か
    つ上記電極対上に形成される第４の導電体層にて形成さ
    れていることを特徴とする請求項３５ないし請求項３８
    のいずれかに記載の半導体集積回路装置。
41. 【請求項４１】 一主面に第１の方向に沿って配置され
    る複数のマクロセル配置領域を有する半導体基板と、こ
    の半導体基板の各マクロセル配置領域上に上記第１の方
    向と直交する第２の方向に沿って配置される複数の電極
    対とを備え、 上記半導体基板の各マクロセル配置領域に、上記第２の
    方向に沿って配置される複数のＮ型拡散領域と、上記第
    ２の方向に沿って配置される複数のＰ型拡散領域とが上
    記第１の方向に沿って形成され、 上記各電極対は、対応したマクロセル配置領域に形成さ
    れる上記複数のＮ型拡散領域の隣り合う２つのＮ型拡散
    領域間に絶縁膜を介して形成される第１の電極と、この
    第１の電極と上記第１の方向に沿って配置されるととも
    に対応したマクロセル配置領域に形成される上記複数の
    Ｐ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁膜
    を介して形成される第２の電極とからなり、 上記各電極対とその両側に位置する上記Ｎ型拡散領域及
    び上記Ｐ型拡散領域とによって基本セルを構成し、 上記半導体基板の各マクロセル配置領域に、隣接する所
    定数の上記基本セルによって構成される論理回路となる
    第１のマクロセルが配置されるとともに、 上記半導体基板の複数のマクロセル配置領域の２以上の
    所定数のマクロセル配置領域それぞれに、隣接する所定
    数の上記基本セルによって構成され、クロック信号を必
    要とする内部回路となる第２のマクロセルが配置される
    ものにおいて、 上記半導体基板の複数のマクロセル配置領域の２以上の
    所定数のマクロセル配置領域のそれぞれに、そのマクロ
    セル配置領域の一端部に位置し、隣接する所定数の上記
    基本セルによって構成され、それぞれが同一直線上に配
    置される複数のプリドライバ、及び上記半導体基板の複
    数のマクロセル配置領域の、上記複数のプリドライバが
    配置されるマクロセル配置領域以外の２以上の所定数の
    マクロセル配置領域のそれぞれに、そのマクロセル配置
    領域の一端部に位置し、隣接する所定数の上記基本セル
    によって構成され、それぞれが上記複数のプリドライバ
    が配置される同一直線上に配置される複数のメインドラ
    イバとを備える第１のクロックドライバ回路と、 この第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    １のクロックドライバ回路の上記複数のプリドライバの
    入力ノードに電気的に接続される第１の共通線と、 上記第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    １のクロックドライバ回路の上記複数のプリドライバの
    出力ノード及び上記複数のメインドライバの入力ノード
    に電気的に接続される第２の共通線と、 上記第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    １のクロックドライバ回路の上記複数のメインドライバ
    の出力ノードに電気的に接続される第３の共通線と、 上記半導体基板の複数のマクロセル配置領域の２以上の
    所定数のマクロセル配置領域のそれぞれに、そのマクロ
    セル配置領域の他端部に位置し、隣接する所定数の上記
    基本セルによって構成され、それぞれが同一直線上に配
    置される複数のプリドライバ、及び上記半導体基板の複
    数のマクロセル配置領域の、上記複数のプリドライバが
    配置されるマクロセル配置領域以外の２以上の所定数の
    マクロセル配置領域のそれぞれに、そのマクロセル配置
    領域の他端部に位置し、隣接する所定数の上記基本セル
    によって構成され、それぞれが上記複数のプリドライバ
    が配置される同一直線上に配置される複数のメインドラ
    イバとを備える第２のクロックドライバ回路と、 この第２のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    ２のクロックドライバ回路の上記複数のプリドライバの
    入力ノードに電気的に接続される第４の共通線と、 上記第２のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    ２のクロックドライバ回路の上記複数のプリドライバの
    出力ノード及び上記複数のメインドライバの入力ノード
    に電気的に接続される第５の共通線と、 上記第２のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバ上に位置する上記第
    １の方向に沿った直線上に配置されるとともに、上記第
    ２のクロックドライバ回路の上記複数のメインドライバ
    の出力ノードに電気的に接続される第６の共通線と、 上記半導体基板の複数のマクロセル配置領域の一方端に
    位置するマクロセル配置領域に、それぞれが隣接する所
    定数の上記基本セルによって構成され、かつ互いに所定
    間隔を有して配置される複数のプリドライバ、及び上記
    一方端に位置するマクロセル配置領域に、それぞれが隣
    接する所定数の上記基本セルによって構成され、かつ互
    いに所定間隔を有して配置される複数のメインドライバ
    とを備える第３のクロックドライバ回路と、 この第３のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域に沿い、かつ上記第２の方向に沿った直線
    上に配置されるとともに、上記第３のクロックドライバ
    回路の上記複数のプリドライバの入力ノードに電気的に
    接続される第７の共通線と、 上記第３のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域に沿い、かつ上記第２の方向に沿った直線
    上に配置されるとともに、上記第３のクロックドライバ
    回路の上記複数のプリドライバの出力ノード及び上記複
    数のメインドライバの入力ノードに電気的に接続される
    第８の共通線と、 上記第３のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域に沿い、かつ上記第２の方向に沿った直線
    上に配置されるとともに、上記第３のクロックドライバ
    回路の上記複数のメインドライバの出力ノードに電気的
    に接続される第９の共通線と、 上記半導体基板の複数のマクロセル配置領域の他方端に
    位置するマクロセル配置領域に、それぞれが隣接する所
    定数の上記基本セルによって構成され、かつ互いに所定
    間隔を有して配置される複数のプリドライバ、及び上記
    他方端に位置するマクロセル配置領域に、それぞれが隣
    接する所定数の上記基本セルによって構成され、かつ互
    いに所定間隔を有して配置される複数のメインドライバ
    とを備える第４のクロックドライバ回路と、 この第４のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域に沿い、かつ上記第２の方向に沿った直線
    上に配置されるとともに、上記第４のクロックドライバ
    回路の上記複数のプリドライバの入力ノードに電気的に
    接続される第１０の共通線と、 上記第４のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域に沿い、かつ上記第２の方向に沿った直線
    上に配置されるとともに、上記第４のクロックドライバ
    回路の上記複数のプリドライバの出力ノード及び上記複
    数のメインドライバの入力ノードに電気的に接続される
    第１１の共通線と、 上記第４のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバが配置されるマクロ
    セル配置領域に沿い、かつ上記第２の方向に沿った直線
    上に配置されるとともに、上記第４のクロックドライバ
    回路の上記複数のメインドライバの出力ノードに電気的
    に接続される第１２の共通線と、 所定間隔を有し互いに平行な上記第２の方向に沿った直
    線上に配置され、上記第３及び第６の共通線に電気的に
    接続されるとともに、近接した位置の第２のマクロセル
    である内部回路のクロック入力ノードが電気的に接続さ
    れる複数の第１のクロック信号供給線と、 所定間隔を有し互いに平行な上記第１の方向に沿った直
    線上に配置され、上記第９及び第１２の共通線に電気的
    に接続されるとともに上記第１のクロック信号供給線に
    その交差部にて電気的に接続される複数の第２のクロッ
    ク信号供給線とを設けたことを特徴とする半導体集積回
    路装置。
42. 【請求項４２】 上記半導体基板の一主面に形成され、
    上記半導体基板の一主面上に形成されたクロック入力パ
    ッドにクロック入力線を介して入力ノードが電気的に接
    続され、出力ノードが上記第１の共通線、上記第４の共
    通線、上記第７の共通線、及び第１０の共通線に電気的
    に接続されるクロック入力ドライバを、さらに備えてい
    ることを特徴とする請求項４１記載の半導体集積回路装
    置。
43. 【請求項４３】 上記クロック入力ドライバの出力ノー
    ドと上記第１の共通線、上記第４の共通線、上記第７の
    共通線、及び第１０の共通線とを電気的に接続する各ク
    ロック出力線の長さは、同じ長さであることを特徴とす
    る請求項４２記載の半導体集積回路装置。
44. 【請求項４４】 電源電位が印加される電源線と、この
    電源線に隣接しかつ平行に配置され、接地電位とされる
    接地線とからなる複数の電源線対が上記半導体基板の一
    主面上に、互いに所定間隔を有して配置されるとともに
    上記第１の方向に沿い、かつ上記複数のマクロセル配置
    領域を横切って直線上に配置され、 上記第１のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバは、上記マクロセル
    配置領域の一端部に位置する一つの電源線対の電源線と
    接地線との間に配置され、 上記第２のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバは、上記マクロセル
    配置領域の他端部に位置する一つの電源線対の電源線と
    接地線との間に配置され、 上記第３のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバは、一方端に位置す
    るマクロセル配置領域における上記複数の電源線対が交
    差する位置に配置され、 上記第４のクロックドライバ回路の上記複数のプリドラ
    イバ及び上記複数のメインドライバは、他方端に位置す
    るマクロセル配置領域における上記複数の電源線対が交
    差する位置に配置されることを特徴とする請求項４１な
    い請求項４３のいずれかに記載の半導体集積回路装置。
45. 【請求項４５】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第１の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第２の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記第１ないし第６の共通線及び上記複数の第２のクロ
    ック信号供給線は上記第２の導電体層にて形成され、 上記第７ないし第１２の共通線及び上記複数の第１のク
    ロック信号供給線は上記第１の導電体層にて形成されて
    いることを特徴とする請求項４１ないし請求項４４のい
    ずれかに記載の半導体集積回路装置。
46. 【請求項４６】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記第３の共通線、上記第６の共通線、上記第９の共通
    線、上記第１２の共通線、並びに上記複数の第１及び第
    ２のクロック信号供給線は上記第１及び第２の導電体層
    とは異なる層で、かつ上記電極対上に形成される第３の
    導電体層にて形成され、上記第９の共通線及び上記第１
    ２の共通線は、対応したマクロセル配置領域の直上部に
    配置され、 上記第１の共通線、上記第２の共通線、上記第４の共通
    線、及び上記第５の共通線は上記第３の導電体層、上記
    第１ないし第３の導電体層とは異なる層で、かつ上記電
    極対上に形成される第４の導電体層、若しくは上記第２
    の導電体層にて形成され、 上記第７の共通線、上記第８の共通線、上記第１０の共
    通線、及び上記第１１の共通線は上記第３の導電体層若
    しくは上記第４の導電体層にて形成されるとともに、対
    応したマクロセル配置領域の直上部に配置されているこ
    とを特徴とする請求項４１ないし請求項４４のいずれか
    に記載の半導体集積回路装置。
47. 【請求項４７】 半導体基板のセル領域の一主面上に第
    １の方向に沿って配置される第１及び第２の電極からな
    る電極対が上記第１の方向と直交する第２の方向に沿っ
    て複数配置される電極対群を上記第１の方向に沿って複
    数配置して形成され、上記半導体基板のセル領域の一主
    面に上記各電極対群の第１の電極に対応して上記第２の
    方向に沿って配置される複数のＮ型拡散領域、及び上記
    各電極対群の第２の電極に対応して上記第２の方向に沿
    って配置される複数のＰ型拡散領域が上記第１の方向に
    沿って形成され、上記各電極対とその両側に位置する上
    記Ｎ型拡散領域及び上記Ｐ型拡散領域とによって基本セ
    ルを構成しているマスタチップを準備するステップ、 １つの電極対群とこの電極対群に対応したＮ型及びＰ型
    拡散領域とからなるマクロセル配置領域を上記マスタチ
    ップに複数設定するとともに、隣り合うマクロセル配置
    領域の間に配線領域を設定するステップ、 電源電位が印加される電源線と、この電源線に隣接しか
    つ平行に配置され、接地電位とされる接地線とからなる
    電源線対を、上記マスタチップにおける半導体基板のセ
    ル領域の一主面上に上記第１の方向に沿って直線上に配
    置し、かつ、第２の方向に沿って互いに所定間隔を有し
    て複数配置するための配置を設定するステップ、 クロック信号が与えられるとともに複数のプリドライバ
    の入力ノードに電気的に接続される第１の共通線、複数
    のプリドライバの出力ノード及び複数のメインドライバ
    の入力ノードに電気的に接続される第２の共通線、及び
    複数のメインドライバの出力ノードに電気的に接続され
    る第３の共通線を、それぞれ平行に、上記マスタチップ
    における半導体基板のセル領域の一主面上に配置するた
    めの配置を設定するステップ、 上記第３の共通線に電気的に接続されるとともに、クロ
    ック信号を必要とする内部回路のクロック入力ノードが
    電気的に接続される複数のクロック信号供給線を、上記
    第３の共通線と直交して上記マスタチップにおける半導
    体基板のセル領域の一主面上に配置するための配置を設
    定するステップ、 上記第１及び第２の共通線に接続される複数のプリドラ
    イバを形成する領域を、上記第１及び第２の共通線と並
    行し、上記ステップにて設定された複数のマクロセル配
    置領域と上記ステップにて設定された複数の電源線対と
    の交差部から選択して設定し、上記第２及び第３の共通
    線に接続される複数のメインドライバを形成する領域
    を、上記第２及び第３の共通線と並行し、上記ステップ
    にて設定された複数のマクロセル配置領域と上記ステッ
    プにて設定された複数の電源線対との交差部から選択し
    て設定するステップとを備えた半導体集積回路装置の製
    造方法。
48. 【請求項４８】 半導体基板のセル領域の一主面上に第
    １の方向に沿って配置される第１及び第２の電極からな
    る電極対が上記第１の方向と直交する第２の方向に沿っ
    て複数配置される電極対群を上記第１の方向に沿って複
    数配置して形成され、上記半導体基板のセル領域の一主
    面に上記各電極対群の第１の電極に対応して上記第２の
    方向に沿って配置される複数のＮ型拡散領域、及び上記
    各電極対群の第２の電極に対応して上記第２の方向に沿
    って配置される複数のＰ型拡散領域が上記第１の方向に
    沿って形成され、上記各電極対とその両側に位置する上
    記Ｎ型拡散領域及び上記Ｐ型拡散領域とによって基本セ
    ルを構成しているマスタチップを準備するステップ、 １つの電極対群とこの電極対群に対応したＮ型及びＰ型
    拡散領域とからなるマクロセル配置領域を上記マスタチ
    ップに複数設定するとともに、隣り合うマクロセル配置
    領域の間に配線領域を設定するステップ、 電源電位が印加される電源線と、この電源線に隣接しか
    つ平行に配置され、接地電位とされる接地線とからなる
    電源線対を、上記マスタチップにおける半導体基板のセ
    ル領域の一主面上に上記第１の方向に沿って直線上に配
    置し、かつ、第２の方向に沿って互いに所定間隔を有し
    て複数配置するための配置を設定するステップ、 上記ステップにて設定された複数のマクロセル配置領域
    の、上記ステップにて設定された複数の電源線対との交
    差部を、プリドライバ又はメインドライバのいずれか一
    方が形成される領域として設定するステップ、 クロック信号が与えられるとともに複数のプリドライバ
    の入力ノードに電気的に接続される第１の共通線、複数
    のプリドライバの出力ノード及び複数のメインドライバ
    の入力ノードに電気的に接続される第２の共通線、及び
    複数のメインドライバの出力ノードに電気的に接続され
    る第３の共通線を、それぞれ平行に上記マスタチップに
    おける半導体基板のセル領域の一主面上に配置するため
    の配置を設定するステップ、 上記第３の共通線に電気的に接続されるとともに、クロ
    ック信号を必要とする内部回路のクロック入力ノードが
    電気的に接続される複数のクロック信号供給線を、上記
    第３の共通線と直交して上記マスタチップにおける半導
    体基板のセル領域の一主面上に配置するための配置を設
    定するステップ、 上記第１及び第２の共通線に接続される複数のプリドラ
    イバを形成する領域を、上記ステップにて設定されたマ
    クロセル配置領域と電源線対との交差部におけるプリド
    ライバの形成領域から選択し、上記第２及び第３の共通
    線に接続される複数のメインドライバを形成する領域
    を、上記ステップにて設定されたマクロセル配置領域と
    電源線対との交差部におけるメインドライバの形成領域
    から選択するステップとを備えた半導体集積回路装置の
    製造方法。
49. 【請求項４９】 上記マクロセル配線領域に配置される
    所定数の隣接した上記基本セルによって構成される第１
    のマクロセルとなる論理回路内の配線、上記マクロセル
    配線領域に配置される所定数の隣接した上記基本セルに
    よって構成される上記第２のマクロセルとなる内部回路
    内の配線、上記マクロセル配線領域に配置される所定数
    の隣接した上記基本セルによって構成されるプリドライ
    バ内の配線、及び上記マクロセル配線領域に配置される
    所定数の隣接した上記基本セルによって構成されるメイ
    ンドライバ内の配線、並びに上記論理回路間の配線及び
    上記論理回路と上記内部回路間の配線を、上記マスタチ
    ップの電極対上に形成される第１の導電体層、又は上記
    マスタチップの電極対上に形成される上記第１の導電体
    層とは異なる層である第２の導電体層の少なくとも一方
    の導電体層にて形成し、かつ、上記複数のクロック信号
    供給線を上記第１の導電体層にて形成するとともに上記
    第１ないし第３の共通線を上記第２の導電体層にて形成
    するステップを設けたことを特徴とする請求項４７又は
    請求項４８記載の半導体集積回路装置の製造方法。
50. 【請求項５０】 上記マクロセル配線領域に配置される
    所定数の隣接した上記基本セルによって構成される第１
    のマクロセルとなる論理回路内の配線、上記マクロセル
    配線領域に配置される所定数の隣接した上記基本セルに
    よって構成される上記第２のマクロセルとなる内部回路
    内の配線、上記マクロセル配線領域に配置される所定数
    の隣接した上記基本セルによって構成されるプリドライ
    バ内の配線、及び上記マクロセル配線領域に配置される
    所定数の隣接した上記基本セルによって構成されるメイ
    ンドライバ内の配線、並びに上記論理回路間の配線及び
    上記論理回路と上記内部回路間の配線を、上記マスタチ
    ップの電極対上に形成される第１の導電体層、又は上記
    マスタチップの電極対上に形成される上記第１の導電体
    層とは異なる層である第２の導電体層の少なくとも一方
    の導電体層にて形成し、上記複数のクロック信号供給線
    及び上記第３の共通線を上記第１及び第２の導電体層と
    は異なる層で、かつ上記マスタチップの電極対上に形成
    される第３の導電体層にて形成するとともに、上記第１
    及び第２の共通線を上記第２の導電体層若しくは上記第
    １ないし第３の導電体層とは異なる層で、かつ上記マス
    タチップの電極対上に形成される第４の導電体層にて形
    成するステップを設けたことを特徴とする請求項４７又
    は請求項４８記載の半導体集積回路装置の製造方法。