JPH1056095A - 半導体装置用多層プリント基板及び多層プリント基板を用いた半導体装置 - Google Patents
半導体装置用多層プリント基板及び多層プリント基板を用いた半導体装置Info
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- JPH1056095A JPH1056095A JP8209809A JP20980996A JPH1056095A JP H1056095 A JPH1056095 A JP H1056095A JP 8209809 A JP8209809 A JP 8209809A JP 20980996 A JP20980996 A JP 20980996A JP H1056095 A JPH1056095 A JP H1056095A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
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- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 多層プリント基板の導電層においてニッケル
からなるバリア層と金からなる被膜層との膜厚を薄くす
ると、半導体チップの接着性やボンディング性が損なわ
れる。 【解決手段】 内部配線５５が形成された絶縁性基板５
１の表面上に半導体チップ搭載用のダイパッド１１とボ
ンディングパッド１２とを有し、絶縁性基板５１の裏面
上に電極パッド１３を有して成る半導体装置用の多層プ
リント基板１において、ダイパッド１１とボンディング
パッド１２と電極パッド１３とは、導電性主材料層１０
１上にニッケルまたはニッケル合金からなるバリア層１
０２とパラジウムまたはパラジウム合金からなる被膜層
１０３とを下層から順に積層してなる。これによって、
被膜層１０３と導電性主材料層１０１及びバリア層１０
２との間の拡散反応を防止し、バリア層１０２及び被膜
層１０３の必要最低膜厚を薄くする。
からなるバリア層と金からなる被膜層との膜厚を薄くす
ると、半導体チップの接着性やボンディング性が損なわ
れる。 【解決手段】 内部配線５５が形成された絶縁性基板５
１の表面上に半導体チップ搭載用のダイパッド１１とボ
ンディングパッド１２とを有し、絶縁性基板５１の裏面
上に電極パッド１３を有して成る半導体装置用の多層プ
リント基板１において、ダイパッド１１とボンディング
パッド１２と電極パッド１３とは、導電性主材料層１０
１上にニッケルまたはニッケル合金からなるバリア層１
０２とパラジウムまたはパラジウム合金からなる被膜層
１０３とを下層から順に積層してなる。これによって、
被膜層１０３と導電性主材料層１０１及びバリア層１０
２との間の拡散反応を防止し、バリア層１０２及び被膜
層１０３の必要最低膜厚を薄くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置用多層
プリント基板及び多層プリント基板を用いた半導体装置
に関し、特にはボールグリッドアレイ型の半導体装置に
用いる多層プリント基板及びこれを用いたボールグリッ
ドアレイ型の半導体装置に関する。
プリント基板及び多層プリント基板を用いた半導体装置
に関し、特にはボールグリッドアレイ型の半導体装置に
用いる多層プリント基板及びこれを用いたボールグリッ
ドアレイ型の半導体装置に関する。
【０００２】
【従来の技術】図５に示すように、ボールグリッドアレ
イ型の半導体装置用の多層プリント基板５は、絶縁性基
板５１の表面上にダイパッド５２とボンディングパッド
５３とを有し、当該絶縁性基板５１の裏面上に電極パッ
ド５４を有している。また、絶縁性基板５１の内部に
は、配線（内部配線５５）が設けられると共に、その裏
面側と表面側とを連通するスルーホール５６が設けられ
ている。そしてスルーホール５６の内壁や絶縁性基板５
１の表面上及び裏面上には、上記ダイパッド５２，ボン
ディングパッド５３，電極パッド５４及び内部配線５５
を相互に接続するための配線（外部配線５７）が設けら
れている。また、ダイパッド５２，ボンディングパッド
５３及び電極パッド５４を露出させ、スルーホール５６
を塞いで外部配線５７を覆う状態でソルダーレジスト５
８が成膜されている。
イ型の半導体装置用の多層プリント基板５は、絶縁性基
板５１の表面上にダイパッド５２とボンディングパッド
５３とを有し、当該絶縁性基板５１の裏面上に電極パッ
ド５４を有している。また、絶縁性基板５１の内部に
は、配線（内部配線５５）が設けられると共に、その裏
面側と表面側とを連通するスルーホール５６が設けられ
ている。そしてスルーホール５６の内壁や絶縁性基板５
１の表面上及び裏面上には、上記ダイパッド５２，ボン
ディングパッド５３，電極パッド５４及び内部配線５５
を相互に接続するための配線（外部配線５７）が設けら
れている。また、ダイパッド５２，ボンディングパッド
５３及び電極パッド５４を露出させ、スルーホール５６
を塞いで外部配線５７を覆う状態でソルダーレジスト５
８が成膜されている。
【０００３】図中拡大図は、Ａ部，Ａ’部及びＡ”部の
拡大図である。この図に示すように、ダイパッド５２，
ボンディングパッド５３及び電極パッド５４の各導電層
は、銅または銅合金からなる導電性主材料層５０１上
に、ニッケルまたはニッケル合金からなるバリア層５０
２を積層し、さらにこのバリア層５０２上に金または金
合金からなる被膜層５０３を積層させた構成になってい
る。
拡大図である。この図に示すように、ダイパッド５２，
ボンディングパッド５３及び電極パッド５４の各導電層
は、銅または銅合金からなる導電性主材料層５０１上
に、ニッケルまたはニッケル合金からなるバリア層５０
２を積層し、さらにこのバリア層５０２上に金または金
合金からなる被膜層５０３を積層させた構成になってい
る。
【０００４】上記のように、金または金合金で被膜層５
０３を形成することによって、上記各送電層における耐
食性，ボンディング性及びダイ付け性を確保している。
さらに、ニッケルからなるバリア層５０２を、被膜層５
０３と導電性主材料層５０１との間に形成するとによっ
て、被膜層５０３が導電性主材料層５０１に拡散して喪
失することを防止している。
０３を形成することによって、上記各送電層における耐
食性，ボンディング性及びダイ付け性を確保している。
さらに、ニッケルからなるバリア層５０２を、被膜層５
０３と導電性主材料層５０１との間に形成するとによっ
て、被膜層５０３が導電性主材料層５０１に拡散して喪
失することを防止している。
【０００５】また、上記構成の多層プリント基板５を用
いた半導体装置６は、例えば銀ペーストのような導電性
接着剤６１を介してダイパッド５２上にダイボンディン
グされた半導体チップ６２と、電極パッド５４上に形成
される半田ボール６３と、半導体チップ６２とボンディ
ングパッド５３とに接続されたワイヤー６４とを備えて
いる。そして、半導体チップ６２，ワイヤー６４及びボ
ンディングパッド５３は封止樹脂６５で覆われる。
いた半導体装置６は、例えば銀ペーストのような導電性
接着剤６１を介してダイパッド５２上にダイボンディン
グされた半導体チップ６２と、電極パッド５４上に形成
される半田ボール６３と、半導体チップ６２とボンディ
ングパッド５３とに接続されたワイヤー６４とを備えて
いる。そして、半導体チップ６２，ワイヤー６４及びボ
ンディングパッド５３は封止樹脂６５で覆われる。
【０００６】
【発明が解決しようとする課題】上記構成の半導体装置
用多層プリント基板及び多層プリント基板を用いた半導
体装置には、以下のような課題があった。すなわち、図
５に示した多層プリント基板５において、被膜層５０３
の性能を確保するためには、バリア層５０２の膜厚を１
μｍ以上に設定して当該バリア層５０２のバリア性を確
保する必要がある。さらに、被膜層５０３の膜厚も０．
３μｍ以上に設定することで、当該被膜層５０３とバリ
ア層５０２との間の拡散反応による当該被膜層５０３の
喪失を防止する必要がある。
用多層プリント基板及び多層プリント基板を用いた半導
体装置には、以下のような課題があった。すなわち、図
５に示した多層プリント基板５において、被膜層５０３
の性能を確保するためには、バリア層５０２の膜厚を１
μｍ以上に設定して当該バリア層５０２のバリア性を確
保する必要がある。さらに、被膜層５０３の膜厚も０．
３μｍ以上に設定することで、当該被膜層５０３とバリ
ア層５０２との間の拡散反応による当該被膜層５０３の
喪失を防止する必要がある。
【０００７】しかしながら、上記のバリア層５０２や被
膜層５０３の膜厚を厚くする場合、各層の成膜に要する
時間が長くなってＴＡＴが低下すると共に、材料費の上
昇による経済性の低下が問題になる。
膜層５０３の膜厚を厚くする場合、各層の成膜に要する
時間が長くなってＴＡＴが低下すると共に、材料費の上
昇による経済性の低下が問題になる。
【０００８】さらに、上記多層プリント基板を用いた半
導体装置６では、電極パッド５４の表面を構成する被膜
層５０３とこの上面に形成される半田ボール６３との間
で金属間化合物が生成される。したがって、上述のよう
に被膜層５０３の性能を確保するために当該被膜層５０
３の膜厚を厚くすると上記金属間化合物の生成膜厚が厚
くなり、これによって半田ボール６３−電極パッド５４
間の抵抗値が上昇し、半導体装置の信頼性の低下を招く
という問題がある。
導体装置６では、電極パッド５４の表面を構成する被膜
層５０３とこの上面に形成される半田ボール６３との間
で金属間化合物が生成される。したがって、上述のよう
に被膜層５０３の性能を確保するために当該被膜層５０
３の膜厚を厚くすると上記金属間化合物の生成膜厚が厚
くなり、これによって半田ボール６３−電極パッド５４
間の抵抗値が上昇し、半導体装置の信頼性の低下を招く
という問題がある。
【０００９】
【課題を解決するための手段】そこで、上記の課題を解
決するための本発明は、内部に配線が形成された絶縁性
基板の表面上に半導体チップ搭載用のダイパッドとボン
ディングパッドとを有し、当該絶縁性基板の裏面上に電
極パッドを有して成る半導体装置用多層プリント基板で
あって、ダイパッドとボンディングパッドと電極パッド
とは、導電性主材料層上にニッケルまたはニッケル合金
からなるバリア層とパラジウムまたはパラジウム合金か
らなる被膜層とを下層から順に積層してなることを特徴
としている。
決するための本発明は、内部に配線が形成された絶縁性
基板の表面上に半導体チップ搭載用のダイパッドとボン
ディングパッドとを有し、当該絶縁性基板の裏面上に電
極パッドを有して成る半導体装置用多層プリント基板で
あって、ダイパッドとボンディングパッドと電極パッド
とは、導電性主材料層上にニッケルまたはニッケル合金
からなるバリア層とパラジウムまたはパラジウム合金か
らなる被膜層とを下層から順に積層してなることを特徴
としている。
【００１０】上記多層プリント基板では、被膜層を構成
するパラジウムまたはパラジウム合金は、例えば銅及び
銅合金等の導電性主材料層を構成する金属と拡散反応を
起こし難い材料であることから、当該拡散反応を防止す
る目的のバリア層の必要膜厚が薄くなる。これと共に、
上記パラジウム及びパラジウム合金は、バリア層を構成
するニッケル及びニッケル合金との拡散反応も起こし難
いことから、被膜層自体の必要膜厚も薄くなる。しか
も、ダイパッド，ボンディングパッド及び電極パッドの
表面が、パラジウムまたはパラジウム合金からなる被膜
層で覆われることから、上記各導電層の耐食性，ダイパ
ッドにおける半導体チップの接着性，ボンディングパッ
ドにおけるワイヤーボンディング性が損なわれることは
ない。
するパラジウムまたはパラジウム合金は、例えば銅及び
銅合金等の導電性主材料層を構成する金属と拡散反応を
起こし難い材料であることから、当該拡散反応を防止す
る目的のバリア層の必要膜厚が薄くなる。これと共に、
上記パラジウム及びパラジウム合金は、バリア層を構成
するニッケル及びニッケル合金との拡散反応も起こし難
いことから、被膜層自体の必要膜厚も薄くなる。しか
も、ダイパッド，ボンディングパッド及び電極パッドの
表面が、パラジウムまたはパラジウム合金からなる被膜
層で覆われることから、上記各導電層の耐食性，ダイパ
ッドにおける半導体チップの接着性，ボンディングパッ
ドにおけるワイヤーボンディング性が損なわれることは
ない。
【００１１】上記多層プリント基板において、上記被膜
層上に金または金合金からなる上層被膜層を積層させて
も良い。この場合、上記被膜層がバリア層になり、上層
被膜層と導電性主材料層及びバリア層との間の拡散反応
が防止される。また、上層被膜層によって、耐酸化性と
半田付け性が上昇するため、被膜層の必要膜厚が薄くな
る。
層上に金または金合金からなる上層被膜層を積層させて
も良い。この場合、上記被膜層がバリア層になり、上層
被膜層と導電性主材料層及びバリア層との間の拡散反応
が防止される。また、上層被膜層によって、耐酸化性と
半田付け性が上昇するため、被膜層の必要膜厚が薄くな
る。
【００１２】また、本発明の半導体装置は、上記構成の
多層プリント基板のダイパッド上に搭載された半導体チ
ップと、上記プリント基板の電極パッド上に形成される
半田ボールと、上記半導体チップと上記プリント基板の
ボンディングパッドとに接続されたワイヤーとからなる
ことを特徴としている。
多層プリント基板のダイパッド上に搭載された半導体チ
ップと、上記プリント基板の電極パッド上に形成される
半田ボールと、上記半導体チップと上記プリント基板の
ボンディングパッドとに接続されたワイヤーとからなる
ことを特徴としている。
【００１３】この半導体装置では、被膜層を構成するパ
ラジウムまたはパラジウム合金は、半田との間で金属間
化合物を形成し難いため、電極パッド上における半田ボ
ールとの間での金属間化合物の形成が防止される。
ラジウムまたはパラジウム合金は、半田との間で金属間
化合物を形成し難いため、電極パッド上における半田ボ
ールとの間での金属間化合物の形成が防止される。
【００１４】そして、被膜層上に上層被膜層を形成した
多層プリント基板を用いた場合においては、当該上層被
膜層を構成する金または金合金によって半田付け性が確
保される。また、上層被膜層の必要膜厚が薄いため、金
または金合金からなる上層被膜層と半田ボールとの間に
形成される金属間化合物は膜厚が薄いものになる。
多層プリント基板を用いた場合においては、当該上層被
膜層を構成する金または金合金によって半田付け性が確
保される。また、上層被膜層の必要膜厚が薄いため、金
または金合金からなる上層被膜層と半田ボールとの間に
形成される金属間化合物は膜厚が薄いものになる。
【００１５】
【発明の実施の形態】以下、本発明の多層プリント基板
及び多層プリント基板を用いた半導体装置の実施の形態
を、図面に基づいて説明する。尚、従来と同じ構成には
同一符号を付し、重複する説明は省略する。
及び多層プリント基板を用いた半導体装置の実施の形態
を、図面に基づいて説明する。尚、従来と同じ構成には
同一符号を付し、重複する説明は省略する。
【００１６】図１は、本発明の多層プリント基板の実施
の形態を説明する図であり、先ず、この図に基づいて多
層プリント基板の実施の形態を説明する。本実施形態の
多層プリント基板１と、従来の技術で図５を用いて説明
した多層プリント基板（５）との異なるところ、ダイパ
ッド１１とボンディングパッド１２と電極パッド１３の
構成にあり、その他の構成は同様である。
の形態を説明する図であり、先ず、この図に基づいて多
層プリント基板の実施の形態を説明する。本実施形態の
多層プリント基板１と、従来の技術で図５を用いて説明
した多層プリント基板（５）との異なるところ、ダイパ
ッド１１とボンディングパッド１２と電極パッド１３の
構成にあり、その他の構成は同様である。
【００１７】図中拡大図は、Ｂ部，Ｂ’部及びＢ”部の
拡大図である。この図に示すように、多層プリント基板
１におけるダイパッド１１とボンディングパッド１２と
電極パッド１３とは、銅または銅合金からなる導電性主
材料層１０１とニッケルまたはニッケル合金からなるバ
リア層１０２とパラジウムまたはパラジウム合金からな
る被膜層１０３とを、下層から順に絶縁性基板５１上に
積層してなる。
拡大図である。この図に示すように、多層プリント基板
１におけるダイパッド１１とボンディングパッド１２と
電極パッド１３とは、銅または銅合金からなる導電性主
材料層１０１とニッケルまたはニッケル合金からなるバ
リア層１０２とパラジウムまたはパラジウム合金からな
る被膜層１０３とを、下層から順に絶縁性基板５１上に
積層してなる。
【００１８】上記各層の詳細な構成を、これらの成膜手
順に沿って説明する。先ず、硝子−エポキシの様な基材
の内部に内部配線５５とスルーホール５６とが形成され
た絶縁性基板５１を用意する。そして、この絶縁性基板
５１の表面上及び裏面上におけるダイパッド１１，ボン
ディングパッド１２，電極パッド１３及び外部配線５７
の形成部分に、無電解メッキ法によって銅メッキを施
し、さらに電解メッキ法によって銅メッキを施す。これ
によって、銅からなる導電性主材料層１０１をパターン
成膜する。この導電性主材料層１０１は銅合金で形成し
ても良く、また、無電解メッキ法または電解メッキ法の
みで形成しても良い。
順に沿って説明する。先ず、硝子−エポキシの様な基材
の内部に内部配線５５とスルーホール５６とが形成され
た絶縁性基板５１を用意する。そして、この絶縁性基板
５１の表面上及び裏面上におけるダイパッド１１，ボン
ディングパッド１２，電極パッド１３及び外部配線５７
の形成部分に、無電解メッキ法によって銅メッキを施
し、さらに電解メッキ法によって銅メッキを施す。これ
によって、銅からなる導電性主材料層１０１をパターン
成膜する。この導電性主材料層１０１は銅合金で形成し
ても良く、また、無電解メッキ法または電解メッキ法の
みで形成しても良い。
【００１９】次に、ダイパッド１１，ボンディングパッ
ド１２及び電極パッド１３の形成部分上を露出させ、ス
ルーホール５６を塞いでかつ外部配線５７の露出部分を
覆う状態でソルダーレジスト５８を形成する。
ド１２及び電極パッド１３の形成部分上を露出させ、ス
ルーホール５６を塞いでかつ外部配線５７の露出部分を
覆う状態でソルダーレジスト５８を形成する。
【００２０】その後、電解メッキ法によって、導電性主
材料層１０１の露出面上にニッケルメッキを施す。これ
によって、導電性主材料層１０１上にニッケルからなる
バリア層１０２を成膜する。このバリア層１０２は、
０．５μｍ程度以上の膜厚にする。また、バリア層１０
２はニッケル合金で形成しても良い。
材料層１０１の露出面上にニッケルメッキを施す。これ
によって、導電性主材料層１０１上にニッケルからなる
バリア層１０２を成膜する。このバリア層１０２は、
０．５μｍ程度以上の膜厚にする。また、バリア層１０
２はニッケル合金で形成しても良い。
【００２１】次に、電解メッキ法によって、バリア層１
０２の露出面上にパラジウムメッキを施す。これによっ
て、バリア層１０２上にパラジウムからなる被膜層１０
３を成膜する。この被膜層１０３は、０．０２μｍ程度
以上の膜厚にする。また、被膜層１０３はパラジウム合
金で形成しても良い。
０２の露出面上にパラジウムメッキを施す。これによっ
て、バリア層１０２上にパラジウムからなる被膜層１０
３を成膜する。この被膜層１０３は、０．０２μｍ程度
以上の膜厚にする。また、被膜層１０３はパラジウム合
金で形成しても良い。
【００２２】以上のようにして、導電性主材料層１０１
とバリア層１０２と被膜層１０３とを下層から順に積層
してなるダイパッド１１，ボンディングパッド１２及び
電極パッド１３を絶縁性基板５１上に形成してなる多層
プリント基板１を形成する。
とバリア層１０２と被膜層１０３とを下層から順に積層
してなるダイパッド１１，ボンディングパッド１２及び
電極パッド１３を絶縁性基板５１上に形成してなる多層
プリント基板１を形成する。
【００２３】上記構成の多層プリント基板１では、被膜
層１０３を構成するパラジウム（パラジウム合金を含
む）は、導電性主材料層１０１を構成する銅（銅合金を
含む）との拡散反応を起こし難い材料であることから、
この拡散反応を防止する目的のバリア層１０２の必要最
低膜厚を０．５μｍにまで薄くすることが可能になる。
これと共に、上記パラジウムは、バリア層１０２を構成
するニッケル（ニッケル合金を含む）との拡散反応も起
こし難いことから、被膜層１０３自体の必要最低膜厚も
０．０２μｍと薄い値になる。これは、上記バリア層１
０２上に金または金合金からなる被膜層のみを特性成膜
する場合における当該被膜層の必要最低膜厚が０．３μ
ｍであることと比較して、薄い値であることがわかる。
層１０３を構成するパラジウム（パラジウム合金を含
む）は、導電性主材料層１０１を構成する銅（銅合金を
含む）との拡散反応を起こし難い材料であることから、
この拡散反応を防止する目的のバリア層１０２の必要最
低膜厚を０．５μｍにまで薄くすることが可能になる。
これと共に、上記パラジウムは、バリア層１０２を構成
するニッケル（ニッケル合金を含む）との拡散反応も起
こし難いことから、被膜層１０３自体の必要最低膜厚も
０．０２μｍと薄い値になる。これは、上記バリア層１
０２上に金または金合金からなる被膜層のみを特性成膜
する場合における当該被膜層の必要最低膜厚が０．３μ
ｍであることと比較して、薄い値であることがわかる。
【００２４】しかも、ダイパッド１１，ボンディングパ
ッド１２及び電極パッド１３の表面が、パラジウムから
なる被膜層１０３で覆われることから、この被膜層１０
３によって上記ダイパッド１１，ボンディングパッド１
２及び電極パッド１３の耐食性が確保されると共に、ダ
イパッド１１における半導体チップ６２の接着性及びボ
ンディングパッド１２におけるワイヤーボンディング性
が確保される。
ッド１２及び電極パッド１３の表面が、パラジウムから
なる被膜層１０３で覆われることから、この被膜層１０
３によって上記ダイパッド１１，ボンディングパッド１
２及び電極パッド１３の耐食性が確保されると共に、ダ
イパッド１１における半導体チップ６２の接着性及びボ
ンディングパッド１２におけるワイヤーボンディング性
が確保される。
【００２５】次に、図２は、多層プリント基板を用いた
半導体装置の実施形態を示す図である。この半導体装置
２と従来の技術で図５を用いて説明した半導体装置
（６）との異なるところは、上記図１を用いて説明した
多層プリント基板１を用いているところにあり、その他
の構成は同様である。
半導体装置の実施形態を示す図である。この半導体装置
２と従来の技術で図５を用いて説明した半導体装置
（６）との異なるところは、上記図１を用いて説明した
多層プリント基板１を用いているところにあり、その他
の構成は同様である。
【００２６】このように構成された半導体装置２では、
被膜層１０３を構成するパラジウムが半田との間で金属
間化合物を形成し難い金属であるため、金属間化合物の
形成による電極パッド１３−半田ボール６３間の抵抗値
の上昇を防止できる。
被膜層１０３を構成するパラジウムが半田との間で金属
間化合物を形成し難い金属であるため、金属間化合物の
形成による電極パッド１３−半田ボール６３間の抵抗値
の上昇を防止できる。
【００２７】次に、図３は、本発明の多層プリント基板
における他の実施の形態を説明する図である。この図に
示す多層プリント基板３と、上記図１を用いて説明した
多層プリント基板（１）との異なるところは、ダイパッ
ド３１とボンディングパッド３２と電極パッド３３との
構成にある。
における他の実施の形態を説明する図である。この図に
示す多層プリント基板３と、上記図１を用いて説明した
多層プリント基板（１）との異なるところは、ダイパッ
ド３１とボンディングパッド３２と電極パッド３３との
構成にある。
【００２８】図中拡大図は、Ｃ部，Ｃ’部及びＣ”部の
拡大図である。この拡大図に示すように、これらのダイ
パッド３１，ボンディングパッド３２及び電極パッド３
３は、パラジウムからなる被膜層１０３の上層にさらに
金または金合金からなる上層被膜層１０３を設けた構成
になっている。そして、これ以外の構成は上記図１を用
いて説明した多層プリント基板（１）と同様である。
拡大図である。この拡大図に示すように、これらのダイ
パッド３１，ボンディングパッド３２及び電極パッド３
３は、パラジウムからなる被膜層１０３の上層にさらに
金または金合金からなる上層被膜層１０３を設けた構成
になっている。そして、これ以外の構成は上記図１を用
いて説明した多層プリント基板（１）と同様である。
【００２９】上記多層プリント基板３を形成するには、
上記図１を用いて説明した多層プリント基板（１）と同
様にして被膜層１０３までを成膜した後、電解メッキ法
によって被膜層１０３の露出面上に金メッキを施す。こ
れによって、被膜層１０３上に金からなる上層被膜層１
０３を成膜する。この上層被膜層１０３は、０．００１
μｍ〜０．３μｍ程度の膜厚にする。また、上層被膜層
１０３は金合金で形成しても良い。
上記図１を用いて説明した多層プリント基板（１）と同
様にして被膜層１０３までを成膜した後、電解メッキ法
によって被膜層１０３の露出面上に金メッキを施す。こ
れによって、被膜層１０３上に金からなる上層被膜層１
０３を成膜する。この上層被膜層１０３は、０．００１
μｍ〜０．３μｍ程度の膜厚にする。また、上層被膜層
１０３は金合金で形成しても良い。
【００３０】このようにして形成された上記構成の多層
プリント基板３では、パラジウムからなる被膜層１０３
がバリアになり、上層被膜層１０３と導電性主材料層１
０１及びバリア層１０２との間での拡散反応が防止され
る。このため、上記バリア層１０２に金または金合金か
らなる被膜層のみを形成する場合における当該被膜層の
必要最低膜厚が０．３μｍであるのに対して、ここで成
膜される金かなる上層被膜層の必要最低膜厚を０．００
１μｍと薄膜化することが可能になる。
プリント基板３では、パラジウムからなる被膜層１０３
がバリアになり、上層被膜層１０３と導電性主材料層１
０１及びバリア層１０２との間での拡散反応が防止され
る。このため、上記バリア層１０２に金または金合金か
らなる被膜層のみを形成する場合における当該被膜層の
必要最低膜厚が０．３μｍであるのに対して、ここで成
膜される金かなる上層被膜層の必要最低膜厚を０．００
１μｍと薄膜化することが可能になる。
【００３１】次に、図４は、多層プリント基板を用いた
半導体装置の実施形態を示す図である。この半導体装置
４と図２を用いて説明した半導体装置（２）との異なる
ところは、上記図３を用いて説明した多層プリント基板
３を用いているところにあり、その他の構成は同様であ
る。
半導体装置の実施形態を示す図である。この半導体装置
４と図２を用いて説明した半導体装置（２）との異なる
ところは、上記図３を用いて説明した多層プリント基板
３を用いているところにあり、その他の構成は同様であ
る。
【００３２】このように構成された半導体装置４では、
従来の半導体装置（６）よりも金からなる上層被膜層１
０３（従来の技術では被膜層）の膜厚を薄く設定でき
る。このため、上層被膜層１０３と半田ボール６３との
間に形成される金属間化合物は膜厚が薄いものになり、
電極パッド３３−半田ボール６３間の抵抗値の上昇を抑
制できる。そして、金（金合金を含む）からなる上層被
膜層１０３によって、ダイパッド３１やボンディングパ
ッド３２や電極パッド３３における耐酸化性及び半田付
け性が確保される。
従来の半導体装置（６）よりも金からなる上層被膜層１
０３（従来の技術では被膜層）の膜厚を薄く設定でき
る。このため、上層被膜層１０３と半田ボール６３との
間に形成される金属間化合物は膜厚が薄いものになり、
電極パッド３３−半田ボール６３間の抵抗値の上昇を抑
制できる。そして、金（金合金を含む）からなる上層被
膜層１０３によって、ダイパッド３１やボンディングパ
ッド３２や電極パッド３３における耐酸化性及び半田付
け性が確保される。
【００３３】尚、上記各実施形態では、バリア層１０
２，被膜層１０３及び上層被膜層１０３を電解メッキ法
によって成膜した。しかし、上記各層は、例えば無電解
メッキ法やこれ以外の方法で成膜しても良い。
２，被膜層１０３及び上層被膜層１０３を電解メッキ法
によって成膜した。しかし、上記各層は、例えば無電解
メッキ法やこれ以外の方法で成膜しても良い。
【００３４】また、上記各実施形態では、ダイパッド３
１，ボンディングパッド３２及び電極パッド３３におい
てのみ、導電性主材料層１０１上にバリア層１０２及び
被膜層１０３，上層被膜層１０３を設けた。しかし、必
要に応じて外部配線５７を構成する導電性主材料層１０
１上にもバリア層１０２及び被膜層１０３，上層被膜層
１０３を設けても良い。この場合、ソルダーレジスト５
８を形成する前に、導電性主材料層１０１上にバリア層
１０２及び被膜層１０３，上層被膜層１０３の成膜を行
うこととする。
１，ボンディングパッド３２及び電極パッド３３におい
てのみ、導電性主材料層１０１上にバリア層１０２及び
被膜層１０３，上層被膜層１０３を設けた。しかし、必
要に応じて外部配線５７を構成する導電性主材料層１０
１上にもバリア層１０２及び被膜層１０３，上層被膜層
１０３を設けても良い。この場合、ソルダーレジスト５
８を形成する前に、導電性主材料層１０１上にバリア層
１０２及び被膜層１０３，上層被膜層１０３の成膜を行
うこととする。
【００３５】
【発明の効果】以上説明したように本発明の半導体装置
用多層プリント基板によれば、半導体チップの接着性や
ボンディング性を損なうことなく絶縁性基板上の導電層
においてバリア層及び被膜層の膜厚を薄膜することが可
能になる。このため、多層プリント基板製造のための材
料費を削減して経済性を向上させることが可能になると
共に上記各層の成膜時間を削減してＴＡＴを向上させる
ことが可能になる。また、本発明の半導体装置によれ
ば、半田との間で金属間化合物を形成し難いパラジウム
で上記被膜層を構成することで、電極パッド上における
半田ボールとの間での金属間化合物の形成による抵抗値
の上昇を防止して、半導体装置の信頼性向上させること
が可能になる。
用多層プリント基板によれば、半導体チップの接着性や
ボンディング性を損なうことなく絶縁性基板上の導電層
においてバリア層及び被膜層の膜厚を薄膜することが可
能になる。このため、多層プリント基板製造のための材
料費を削減して経済性を向上させることが可能になると
共に上記各層の成膜時間を削減してＴＡＴを向上させる
ことが可能になる。また、本発明の半導体装置によれ
ば、半田との間で金属間化合物を形成し難いパラジウム
で上記被膜層を構成することで、電極パッド上における
半田ボールとの間での金属間化合物の形成による抵抗値
の上昇を防止して、半導体装置の信頼性向上させること
が可能になる。
【図１】第１実施形態の多層プリント基板の構成を示す
図である。
図である。
【図２】第１実施形態の半導体装置の構成を示す図であ
る。
る。
【図３】第２実施形態の多層プリント基板の構成を示す
図である。
図である。
【図４】第２実施形態の半導体装置の構成を示す図であ
る。
る。
【図５】従来の多層プリント基板及び半導体装置の構成
を示す図である。
を示す図である。
１，３ 多層プリント基板 ２，４ 半導体装置 １１，３１ ダイパット １２，３２ ボンディング
パット １３，３３ 電極パッド ５１ 絶縁性基板 ５５
内部配線 ６２ 半導体チップ ６３ 半田ボール ６４ ワ
イヤー １０１ 導電性主材料層 １０２ バリア層 １０
３ 被膜層 １０４ 上層被膜層
パット １３，３３ 電極パッド ５１ 絶縁性基板 ５５
内部配線 ６２ 半導体チップ ６３ 半田ボール ６４ ワ
イヤー １０１ 導電性主材料層 １０２ バリア層 １０
３ 被膜層 １０４ 上層被膜層
Claims (4)
- 【請求項１】 内部に配線が形成された絶縁性基板の表
面上に半導体チップ搭載用のダイパッドとボンディング
パッドとを有し、当該絶縁性基板の裏面上に電極パッド
を有して成る半導体装置用多層プリント基板であって、 前記ダイパッドとボンディングパッドと電極パッドと
は、導電性主材料層上にニッケルまたはニッケル合金か
らなるバリア層とパラジウムまたはパラジウム合金から
なる被膜層とを下層から順に積層してなること、 を特徴とする半導体装置用多層プリント基板。 - 【請求項２】 請求項１記載の半導体装置用多層プリン
ト基板において、 前記被膜層上に金または金合金からなる上層被膜層を積
層させたこと、 を特徴とする半導体装置用多層プリント基板。 - 【請求項３】 内部に配線が形成された絶縁性基板の表
面上に半導体チップ搭載用のダイパッドとボンディング
パッドとを有すると共に当該絶縁性基板の裏面上に電極
パッドを有して成る多層プリント基板と、前記ダイパッ
ド上に搭載された半導体チップと、前記電極パッド上に
形成される半田ボールと、前記半導体チップと前記ボン
ディングパッドとに接続されたワイヤーとからなる半導
体装置であって、 前記ダイパッドとボンディングパッドと電極パッドと
は、導電性主材料層上にニッケルまたはニッケル合金か
らなるバリア層とパラジウムまたはパラジウム合金から
なる被膜層とを下層から順に積層してなること、 を特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 前記被膜層上に金または金合金からなる上層被膜層を積
層させたこと、 を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8209809A JPH1056095A (ja) | 1996-08-08 | 1996-08-08 | 半導体装置用多層プリント基板及び多層プリント基板を用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8209809A JPH1056095A (ja) | 1996-08-08 | 1996-08-08 | 半導体装置用多層プリント基板及び多層プリント基板を用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056095A true JPH1056095A (ja) | 1998-02-24 |
Family
ID=16578970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8209809A Pending JPH1056095A (ja) | 1996-08-08 | 1996-08-08 | 半導体装置用多層プリント基板及び多層プリント基板を用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080494A (en) * | 1997-08-29 | 2000-06-27 | Texas Instruments Incorporated | Method to manufacture ball grid arrays with excellent solder ball adhesion for semiconductor packaging and the array |
-
1996
- 1996-08-08 JP JP8209809A patent/JPH1056095A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080494A (en) * | 1997-08-29 | 2000-06-27 | Texas Instruments Incorporated | Method to manufacture ball grid arrays with excellent solder ball adhesion for semiconductor packaging and the array |
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