JPH1056143A - 強誘電体メモリ装置及びその製造方法 - Google Patents
強誘電体メモリ装置及びその製造方法Info
- Publication number
- JPH1056143A JPH1056143A JP9146675A JP14667597A JPH1056143A JP H1056143 A JPH1056143 A JP H1056143A JP 9146675 A JP9146675 A JP 9146675A JP 14667597 A JP14667597 A JP 14667597A JP H1056143 A JPH1056143 A JP H1056143A
- Authority
- JP
- Japan
- Prior art keywords
- film
- lower electrode
- memory device
- region
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
- H10D84/813—Combinations of field-effect devices and capacitor only
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】強誘電体メモリ装置及びその製造方法を提供す
る。 【解決手段】強誘電体キャパシタの下部電極118と第１
層間絶縁膜110との間に接着強化層116を形成し、強誘電
体キャパシタの強誘電体膜パターン120と上部電極124と
の間に拡散障壁層122を形成する。これによりキャパシ
タの電極と層間絶縁膜との間又は強誘電体膜パターンと
電極との間の接着力が向上される上に、強誘電体膜パタ
ーンを構成する物質が層間絶縁膜に拡散される現象を防
止する。
る。 【解決手段】強誘電体キャパシタの下部電極118と第１
層間絶縁膜110との間に接着強化層116を形成し、強誘電
体キャパシタの強誘電体膜パターン120と上部電極124と
の間に拡散障壁層122を形成する。これによりキャパシ
タの電極と層間絶縁膜との間又は強誘電体膜パターンと
電極との間の接着力が向上される上に、強誘電体膜パタ
ーンを構成する物質が層間絶縁膜に拡散される現象を防
止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
及びその製造方法に係り、特に製造工程が単純な強誘電
体メモリ装置及びその製造方法に関する。
及びその製造方法に係り、特に製造工程が単純な強誘電
体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】最近、薄膜形成技術の進歩に伴い強誘電
体膜を用いる不揮発性メモリ装置に対する研究が活発に
なされている。強誘電体メモリ装置は、強誘電物質の自
発分極現象を用いるものであり、EPROM又はEEPROMに比
べて読出し/書込み動作を高速で行えるという長所があ
る。
体膜を用いる不揮発性メモリ装置に対する研究が活発に
なされている。強誘電体メモリ装置は、強誘電物質の自
発分極現象を用いるものであり、EPROM又はEEPROMに比
べて読出し/書込み動作を高速で行えるという長所があ
る。
【０００３】また、DRAMに用いられるセルキャパシタの
誘電膜として強誘電体膜を用いると、頻繁なリフレッシ
ュ動作が不要になるためDRAMの電力消費を軽減し及び動
作速度を向上させることができる。このような強誘電体
メモリ装置は、RAMのように単一電源電圧を用いて読出
し動作及び書込み動作を行うことができるので、強誘電
体RAM(以下、FRAMという)とも呼ばれる。
誘電膜として強誘電体膜を用いると、頻繁なリフレッシ
ュ動作が不要になるためDRAMの電力消費を軽減し及び動
作速度を向上させることができる。このような強誘電体
メモリ装置は、RAMのように単一電源電圧を用いて読出
し動作及び書込み動作を行うことができるので、強誘電
体RAM(以下、FRAMという)とも呼ばれる。
【０００４】FRAMは、単位セルの構成要素に応じて２種
類に分類される。その１つは単位セルが強誘電体膜をゲ
ート絶縁膜として用いる１つのトランジスタから構成さ
れたものであり、もう１つは単位セルが１つのアクセス
トランジスタと強誘電体膜を誘電膜として用いる１つの
セルキャパシタとから構成されるものである。ここで、
前者のFRAMは、チャンネル領域のシリコン基板とゲート
絶縁膜の強誘電体膜との間の界面にシリコン基板と酸素
原子とが反応して成長したシリコン酸化膜が形成され易
いという問題点と、シリコン基板と強誘電体膜との間の
格子定数の差又は熱膨張係数の差により優れた膜質の強
誘電体膜を形成しにくいという問題点がある。従って、
最近では後者のFRAM、即ちDRAMセル構造と同一な構造を
有しながらセルキャパシタの誘電膜として強誘電体膜を
用いるFRAMに対する研究が活発に行われている。
類に分類される。その１つは単位セルが強誘電体膜をゲ
ート絶縁膜として用いる１つのトランジスタから構成さ
れたものであり、もう１つは単位セルが１つのアクセス
トランジスタと強誘電体膜を誘電膜として用いる１つの
セルキャパシタとから構成されるものである。ここで、
前者のFRAMは、チャンネル領域のシリコン基板とゲート
絶縁膜の強誘電体膜との間の界面にシリコン基板と酸素
原子とが反応して成長したシリコン酸化膜が形成され易
いという問題点と、シリコン基板と強誘電体膜との間の
格子定数の差又は熱膨張係数の差により優れた膜質の強
誘電体膜を形成しにくいという問題点がある。従って、
最近では後者のFRAM、即ちDRAMセル構造と同一な構造を
有しながらセルキャパシタの誘電膜として強誘電体膜を
用いるFRAMに対する研究が活発に行われている。
【０００５】図１は、セルキャパシタの誘電膜として強
誘電体膜を用いる典型的なFRAMの単位セルの等価回路図
である。図１に示された回路の構成において、NMOSトラ
ンジスタ(T)のゲート電極(G)はワードライン(W)に連結
され、ドレイン領域(D)はビットライン(B)に連結され、
ソース領域(S)は強誘電体キャパシタ(C)の１つの電極に
連結されている。強誘電体キャパシタ(C)の他の電極
は、プレートライン(P)に連結されている。
誘電体膜を用いる典型的なFRAMの単位セルの等価回路図
である。図１に示された回路の構成において、NMOSトラ
ンジスタ(T)のゲート電極(G)はワードライン(W)に連結
され、ドレイン領域(D)はビットライン(B)に連結され、
ソース領域(S)は強誘電体キャパシタ(C)の１つの電極に
連結されている。強誘電体キャパシタ(C)の他の電極
は、プレートライン(P)に連結されている。
【０００６】図２は、従来の技術により形成されたFRAM
の単位セルの断面図である。図２に示されたように、従
来のFRAMの単位セルは、P型不純物にてドーピングされ
た半導体基板1と、半導体基板1の所定領域に形成され活
性領域及び非活性領域を限定するフィールド酸化膜6
と、活性領域6の所定領域の上部にゲート酸化膜2により
離隔して形成されたゲート電極3と、ゲート電極3の両側
の活性領域の表面にN型の不純物にてドーピングされた
ソース領域14及びドレイン領域5と、ソース領域14の所
定領域及びドレイン領域5の所定領域を露出させた状態
でゲート電極3及びフィールド酸化膜6を覆う第１層間絶
縁膜7と、ソース領域14と隣接したフィールド酸化膜6の
上に形成された第１層間絶縁膜7の所定領域上に形成さ
れた白金からなる下部電極8と、下部電極8上に形成され
たPZT(PbZrxTi1-XO3)からなる強誘電体膜9と、強誘電体
膜9の所定領域を露出させるようにして第１層間絶縁膜7
の上に形成された第２層間絶縁膜13と、第１層間絶縁膜
7及び第２層間絶縁膜13の開口部により露出されたソー
ス領域14と第２層間絶縁膜13の開口部により露出された
強誘電体膜9とを連結する金属配線からなる上部電極10
と、露出したドレイン領域5を覆うビットライン(B)とを
具備する。
の単位セルの断面図である。図２に示されたように、従
来のFRAMの単位セルは、P型不純物にてドーピングされ
た半導体基板1と、半導体基板1の所定領域に形成され活
性領域及び非活性領域を限定するフィールド酸化膜6
と、活性領域6の所定領域の上部にゲート酸化膜2により
離隔して形成されたゲート電極3と、ゲート電極3の両側
の活性領域の表面にN型の不純物にてドーピングされた
ソース領域14及びドレイン領域5と、ソース領域14の所
定領域及びドレイン領域5の所定領域を露出させた状態
でゲート電極3及びフィールド酸化膜6を覆う第１層間絶
縁膜7と、ソース領域14と隣接したフィールド酸化膜6の
上に形成された第１層間絶縁膜7の所定領域上に形成さ
れた白金からなる下部電極8と、下部電極8上に形成され
たPZT(PbZrxTi1-XO3)からなる強誘電体膜9と、強誘電体
膜9の所定領域を露出させるようにして第１層間絶縁膜7
の上に形成された第２層間絶縁膜13と、第１層間絶縁膜
7及び第２層間絶縁膜13の開口部により露出されたソー
ス領域14と第２層間絶縁膜13の開口部により露出された
強誘電体膜9とを連結する金属配線からなる上部電極10
と、露出したドレイン領域5を覆うビットライン(B)とを
具備する。
【０００７】ここで、第１及び第２層間絶縁膜7,13とし
てはBPSG膜が広く用いられる。また、ゲート電極3、ド
レイン領域5及びソース領域14はアクセストランジスタ
(T)を構成し、下部電極8、強誘電体膜9及び上部電極10
はキャパシタ(C)を構成する。
てはBPSG膜が広く用いられる。また、ゲート電極3、ド
レイン領域5及びソース領域14はアクセストランジスタ
(T)を構成し、下部電極8、強誘電体膜9及び上部電極10
はキャパシタ(C)を構成する。
【０００８】一方、下部電極8は、図１のプレートライ
ン(P)の役割を果たし、ゲート電極3は、図１のワードラ
イン(W)の役割を果たす。
ン(P)の役割を果たし、ゲート電極3は、図１のワードラ
イン(W)の役割を果たす。
【０００９】上記のように構成された従来のFRAMセル
は、下部電極8、即ち白金膜が第１層間絶縁膜7、即ちBP
SG膜と直接に接触する。従って、白金膜とBPSG膜との間
の接着力が弱まって白金膜が持ち上げられる現象が発生
するようになる。また、強誘電体膜9と第１層間絶縁膜7
との間に拡散障壁層が存在しないので、強誘電体膜9の
内に含まれた鉛(Pb)又はチタン(Ti)原子が白金膜を通過
して第１層間絶縁膜7に拡散される現象が発生する。よ
って、強誘電体膜の特性が劣化してFRAMのセル特性を低
下させる。
は、下部電極8、即ち白金膜が第１層間絶縁膜7、即ちBP
SG膜と直接に接触する。従って、白金膜とBPSG膜との間
の接着力が弱まって白金膜が持ち上げられる現象が発生
するようになる。また、強誘電体膜9と第１層間絶縁膜7
との間に拡散障壁層が存在しないので、強誘電体膜9の
内に含まれた鉛(Pb)又はチタン(Ti)原子が白金膜を通過
して第１層間絶縁膜7に拡散される現象が発生する。よ
って、強誘電体膜の特性が劣化してFRAMのセル特性を低
下させる。
【００１０】また、ソース領域14及び強誘電体膜9を露
出させるために、第１及び第２層間絶縁膜7,13を蝕刻し
なければならない。この際、図２に示されたように、強
誘電体膜9の上に形成された層間絶縁膜の厚みは、ソー
ス領域14の上に形成された層間絶縁膜のものより薄い。
従って、強誘電体膜9が露出された後にソース領域14を
露出させるために過度な蝕刻がなされる。よって、強誘
電体膜9に蝕刻損傷が生じて強誘電体膜の特性が低下す
る。
出させるために、第１及び第２層間絶縁膜7,13を蝕刻し
なければならない。この際、図２に示されたように、強
誘電体膜9の上に形成された層間絶縁膜の厚みは、ソー
ス領域14の上に形成された層間絶縁膜のものより薄い。
従って、強誘電体膜9が露出された後にソース領域14を
露出させるために過度な蝕刻がなされる。よって、強誘
電体膜9に蝕刻損傷が生じて強誘電体膜の特性が低下す
る。
【発明が解決しようとする課題】本発明は、前記のよう
な問題点を解決するためのものであり、従来の強誘電体
メモリ装置の問題点を解決し、信頼性の高い強誘電体メ
モリ装置を提供することにその目的がある。
な問題点を解決するためのものであり、従来の強誘電体
メモリ装置の問題点を解決し、信頼性の高い強誘電体メ
モリ装置を提供することにその目的がある。
【００１１】また、本発明の他の目的は、前述したよう
な強誘電体メモリ装置を比較的単純化された工程で製造
できる強誘電体メモリ装置の製造方法を提供することで
ある。
な強誘電体メモリ装置を比較的単純化された工程で製造
できる強誘電体メモリ装置の製造方法を提供することで
ある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明による強誘電体メモリ装置は、一本のビットラ
インを共有する一対のセルがマトリックス状に配列され
たセルアレー領域を具備する強誘電体メモリ装置におい
て、前記一対のセルは、半導体基板と、前記半導体基板
の所定領域にバー(bar)状の活性領域を限定する非活性
領域と、前記活性領域を横切り相互平行に配置された一
対のワードラインと、前記一対のワードラインの間の活
性領域に形成されたドレイン領域と、前記ドレイン領域
と隣接した活性領域に形成された一対のソース領域と、
前記それぞれのソース領域と隣接した非活性領域上に形
成された一対の下部電極と、前記それぞれの下部電極の
所定領域上に形成された一対の強誘電体膜パターンと、
前記それぞれの強誘電体膜パターンの所定領域を露出さ
せる一対の上部電極コンタクトと、前記それぞれの上部
電極コンタクトを通して前記それぞれの強誘電体膜パタ
ーンと接触された一対の上部電極と、前記それぞれの上
部電極の所定領域を露出させる一対のプレートラインコ
ンタクトと、前記プレートラインコンタクトを通して前
記それぞれの上部電極と連結された一対のプレートライ
ンと、前記それぞれの下部電極の所定領域を露出させる
一対の第１下部電極配線コンタクトと、前記それぞれの
ソース領域の所定領域を露出させる一対の第２下部電極
配線コンタクトと、前記第１下部電極配線コンタクト及
び前記第２下部電極配線コンタクトを通して相互隣接し
た前記ソース領域と前記下部電極とを相互接続させる一
対の下部電極配線と、前記ドレイン領域の所定領域を露
出させるビットコンタクトと、前記ビットコンタクトを
通して前記ドレイン領域と連結され、前記下部電極配線
と所定の距離を保つように形成されたビットラインとを
含むことを特徴とする。
に本発明による強誘電体メモリ装置は、一本のビットラ
インを共有する一対のセルがマトリックス状に配列され
たセルアレー領域を具備する強誘電体メモリ装置におい
て、前記一対のセルは、半導体基板と、前記半導体基板
の所定領域にバー(bar)状の活性領域を限定する非活性
領域と、前記活性領域を横切り相互平行に配置された一
対のワードラインと、前記一対のワードラインの間の活
性領域に形成されたドレイン領域と、前記ドレイン領域
と隣接した活性領域に形成された一対のソース領域と、
前記それぞれのソース領域と隣接した非活性領域上に形
成された一対の下部電極と、前記それぞれの下部電極の
所定領域上に形成された一対の強誘電体膜パターンと、
前記それぞれの強誘電体膜パターンの所定領域を露出さ
せる一対の上部電極コンタクトと、前記それぞれの上部
電極コンタクトを通して前記それぞれの強誘電体膜パタ
ーンと接触された一対の上部電極と、前記それぞれの上
部電極の所定領域を露出させる一対のプレートラインコ
ンタクトと、前記プレートラインコンタクトを通して前
記それぞれの上部電極と連結された一対のプレートライ
ンと、前記それぞれの下部電極の所定領域を露出させる
一対の第１下部電極配線コンタクトと、前記それぞれの
ソース領域の所定領域を露出させる一対の第２下部電極
配線コンタクトと、前記第１下部電極配線コンタクト及
び前記第２下部電極配線コンタクトを通して相互隣接し
た前記ソース領域と前記下部電極とを相互接続させる一
対の下部電極配線と、前記ドレイン領域の所定領域を露
出させるビットコンタクトと、前記ビットコンタクトを
通して前記ドレイン領域と連結され、前記下部電極配線
と所定の距離を保つように形成されたビットラインとを
含むことを特徴とする。
【００１３】望ましくは、前記プレートラインは前記ワ
ードラインと平行した方向に形成され、前記ビットライ
ンは前記ワードラインと直交する方向に形成される。
ードラインと平行した方向に形成され、前記ビットライ
ンは前記ワードラインと直交する方向に形成される。
【００１４】更に望ましくは、前記半導体基板はP型で
あり、前記ソース領域及び前記ドレイン領域はN型であ
る。
あり、前記ソース領域及び前記ドレイン領域はN型であ
る。
【００１５】更に望ましくは、前記下部電極は、白金
膜、ITO(indium tin oxide)膜、ReO2(rhenium oxide)
膜、RuO2(ruthenium oxide)膜、MoO3(molybdenum oxid
e)膜からなる群より選択された何れか１つからなる。
膜、ITO(indium tin oxide)膜、ReO2(rhenium oxide)
膜、RuO2(ruthenium oxide)膜、MoO3(molybdenum oxid
e)膜からなる群より選択された何れか１つからなる。
【００１６】更に望ましくは、前記下部電極の下に接着
強化層を更に具備する。更に望ましくは、前記接着強化
層はチタン膜からなる。
強化層を更に具備する。更に望ましくは、前記接着強化
層はチタン膜からなる。
【００１７】更に望ましくは、前記強誘電体膜パターン
は、PZT膜及びランタン(La)にてドーピングされたPZT(P
LZT)膜からなる群より選択された何れか１つからなる。
は、PZT膜及びランタン(La)にてドーピングされたPZT(P
LZT)膜からなる群より選択された何れか１つからなる。
【００１８】更に望ましくは、前記上部電極は、白金
膜、ITO(indium tin oxide)膜、ReO2(rhenium oxide)
膜、RuO2(ruthenium oxide)膜、MoO3(molybdenum oxid
e)膜からなる群より選ばれた何れか１つからなる。
膜、ITO(indium tin oxide)膜、ReO2(rhenium oxide)
膜、RuO2(ruthenium oxide)膜、MoO3(molybdenum oxid
e)膜からなる群より選ばれた何れか１つからなる。
【００１９】望ましくは、前記ビットライン及び前記下
部電極配線は第１金属膜から形成される。更に望ましく
は、前記第１金属膜は、W/TiN/Ti膜及びAl/TiN/Ti膜か
らなる群より選ばれた何れか１つからなる。
部電極配線は第１金属膜から形成される。更に望ましく
は、前記第１金属膜は、W/TiN/Ti膜及びAl/TiN/Ti膜か
らなる群より選ばれた何れか１つからなる。
【００２０】望ましくは、前記プレートラインは第２金
属膜から形成される。更に望ましくは、前記第２金属膜
はW/TiN/Ti膜及びAl/TiN/Ti膜からなる。
属膜から形成される。更に望ましくは、前記第２金属膜
はW/TiN/Ti膜及びAl/TiN/Ti膜からなる。
【００２１】前記他の目的を達成するために本発明によ
る強誘電体メモリ装置の製造方法は、半導体基板の所定
領域に活性領域及び非活性領域を限定する素子分離膜を
形成する工程と、前記活性領域上にソース領域、ドレイ
ン領域、ワードラインの役割を果たすゲート電極を具備
するアクセストランジスタを形成する工程と、前記アク
セストランジスタが形成された結果物の全面に第１層間
絶縁膜を形成する工程と、前記ソース領域と隣接した素
子分離膜上の第１層間絶縁膜の所定領域上に下部電極を
形成する工程と、前記下部電極所定領域上に強誘電体膜
パターンを形成する工程と、前記強誘電体膜の形成され
た結果物の全面に前記強誘電体膜の所定領域を露出させ
る上部電極コンタクトホールを有する拡散障壁層パター
ンを形成する工程と、前記露出された強誘電体膜の所定
領域を覆う上部電極を形成する工程と、前記結果物の全
面に第２層間絶縁膜を形成する工程と、前記第２層間絶
縁膜をパタニングして前記下部電極の所定領域を露出さ
せる第１下部電極配線コンタクトホール、前記ソース領
域の所定領域を露出させる第２下部電極配線コンタクト
ホール、前記ドレイン領域の所定領域を露出させるビッ
トコンタクトホールを形成する工程と、前記結果物の全
面に第１金属膜を形成する工程と、前記第１金属膜をパ
タニングして前記第１下部電極配線コンタクトホール及
び前記第２下部電極配線コンタクトホールを通して前記
下部電極と前記ソース領域とを電気的に連結させる下部
電極配線を形成すると同時に前記ビットコンタクトホー
ルを通して前記ドレイン領域と電気的に連結されたビッ
トラインを形成する工程と、前記下部電極配線及び前記
ビットラインが形成された結果物の全面に金属層間絶縁
膜を形成する工程と、前記金属層間絶縁膜及び前記第２
層間絶縁膜をパタニングして前記上部電極を露出させる
プレートラインコンタクトホールを形成する工程と、前
記結果物の全面に第２金属膜を形成する工程と、前記第
２金属膜をパタニングして前記プレートラインコンタク
トホールを通して前記上部電極と電気的に連結されたプ
レートラインを形成する段階を含むことを特徴とする。
る強誘電体メモリ装置の製造方法は、半導体基板の所定
領域に活性領域及び非活性領域を限定する素子分離膜を
形成する工程と、前記活性領域上にソース領域、ドレイ
ン領域、ワードラインの役割を果たすゲート電極を具備
するアクセストランジスタを形成する工程と、前記アク
セストランジスタが形成された結果物の全面に第１層間
絶縁膜を形成する工程と、前記ソース領域と隣接した素
子分離膜上の第１層間絶縁膜の所定領域上に下部電極を
形成する工程と、前記下部電極所定領域上に強誘電体膜
パターンを形成する工程と、前記強誘電体膜の形成され
た結果物の全面に前記強誘電体膜の所定領域を露出させ
る上部電極コンタクトホールを有する拡散障壁層パター
ンを形成する工程と、前記露出された強誘電体膜の所定
領域を覆う上部電極を形成する工程と、前記結果物の全
面に第２層間絶縁膜を形成する工程と、前記第２層間絶
縁膜をパタニングして前記下部電極の所定領域を露出さ
せる第１下部電極配線コンタクトホール、前記ソース領
域の所定領域を露出させる第２下部電極配線コンタクト
ホール、前記ドレイン領域の所定領域を露出させるビッ
トコンタクトホールを形成する工程と、前記結果物の全
面に第１金属膜を形成する工程と、前記第１金属膜をパ
タニングして前記第１下部電極配線コンタクトホール及
び前記第２下部電極配線コンタクトホールを通して前記
下部電極と前記ソース領域とを電気的に連結させる下部
電極配線を形成すると同時に前記ビットコンタクトホー
ルを通して前記ドレイン領域と電気的に連結されたビッ
トラインを形成する工程と、前記下部電極配線及び前記
ビットラインが形成された結果物の全面に金属層間絶縁
膜を形成する工程と、前記金属層間絶縁膜及び前記第２
層間絶縁膜をパタニングして前記上部電極を露出させる
プレートラインコンタクトホールを形成する工程と、前
記結果物の全面に第２金属膜を形成する工程と、前記第
２金属膜をパタニングして前記プレートラインコンタク
トホールを通して前記上部電極と電気的に連結されたプ
レートラインを形成する段階を含むことを特徴とする。
【００２２】望ましくは、前記下部電極は、白金膜、IT
O(indium tin oxide)膜、ReO2(rhenium oxide)膜、RuO2
(ruthenium oxide)膜、MoO3(molybdenum oxide)膜から
なる群より選択された何れか１つからなる。
O(indium tin oxide)膜、ReO2(rhenium oxide)膜、RuO2
(ruthenium oxide)膜、MoO3(molybdenum oxide)膜から
なる群より選択された何れか１つからなる。
【００２３】更に望ましくは、前記第１層間絶縁膜を形
成する工程の後に、第１層間絶縁膜上に前記下部電極と
前記第１層間絶縁膜との接着を強化するための接着強化
層を形成する工程を更に具備する。更に望ましくは、前
記接着強化層はチタン膜からなる。
成する工程の後に、第１層間絶縁膜上に前記下部電極と
前記第１層間絶縁膜との接着を強化するための接着強化
層を形成する工程を更に具備する。更に望ましくは、前
記接着強化層はチタン膜からなる。
【００２４】更に望ましくは、前記強誘電体膜パターン
は、PZT膜及びランタン(La)にてドーピングされたPZT(P
LZT)膜からなる群より選択された何れか１つからなる。
は、PZT膜及びランタン(La)にてドーピングされたPZT(P
LZT)膜からなる群より選択された何れか１つからなる。
【００２５】望ましくは、前記第２層間絶縁膜は、順次
に形成された拡散障壁層及びCVD酸化膜からなる。
に形成された拡散障壁層及びCVD酸化膜からなる。
【００２６】更に望ましくは、前記拡散障壁層パターン
はチタン酸化膜(TiO2)であり、前記第１金属膜はW/TiN/
Ti膜及びAl/TiN/Ti膜からなる群より選ばれた何れか１
つから形成され、前記第２金属膜はW/TiN/Ti膜及びAl/T
iN/Ti膜からなる群より選ばれた何れか１つから形成さ
れる。
はチタン酸化膜(TiO2)であり、前記第１金属膜はW/TiN/
Ti膜及びAl/TiN/Ti膜からなる群より選ばれた何れか１
つから形成され、前記第２金属膜はW/TiN/Ti膜及びAl/T
iN/Ti膜からなる群より選ばれた何れか１つから形成さ
れる。
【００２７】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。
発明の好適な実施の形態を説明する。
【００２８】図３は、本発明の好適な実施の形態に係る
強誘電体メモリ装置のセルアレイ領域の一部、即ち一対
のセルを示すレイアウト図である。この実施の形態に係
る強誘電体メモリ装置のセルアレイ領域は、図３に示す
一対のセルがマトリックス状に繰り返して配列された構
造を有する。
強誘電体メモリ装置のセルアレイ領域の一部、即ち一対
のセルを示すレイアウト図である。この実施の形態に係
る強誘電体メモリ装置のセルアレイ領域は、図３に示す
一対のセルがマトリックス状に繰り返して配列された構
造を有する。
【００２９】図３に示すように、この実施の形態に係る
強誘電体メモリ装置の一対のセルは、P型半導体基板の
所定領域に非活性領域を構成する素子分離膜を形成する
ことにより限定されるバー（ｂａｒ）状の活性領域(A)
と、活性領域(A)を横切って相互に平行に配置された一
対のワードライン105と、一対のワードライン105により
分割された３つの活性領域のうち一対のワードライン10
5の間の活性領域に形成されたドレイン領域と、該ドレ
イン領域と隣接した活性領域に形成された一対のソース
領域とを含む。ここで、ワードライン105はゲート電極
の役割を果たし、前記ドレイン領域及びソース領域はN
型の不純物にてドーピングされる。また、一対のワード
ライン105、前記一対のソース領域及び前記ドレイン領
域は直列で連結された２つのアクセストランジスタを構
成し、この２つのアクセストランジスタは前記ドレイン
領域を共有する。
強誘電体メモリ装置の一対のセルは、P型半導体基板の
所定領域に非活性領域を構成する素子分離膜を形成する
ことにより限定されるバー（ｂａｒ）状の活性領域(A)
と、活性領域(A)を横切って相互に平行に配置された一
対のワードライン105と、一対のワードライン105により
分割された３つの活性領域のうち一対のワードライン10
5の間の活性領域に形成されたドレイン領域と、該ドレ
イン領域と隣接した活性領域に形成された一対のソース
領域とを含む。ここで、ワードライン105はゲート電極
の役割を果たし、前記ドレイン領域及びソース領域はN
型の不純物にてドーピングされる。また、一対のワード
ライン105、前記一対のソース領域及び前記ドレイン領
域は直列で連結された２つのアクセストランジスタを構
成し、この２つのアクセストランジスタは前記ドレイン
領域を共有する。
【００３０】さらに、この実施の形態に係る強誘電体メ
モリ装置の一対のセルは、前記の各ソース領域と隣接し
た非活性領域上に形成された一対の下部電極118と、各
下部電極118の所定領域上に形成された一対の強誘電体
膜パターン120と、強誘電体膜パターン120の所定領域を
露出させるための一対の上部電極コンタクト124Aと、各
上部電極コンタクト124Aを通して対応する強誘電体膜パ
ターン120と接触するように各上部電極コンタクト124A
を覆う一対の上部電極124と、各上部電極124の所定領域
を露出させるための一対のプレートラインコンタクト17
0Aと、各プレートラインコンタクト170Aを通して対応す
る上部電極124と連結されるように各プレートラインコ
ンタクト170Aを覆いながらワードライン105と平行して
配置された一対のプレートライン170と、各下部電極118
の所定領域を露出させるための一対の第１下部電極配線
コンタクト140Aと、前記の各ソース領域の所定領域を露
出させるための一対の第２下部電極配線コンタクト140B
と、第１下部電極配線コンタクト140A及び第２下部電極
配線コンタクト140Bを通して、隣接したソース領域と下
部電極とを連結するための一対の下部電極配線140と、
前記ドレイン領域の所定領域を露出させるためのビット
コンタクト150Aと、ビットコンタクト150Aを通して前記
ドレイン領域と連結されるように各ビットコンタクト15
0Aを覆いながらワードライン105と直交方向に配置され
たビットライン150とを含む。
モリ装置の一対のセルは、前記の各ソース領域と隣接し
た非活性領域上に形成された一対の下部電極118と、各
下部電極118の所定領域上に形成された一対の強誘電体
膜パターン120と、強誘電体膜パターン120の所定領域を
露出させるための一対の上部電極コンタクト124Aと、各
上部電極コンタクト124Aを通して対応する強誘電体膜パ
ターン120と接触するように各上部電極コンタクト124A
を覆う一対の上部電極124と、各上部電極124の所定領域
を露出させるための一対のプレートラインコンタクト17
0Aと、各プレートラインコンタクト170Aを通して対応す
る上部電極124と連結されるように各プレートラインコ
ンタクト170Aを覆いながらワードライン105と平行して
配置された一対のプレートライン170と、各下部電極118
の所定領域を露出させるための一対の第１下部電極配線
コンタクト140Aと、前記の各ソース領域の所定領域を露
出させるための一対の第２下部電極配線コンタクト140B
と、第１下部電極配線コンタクト140A及び第２下部電極
配線コンタクト140Bを通して、隣接したソース領域と下
部電極とを連結するための一対の下部電極配線140と、
前記ドレイン領域の所定領域を露出させるためのビット
コンタクト150Aと、ビットコンタクト150Aを通して前記
ドレイン領域と連結されるように各ビットコンタクト15
0Aを覆いながらワードライン105と直交方向に配置され
たビットライン150とを含む。
【００３１】図４は、図３のレイアウト図に基づいて作
成されたマスクを用いて製造された強誘電体メモリ装置
のセル断面図であり、図３の４−４’線に対応する断面
図である。
成されたマスクを用いて製造された強誘電体メモリ装置
のセル断面図であり、図３の４−４’線に対応する断面
図である。
【００３２】図４に示すように、この実施の形態に係る
強誘電体メモリ装置の一対のセルは、P型半導体基板101
の所定領域に素子分離膜102を形成することにより限定
された活性領域及び非活性領域と、前記活性領域上に形
成されたゲート絶縁膜と、前記ゲート絶縁膜の所定領域
を横切る方向に、平行に形成された一対のワードライン
105と、一対のワードライン105の間の活性領域にN型の
不純物をドーピングさせて形成されたドレイン領域104
と、ドレイン領域104と隣接した活性領域にN型の不純物
をドーピングさせて形成された一対のソース領域103と
を含む。ここで、一対のワードライン105、ドレイン領
域104及び一対のソース領域103は、直列に連結された一
対のアクセストランジスタを構成し、これらの２つのア
クセストランジスタはドレイン領域104を共有する。
強誘電体メモリ装置の一対のセルは、P型半導体基板101
の所定領域に素子分離膜102を形成することにより限定
された活性領域及び非活性領域と、前記活性領域上に形
成されたゲート絶縁膜と、前記ゲート絶縁膜の所定領域
を横切る方向に、平行に形成された一対のワードライン
105と、一対のワードライン105の間の活性領域にN型の
不純物をドーピングさせて形成されたドレイン領域104
と、ドレイン領域104と隣接した活性領域にN型の不純物
をドーピングさせて形成された一対のソース領域103と
を含む。ここで、一対のワードライン105、ドレイン領
域104及び一対のソース領域103は、直列に連結された一
対のアクセストランジスタを構成し、これらの２つのア
クセストランジスタはドレイン領域104を共有する。
【００３３】また、この実施の形態に係る強誘電体メモ
リ装置の一対のセルは、前記一対のアクセストランジス
タ及び素子分離膜102上にドレイン領域104の所定領域及
び各ソース領域103の所定領域を露出させる開口部を有
する第１層間絶縁膜110と、各ソース領域103と隣接した
素子分離膜102の所定領域上に形成された下部電極118
と、下部電極118の所定領域上に形成された強誘電体膜
パターン120と、第１層間絶縁膜110、下部電極118、強
誘電体膜パターン120上に強誘電体膜パターン120の所定
領域及び下部電極118の所定領域を露出させる開口部を
有する第１拡散障壁層122と、露出した強誘電体膜パタ
ーン120上に形成された上部電極124と、第１拡散障壁層
122及び上部電極124の上に、該上部電極124の所定領域
を露出させる開口部を有する第２拡散障壁層126と、第
２拡散障壁層122の上に形成された第２層間絶縁膜130と
を含む。ここで、下部電極118、強誘電体膜パターン120
及び上部電極124は強誘電体キャパシタを構成する。ま
た、下部電極118は、例えば白金膜、ITO(indium tin ox
ide)膜、ReO2(rhenium oxide)膜、RuO2(ruthenium oxid
e)膜、MoO3(molybdenum oxide)膜からなる群より選択さ
れた何れか１つからなる。また、下部電極118と第１層
間絶縁膜110との間に接着強化層116、例えばチタン膜を
介在させることにより下部電極118と第１層間絶縁膜110
の接着力を向上させることができる。また、強誘電体膜
パターン120はPZT膜又はPLZT膜で形成することが望まし
く、上部電極124は下部電極118と同一の物質膜で形成す
ることが望ましい。また、第１及び第２拡散障壁層122,
126は、強誘電体膜パターン120内に含まれた鉛(Pb)又は
チタン(Ti)が外部に拡散される現象を防止するために、
それぞれ400Å乃至600Å、200Å乃至300Åのチタン酸化
膜(TiO2)で形成することが望ましい。
リ装置の一対のセルは、前記一対のアクセストランジス
タ及び素子分離膜102上にドレイン領域104の所定領域及
び各ソース領域103の所定領域を露出させる開口部を有
する第１層間絶縁膜110と、各ソース領域103と隣接した
素子分離膜102の所定領域上に形成された下部電極118
と、下部電極118の所定領域上に形成された強誘電体膜
パターン120と、第１層間絶縁膜110、下部電極118、強
誘電体膜パターン120上に強誘電体膜パターン120の所定
領域及び下部電極118の所定領域を露出させる開口部を
有する第１拡散障壁層122と、露出した強誘電体膜パタ
ーン120上に形成された上部電極124と、第１拡散障壁層
122及び上部電極124の上に、該上部電極124の所定領域
を露出させる開口部を有する第２拡散障壁層126と、第
２拡散障壁層122の上に形成された第２層間絶縁膜130と
を含む。ここで、下部電極118、強誘電体膜パターン120
及び上部電極124は強誘電体キャパシタを構成する。ま
た、下部電極118は、例えば白金膜、ITO(indium tin ox
ide)膜、ReO2(rhenium oxide)膜、RuO2(ruthenium oxid
e)膜、MoO3(molybdenum oxide)膜からなる群より選択さ
れた何れか１つからなる。また、下部電極118と第１層
間絶縁膜110との間に接着強化層116、例えばチタン膜を
介在させることにより下部電極118と第１層間絶縁膜110
の接着力を向上させることができる。また、強誘電体膜
パターン120はPZT膜又はPLZT膜で形成することが望まし
く、上部電極124は下部電極118と同一の物質膜で形成す
ることが望ましい。また、第１及び第２拡散障壁層122,
126は、強誘電体膜パターン120内に含まれた鉛(Pb)又は
チタン(Ti)が外部に拡散される現象を防止するために、
それぞれ400Å乃至600Å、200Å乃至300Åのチタン酸化
膜(TiO2)で形成することが望ましい。
【００３４】さらに、この実施の形態に係る一対のセル
は、各ソース領域103とそれに対応する下部電極118を連
結するために第１金属膜、例えばW/TiN/Ti膜又はAl/TiN
/Ti膜で形成された一対の下部電極配線140と、露出した
ドレイン領域104と接触するように前記第１金属膜と同
一の物質膜で形成されたビットライン150と、前記第１
金属膜で形成されたビットライン150及び一対の下部電
極配線140並びに第２層間絶縁膜130の上に形成された金
属層間絶縁膜160と、露出した各上部電極124と接触する
一対のプレートライン170とを具備する。ここで、プレ
ートライン170は第２金属膜で形成され、この第２金属
膜は前記第１金属膜と同一の物質膜で形成されることが
望ましい。
は、各ソース領域103とそれに対応する下部電極118を連
結するために第１金属膜、例えばW/TiN/Ti膜又はAl/TiN
/Ti膜で形成された一対の下部電極配線140と、露出した
ドレイン領域104と接触するように前記第１金属膜と同
一の物質膜で形成されたビットライン150と、前記第１
金属膜で形成されたビットライン150及び一対の下部電
極配線140並びに第２層間絶縁膜130の上に形成された金
属層間絶縁膜160と、露出した各上部電極124と接触する
一対のプレートライン170とを具備する。ここで、プレ
ートライン170は第２金属膜で形成され、この第２金属
膜は前記第１金属膜と同一の物質膜で形成されることが
望ましい。
【００３５】前述したように、この実施の形態に係る強
誘電体メモリ装置のセルは、１つのセル毎に１つの下部
電極が個別に形成されており、これにより下部電極が持
ち上げられる現象を抑制されている。その上、下部電極
の下に接着強化層を更に具備することにより、下部電極
と第１層間絶縁膜との接着力を一層向上させることがで
きる。また、強誘電体膜パターンと第２層間絶縁膜との
間に拡散障壁層が挟まれ、これにより強誘電体膜パター
ン内の鉛(Pb)又はチタン(Ti)が外部に拡散される現象を
抑制されるため、強誘電体膜パターンの特性が低下する
ことを防止することができる。
誘電体メモリ装置のセルは、１つのセル毎に１つの下部
電極が個別に形成されており、これにより下部電極が持
ち上げられる現象を抑制されている。その上、下部電極
の下に接着強化層を更に具備することにより、下部電極
と第１層間絶縁膜との接着力を一層向上させることがで
きる。また、強誘電体膜パターンと第２層間絶縁膜との
間に拡散障壁層が挟まれ、これにより強誘電体膜パター
ン内の鉛(Pb)又はチタン(Ti)が外部に拡散される現象を
抑制されるため、強誘電体膜パターンの特性が低下する
ことを防止することができる。
【００３６】図５乃至図１０は、図４に示した強誘電体
メモリ装置のセルを製造する方法を説明するための断面
図である。
メモリ装置のセルを製造する方法を説明するための断面
図である。
【００３７】図５に示す工程では、通常のCMOS形成工程
を用いて、素子分離用の絶縁膜102により活性領域と非
活性領域が限定された半導体基板101上にゲート電極の
役割を果たすワードライン105を形成し、N型のソース領
域103及びドレイン領域104を形成する。
を用いて、素子分離用の絶縁膜102により活性領域と非
活性領域が限定された半導体基板101上にゲート電極の
役割を果たすワードライン105を形成し、N型のソース領
域103及びドレイン領域104を形成する。
【００３８】図６に示す工程では、先ず、上記の結果物
の全面にCVD(Chemical Vapor Deposition)法によりBPSG
等から構成される酸化膜を蒸着し、これをリフローして
第１層間絶縁膜110を形成する。その後、第１層間絶縁
膜110上の所定の領域に接着強化層、例えばTi膜と、強
誘電体キャパシタの下部電極を形成するための導電物質
層、例えば白金膜と、強誘電体膜、例えばPZT膜とを順
次に積層した後、上部から順にパタニングして強誘電体
膜パターン120、下部電極118及び接着強化層116を形成
する。この際、接着強化層116は下部電極118と第１層間
絶縁膜110との接着力を強化するために形成するもので
あり、必要に応じて省略することができる。この実施の
形態では、接着強化層116は、第１層間絶縁膜110の上に
Tiをスパッタリング法にて数百Å、例えば約300Åの厚
みで蒸着する工程を経て形成される。また、下部電極11
8は、スパッタリング方法にて金属又は導電性酸化物を
約2700Åの厚みで蒸着する工程を経て形成される。下部
電極118は、例えば白金、ITO(indium tin oxide)、ReO2
(rhenium oxide)、RuO2(ruthenium oxide)、MoO3(molyb
denum oxide)からなる群より選択された何れか一つの物
質を用いて形成することができる。なお、強誘電体膜パ
ターン120は、例えばゾル-ゲル(Sol-Gel)法、スパッタ
リング法、又はCVD法により蒸着されたPZT(PbZrxTi1-XO
3)膜又はPLZT(LaにてドーピングされたPZT)膜で形成す
ることができる。
の全面にCVD(Chemical Vapor Deposition)法によりBPSG
等から構成される酸化膜を蒸着し、これをリフローして
第１層間絶縁膜110を形成する。その後、第１層間絶縁
膜110上の所定の領域に接着強化層、例えばTi膜と、強
誘電体キャパシタの下部電極を形成するための導電物質
層、例えば白金膜と、強誘電体膜、例えばPZT膜とを順
次に積層した後、上部から順にパタニングして強誘電体
膜パターン120、下部電極118及び接着強化層116を形成
する。この際、接着強化層116は下部電極118と第１層間
絶縁膜110との接着力を強化するために形成するもので
あり、必要に応じて省略することができる。この実施の
形態では、接着強化層116は、第１層間絶縁膜110の上に
Tiをスパッタリング法にて数百Å、例えば約300Åの厚
みで蒸着する工程を経て形成される。また、下部電極11
8は、スパッタリング方法にて金属又は導電性酸化物を
約2700Åの厚みで蒸着する工程を経て形成される。下部
電極118は、例えば白金、ITO(indium tin oxide)、ReO2
(rhenium oxide)、RuO2(ruthenium oxide)、MoO3(molyb
denum oxide)からなる群より選択された何れか一つの物
質を用いて形成することができる。なお、強誘電体膜パ
ターン120は、例えばゾル-ゲル(Sol-Gel)法、スパッタ
リング法、又はCVD法により蒸着されたPZT(PbZrxTi1-XO
3)膜又はPLZT(LaにてドーピングされたPZT)膜で形成す
ることができる。
【００３９】図７に示す工程では、先ず、上記の結果物
の全面に拡散障壁層、例えばTiO2膜をスパッタリング法
にて数百Å、例えば500Åの厚みで形成した後に、強誘
電体膜パターン120の一部を露出させるコンタクトホー
ル124Aを形成して、これによりコンタクトホール124Aを
備えた第１拡散障壁層122を形成する。第１拡散障壁層1
22は、強誘電体膜パターン120を構成する強誘電物質の
成分が層間絶縁膜に拡散されることを防止する役割だけ
でなく、強誘電体膜パターン120と後続工程で形成され
る上部電極との接着力を強化する役割を果たす。
の全面に拡散障壁層、例えばTiO2膜をスパッタリング法
にて数百Å、例えば500Åの厚みで形成した後に、強誘
電体膜パターン120の一部を露出させるコンタクトホー
ル124Aを形成して、これによりコンタクトホール124Aを
備えた第１拡散障壁層122を形成する。第１拡散障壁層1
22は、強誘電体膜パターン120を構成する強誘電物質の
成分が層間絶縁膜に拡散されることを防止する役割だけ
でなく、強誘電体膜パターン120と後続工程で形成され
る上部電極との接着力を強化する役割を果たす。
【００４０】ここで、第１拡散障壁層122を、下部電極1
18及び強誘電体膜パターン120の形成された領域のみを
覆うようにパタニングすることもできる。このような場
合には、第１拡散障壁層122が漏れ電流の経路になる可
能性を無くすことができる。
18及び強誘電体膜パターン120の形成された領域のみを
覆うようにパタニングすることもできる。このような場
合には、第１拡散障壁層122が漏れ電流の経路になる可
能性を無くすことができる。
【００４１】その後、下部電極118の形成時と同様に、
第１拡散障壁層122の形成された結果物上に上部電極形
成用の導電物質膜をスパッタリング法にて蒸着した後
に、これをパタニングして上部電極124を形成する。こ
こで、上部電極124は、下部電極118と同様に、例えば白
金、ITO(indium tin oxide)、ReO2(rhenium oxide)、Ru
O2(ruthenium oxide)、MoO3(molybdenum oxide)からな
る群より選択された何れか一つの物質を用いて形成する
ことができる。
第１拡散障壁層122の形成された結果物上に上部電極形
成用の導電物質膜をスパッタリング法にて蒸着した後
に、これをパタニングして上部電極124を形成する。こ
こで、上部電極124は、下部電極118と同様に、例えば白
金、ITO(indium tin oxide)、ReO2(rhenium oxide)、Ru
O2(ruthenium oxide)、MoO3(molybdenum oxide)からな
る群より選択された何れか一つの物質を用いて形成する
ことができる。
【００４２】図８に示す工程では、先ず、上部電極124
の形成された結果物の全面に拡散障壁層、例えばTiO2膜
をスパッタリング法にて数百Å、例えば250Åの厚みで
形成して第２拡散障壁層126を形成する。この第２拡散
障壁層126の役割は、前述した第１拡散障壁層122の役割
と同一であり、場合により省略することができる。ま
た、第１拡散障壁層122と同様に、第２拡散障壁層126も
下部電極118、強誘電体膜パターン120及び上部電極124
の形成された領域のみを覆うようにパタニングすること
もできる。その後、第２拡散障壁層126の形成された結
果物の全面にCVDによりBPSG等からなる酸化膜を蒸着
し、これをリフローして第２層間絶縁膜130を形成す
る。
の形成された結果物の全面に拡散障壁層、例えばTiO2膜
をスパッタリング法にて数百Å、例えば250Åの厚みで
形成して第２拡散障壁層126を形成する。この第２拡散
障壁層126の役割は、前述した第１拡散障壁層122の役割
と同一であり、場合により省略することができる。ま
た、第１拡散障壁層122と同様に、第２拡散障壁層126も
下部電極118、強誘電体膜パターン120及び上部電極124
の形成された領域のみを覆うようにパタニングすること
もできる。その後、第２拡散障壁層126の形成された結
果物の全面にCVDによりBPSG等からなる酸化膜を蒸着
し、これをリフローして第２層間絶縁膜130を形成す
る。
【００４３】図９は、ビットライン150と下部電極配線1
40の形成工程を示す図である。この工程では、先ず、第
２層間絶縁膜130をパタニングして下部電極118の上面の
一部露させる第１下部電極配線コンタクトホール140A
と、ソース領域103の一部を露出させる第２下部電極配
線コンタクトホール140Bと、ドレイン領域104の一部を
露出させるビットコンタクトホール150Aを同時に形成す
る。その後、第１及び第２下部電極配線コンタクトホー
ル140A,140Bとビットコンタクトホール150Aが埋め込ま
れるように第１金属膜を形成した後に、これをパタニン
グして下部電極118とソース領域103を電気的に連結させ
る下部電極配線140と、ビットライン150を同時に形成す
る。この第１金属膜としては、例えばスパッタリング法
により形成されたW/TiN/Ti膜又はAl/TiN/Ti膜を用いる
ことができる。
40の形成工程を示す図である。この工程では、先ず、第
２層間絶縁膜130をパタニングして下部電極118の上面の
一部露させる第１下部電極配線コンタクトホール140A
と、ソース領域103の一部を露出させる第２下部電極配
線コンタクトホール140Bと、ドレイン領域104の一部を
露出させるビットコンタクトホール150Aを同時に形成す
る。その後、第１及び第２下部電極配線コンタクトホー
ル140A,140Bとビットコンタクトホール150Aが埋め込ま
れるように第１金属膜を形成した後に、これをパタニン
グして下部電極118とソース領域103を電気的に連結させ
る下部電極配線140と、ビットライン150を同時に形成す
る。この第１金属膜としては、例えばスパッタリング法
により形成されたW/TiN/Ti膜又はAl/TiN/Ti膜を用いる
ことができる。
【００４４】図１０は、プレートライン170の形成工程
を示す図である。この工程では、先ず、下部電極配線14
0とビットライン150が形成された結果物の全面に、再び
CVD法により酸化膜を、例えば約8000〜10000Åの厚みで
蒸着して金属層間絶縁膜160を形成する。次に、金属層
間絶縁膜160、第２層間絶縁膜130及び第２拡散障壁層12
6をパタニングして上部電極124の一部を露出させるプレ
ートラインコンタクトホール170Aを形成する。次いで、
このプレートラインコンタクトホール170Aの形成された
結果物の全面に、プレートラインコンタクトホール170A
が埋め込まれるように第２金属膜を形成した後に、これ
をパタニングしてキャパシタのプレートライン170を形
成する。第２金属膜としては、第１金属膜と同様に、例
えばスパッタリング法により形成されたW/TiN/Ti膜又は
Al/TiN/Ti膜を用いることができる。
を示す図である。この工程では、先ず、下部電極配線14
0とビットライン150が形成された結果物の全面に、再び
CVD法により酸化膜を、例えば約8000〜10000Åの厚みで
蒸着して金属層間絶縁膜160を形成する。次に、金属層
間絶縁膜160、第２層間絶縁膜130及び第２拡散障壁層12
6をパタニングして上部電極124の一部を露出させるプレ
ートラインコンタクトホール170Aを形成する。次いで、
このプレートラインコンタクトホール170Aの形成された
結果物の全面に、プレートラインコンタクトホール170A
が埋め込まれるように第２金属膜を形成した後に、これ
をパタニングしてキャパシタのプレートライン170を形
成する。第２金属膜としては、第１金属膜と同様に、例
えばスパッタリング法により形成されたW/TiN/Ti膜又は
Al/TiN/Ti膜を用いることができる。
【００４５】本発明の好適な実施の形態に係る強誘電体
メモリ装置の製造方法に拠れば、キャパシタの上部電極
とプレートラインとを連結し、キャパシタの下部電極と
半導体基板のソース領域とを連結する下部電極配線をビ
ットラインと同時に形成することにより工程を単純化す
ることができる。
メモリ装置の製造方法に拠れば、キャパシタの上部電極
とプレートラインとを連結し、キャパシタの下部電極と
半導体基板のソース領域とを連結する下部電極配線をビ
ットラインと同時に形成することにより工程を単純化す
ることができる。
【００４６】また、本発明の好適な実施の形態に係る強
誘電体メモリ装置に拠れば、強誘電体キャパシタの下部
電極と第１層間絶縁膜との間に接着強化層を形成し、強
誘電体キャパシタの強誘電体膜パターンと上部電極との
間に拡散障壁層を形成することができるので、キャパシ
タの電極と層間絶縁膜との間又は強誘電体膜パターンと
電極との間の接着力が向上される上に、強誘電体膜パタ
ーンを構成する物質が層間絶縁膜に拡散される現象を防
止することができる。従って、半導体装置の信頼性が向
上される。
誘電体メモリ装置に拠れば、強誘電体キャパシタの下部
電極と第１層間絶縁膜との間に接着強化層を形成し、強
誘電体キャパシタの強誘電体膜パターンと上部電極との
間に拡散障壁層を形成することができるので、キャパシ
タの電極と層間絶縁膜との間又は強誘電体膜パターンと
電極との間の接着力が向上される上に、強誘電体膜パタ
ーンを構成する物質が層間絶縁膜に拡散される現象を防
止することができる。従って、半導体装置の信頼性が向
上される。
【００４７】本発明は、上記の特定の実施の形態に限定
されず、本発明の技術的思想の範囲内で様々な変形が可
能である。
されず、本発明の技術的思想の範囲内で様々な変形が可
能である。
【００４８】
【発明の効果】本発明に拠れば、強誘電体メモリ装置の
信頼性を高めることができる。
信頼性を高めることができる。
【００４９】また、本発明に拠れば、信頼性の高い強誘
電体メモリ装置を比較的な単純な工程で製造することが
できる。
電体メモリ装置を比較的な単純な工程で製造することが
できる。
【００５０】
【図１】従来の技術及び本発明の好適な実施の形態の双
方に関して適用される一般的な強誘電体メモリ装置の単
位セルに対する等価回路図である。
方に関して適用される一般的な強誘電体メモリ装置の単
位セルに対する等価回路図である。
【図２】従来の技術による強誘電体メモリ装置のセル構
造を示す断面図である。
造を示す断面図である。
【図３】本発明の好適な実施の形態に係る強誘電体メモ
リ装置のセルアレイ領域の一部に関するセルレイアウト
図である。
リ装置のセルアレイ領域の一部に関するセルレイアウト
図である。
【図４】図３の４−４’線に対応する断面図である。
【図５】本発明の好適な実施の形態に係る強誘電体メモ
リ装置を製造する方法を説明するための断面図である。
リ装置を製造する方法を説明するための断面図である。
【図６】本発明の好適な実施の形態に係る強誘電体メモ
リ装置を製造する方法を説明するための断面図である。
リ装置を製造する方法を説明するための断面図である。
【図７】本発明の好適な実施の形態に係る強誘電体メモ
リ装置を製造する方法を説明するための断面図である。
リ装置を製造する方法を説明するための断面図である。
【図８】本発明の好適な実施の形態に係る強誘電体メモ
リ装置を製造する方法を説明するための断面図である。
リ装置を製造する方法を説明するための断面図である。
【図９】本発明の好適な実施の形態に係る強誘電体メモ
リ装置を製造する方法を説明するための断面図である。
リ装置を製造する方法を説明するための断面図である。
【図１０】本発明の好適な実施の形態に係る強誘電体メ
モリ装置を製造する方法を説明するための断面図であ
る。
モリ装置を製造する方法を説明するための断面図であ
る。
１ 半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ５ ドレイン領域 ６ フィールド酸化膜 ７ 第１層間絶縁膜 ８ 下部電極 ９ 強誘電体膜 １０ 上部電極 １３ 第２層間絶縁膜 １４ ソース領域 Ｃ キャパシタ Ｂ ビットライン Ｗ ワードライン Ｔ アクセストランジスタ Ｄ ドレイン領域 Ｓ ソース領域 Ｇ ゲート電極 Ｐ プレートライン １０１ 半導体基板 １０２ 絶縁膜 １０３ ソース領域 １０４ ドレイン領域 １０５ ワードライン １１０ 第１層間絶縁膜 １１６ 接着強化層 １１８ 下部電極 １２０ 強誘電体膜パターン １２２ 第１拡散障壁層 １２４ 上部電極 １２４Ａ 上部電極コンタクト １２６ 第２拡散障壁層 １３０ 第２層間絶縁膜 １４０ 下部電極配線 １４０Ａ 第１下部電極配線コンタクトホール １４０Ｂ 第２下部電極配線コンタクトホール1 １５０ ビットライン １５０Ａ ビットコンタクトホール １６０ 金属層間絶縁膜 １７０ プレートライン １７０Ａ プレートラインコンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (25)
- 【請求項１】 １本のビットラインを共有する一対のセ
ルがマトリックス状に配列されたセルアレイ領域を具備
する強誘電体メモリ装置において、前記一対のセルは半
導体基板と、 前記半導体基板の所定領域にバー状の活性領域を限定す
る非活性領域と、 前記活性領域を横切って平行に配置された一対のワード
ラインと、 前記一対のワードラインの間の活性領域に形成されたド
レイン領域と、 前記ドレイン領域と隣接した活性領域に形成された一対
のソース領域と、 前記の各ソース領域と隣接した非活性領域上に形成され
た一対の下部電極と、 前記の各下部電極の所定領域上に形成された一対の強誘
電体膜パターンと、 前記の各強誘電体膜パターンの所定領域を露出させる一
対の上部電極コンタクトと、 前記の各上部電極コンタクトを通して前記の各強誘電体
膜パターンと接触された一対の上部電極と、 前記の各上部電極の所定領域を露出させる一対のプレー
トラインコンタクトと、 前記プレートラインコンタクトを通して前記の各上部電
極と連結された一対のプレートラインと、 前記の各下部電極の所定領域を露出させる一対の第１下
部電極配線コンタクトと、 前記の各ソース領域の所定領域を露出させる一対の第２
下部電極配線コンタクトと、 前記第１下部電極配線コンタクト及び前記第２下部電極
配線コンタクトを通して、隣接した前記ソース領域と前
記下部電極とを接続する一対の下部電極配線と、 前記ドレイン領域の所定領域を露出させるビットコンタ
クトと、 前記ビットコンタクトを通して前記ドレイン領域と連結
され、前記下部電極配線と所定の距離を保つように形成
されたビットラインとを含むことを特徴とする強誘電体
メモリ装置。 - 【請求項２】 前記プレートラインは前記ワードライン
と平行した方向に形成されることを特徴とする請求項１
に記載の強誘電体メモリ装置。 - 【請求項３】 前記ビットラインは前記ワードラインと
直交する方向に形成されることを特徴とする請求項１に
記載の強誘電体メモリ装置。 - 【請求項４】 前記半導体基板はP型であることを特徴と
する請求項１に記載の強誘電体メモリ装置。 - 【請求項５】 前記ソース領域及び前記ドレイン領域はN
型であることを特徴とする請求項１に記載の強誘電体メ
モリ装置。 - 【請求項６】 前記下部電極は、白金膜、ITO(indium ti
n oxide)膜、ReO2(rhenium oxide)膜、RuO2(ruthenium
oxide)膜、MoO3(molybdenum oxide)膜からなる群より選
択された何れか１つからなることを特徴とする請求項１
に記載の強誘電体メモリ装置。 - 【請求項７】 前記下部電極の下に接着強化層を更に具
備することを特徴とする請求項６に記載の強誘電体メモ
リ装置。 - 【請求項８】 前記接着強化層はチタン膜からなること
を特徴とする請求項７に記載の強誘電体メモリ装置。 - 【請求項９】 前記強誘電体膜パターンは、PZT膜及びラ
ンタン(La)にてドーピングされたPZT(PLZT)膜からなる
群より選択された何れか１つからなることを特徴とする
請求項１に記載の強誘電体メモリ装置。 - 【請求項１０】 前記上部電極は、白金膜、ITO(indium
tin oxide)膜、ReO2(rhenium oxide)膜、RuO2(rutheniu
m oxide)膜、MoO3(molybdenum oxide)膜からなる群より
選ばれた何れか１つからなることを特徴とする請求項１
に記載の強誘電体メモリ装置。 - 【請求項１１】 前記ビットライン及び前記下部電極配
線は第１金属膜から形成されることを特徴とする請求項
１に記載の強誘電体メモリ装置。 - 【請求項１２】 前記第１金属膜は、W/TiN/Ti膜及びAl/
TiN/Ti膜からなる群より選ばれた何れか１つからなるこ
とを特徴とする請求項１１に記載の強誘電体メモリ装
置。 - 【請求項１３】 前記プレートラインは第２金属膜から
形成することを特徴とする請求項１に記載の強誘電体メ
モリ装置。 - 【請求項１４】 前記第２金属膜は、W/TiN/Ti膜及びAl/
TiN/Ti膜からなる群より選ばれた何れか１つからなるこ
とを特徴とする請求項１３に記載の強誘電体メモリ装
置。 - 【請求項１５】 半導体基板の所定領域に活性領域及び
非活性領域を限定する素子分離膜を形成する工程と、 前記活性領域上にソース領域、ドレイン領域、ワードラ
インの役割を果たすゲート電極を具備するアクセストラ
ンジスタを形成する工程と、 前記アクセストランジスタが形成された結果物の全面に
第１層間絶縁膜を形成する工程と、 前記ソース領域と隣接した素子分離膜上の第１層間絶縁
膜の所定領域上に下部電極を形成する工程と、 前記下部電極所定領域上に強誘電体膜パターンを形成す
る工程と、 前記強誘電体膜の形成された結果物の全面に前記強誘電
体膜の所定領域を露出させる上部電極コンタクトホール
を有する拡散障壁層パターンを形成する工程と、 前記露出された強誘電体膜の所定領域を覆う上部電極を
形成する工程と、 前記結果物の全面に第２層間絶縁膜を形成する工程と、 前記第２層間絶縁膜をパタニングして前記下部電極の所
定領域を露出させる第１下部電極配線コンタクトホー
ル、前記ソース領域の所定領域を露出させる第２下部電
極配線コンタクトホール、前記ドレイン領域の所定領域
を露出させるビットコンタクトホールを形成する工程
と、 前記結果物の全面に第１金属膜を形成する工程と、 前記第１金属膜をパタニングして前記第１下部電極配線
コンタクトホール及び前記第２下部電極配線コンタクト
ホールを通して前記下部電極と前記ソース領域とを電気
的に連結させる下部電極配線を形成すると同時に前記ビ
ットコンタクトホールを通して前記ドレイン領域と電気
的に連結されたビットラインを形成する工程と、 前記下部電極配線及び前記ビットラインが形成された結
果物の全面に金属層間絶縁膜を形成する工程と、 前記金属層間絶縁膜及び前記第２層間絶縁膜をパタニン
グして前記上部電極を露出させるプレートラインコンタ
クトホールを形成する工程と、 前記結果物の全面に第２金属膜を形成する工程と、 前記第２金属膜をパタニングして前記プレートラインコ
ンタクトホールを通して前記上部電極と電気的に連結さ
れたプレートラインを形成する工程とを含むことを特徴
とする強誘電体メモリ装置の製造方法。 - 【請求項１６】 前記下部電極は、白金膜、ITO(indium
tin oxide)膜、ReO2(rhenium oxide)膜、RuO2(rutheniu
m oxide)膜、MoO3(molybdenum oxide)膜からなる群より
選択された何れか１つからなることを特徴とする請求項
１５に記載の強誘電体メモリ装置の製造方法。 - 【請求項１７】 前記第１層間絶縁膜を形成する工程の
後に、第１層間絶縁膜上に前記下部電極と前記第１層間
絶縁膜との間の接着を強化するための接着強化層を形成
する段階を更に具備することを特徴とする請求項１６に
記載の強誘電体メモリ装置の製造方法。 - 【請求項１８】 前記接着強化層はチタン膜から形成す
ることを特徴とする請求項１７に記載の強誘電体メモリ
装置の製造方法。 - 【請求項１９】 前記強誘電体膜パターンは、PZT膜及び
ランタン(La)にてドーピングされたPZT(PLZT)膜からな
る群より選択された何れか１つからなることを特徴とす
る請求項１５に記載の強誘電体メモリ装置の製造方法。 - 【請求項２０】 前記第２層間絶縁膜は、順次に形成さ
れた拡散障壁層及びCVD酸化膜からなることを特徴とす
る請求項１５に記載の強誘電体メモリ装置の製造方法。 - 【請求項２１】 前記拡散障壁層は、前記下部電極、強
誘電体膜パターン及び上部電極の形成された領域のみを
覆うようにパタニングされることを特徴とする請求項２
０に記載の強誘電体メモリ装置の製造方法。 - 【請求項２２】 前記拡散障壁層パターンは、チタン酸
化膜(TiO2)であることを特徴とする請求項１５に記載の
強誘電体メモリ装置の製造方法。 - 【請求項２３】 前記拡散障壁層パターンは、前記下部
電極及び強誘電体膜パターンの形成された領域の上部の
みを覆うようにパタニングされることを特徴とする請求
項１５に記載の強誘電体メモリ装置の製造方法。 - 【請求項２４】 前記第１金属膜は、W/TiN/Ti膜及びAl/
TiN/Ti膜からなる群より選ばれた何れか１つからなるこ
とを特徴とする請求項１５に記載の強誘電体メモリ装置
の製造方法。 - 【請求項２５】 前記第２金属膜は、W/TiN/Ti膜及びAl
/TiN/Ti膜からなる群より選ばれた何れか１つからなる
ことを特徴とする請求項１５に記載の強誘電体メモリ装
置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020359A KR100200704B1 (ko) | 1996-06-07 | 1996-06-07 | 강유전체 메모리 장치 및 그 제조 방법 |
| KR96-20359 | 1996-06-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056143A true JPH1056143A (ja) | 1998-02-24 |
Family
ID=19461106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9146675A Pending JPH1056143A (ja) | 1996-06-07 | 1997-06-04 | 強誘電体メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6294805B1 (ja) |
| JP (1) | JPH1056143A (ja) |
| KR (1) | KR100200704B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003051584A (ja) * | 2001-06-26 | 2003-02-21 | Samsung Electronics Co Ltd | 拡張されたプレートラインを有する強誘電体メモリ素子及びその製造方法 |
| JP2007294995A (ja) * | 1998-06-20 | 2007-11-08 | Samsung Electronics Co Ltd | 半導体装置 |
| JP2008277514A (ja) * | 2007-04-27 | 2008-11-13 | Toshiba Corp | 半導体装置 |
| US8362533B2 (en) | 2007-04-27 | 2013-01-29 | Kabushiki Kaisha Toshiba | Semiconductor device including a transistor and a ferroelectric capacitor |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4737789B2 (ja) * | 1999-06-18 | 2011-08-03 | 株式会社東芝 | 半導体装置 |
| JP2002100740A (ja) * | 2000-09-21 | 2002-04-05 | Oki Electric Ind Co Ltd | 半導体記憶素子及びその製造方法 |
| US6750113B2 (en) * | 2001-01-17 | 2004-06-15 | International Business Machines Corporation | Metal-insulator-metal capacitor in copper |
| WO2002075780A2 (en) * | 2001-03-21 | 2002-09-26 | Koninklijke Philips Electronics N.V. | Electronic device having dielectric material of high dielectric constant |
| US6566148B2 (en) * | 2001-08-13 | 2003-05-20 | Sharp Laboratories Of America, Inc. | Method of making a ferroelectric memory transistor |
| US6717198B2 (en) * | 2001-09-27 | 2004-04-06 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory |
| JP2003152165A (ja) | 2001-11-15 | 2003-05-23 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| KR100456698B1 (ko) * | 2002-09-04 | 2004-11-10 | 삼성전자주식회사 | 강유전체 메모리 소자의 제조 방법 |
| JP5076543B2 (ja) * | 2007-02-21 | 2012-11-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US11205695B2 (en) * | 2017-12-21 | 2021-12-21 | Texas Instruments Incorporated | Method of fabricating a thick oxide feature on a semiconductor wafer |
| KR102889679B1 (ko) * | 2020-10-26 | 2025-11-24 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR102899458B1 (ko) | 2021-08-13 | 2025-12-12 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046043A (en) * | 1987-10-08 | 1991-09-03 | National Semiconductor Corporation | Ferroelectric capacitor and memory cell including barrier and isolation layers |
| EP0415750B1 (en) | 1989-08-30 | 1994-11-09 | Nec Corporation | Thin-film capacitors and process for manufacturing the same |
| EP0503078B1 (en) * | 1990-09-28 | 2001-06-06 | Ramtron International Corporation | Semiconductor device |
| EP0513894B1 (en) * | 1991-05-08 | 1996-08-28 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising a capacitor with a ferroelectric dielectric, and semiconductor device comprising such a capacitor |
| EP0516031A1 (en) * | 1991-05-29 | 1992-12-02 | Ramtron International Corporation | Stacked ferroelectric memory cell and method |
| US5719416A (en) * | 1991-12-13 | 1998-02-17 | Symetrix Corporation | Integrated circuit with layered superlattice material compound |
| US5468684A (en) * | 1991-12-13 | 1995-11-21 | Symetrix Corporation | Integrated circuit with layered superlattice material and method of fabricating same |
| US5216572A (en) * | 1992-03-19 | 1993-06-01 | Ramtron International Corporation | Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors |
| DE69326944T2 (de) * | 1992-04-13 | 2000-03-30 | Sharp Kk | Stapelelektroden für ferroelektrische vorrichtungen |
| US5185689A (en) | 1992-04-29 | 1993-02-09 | Motorola Inc. | Capacitor having a ruthenate electrode and method of formation |
| JPH0799251A (ja) * | 1992-12-10 | 1995-04-11 | Sony Corp | 半導体メモリセル |
| US5474955A (en) | 1993-08-06 | 1995-12-12 | Micron Technology, Inc. | Method for optimizing thermal budgets in fabricating semconductors |
| US5330931A (en) | 1993-09-22 | 1994-07-19 | Northern Telecom Limited | Method of making a capacitor for an integrated circuit |
| JPH07111318A (ja) * | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
| US5438023A (en) * | 1994-03-11 | 1995-08-01 | Ramtron International Corporation | Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like |
| JP2682455B2 (ja) * | 1994-07-07 | 1997-11-26 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JP3369827B2 (ja) * | 1995-01-30 | 2003-01-20 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3368726B2 (ja) | 1995-08-07 | 2003-01-20 | ヤマハ株式会社 | 半導体記憶装置とその製造方法 |
| KR100209278B1 (ko) | 1995-12-30 | 1999-07-15 | 김영환 | 반도체 소자의 폴리레지스터 구조 및 그 제조방법 |
| JPH09205181A (ja) * | 1996-01-26 | 1997-08-05 | Nec Corp | 半導体装置 |
| US5716875A (en) * | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
| US5945348A (en) | 1996-04-04 | 1999-08-31 | Micron Technology, Inc. | Method for reducing the heights of interconnects on a projecting region with a smaller reduction in the heights of other interconnects |
| KR100197566B1 (ko) * | 1996-06-29 | 1999-06-15 | 윤종용 | 강유전체 메모리 장치 |
-
1996
- 1996-06-07 KR KR1019960020359A patent/KR100200704B1/ko not_active Expired - Lifetime
-
1997
- 1997-06-04 JP JP9146675A patent/JPH1056143A/ja active Pending
- 1997-06-05 US US08/869,704 patent/US6294805B1/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294995A (ja) * | 1998-06-20 | 2007-11-08 | Samsung Electronics Co Ltd | 半導体装置 |
| JP2003051584A (ja) * | 2001-06-26 | 2003-02-21 | Samsung Electronics Co Ltd | 拡張されたプレートラインを有する強誘電体メモリ素子及びその製造方法 |
| US7560760B2 (en) | 2001-06-26 | 2009-07-14 | Samung Electronics Co., Ltd. | Ferroelectric memory devices having expanded plate lines |
| JP2008277514A (ja) * | 2007-04-27 | 2008-11-13 | Toshiba Corp | 半導体装置 |
| US8362533B2 (en) | 2007-04-27 | 2013-01-29 | Kabushiki Kaisha Toshiba | Semiconductor device including a transistor and a ferroelectric capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006266A (ko) | 1998-03-30 |
| US6294805B1 (en) | 2001-09-25 |
| KR100200704B1 (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0478799B1 (en) | Semiconductor device having ferroelectric material and method of producing the same | |
| US6235573B1 (en) | Methods of forming ferroelectric random access memory devices having shared capacitor electrodes | |
| US6020229A (en) | Semiconductor device method for manufacturing | |
| EP0503078A1 (en) | Semiconductor device | |
| US6359295B2 (en) | Ferroelectric memory devices including patterned conductive layers | |
| JPH1056143A (ja) | 強誘電体メモリ装置及びその製造方法 | |
| US6541281B2 (en) | Ferroelectric circuit element that can be fabricated at low temperatures and method for making the same | |
| US6777736B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7825027B2 (en) | Method for manufacturing memory device | |
| US6605508B2 (en) | Semiconductor device and method of manufacturing thereof | |
| US7151289B2 (en) | Ferroelectric capacitor and semiconductor device having a ferroelectric capacitor | |
| JP2982855B2 (ja) | 半導体装置とその製造方法 | |
| US6511877B2 (en) | Semiconductor integrated circuit and method for manufacturing the same | |
| JP2000004000A (ja) | 強誘電体メモリ装置 | |
| KR100447823B1 (ko) | 반도체 장치 | |
| JPH10341004A (ja) | 強誘電体メモリ | |
| US6605505B2 (en) | Process for producing an integrated semiconductor memory configuration | |
| KR100410716B1 (ko) | 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법 | |
| US20040099894A1 (en) | Semiconductor device having ferroelectric film and manufacturing method thereof | |
| US6982455B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3389845B2 (ja) | 誘電体メモリ | |
| KR20000036201A (ko) | 배리어 없는 반도체 메모리 장치의 제조 방법 | |
| KR19980026793A (ko) | 강유전체 메모리 장치 | |
| KR19980044777A (ko) | 강유전체 메모리 장치 및 그 제조방법 | |
| JPH09266285A (ja) | 半導体不揮発性メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060630 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061002 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080206 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080208 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080220 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080805 |