JP2003152165A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003152165A
JP2003152165A JP2001350323A JP2001350323A JP2003152165A JP 2003152165 A JP2003152165 A JP 2003152165A JP 2001350323 A JP2001350323 A JP 2001350323A JP 2001350323 A JP2001350323 A JP 2001350323A JP 2003152165 A JP2003152165 A JP 2003152165A
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Abstract

(57)【要約】 【課題】 微細な強誘電体キャパシタを有する半導体装
置において、強誘電体キャパシタの特性を劣化させるこ
となく、ＣＶＤ法により、コンタクトプラグを形成す
る。 【解決手段】 強誘電体キャパシタの上部電極を露出す
るコンタクトホールに、酸化雰囲気での熱処理の後、Ｔ
ｉＮよりなる密着膜を形成し、かかるＴｉＮ密着膜を水
素バリアとして使いながら、Ｗ層をＣＶＤ法により堆積
し、コンタクトホールを充填する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
係り、特に強誘電体膜を有する半導体装置に関する。
【０００２】いわゆるＤＲＡＭあるいはＳＲＡＭ等の半
導体記憶装置はコンピュータを始めとする情報処理装置
において高速主記憶装置として広く使われているが、こ
れらは揮発性の記憶装置であり、電源をオフにすると記
憶された情報は失われてしまう。これに対し、従来より
プログラムやデータを格納する大容量補助記憶装置とし
て不揮発性の磁気ディスク装置が使われている。
【０００３】しかし、磁気ディスク装置は大型で機械的
に脆弱であり、消費電力も大きく、さらに情報を読み書
きする際のアクセス速度が遅い欠点を有している。これ
に対し、最近では不揮発性補助記憶装置として、フロー
ティングゲート電極に情報を電荷の形で蓄積するＥＥＰ
ＲＯＭあるいはフラッシュメモリが使われていることが
多くなっている。特にフラッシュメモリはＤＲＡＭと同
様なセル構成を有するため大きな集積密度に形成しやす
く、磁気ディスク装置に匹敵する大容量記憶装置として
期待されている。
【０００４】一方、ＥＥＰＲＯＭやフラッシュメモリで
は、情報の書き込みがトンネル絶縁膜を介してのフロー
ティングゲート電極へのホットエレクトロンの注入によ
ってなされるため、必然的に書き込みに時間がかかり、
また情報の書き込みおよび消去を繰り返すとトンネル絶
縁膜が劣化してしまう問題が生じていた。トンネル絶縁
膜が劣化してしまうと書き込みあるいは消去動作が不安
定になってしまう。
【０００５】これに対し、情報を強誘電体膜の自発分極
の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記
す）が提案されている。かかるＦｅＲＡＭでは個々のメ
モリセルトランジスタがＤＲＡＭの場合と同様に単一の
ＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電
体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）あるいはＰＬ
ＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ3）、さらにはＳＢ
Ｔ（ＳｒＢｉ2Ｔａ2Ｏ3）、ＳＢＴＮ（ＳｒＢｉ2（Ｔ
ａ，Ｎｂ）2Ｏ3）等の強誘電体に置き換えた構成を有し
ており、高い集積密度での集積が可能である。また、Ｆ
ｅＲＡＭは電界の印加により強誘電体キャパシタの自発
分極を制御するため、書き込みをホットエレクトロンの
注入によって行なうＥＥＰＲＯＭやフラッシュメモリに
比べて書き込み速度が１０００倍あるいはそれ以上速く
なり、また消費電力が約１／１０に低減される有利な特
徴を有している。さらにトンネル酸化膜を使う必要がな
いため寿命も長く、フラッシュメモリの１０万倍の書き
換え回数を確保できると考えられる。
【０００６】
【従来の技術】図１は、特開２０００−１５６４７０号
公報に記載のＦｅＲＡＭ１０の構成を示す。
【０００７】図１を参照するに、ＦｅＲＡＭ１０はＳｉ
基板１１上に素子分離絶縁膜１２により画成された活性
領域に対応して形成されており、Ｓｉ基板１１上に図示
を省略したゲート絶縁膜を介して形成されたゲート電極
１３と、前記Ｓｉ基板１１中、前記ゲート電極１３の両
側に形成された拡散領域１１Ａおよび１１Ｂを含む。
【０００８】前記Ｓｉ基板１１上には前記ゲート電極１
３を覆うように層間絶縁膜１４が形成されており、さら
に前記層間絶縁膜１４上には、下部電極１５と強誘電体
膜１６と上部電極１７とを順次積層した強誘電体キャパ
シタが形成されている。
【０００９】前記強誘電体キャパシタは前記層間絶縁膜
１４上に形成された別の層間絶縁膜１８により覆われ、
前記層間絶縁膜１８中には、前記層間絶縁膜１４を貫通
して前記拡散領域１１Ａおよび１１Ｂを露出するコンタ
クトホール１８Ａ，１８Ｂがそれぞれ形成されている。
また前記層間絶縁膜１８中には、前記下部電極１５を露
出するコンタクトホール１８Ｃおよび上部電極１７を露
出するコンタクトホール１８Ｄが形成されている。
【００１０】図１のＦｅＲＡＭ１０では、前記コンタク
トホール１８Ａ〜１８Ｄを、ＴｉＮ膜，Ａｌ−Ｃｕ膜，
ＴｉＮ膜およびＷＳｉ膜を順次積層した構造のコンタク
トプラグ１９Ａ〜１９Ｄにより、それぞれ充填してお
り、前記層間絶縁膜１８上には、前記コンタクトプラグ
にコンタクトする配線パターンが形成されている。
【００１１】特に最近では、ＦｅＲＡＭで使われる強誘
電体キャパシタの上部電極として、ＩｒＯxやＳｒＲｕ
Ｏxなどの導電性酸化物が使われることが多い。このよ
うな導電性酸化物は、酸化物よりなる強誘電体膜と化学
的および結晶学的性質が類似しており、強誘電体膜の電
気的特性を最適化するのに好都合である。
【００１２】図１のＦｅＲＡＭ１０では、前記コンタク
トプラグ１９Ａ〜１９Ｄはスパッタリング法により形成
される。しかし、スパッタリング法では半導体装置が微
細化された場合、コンタクトホール１８Ａ〜１８Ｄにお
けるステップカバレッジが不良になりやすく、これに伴
って歩留りおよび信頼性に問題が生じる。
【００１３】一般の半導体装置では、かかるコンタクト
プラグはＷ層をＣＶＤ法により堆積し、さらに絶縁膜上
のＷ層をＣＭＰ法により除去することにより形成される
ことが多い。ＣＶＤ法を使うことにより、アスペクト比
の大きなコンタクトホールであっても、Ｗプラグにより
確実に充填することが可能である。
【００１４】
【発明が解決しようとする課題】しかし、ＦｅＲＡＭの
ような強誘電体膜を有する半導体装置においては、Ｗ層
をＣＶＤ法により堆積しようとすると、堆積時の雰囲気
中に含まれるＨ2が強誘電体膜に作用し、これを還元し
てしまう問題が生じる。強誘電体膜が還元されてしまう
と、所望のヒステリシスを特徴とする電気特性は失われ
てしまう。
【００１５】一方、この問題を回避しようとして拡散領
域へのＷプラグを先に形成し、その後で強誘電体キャパ
シタへのコンタクトプラグを形成することが考えられ
る。
【００１６】例えば図１のＦｅＲＡＭ１０においてコン
タクトホール１８Ａおよび１８Ｂを先に形成し、これを
Ｗプラグ１９Ａ，１９Ｂにより充填した後でコンタクト
ホール１８Ｃ，１８Ｄを形成することが考えられる。こ
のような工程によれば、Ｗプラグ１９Ａ，１９Ｂの形成
工程においては、強誘電体膜１６は層間絶縁膜１８によ
り封止されており、強誘電体膜の還元の問題を回避する
ことができる。
【００１７】しかし、このような方法では、後から強誘
電体キャパシタにコンタクトホール１８Ｃおよび１８Ｄ
をドライエッチング法により形成する必要があり、この
ようなドライエッチングに伴って、特に上部電極１７を
導電性酸化膜により形成している場合、上部電極１７お
よびその下の強誘電体膜１６が部分的に還元されてしま
い、酸素欠損が発生する問題が生じる。
【００１８】このため、このように後からコンタクトホ
ール１８Ｃおよび１８Ｄを形成する工程では、酸素欠損
を補償する酸素雰囲気中での熱処理が不可欠であるが、
酸素雰囲気中において熱処理を行うと、先に形成されて
いたＷプラグ１９Ａ，１９Ｂが酸化してしまい、コンタ
クト抵抗が増大する問題が生じてしまう。
【００１９】そこで、本発明は上記の課題を解決した新
規で有用な半導体装置およびその製造方法を提供するこ
とを概括的課題とする。
【００２０】本発明のより具体的な課題は、強誘電体キ
ャパシタを有する半導体装置の製造方法において、強誘
電体キャパシタ中の強誘電体膜の還元を抑制しつつ、ま
たＷ等の導体コンタクトプラグの酸化を生じることな
く、強誘電体キャパシタの上部電極にコンタクトするコ
ンタクトプラグをＣＶＤ法により形成できる製造方法、
およびかかる製造方法により形成された半導体装置を提
供することにある。
【００２１】
【課題を解決するための手段】本発明は上記の課題を、
半導体基板と、前記半導体基板上に形成され、前記半導
体基板中に形成された拡散領域を含むトランジスタと、
前記半導体基板上に形成され、下部電極と強誘電体膜と
上部電極とを順次積層した構造のキャパシタと、前記半
導体基板上に前記キャパシタを覆うように形成された絶
縁膜と、絶縁膜に、前記キャパシタの上部電極を露出す
るように形成された第１のコンタクトホールと、絶縁膜
に、前記拡散領域を露出するように形成された第２のコ
ンタクトホールと、前記第１のコンタクトホール中に形
成された第１の導電プラグと、前記第２のコンタクトホ
ール中に形成された第２の導電プラグとよりなり、前記
第１の導電プラグと前記上部電極との間には導電性窒化
膜が、前記第１のコンタクトホール内壁および前記上部
電極表面に接するように形成されていることを特徴とす
る半導体装置により、解決する。
【００２２】本発明はまた上記の課題を、半導体基板
と、前記半導体基板上に形成され、前記半導体基板中に
形成された拡散領域を含むトランジスタと、前記半導体
基板上に形成され、下部電極と強誘電体膜と上部電極と
を順次積層した構造の強誘電体キャパシタとを有する半
導体装置の製造方法であって、（ａ）前記半導体基板上
に、前記強誘電体キャパシタを覆うように絶縁膜を形成
する工程と、（ｂ）前記絶縁膜中に、前記上部電極およ
び前記下部電極を露出するように、第１および第２のコ
ンタクトホールをそれぞれ形成する工程と、（ｃ）前記
強誘電体キャパシタを酸化雰囲気中において熱処理する
工程と、（ｄ）前記絶縁膜中に、前記拡散領域を露出す
るように第３のコンタクトホールを形成する工程と、
（ｅ）前記絶縁膜上に、前記第１〜第３のコンタクトホ
ールを含むように、導電性窒化膜を形成する工程と、
（ｆ）前記導電性窒化膜上に導電層を、前記導電層が前
記第１〜第３のコンタクトホールを充填するように形成
する工程とを特徴とする半導体装置の製造方法により、
解決する。 ［作用］本発明の発明者は本発明の基礎となる研究にお
いて、導電性窒化膜が有効な水素バリアとして機能する
ことを見出した。そこで本発明は、上記の発見に鑑み、
強誘電体キャパシタの上下電極を露出するコンタクトホ
ールに、コンタクトホール形成に伴う酸化雰囲気中での
熱処理の後、導電性窒化膜を形成することを提案する。
本発明によれば、このようにコンタクトホールに導電性
窒化膜を形成しておくことにより、以後の水素雰囲気を
使うＣＶＤ工程などの処理の際に、水素雰囲気が前記コ
ンタクトホールを解して強誘電体キャパシタに作用し、
その電気特性を劣化させる問題を回避できる。このた
め、前記コンタクトホールあるいは拡散領域を露出する
コンタクトホールを充填する低抵抗金属プラグを、ステ
ップカバレッジの優れたＣＶＤ法により形成することが
可能になり、半導体装置を、特性の劣化を招くことなく
微細化することが可能になる。
【００２３】
【発明の実施の形態】［第１実施例］図２は、本発明の
第１実施例によるＦｅＲＡＭ２０の構成を示す。
【００２４】図２を参照するに、ＦｅＲＡＭ２０はフィ
ールド絶縁膜２２により画成されたｐ型ウェル２１Ａと
ｎ型ウェル２１Ｂとを有するｐ型あるいはｎ型のＳｉ基
板２１上に形成されており、前記ｐ型ウェル２１Ａ上に
はポリサイド構造のゲート電極２４Ａが、ゲート絶縁膜
２３Ａを介して形成されている。また前記ｎ型ウェル２
１Ｂ上には、ポリサイド構造のゲート電極２４Ｂがゲー
ト絶縁膜２３Ｂを介して形成されている。さらに前記ｐ
型ウェル２１Ａ中には、前記ゲート電極２４Ａの両側に
ｎ型拡散領域２１ａ，２１ｂが形成されており、前記ｎ
型ウェル２１Ｂ中には前記ゲート電極２４Ｂの両側にｐ
型拡散領域２１ｃ，２１ｄが形成されている。前記ゲー
ト電極２４Ａは活性領域の外ではフィールド酸化膜２２
上を延在し、ＦｅＲＡＭのワード線（ＷＬ）の一部を構
成する。
【００２５】前記ゲート電極２４Ａ，２４Ｂの各々は側
壁絶縁膜を有し、前記Ｓｉ基板２１上に前記フィールド
絶縁膜２２を覆うようにＣＶＤ法により形成された厚さ
が約２００ｎｍのＳｉＯＮカバー膜２５により覆われて
いる。
【００２６】前記カバー膜２５は、さらにＴＥＯＳガス
を原料としたＣＶＤ法により形成された厚さが約１μｍ
のＳｉＯ2層間絶縁膜２６により覆われており、前記層
間絶縁膜２６の表面はＣＭＰ法により平坦化されてい
る。
【００２７】さらに前記層間絶縁膜２６の平坦化表面上
には厚さが１０〜３０ｎｍ、好ましくは約２０ｎｍのＴ
ｉ膜と、厚さが１００〜３００ｎｍ、好ましくは約１７
５ｎｍのＰｔ膜とを順次積層した構造の下部電極２７
と、厚さが１００〜３００ｎｍ、好ましくは約２４０ｎ
ｍのＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）あるいはＰＺ
ＬＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）よりなる強
誘電体キャパシタ絶縁膜２８と、前記強誘電体キャパシ
タ絶縁膜２８上に形成された厚さが１００〜３００ｎ
ｍ、好ましくは約２００ｎｍのＩｒＯxよりなる上部電
極２９とを順次積層した構成の強誘電体キャパシタが形
成されている。前記Ｔｉ膜およびＰｔ膜は、典型的には
スパッタリングにより形成され、一方、前記強誘電体キ
ャパシタ絶縁膜２８は、典型的にはスパッタリングの
後、酸素雰囲気中、７２５°Ｃで２０秒間、急速熱処理
を行うことにより結晶化される。前記強誘電体膜２８
は、ＣａとＳｒとを添加されているのが好ましく、スパ
ッタリング以外にも、スピンオン法、ゾルゲル法、ＭＯ
Ｄ（metal organic deposition）法、あるいはＭＯＣＶ
Ｄ法により形成することができる。また、前記強誘電体
キャパシタ絶縁膜２８としては、ＰＺＴあるいはＰＬＺ
Ｔ膜以外にも、ＳＢＴ（ＳｒＢｉ2（Ｔａ，Ｎｂ）
2Ｏ 9）膜，ＢＴＯ（Ｂｉ4Ｔｉ2Ｏ12）膜などを使うこと
が可能である。また、前記強誘電体キャパシタ絶縁膜２
８の代わりにＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3）膜やＳ
ＴＯ（ＳｒＴｉＯ3）膜などの高誘電体膜を使うことに
より、ＤＲＡＭを形成することも可能である。また、前
記上部電極２９を構成するＩｒＯx膜は、典型的にはス
パッタリングにより形成される。なお、前記上部電極２
９としては、ＩｒＯx膜の代わりにＰｔ膜やＳＲＯ（Ｓ
ｒＲｕＯ3）膜を使うことも可能である。
【００２８】このようにして形成された強誘電体キャパ
シタは、常温下におけるスパッタリング法により形成さ
れた厚さが約５０ｎｍのＡｌ2Ｏ3よりなるエンキャップ
層３３０Ａにより覆われており、さらに前記エンキャッ
プ層３３０Ａは、前記層間絶縁膜２６上にスパッタリン
クにより約２０ｎｍの厚さに形成された別のＡｌ2Ｏ3エ
ンキャップ層３３０により覆われている。
【００２９】前記エンキャップ層３３０上には、ＳｉＯ
2層間絶縁膜３０がＳｉＨ4、あるいはＳｉ2Ｆ6，Ｓｉ3
Ｆ8，Ｓｉ2Ｆ3Ｃｌなどのポリシラン化合物、あるいは
ＳｉＦ 4あるいはＴＥＯＳを原料としたＣＶＤ法、好ま
しくはプラズマＣＶＤ法により、前記上部電極２９から
上で約４００ｎｍの厚さになるように形成されており、
前記層間絶縁膜３０中には前記上部電極２９および下部
電極２７をそれぞれ露出するコンタクトホール３０Ａ，
３０Ｂが、また前記層間絶縁膜２６中に延在し、それぞ
れ前記拡散領域２１ａ，２１ｂ，２１ｃおよび２１ｄを
露出するコンタクトホール３０Ｃ，３０Ｄ，３０Ｅおよ
び３０Ｆが形成されている。また、前記層間絶縁膜３０
中には、前記素子分離膜２２上に形成されたワード線パ
ターンＷＬを露出するコンタクトホール３０Ｇが形成さ
れている。
【００３０】本実施例では、前記コンタクトホール３０
Ａおよび３０Ｂの各々において、それぞれのコンタクト
ホール内壁面に直接に接するように、また露出された上
部電極２９あるいは下部電極２７の表面と直接に接する
ように、ＴｉＮなどの導電性窒化物よりなる密着膜３１
Ａあるいは３１Ｂが約５０ｎｍの厚さに形成され、前記
コンタクトホール３０Ａにおいては前記ＴｉＮ密着膜３
１Ａ上に、Ｗよりなる導体プラグ３２Ａが、また前記コ
ンタクトホール３０Ｂにおいては前記ＴｉＮ密着膜３１
Ｂ上に、Ｗよりなる導体プラグ３２Ｂが、ＷＦ6，Ａｒ
およびＨ2の混合ガスを使ったＣＶＤ法により形成され
ている本実施例では同様に、前記コンタクトホール３０
Ｃ〜３０Ｇのそれぞれの内壁面上にＴｉＮ密着層３１Ｃ
〜３１Ｇが形成されており、前記ＴｉＮ密着層３１Ｃ〜
３１Ｇの各々の上には、それぞれのコンタクトホールを
充填するように、Ｗプラグ３２Ｃ〜３２Ｇが形成されて
いる。
【００３１】さらに前記層間絶縁膜３０上には、前記Ｗ
プラグ３２Ａ〜３２Ｇの各々に対応して、Ａｌよりなる
配線パターン３３Ａ〜３３Ｆが形成されており、前記配
線パターン３３Ａ〜３３Ｆは、プラズマＣＶＤ法により
形成されたＳｉＯ2膜よりなる次の層間絶縁膜３４によ
り覆われている。前記層間絶縁膜３０と同様に、層間絶
縁膜３４はＳｉＨ4、あるいはＳｉ2Ｆ6やＳｉ3Ｆ8、Ｓ
ｉ2Ｆ3Ｃｌなどよりなるポリシラン化合物、あるいはＴ
ＥＯＳを原料として形成することができる。
【００３２】さらに前記層間絶縁膜３４上にはＳｉＯ2
よりなる保護絶縁膜３５を、プラズマＣＶＤ法により、
１００ｎｍ以上の厚さに形成する。このようにして形成
された保護絶縁膜３５は、層間絶縁膜３４の形成に続く
平坦化工程（ＣＭＰ）により露出されたスリット（空
洞）を覆う。
【００３３】さらに前記保護絶縁膜３５中には前記層間
絶縁膜３４を貫通して、前記配線パターン３３Ａおよび
３３Ｆを露出するコンタクトホール３５Ａ，３５Ｂがそ
れぞれ形成され、前記コンタクトホール３５Ａ，３５Ｂ
の内壁面上には、ＴｉＮ密着層３６Ａ，３６Ｂをそれぞ
れ介してＷプラグ３７Ａ，３７Ｂが形成されている。
【００３４】さらに前記保護絶縁膜３５上には、前記Ｗ
プラグ３７Ａ，３７ＢとコンタクトするＡｌあるいはＡ
ｌ合金よりなる配線パターン３８Ａ，３８Ｂが形成され
る。その際、前記配線パターン３８Ａあるいは３８Ｂと
前記保護絶縁膜３５との間には、前記コンタクトホール
３５Ａ，３５Ｂの内壁面を覆うＴｉＮ密着膜３６Ａ，３
６Ｂが延在する。
【００３５】さらに前記配線パターン３８Ａ，３８Ｂ
は、前記層間絶縁膜３０あるいは３４と同様にして形成
された層間絶縁膜３９により覆われ、さらに前記保護絶
縁膜３５と同様な保護絶縁膜４０により覆われた後、前
記保護絶縁膜４０上にビット線（ＢＬ）パターンを含む
配線パターン４１Ａ〜４１Ｅが形成される。
【００３６】本発明の発明者は、本発明の基礎となる実
験において、前記コンタクトホール３０Ａ，３０ＢにＷ
プラグ３２Ａ，３２Ｂをそれぞれ形成する際に、前記コ
ンタクトホール３０Ａ，３０Ｂの内壁面および底面を連
続的にＴｉＮ膜３１Ａおよび３１Ｂにより覆っておくこ
とにより、Ｗプラグ３２Ａ，３２Ｂを、ＷＦ6，Ａｒお
よびＨ2の混合ガスを使ったＣＶＤ法により形成する場
合に、水素の上部電極２９および強誘電体膜２８への侵
入が効果的に抑制され、強誘電体膜２８の電気特性の劣
化が効果的に抑制されるのを見出した。一方、このよう
なコンタクトホールの内壁面および底面を覆う密着膜と
して従来から使われているＴｉ膜とＴｉＮ膜とを積層し
た構造の膜を使うと、特に上部電極２９を露出するコン
タクトホール３０Ａにおいて、コンタクト抵抗が著しく
上昇する現象を発見した。これを以下の表１に示す。
【００３７】
【表１】 表１を参照するに、厚さが２０ｎｍのＴｉ膜と厚さが５
０ｎｍのＴｉＮ膜とを積層した構造の密着膜では、拡散
領域２１ａ，２１ｂを露出するコンタクトホール３０Ｃ
あるいは３０Ｄではコンタクト抵抗は７．７Ω／ビアで
あったのに対し、上部電極２９を露出するコンタクトホ
ール３０Ａではコンタクト抵抗は６１．１Ω／ビアに増
大することがわかる。
【００３８】これに対し、厚さが５０ｎｍのＴｉＮ膜を
使った場合には、いずれのコンタクトホールでも、コン
タクト抵抗は８．０〜８．３Ω／ビアであり、コンタク
トホール３０Ａにおけるコンタクト抵抗の増大は見られ
ない。
【００３９】これは、おそらくＴｉ膜とＴｉＮ膜の積層
膜を使った場合、ＩｒＯx上部電極２９とコンタクトす
るＴｉ膜との間に Ｔｉ＋ＩｒＯx→ＴｉＯx＋Ｉｒ の反応が起こり、形成されたＴｉＯx膜がコンタクト抵
抗を増大させているものと考えられる。これに対し、Ｔ
ｉＮ膜のみを密着膜に使った場合には、このような反応
は起こらず、従ってコンタクト抵抗の増大も生じない。
【００４０】ＴｉＮ膜は、一般にはＴｉＮxで表される
組成を有し、理想的にはＴｉ3Ｎ4で表される化学量論組
成を有する。従って、前記ＴｉＮ密着膜の組成が前記化
学量論組成に近ければ近いほど、コンタクト抵抗増大の
抑制効果が顕著に表れると考えられる。また、前記Ｔｉ
Ｎ密着膜の使用に伴うコンタクト抵抗増大の抑制効果
は、前記上部電極２９がＩｒＯx膜である場合に限定さ
れるものではなく、ＳｒＲｕＯx膜などの導電性酸化膜
の場合にも有効であると考えられる。 ［第２実施例］次に図２のＦｅＲＡＭの製造工程を、本
発明の第２実施例として、図３（Ａ）〜図６（Ｉ）を参
照しながら説明する。図中、先に説明した部分に対応す
る部分には同一の参照符号を付し、説明を省略する。
【００４１】図３（Ａ）を参照するに、拡散領域２１ａ
〜２１ｄを形成されポリサイドゲート電極２４Ａ，２４
Ｂを担持するＳｉ基板２１上には、前記ゲート電極２４
Ａ，２４Ｂを覆うようにＳｉＯ2層間絶縁膜２６がＴＥ
ＯＳを原料としたプラズマＣＶＤ法により約１μｍの厚
さに形成されている。さらに前記層間絶縁膜２６をＣＭ
Ｐ法により平坦化した後、Ｔｉ膜とＰｔ膜とを順次、そ
れぞれ２０ｎｍおよび１７５ｎｍの厚さに堆積し、その
上にスパッタリングにより、先にも説明したように好ま
しくはＣａとＳｒとを添加されたＰＬＺＴなどの強誘電
体膜を２４０ｎｍの厚さに形成する。このようにして形
成されたＰＬＺＴ膜は、酸素雰囲気中、７２５°Ｃにて
２０秒間、１２５°Ｃ／秒の昇温速度の急速熱処理工程
により結晶化される。
【００４２】さらに強誘電体膜の結晶化の後、前記強誘
電体膜上にＩｒＯx膜をスパッタリング法により、２０
０ｎｍの厚さに形成する。
【００４３】このようにして形成されたＩｒＯxをレジ
ストプロセスによりパターニングすることにより、前記
上部電極２９が形成される。前記レジストプロセスの
後、前記強誘電体膜は、再び酸素雰囲気中、６５０°Ｃ
で６０分間熱処理され、ＩｒＯx膜のスパッタリング工
程およびパターニング工程の際に強誘電体膜中に導入さ
れた欠陥が補償される。
【００４４】次に、前記上部電極２９を含むようにレジ
ストパターンを形成し、かかるレジストパターンをマス
クに前記強誘電体膜をパターニングし、前記強誘電体キ
ャパシタ絶縁膜膜２８を形成する。前記強誘電体キャパ
シタ絶縁膜２８の形成の後、さらに窒素雰囲気中におい
て熱処理を行うことにより、前記層間絶縁膜２６中の脱
水を行う。
【００４５】さらに前記Ｐｔ／Ｔｉ層上に、前記強誘電
体キャパシタ絶縁膜２８および上部電極２９を覆うよう
にＡｌ2Ｏ3膜を常温でスパッタリングすることにより、
前記強誘電体キャパシタ絶縁膜２８をＨ2から保護する
エンキャップ層３３０Ａを形成する。前記Ａｌ2Ｏ3膜の
代わりに、エンキャップ層３３０ＡとしてＰＺＴ膜、Ｐ
ＬＺＴ膜あるいはＴｉＯx膜を堆積することも可能であ
る。エンキャップ層３３０Ａの形成後、酸素雰囲気中、
５５０°Ｃで６０分間の熱処理を行い、強エンキャップ
層３３０Ａの膜質を向上させる。
【００４６】さらにこのようにして形成されたエンキャ
ップ層３３０Ａ上にレジストパターンを形成し、かかる
レジストパターンをマスクに前記Ｐｔ／Ｔｉ層をパター
ニングし、下部電極２７を形成する。
【００４７】さらに前記下部電極２７のパターニングの
際に使ったレジストパターンを除去し、３５０°Ｃにて
３０分間熱処理し、さらに前記層間絶縁膜２６上にＡｌ
2Ｏ3膜をスパッタリングすることにより、エンキャップ
層３３０を、エンキャップ層３３０がその下のエンキャ
ップ層３３０Ａを覆うように形成する。
【００４８】さらに図３（Ａ）の工程では、前記エンキ
ャップ層３３０の形成の後、酸素雰囲気中、６５０°Ｃ
で３０分間の熱処理を行い、強誘電体キャパシタ絶縁膜
２８中に導入されたダメージを解消する。さらに前記エ
ンキャップ層３３０上に層間絶縁膜３０を、先にも説明
したように、ＳｉＨ4、あるいはＳｉ2Ｆ6，Ｓｉ3Ｆ8や
Ｓｉ2Ｆ3Ｃｌ等のポリシラン化合物、あるいはＳｉＦ4
を原料としたプラズマＣＶＤ法により、約１２００ｎｍ
の厚さに形成する。前記層間絶縁膜３０は、ＴＥＯＳを
原料として形成することも可能である。また、プラズマ
ＣＶＤ法の他に、熱励起ＣＶＤ法やレーザ励起ＣＶＤ法
を使うこともできる。前記層間絶縁膜３０は、形成され
た後、ＣＭＰ法により、上部電極２９の表面から測った
厚さが約４００ｎｍになるまで研磨され、平坦化され
る。
【００４９】次に図３（Ｂ）の工程において前記層間絶
縁膜３０の脱水処理を、Ｎ2プラズマあるいはＮ2Ｏプラ
ズマを使って行った後、ＣＨＦ3およびＣＦ4とＡｒの混
合ガスを使ったレジストプロセスにより、前記層間絶縁
膜３０中に、前記エンキャップ層３３０および３３０Ａ
を貫通して、それぞれ前記上部電極２９および下部電極
２７を露出するようにコンタクトホール３０Ａおよび３
０Ｂを形成する。
【００５０】さらに図３（Ｂ）の工程では、このように
して形成された構造を酸素雰囲気中、５５０°Ｃで６０
分間熱処理し、コンタクトホール３０Ａおよび３０Ｂの
形成に伴って生じる強誘電体キャパシタ絶縁膜２８の膜
質劣化を回復させる。
【００５１】次に図４（Ｃ）の工程において図３（Ｂ）
の構造上にコンタクトホール３０Ｃ〜３０Ｆに対応する
開口部を有するレジストパターンＲを形成し、前記レジ
ストパターンＲをマスクに前記層間絶縁膜３０および２
６を、間に介在するエンキャップ層３３０も含めてパタ
ーニングし、拡散領域２１ａ〜２１ｄをそれぞれ露出す
るコンタクトホール３０Ｃ〜３０Ｆを形成する。図４
（Ｃ）および以下の説明では、図２に示したコンタクト
ホール３０Ｇの形成は、簡単のため省略して示してい
る。
【００５２】次に図４（Ｄ）の工程において前記レジス
トパターンＲを除去し、Ａｒプラズマエッチングによる
前処理を行った後、前記層間絶縁膜３０上にＴｉＮ膜３
１をスパッタリングにより、約５０ｎｍの厚さに、前記
ＴｉＮ膜３１が前記コンタクトホール３１Ａの内壁面お
よび底面、また前記コンタクトホール３１Ｂの内壁面お
よび底面を連続して覆うように形成する。このようにし
て形成されたＴｉＮ膜３１は、前記コンタクトホール３
１Ａの底面において前記上部電極２９の露出部にコンタ
クトし、また前記コンタクトホール３１Ｂの底面におい
て前記下部電極２７の露出部にコンタクトする。また前
記ＴｉＮ膜３１は、コンタクトホール３０Ｃ〜３０Ｆに
おいて、露出された拡散領域２１ａ〜２１ｄとコンタク
トする。
【００５３】次に図５（Ｅ）の工程において、図４
（Ｄ）の構造上にＷＦ6とＡｒおよびＨ2を使ったＣＶＤ
法により、Ｗ層３２を前記ＴｉＮ膜３１上に、前記コン
タクトホール３０Ｃ〜３０Ｆの各々を充填するように堆
積する。
【００５４】図５（Ｅ）の工程では、Ｗ層のＣＶＤ工程
においてＨ2が使われるが、図５（Ｅ）の構造では強誘
電体膜２８を含む強誘電体キャパシタ全体がＴｉＮ膜３
１により連続的に覆われているため、Ｈ2が強誘電体膜
２８に到達することはなく、還元による強誘電体キャパ
シタの特性劣化の問題が回避される。
【００５５】次に図５（Ｆ）の工程において、前記層間
絶縁膜３０上のＷ層３２をＣＭＰ法により研磨・除去
し、その結果、コンタクトホール３０Ａ〜３０Ｆ内に残
留したＷ層部分により、Ｗプラグ３２Ａ〜３２Ｆがそれ
ぞれ形成される。また、かかるＣＭＰ工程の結果、前記
ＴｉＮ膜３１も平坦化され、各々のコンタクトホール３
０Ａ〜３０Ｆに対応してＴｉＮパターン３１Ａ〜３１Ｆ
が形成される。
【００５６】このようにして形成されたＷプラグ３２Ａ
〜３２Ｆのうち、Ｗプラグ３２ＡはＩｒＯxよりなる上
部電極２９とＴｉＮパターン３１Ａを介してコンタクト
するが、先にも表１で説明したように、ＴｉＮパターン
３１ＡはＩｒＯxなどの導電性酸化物と反応することが
なく、このためコンタクト抵抗の増大は生じない。
【００５７】次に図５（Ｇ）の工程において、前記層間
絶縁膜３０に対してＮ2プラズマによる脱水処理および
膜質改善処理を行い、さらにＲＦエッチングにより各々
のコンタクトプラグ３２Ａ〜３２Ｆの表面をクリーニン
グした後、スパッタリング法により、前記層間絶縁膜３
０上に厚さが５０ｎｍのＴｉＮ膜と厚さが５００ｎｍの
Ａｌ−Ｃｕ合金膜と厚さが５ｎｍのＴｉ膜と厚さが１０
０ｎｍのＴｉＮ膜とを積層した構造の導電層３３を形成
する。
【００５８】さらに図６（Ｈ）の工程で、このようにし
て形成された導電層３３をパターニングして配線パター
ン３３Ａ〜３３Ｅを、前記コンタクトプラグ３２Ａ〜３
２Ｆに対応して形成する。
【００５９】さらに図６（Ｉ）の工程では図６（Ｈ）の
構造上に、スパッタリングにより、Ａｌ2Ｏ3などよりな
るカバー膜３３ａを形成する。
【００６０】さらに図６（Ｉ）の構造上に次の層間絶縁
膜を形成し、図５（Ｇ）〜図６（Ｉ）の工程を繰り返す
ことにより、上層の配線層を形成することが可能にな
る。
【００６１】本実施例では、Ｗ層３２が形成されてから
後は、酸素雰囲気中での熱処理工程が行われることはな
く、従ってＷプラグ３２Ａ〜３２Ｆの酸化によるコンタ
クト抵抗の増大の問題は生じない。 ［第３実施例］図７（Ａ）〜（Ｃ）は、本発明の第３実
施例によるＦｅＲＡＭの製造方法を示す。ただし、図
中、対応する部分には同一の参照符号を付し、説明を省
略する。
【００６２】本実施例は先の実施例の一変形例となって
おり、図７（Ａ）の工程は、図５（Ｅ）の工程に引き続
いて行われる。
【００６３】本実施例では、図７（Ａ）の工程におい
て、前記層間絶縁膜３０上のＴｉＮ膜３１を覆うＷ層３
１を、ドライエッチングを使ったエッチバックにより、
選択的に除去する。図７（Ａ）の工程では、前記ＴｉＮ
膜３１は前記層間絶縁膜３０上に、連続して延在する状
態で残されるため、前記強誘電体キャパシタはＴｉＮ膜
３１により覆われており、かかるエッチバック工程を行
っても強誘電体キャパシタ中の強誘電体膜２８が劣化す
ることはない。
【００６４】さらに図７（Ｂ）の工程において、図７
（Ａ）の構造上に導電層３３を、Ａｌ−Ｃｕ合金膜とＴ
ｉ膜とＴｉＮ膜とをそれぞれ５００ｎｍ，５ｎｍおよび
１００ｎｍの厚さに堆積することにより形成し、図７
（Ｃ）の工程において、前記導電層３３をパターニング
することにより、配線パターン３３Ａ〜３３Ｅを形成す
る。前記配線パターン３３Ａ〜３３Ｅのパターンに伴
い、図７（Ｃ）の工程では前記ＴｉＮ膜３１もパターニ
ングされ、ＴｉＮパターン３１Ａ〜３１Ｅが前記配線パ
ターン３３Ａ〜３３Ｅに対応して形成される。
【００６５】本実施例においても、強誘電体キャパシタ
がＨ2を阻止するＴｉＮ膜により覆われているため、Ｗ
プラグ３２Ａ〜３２Ｆの形成後に劣化が生じることがな
い。また酸化雰囲気中での熱処理が行われることがな
く、コンタクトプラグ抵抗が増大する問題も生じない。 ［第４実施例］図８（Ａ）〜図１１（Ｉ）は、本発明の
第４実施例によるＦｅＲＡＭの製造方法を示す。ただし
図中、先に説明した部分と同一の部分には同一の参照符
号を付し、説明を省略する。
【００６６】図８（Ａ），（Ｂ）は先の図３（Ａ），
（Ｂ）の工程に対応し、層間絶縁膜２６上に形成された
強誘電体キャパシタを層間絶縁膜３０により覆い、上部
電極２９および下部電極２７を露出するコンタクトホー
ル３０Ａ，３０Ｂを形成した後、酸素雰囲気中での熱処
理により、強誘電体膜２８の膜質劣化を補償する。
【００６７】次に図９（Ｃ）の工程において図８（Ｂ）
の構造上にＴｉＮ膜３１をスパッタリングにより前記層
間絶縁膜３０を連続的に覆うように形成し、図９（Ｄ）
の工程において前記ＴｉＮ膜３１をパターニングし、前
記強誘電体キャパシタ上にＴｉＮパターン３１ａを形成
する。
【００６８】さらに図９（Ｅ）の工程において前記層間
絶縁膜３０中にそれぞれ拡散領域２１ａ〜２１ｄを露出
するコンタクトホール３０Ｃ〜３０Ｆを形成し、図１０
（Ｆ）の工程において図９（Ｅ）の構造上に前記コンタ
クトホール３０Ｃ〜３０Ｆを覆うように、また前記Ｔｉ
Ｎパターン３１ａを覆うように厚さが２０ｎｍのＴｉ膜
と厚さが５０ｎｍのＴｉＮ膜とを順次積層したＴｉ／Ｔ
ｉＮ膜３１ｂをスパッタリング法により、約７０ｎｍ
（＝２０＋５０ｎｍ）の厚さに形成する。
【００６９】さらに図１０（Ｇ）の工程において図１０
（Ｆ）のＴｉ／ＴｉＮ膜３１ｂ上にＷ層３２をＣＶＤ法
により、前記コンタクトホール３０Ａ〜３０Ｆを充填す
るように形成し、図１１（Ｈ）の工程においてＣＭＰ法
により前記層間絶縁膜３０上のＷ層３２を除去すること
により、前記コンタクトホール３０Ａ〜３０Ｆに対応し
てＷプラグ３２Ａ〜３２Ｆが形成される。その結果、前
記Ｗプラグ３２Ａあるいは３２Ｂは、ＴｉＮ膜とＴｉ膜
とＴｉＮ膜とＷ膜とを順次積層した層構造を有する。
【００７０】一方、前記コンタクトホール３０Ｃ〜３０
Ｆには、内壁面および底面にコンタクトするようにＴｉ
／ＴｉＮパターン３１Ｃ’〜３１Ｆ’が形成され、前記
Ｗプラグ３２Ｃ〜３２Ｆは対応する拡散領域２１ａから
２１ｄにかかるＴｉ／ＴｉＮパターンを介してコンタク
トする。すなわち、コンタクトホール３０Ｃ〜３０Ｆに
おいては、コンタクトプラグはＴｉ／ＴｉＮ膜とＷ膜を
積層した構造を有する。
【００７１】このように、コンタクトホール３０Ｃ〜３
０ＦにＴｉパターン３１Ａ’〜３１Ｆ’を形成すること
により、コンタクトプラグ３２Ｃ〜３２Ｆの密着性が向
上し、また表１よりわかるように多少コンタクト抵抗が
低減される。
【００７２】本実施例においても、Ｗ層３２が形成され
た以降、酸素雰囲気中での熱処理がなされることはな
く、Ｗプラグの酸化によるコンタクト抵抗の増大の問題
は生じない。
【００７３】なお、図９（Ｄ）の工程では、前記ＴｉＮ
膜３１を、図９（Ｅ）の工程においてコンタクトホール
３０Ｃ〜３０Ｆをプラズマクリーニングする際に、プラ
ズマ形成が容易になるようにパターニングしているが、
このようなプラズマクリーニングが必要でない場合、あ
るいはクリーニングを別の方法で行う場合には、かかる
ＴｉＮ膜３１のパターニングは不必要である。この場合
には、図１０（Ｆ），（Ｇ）に対応して、図１２
（Ａ），（Ｂ）に示す構造が得られる。この場合でも、
Ｗ層３２をＣＭＰ法により層間絶縁膜３０上から除去し
た場合には、図１１（Ｈ）と同じ構造が得られる。
【００７４】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した要旨内において
様々な変形・変更が可能である。
【００７５】（付記１） 半導体基板と、前記半導体基
板上に形成され、前記半導体基板中に形成された拡散領
域を含むトランジスタと、前記半導体基板上に形成さ
れ、下部電極と強誘電体膜と上部電極とを順次積層した
構造のキャパシタと、前記半導体基板上に前記キャパシ
タを覆うように形成された絶縁膜と、絶縁膜に、前記キ
ャパシタの上部電極を露出するように形成された第１の
コンタクトホールと、絶縁膜に、前記拡散領域を露出す
るように形成された第２のコンタクトホールと、前記第
１のコンタクトホール中に形成された第１の導電プラグ
と、前記第２のコンタクトホール中に形成された第２の
導電プラグとよりなり、前記第１の導電プラグと前記上
部電極との間には導電性窒化膜が、前記第１のコンタク
トホール内壁および前記上部電極表面に接するように形
成されていることを特徴とする半導体装置。
【００７６】（付記２） 前記第２のコンタクトホール
には、前記第２の導電プラグと前記拡散領域との間に、
前記第２のコンタクトホール内壁および前記拡散領域に
接するように、別の導電性窒化膜が形成されていること
を特徴とする請求項１記載の半導体装置。
【００７７】（付記３） 前記導電性窒化膜および前記
別の導電性窒化膜は、実質的に同一の組成を有すること
を特徴とする付記２記載の半導体装置。
【００７８】（付記４） 前記第２のコンタクトホール
には、前記第２の導電プラグと前記拡散領域との間に、
前記第２のコンタクトホール内壁および前記拡散領域に
接するように金属膜が形成されており、前記金属膜上に
は別の導電性窒化膜が形成されていることを特徴とする
付記１記載の半導体装置。
【００７９】（付記５） さらに、前記第１のコンタク
トホール中には、前記導電性窒化膜と前記第１の導電プ
ラグとの間に、前記金属膜と同一組成の金属膜と、前記
別の導電性窒化膜と同一組成の導電性窒化膜とを積層し
た構造が介在することを特徴とする付記４記載の半導体
装置。
【００８０】（付記６） さらに前記第２の絶縁膜上に
は導電パターンが形成されており、前記導電パターンと
前記第２の絶縁膜との間には、前記導電性窒化膜と実質
的に同じ組成の導電性窒化膜が介在することを特徴とす
る付記１〜６のうち、いずれか一項記載の半導体装置。
【００８１】（付記７） 前記第１および第２の導電プ
ラグは、Ｗを含むことを特徴とする付記１〜６のうち、
いずれか一項記載の半導体装置。
【００８２】（付記８） 前記導電性窒化膜および前記
別の導電性窒化膜は、窒化チタン膜よりなることを特徴
とする付記１〜７のうち、いずれか一項記載の半導体装
置。
【００８３】（付記９） 前記上部電極は、導電性酸化
物よりなることを特徴とする付記１〜８のうち、いずれ
か一項記載の半導体装置。
【００８４】（付記１０） さらに前記絶縁膜中に前記
下部電極を露出するように形成された第３のコンタクト
ホールと、前記第３のコンタクトホール中に形成された
第３の導電プラグとを含み、前記第３のコンタクトホー
ル中には、前記下部電極と前記第３の導電プラグとの間
に、前記第３のコンタクトホール内壁および前記下部電
極に接するように、前記導電性窒化膜と同一組成の導電
性窒化膜が設けられたことを特徴とする付記１記載の半
導体装置。
【００８５】（付記１１） 半導体基板と、前記半導体
基板上に形成され、前記半導体基板中に形成された拡散
領域を含むトランジスタと、前記半導体基板上に形成さ
れ、下部電極と強誘電体膜と上部電極とを順次積層した
構造の強誘電体キャパシタとを有する半導体装置の製造
方法であって、（ａ）前記半導体基板上に、前記強誘電
体キャパシタを覆うように絶縁膜を形成する工程と、
（ｂ）前記絶縁膜中に、前記上部電極および前記下部電
極を露出するように、第１および第２のコンタクトホー
ルをそれぞれ形成する工程と、（ｃ）前記強誘電体キャ
パシタを酸化雰囲気中において熱処理する工程と、
（ｄ）前記絶縁膜中に、前記拡散領域を露出するように
第３のコンタクトホールを形成する工程と、（ｅ）前記
絶縁膜上に、前記第１〜第３のコンタクトホールを含む
ように、第１の導電性窒化膜を形成する工程と、（ｆ）
前記第１の導電性窒化膜上に導電層を、前記導電層が前
記第１〜第３のコンタクトホールを充填するように形成
する工程とを特徴とする半導体装置の製造方法。 （付記１２） 前記第１の導電性窒化膜は、前記第１の
コンタクトホールにおいて、前記露出された上部電極と
直接にコンタクトするように、また前記第２のコンタク
トホールにおいて、前記露出された下部電極と直接にコ
ンタクトするように、また前記第３のコンタクトホール
において、前記拡散領域と直接にコンタクトするように
形成されることを特徴とする付記１１記載の半導体装置
の製造方法。 （付記１３） 前記工程（ｃ）と工程（ｄ）との間に、
（ｃ１）前記絶縁膜上に、前記第１および第２のコンタ
クトホールを含むように第２の導電性窒化膜を、前記第
２の導電性窒化膜が、前記第１のコンタクトホールにお
いて、前記露出された上部電極と直接にコンタクトする
ように、また前記第２のコンタクトホールにおいて、前
記露出された下部電極と直接にコンタクトするように堆
積する工程と、（ｃ２）前記第２の導電性窒化膜を、前
記第１および第２のコンタクトホールを含む領域を除い
て、除去する工程とを設けたことを特徴とする付記１２
記載の半導体装置の製造方法。
【００８６】（付記１４） 前記絶縁膜上に、前記第１
〜第３のコンタクトホールを含むように、金属膜と別の
導電性窒化膜とを順次堆積する工程をさらに含むことを
特徴とする付記１２または１３記載の半導体装置の製造
方法。
【００８７】（付記１５） さらに前記導電層および導
電性窒化膜を、前記絶縁膜の表面から除去する工程とを
含むことを特徴とする付記１１〜１４記載の半導体装置
の製造方法。
【００８８】（付記１６） 前記導電層および導電性窒
化膜を除去する工程は、化学機械研磨法により実行され
ることを特徴とする付記１５記載の半導体装置の製造方
法。
【００８９】（付記１７） 前記導電層および導電性窒
化膜を除去する工程は、ドライエッチングによることを
特徴とする付記１５記載の半導体装置の製造方法。
【００９０】（付記１８） 前記導電性窒化膜の除去工
程は、前記導電性窒化膜上に形成された導体パターンを
自己整合マスクとしてドライエッチングにより実行され
ることを特徴とする付記１７記載の半導体装置の製造方
法。
【００９１】（付記１９） 前記導電層を堆積する工程
は、ＣＶＤ法により行われることを特徴とする付記１１
〜１８のうち、いずれか一項記載の半導体装置の製造方
法。
【００９２】（付記２０） 前記導電性窒化膜を堆積す
る工程は、スパッタリング法により行われることを特徴
とする請求項１１〜１９のうち、いずれか一項記載の半
導体装置の製造方法。
【００９３】
【発明の効果】本発明によれば、微細な強誘電体キャパ
シタを有する半導体装置において、強誘電体キャパシタ
を上部電極にコンタクトホールを介してコンタクトする
ように形成された導電性窒化膜により覆っておくことに
より、後処理工程で使われる水素雰囲気の強誘電体キャ
パシタ中への侵入が阻止される。このため微細なコンタ
クトホールをＣＶＤ法により形成されたＷ膜により充填
し、Ｗプラグを形成することが可能になる。Ｗプラグを
形成しても、強誘電体キャパシタに劣化は生じないた
め、Ｗプラグ形成後に酸化雰囲気で熱処理を行う必要は
なく、Ｗプラグの酸化によるコンタクト抵抗の増大の問
題も生じない。
【図面の簡単な説明】
【図１】従来のＦｅＲＡＭの構成を示す図である。
【図２】本発明の第１実施例によるＦｅＲＡＭの構成を
示す図である。
【図３】（Ａ），（Ｂ）は、本発明の第２実施例による
ＦｅＲＡＭの製造工程を示す図（その１）である。
【図４】（Ｃ），（Ｄ）は、本発明の第２実施例による
ＦｅＲＡＭの製造工程を示す図（その２）である。
【図５】（Ｅ）〜（Ｇ）は、本発明の第２実施例による
ＦｅＲＡＭの製造工程を示す図（その３）である。
【図６】（Ｈ），（Ｉ）は、本発明の第２実施例による
ＦｅＲＡＭの製造工程を示す図（その４）である。
【図７】（Ａ）〜（Ｃ）は、本発明の第３実施例による
ＦｅＲＡＭの製造工程を示す図である。
【図８】（Ａ）〜（Ｂ）は、本発明の第４実施例による
ＦｅＲＡＭの製造工程を示す図（その１）である。
【図９】（Ｃ）〜（Ｅ）は、本発明の第４実施例による
ＦｅＲＡＭの製造工程を示す図（その２）である。
【図１０】（Ｆ），（Ｇ）は、本発明の第４実施例によ
るＦｅＲＡＭの製造工程を示す図（その３）である。
【図１１】（Ｈ）は、本発明の第４実施例によるＦｅＲ
ＡＭの製造工程を示す図（その４）である。
【図１２】（Ａ），（Ｂ）は、本発明の第４実施例の一
変形例を示す図である。
【符号の説明】
２１ 基板 ２１Ａ，２１Ｂ ウェル ２１ａ〜２１ｄ 拡散領域 ２２ 素子分離膜 ２３Ａ，２３Ｂ ゲート絶縁膜 ２４Ａ，２４Ｂ ゲート電極 ２５ ＳｉＯＮ膜 ２６，３０，３４ 層間絶縁膜 ２７ 下部電極 ２８ 強誘電体キャパシタ絶縁膜 ２９ 上部電極 ３０Ａ〜３０Ｇ コンタクトホール ３１ ＴｉＮ膜 ３１Ａ〜３１Ｇ ＴｉＮパターン ３２ Ｗ層 ３２Ａ〜３２Ｇ Ｗプラグ ３３Ａ〜３３Ｆ，３８Ａ，３８Ｂ，４１Ａ〜４１Ｅ 配
線パターン ３３ａ Ａｌ2Ｏ3保護膜 ３５，４０ 保護膜 ３１Ｃ’〜３１Ｆ’，３６Ａ，３６Ｂ Ｔｉ／ＴｉＮ密
着層 ３３０，３３０Ａ エンキャップ層

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成され、前記半導体基板中に形成
    された拡散領域を含むトランジスタと、 前記半導体基板上に形成され、下部電極と強誘電体膜と
    上部電極とを順次積層した構造のキャパシタと、 前記半導体基板上に前記キャパシタを覆うように形成さ
    れた絶縁膜と、 絶縁膜に、前記キャパシタの上部電極を露出するように
    形成された第１のコンタクトホールと、 絶縁膜に、前記拡散領域を露出するように形成された第
    ２のコンタクトホールと、 前記第１のコンタクトホール中に形成された第１の導電
    プラグと、 前記第２のコンタクトホール中に形成された第２の導電
    プラグとよりなり、 前記第１の導電プラグと前記上部電極との間には導電性
    窒化膜が、前記第１のコンタクトホール内壁および前記
    上部電極表面に接するように形成されていることを特徴
    とする半導体装置。
  2. 【請求項２】 前記第２のコンタクトホールには、前記
    第２の導電プラグと前記拡散領域との間に、前記第２の
    コンタクトホール内壁および前記拡散領域に接するよう
    に、別の導電性窒化膜が形成されていることを特徴とす
    る請求項１記載の半導体装置。
  3. 【請求項３】 前記第２のコンタクトホールには、前記
    第２の導電プラグと前記拡散領域との間に、前記第２の
    コンタクトホール内壁および前記拡散領域に接するよう
    に金属膜が形成されており、前記金属膜上には別の導電
    性窒化膜が形成されていることを特徴とする請求項１記
    載の半導体装置。
  4. 【請求項４】 さらに、前記第１のコンタクトホール中
    には、前記導電性窒化膜と前記第１の導電プラグとの間
    に、前記金属膜と同一組成の金属膜と、前記別の導電性
    窒化膜と同一組成の導電性窒化膜とを積層した構造が介
    在することを特徴とする請求項３記載の半導体装置。
  5. 【請求項５】 半導体基板と、前記半導体基板上に形成
    され、前記半導体基板中に形成された拡散領域を含むト
    ランジスタと、前記半導体基板上に形成され、下部電極
    と強誘電体膜と上部電極とを順次積層した構造の強誘電
    体キャパシタとを有する半導体装置の製造方法であっ
    て、 （ａ）前記半導体基板上に、前記強誘電体キャパシタを
    覆うように絶縁膜を形成する工程と、 （ｂ）前記絶縁膜中に、前記上部電極および前記下部電
    極を露出するように、第１および第２のコンタクトホー
    ルをそれぞれ形成する工程と、 （ｃ）前記強誘電体キャパシタを酸化雰囲気中において
    熱処理する工程と、 （ｄ）前記絶縁膜中に、前記拡散領域を露出するように
    第３のコンタクトホールを形成する工程と、 （ｅ）前記絶縁膜上に、前記第１〜第３のコンタクトホ
    ールを含むように、第１の導電性窒化膜を形成する工程
    と、 （ｆ）前記第１の導電性窒化膜上に導電層を、前記導電
    層が前記第１〜第３のコンタクトホールを充填するよう
    に形成する工程とを特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記第１の導電性窒化膜は、前記第１の
    コンタクトホールにおいて、前記露出された上部電極と
    直接にコンタクトするように、また前記第２のコンタク
    トホールにおいて、前記露出された下部電極と直接にコ
    ンタクトするように、また前記第３のコンタクトホール
    において、前記拡散領域と直接にコンタクトするように
    形成されることを特徴とする請求項５記載の半導体装置
    の製造方法。
  7. 【請求項７】 前記工程（ｃ）と工程（ｄ）との間に、 （ｃ１）前記絶縁膜上に、前記第１および第２のコンタ
    クトホールを含むように、第２の導電性窒化膜を、前記
    第１のコンタクトホールにおいて、前記露出された上部
    電極と直接にコンタクトするように、また前記第２のコ
    ンタクトホールにおいて、前記露出された下部電極と直
    接にコンタクトするように堆積する工程と、 （ｃ２）前記第２の導電性窒化膜を、前記第１および第
    ２のコンタクトホールを含む領域を除いて除去する工程
    とをさらに設けたことを特徴とする請求項５記載の半導
    体装置の製造方法。
  8. 【請求項８】 前記工程（ｅ）では、前記絶縁膜上に、
    前記第１〜第３のコンタクトホールを含むように、前記
    第１の導電性窒化膜の下に金属膜を形成する工程を含む
    ことを特徴とする請求項７記載の半導体装置の製造方
    法。
  9. 【請求項９】 さらに前記導電層および前記第１の導電
    性窒化膜を前記絶縁膜の表面から除去する工程とを含む
    ことを特徴とする請求項５〜８のうち、いずれか一項記
    載の半導体装置の製造方法。
  10. 【請求項１０】 前記導電層を堆積する工程は、ＣＶＤ
    法により行われることを特徴とする請求項５〜９のう
    ち、いずれか一項記載の半導体装置の製造方法。
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