JPH1056145A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH1056145A
JPH1056145A JP8208657A JP20865796A JPH1056145A JP H1056145 A JPH1056145 A JP H1056145A JP 8208657 A JP8208657 A JP 8208657A JP 20865796 A JP20865796 A JP 20865796A JP H1056145 A JPH1056145 A JP H1056145A
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circuit device
semiconductor integrated
thin film
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Hisayuki Kato
久幸 加藤
Toshihiko Abe
▲寿▼彦 安部
Shinji Nishihara
晋治 西原
Masahito Yamazaki
正日登 山崎
Keiichi Yoshizumi
圭一 吉住
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 ＤＲＡＭや強誘電体ＲＡＭのキャパシタの容
量絶縁膜に用いられる高（強）誘電体薄膜の誘電率、残
留分極値、ヒステリシス特性などを向上させる。 【解決手段】 ＤＲＡＭや強誘電体ＲＡＭのキャパシタ
の容量絶縁膜に用いられる高（強）誘電体薄膜をスパッ
タリング法によって形成するにあたり、理論値の９０％
以上の密度を有するターゲットを使用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、キャパシタの容量絶縁膜を
高誘電体材料あるいは強誘電体材料で形成する半導体記
憶装置の製造に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】メモリセル構造が単純で微細化が容易な
ことから大容量半導体記憶装置の主流となっているＤＲ
ＡＭ(Dynamic Random Access Memory)は、近年、メモリ
セルの微細化に伴うキャパシタの蓄積電荷量の減少を補
う対策として、キャパシタの容量絶縁膜をＴａ2 Ｏ5 、
ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3)といった比誘電率が２
０以上の高誘電体材料や、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X
Ｏ3)、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3)、ＰＬＺＴ、Ｐ
ｂＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 といった比誘
電率が１００を超える強誘電体材料で構成することが検
討されている。
【０００３】一方、不揮発性メモリの分野においては、
上記した強誘電体材料の分極反転を記憶保持に利用した
強誘電体ＲＡＭの開発が進められている。強誘電体ＲＡ
Ｍは、データの書き換え可能な回数が多く、書き換え速
度も速いことから、フラッシュメモリやＥＥＰＲＯＭの
代替としての利用が期待されている。また、消費電流が
低く、しかもメモリセル構造が単純で高集積化が容易な
ことから、メモリカードなどに使用されるバッテリバッ
クアップ用ＳＲＡＭの代替としての利用も期待されてい
る。
【０００４】上記高（強）誘電体材料の薄膜を形成する
方法の一つに、成膜材料のホットプレス焼結体からなる
ターゲットにＡｒ（アルゴン）などの不活性ガスを衝突
させ、その際に放出される成膜材料のクラスタをターゲ
ットに対向配置した基板上に堆積するスパッタリング法
がある。しかし、高（強）誘電体材料、とりわけＰＺ
Ｔ、ＰＬＴ、ＰＬＺＴといったペロブスカイト(perovsk
ite)型結晶構造の複酸化物で構成されるターゲットを用
いたスパッタリング法では、種々の理由から安定した組
成の薄膜が得られ難いことが知られている。
【０００５】例えば特開平２−２４９２７８号公報は、
ＰＺＴなどのペロブスカイト型結晶構造の強誘電体薄膜
をスパッタリング法で形成した場合には、薄膜中の酸素
が欠乏し易くなることを指摘している。その対策として
同公報は、基板上にスパッタリング法で強誘電体薄膜を
形成した後、この薄膜を高圧酸素中でアニールして膜中
に酸素を取り込ませることによって、化学量論比組成に
近く、かつ配向性のよい緻密な薄膜を得る方法を開示し
ている。
【０００６】ＰＺＴ系あるいはＰＬＺＴ系ターゲットの
製造方法に関する特開平６−２７２０３３号公報は、Ｌ
ＳＩの配線の短絡や断線の原因となるパーティクルの発
生量を低減するためにターゲットの結晶組織を均一微細
化しようとすると、原料粉末をホットプレスしてターゲ
ットを成形する工程が複雑になり、酸素などの不純物汚
染や酸素濃度のばらつきの問題が生じることを指摘して
いる。その対策として同公報は、メカニカルアロイング
法で得られた比較的大きな粒径の原料粉末を使用してタ
ーゲットを成形する技術を開示している。
【０００７】また同公報は、ターゲットの酸素量を化学
量論組成よりも低くすることによって、膜組成の酸素量
をコントロールする方法を開示している。この方法で製
造されたターゲットは、不活性ガス雰囲気あるいは酸素
雰囲気中でスパッタリングすることにより成膜され、そ
の後必要に応じて４００〜７００℃の温度でアニールさ
れる。
【０００８】ＰＺＴ、ＰＬＴ、ＰＬＺＴのようなＰｂを
含んだペロブスカイト型結晶のスパッタターゲットの改
良に関する特開平７−１８４２７号公報および特開平７
−１８４２８号公報は、Ｐｂを含む複酸化物と、全体に
占める割合で５〜４０重量％の過剰のＰｂＯとをホット
プレス焼結してターゲットを製造する際、上記過剰のＰ
ｂＯの主体を正方晶系あるいは斜方晶系結晶構造のＰｂ
Ｏで構成することによって、強誘電体薄膜中のＰｂ含有
量の局部的なばらつきを低減する技術を開示している。
【０００９】株式会社サイエンスフォーラム、１９９５
年６月３０日発行の「強誘電体薄膜メモリ」p187〜p193
も、ＰＺＴスパッタ薄膜の形成においては、温度あるい
は再スパッタによってＰｂの再蒸発が起こり、化学量論
組成の薄膜が得られなくなるという問題を指摘してい
る。また同文献は、その対策としてＰＺＴターゲットと
ＰｂＯターゲットを同時にスパッタすることによって、
Ｐｂの再蒸発をＰｂＯで補償する多元スパッタリング装
置や、スパッタ時の基板温度を低温にしてパイロクロア
(pyrochlore)型構造の薄膜を形成した後、この薄膜をア
ニールしてペロブスカイト型構造に変える方法を紹介し
ている。
【００１０】
【発明が解決しようとする課題】上記のように、高
（強）誘電体材料、とりわけペロブスカイト型結晶構造
の複酸化物で構成されるターゲットを用いたスパッタリ
ング法では、安定した組成の薄膜が得られ難いことか
ら、種々の改善方法が提案されているが、いまだ所望す
る特性（例えば誘電率、残留分極値、ヒステリシス特性
など）を備えた高（強）誘電体薄膜を得ることができる
スパッタリング法は開発されていないのが現状である。
【００１１】本発明の目的は、誘電率、残留分極値、ヒ
ステリシス特性などが向上した高（強）誘電体薄膜を得
ることができる技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】（１）本発明の半導体集積回路装置の製造
方法は、スパッタリング法によって基板上に高誘電体薄
膜または強誘電体薄膜を形成するにあたり、理論値の９
０％以上の密度を有するターゲットを用いるものであ
る。
【００１５】（２）本発明の半導体集積回路装置の製造
方法は、（ａ）スパッタリング装置の処理室内に設けら
れたターゲット保持手段に、理論値の９０％以上の密度
を有する高誘電体材料または強誘電体材料からなるター
ゲットを装着し、前記ターゲットに対向して基板を配置
する工程、（ｂ）所定の真空度となるように減圧した前
記処理室内に不活性ガスを導入すると共に、前記基板に
ＲＦバイアスを印加する工程、（ｃ）前記ターゲットと
前記基板との間にプラズマを形成し、前記プラズマの放
電によって生じた前記不活性ガスのイオンを前記ターゲ
ットに衝突させ、その表面から放出される前記高誘電体
材料または前記強誘電体材料のクラスタを前記基板上に
堆積させることにより、前記基板上に高誘電体薄膜また
は強誘電体薄膜を形成する工程、を含んでいる。
【００１６】（３）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体集積回路装置製造用のウエハの主
面上に第１導電膜を堆積する工程、（ｂ）前記第１導電
膜を堆積した前記ウエハ上に、理論値の９０％以上の密
度を有するターゲットを用いたスパッタリング法によっ
て、高誘電体薄膜または強誘電体薄膜を堆積する工程、
（ｃ）前記高誘電体薄膜または強誘電体薄膜を堆積した
前記ウエハ上に第２導電膜を堆積する工程、（ｄ）フォ
トレジストをマスクにして前記第２導電膜、前記高誘電
体薄膜または強誘電体薄膜、前記第１導電膜を順次エッ
チングすることにより、キャパシタを形成する工程、を
含んでいる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１８】図１は、本実施の形態のＤＲＡＭ（または
強誘電体ＲＡＭ）のメモリセルのレイアウトを示す平面
図である。このメモリセルは、２交点セルと、キャパシ
タをビット線の上部に配置するＣＯＢ(Capacitor Over
Bitline)構造とを採用している。各メモリセルのトラン
ジスタ（メモリセル選択用ＭＩＳＦＥＴ）は、ビット線
ＢＬを介して周辺回路に接続されている。ビット線ＢＬ
は、接続孔１４を通じてメモリセル選択用ＭＩＳＦＥＴ
のｎ型半導体領域８（ソース領域、ドレイン領域）の一
方に接続されている。メモリセル選択用ＭＩＳＦＥＴの
動作は、ワード線ＷＬ（ゲート電極６）により制御され
る。このワード線ＷＬ（ゲート電極６）は、周辺回路に
接続されている。ビット線ＢＬの上部に配置されたキャ
パシタＣは、接続孔１３を通じてメモリセル選択用ＭＩ
ＳＦＥＴのｎ型半導体領域８（ソース領域、ドレイン領
域）の他方に接続されている。キャパシタＣは、プレー
ト電極２６を介して周辺回路に接続されている。
【００１９】この平面レイアウトの第１の特徴は、２本
のワード線ＷＬに対して１本のプレート電極２６を配置
したことである。このようなレイアウトとすることによ
り、プレート電極２６の容量を小さくできるので、プレ
ート電極２６の電位を周辺回路で制御することが容易に
なる。プレート電極２６の本数は、１本のワード線ＷＬ
に対して１本にしてもよいし、３本のワード線ＷＬに対
して１本にしてもよい。ただし、ワード線ＷＬに対する
プレート電極２６の本数が多くなると集積度を上げるの
が難しくなり、逆に少なくなるとプレート電極２６の容
量が大きくなって周辺回路による制御が難しくなる。プ
レート電極２６の本数は、ＤＲＡＭ（強誘電体ＲＡＭ）
の用途によってその最適数が変わってくる。
【００２０】この平面レイアウトの第２の特徴は、プレ
ート電極２６をワード線ＷＬ（ゲート電極６）と同一方
向に延在したことである。これにより、プレート電極２
６の電位を周辺回路で制御する際に、その電位をワ−ド
線ＷＬの電位に同期させて制御することが可能となる。
【００２１】このメモリセルを製造するには、まず図２
（図１のＡ−Ａ’線に沿った断面図）に示すように、ｐ
- 型の単結晶シリコンからなる半導体基板１を用意し、
その表面に選択酸化（ＬＯＣＯＳ）法でフィールド酸化
膜２を形成した後、半導体基板１にｐ型不純物（Ｂ）を
イオン注入してｐ型ウエル３を形成する。続いて、ｐ型
ウエル３にｐ型不純物（Ｂ）をイオン注入してｐ型チャ
ネルストッパ層４を形成した後、フィールド酸化膜２で
囲まれたｐ型ウエル３の活性領域の表面に熱酸化法でゲ
ート酸化膜５を形成する。
【００２２】次に、図３に示すように、メモリセル選択
用ＭＩＳＦＥＴのゲート電極６（ワード線ＷＬ）を形成
する。ゲート電極６（ワード線ＷＬ）は、例えば半導体
基板１上にＣＶＤ法で多結晶シリコン膜を堆積し、次い
でスパッタリング法でＴｉＮ膜とＷ膜とを堆積し、さら
にキャップ絶縁膜となる窒化シリコン膜７をプラズマＣ
ＶＤ法で堆積した後、フォトレジストをマスクにしたエ
ッチングでこれらの膜をパターニングして形成する。ゲ
ート電極６（ワード線ＷＬ）の一部を構成する多結晶シ
リコン膜には、その抵抗値を低減するためにｎ型の不純
物（Ｐ）をドープする。
【００２３】次に、図４に示すように、ｐ型ウエル３に
ｎ型不純物（Ｐ）をイオン注入してゲート電極６（ワー
ド線ＷＬ）の両側のｐ型ウエル３にメモリセル選択用Ｍ
ＩＳＦＥＴのｎ型半導体領域８、８（ソース領域、ドレ
イン領域）を形成する。
【００２４】次に、図５に示すように、ゲート電極６
（ワード線ＷＬ）の側壁にサイドウォールスペーサ９を
形成する。サイドウォールスペーサ９は、ゲート電極６
（ワード線ＷＬ）の上部にプラズマＣＶＤ法で堆積した
窒化シリコン膜を異方性エッチングで加工して形成す
る。
【００２５】次に、図６に示すように、メモリセル選択
用ＭＩＳＦＥＴの上部にＣＶＤ法で酸化シリコン膜１０
とＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜１
１とを堆積した後、化学的機械研磨(Chemical Mechanic
al Polishing; ＣＭＰ）法でＢＰＳＧ膜１１を研磨して
その表面を平坦化する。
【００２６】次に、図７に示すように、ＢＰＳＧ膜１１
上にＣＶＤ法で多結晶シリコン膜１２を堆積した後、フ
ォトレジストをマスクにして多結晶シリコン膜１２、Ｂ
ＰＳＧ膜１１、酸化シリコン膜１０およびゲート酸化膜
５をエッチングすることにより、メモリセル選択用ＭＩ
ＳＦＥＴのソース領域、ドレイン領域の一方（ｎ型半導
体領域８）の上部に接続孔１３を形成し、他方（ｎ型半
導体領域８）の上部に接続孔１４を形成する。このと
き、メモリセル選択用ＭＩＳＦＥＴのゲート電極６（ワ
ード線ＷＬ）の上部に形成された窒化シリコン膜７と側
壁に形成された窒化シリコンのサイドウォールスペーサ
９は、わずかにエッチングされるだけなので、接続孔１
３、１４とゲート電極６（ワード線ＷＬ）との合わせ余
裕を設けなくとも、微細な径の接続孔１３、１４が自己
整合（セルフアライン）で形成される。
【００２７】次に、図８に示すように、接続孔１３、１
４の内部に多結晶シリコンのプラグ１５を埋め込む。こ
のプラグ１５は、前記多結晶シリコン膜１２の上部にＣ
ＶＤ法で多結晶シリコン膜を堆積し、この多結晶シリコ
ン膜と多結晶シリコン膜１２とをエッチバックで除去し
て形成する。プラグ１５を構成する多結晶シリコン膜に
はｎ型の不純物（Ｐ）をドープする。プラグ１５は多結
晶シリコンの他、例えばＴｉＮ、Ｗ、Ｔｉ、Ｔａなどを
埋め込んで形成してもよい。
【００２８】次に、図９に示すように、ＢＰＳＧ膜１１
の上部にＣＶＤ法で酸化シリコン膜１６を堆積し、次い
でフォトレジストをマスクにしたエッチングで接続孔１
４の上部の酸化シリコン膜１６を除去した後、図１０に
示すように、接続孔１４の上部にビット線ＢＬを形成す
る。ビット線ＢＬは、酸化シリコン膜１６の上部にスパ
ッタリング法でＴｉＮ膜とＷ膜とを堆積し、さらにキャ
ップ絶縁膜となる窒化シリコン膜１７をプラズマＣＶＤ
法で堆積した後、フォトレジストをマスクにしたエッチ
ングでこれらの膜をパターニングして形成する。
【００２９】次に、図１１に示すように、ビット線ＢＬ
の側壁にサイドウォールスペーサ１８を形成する。サイ
ドウォールスペーサ１８は、ビット線ＢＬの上部にプラ
ズマＣＶＤ法で堆積した窒化シリコン膜を異方性エッチ
ングで加工して形成する。
【００３０】次に、図１２に示すように、ビット線ＢＬ
の上部にＣＶＤ法で膜厚３００nm程度のＢＰＳＧ膜１９
を堆積してリフローした後、フォトレジストをマスクに
してＢＰＳＧ膜１９および酸化シリコン膜１６をエッチ
ングすることにより、メモリセル選択用ＭＩＳＦＥＴＱ
ｔのソース領域、ドレイン領域の他方（ｎ型半導体領域
８）の上部に形成された前記接続孔１３の上部に接続孔
２０を形成する。このとき、ビット線ＢＬの上部の窒化
シリコン膜１７および側壁のサイドウォールスペーサ１
８がエッチングストッパとなるので、接続孔２０は、前
記接続孔１３、１４と同様、自己整合（セルフアライ
ン）で形成される。
【００３１】次に、図１３に示すように、接続孔２０の
内部にプラグ２１を埋め込む。プラグ２１は、ＢＰＳＧ
膜１９の上部に例えばスパッタリング法でＴｉＮ膜とＷ
膜とを堆積した後、これらの膜をエッチバックして形成
する。プラグ２１は多結晶シリコン、ＴｉＮ、Ｗ、Ｔ
ｉ、Ｔａなどを埋め込んで形成することもできる。
【００３２】次に、プラグ２１の上部にキャパシタを形
成する。キャパシタを形成するには、まず図１４に示す
ように、ＢＰＳＧ膜１９の上部にスパッタリング法など
を用いてバリアメタル２２を堆積した後、バリアメタル
２２の上部にスパッタリング法で膜厚１７５nm程度のＰ
ｔ（プラチナ）膜２３ａを堆積する。なお、バリアメタ
ル２２は必ずしも必要ではないが、キャパシタの下部電
極材料（Ｐｔ）の拡散を抑えるのに有効である。バリア
メタル２２の材料としてはＴｉＮやＴｉなどを使用し、
膜厚は２０nm程度とする。
【００３３】次に、図１５に示すように、Ｐｔ膜２３ａ
の上部に強誘電体膜の一種であるＰＺＴ膜２４をスパッ
タリング法で堆積する。
【００３４】図１６は、ＰＺＴ膜２４の堆積に使用する
スパッタリング装置の要部構成図である。このスパッタ
リング装置１００の処理室であるチャンバ１０１の内部
には、ターゲット保持手段である円盤状のバッキングプ
レート１０２と、ＲＦ電源１０３に接続されたステージ
１０４とが対向して配置されている。バッキングプレー
ト１０２の下面には、ＰＺＴのホットプレス焼結体から
なるターゲット１０５が取り付けられている。また、ス
テージ１０４の上面には半導体基板（ウエハ）１が載置
されるようになっている。
【００３５】上記チャンバ１０１の内部のステージ１０
４の近傍には、ターゲット１０５と半導体基板１との隙
間に高密度のプラズマ１０６を形成するためのシールド
１０７が設けられている。また、チャンバ１０１の壁面
には、チャンバ１０１の内部にＡｒなどの不活性ガスを
導入するガス導入管１０８と、チャンバ１０１の内部の
気体を排気する排気管１０９とが設けられている。
【００３６】ＰＺＴ膜２４の成膜条件は、一例として基
板温度＝室温、チャンバ内圧力＝５〜１０mTorr 、Ａｒ
流量＝１０〜３０sccm、ＲＦパワー＝１ｋＷ、ターゲッ
トと基板との隙間＝５０mmである。また、ＰＺＴ膜２４
の膜厚は、２５０nm程度とする。
【００３７】図１７は、ＰＺＴのペロブスカイト型結晶
構造を示す模式図である。図示のように、このペロブス
カイト型結晶の単位セルは、中心（Ｂサイト）にＴｉ
（またはＺｒ）が配置された８面体で構成されており、
８個の頂点（Ａサイト）のそれぞれにはＰｂが、また８
個の面のそれぞれの中心にはＯ（酸素）が配置されてい
る。そして、分極軸であるｃ軸方向に沿って所定の電圧
が印加されたとき、Ｂサイトに配置されたＴｉ（Ｚｒ）
が変位することにより分極が発生する。
【００３８】このように、ＰＺＴは、Ｏ（酸素）を多く
含んだペロブスカイト型結晶構造をとるために、常に酸
素欠陥に陥り易い。また、形成された膜も高温（８５０
℃以上）で処理するとＰｂＯの形で結晶から抜け易いと
いう特徴がある。
【００３９】本実施の形態で使用するターゲット１０５
は、上記したペロブスカイト型結晶の理論値の９０％以
上の密度を有している。ここでターゲットの密度は、以
下のように算出される。
【００４０】すなわち、Ｎａをアボガドロ数、Ｖをター
ゲットの体積、Ｍをターゲットの重量、Ｄをペロブスカ
イト型結晶の理論密度、ａ、ｂ、ｃをＸ線回折によって
実測したペロブスカイト型結晶の結晶軸（ａ軸、ｂ軸、
ｃ軸）の長さとすると、ＰＺＴの構成元素であるＰｂ、
Ｏ、Ｔｉ、Ｚｒの原子量および単位セル内の原子数は、
それぞれＰｂ：２０7.２、１／８×８＝１、Ｏ：１6.０
０、１／２×６＝３、Ｔｉ：４7.９０、１×１×Ｘ＝
Ｘ、Ｚｒ：９1.２２、１×１×（１−Ｘ）＝１−Ｘであ
るから、単位セルの重量、ペロブスカイト型結晶の理論
密度（Ｄ）、ターゲット密度はそれぞれ次の式で表され
る。
【００４１】単位セルの重量＝｛２０7.２×１＋１6.０
０×３＋４7.９０×Ｘ＋９1.２２×（１−Ｘ）｝÷Ｎａ
＝Ｄ×｛ａｂｃ｝ 理論密度（Ｄ）＝｛２０7.２×１＋１6.００×３＋４7.
９０×Ｘ＋９1.２２×（１−Ｘ）｝÷Ｎａ÷｛ａｂｃ｝ ターゲット密度（％）＝｛Ｍ÷Ｖ｝÷Ｄ×１００ また、例えばＰｂ1.1 Ｚｒ0.5 Ｔｉ0.5 Ｏ3.1 のよう
に、化学量論比からずれた組成を有する結晶構造の場合
は、化学量論組成（ＰｂＺｒ0.5 Ｔｉ0.5 Ｏ3 ）＋化学
量論比からずれた成分（ＰｂＯ)0.1を理論密度として算
出する。
【００４２】図１８は、ターゲットの密度とＰＺＴ膜の
残留分極との関係を示すグラフ、図１９は、ＰＺＴ膜の
ヒステリシス曲線を示すグラフである。
【００４３】図１８に示すように、９０％以上の高密度
ターゲットを用いて形成したＰＺＴ膜は、９０％未満の
低密度ターゲットを用いて形成したＰＺＴ膜に比べて残
留分極値（２Ｐｒ）が大きくなり、電気的特性が改善さ
れる。また、図１９に示すように、高密度ターゲットを
用いて形成したＰＺＴ膜は、低密度ターゲットを用いて
形成したＰＺＴ膜に比べてヒステリシス特性が改善さ
れ、低電圧でもより大きい残留分極値（２Ｐｒ）が得ら
れるようになる。これは、ペロブスカイト型結晶の理論
密度（Ｄ）に近い高密度ターゲットを用いた場合の方が
スパッタ時によりペロブスカイト型結晶に近いクラスタ
（微細結晶）が生じ、成膜後もこの構造が維持されるか
らである。
【００４４】すなわち、ＰＺＴターゲットのような結晶
性ターゲットは、それ自体が結晶体の集合体（多結晶
体）であり、スパッタ時には通常ターゲット成分（ユニ
ットセル）が幾つか集まったクラスタの形でスパッタさ
れ、その塊が基板上に堆積する。従って、クラスタ自体
の結晶性が良好なことが、成膜時またはその後の最終的
な誘電体特性の良否を決定することになる。
【００４５】また、一度成膜してアニールを行うと、膜
中の無数のグレイン形状が決定されてしまうので、その
後に酸素アニールを追加しても、グレイン内の結晶回復
には寄与するが、それ以上の結晶化は望めない。すなわ
ち、最初の成膜後のアニール時の結晶性が重要である。
【００４６】なお、ここではＰＺＴのターゲットを使用
する場合について説明したが、Ｔａ2 Ｏ5 、ＢＳＴなど
の高誘電体材料や、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3)、
ＰＬＺＴ（ＰｂＬａY ＺｒX Ｔｉ1-X Ｏ3)、ＳＢＴ（Ｓ
ｒX ＢｉY ＴａＯ）、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 、Ｂ
ａＴｉＯ3 といった各種強誘電体材料のターゲットを使
ってキャパシタの容量絶縁膜を形成する場合でも、結晶
の理論密度の９０％を超える高密度ターゲットを用いる
ことにより、誘電率、残留分極値、ヒステリシス特性な
どが向上した薄膜を得ることができる。
【００４７】本実施の形態で使用するターゲットは、一
般的なホットプレス（高温高圧焼結）法の他、高品位の
結晶が得られ易い分子線エピタキシ法で製造したものが
適している。その他、プラズマ焼結法、爆発焼結法、レ
ーザアブレーション法などを適用することもできる。
【００４８】次に、上記ＰＺＴ膜２４を５００〜８００
℃の酸素雰囲気中でアニールし、微細なクラスタを結晶
粒に成長させた後、図２０に示すように、ＰＺＴ膜２４
の上部にスパッタリング法で膜厚１００nm程度のＰｔ膜
２５ａを堆積する。次いで図２１に示すように、Ｐｔ膜
２５ａの上部に形成したフォトレジスト２７をマスクに
してＰｔ膜２５ａ、ＰＺＴ膜２４、Ｐｔ膜２３ａおよび
バリアメタル２２をドライエッチングすることにより、
バリアメタル２２、下部電極２３、ＰＺＴ膜２４および
上部電極２５からなるキャパシタＣを形成する。
【００４９】なお、下部電極２３および上部電極２５の
材料は、Ｐｔの他、Ｉｒ、ＩｒＯ2、Ｒｈ、ＲｈＯ2 、
Ｏｓ、ＯｓＯ2 、Ｒｕ、ＲｕＯ2 、Ｒｅ、ＲｅＯ3 、Ｐ
ｄ、Ａｕあるいはこれらの積層膜を用いることができ
る。ＲｕＯ2 やＩｒＯ2 などはＭＯＣＶＤ法を用いて堆
積することにより、カバレージの良好な薄膜を形成する
ことができる。また、その上部に酸素に対するバリア性
の高いＲｕ、Ｉｒなどを積層することにより、膜の耐酸
化性を向上させることができる。さらに、容量絶縁膜の
界面での酸化を抑えることができれば、上部電極材料と
してＷ、Ａｌ、ＴｉＮ、Ｔａ、Ｃｕ、Ａｇあるいはこれ
らの積層膜などを用いることもできる。
【００５０】次に、キャパシタＣの上部のフォトレジス
ト２７をアッシングで除去した後、図２２に示すよう
に、キャパシタＣを保護するためにＢＰＳＧ膜のような
リフロー性を有する絶縁膜２８を堆積し、化学的機械研
磨（ＣＭＰ）法でその表面を平坦化して上部電極２５の
表面を露出させる。この場合、完全な平坦化は必須では
ないが、後の工程でこの上部に形成する配線の信頼性を
高めるためには、絶縁膜２８を極力平坦化しておくこと
が望ましい。キャパシタＣの保護効果を高めるために、
キャパシタＣの構成材料と相性のよいＴｉ、Ｓｒ、Ｂａ
などの酸化物からなる薄膜を堆積した後に絶縁膜２８を
堆積してもよい。また、リフロー性の絶縁膜２８に代え
て有機Ｓｉガスを用いたＣＶＤ・酸化シリコン膜を用い
てもよく、ポリイミド樹脂などの有機系絶縁物を用いて
もよい。絶縁膜の平坦化はＣＭＰ法に代えてエッチバッ
ク法で行ってもよいし、キャパシタＣによる段差が小さ
い場合には、特に行わなくともよい。
【００５１】次に、図２３に示すように、絶縁膜２８の
上部に複数のメモリセルに共通のプレート電極２６を形
成する。プレート電極材料としては、多結晶シリコン膜
やＷ膜など、従来のシリコンＬＳＩプロセスで用いられ
ている各種導電材料を使用することができる。下地が十
分に平坦化されている場合にはスパッタリング法で成膜
可能な導電材料を使用し、下地に段差がある場合にはＣ
ＶＤ法で成膜可能な導電材料を使用するようにする。
【００５２】以上の工程により、本実施の形態のＤＲＡ
Ｍ（強誘電体ＲＡＭ）のメモリセルが略完成する。実際
のＤＲＡＭ（強誘電体ＲＡＭ）は、プレート電極２６の
上部にさらに２層程度の配線を形成してメモリセルと周
辺回路とを接続する必要があること、また半導体基板１
全体を樹脂パッケージなどで封止する必要があることは
いうまでもない。
【００５３】以上、本発明者によってなされた発明を実
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【００５４】前記実施の形態では、ＤＲＡＭ（強誘電体
ＲＡＭ）のキャパシタの容量絶縁膜を高（強）誘電体薄
膜で形成する場合について説明したが、ゲート絶縁膜を
強誘電体薄膜で形成するＭＦＳＦＥＴやＭＦＳＭＩＳＦ
ＥＴなどの製造に適用することもできる。
【００５５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５６】（１）基板上に高誘電体薄膜または強誘電
体薄膜をスパッタリング法によって形成するにあたり、
理論値の９０％以上の密度を有するターゲットを用いる
本発明によれば、誘電率、残留分極値、ヒステリシス特
性が向上した高（強）誘電体薄膜を得ることができる。
【００５７】（２）上記（１）により、ＤＲＡＭのキャ
パシタの蓄積電荷量を増やすことができるので、ＤＲＡ
Ｍの微細化、高集積化を推進することができる。
【００５８】（３）上記（１）により、分極反転の繰り
返しによる容量絶縁膜の疲労特性が改善され、残留分極
値の低下が抑制されるので、強誘電体ＲＡＭのデータの
書き換え回数を向上させることができる。また、容量絶
縁膜の疲労特性が改善されることにより、強誘電体ＲＡ
Ｍのメモリセルを２トランジスタ／２キャパシタ構造か
ら１トランジスタ／１キャパシタ構造に移行させること
が容易になるため、強誘電体ＲＡＭの微細化、高集積化
を推進することができる。
【００５９】（４）上記（１）により、高（強）誘電体
薄膜の特性を回復させるために酸素雰囲気中で行うアニ
ールの回数、温度、時間を低減することができるので、
アニールに起因する膜の特性劣化が抑制され、ＤＲＡＭ
および強誘電体ＲＡＭの信頼性、製造歩留まりが向上す
る。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路装置
の製造方法を示す半導体基板の要部平面図である。
【図２】本発明の実施の形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態である半導体集積回路装
置の製造方法で用いるスパッタリング装置の要部構成図
である。
【図１７】ＰＺＴのペロブスカイト型結晶構造を示す模
式図である。
【図１８】ターゲットの密度とＰＺＴ膜の残留分極との
関係を示すグラフである。
【図１９】ＰＺＴ膜のヒステリシス曲線を示すグラフで
ある。
【図２０】本発明の実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板（ウエハ） ２ フィールド酸化膜 ３ ｐ型ウエル ４ ｐ型チャネルストッパ層 ５ ゲート酸化膜 ６ ゲート電極 ７ 窒化シリコン膜 ８ ｎ型半導体領域（ソース領域、ドレイン領域） ９ サイドウォールスペーサ １０ 酸化シリコン膜 １１ ＢＰＳＧ膜 １２ 多結晶シリコン膜 １３ 接続孔 １４ 接続孔 １５ プラグ １６ 酸化シリコン膜 １７ 窒化シリコン膜 １８ サイドウォールスペーサ １９ ＢＰＳＧ膜 ２０ 接続孔 ２１ プラグ ２２ バリアメタル ２３ 下部電極 ２３ａ Ｐｔ膜 ２４ ＰＺＴ膜 ２５ 上部電極 ２５ａ Ｐｔ膜 ２６ プレート電極 ２７ フォトレジスト ２８ 絶縁膜 １００ スパッタリング装置 １０１ チャンバ １０２ バッキングプレート １０３ ＲＦ電源 １０４ ステージ １０５ ターゲット １０６ プラズマ １０７ シールド １０８ ガス導入管 １０９ 排気管 Ｃ キャパシタ ＢＬ ビット線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 山崎 正日登 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吉住 圭一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 スパッタリング法によって基板上に高誘
    電体薄膜または強誘電体薄膜を形成するにあたり、理論
    値の９０％以上の密度を有するターゲットを用いること
    を特徴とする半導体集積回路装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記高誘電体薄膜の比誘電率は、２０
    以上であることを特徴とする半導体集積回路装置の製造
    方法。
  3. 【請求項３】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記強誘電体薄膜の比誘電率は、１０
    ０以上であることを特徴とする半導体集積回路装置の製
    造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記強誘電体薄膜は、実質的にペロブ
    スカイト型結晶構造を有していることを特徴とする半導
    体集積回路装置の製造方法。
  5. 【請求項５】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記強誘電体薄膜は、電気的に分極反
    転可能であることを特徴とする半導体集積回路装置の製
    造方法。
  6. 【請求項６】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法： （ａ）スパッタリング装置の処理室内に設けられたター
    ゲット保持手段に、理論値の９０％以上の密度を有する
    高誘電体材料または強誘電体材料からなるターゲットを
    装着し、前記ターゲットに対向して基板を配置する工
    程、（ｂ）所定の真空度となるように減圧した前記処理
    室内に不活性ガスを導入すると共に、前記基板にＲＦバ
    イアスを印加する工程、（ｃ）前記ターゲットと前記基
    板との間にプラズマを形成し、前記プラズマの放電によ
    って生じた前記不活性ガスのイオンを前記ターゲットに
    衝突させ、その表面から放出される前記高誘電体材料ま
    たは前記強誘電体材料のクラスタを前記基板上に堆積さ
    せることにより、前記基板上に高誘電体薄膜または強誘
    電体薄膜を形成する工程。
  7. 【請求項７】 請求項６記載の半導体集積回路装置の製
    造方法であって、前記強誘電体薄膜は、実質的にペロブ
    スカイト型結晶構造を有していることを特徴とする半導
    体集積回路装置の製造方法。
  8. 【請求項８】 以下の工程を含むことを特徴とする半導
    体集積回路装置の製造方法： （ａ）半導体集積回路装置製造用のウエハの主面上に第
    １導電膜を堆積する工程、（ｂ）前記第１導電膜を堆積
    した前記ウエハ上に、理論値の９０％以上の密度を有す
    るターゲットを用いたスパッタリング法によって、高誘
    電体薄膜または強誘電体薄膜を堆積する工程、（ｃ）前
    記高誘電体薄膜または強誘電体薄膜を堆積した前記ウエ
    ハ上に第２導電膜を堆積する工程、（ｄ）フォトレジス
    トをマスクにして前記第２導電膜、前記高誘電体薄膜ま
    たは強誘電体薄膜、前記第１導電膜を順次エッチングす
    ることにより、キャパシタを形成する工程。
  9. 【請求項９】 請求項８記載の半導体集積回路装置の製
    造方法であって、前記キャパシタは、ＤＲＡＭのメモリ
    セルのキャパシタであることを特徴とする半導体集積回
    路装置の製造方法。
  10. 【請求項１０】 請求項８記載の半導体集積回路装置の
    製造方法であって、前記キャパシタは、強誘電体ＲＡＭ
    のメモリセルのキャパシタであることを特徴とする半導
    体集積回路装置の製造方法。
  11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    の製造方法であって、前記強誘電体ＲＡＭのメモリセル
    を１個のＭＩＳＦＥＴと１個の前記キャパシタとで構成
    することを特徴とする半導体集積回路装置の製造方法。
  12. 【請求項１２】 請求項８記載の半導体集積回路装置の
    製造方法であって、前記第１、第２導電膜は、Ｐｔ、Ｉ
    ｒ、ＩｒＯ2 、Ｒｈ、ＲｈＯ2 、Ｏｓ、ＯｓＯ2 、Ｒ
    ｕ、ＲｕＯ2 、Ｒｅ、ＲｅＯ3 、ＰｄおよびＡｕから選
    ばれた群よりなる１種または２種以上の金属もしくは金
    属酸化物からなることを特徴とする半導体集積回路装置
    の製造方法。
  13. 【請求項１３】 請求項８記載の半導体集積回路装置の
    製造方法であって、前記強誘電体膜は、ＰＺＴ、ＰＬ
    Ｔ、ＰＬＺＴ、ＳＢＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 お
    よびＢａＴｉＯ3 から選ばれた群よりなるペロブスカイ
    ト型結晶構造の強誘電体材料からなることを特徴とする
    半導体集積回路装置の製造方法。
  14. 【請求項１４】 請求項８記載の半導体集積回路装置の
    製造方法であって、前記高誘電体薄膜または強誘電体薄
    膜を堆積した後、酸素雰囲気中でアニールすることを特
    徴とする半導体集積回路装置の製造方法。
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