JPH1056169A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1056169A JPH1056169A JP8209524A JP20952496A JPH1056169A JP H1056169 A JPH1056169 A JP H1056169A JP 8209524 A JP8209524 A JP 8209524A JP 20952496 A JP20952496 A JP 20952496A JP H1056169 A JPH1056169 A JP H1056169A
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- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体装置及びその製造方法に関し、ドレイ
ン端のチャネル層内で電界強度が高くなる現象を簡単な
手段に依って緩和し、また、ソース端に於ける空乏層の
延びを促進することでピンチ・オフを抑止し、延いて
は、１．０〔μｍ〕以下に縮小されたゲート長をもつデ
ィプレッション型ＭＯＳトランジスタを実現しようとす
る。 【解決手段】 ｐ型Ｓｉ半導体基板２１の表面に於い
て、中央部分に深いチャネル層２７が、また、そのドレ
イン側端及びソース側端に浅いチャネル層２４がそれぞ
れ連なり、全体としてｎ型の略均一な不純物濃度を維持
したチャネル層を備えたディプレッション型ＭＯＳトラ
ンジスタからなっている。
ン端のチャネル層内で電界強度が高くなる現象を簡単な
手段に依って緩和し、また、ソース端に於ける空乏層の
延びを促進することでピンチ・オフを抑止し、延いて
は、１．０〔μｍ〕以下に縮小されたゲート長をもつデ
ィプレッション型ＭＯＳトランジスタを実現しようとす
る。 【解決手段】 ｐ型Ｓｉ半導体基板２１の表面に於い
て、中央部分に深いチャネル層２７が、また、そのドレ
イン側端及びソース側端に浅いチャネル層２４がそれぞ
れ連なり、全体としてｎ型の略均一な不純物濃度を維持
したチャネル層を備えたディプレッション型ＭＯＳトラ
ンジスタからなっている。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＣＭＯＳ
（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路に好適なディプ
レッション型ＭＯＳトランジスタである半導体装置及び
その製造方法の改良に関する。
（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄ
ｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路に好適なディプ
レッション型ＭＯＳトランジスタである半導体装置及び
その製造方法の改良に関する。
【０００２】現在、半導体装置は、電子機器を構成する
のみでなく、機械など多くの機器にも組み込まれ、その
機器を制御するなどの役割を果たしている。
のみでなく、機械など多くの機器にも組み込まれ、その
機器を制御するなどの役割を果たしている。
【０００３】従って、電子機器や他の機器の高性能化及
び多機能化、或いは、更に多くの機器からのニーズに対
応する為、高性能のＣＭＯＳ回路、即ち、高性能のＭＯ
Ｓトランジスタが必要とされているところであり、本発
明は、それに応える一手段を提供する。
び多機能化、或いは、更に多くの機器からのニーズに対
応する為、高性能のＣＭＯＳ回路、即ち、高性能のＭＯ
Ｓトランジスタが必要とされているところであり、本発
明は、それに応える一手段を提供する。
【０００４】
【従来の技術】現在、ＣＭＯＳ回路に多用されているデ
ィプレッション型ＭＯＳトランジスタに於いては、ゲー
ト直下のチャネル領域に於ける不純物濃度を制御するこ
とで、通常のエンハンスメント状態からディプレッショ
ン状態に変化させ、それに依って、電気的特性をノーマ
リ・オフ型からノーマリ・オン型に転換するようにして
いる。
ィプレッション型ＭＯＳトランジスタに於いては、ゲー
ト直下のチャネル領域に於ける不純物濃度を制御するこ
とで、通常のエンハンスメント状態からディプレッショ
ン状態に変化させ、それに依って、電気的特性をノーマ
リ・オフ型からノーマリ・オン型に転換するようにして
いる。
【０００５】図１４は従来の標準的なディプレッション
型ＭＯＳトランジスタを表す要部切断側面図である。
型ＭＯＳトランジスタを表す要部切断側面図である。
【０００６】図に於いて、１は基板、２はゲート絶縁
膜、３はゲート電極、４はＬＤＤ（ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）構造のｎソース領域、５はＬＤ
Ｄ構造のｎドレイン領域、６は絶縁性サイド・ウォー
ル、４ＣはＬＤＤ構造のｎ+ ソース領域、５ＣはＬＤＤ
構造のｎ+ ドレイン領域、７はｐチャネル層、Ｄはチャ
ネル幅をそれぞれ示している。
膜、３はゲート電極、４はＬＤＤ（ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）構造のｎソース領域、５はＬＤ
Ｄ構造のｎドレイン領域、６は絶縁性サイド・ウォー
ル、４ＣはＬＤＤ構造のｎ+ ソース領域、５ＣはＬＤＤ
構造のｎ+ ドレイン領域、７はｐチャネル層、Ｄはチャ
ネル幅をそれぞれ示している。
【０００７】図から明らかなように、チャネル層７の幅
Ｄは、ソース・ドレイン間で一定であり、エンハンスメ
ント型と同様である。
Ｄは、ソース・ドレイン間で一定であり、エンハンスメ
ント型と同様である。
【０００８】このチャネル幅Ｄが一定になっていること
は、ディプレッション型ＭＯＳトランジスタのゲート長
を縮小する上で、性能限界を早める要因になっていて、
従来のものでは、ゲート長は１〔μｍ〕が限界である。
は、ディプレッション型ＭＯＳトランジスタのゲート長
を縮小する上で、性能限界を早める要因になっていて、
従来のものでは、ゲート長は１〔μｍ〕が限界である。
【０００９】これは、ディプレッション型ＭＯＳトラン
ジスタの動作原理がチャネル領域の空乏化を利用するも
のであることに理由がある。
ジスタの動作原理がチャネル領域の空乏化を利用するも
のであることに理由がある。
【００１０】通常、ディプレッション型ＭＯＳトランジ
スタでは、ノーマリ・オンの状態をオフ状態に切り換え
る際、チャネル層７に充満している移動キャリヤをチャ
ネル層７から基板１に向けて放出し、空乏層の延び方を
大きくすることでチャネル層７のカット・オフを行って
いる。
スタでは、ノーマリ・オンの状態をオフ状態に切り換え
る際、チャネル層７に充満している移動キャリヤをチャ
ネル層７から基板１に向けて放出し、空乏層の延び方を
大きくすることでチャネル層７のカット・オフを行って
いる。
【００１１】ここで、チャネル層７のチャネル幅Ｄが一
定である場合、チャネル層７のドレイン端側では、ドレ
イン電界の影響を顕著に受けることになり、空乏層の延
びは抑制される。
定である場合、チャネル層７のドレイン端側では、ドレ
イン電界の影響を顕著に受けることになり、空乏層の延
びは抑制される。
【００１２】これは、エンハンスメント型ＭＯＳトラン
ジスタに於けるチャネルのピンチ・オフと同様な現象で
あるが、エンハンスメント型の場合、ドレイン領域から
基板側に電界が分散するのに対し、ディプレッション型
の場合、基板１に対して抵抗が低いチャネル層７内へ電
界が集中するので、前記のピンチ・オフ現象が強調され
て作用することになる。
ジスタに於けるチャネルのピンチ・オフと同様な現象で
あるが、エンハンスメント型の場合、ドレイン領域から
基板側に電界が分散するのに対し、ディプレッション型
の場合、基板１に対して抵抗が低いチャネル層７内へ電
界が集中するので、前記のピンチ・オフ現象が強調され
て作用することになる。
【００１３】
【発明が解決しようとする課題】図１５は空乏層のピン
チ・オフ現象について説明する為のディプレッション型
ＭＯＳトランジスタを表す要部切断側面図であり、図１
４に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
チ・オフ現象について説明する為のディプレッション型
ＭＯＳトランジスタを表す要部切断側面図であり、図１
４に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
【００１４】図に於いて、８はチャネル層７に生成され
る空乏層、８Ａは空乏層８がドレイン電界の影響でピン
チ・オフする点、９Ａはチャネル層７内へのドレイン電
界、９Ｂは基板１側へのドレイン電界をそれぞれ示して
いる。
る空乏層、８Ａは空乏層８がドレイン電界の影響でピン
チ・オフする点、９Ａはチャネル層７内へのドレイン電
界、９Ｂは基板１側へのドレイン電界をそれぞれ示して
いる。
【００１５】一般に、ディプレッション型ＭＯＳトラン
ジスタに於いて、ドレイン端のチャネル層７内での電界
強度が問題となり、ゲート長を縮小化した場合、ドレイ
ン電界９Ａがチャネル層７を介してｎソース領域４にも
影響を及ぼし、そこでもピンチ・オフ現象を発生するこ
とになる。
ジスタに於いて、ドレイン端のチャネル層７内での電界
強度が問題となり、ゲート長を縮小化した場合、ドレイ
ン電界９Ａがチャネル層７を介してｎソース領域４にも
影響を及ぼし、そこでもピンチ・オフ現象を発生するこ
とになる。
【００１６】前記したようなことから、エンハンスメン
ト型ＭＯＳトランジスタでは、ゲート長を０．３５〔μ
ｍ〕に縮小化可能であるのに対し、ディプレッション型
ＭＯＳトランジスタでは、ゲート長を１．０〔μｍ〕と
するのが限界となっている。
ト型ＭＯＳトランジスタでは、ゲート長を０．３５〔μ
ｍ〕に縮小化可能であるのに対し、ディプレッション型
ＭＯＳトランジスタでは、ゲート長を１．０〔μｍ〕と
するのが限界となっている。
【００１７】本発明は、ドレイン端のチャネル層内で電
界強度が高くなる現象を簡単な手段に依って緩和し、ま
た、ソース端に於ける空乏層の延びを促進することでピ
ンチ・オフを抑止し、延いては、１．０〔μｍ〕以下に
縮小されたゲート長をもつディプレッション型ＭＯＳト
ランジスタを実現しようとする。
界強度が高くなる現象を簡単な手段に依って緩和し、ま
た、ソース端に於ける空乏層の延びを促進することでピ
ンチ・オフを抑止し、延いては、１．０〔μｍ〕以下に
縮小されたゲート長をもつディプレッション型ＭＯＳト
ランジスタを実現しようとする。
【００１８】
【課題を解決するための手段】図１は本発明の原理を解
説する為のディプレッション型ＭＯＳトランジスタを表
す要部切断側面図である。
説する為のディプレッション型ＭＯＳトランジスタを表
す要部切断側面図である。
【００１９】図に於いて、１１は基板、１２はゲート絶
縁膜、１３はゲート電極、１４はＬＤＤ構造のｎソース
領域、１５はＬＤＤ構造のｎドレイン領域、１６は絶縁
性サイド・ウォール、１４ＣはＬＤＤ構造のｎ+ ソース
領域、１５ＣはＬＤＤ構造のｎ+ ドレイン領域、１７は
ｐチャネル層、１７Ｄはチャネル層のドレイン側端、１
７Ｓはチャネル層のソース側端、１８は空乏層、１９Ａ
はチャネル層１７内へのドレイン電界、１９Ｂは基板１
１側へのドレイン電界をそれぞれ示している。
縁膜、１３はゲート電極、１４はＬＤＤ構造のｎソース
領域、１５はＬＤＤ構造のｎドレイン領域、１６は絶縁
性サイド・ウォール、１４ＣはＬＤＤ構造のｎ+ ソース
領域、１５ＣはＬＤＤ構造のｎ+ ドレイン領域、１７は
ｐチャネル層、１７Ｄはチャネル層のドレイン側端、１
７Ｓはチャネル層のソース側端、１８は空乏層、１９Ａ
はチャネル層１７内へのドレイン電界、１９Ｂは基板１
１側へのドレイン電界をそれぞれ示している。
【００２０】図から明らかなように、このディプレッシ
ョン型ＭＯＳトランジスタでは、チャネル層１７のドレ
イン側端１７Ｄを中央部分に比較して浅く形成してあ
り、これに依り、ドレイン電界を基板１１側に分散し、
チャネル層１７内に集中するドレイン電界を緩和してい
る。
ョン型ＭＯＳトランジスタでは、チャネル層１７のドレ
イン側端１７Ｄを中央部分に比較して浅く形成してあ
り、これに依り、ドレイン電界を基板１１側に分散し、
チャネル層１７内に集中するドレイン電界を緩和してい
る。
【００２１】また、チャネル層１７に於けるソース側端
１７Ｓも中央部分に比較して浅く形成してあり、これに
依り、ソース側端１７Ｓに於ける空乏層１８に依るチャ
ネル・カットが起こり易いようにしている。
１７Ｓも中央部分に比較して浅く形成してあり、これに
依り、ソース側端１７Ｓに於ける空乏層１８に依るチャ
ネル・カットが起こり易いようにしている。
【００２２】図示のディプレッション型ＭＯＳトランジ
スタを製造する方法、特に、ドレイン側端及びソース側
端が浅く、且つ、中央部分が凸型になっているチャネル
層を形成する方法は大別して二つあり、次に、それ等を
説明する。
スタを製造する方法、特に、ドレイン側端及びソース側
端が浅く、且つ、中央部分が凸型になっているチャネル
層を形成する方法は大別して二つあり、次に、それ等を
説明する。
【００２３】図２乃至図４は本発明の原理を解説する為
の工程要所に於けるディプレッション型ＭＯＳトランジ
スタを表す要部切断側面図であり、以下、これ等の図を
参照しつつ説明する。尚、この方法では、中央部分が凸
型になっているチャネル層を形成するに際し、二回の不
純物導入を行うものである。
の工程要所に於けるディプレッション型ＭＯＳトランジ
スタを表す要部切断側面図であり、以下、これ等の図を
参照しつつ説明する。尚、この方法では、中央部分が凸
型になっているチャネル層を形成するに際し、二回の不
純物導入を行うものである。
【００２４】図２（Ａ）参照 ２−（１） 選択的熱酸化（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ
ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法を適用することに依
り、例えばＳｉ3 Ｎ4 膜などを耐酸化性マスク膜として
Ｓｉ半導体基板２１にＳｉＯ2 からなるフィールド絶縁
膜２２を形成する。
ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）法を適用することに依
り、例えばＳｉ3 Ｎ4 膜などを耐酸化性マスク膜として
Ｓｉ半導体基板２１にＳｉＯ2 からなるフィールド絶縁
膜２２を形成する。
【００２５】２−（２） 耐酸化性マスク膜を剥離除去してＳｉ半導体基板２１の
活性領域を表出させてから、熱酸化法を適用することに
依って、前記活性領域上にＳｉＯ2 からなる絶縁膜２３
を形成する。
活性領域を表出させてから、熱酸化法を適用することに
依って、前記活性領域上にＳｉＯ2 からなる絶縁膜２３
を形成する。
【００２６】２−（３） イオン注入法を適用することに依り、浅いチャネル層２
４を形成する。
４を形成する。
【００２７】２−（４） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依って全
面にＳｉＮ膜２５を形成する。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依って全
面にＳｉＮ膜２５を形成する。
【００２８】２−（５） リソグラフィ技術を適用することに依り、ゲート電極形
成予定部分のＳｉＮ膜２５に開口２５Ａを形成し、該開
口２５Ａ内に絶縁膜２３の一部を表出させる。
成予定部分のＳｉＮ膜２５に開口２５Ａを形成し、該開
口２５Ａ内に絶縁膜２３の一部を表出させる。
【００２９】図２（Ｂ）参照 ２−（６） ＣＶＤ法を適用することに依り、開口２５Ａ内も含めて
全面に多結晶Ｓｉ膜を形成し、次いで、反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、前記多結晶Ｓｉ
膜の異方性エッチングを行い、開口２５Ａの内壁にサイ
ド・ウォール２６を形成する。
全面に多結晶Ｓｉ膜を形成し、次いで、反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、前記多結晶Ｓｉ
膜の異方性エッチングを行い、開口２５Ａの内壁にサイ
ド・ウォール２６を形成する。
【００３０】２−（７） イオン注入法を適用することに依り、開口２５Ａを介し
てイオン注入を行って、深いチャネル層２７を形成す
る。尚、このチャネル層２７は、サイド・ウォール２６
をマスクにして形成した為、開口２５Ａの内壁から間隔
をおいた内側に形成され、且つ、浅いチャネル層２４と
連なっている。
てイオン注入を行って、深いチャネル層２７を形成す
る。尚、このチャネル層２７は、サイド・ウォール２６
をマスクにして形成した為、開口２５Ａの内壁から間隔
をおいた内側に形成され、且つ、浅いチャネル層２４と
連なっている。
【００３１】図３（Ａ）参照 ３−（１） 多結晶Ｓｉからなるサイド・ウォール２６を除去してか
ら、開口２５Ａ内に表出されている絶縁膜２３の部分を
除去する。
ら、開口２５Ａ内に表出されている絶縁膜２３の部分を
除去する。
【００３２】３−（２） 熱酸化法を適用することに依り、絶縁膜２３を除去した
跡にＳｉＯ2 膜を形成してゲート絶縁膜２３Ｇとする。
跡にＳｉＯ2 膜を形成してゲート絶縁膜２３Ｇとする。
【００３３】３−（３） ＣＶＤ法を適用することに依り、開口２５Ａ内も含めて
全面に多結晶Ｓｉ膜２８を形成する。
全面に多結晶Ｓｉ膜２８を形成する。
【００３４】３−（４） イオン注入法を適用することに依り、多結晶Ｓｉ膜２８
中に不純物イオンを導入する。
中に不純物イオンを導入する。
【００３５】３−（５） レジスト・エッチ・バック・プロセスを適用することに
依り、開口２５Ａの凹所をレジストで埋めてから、開口
２５Ａ内に在る多結晶Ｓｉ膜２８を残して他を除去す
る。
依り、開口２５Ａの凹所をレジストで埋めてから、開口
２５Ａ内に在る多結晶Ｓｉ膜２８を残して他を除去す
る。
【００３６】図３（Ｂ）参照 ３−（６） 開口２５Ａ内を埋めたレジストを除去してから、選択成
長技術を適用することに依り、残っている多結晶Ｓｉ膜
２８上にのみ厚くＷ膜を形成して開口２５Ａ内を埋める
ゲート電極２９を形成する。
長技術を適用することに依り、残っている多結晶Ｓｉ膜
２８上にのみ厚くＷ膜を形成して開口２５Ａ内を埋める
ゲート電極２９を形成する。
【００３７】図４参照 ４−（１） 浸漬法を適用することに依り、ＳｉＮ膜２５を全て剥離
除去する。
除去する。
【００３８】４−（２） イオン注入法を適用することに依り、ゲート電極２９を
マスクにイオンの打ち込みを行って、ＬＤＤ構造のライ
ト・ドープ・ドレイン領域３０及びライト・ドープ・ソ
ース領域３１を形成する。
マスクにイオンの打ち込みを行って、ＬＤＤ構造のライ
ト・ドープ・ドレイン領域３０及びライト・ドープ・ソ
ース領域３１を形成する。
【００３９】４−（３） ＣＶＤ法を適用することに依り、全面にＳｉＯ2 からな
る絶縁膜を形成し、次いで、反応性イオン・エッチング
法を適用することに依り、前記絶縁膜の異方性エッチン
グを行って、ゲート電極２９及び多結晶Ｓｉ膜２８の周
囲にサイド・ウォール３２を形成する。
る絶縁膜を形成し、次いで、反応性イオン・エッチング
法を適用することに依り、前記絶縁膜の異方性エッチン
グを行って、ゲート電極２９及び多結晶Ｓｉ膜２８の周
囲にサイド・ウォール３２を形成する。
【００４０】４−（４） イオン注入法を適用することに依り、サイド・ウォール
３２及びゲート電極２９をマスクにイオンの打ち込みを
行い、ＬＤＤ構造の真性ドレイン領域３０Ｃ及び真性ソ
ース領域３１Ｃを形成する。
３２及びゲート電極２９をマスクにイオンの打ち込みを
行い、ＬＤＤ構造の真性ドレイン領域３０Ｃ及び真性ソ
ース領域３１Ｃを形成する。
【００４１】４−（５） この後、通常の技法を適用することに依り、半導体装置
を完成させる。
を完成させる。
【００４２】図５及び図６は本発明の原理を解説する為
の工程要所に於けるディプレッション型ＭＯＳトランジ
スタを表す要部切断側面図であり、以下、これ等の図を
参照しつつ説明する。尚、この方法では、中央部分が凸
型になっているチャネル層を形成するに際し、一回の不
純物導入で完成させるものである。
の工程要所に於けるディプレッション型ＭＯＳトランジ
スタを表す要部切断側面図であり、以下、これ等の図を
参照しつつ説明する。尚、この方法では、中央部分が凸
型になっているチャネル層を形成するに際し、一回の不
純物導入で完成させるものである。
【００４３】図５（Ａ）参照 ５−（１） ＬＯＣＯＳ法を適用することに依り、Ｓｉ3 Ｎ4 膜など
を耐酸化性マスク膜としてＳｉ半導体基板２１にＳｉＯ
2 からなるフィールド絶縁膜２２を形成する。
を耐酸化性マスク膜としてＳｉ半導体基板２１にＳｉＯ
2 からなるフィールド絶縁膜２２を形成する。
【００４４】５−（２） 耐酸化性マスク膜を剥離除去してＳｉ半導体基板２１の
活性領域を表出させてから、熱酸化法を適用することに
依って、前記活性領域上にＳｉＯ2 からなる絶縁膜２３
を形成する。
活性領域を表出させてから、熱酸化法を適用することに
依って、前記活性領域上にＳｉＯ2 からなる絶縁膜２３
を形成する。
【００４５】５−（３） ＣＶＤ法を適用することに依って全面にＳｉＮ膜２５を
形成する。
形成する。
【００４６】５−（４） リソグラフィ技術を適用することに依り、ゲート電極形
成予定部分のＳｉＮ膜２５に開口２５Ａを形成し、該開
口２５Ａ内に絶縁膜２３の一部を表出させる。
成予定部分のＳｉＮ膜２５に開口２５Ａを形成し、該開
口２５Ａ内に絶縁膜２３の一部を表出させる。
【００４７】図５（Ｂ）参照 ５−（５） ＣＶＤ法を適用することに依り、開口２５Ａ内も含めて
全面に多結晶Ｓｉ膜を形成し、次いで、ＲＩＥ法を適用
することに依り、前記多結晶Ｓｉ膜の異方性エッチング
を行い、開口２５Ａの内壁にサイド・ウォールを形成す
る。
全面に多結晶Ｓｉ膜を形成し、次いで、ＲＩＥ法を適用
することに依り、前記多結晶Ｓｉ膜の異方性エッチング
を行い、開口２５Ａの内壁にサイド・ウォールを形成す
る。
【００４８】５−（６） レジスト・エッチ・バック・プロセスを適用することに
依り、開口２５Ａの凹所をレジストで埋めてから、それ
をマスクに異方性のコントロール・エッチングを行っ
て、サイド・ウォールを所要高さに調節する。尚、図で
は、高さを調節したサイド・ウォールを記号２６で指示
してある。
依り、開口２５Ａの凹所をレジストで埋めてから、それ
をマスクに異方性のコントロール・エッチングを行っ
て、サイド・ウォールを所要高さに調節する。尚、図で
は、高さを調節したサイド・ウォールを記号２６で指示
してある。
【００４９】５−（７） 開口２５Ａ内のレジストを除去し、次いで、イオン注入
法を適用することに依り、開口２５Ａを介してイオンの
打ち込みを行い、チャネル層３３を形成する。尚、この
チャネル層３３は、直上に於けるサイド・ウォール２６
の有無に起因して、深いチャネル層３３Ａと浅いチャネ
ル層３３Ｂとからなっている。
法を適用することに依り、開口２５Ａを介してイオンの
打ち込みを行い、チャネル層３３を形成する。尚、この
チャネル層３３は、直上に於けるサイド・ウォール２６
の有無に起因して、深いチャネル層３３Ａと浅いチャネ
ル層３３Ｂとからなっている。
【００５０】図６（Ａ）参照 ６−（１） 多結晶Ｓｉからなるサイド・ウォール２６を除去してか
ら、開口２５Ａ内に表出されている絶縁膜２３の部分を
除去する。
ら、開口２５Ａ内に表出されている絶縁膜２３の部分を
除去する。
【００５１】６−（２） 熱酸化法を適用することに依り、絶縁膜２３を除去した
跡にＳｉＯ2 膜を形成してゲート絶縁膜２３Ｇとする。
跡にＳｉＯ2 膜を形成してゲート絶縁膜２３Ｇとする。
【００５２】６−（３） ＣＶＤ法を適用することに依り、開口２５Ａ内が充分に
埋まるように全面に厚く多結晶Ｓｉ膜を形成する。
埋まるように全面に厚く多結晶Ｓｉ膜を形成する。
【００５３】６−（４） イオン注入法を適用することに依り、多結晶Ｓｉ膜中に
不純物イオンを導入する。
不純物イオンを導入する。
【００５４】６−（５） エッチ・バック・プロセスを適用することに依り、多結
晶Ｓｉ膜のエッチングを行って、開口２５Ａ内を埋めて
いる多結晶Ｓｉ膜のみを残してゲート電極３４とし、そ
の他の多結晶Ｓｉ膜は全て除去する。
晶Ｓｉ膜のエッチングを行って、開口２５Ａ内を埋めて
いる多結晶Ｓｉ膜のみを残してゲート電極３４とし、そ
の他の多結晶Ｓｉ膜は全て除去する。
【００５５】図６（Ｂ）参照 ６−（６） 浸漬法を適用することに依り、ＳｉＮ膜２５を全て剥離
除去する。
除去する。
【００５６】６−（７） イオン注入法を適用することに依り、ゲート電極３４を
マスクにイオンの打ち込みを行い、ＬＤＤ構造のライト
・ドープ・ドレイン領域３０及びライト・ドープ・ソー
ス領域３１を形成する。
マスクにイオンの打ち込みを行い、ＬＤＤ構造のライト
・ドープ・ドレイン領域３０及びライト・ドープ・ソー
ス領域３１を形成する。
【００５７】６−（８） ＣＶＤ法を適用することに依り、全面にＳｉＯ2 からな
る絶縁膜を形成し、次いで、ＲＩＥ法を適用することに
依り、前記絶縁膜の異方性エッチングを行って、ゲート
電極３４の周囲にサイド・ウォール３２を形成する。
る絶縁膜を形成し、次いで、ＲＩＥ法を適用することに
依り、前記絶縁膜の異方性エッチングを行って、ゲート
電極３４の周囲にサイド・ウォール３２を形成する。
【００５８】６−（９） イオン注入法を適用することに依り、サイド・ウォール
３２及びゲート電極３４をマスクにイオンの打ち込みを
行い、ＬＤＤ構造の真性ドレイン領域３０Ｃ及び真性ソ
ース領域３１Ｃを形成する。
３２及びゲート電極３４をマスクにイオンの打ち込みを
行い、ＬＤＤ構造の真性ドレイン領域３０Ｃ及び真性ソ
ース領域３１Ｃを形成する。
【００５９】６−（１０） この後、通常の技法を適用することに依り、半導体装置
を完成させる。
を完成させる。
【００６０】前記したところから、本発明に依る半導体
装置及びその製造方法に於いては、（１）一導電型半導
体基板（例えばｐ型Ｓｉ半導体基板２１）の表面に在っ
て中央部分（例えば深いチャネル層２７）が深く且つド
レイン側端（例えば浅いチャネル層２４）及びソース側
端（例えば浅いチャネル層２４）が浅く形成されて全体
が反対導電型（例えばｎ型）の略均一な不純物濃度を維
持したチャネル層を備えたディプレッション型ＭＯＳト
ランジスタを含んでなることを特徴とするか、或いは、
装置及びその製造方法に於いては、（１）一導電型半導
体基板（例えばｐ型Ｓｉ半導体基板２１）の表面に在っ
て中央部分（例えば深いチャネル層２７）が深く且つド
レイン側端（例えば浅いチャネル層２４）及びソース側
端（例えば浅いチャネル層２４）が浅く形成されて全体
が反対導電型（例えばｎ型）の略均一な不純物濃度を維
持したチャネル層を備えたディプレッション型ＭＯＳト
ランジスタを含んでなることを特徴とするか、或いは、
【００６１】（２）一導電型半導体基板（例えばｐ型Ｓ
ｉ半導体基板２１）に於ける活性領域表面に第一の絶縁
膜（例えば絶縁膜２３）を形成してから反対導電型不純
物（例えばｎ型不純物であるＡｓ）を浅く導入して第一
のチャネル層（例えば浅いチャネル層２４）を形成する
工程と、前記第一の絶縁膜とエッチング選択比をもつ第
二の絶縁膜（例えばＳｉＮからなる絶縁膜２５）を形成
してからゲート電極形成予定部分に開口（例えば開口２
５Ａ）を形成する工程と、前記開口内壁に第一のＳｉ系
導電膜（例えば不純物含有多結晶Ｓｉ膜）からなるサイ
ド・ウォール（例えばサイド・ウォール２６）を形成し
てから前記開口を介して不純物（例えばｎ型不純物であ
るＡｓ）の導入を行い前記第一のチャネル層に比較して
深く且つ同一導電型で略同一不純物濃度の第二のチャネ
ル層（例えば深いチャネル層２７）を形成する工程とが
含まれてなることを特徴とするか、或いは、
ｉ半導体基板２１）に於ける活性領域表面に第一の絶縁
膜（例えば絶縁膜２３）を形成してから反対導電型不純
物（例えばｎ型不純物であるＡｓ）を浅く導入して第一
のチャネル層（例えば浅いチャネル層２４）を形成する
工程と、前記第一の絶縁膜とエッチング選択比をもつ第
二の絶縁膜（例えばＳｉＮからなる絶縁膜２５）を形成
してからゲート電極形成予定部分に開口（例えば開口２
５Ａ）を形成する工程と、前記開口内壁に第一のＳｉ系
導電膜（例えば不純物含有多結晶Ｓｉ膜）からなるサイ
ド・ウォール（例えばサイド・ウォール２６）を形成し
てから前記開口を介して不純物（例えばｎ型不純物であ
るＡｓ）の導入を行い前記第一のチャネル層に比較して
深く且つ同一導電型で略同一不純物濃度の第二のチャネ
ル層（例えば深いチャネル層２７）を形成する工程とが
含まれてなることを特徴とするか、或いは、
【００６２】（３）一導電型半導体基板（例えばｐ型Ｓ
ｉ半導体基板２１）に於ける活性領域表面に第一の絶縁
膜（例えば絶縁膜２３）を形成してから前記第一の絶縁
膜とエッチング選択比をもつ第二の絶縁膜（例えばＳｉ
Ｎ膜２５）を形成する工程と、前記第二の絶縁膜に於け
るゲート電極形成予定部分に開口（例えば開口２５Ａ）
を形成してから前記開口内壁に第一のＳｉ系導電膜（例
えば不純物含有多結晶Ｓｉ膜）からなるサイド・ウォー
ル（例えばサイド・ウォール２６）を形成する工程と、
前記第一のＳｉ系導電膜からなるサイド・ウォールの高
さを低める調整を行ってから前記開口を介して不純物
（例えばｎ型不純物であるＡｓ）の導入を行い中央部分
（例えば深いチャネル層３３Ａ）が深く且つドレイン側
端（例えば浅いチャネル層３３Ｂ）及びソース側端（例
えば浅いチャネル層３３Ｂ）が浅く全体が反対導電型
（例えばｎ型）の略均一な不純物濃度を維持したチャネ
ル層（例えばチャネル層３３）を形成する工程とが含ま
れてなることを特徴とする。
ｉ半導体基板２１）に於ける活性領域表面に第一の絶縁
膜（例えば絶縁膜２３）を形成してから前記第一の絶縁
膜とエッチング選択比をもつ第二の絶縁膜（例えばＳｉ
Ｎ膜２５）を形成する工程と、前記第二の絶縁膜に於け
るゲート電極形成予定部分に開口（例えば開口２５Ａ）
を形成してから前記開口内壁に第一のＳｉ系導電膜（例
えば不純物含有多結晶Ｓｉ膜）からなるサイド・ウォー
ル（例えばサイド・ウォール２６）を形成する工程と、
前記第一のＳｉ系導電膜からなるサイド・ウォールの高
さを低める調整を行ってから前記開口を介して不純物
（例えばｎ型不純物であるＡｓ）の導入を行い中央部分
（例えば深いチャネル層３３Ａ）が深く且つドレイン側
端（例えば浅いチャネル層３３Ｂ）及びソース側端（例
えば浅いチャネル層３３Ｂ）が浅く全体が反対導電型
（例えばｎ型）の略均一な不純物濃度を維持したチャネ
ル層（例えばチャネル層３３）を形成する工程とが含ま
れてなることを特徴とする。
【００６３】前記したところから明らかなように、チャ
ネル領域のドレイン側及びソース側を浅く形成すること
で、ゲート電極直下の中央部分のみが基板内に凸型とな
り、この構成を採ることで、ドレイン側端では電界集中
が抑制され、また、ソース側端では空乏層に依るチャネ
ル・カットが良好に行われるようになるので、ディプレ
ッション型ＭＯＳトランジスタでは実現困難であったゲ
ート長の短縮化が実現される。
ネル領域のドレイン側及びソース側を浅く形成すること
で、ゲート電極直下の中央部分のみが基板内に凸型とな
り、この構成を採ることで、ドレイン側端では電界集中
が抑制され、また、ソース側端では空乏層に依るチャネ
ル・カットが良好に行われるようになるので、ディプレ
ッション型ＭＯＳトランジスタでは実現困難であったゲ
ート長の短縮化が実現される。
【００６４】
実施の形態１（二回の不純物導入でチャネル層を形成） 図７乃至図１０は実施の形態１を解説する為の工程要所
に於けるディプレッション型ＭＯＳトランジスタを表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。
に於けるディプレッション型ＭＯＳトランジスタを表す
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。
【００６５】図７（Ａ）参照 ７−（１） ＬＯＣＯＳ法を適用することに依り、Ｓｉ3 Ｎ4 膜など
を耐酸化性マスク膜として、面指数（１００）、抵抗１
０〔Ω・ｃｍ〕であるｐ型Ｓｉ半導体基板２１に厚さ３
５０〔ｎｍ〕のＳｉＯ2 からなるフィールド絶縁膜２２
を形成する。
を耐酸化性マスク膜として、面指数（１００）、抵抗１
０〔Ω・ｃｍ〕であるｐ型Ｓｉ半導体基板２１に厚さ３
５０〔ｎｍ〕のＳｉＯ2 からなるフィールド絶縁膜２２
を形成する。
【００６６】７−（２） 耐酸化性マスク膜を剥離除去してｐ型Ｓｉ半導体基板２
１の活性領域を表出させてから、熱酸化法を適用するこ
とに依り、前記活性領域上に厚さ１０〔ｎｍ〕のＳｉＯ
2 からなる絶縁膜２３を形成する。
１の活性領域を表出させてから、熱酸化法を適用するこ
とに依り、前記活性領域上に厚さ１０〔ｎｍ〕のＳｉＯ
2 からなる絶縁膜２３を形成する。
【００６７】７−（３） イオン注入法を適用することに依り、ドーズ量を３×１
０12〔cm-2〕、注入エネルギを２５〔ｋｅＶ〕としてＡ
ｓ+ の打ち込みを行って、ＲP ：１６〔ｎｍ〕の深さに
浅いチャネル層２４を形成する。尚、ＲP は基板２１に
打ち込まれたイオンのピーク濃度が存在する深さであっ
て、通常、不純物拡散層の深さとして定義される。
０12〔cm-2〕、注入エネルギを２５〔ｋｅＶ〕としてＡ
ｓ+ の打ち込みを行って、ＲP ：１６〔ｎｍ〕の深さに
浅いチャネル層２４を形成する。尚、ＲP は基板２１に
打ち込まれたイオンのピーク濃度が存在する深さであっ
て、通常、不純物拡散層の深さとして定義される。
【００６８】図７（Ｂ）参照 ７−（４） ＣＶＤ法を適用することに依って全面に厚さ２００〔ｎ
ｍ〕のＳｉＮ膜２５を形成する。
ｍ〕のＳｉＮ膜２５を形成する。
【００６９】７−（５） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 とするＲＩＥ法を適用するこ
とに依り、ゲート電極形成予定部分のＳｉＮ膜２５に一
辺が８００〔ｎｍ〕の開口２５Ａを形成し、該開口２５
Ａ内に絶縁膜２３の一部を表出させる。
エッチング・ガスをＣＦ4 とするＲＩＥ法を適用するこ
とに依り、ゲート電極形成予定部分のＳｉＮ膜２５に一
辺が８００〔ｎｍ〕の開口２５Ａを形成し、該開口２５
Ａ内に絶縁膜２３の一部を表出させる。
【００７０】７−（６） ＣＶＤ法を適用することに依り、開口２５Ａ内を含む全
面に厚さ２００〔ｎｍ〕の多結晶Ｓｉ膜を形成する。
面に厚さ２００〔ｎｍ〕の多結晶Ｓｉ膜を形成する。
【００７１】７−（７） エッチング・ガスをＢＣｌ3 ＋Ｃｌ2 とするＲＩＥ法を
適用することに依って、前記多結晶Ｓｉ膜の異方性エッ
チングを行い、開口２５Ａの内壁にサイド・ウォール２
６を形成する。
適用することに依って、前記多結晶Ｓｉ膜の異方性エッ
チングを行い、開口２５Ａの内壁にサイド・ウォール２
６を形成する。
【００７２】図８（Ａ）参照 ８−（１） イオン注入法を適用することに依り、ドーズ量を３×１
０12〔cm-2〕、イオン加速エネルギを５０〔ｋｅＶ〕と
して、開口２５Ａを介してＡｓイオンの打ち込みを行っ
て、ＲP ＝３３〔ｎｍ〕の深いチャネル層２７を形成す
る。
０12〔cm-2〕、イオン加速エネルギを５０〔ｋｅＶ〕と
して、開口２５Ａを介してＡｓイオンの打ち込みを行っ
て、ＲP ＝３３〔ｎｍ〕の深いチャネル層２７を形成す
る。
【００７３】このチャネル層２７は、サイド・ウォール
２６をマスクにして形成した為、開口２５Ａの内壁から
サイド・ウォール２６の厚さ分、即ち、２００〔ｎｍ〕
の間隔をおいた内側に形成され、且つ、浅いチャネル層
２４と連なっている。
２６をマスクにして形成した為、開口２５Ａの内壁から
サイド・ウォール２６の厚さ分、即ち、２００〔ｎｍ〕
の間隔をおいた内側に形成され、且つ、浅いチャネル層
２４と連なっている。
【００７４】図８（Ｂ）参照 ８−（２） Ｓｉエッチング液中に浸漬して多結晶Ｓｉからなるサイ
ド・ウォール２６を除去してから、開口２５Ａ内に表出
されている絶縁膜２３の部分をフッ酸をエッチャントと
して除去する。
ド・ウォール２６を除去してから、開口２５Ａ内に表出
されている絶縁膜２３の部分をフッ酸をエッチャントと
して除去する。
【００７５】８−（３） 熱酸化法を適用することに依って、絶縁膜２３を除去し
た跡に厚さ２０〔ｎｍ〕のＳｉＯ2 膜を形成してゲート
絶縁膜２３Ｇとする。
た跡に厚さ２０〔ｎｍ〕のＳｉＯ2 膜を形成してゲート
絶縁膜２３Ｇとする。
【００７６】８−（４） ＣＶＤ法を適用することに依って、開口２５Ａ内も含め
て全面に厚さ１００〔ｎｍ〕の多結晶Ｓｉ膜２８を形成
する。
て全面に厚さ１００〔ｎｍ〕の多結晶Ｓｉ膜２８を形成
する。
【００７７】８−（５） イオン注入法を適用することに依り、ドーズ量を４×１
０15〔cm-2〕、イオン加速エネルギを２０〔ｋｅＶ〕と
して多結晶Ｓｉ膜２８中にＡｓイオンの打ち込みを行
う。
０15〔cm-2〕、イオン加速エネルギを２０〔ｋｅＶ〕と
して多結晶Ｓｉ膜２８中にＡｓイオンの打ち込みを行
う。
【００７８】図９（Ａ）参照 ９−（１） スピン・コート法を適用することに依って、開口２５Ａ
の凹所を充分に埋める厚さ４００〔ｎｍ〕のレジスト膜
を形成する。
の凹所を充分に埋める厚さ４００〔ｎｍ〕のレジスト膜
を形成する。
【００７９】９−（２） 全面のエッチ・バックを行って、開口２５Ａ内に在る多
結晶Ｓｉ膜２８及びレジスト膜３５を残して他を除去す
る。
結晶Ｓｉ膜２８及びレジスト膜３５を残して他を除去す
る。
【００８０】図９（Ｂ）参照 ９−（３） プラズマ・アッシング法を適用することに依り、開口２
５Ａ内を埋めたレジスト膜３５を除去し、開口２５Ａ内
の多結晶Ｓｉ膜２８を表出させる。
５Ａ内を埋めたレジスト膜３５を除去し、開口２５Ａ内
の多結晶Ｓｉ膜２８を表出させる。
【００８１】９−（４） ＳｉＨ4 還元法を利用するＷ選択成長技術を適用するこ
とに依って、温度を２００〔℃〕〜３００〔℃〕、圧力
５０〔ｔｏｒｒ〕以下の条件で、開口２５Ａ内に残って
いる多結晶Ｓｉ膜２８上にのみ厚くＷ膜を形成し、開口
２５Ａ内を埋めるゲート電極２９を形成する。尚、この
ゲート電極２９のゲート長は、８００〔ｎｍ〕となるこ
とは云うまでもない。
とに依って、温度を２００〔℃〕〜３００〔℃〕、圧力
５０〔ｔｏｒｒ〕以下の条件で、開口２５Ａ内に残って
いる多結晶Ｓｉ膜２８上にのみ厚くＷ膜を形成し、開口
２５Ａ内を埋めるゲート電極２９を形成する。尚、この
ゲート電極２９のゲート長は、８００〔ｎｍ〕となるこ
とは云うまでもない。
【００８２】図１０参照 １０−（１） 熱リン酸をエッチャントとする浸漬法を適用することに
依り、ＳｉＮ膜２５を全て剥離除去する。
依り、ＳｉＮ膜２５を全て剥離除去する。
【００８３】１０−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０13〔cm-2〕、イオン加速エネルギを６０〔ｋｅＶ〕と
して、ゲート電極２９をマスクにＰイオンの打ち込みを
行って、ＬＤＤ構造のライト・ドープ・ドレイン領域３
０及びライト・ドープ・ソース領域３１を形成する。
０13〔cm-2〕、イオン加速エネルギを６０〔ｋｅＶ〕と
して、ゲート電極２９をマスクにＰイオンの打ち込みを
行って、ＬＤＤ構造のライト・ドープ・ドレイン領域３
０及びライト・ドープ・ソース領域３１を形成する。
【００８４】１０−（３） ＣＶＤ法を適用することに依り、全面に厚さ２５０〔ｎ
ｍ〕のＳｉＯ2 からなる絶縁膜を形成する。
ｍ〕のＳｉＯ2 からなる絶縁膜を形成する。
【００８５】１０−（４） エッチング・ガスをＣＦ4 とするＲＩＥ法を適用するこ
とに依り、前記絶縁膜の異方性エッチングを行って、ゲ
ート電極２９及び多結晶Ｓｉ膜２８の周囲にサイド・ウ
ォール３２を形成する。
とに依り、前記絶縁膜の異方性エッチングを行って、ゲ
ート電極２９及び多結晶Ｓｉ膜２８の周囲にサイド・ウ
ォール３２を形成する。
【００８６】１０−（５） イオン注入法を適用することに依り、ドーズ量を４×１
０15〔cm-2〕、イオン加速エネルギを７０〔ｋｅＶ〕と
して、サイド・ウォール３２及びゲート電極２９をマス
クにＡｓイオンの打ち込みを行い、ＬＤＤ構造の真性ド
レイン領域３０Ｃ及び真性ソース領域３１Ｃを形成す
る。
０15〔cm-2〕、イオン加速エネルギを７０〔ｋｅＶ〕と
して、サイド・ウォール３２及びゲート電極２９をマス
クにＡｓイオンの打ち込みを行い、ＬＤＤ構造の真性ド
レイン領域３０Ｃ及び真性ソース領域３１Ｃを形成す
る。
【００８７】１０−（６） 温度９００〔℃〕のＮ2 雰囲気中で時間２０〔分〕の熱
処理を行って、注入された不純物イオンの活性化を行
う。
処理を行って、注入された不純物イオンの活性化を行
う。
【００８８】１０−（７） ＣＶＤ法を適用することに依り、厚さ２００〔ｎｍ〕の
ＳｉＯ2 からなる絶縁膜３６を形成する。
ＳｉＯ2 からなる絶縁膜３６を形成する。
【００８９】１０−（８） 通常のリソグラフィ技術を適用することに依り、絶縁膜
３６のエッチングを行ってゲート電極コンタクト窓、ド
レイン電極コンタクト窓、ソース電極コンタクト窓など
を形成する。
３６のエッチングを行ってゲート電極コンタクト窓、ド
レイン電極コンタクト窓、ソース電極コンタクト窓など
を形成する。
【００９０】１０−（９） スパッタリング法を適用することに依り、厚さ２０〔ｎ
ｍ〕のＴｉ膜及び厚さ１５０〔ｎｍ〕のＴｉＮ膜からな
るバリヤ・メタル膜３７を形成し、温度４５０〔℃〕の
Ｎ2 雰囲気中で時間３０〔分〕の熱処理を行う。
ｍ〕のＴｉ膜及び厚さ１５０〔ｎｍ〕のＴｉＮ膜からな
るバリヤ・メタル膜３７を形成し、温度４５０〔℃〕の
Ｎ2 雰囲気中で時間３０〔分〕の熱処理を行う。
【００９１】１０−（１０） スパッタリング法を適用することに依り、厚さ４５０
〔ｎｍ〕のＴｉ／Ｃｕ／Ａｌからなる金属膜を形成し、
リソグラフィ技術を適用してエッチングを行い、ドレイ
ン電極３８、ソース電極３９、その他の電極や配線を形
成して半導体装置を完成する。
〔ｎｍ〕のＴｉ／Ｃｕ／Ａｌからなる金属膜を形成し、
リソグラフィ技術を適用してエッチングを行い、ドレイ
ン電極３８、ソース電極３９、その他の電極や配線を形
成して半導体装置を完成する。
【００９２】実施の形態２（一回の不純物導入でチャネ
ル層を形成） 図１１乃至図１３は実施の形態２を解説する為の工程要
所に於けるディプレッション型ＭＯＳトランジスタを表
す要部切断側面図であり、以下、これ等の図を参照しつ
つ説明する。
ル層を形成） 図１１乃至図１３は実施の形態２を解説する為の工程要
所に於けるディプレッション型ＭＯＳトランジスタを表
す要部切断側面図であり、以下、これ等の図を参照しつ
つ説明する。
【００９３】図１１（Ａ）参照 １１−（１） ＬＯＣＯＳ法を適用することに依り、Ｓｉ3 Ｎ4 膜など
を耐酸化性マスク膜として、面指数（１００）、抵抗１
０〔Ω・ｃｍ〕であるｐ型Ｓｉ半導体基板２１に厚さ３
５０〔ｎｍ〕のＳｉＯ2 からなるフィールド絶縁膜２２
を形成する。
を耐酸化性マスク膜として、面指数（１００）、抵抗１
０〔Ω・ｃｍ〕であるｐ型Ｓｉ半導体基板２１に厚さ３
５０〔ｎｍ〕のＳｉＯ2 からなるフィールド絶縁膜２２
を形成する。
【００９４】１１−（２） 耐酸化性マスク膜を剥離除去してｐ型Ｓｉ半導体基板２
１の活性領域を表出させてから、熱酸化法を適用するこ
とに依り、前記活性領域上に厚さ１０〔ｎｍ〕のＳｉＯ
2 からなる絶縁膜２３を形成する。
１の活性領域を表出させてから、熱酸化法を適用するこ
とに依り、前記活性領域上に厚さ１０〔ｎｍ〕のＳｉＯ
2 からなる絶縁膜２３を形成する。
【００９５】１１−（３） ＣＶＤ法を適用することに依って全面に厚さ２００〔ｎ
ｍ〕のＳｉＮ膜２５を形成する。
ｍ〕のＳｉＮ膜２５を形成する。
【００９６】１１−（４） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 とするＲＩＥ法を適用するこ
とに依り、ゲート電極形成予定部分のＳｉＮ膜２５に一
辺が８００〔ｎｍ〕の開口２５Ａを形成し、該開口２５
Ａ内に絶縁膜２３の一部を表出させる。
エッチング・ガスをＣＦ4 とするＲＩＥ法を適用するこ
とに依り、ゲート電極形成予定部分のＳｉＮ膜２５に一
辺が８００〔ｎｍ〕の開口２５Ａを形成し、該開口２５
Ａ内に絶縁膜２３の一部を表出させる。
【００９７】図１１（Ｂ）参照 １１−（５） ＣＶＤ法を適用することに依り、開口２５Ａ内を含む全
面に厚さ２００〔ｎｍ〕の多結晶Ｓｉ膜を形成する。
面に厚さ２００〔ｎｍ〕の多結晶Ｓｉ膜を形成する。
【００９８】１１−（６） エッチング・ガスを例えばＢＣｌ3 ＋Ｃｌ2 とするＲＩ
Ｅ法を適用することに依り、前記多結晶Ｓｉ膜の異方性
エッチングを行い、開口２５Ａの内壁にサイド・ウォー
ルを形成する。
Ｅ法を適用することに依り、前記多結晶Ｓｉ膜の異方性
エッチングを行い、開口２５Ａの内壁にサイド・ウォー
ルを形成する。
【００９９】１１−（７） レジスト・エッチ・バック・プロセスを適用することに
依り、開口２５Ａの凹所をレジストで埋めてから、それ
をマスクとして、高さが２００〔ｎｍ〕であるサイド・
ウォールを１７５〔ｎｍ〕に亙って異方性コントロール
・エッチングし、２５〔ｎｍ〕の高さになるよう調節す
る。尚、図では、高さを調節したサイド・ウォールを記
号２６で指示してある。
依り、開口２５Ａの凹所をレジストで埋めてから、それ
をマスクとして、高さが２００〔ｎｍ〕であるサイド・
ウォールを１７５〔ｎｍ〕に亙って異方性コントロール
・エッチングし、２５〔ｎｍ〕の高さになるよう調節す
る。尚、図では、高さを調節したサイド・ウォールを記
号２６で指示してある。
【０１００】図１２（Ａ）参照 １２−（１） 開口２５Ａ内のレジストを除去し、次いで、イオン注入
法を適用することに依り、ドーズ量を３×１０12〔c
m-2〕、イオン加速エネルギを５０〔ｋｅＶ〕として、
開口２５Ａを介してＡｓイオンの打ち込みを行い、チャ
ネル層３３を形成する。尚、このチャネル層３３は、直
上に於けるサイド・ウォール２６の有無に起因して、深
いチャネル層３３Ａと浅いチャネル層３３Ｂとからなっ
ている。
法を適用することに依り、ドーズ量を３×１０12〔c
m-2〕、イオン加速エネルギを５０〔ｋｅＶ〕として、
開口２５Ａを介してＡｓイオンの打ち込みを行い、チャ
ネル層３３を形成する。尚、このチャネル層３３は、直
上に於けるサイド・ウォール２６の有無に起因して、深
いチャネル層３３Ａと浅いチャネル層３３Ｂとからなっ
ている。
【０１０１】因みに、深いチャネル層３３Ａは、厚さ１
０〔ｎｍ〕の絶縁膜２３スルーでＲP ＝３３〔ｎｍ〕、
浅いチャネル層３３（Ｂ）は、厚さ２５〔ｎｍ〕の多結
晶Ｓｉからなるサイド・ウォール２６及び厚さ１０〔ｎ
ｍ〕の絶縁膜２３スルーでＲP ＝１６〔ｎｍ〕になって
いる。
０〔ｎｍ〕の絶縁膜２３スルーでＲP ＝３３〔ｎｍ〕、
浅いチャネル層３３（Ｂ）は、厚さ２５〔ｎｍ〕の多結
晶Ｓｉからなるサイド・ウォール２６及び厚さ１０〔ｎ
ｍ〕の絶縁膜２３スルーでＲP ＝１６〔ｎｍ〕になって
いる。
【０１０２】図１２（Ｂ）参照 １２−（２） Ｓｉエッチング液中に浸漬して多結晶Ｓｉからなるサイ
ド・ウォール２６を除去してから、開口２５Ａ内に表出
されている絶縁膜２３の部分をフッ酸をエッチャントと
して除去する。
ド・ウォール２６を除去してから、開口２５Ａ内に表出
されている絶縁膜２３の部分をフッ酸をエッチャントと
して除去する。
【０１０３】１２−（３） 熱酸化法を適用することに依って、絶縁膜２３を除去し
た跡に厚さ２０〔ｎｍ〕のＳｉＯ2 膜を形成してゲート
絶縁膜２３Ｇとする。
た跡に厚さ２０〔ｎｍ〕のＳｉＯ2 膜を形成してゲート
絶縁膜２３Ｇとする。
【０１０４】１２−（４） ＣＶＤ法を適用することに依り、開口２５Ａ内が充分に
埋まるように全面に厚さ４００〔ｎｍ〕の多結晶Ｓｉ膜
を形成する。
埋まるように全面に厚さ４００〔ｎｍ〕の多結晶Ｓｉ膜
を形成する。
【０１０５】１２−（５） イオン注入法を適用することに依り、ドーズ量を４×１
０15〔cm-2〕、イオン加速エネルギ４０〔ｋｅＶ〕とし
て、多結晶Ｓｉ膜中にＡｓイオンの打ち込みを行う。
０15〔cm-2〕、イオン加速エネルギ４０〔ｋｅＶ〕とし
て、多結晶Ｓｉ膜中にＡｓイオンの打ち込みを行う。
【０１０６】１２−（６） エッチ・バック・プロセスを適用することに依り、多結
晶Ｓｉ膜のエッチングを行って、開口２５Ａ内を埋めて
いる多結晶Ｓｉ膜のみを残してゲート電極３４とし、そ
の他の多結晶Ｓｉ膜は全て除去する。
晶Ｓｉ膜のエッチングを行って、開口２５Ａ内を埋めて
いる多結晶Ｓｉ膜のみを残してゲート電極３４とし、そ
の他の多結晶Ｓｉ膜は全て除去する。
【０１０７】図１３参照 １３−（１） 熱リン酸をエッチャントとする浸漬法を適用することに
依り、ＳｉＮ膜２５を全て剥離除去する。
依り、ＳｉＮ膜２５を全て剥離除去する。
【０１０８】１３−（２） イオン注入法を適用することに依り、ドーズ量を３×１
０13〔cm-2〕、イオン加速エネルギを６０〔ｋｅＶ〕と
して、ゲート電極３４をマスクにＰイオンの打ち込みを
行って、ＬＤＤ構造のライト・ドープ・ドレイン領域３
０及びライト・ドープ・ソース領域３１を形成する。
０13〔cm-2〕、イオン加速エネルギを６０〔ｋｅＶ〕と
して、ゲート電極３４をマスクにＰイオンの打ち込みを
行って、ＬＤＤ構造のライト・ドープ・ドレイン領域３
０及びライト・ドープ・ソース領域３１を形成する。
【０１０９】１３−（３） ＣＶＤ法を適用することに依り、全面に厚さ２５０〔ｎ
ｍ〕のＳｉＯ2 からなる絶縁膜を形成する。
ｍ〕のＳｉＯ2 からなる絶縁膜を形成する。
【０１１０】１３−（４） エッチング・ガスを例えばＣＦ4 とするＲＩＥ法を適用
することに依り、前記絶縁膜の異方性エッチングを行っ
て、ゲート電極３４の周囲にサイド・ウォール３２を形
成する。
することに依り、前記絶縁膜の異方性エッチングを行っ
て、ゲート電極３４の周囲にサイド・ウォール３２を形
成する。
【０１１１】１３−（５） イオン注入法を適用することに依り、ドーズ量を４×１
０15〔cm-2〕、イオン加速エネルギを７０〔ｋｅＶ〕と
して、サイド・ウォール３２及びゲート電極３４をマス
クにＡｓイオンの打ち込みを行い、ＬＤＤ構造の真性ド
レイン領域３０Ｃ及び真性ソース領域３１Ｃを形成す
る。
０15〔cm-2〕、イオン加速エネルギを７０〔ｋｅＶ〕と
して、サイド・ウォール３２及びゲート電極３４をマス
クにＡｓイオンの打ち込みを行い、ＬＤＤ構造の真性ド
レイン領域３０Ｃ及び真性ソース領域３１Ｃを形成す
る。
【０１１２】１３−（６） 温度９００〔℃〕のＮ2 雰囲気中で時間２０〔分〕の熱
処理を行って、注入された不純物イオンの活性化を行
う。
処理を行って、注入された不純物イオンの活性化を行
う。
【０１１３】１３−（７） ＣＶＤ法を適用することに依り、厚さ２００〔ｎｍ〕の
ＳｉＯ2 からなる絶縁膜３６を形成する。
ＳｉＯ2 からなる絶縁膜３６を形成する。
【０１１４】１３−（８） 通常のリソグラフィ技術を適用することに依り、絶縁膜
３６のエッチングを行ってゲート電極コンタクト窓、ド
レイン電極コンタクト窓、ソース電極コンタクト窓など
を形成する。
３６のエッチングを行ってゲート電極コンタクト窓、ド
レイン電極コンタクト窓、ソース電極コンタクト窓など
を形成する。
【０１１５】１３−（９） スパッタリング法を適用することに依り、厚さ２０〔ｎ
ｍ〕のＴｉ膜及び厚さ１５０〔ｎｍ〕のＴｉＮ膜からな
るバリヤ・メタル膜３７を形成し、温度４５０〔℃〕の
Ｎ2 雰囲気中で時間３０〔分〕の熱処理を行う。
ｍ〕のＴｉ膜及び厚さ１５０〔ｎｍ〕のＴｉＮ膜からな
るバリヤ・メタル膜３７を形成し、温度４５０〔℃〕の
Ｎ2 雰囲気中で時間３０〔分〕の熱処理を行う。
【０１１６】１３−（１０） スパッタリング法を適用することに依り、厚さ４５０
〔ｎｍ〕のＴｉ／Ｃｕ／Ａｌからなる金属膜を形成し、
リソグラフィ技術を適用してエッチングを行い、ドレイ
ン電極３８、ソース電極３９、その他の電極や配線を形
成して半導体装置を完成する。
〔ｎｍ〕のＴｉ／Ｃｕ／Ａｌからなる金属膜を形成し、
リソグラフィ技術を適用してエッチングを行い、ドレイ
ン電極３８、ソース電極３９、その他の電極や配線を形
成して半導体装置を完成する。
【０１１７】
【発明の効果】本発明に依る半導体装置及びその製造方
法に於いては、一導電型半導体基板の表面に中央部分が
深く且つドレイン側端及びソース側端が浅く形成されて
全体が反対導電型の略均一な不純物濃度を維持したチャ
ネル層をもつディプレッション型ＭＯＳトランジスタが
作り込まれている。
法に於いては、一導電型半導体基板の表面に中央部分が
深く且つドレイン側端及びソース側端が浅く形成されて
全体が反対導電型の略均一な不純物濃度を維持したチャ
ネル層をもつディプレッション型ＭＯＳトランジスタが
作り込まれている。
【０１１８】前記したところから明らかなように、チャ
ネル領域のドレイン側及びソース側を浅く形成すること
で、ゲート電極直下の中央部分のみが基板内に凸型とな
り、この構成を採ることで、ドレイン側端では電界集中
が抑制され、また、ソース側端では空乏層に依るチャネ
ル・カットが良好に行われるようになるので、ディプレ
ッション型ＭＯＳトランジスタでは実現困難であったゲ
ート長の短縮化が実現される。
ネル領域のドレイン側及びソース側を浅く形成すること
で、ゲート電極直下の中央部分のみが基板内に凸型とな
り、この構成を採ることで、ドレイン側端では電界集中
が抑制され、また、ソース側端では空乏層に依るチャネ
ル・カットが良好に行われるようになるので、ディプレ
ッション型ＭＯＳトランジスタでは実現困難であったゲ
ート長の短縮化が実現される。
【図１】本発明の原理を解説する為のディプレッション
型ＭＯＳトランジスタを表す要部切断側面図である。
型ＭＯＳトランジスタを表す要部切断側面図である。
【図２】本発明の原理を解説する為の工程要所に於ける
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
【図３】本発明の原理を解説する為の工程要所に於ける
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
【図４】本発明の原理を解説する為の工程要所に於ける
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
【図５】本発明の原理を解説する為の工程要所に於ける
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
【図６】本発明の原理を解説する為の工程要所に於ける
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
【図７】実施の形態１を解説する為の工程要所に於ける
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
【図８】実施の形態１を解説する為の工程要所に於ける
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
【図９】実施の形態１を解説する為の工程要所に於ける
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
ディプレッション型ＭＯＳトランジスタを表す要部切断
側面図である。
【図１０】実施の形態１を解説する為の工程要所に於け
るディプレッション型ＭＯＳトランジスタを表す要部切
断側面図である。
るディプレッション型ＭＯＳトランジスタを表す要部切
断側面図である。
【図１１】実施の形態２を解説する為の工程要所に於け
るディプレッション型ＭＯＳトランジスタを表す要部切
断側面図である。
るディプレッション型ＭＯＳトランジスタを表す要部切
断側面図である。
【図１２】実施の形態２を解説する為の工程要所に於け
るディプレッション型ＭＯＳトランジスタを表す要部切
断側面図である。
るディプレッション型ＭＯＳトランジスタを表す要部切
断側面図である。
【図１３】実施の形態２を解説する為の工程要所に於け
るディプレッション型ＭＯＳトランジスタを表す要部切
断側面図である。
るディプレッション型ＭＯＳトランジスタを表す要部切
断側面図である。
【図１４】従来の標準的なディプレッション型ＭＯＳト
ランジスタを表す要部切断側面図である。
ランジスタを表す要部切断側面図である。
【図１５】空乏層のピンチ・オフ現象について説明する
為のディプレッション型ＭＯＳトランジスタを表す要部
切断側面図である。
為のディプレッション型ＭＯＳトランジスタを表す要部
切断側面図である。
２１ 半導体基板 ２２ フィールド絶縁膜 ２３ 絶縁膜 ２３Ｇ ゲート絶縁膜 ２４ 浅いチャネル層 ２５ ＳｉＮ膜 ２５Ａ 開口 ２６ サイド・ウォール ２７ 深いチャネル層 ２８ 多結晶Ｓｉ膜 ２９ ゲート電極 ３０ ライト・ドープ・ドレイン領域 ３０Ｃ 真性ドレイン領域 ３１ ライト・ドープ・ソース領域 ３１Ｃ 真性ソース領域 ３２ サイド・ウォール ３３ チャネル層 ３３Ａ 深いチャネル層 ３３Ｂ 浅いチャネル層 ３４ ゲート電極 ３５ レジスト膜 ３６ 絶縁膜 ３７ バリヤ・メタル膜 ３８ ドレイン電極 ３９ ソース電極
Claims (3)
- 【請求項１】一導電型半導体基板の表面に在って中央部
分が深く且つドレイン側端及びソース側端が浅く形成さ
れて全体が反対導電型の略均一な不純物濃度を維持した
チャネル層を備えたディプレッション型ＭＯＳトランジ
スタを含んでなることを特徴とする半導体装置。 - 【請求項２】一導電型半導体基板に於ける活性領域表面
に第一の絶縁膜を形成してから反対導電型不純物を浅く
導入して第一のチャネル層を形成する工程と、 前記第一の絶縁膜とエッチング選択比をもつ第二の絶縁
膜を形成してからゲート電極形成予定部分に開口を形成
する工程と、 前記開口内壁に第一のＳｉ系導電膜からなるサイド・ウ
ォールを形成してから前記開口を介して不純物の導入を
行い前記第一のチャネル層に比較して深く且つ同一導電
型で略同一不純物濃度の第二のチャネル層を形成する工
程とが含まれてなることを特徴とするディプレッション
型ＭＯＳトランジスタを有する半導体装置の製造方法。 - 【請求項３】一導電型半導体基板に於ける活性領域表面
に第一の絶縁膜を形成してから前記第一の絶縁膜とエッ
チング選択比をもつ第二の絶縁膜を形成する工程と、 前記第二の絶縁膜に於けるゲート電極形成予定部分に開
口を形成してから前記開口内壁に第一のＳｉ系導電膜か
らなるサイド・ウォールを形成する工程と、 前記第一のＳｉ系導電膜からなるサイド・ウォールの高
さを低める調整を行ってから前記開口を介して不純物の
導入を行い中央部分が深く且つドレイン側端及びソース
側端が浅く全体が反対導電型の略均一な不純物濃度を維
持したチャネル層を形成する工程とが含まれてなること
を特徴とするディプレッション型ＭＯＳトランジスタを
有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20952496A JP3531087B2 (ja) | 1996-08-08 | 1996-08-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20952496A JP3531087B2 (ja) | 1996-08-08 | 1996-08-08 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056169A true JPH1056169A (ja) | 1998-02-24 |
| JP3531087B2 JP3531087B2 (ja) | 2004-05-24 |
Family
ID=16574223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20952496A Expired - Lifetime JP3531087B2 (ja) | 1996-08-08 | 1996-08-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3531087B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008137292A1 (en) * | 2007-05-03 | 2008-11-13 | Dsm Solutions, Inc. | Transistor providing different threshold voltages and method of fabrication thereof |
| JP2018129536A (ja) * | 2013-06-20 | 2018-08-16 | ストレイティオ， インコーポレイテッドＳｔｒａｔｉｏ， Ｉｎｃ． | Ｃｍｏｓ画像センサ用のゲート制御型電荷変調デバイス |
-
1996
- 1996-08-08 JP JP20952496A patent/JP3531087B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008137292A1 (en) * | 2007-05-03 | 2008-11-13 | Dsm Solutions, Inc. | Transistor providing different threshold voltages and method of fabrication thereof |
| US7645662B2 (en) | 2007-05-03 | 2010-01-12 | Dsm Solutions, Inc. | Transistor providing different threshold voltages and method of fabrication thereof |
| US7843018B2 (en) | 2007-05-03 | 2010-11-30 | Suvolta, Inc. | Transistor providing different threshold voltages and method of fabrication thereof |
| JP2018129536A (ja) * | 2013-06-20 | 2018-08-16 | ストレイティオ， インコーポレイテッドＳｔｒａｔｉｏ， Ｉｎｃ． | Ｃｍｏｓ画像センサ用のゲート制御型電荷変調デバイス |
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| Publication number | Publication date |
|---|---|
| JP3531087B2 (ja) | 2004-05-24 |
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