JPH1056172A - 半導体装置 - Google Patents

半導体装置

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JPH1056172A
JPH1056172A JP8210762A JP21076296A JPH1056172A JP H1056172 A JPH1056172 A JP H1056172A JP 8210762 A JP8210762 A JP 8210762A JP 21076296 A JP21076296 A JP 21076296A JP H1056172 A JPH1056172 A JP H1056172A
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JP
Japan
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gate
transistor
sidewall
diffusion layer
gate wirings
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JP8210762A
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Toshikatsu Jinbo
敏且 神保
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Original Assignee
NEC Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 ゲート配線の側壁にサイドウォールを有する
ＭＯＳトランジスタを複数個備えた半導体装置におい
て、隣接したゲート配線に挟まれた活性領域がサイドウ
ォールにより埋め込まれイオン注入することができない
といった不具合を回避されていると共に、高集積化を実
現された半導体装置を提供すること。 【解決手段】 トランジスタを形成する部分のゲート配
線間隔をゲート配線の加工技術により実現可能な最小間
隔で決定するのではなく、少なくともサイドウォール幅
の２倍よりも大きくパターン設計すると共に、非活性領
域上に配置された信号配線として利用されるゲート配線
の最小間隔を加工技術により実現可能な最小間隔を適用
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にゲート配線の側壁にサイドウォールを有するＭ
ＯＳトランジスタのパターン設計方法に関する。
【０００２】
【従来の技術】この種のゲート配線の側壁にサイドウォ
ールを有するＭＯＳトランジスタとしては、ＬＤＤ（Li
ghtly Doped Drain ）トランジスタや、ＤＤＤ（Double
diffused Drain ）、サイドウォールトランジスタなど
が挙げられる。
【０００３】以下に、これらのＭＯＳトランジスタの例
を挙げ、製造方法等について具体的に説明する。
【０００４】最初に、一例として、一般的なＮ型ＬＤＤ
トランジスタの主要な製造工程を図５を用いて説明す
る。尚、図５は、Ｎ型ＬＤＤトランジスタの主要な製造
工程の要部断面図である。
【０００５】まず、図５（ａ）に示される様に、Ｐ型半
導体基板５０１上にフィールド絶縁膜５０２及びゲート
絶縁膜５０４を形成し、それらの上部にゲート配線とな
る例えば厚さ０．４μｍの多結晶シリコン５０３を成長
し、更に、リソグラフィー工程によりレジスト５０５を
所望のパターンに形成する。
【０００６】次に、図５（ｂ）に示される様に、レジス
ト５０５をマスクとして、多結晶シリコン５０３を所望
の形状にエッチングし、その後レジスト５０５を剥離
し、更に、例えばリンをイオン注入してＮ型ＬＤＤトラ
ンジスタのソース・ドレイン拡散層となる浅いＮ- 拡散
層領域５０６を形成する。
【０００７】ここで、ゲート絶縁膜５０４上の多結晶シ
リコン５０３は、ＭＯＳトランジスタのゲート電極とし
て機能するものであり、一方、フィールド絶縁膜５０２
上の多結晶シリコン５０３は、信号配線として機能する
ものである。
【０００８】次に、図５（ｃ）に示される様に、例えば
厚さ０．２μｍの酸化膜からなる絶縁膜５０７を全面に
成長する。
【０００９】次に、図５（ｄ）に示される様に、前工程
で成長した絶縁膜５０７を異方性エッチングによりエッ
チバックして、夫々のゲート配線として機能する多結晶
シリコン５０３の側壁に絶縁膜５０７によるサイドウォ
ールを形成する。
【００１０】更に、図５（ｅ）に示される様に、例えば
ヒ素をイオン注入して、Ｎ型ＬＤＤトランジスタのソー
ス・ドレイン拡散層となるＮ- 拡散層領域５０６よりも
深いＮ + 拡散層領域５０８を形成する。
【００１１】次に他の例として、一般的なＰ型サイドウ
ォールトランジスタの主要な製造工程について、図６を
用いて説明する。尚、図６は、Ｐ型サイドウォールトラ
ンジスタの主要な製造工程の要部断面図である。
【００１２】まず、図６（ａ）に示される様に、Ｐ型半
導体基板６０１内にＮ型のウェル領域６０６を形成し、
それらの上にフィールド絶縁膜６０２及びゲート絶縁膜
６０４を形成し、更にフィールド絶縁膜６０２及びゲー
ト絶縁膜６０４の上部にゲート配線となる例えば厚さ
０．４μｍの多結晶シリコン６０３を成長し、その後リ
ソグラフィー工程によりレジスト６０５を所望のパター
ンに形成する。
【００１３】次に、図６（ｂ）に示される様に、該レジ
スト６０５をマスクとして、多結晶シリコン６０３を所
望の形状にエッチングし、その後、レジスト６０５を剥
離する。
【００１４】次に、図６（ｃ）に示される様に、例えば
厚さ０．２μｍの酸化膜からなる絶縁膜６０７を全面に
成長させる。
【００１５】次に、図６（ｄ）に示される様に、前工程
で成長した絶縁膜６０７を異方性エッチングによりエッ
チバックして、夫々のゲート配線として機能する多結晶
シリコン６０３の側壁に絶縁膜６０７によるサイドウォ
ールを形成する。
【００１６】更に、図６（ｅ）に示される様に、例えば
ホウ素をイオン注入して、Ｐ型サイドウォールトランジ
スタのソース・ドレイン拡散層となるＰ+ 拡散層領域６
０８を形成する。
【００１７】以上、述べた様な製造工程を経た後、図５
に示されるＮ型ＬＤＤトランジスタ及び図６に示される
Ｐ型サイドウォールトランジスタのいずれも、後工程と
して、層間絶縁膜やコンタクト孔さらに金属配線層など
を既知の技術により形成し半導体装置を製造する。
【００１８】尚、図５及び図６に示した例以外にも、例
えば図５（ｂ）の工程においてリンをイオン注入を行わ
なければ、Ｎ型サイドウォールトランジスタが形成さ
れ、また、例えば図６（ｂ）の工程において例えばホウ
素をイオン注入することにより浅いＰ- 拡散層領域を形
成すれば、Ｐ型ＬＤＤトランジスタが形成されることは
言うまでもない。
【００１９】また、他の例としては、サイドウォール形
成以前において拡散層領域を形成するためのイオン注入
を行わずに、サイドウォール形成後において、異なる条
件により少なくとも２度のイオン注入を行うことにより
ソース・ドレイン拡散層が形成されたＤＤＤトランジス
タなどが挙げられる。
【００２０】以上述べてきた様な種々のサイドウォール
を有するＭＯＳトランジスタのいずれに関しても、該Ｍ
ＯＳトランジスタを実際に半導体基板上に形成する場合
には、半導体基板上に所望の回路を実現するための平面
的なマスクパターンを設計し、該マスクパターンに基づ
いてリソグラフィー工程で使用する露光マスクを作成す
ることが必要とされる。
【００２１】次に、このマスクパターン設計について、
図７に示される様な、ＣＭＯＳで構成された一般的な２
入力ＮＡＮＤ回路を例にとり説明する。
【００２２】該２入力ＮＡＮＤ回路は、２つのＰ型ＭＯ
ＳトランジスタＭＰ１及びＭＰ２と、２つのＮ型ＭＯＳ
トランジスタＭＮ１及びＭＮ２とを備えており、入力信
号Ａ及びＢを受けて出力信号ＯＵＴとしてデータを出力
するものである。
【００２３】また、このような２入力ＮＡＮＤ回路のマ
スクパターンの一例として、図８に示される様なマスク
パターンが挙げられる。尚、図８は、該マスクパターン
の平面図である。
【００２４】この様な２入力ＮＡＮＤ回路は、Ｐ型拡散
層領域８０１とＮ型拡散層領域８０２とを備えており、
該Ｐ型拡散層領域８０１及びＮ型拡散層領域８０２上
に、入力信号Ａが印加されるゲート配線８０３と、入力
信号Ｂが印加されるゲート配線８０４とが設けられて形
成されている。
【００２５】詳しくは、Ｐ型拡散層領域８０１内に形成
された２つのＰ型ＭＯＳトランジスタは、２つのゲート
配線８０３及び８０４の双方を挟む様な領域に形成され
たコンタクト孔８０５に対して、電源電圧ＶCCが供給さ
れる金属配線層８０６を接続され、２つのゲート配線８
０３及び８０４に挟まれている領域に形成されたコンタ
クト孔８０５に対して、出力信号ＯＵＴを出力するため
の金属配線層８０８を接続される様にして、並列接続さ
れている。
【００２６】また、Ｎ型拡散層領域８０２内に形成され
た２つのＮ型ＭＯＳトランジスタは、図８においてゲー
ト配線８０４の左方に形成されたコンタクト孔８０５に
対して、接地電圧ＧＮＤが供給される金属配線層８０７
を接続され、図８において、ゲート配線８０３の右方に
形成されたコンタクト孔８０５に対して、出力信号ＯＵ
Ｔを出力するための金属配線層８０８を接続される様に
して、直列接続されている。
【００２７】上述した図８に示される様なレイアウトパ
ターンを有する２入力ＮＡＮＤ回路は、トランジスタな
どが占める領域サイズを特に意識せずにパターン設計さ
れた例である。
【００２８】しかしながら、半導体装置のサイズを小さ
くすることで生産性を上げるためには、各素子や配線領
域のサイズを極力小さく設計し、素子の密度を高くす
る、即ち高密度化が要求される。
【００２９】このような観点から、図７に示される２入
力ＮＡＮＤ回路に関して、設計されたレイアウトパター
ンの一例を図９に示す。
【００３０】図９に示されるレイアウトパターンは、図
８に示されるレイアウトパターンと比較して、素子の占
有面積を小さくしたものである。更に詳しくは、図９に
示されるレイアウトパターンは、並列接続されているＰ
型ＭＯＳトランジスタＭＰ１及びＭＰ２のゲート配線９
０３及び９０４がＰ型拡散層領域９０１内で曲げられた
配置を適用しており、コンタクト孔９０５の数は少なく
なるものの、Ｐ型拡散層領域の横方向のサイズを縮小し
ているものである。
【００３１】尚、２つのゲート配線９０３及び９０４
は、同図には示されていないが、図の左下の延長方向に
おいてコンタクト孔を介し金属配線層に接続される。こ
の例において、ゲート配線９０３及び９０４が金属配線
層に接続される位置は、図の左下の延長方向にあるとし
たが、これに限らず隣接する素子や配線等との関係で、
同図のトランジスタ付近の場合や、非常に離れた場所の
場合など多様な形態を取り得るものである。
【００３２】図１０は、図９のＮ型ＭＯＳトランジスタ
ＭＮ１及びＭＮ２を図５で説明した製造方法で実現した
場合の断面図を示すものであり、１０図（ａ）は、図９
のＡ−Ａ´断面図を、図１０（ｂ）は、図９のＢ−Ｂ´
断面図を示すものである。尚、図５と同一部分について
は同じ符号を付加している。
【００３３】ここで、図１０（ａ）において、例えば隣
接して配置されたゲート配線９０３とゲート配線９０４
との間隔を０．６μｍとし、サイドウォール５０７の幅
を０．２μｍとすると、２つのゲート配線９０３及び９
０４に挟まれた活性領域のサイドウォール開口部の幅
は、０．２μｍ（＝０．６μｍ−２×０．２μｍ）とな
る。また、前述の通り、この０．２μｍの開口部からイ
オン注入することにより、Ｎ型拡散層領域５０８を形成
していた。
【００３４】従来、このようなサイドウォールを有する
トランジスタを備えた半導体装置をパターン設計する場
合、ゲート配線の最小間隔は、リソグラフィー技術によ
りレジストを所望の形状に露光するための限界や、パタ
ーニングされたレジストをマスクとしてエッチングする
ことにより所望のゲート配線を形成するための製造技術
などの限界から決定されていた。
【００３５】例えば、ｇ線を利用したリソグラフィー技
術において、ゲート配線間隔は、０．８μｍ程度が最小
間隔であり、ｉ線を利用したリソグラフィー技術におい
て、ゲート配線最小間隔は、０．６μｍ程度が一般的に
適用されている。
【００３６】また、サイドウォールの幅については、
０．２μｍ程度が一般的であり、図１０に示した例の様
に、ゲート配線間隔を０．６μｍサイドウォール幅０．
２μｍとした場合には、特に問題は発生していなかっ
た。
【００３７】
【発明が解決しようとする課題】しかしながら、現在の
半導体装置、例えば半導体メモリの開発においては、記
憶容量を増大させるため、各素子の寸法を縮小し素子密
度を高くすることで半導体メモリのチップサイズの増加
を抑えながら記憶容量を増大させるための製造技術の改
善努力が行われており、ゲート配線間隔なども従来の
０．６μｍよりも縮小されつつある。
【００３８】一方、トランジスタのサイドウォール幅
は、ドレイン拡散層のゲート端部側の電界緩和など素子
の信頼性を確保するため、製造技術とは別の要素から大
きな縮小は不可能である。
【００３９】このような状況において、パターン設計時
のゲート配線間隔を製造技術から決まる最小寸法で設計
すると、幾つかの問題点を有することになる。
【００４０】以下に、問題点について図１１乃至図１３
を用いて詳細に説明する。
【００４１】一例として、ゲート配線間隔を０．４μｍ
とし、サイドウォール幅を０．２μｍとした場合の製造
工程について図１１を用いて説明する。尚、図１１は、
図９におけるＡ−Ａ´断面図である。
【００４２】まず、図１１（ａ）に示される様に、ゲー
ト配線９０３及び９０４をパターニングし、例えばリン
をイオン注入してＮ型ＬＤＤトランジスタのソース・ド
レイン拡散層となる浅いＮ- 拡散層領域５０６を形成
し、その後、厚さ０．２μｍの酸化膜からなる絶縁膜５
０７を全面に成長させる。
【００４３】ここで、ゲート配線９０３とゲート配線９
０４との間隔は０．４μｍであり、サイドウォールとな
る絶縁膜５０７の厚さが０．２μｍである。従って、ゲ
ート配線９０３及び９０４に挟まれた０．４μｍの間隔
を有する活性領域は、左右夫々のゲート配線の側壁に
０．２μｍずつの絶縁膜５０７が成長されることになる
ことから、完全に絶縁膜５０７により埋め込まれた状態
となる。
【００４４】その後、図１１（ｂ）に示される様に、異
方性エッチングによりエッチバックを行いサイドウォー
ルを形成するのであるが、ゲート配線９０３及び９０４
に挟まれた活性領域は、絶縁膜により埋め込まれた状態
のままになる。
【００４５】次に、図１１（ｃ）に示される様に、例え
ばヒ素をイオン注入してＮ型ＬＤＤトランジスタのソー
ス・ドレイン拡散層となるＮ- 拡散層領域５０６よりも
深い拡散層領域であるＮ+ 拡散層領域５０８を形成する
のであるが、ゲート配線９０３及び９０４に挟まれた活
性領域が絶縁膜５０７により埋め込まれていることか
ら、該活性領域に対してヒ素をイオン注入することがで
きず、結果として、この部分の拡散層は浅いＮ- 拡散層
領域５０６だけで形成されることになる。
【００４６】次に、図９におけるＢ−Ｂ´断面に関し
て、図１２を用いて説明する。
【００４７】まず、図１２（ａ）に示される様に、ゲー
ト配線９０３及び９０４をパターニングし、その後、厚
さ０．２μｍの酸化膜からなる絶縁膜５０７を全面に成
長させる。
【００４８】この場合においても図１１に示される場合
と同様に、２つのゲート配線９０３及び９０４に挟まれ
た部分は、完全に絶縁膜５０７により埋め込まれた状態
となる。
【００４９】その後、図１２（ｂ）に示される様に、異
方性エッチングによりエッチバックを行いサイドウォー
ルを形成するのであるが、ゲート配線９０３及び９０４
に挟まれた部分は、絶縁膜５０７により埋め込まれた状
態のままになる。
【００５０】以上、図１１及び図１２を用いて説明して
きた例に関して、図１２に示される様に、フィールド絶
縁膜５０２上に形成されて信号配線として機能する２つ
のゲート配線９０３及び９０４においては、特に問題は
発生しない。
【００５１】しかしながら、図１１に示される様に、ト
ランジスタとして動作する領域においては、ゲート配線
９０３及び９０４に挟まれた活性領域がＮ- 拡散層領域
５０６だけで構成されることになるので、拡散層抵抗が
非常に高抵抗となり、トランジスタ能力の低下を招くと
いう問題点を有することとなる。
【００５２】次に、図９におけるＣ−Ｃ´断面に関し
て、図１３を用いて説明する。
【００５３】図１３は、図９に示されるＰ型ＭＯＳトラ
ンジスタＭＰ１及びＭＰ２のＣ−Ｃ´断面図を示すもの
であるが、ゲート配線間隔を０．４μｍとし、サイドウ
ォール幅を０．２μｍとすると、例えば、図６に示した
サイドウォールトランジスタの場合においては、ゲート
配線９０３及び９０４に挟まれた活性領域が絶縁膜６０
７により埋め込まれることになり、該活性領域に対して
はイオン注入が一切行われないことになり、従って、拡
散層が形成されずトランジスタを構成できないと言った
致命的な問題を有することになる。
【００５４】このような問題を解決した例としては、特
開平５−３４３４１９号（以下、引用例）に開示されて
いる半導体装置が挙げられる。
【００５５】引用例は、ゲート配線に挟まれたソース拡
散層の拡散層抵抗を低減することを目的とし、従来の製
造工程においてサイドウォールを形成した後であってイ
オン注入する前に、ゲート配線に挟まれた領域のみを開
口するようにしてレジストを塗布し、該レジストをマス
クとして一度形成したサイドウォールを更にエッチバッ
クすることにより、ゲート配線に挟まれた領域のサイド
ウォールの厚さを薄くして開口部を広くしているもので
ある。
【００５６】引用例に示されるように、サイドウォール
の部分的なエッチバック工程を追加することでゲート配
線に挟まれた活性領域のサイドウォール開口部を広げる
ことは可能であるが、引用例に開示されている技術は、
素子の信頼性の観点からゲート配線に挟まれたソース拡
散層にのみ適用可能であり、電圧がかかるドレイン拡散
層には、適用できないものであるといった問題を有して
いる。
【００５７】また、引用例に開示されている技術は、サ
イドウォールを部分的にエッチバンクするために、ＰＲ
数（ホト数）が増えるといった問題をも有している。
【００５８】本発明の目的は、ゲート配線の側壁にサイ
ドウォールを有するＭＯＳトランジスタを複数個備えた
半導体装置において、隣接したゲート配線に挟まれた活
性領域がサイドウォールにより埋め込まれイオン注入す
ることができないといった不具合を回避されていると共
に、高集積化を実現された半導体装置を提供することに
ある。
【００５９】また、本発明の他の目的は、前記半導体装
置を製造するための製造方法、特にレイアウトパターン
を設計する際のパターン設計方法を提供することにあ
る。
【００６０】
【課題を解決するための手段】本発明は、上述した課題
を解決すべく、以下に示すような、手段を提供すること
とする。
【００６１】即ち、本発明によれば、ゲート配線の側壁
にサイドウォールを有するＭＯＳトランジスタを複数個
備えた半導体装置において、前記ＭＯＳトランジスタを
形成する活性領域上に隣接して配置されたゲート配線間
の最小の間隔である第１の最小間隔は、非活性領域上に
隣接して配置されたゲート配線間の最小の間隔である第
２の最小間隔よりも大きいことを特徴とする半導体装置
が得られる。
【００６２】更に、前記第１の最小間隔は、前記サイド
ウォールの幅の２倍よりも大きいことする。
【００６３】尚、前記ＭＯＳトランジスタは、ＬＤＤト
ランジスタ、ＤＤＤトランジスタ、及びサイドウォール
トランジスタからなる群から選ばれた一つのトランジス
タである。
【００６４】このように、トランジスタを形成する部分
のゲート配線間隔をゲート配線の加工技術により実現可
能な最小間隔で決定するのではなく、少なくともサイド
ウォール幅の２倍よりも大きくパターン設計すると、隣
接したゲート配線に挟まれた活性領域がサイドウォール
により埋め込まれイオン注入されないといった不具合を
回避することが出来ると共に、非活性領域上に配置され
た信号配線として利用されるゲート配線の最小間隔を加
工技術により実現可能な最小間隔を適用することで信号
配線として利用されるゲート配線部分の配線密度を向上
させることが出来る。
【００６５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、前述の図７に示される２入力ＮＡＮＤ回路を例に
とり、図１乃至図４を参照して説明する。
【００６６】ここで、図１は、本発明の実施の形態のマ
スクパターンの平面図である。
【００６７】本発明の実施の形態の２入力ＮＡＮＤ回路
は、Ｐ型拡散層１０１とＮ型拡散層１０２とを備えてお
り、該Ｐ型拡散層１０１及びＮ型拡散層１０２上に、入
力信号Ａが印加されるゲート配線１０３と、入力信号Ｂ
が印加されるゲート配線１０４とが設けられて形成され
ている。特に、Ｐ型拡散層１０１上において、ゲート配
線１０３及び１０４は、曲げられて配置されている。
【００６８】詳しくは、Ｐ型拡散層１０１内に形成され
た２つのＰ型ＭＯＳトランジスタは、２つのゲート配線
１０３及び１０４の間隔が狭い部分について、２つのゲ
ート配線１０３及び１０４の双方を挟む様な領域に形成
されたコンタクト１０５に対して、電源電圧ＶCCが供給
される金属配線層１０６を接続され、２つのゲート配線
１０３及び１０４の間隔が広い部分について、２つのゲ
ート配線１０３及び１０４に挟まれている領域に形成さ
れたコンタクト１０５に対して、出力信号ＯＵＴを出力
するための金属配線層１０８を接続される様にして、並
列接続されている。
【００６９】また、Ｎ型拡散層１０２内に形成された２
つのＮ型ＭＯＳトランジスタは、図１においてゲート配
線１０４の左方に形成されたコンタクト１０５に対し
て、接地電圧ＧＮＤが供給される金属配線層１０７を接
続され、図１において、ゲート配線１０３の右方に形成
されたコンタクト１０５に対して、出力信号ＯＵＴを出
力するための金属配線層１０８を接続される様にして、
直列接続されている。
【００７０】尚、２つのゲート配線１０３及び１０４
は、同図には示されていないが、図の左下の延長方向に
おいてコンタクトを介し金属配線層に接続される。ま
た、この例においては、ゲート配線１０３及び１０４が
金属配線層に接続される位置は、図の左下の延長方向に
あるとしたが、これに限らず隣接する素子や配線等との
関係で、同図のトランジスタ付近の場合や、非常に離れ
た場所の場合など多様な形態を取り得るものである。
【００７１】ここで、本実施の形態においては、Ｐ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタのゲート
電極として機能する部分のゲート配線最小間隔である第
１の最小間隔Ｄ１と、並びに図１の左下方向に延長され
る信号配線として機能する部分のゲート配線最小間隔で
ある第２の最小間隔Ｄ２とは、図２に示されるようなグ
ラフから次のようにして決定される（第１及び第２の最
小間隔Ｄ１及びＤ２については、図１参照）。
【００７２】図２に示されるグラフは、横軸をサイドウ
ォール幅とし、縦軸をゲート配線間隔としたグラフであ
り、（ゲート配線間隔）＝２×（サイドウォール幅）で
決定される実線２０１と、（ゲート配線間隔）＝２×
（サイドウォール幅）＋（ゲート配線間の開口部）で決
定される実線２０２とが描かれている。ここで、本実施
の形態においては、（ゲート配線間の開口部）を０．２
μｍとして実線２０２を描き、該実線２０２に基づいて
ゲート配線最小間隔を決定するものとする。
【００７３】図２に示されるグラフにおいて、サイドウ
ォール幅を０．２μｍとし、ゲート配線の加工技術に基
づいた加工可能なゲート配線間隔を０．４μｍとする
と、まず、第２の最小間隔Ｄ２は、実線２０１からゲー
ト配線の加工技術に基づいた加工可能なゲート配線間隔
である０．４μｍと決定される。
【００７４】一方、トランジスタのゲート電極として機
能する部分の間隔である第１の最小間隔を、第２の最小
間隔Ｄ２と同じく、０．４μｍとすると、ゲート配線間
がサイドウォールにより埋め込まれてしまうことにな
り、前述のように種々の問題を有することになる。
【００７５】従って、本発明においては、予め開口部と
して必要な幅を決定しておき、該開口部幅を考慮に入れ
て図２に示されるグラフからゲート電極として機能する
部分のゲート配線間隔を決定することとした。本実施の
形態においては、開口部幅を０．２μｍとしたため、第
１の最小間隔Ｄ１は、横軸のサイドウォール幅０．２μ
ｍからの垂線と実線２０２との交点から０．６μｍと求
まることになる。
【００７６】このようにして決定された第１及び第２の
最小間隔Ｄ１及びＤ２を有するレイアウトパターンに基
づいて設計され、前述の図５に示される製造工程にて形
成された２入力ＮＡＮＤ回路は、図３に示されるような
構成を有することになる。尚、図３（ａ）は、図１に示
されるＡ−Ａ´断面図であり、図３（ｂ）は、図１に示
されるＢ−Ｂ´断面図である。
【００７７】図１におけるＡ−Ａ´断面において、２つ
のゲート配線１０３及び１０４は、図３（ａ）に示され
るように、Ｐ型半導体基板３０１上のゲート絶縁膜３０
４上に第１の最小間隔Ｄ１をおいて配置されている。
【００７８】ここで、第１の最小間隔Ｄ１が、サイドウ
ォール３０３の厚さの２倍より、更に０．２μｍ大きな
値を有していることから、２つのゲート配線１０３及び
１０４に挟まれた活性領域のサイドウォール開口部は、
少なくとも０．２μｍを確保できることになる。従っ
て、サイドウォール形成前のイオン注入による浅いＮ-
拡散層領域３０５だけでなく、サイドウォール形成後の
イオン注入による深いＮ+ 拡散層領域３０６も、確実に
形成されることになる。
【００７９】一方、図１におけるＢ−Ｂ´断面におい
て、２つのゲート配線１０３及び１０４は、図３（ｂ）
に示されるように、フィールド絶縁膜３０２上に第２の
最小間隔Ｄ２をおいて配置されている。
【００８０】この信号配線として機能する部分のゲート
配線１０３及び１０４は、第２の最小間隔をゲート配線
の加工技術から決まる加工可能なゲート配線最小間隔
０．４μｍとして配置されている。
【００８１】これに対してサイドウォール幅は、０．２
μｍであるため、信号配線として機能する部分の２つの
ゲート配線１０３及び１０４の間は、サイドウォール３
０３により埋め込まれてしまうことになる。
【００８２】しかしながら、この信号配線として機能す
る部分のゲート配線１０３及び１０４の間は、非活性領
域であり、特にイオン注入を行う必要がないことから、
サイドウォール３０３により埋め込まれてしまっていて
も何ら問題がない。それどころか、このような構成とす
ると、むしろ配線間隔を小さくすることで配線領域のサ
イズが縮小されることになり、配線密度が高くなり、全
体として素子サイズを小さくすることができることにな
る。
【００８３】また、図４は、図３（ａ）と同様の手法に
より設計されたＰ型サイドウォールトランジスタの断面
図であり、図１におけるＣ−Ｃ´断面図に相当する。
【００８４】尚、図４は、図６に示される製造工程によ
り製造されるものであり、参照番号４０１乃至４０６で
示されるものは、夫々、Ｐ型半導体基板、フィールド絶
縁膜、サイドウォール、ゲート絶縁膜、Ｐ型拡散層領
域、Ｎ型ウェル領域である。
【００８５】この例においても、トランジスタのゲート
電極として機能する部分の２つのゲート配線１０３及び
１０４は、その間の第１の最小間隔を、サイドウォール
４０３の厚さの２倍より、更に０．２μｍ大きな値を有
するようにして設計されている。従って、２つのゲート
配線１０３及び１０４に挟まれた活性領域部分のサイド
ウォール開口部を少なくとも０．２μｍ確保できること
になり、サイドウォール形成後のイオン注入によるＰ型
拡散層領域４０５は、確実に形成されることになる。
【００８６】尚、パターン設計においては、作成したマ
スクパターンが企画寸法を満たしているかどうかをＣＡ
Ｄツールにより検証するのが一般的であり、従来のよう
にゲート配線が、トランジスタのゲート電極として機能
する部分と、信号配線として機能する部分とで、同一の
最小間隔を有する場合は、ゲート配線パターンの間隔を
特に区別することなく間隔のチェックを行えばよかっ
た。
【００８７】しかしながら、本発明においては、従来と
は異なり、トランジスタのゲート電極として機能する部
分と、信号配線として機能する部分とで、ゲート配線の
間隔が異なっている。
【００８８】このように、トランジスタのゲート電極と
して機能する部分と、信号配線として機能する部分と
で、ゲート配線の最小間隔が異なる場合には、拡散層の
パターンとゲート配線のパターンの論理積をとること
で、ゲート配線のうちトランジスタのゲート電極として
機能する部分を抽出し、一方、ゲート配線のパターンか
ら拡散層のパターンを減算することで、ゲート配線のう
ち信号配線として機能する部分を抽出すれば良い。
【００８９】従って、夫々抽出されたパターンの間隔を
個別にチェックすることで検証が可能なので、検証にお
いて不具合が生じることはない。
【００９０】
【発明の効果】以上説明してきたように、本発明によれ
ば、隣接して配置されたゲート配線に挟まれる活性領域
がサイドウォールにより埋め込まれてしまいイオン注入
を行うことができないといった不具合を、ＰＲ数を増や
すことなく回避すると共に、非活性領域上に配置され信
号配線として機能する部分に関しては、実現可能な最小
間隔を適用することにより配線密度を高くすることによ
り、半導体装置全体としてサイズの縮小化が達成でき
る。
【図面の簡単な説明】
【図１】本発明の実施の形態のレイアウトパターンを示
す平面図である。
【図２】本発明の実施の形態において、第１及び第２の
最小間隔を決定する際に用いるグラフを示す図である。
【図３】（ａ）は、図１におけるＡ−Ａ´断面を示す図
であり、（ｂ）は、図１におけるＢ−Ｂ´断面を示す図
である。
【図４】図１におけるＣ−Ｃ´断面を示す図である。
【図５】従来の一般的なＮ型ＬＤＤトランジスタの製造
工程を示す断面図である。
【図６】従来の一般的なＰ型サイドウォールトランジス
タの製造工程を示す断面図である。
【図７】２入力ＮＡＮＤ回路の回路構成を示す図であ
る。
【図８】従来の２入力ＮＡＮＤ回路のレイアウトパター
ンの一例を示す平面図である。
【図９】従来の２入力ＮＡＮＤ回路のレイアウトパター
ンの他の例を示す平面図である。
【図１０】（ａ）は、図９におけるＡ−Ａ´断面図であ
り、（ｂ）は、図９におけるＢ−Ｂ´断面図である。
【図１１】ゲート配線間隔を縮小した場合の図９Ａ−Ａ
´断面部の製造工程を示す図である。
【図１２】ゲート配線間隔を縮小した場合の図９Ｂ−Ｂ
´断面部の製造工程を示す図である。
【図１３】ゲート配線間隔を縮小した場合の図９Ｃ−Ｃ
´断面部を示す断面図である。
【符号の説明】
１０１ Ｐ型拡散層 １０２ Ｎ型拡散層 １０３ ゲート配線 １０４ ゲート配線 １０５ コンタクト １０６ 金属配線層 １０７ 金属配線層 １０８ 金属配線層 Ｄ１ 第１の最小間隔 Ｄ２ 第２の最小間隔 ２０１ 実線 ２０２ 実線 ３０１ Ｐ型半導体基板 ３０２ フィールド絶縁膜 ３０３ サイドウォール ３０４ ゲート絶縁膜 ３０５ Ｎ- 拡散層領域 ３０６ Ｎ+ 拡散層領域 ４０１ Ｐ型半導体基板 ４０２ フィールド絶縁膜 ４０３ サイドウォール ４０４ ゲート絶縁膜 ４０５ Ｐ型拡散層領域 ４０６ Ｎ型ウェル領域

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ゲート配線の側壁にサイドウォールを有
    するＭＯＳトランジスタを複数個備えた半導体装置にお
    いて、 前記ＭＯＳトランジスタを形成する活性領域上に隣接し
    て配置されたゲート配線間の最小の間隔である第１の最
    小間隔は、非活性領域上に隣接して配置されたゲート配
    線間の最小の間隔である第２の最小間隔よりも大きいこ
    とを特徴とする半導体装置。
  2. 【請求項２】 前記第１の最小間隔は、前記サイドウォ
    ールの幅の２倍よりも大きいことを特徴とする請求項１
    に記載の半導体装置。
  3. 【請求項３】 前記ＭＯＳトランジスタは、ＬＤＤトラ
    ンジスタ、ＤＤＤトランジスタ、及びサイドウォールト
    ランジスタからなる群から選ばれた一つのトランジスタ
    であることを特徴とする半導体装置。
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