JPH1063370A - データロード回路 - Google Patents
データロード回路Info
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- JPH1063370A JPH1063370A JP8217431A JP21743196A JPH1063370A JP H1063370 A JPH1063370 A JP H1063370A JP 8217431 A JP8217431 A JP 8217431A JP 21743196 A JP21743196 A JP 21743196A JP H1063370 A JPH1063370 A JP H1063370A
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- 238000001514 detection method Methods 0.000 claims description 8
- 230000002401 inhibitory effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims 1
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 8
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 8
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 abstract description 6
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 abstract description 6
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 16
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101100113626 Arabidopsis thaliana CKL2 gene Proteins 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【課題】 カスケード接続された複数の集積回路へのデ
ータの誤保持を防止する。 【解決手段】 集積回路１、２、３のリセット後、集積
回路２、３のイネーブル端子ＥＩ２、ＥＩ３の状態がロ
ーレベルからハイレベルに変化する時は、集積回路２、
３へのデータ保持の為のクロックＣＬＫ２、ＣＬＫ３の
入力を禁止し、その後、イネーブル端子ＥＩ２、ＥＩ３
の状態がハイレベルからローレベルに変化した時は、ク
ロックＣＬＫ２、ＣＬＫ３の入力を許可する様にした。
これにより、初段の集積回路１に保持すべきデータを次
段以降の集積回路２、３に同時に誤って同時に保持して
しまうといった不具合を解消できる。
ータの誤保持を防止する。 【解決手段】 集積回路１、２、３のリセット後、集積
回路２、３のイネーブル端子ＥＩ２、ＥＩ３の状態がロ
ーレベルからハイレベルに変化する時は、集積回路２、
３へのデータ保持の為のクロックＣＬＫ２、ＣＬＫ３の
入力を禁止し、その後、イネーブル端子ＥＩ２、ＥＩ３
の状態がハイレベルからローレベルに変化した時は、ク
ロックＣＬＫ２、ＣＬＫ３の入力を許可する様にした。
これにより、初段の集積回路１に保持すべきデータを次
段以降の集積回路２、３に同時に誤って同時に保持して
しまうといった不具合を解消できる。
Description
【０００１】
【発明の属する技術分野】本発明は、所定ビットデータ
を保持する保持回路を内蔵した集積回路を複数個カスケ
ード接続し、前記所定ビットデータを初段の集積回路か
ら次段の集積回路に向けて順次保持させてゆくデータロ
ード回路に関する。
を保持する保持回路を内蔵した集積回路を複数個カスケ
ード接続し、前記所定ビットデータを初段の集積回路か
ら次段の集積回路に向けて順次保持させてゆくデータロ
ード回路に関する。
【０００２】
【従来の技術】液晶ディスプレイ、プラズマディスプレ
イ等において、文字表示を行う場合、文字表示の為の表
示データ（例えば「１」が表示、「０」が無表示を表
す）を表示位置に対応して保持し、上記ディスプレイに
供給して表示駆動を行う集積回路が使用される。しか
し、１個の集積回路では、保持できる表示データのビッ
ト数に限界がある為、複数個の集積回路をカスケード接
続し、上記ディスプレイに１度にパラレルに供給できる
表示データのビット数を多くできる様にしている。例え
ば、１個の集積回路に内蔵された保持回路が２４０ビッ
トの表示データを保持できるものとして、７２０ビット
の表示データをパラレル表示させたい仕様の場合、３個
の集積回路をカスケード接続すればよいことになる。以
下、３個の集積回路をカスケード接続した従来のデータ
ロード回路について、図３を用いて説明する。
イ等において、文字表示を行う場合、文字表示の為の表
示データ（例えば「１」が表示、「０」が無表示を表
す）を表示位置に対応して保持し、上記ディスプレイに
供給して表示駆動を行う集積回路が使用される。しか
し、１個の集積回路では、保持できる表示データのビッ
ト数に限界がある為、複数個の集積回路をカスケード接
続し、上記ディスプレイに１度にパラレルに供給できる
表示データのビット数を多くできる様にしている。例え
ば、１個の集積回路に内蔵された保持回路が２４０ビッ
トの表示データを保持できるものとして、７２０ビット
の表示データをパラレル表示させたい仕様の場合、３個
の集積回路をカスケード接続すればよいことになる。以
下、３個の集積回路をカスケード接続した従来のデータ
ロード回路について、図３を用いて説明する。
【０００３】図３において、（１）（２）（３）は、各
々、初段、２段目、３段目の集積回路であり、各集積回
路（１）（２）（３）はプリント基板上において配線
（４）を介して接続されている。初段の集積回路（１）
は、２４０個のＤフリップフロップ（図示せず）を従属
接続した、２４０ビットの表示データを保持できる保持
回路（５）を内蔵している。該保持回路（５）には、８
ビット単位の表示データＤＡＴＡがクロックＣＬＫ１に
同期してパラレルに印加され、即ち、８ビット単位の表
示データＤＡＴＡを３０個のクロックＣＬＫ１に同期し
て順次保持回路（５）に取り込むことにより、保持回路
（５）は全ての各Ｄフリップフロップに２４０ビットの
表示データを保持した状態となる。尚、表示データＤＡ
ＴＡは、８ビットのデータバス（６）を通って保持回路
（５）に印加され、また、集積回路（１）をイネーブル
とするイネーブル端子ＥＩ１はローアクティブであり、
接地されている。また、集積回路（１）は、クロックＣ
ＬＫ１を計数する５ビットのカウンタ（７）を内蔵して
おり、クロックＣＬＫ１を３０個計数した時に「１」と
なるオーバーフロー信号ＯＦ１を出力する構成となって
いる。更に、集積回路（１）は、クロックＣＬＫ１を作
成する為のＡＮＤゲート（８）を内蔵しており、該ＡＮ
Ｄゲート（８）には、以下の３入力、即ち、イネーブル
端子ＥＩ１の状態及びカウンタ（７）のオーバーフロー
出力ＯＦ１が反転印加されると共に原クロックＣＬＫが
印加される。従って、初段の集積回路（１）はイネーブ
ル端子ＥＩ１が常にローレベルに固定されている為、ク
ロックＣＬＫ１の発生はカウンタ（７）のオーバーフロ
ー信号ＯＦ１のみに依存し、即ち、クロックＣＬＫ１が
３０個発生して保持回路（５）が２４０ビットの表示デ
ータを全て保持し終えると、オーバーフロー信号ＯＦ１
が「１」となって、ＡＮＤゲート（８）からは、クロッ
クＣＬＫ１の発生は停止される。これより、保持回路
（５）の内容は２４０ビットの表示データを保持した状
態そのままで固定され、カウンタ（７）は「１」のオー
バーフロー信号ＯＦ１を出力した状態で固定される。該
カウンタ（７）のオーバーフロー信号ＯＦ１はインバー
タ（９）を介して端子ＥＯ１から出力される。オーバー
フロー信号ＯＦ１が「１」であれば、端子ＥＯ１出力は
２段目の集積回路（２）のイネーブル信号となる。集積
回路（１）（２）（３）は、保持回路（５）に表示デー
タを保持させる所謂データロードを行う前に、ロード信
号ＬＯＡＤが印加されることによって、内部の保持回路
（５）及びカウンタ（７）がリセットされる。
々、初段、２段目、３段目の集積回路であり、各集積回
路（１）（２）（３）はプリント基板上において配線
（４）を介して接続されている。初段の集積回路（１）
は、２４０個のＤフリップフロップ（図示せず）を従属
接続した、２４０ビットの表示データを保持できる保持
回路（５）を内蔵している。該保持回路（５）には、８
ビット単位の表示データＤＡＴＡがクロックＣＬＫ１に
同期してパラレルに印加され、即ち、８ビット単位の表
示データＤＡＴＡを３０個のクロックＣＬＫ１に同期し
て順次保持回路（５）に取り込むことにより、保持回路
（５）は全ての各Ｄフリップフロップに２４０ビットの
表示データを保持した状態となる。尚、表示データＤＡ
ＴＡは、８ビットのデータバス（６）を通って保持回路
（５）に印加され、また、集積回路（１）をイネーブル
とするイネーブル端子ＥＩ１はローアクティブであり、
接地されている。また、集積回路（１）は、クロックＣ
ＬＫ１を計数する５ビットのカウンタ（７）を内蔵して
おり、クロックＣＬＫ１を３０個計数した時に「１」と
なるオーバーフロー信号ＯＦ１を出力する構成となって
いる。更に、集積回路（１）は、クロックＣＬＫ１を作
成する為のＡＮＤゲート（８）を内蔵しており、該ＡＮ
Ｄゲート（８）には、以下の３入力、即ち、イネーブル
端子ＥＩ１の状態及びカウンタ（７）のオーバーフロー
出力ＯＦ１が反転印加されると共に原クロックＣＬＫが
印加される。従って、初段の集積回路（１）はイネーブ
ル端子ＥＩ１が常にローレベルに固定されている為、ク
ロックＣＬＫ１の発生はカウンタ（７）のオーバーフロ
ー信号ＯＦ１のみに依存し、即ち、クロックＣＬＫ１が
３０個発生して保持回路（５）が２４０ビットの表示デ
ータを全て保持し終えると、オーバーフロー信号ＯＦ１
が「１」となって、ＡＮＤゲート（８）からは、クロッ
クＣＬＫ１の発生は停止される。これより、保持回路
（５）の内容は２４０ビットの表示データを保持した状
態そのままで固定され、カウンタ（７）は「１」のオー
バーフロー信号ＯＦ１を出力した状態で固定される。該
カウンタ（７）のオーバーフロー信号ＯＦ１はインバー
タ（９）を介して端子ＥＯ１から出力される。オーバー
フロー信号ＯＦ１が「１」であれば、端子ＥＯ１出力は
２段目の集積回路（２）のイネーブル信号となる。集積
回路（１）（２）（３）は、保持回路（５）に表示デー
タを保持させる所謂データロードを行う前に、ロード信
号ＬＯＡＤが印加されることによって、内部の保持回路
（５）及びカウンタ（７）がリセットされる。
【０００４】２段目の集積回路（２）及び３段目の集積
回路（３）は、初段の集積回路（１）と同様の構成を有
する為、集積回路（２）（３）の内部素子で集積回路
（１）と同一構成のものについては、同一番号を記し、
その説明を省略するものとする。但し、３段目の集積回
路（３）は、次段へのイネーブル信号を発生する必要が
ない為、インバータ（９）は省略されている。
回路（３）は、初段の集積回路（１）と同様の構成を有
する為、集積回路（２）（３）の内部素子で集積回路
（１）と同一構成のものについては、同一番号を記し、
その説明を省略するものとする。但し、３段目の集積回
路（３）は、次段へのイネーブル信号を発生する必要が
ない為、インバータ（９）は省略されている。
【０００５】（１０）（１１）（１２）は２４０段のＤ
フリップフロップであり、各々、集積回路（１）（２）
（３）内部の保持回路（５）の保持内容が、上記ディス
プレイに表示すべきタイミングでセットされるものであ
る。各集積回路（１）（２）（３）の保持回路（５）を
構成する個々のＤフリップフロップは、各々、Ｄフリッ
プフロップ（１０）（１１）（１２）の２４０個の個々
に対応している。これらＤフリップフロップ（１０）
（１１）（１２）には、ロード信号ＬＯＡＤが発生する
ことにより、前段の保持回路（５）の内容がロードさ
れ、集積回路（１）（２）（３）内部のカウンタ（７）
がリセットされて初期状態となる。
フリップフロップであり、各々、集積回路（１）（２）
（３）内部の保持回路（５）の保持内容が、上記ディス
プレイに表示すべきタイミングでセットされるものであ
る。各集積回路（１）（２）（３）の保持回路（５）を
構成する個々のＤフリップフロップは、各々、Ｄフリッ
プフロップ（１０）（１１）（１２）の２４０個の個々
に対応している。これらＤフリップフロップ（１０）
（１１）（１２）には、ロード信号ＬＯＡＤが発生する
ことにより、前段の保持回路（５）の内容がロードさ
れ、集積回路（１）（２）（３）内部のカウンタ（７）
がリセットされて初期状態となる。
【０００６】以上の構成において、初段の集積回路
（１）に２４０ビット（＝８ビット×３０）の表示デー
タが保持されると、カウンタ（７）のオーバーフロー信
号ＯＦ１が「１」となる為、ＡＮＤゲート（８）からの
クロックＣＬＫ１出力は停止され、保持回路（５）の内
容がそのまま保持されると共にカウンタ（７）が停止
し、端子ＥＯ１出力が「０」となる。
（１）に２４０ビット（＝８ビット×３０）の表示デー
タが保持されると、カウンタ（７）のオーバーフロー信
号ＯＦ１が「１」となる為、ＡＮＤゲート（８）からの
クロックＣＬＫ１出力は停止され、保持回路（５）の内
容がそのまま保持されると共にカウンタ（７）が停止
し、端子ＥＯ１出力が「０」となる。
【０００７】初段の集積回路（１）の端子ＥＯ１出力は
配線（４）を介して２段目の集積回路（２）のイネーブ
ル端子ＥＩ２に印加される。このイネーブル端子ＥＩ２
が端子ＥＯ１の「０」に従いローレベルになると、２段
目の集積回路（２）はイネーブル状態となり、ＡＮＤゲ
ート（８）からクロックＣＬＫ２が発生し始める。これ
により、２段目の集積回路（２）に次の２４０ビットの
表示データが保持される。すると、カウンタ（７）のオ
ーバーフロー信号ＯＦ２が「１」となる為、ＡＮＤゲー
ト（８）からのクロックＣＬＫ２出力は停止され、保持
回路（５）の内容がそのまま保持されると共にカウンタ
（７）が停止し、端子ＥＯ２出力が「０」となる。
配線（４）を介して２段目の集積回路（２）のイネーブ
ル端子ＥＩ２に印加される。このイネーブル端子ＥＩ２
が端子ＥＯ１の「０」に従いローレベルになると、２段
目の集積回路（２）はイネーブル状態となり、ＡＮＤゲ
ート（８）からクロックＣＬＫ２が発生し始める。これ
により、２段目の集積回路（２）に次の２４０ビットの
表示データが保持される。すると、カウンタ（７）のオ
ーバーフロー信号ＯＦ２が「１」となる為、ＡＮＤゲー
ト（８）からのクロックＣＬＫ２出力は停止され、保持
回路（５）の内容がそのまま保持されると共にカウンタ
（７）が停止し、端子ＥＯ２出力が「０」となる。
【０００８】２段目の集積回路（２）の端子ＥＯ２出力
は配線（４）を介して３段目の集積回路（３）のイネー
ブル端子ＥＩ３に印加される。このイネーブル端子ＥＩ
３が端子ＥＯ２の「０」に従いローレベルになると、３
段目の集積回路（３）はイネーブル状態となり、ＡＮＤ
ゲート（８）からクロックＣＬＫ３が発生し始める。こ
れにより、３段目の集積回路（２）に次の２４０ビット
の表示データが保持される。すると、カウンタ（７）の
オーバーフロー信号ＯＦ３が「１」となる為、ＡＮＤゲ
ート（８）からのクロックＣＬＫ３出力は停止され、保
持回路（５）の内容がそのまま保持されると共にカウン
タ（７）が動作を停止する。
は配線（４）を介して３段目の集積回路（３）のイネー
ブル端子ＥＩ３に印加される。このイネーブル端子ＥＩ
３が端子ＥＯ２の「０」に従いローレベルになると、３
段目の集積回路（３）はイネーブル状態となり、ＡＮＤ
ゲート（８）からクロックＣＬＫ３が発生し始める。こ
れにより、３段目の集積回路（２）に次の２４０ビット
の表示データが保持される。すると、カウンタ（７）の
オーバーフロー信号ＯＦ３が「１」となる為、ＡＮＤゲ
ート（８）からのクロックＣＬＫ３出力は停止され、保
持回路（５）の内容がそのまま保持されると共にカウン
タ（７）が動作を停止する。
【０００９】こうして集積回路（１）（２）（３）に保
持された表示データは、所定の表示タイミングで、上記
ディスプレイに表示を行う為に、Ｄフリップフロップ
（１０）（１１）（１２）に保持される。
持された表示データは、所定の表示タイミングで、上記
ディスプレイに表示を行う為に、Ｄフリップフロップ
（１０）（１１）（１２）に保持される。
【００１０】
【発明が解決しようとする課題】ところで、集積回路
（１）（２）（３）から対応するＤフリップフロップ
（１０）（１１）（１２）に表示データを出力した後
は、次の新たな表示データを集積回路（１）（２）
（３）に取り込む為に、ロード信号ＬＯＡＤにより集積
回路（１）（２）（３）及びＤフリップフロップ（１
０）（１１）（１２）をリセットしなければならない。
（１）（２）（３）から対応するＤフリップフロップ
（１０）（１１）（１２）に表示データを出力した後
は、次の新たな表示データを集積回路（１）（２）
（３）に取り込む為に、ロード信号ＬＯＡＤにより集積
回路（１）（２）（３）及びＤフリップフロップ（１
０）（１１）（１２）をリセットしなければならない。
【００１１】ところが、集積回路（１）（２）（３）を
リセットしたとしても、配線（４）の有する抵抗及び容
量により時定数回路が形成されてしまい、以下に示す問
題が生じる。つまり、集積回路（１）（２）の端子ＥＯ
１、ＥＯ２は、リセットにより瞬時にハイレベルとなる
が、端子ＥＯ１及びＥＯ２と各々接続される集積回路
（２）（３）のイネーブル端子ＥＩ２、ＥＩ３は介在す
る配線（４）の時定数により瞬時にハイレベルに立ち上
がることができない。言い換えれば、集積回路（１）
（２）が、集積回路（２）（３）に対して、ディセーブ
ルとするハイレベルの信号を出力しているにも関わら
ず、集積回路（２）（３）のイネーブル端子ＥＩ２、Ｅ
Ｉ３が前記時定数の為に、徐々にしかローレベルからハ
イレベルに立ち上がることができず、この結果、集積回
路（２）（３）のＡＮＤゲート（８）にはリセットから
前記時定数に基づく所定時間だけはローレベルと認識さ
れるイネーブル端子ＥＩ２、ＥＩ３の状態が印加されて
しまう。これより、集積回路（１）にクロックＣＬＫ１
が印加されると同時に集積回路（２）（３）にもクロッ
クＣＬＫ２、ＣＬＫ３が印加されてしまい、集積回路
（１）の保持回路に書き込むべき表示データが集積回路
（２）（３）の保持回路（５）にも、前記時定数に基づ
く所定時間だけ、書き込まれるという不都合が生じてし
まう問題があった。
リセットしたとしても、配線（４）の有する抵抗及び容
量により時定数回路が形成されてしまい、以下に示す問
題が生じる。つまり、集積回路（１）（２）の端子ＥＯ
１、ＥＯ２は、リセットにより瞬時にハイレベルとなる
が、端子ＥＯ１及びＥＯ２と各々接続される集積回路
（２）（３）のイネーブル端子ＥＩ２、ＥＩ３は介在す
る配線（４）の時定数により瞬時にハイレベルに立ち上
がることができない。言い換えれば、集積回路（１）
（２）が、集積回路（２）（３）に対して、ディセーブ
ルとするハイレベルの信号を出力しているにも関わら
ず、集積回路（２）（３）のイネーブル端子ＥＩ２、Ｅ
Ｉ３が前記時定数の為に、徐々にしかローレベルからハ
イレベルに立ち上がることができず、この結果、集積回
路（２）（３）のＡＮＤゲート（８）にはリセットから
前記時定数に基づく所定時間だけはローレベルと認識さ
れるイネーブル端子ＥＩ２、ＥＩ３の状態が印加されて
しまう。これより、集積回路（１）にクロックＣＬＫ１
が印加されると同時に集積回路（２）（３）にもクロッ
クＣＬＫ２、ＣＬＫ３が印加されてしまい、集積回路
（１）の保持回路に書き込むべき表示データが集積回路
（２）（３）の保持回路（５）にも、前記時定数に基づ
く所定時間だけ、書き込まれるという不都合が生じてし
まう問題があった。
【００１２】そこで、本発明は、カスケード接続された
複数個の集積回路がリセットされた後、所定ビット数の
データが誤って複数個の集積回路に同時に書き込まれて
しまう不都合を解決することを目的とする。
複数個の集積回路がリセットされた後、所定ビット数の
データが誤って複数個の集積回路に同時に書き込まれて
しまう不都合を解決することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、所定ビット数のデータをクロックに同期して保持
する保持回路と、該保持回路へのデータ保持が完了した
ことを検出する検出回路と、イネーブル信号、前記検出
回路の出力、及び原クロックに基づいて前記クロックを
作成するクロック作成回路とを備えた集積回路を複数個
カスケード接続し、前記複数個の集積回路をデータロー
ドを行う為にリセットした後、前記各集積回路に設けた
前記検出回路の出力を次段の集積回路のイネーブル信号
とすることにより、所定ビット数のデータを前記各集積
回路単位で順次ロードさせてゆくデータロード回路にお
いて、前記複数個の集積回路のリセット時、前段の集積
回路内における前記検出回路の出力が次段の集積回路を
ディセーブルとする一方の論理値となったことを受け
て、次段の集積回路のイネーブル信号が前段及び次段の
集積回路を接続する配線の持つ時定数によって他方の論
理値から一方の論理値へ変化したことが前記クロック作
成回路にて認識されるまでの期間は、前記次段の集積回
路への前記クロック入力を禁止させる手段を設けた点で
ある。更に、前記次段の集積回路へのクロック入力を禁
止させる手段は、前記複数個の集積回路のリセット後、
前記各集積回路のイネーブル信号が他方の論理値から一
方の論理値に変化した後に一方の論理値から他方の論理
値に変化したことを検出し、前記各集積回路への前記ク
ロック入力を許可することを特徴とする。
解決する為に成されたものであり、その特徴とするとこ
ろは、所定ビット数のデータをクロックに同期して保持
する保持回路と、該保持回路へのデータ保持が完了した
ことを検出する検出回路と、イネーブル信号、前記検出
回路の出力、及び原クロックに基づいて前記クロックを
作成するクロック作成回路とを備えた集積回路を複数個
カスケード接続し、前記複数個の集積回路をデータロー
ドを行う為にリセットした後、前記各集積回路に設けた
前記検出回路の出力を次段の集積回路のイネーブル信号
とすることにより、所定ビット数のデータを前記各集積
回路単位で順次ロードさせてゆくデータロード回路にお
いて、前記複数個の集積回路のリセット時、前段の集積
回路内における前記検出回路の出力が次段の集積回路を
ディセーブルとする一方の論理値となったことを受け
て、次段の集積回路のイネーブル信号が前段及び次段の
集積回路を接続する配線の持つ時定数によって他方の論
理値から一方の論理値へ変化したことが前記クロック作
成回路にて認識されるまでの期間は、前記次段の集積回
路への前記クロック入力を禁止させる手段を設けた点で
ある。更に、前記次段の集積回路へのクロック入力を禁
止させる手段は、前記複数個の集積回路のリセット後、
前記各集積回路のイネーブル信号が他方の論理値から一
方の論理値に変化した後に一方の論理値から他方の論理
値に変化したことを検出し、前記各集積回路への前記ク
ロック入力を許可することを特徴とする。
【００１４】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は、本発明のデータロード回路を示
す回路図であり、図３に示す各集積回路（１）（２）
（３）内部に各々設けられる。図１において、（１３）
はイネーブル端子であり、各集積回路（１）（２）
（３）のイネーブル端子ＥＩ１、ＥＩ２、ＥＩ３に相当
する。（１４）は前段のＤフリップフロップであり、そ
のＤ（データ）入力は２段の直列接続されたインバータ
（１５）（１６）を介してイネーブル端子（１３）と接
続される。（１７）は後段のＤフリップフロップであ
り、Ｄ端子は前段のＤフリップフロップ（１４）のＱ
（出力）端子と接続される。また、Ｄフリップフロップ
（１４）（１７）のＣ（クロック）端子には原クロック
ＣＬＫが共通印加され、Ｒ（リセット）端子にはハイア
クティブのロード信号ＬＯＡＤがインバータ（１８）を
介して反転印加される。（１９）はＮＡＮＤゲートであ
り、Ｄフリップフロップ（１４）の＊Ｑ（反転出力）端
子の出力とＤフリップフロップ（１７）のＱ端子出力と
の論理積を反転出力するものである。ＮＡＮＤゲート
（２０）（２１）はＲＳフリップフロップを構成し、セ
ット端子となるＮＡＮＤゲート（２０）の一方の入力は
ＮＡＮＤゲート（１９）の出力と接続され、リセット端
子となるＮＡＮＤゲート（２１）の一方の入力にはロー
ド信号ＬＯＡＤがインバータ（１８）を介して印加され
る。そして、ＮＡＮＤゲート（２１）の出力から、前記
ＲＳフリップフロップが原クロックＣＬＫの立ち上がり
に同期してセットされた時にハイレベルからローレベル
に立ち下がるイネーブル信号ＥＩ１’、ＥＩ２’、ＥＩ
３’を出力するものである。
的に説明する。図１は、本発明のデータロード回路を示
す回路図であり、図３に示す各集積回路（１）（２）
（３）内部に各々設けられる。図１において、（１３）
はイネーブル端子であり、各集積回路（１）（２）
（３）のイネーブル端子ＥＩ１、ＥＩ２、ＥＩ３に相当
する。（１４）は前段のＤフリップフロップであり、そ
のＤ（データ）入力は２段の直列接続されたインバータ
（１５）（１６）を介してイネーブル端子（１３）と接
続される。（１７）は後段のＤフリップフロップであ
り、Ｄ端子は前段のＤフリップフロップ（１４）のＱ
（出力）端子と接続される。また、Ｄフリップフロップ
（１４）（１７）のＣ（クロック）端子には原クロック
ＣＬＫが共通印加され、Ｒ（リセット）端子にはハイア
クティブのロード信号ＬＯＡＤがインバータ（１８）を
介して反転印加される。（１９）はＮＡＮＤゲートであ
り、Ｄフリップフロップ（１４）の＊Ｑ（反転出力）端
子の出力とＤフリップフロップ（１７）のＱ端子出力と
の論理積を反転出力するものである。ＮＡＮＤゲート
（２０）（２１）はＲＳフリップフロップを構成し、セ
ット端子となるＮＡＮＤゲート（２０）の一方の入力は
ＮＡＮＤゲート（１９）の出力と接続され、リセット端
子となるＮＡＮＤゲート（２１）の一方の入力にはロー
ド信号ＬＯＡＤがインバータ（１８）を介して印加され
る。そして、ＮＡＮＤゲート（２１）の出力から、前記
ＲＳフリップフロップが原クロックＣＬＫの立ち上がり
に同期してセットされた時にハイレベルからローレベル
に立ち下がるイネーブル信号ＥＩ１’、ＥＩ２’、ＥＩ
３’を出力するものである。
【００１５】図３の各集積回路（１）（２）（３）内部
において、イネーブル端子ＥＩ１、ＥＩ２、ＥＩ３とＡ
ＮＤゲート（８）のイネーブル端子の状態入力との間
に、図１の回路を設け、前記ＲＳフリップフロップのリ
セット出力であるＥＩ１’、ＥＩ２’、ＥＩ３’をＥＩ
１、ＥＩ２、ＥＩ３に代えてＡＮＤゲート（８）に印加
させる。この動作について、図２の波形図を用いて説明
する。尚、図２は、集積回路（１）（２）のデータ保持
についてその波形を表している。
において、イネーブル端子ＥＩ１、ＥＩ２、ＥＩ３とＡ
ＮＤゲート（８）のイネーブル端子の状態入力との間
に、図１の回路を設け、前記ＲＳフリップフロップのリ
セット出力であるＥＩ１’、ＥＩ２’、ＥＩ３’をＥＩ
１、ＥＩ２、ＥＩ３に代えてＡＮＤゲート（８）に印加
させる。この動作について、図２の波形図を用いて説明
する。尚、図２は、集積回路（１）（２）のデータ保持
についてその波形を表している。
【００１６】先ず、初期設定として、ロード信号ＬＯＡ
Ｄがハイレベルとなって所定時間だけ発生すると、集積
回路（１）（２）（３）内部の初期化が行われる。そし
て、カウンタ（７）がリセットされ、集積回路（１）の
端子ＥＯ１の出力は急峻にハイレベルに立ち上がり、次
段の集積回路（２）をディセーブル状態にしようとす
る。しかし、集積回路（２）のイネーブル端子ＥＩ２の
入力は、集積回路（１）の端子ＥＯ１と集積回路（２）
のイネーブル端子ＥＩ２との間に介在する配線（４）の
有する時定数によって、端子ＥＯ１が急峻に立ち上がっ
たとしても、徐々に立ち上がることしかできない。この
イネーブル端子ＥＩ２の徐々なる立ち上がりは、図１回
路により、原クロックＣＬＫの立ち上がりでサンプリン
グされるが、この徐々なる立ち上がりがインバータ（１
５）（１６）によりローレベルからハイレベルに変化し
たことが検出されたとしても、前記ＲＳフリップフロッ
プの出力はハイレベルのままである。即ち、集積回路
（２）のＡＮＤゲート（８）には、イネーブル端子ＥＩ
２の状態に代わってＥＩ２’が印加される訳であるが、
ＥＩ２’がハイレベルである為に集積回路（２）のＡＮ
Ｄゲート（８）はゲートを閉じた状態となり、ＣＫＬ２
は発生しない。これより、集積回路（１）の内部におい
て８ビット単位のデータＤＡＴＡが保持回路（５）に保
持されている間は、次段の集積回路（２）はデータ保持
動作を停止して、誤って、集積回路（１）に保持すべき
データを集積回路（２）にも保持してしまう不都合を避
けることができる。
Ｄがハイレベルとなって所定時間だけ発生すると、集積
回路（１）（２）（３）内部の初期化が行われる。そし
て、カウンタ（７）がリセットされ、集積回路（１）の
端子ＥＯ１の出力は急峻にハイレベルに立ち上がり、次
段の集積回路（２）をディセーブル状態にしようとす
る。しかし、集積回路（２）のイネーブル端子ＥＩ２の
入力は、集積回路（１）の端子ＥＯ１と集積回路（２）
のイネーブル端子ＥＩ２との間に介在する配線（４）の
有する時定数によって、端子ＥＯ１が急峻に立ち上がっ
たとしても、徐々に立ち上がることしかできない。この
イネーブル端子ＥＩ２の徐々なる立ち上がりは、図１回
路により、原クロックＣＬＫの立ち上がりでサンプリン
グされるが、この徐々なる立ち上がりがインバータ（１
５）（１６）によりローレベルからハイレベルに変化し
たことが検出されたとしても、前記ＲＳフリップフロッ
プの出力はハイレベルのままである。即ち、集積回路
（２）のＡＮＤゲート（８）には、イネーブル端子ＥＩ
２の状態に代わってＥＩ２’が印加される訳であるが、
ＥＩ２’がハイレベルである為に集積回路（２）のＡＮ
Ｄゲート（８）はゲートを閉じた状態となり、ＣＫＬ２
は発生しない。これより、集積回路（１）の内部におい
て８ビット単位のデータＤＡＴＡが保持回路（５）に保
持されている間は、次段の集積回路（２）はデータ保持
動作を停止して、誤って、集積回路（１）に保持すべき
データを集積回路（２）にも保持してしまう不都合を避
けることができる。
【００１７】その後、集積回路（１）内部のカウンタ
（７）がクロックＣＬＫ１の立ち上がりを３０個計数
し、ハイレベルのオーバーフロー信号ＯＦ１を出力する
と、端子ＥＯ１はローレベルとなり、集積回路（２）を
イネーブル状態にしようとする。が、しかし、集積回路
（２）は、集積回路（１）の端子ＥＯ１と集積回路
（２）のイネーブル端子ＥＩ２との間の配線（４）の有
する時定数によって、徐々にしか立ち下がることができ
ない。そして、このイネーブル端子ＥＩ２の徐々なる立
ち下がりを、インバータ（１６）のスレッショルド電圧
Ｖｔｈを境に原クロックＣＬＫの立ち上がりでサンプリ
ングすることにより、データＤＡＴＡが集積回路（１）
に保持すべき最後の８ビット単位のデータ１−３０と集
積回路（２）が最初に保持すべき８ビット単位のデータ
２−１との境に生じる原クロックＣＬＫの立ち上がりに
同期して、前記ＲＳフリップフロップの出力はローレベ
ルに立ち下がる。これより、集積回路（２）のＡＮＤゲ
ート（８）がゲートを開き、クロックＣＬＫ２が発生し
始め、８ビット単位のデータＤＡＴＡ２−１，２−２、
・・・をクロックＣＬＫ２の立ち下がりに同期して保持
回路（５）に保持し始める。尚、この動作は、集積回路
（２）（３）の間においても同様のことが言える。
（７）がクロックＣＬＫ１の立ち上がりを３０個計数
し、ハイレベルのオーバーフロー信号ＯＦ１を出力する
と、端子ＥＯ１はローレベルとなり、集積回路（２）を
イネーブル状態にしようとする。が、しかし、集積回路
（２）は、集積回路（１）の端子ＥＯ１と集積回路
（２）のイネーブル端子ＥＩ２との間の配線（４）の有
する時定数によって、徐々にしか立ち下がることができ
ない。そして、このイネーブル端子ＥＩ２の徐々なる立
ち下がりを、インバータ（１６）のスレッショルド電圧
Ｖｔｈを境に原クロックＣＬＫの立ち上がりでサンプリ
ングすることにより、データＤＡＴＡが集積回路（１）
に保持すべき最後の８ビット単位のデータ１−３０と集
積回路（２）が最初に保持すべき８ビット単位のデータ
２−１との境に生じる原クロックＣＬＫの立ち上がりに
同期して、前記ＲＳフリップフロップの出力はローレベ
ルに立ち下がる。これより、集積回路（２）のＡＮＤゲ
ート（８）がゲートを開き、クロックＣＬＫ２が発生し
始め、８ビット単位のデータＤＡＴＡ２−１，２−２、
・・・をクロックＣＬＫ２の立ち下がりに同期して保持
回路（５）に保持し始める。尚、この動作は、集積回路
（２）（３）の間においても同様のことが言える。
【００１８】以上より、集積回路（１）（２）（３）の
リセット後、イネーブル端子ＥＩ２、ＥＩ３の波形が立
ち上がる時はクロックＣＬＫ２、ＣＬＫ３の発生を禁止
し、その後、イネーブル端子ＥＩ２、ＥＩ３の波形が立
ち下がる時にクロックＣＬＫ２、ＣＬＫ３の発生を許可
する様に構成した為、誤って、集積回路（１）に保持す
べきデータを集積回路（２）（３）にも同時に保持させ
てしまうといった不具合を解消できる。
リセット後、イネーブル端子ＥＩ２、ＥＩ３の波形が立
ち上がる時はクロックＣＬＫ２、ＣＬＫ３の発生を禁止
し、その後、イネーブル端子ＥＩ２、ＥＩ３の波形が立
ち下がる時にクロックＣＬＫ２、ＣＬＫ３の発生を許可
する様に構成した為、誤って、集積回路（１）に保持す
べきデータを集積回路（２）（３）にも同時に保持させ
てしまうといった不具合を解消できる。
【００１９】尚、図１回路に限定されることなく、本発
明の実施の形態の如く、集積回路（１）（２）（３）の
リセット後、イネーブル端子ＥＩ２、ＥＩ３の立ち上が
りを無視してその後の立ち下がりを反応できる構成であ
れば、如何なる構成であっても良い。
明の実施の形態の如く、集積回路（１）（２）（３）の
リセット後、イネーブル端子ＥＩ２、ＥＩ３の立ち上が
りを無視してその後の立ち下がりを反応できる構成であ
れば、如何なる構成であっても良い。
【００２０】
【発明の効果】本発明によれば、複数個の集積回路のリ
セット後、これら複数個の集積回路のイネーブル信号が
一方の論理値から他方の論理値に変化する時は、次段の
集積回路へのデータ保持の為のクロック入力を禁止し、
その後、イネーブル信号が他方の論理値から一方の論理
値に変化した時は、前記クロック入力を許可する様にし
た。これにより、初段の集積回路に保持すべきデータを
次段以降の集積回路に同時に誤って同時に保持してしま
うといった不具合を解消できる利点が得られる。
セット後、これら複数個の集積回路のイネーブル信号が
一方の論理値から他方の論理値に変化する時は、次段の
集積回路へのデータ保持の為のクロック入力を禁止し、
その後、イネーブル信号が他方の論理値から一方の論理
値に変化した時は、前記クロック入力を許可する様にし
た。これにより、初段の集積回路に保持すべきデータを
次段以降の集積回路に同時に誤って同時に保持してしま
うといった不具合を解消できる利点が得られる。
【図１】本発明のデータロード回路を示す回路図であ
る。
る。
【図２】図１の動作を示す波形図である。
【図３】従来のデータロード回路を示す回路図である。
（１）（２）（３） 集積回路 （４） 配線 （５） 保持回路 （７） カウンタ （８） ＡＮＤゲート （１４）（１７） Ｄフリップフロップ
Claims (2)
- 【請求項１】 所定ビット数のデータをクロックに同期
して保持する保持回路と、該保持回路へのデータ保持が
完了したことを検出する検出回路と、イネーブル信号、
前記検出回路の出力、及び原クロックに基づいて前記ク
ロックを作成するクロック作成回路とを備えた集積回路
を複数個カスケード接続し、前記複数個の集積回路をデ
ータロードを行う為にリセットした後、前記各集積回路
に設けた前記検出回路の出力を次段の集積回路のイネー
ブル信号とすることにより、所定ビット数のデータを前
記各集積回路単位で順次ロードさせてゆくデータロード
回路において、 前記複数個の集積回路のリセット時、前段の集積回路内
における前記検出回路の出力が次段の集積回路をディセ
ーブルとする一方の論理値となったことを受けて、次段
の集積回路のイネーブル信号が前段及び次段の集積回路
を接続する配線の持つ時定数によって他方の論理値から
一方の論理値へ変化したことが前記クロック作成回路に
て認識されるまでの期間は、前記次段の集積回路への前
記クロック入力を禁止させる手段を設けたことを特徴と
するデータロード回路。 - 【請求項２】 前記次段の集積回路へのクロック入力を
禁止させる手段は、前記複数個の集積回路のリセット
後、前記各集積回路のイネーブル信号が他方の論理値か
ら一方の論理値に変化した後に一方の論理値から他方の
論理値に変化したことを検出し、前記各集積回路への前
記クロック入力を許可することを特徴とする請求項１記
載のデータロード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21743196A JP3475018B2 (ja) | 1996-08-19 | 1996-08-19 | データロード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21743196A JP3475018B2 (ja) | 1996-08-19 | 1996-08-19 | データロード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1063370A true JPH1063370A (ja) | 1998-03-06 |
| JP3475018B2 JP3475018B2 (ja) | 2003-12-08 |
Family
ID=16704119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21743196A Expired - Fee Related JP3475018B2 (ja) | 1996-08-19 | 1996-08-19 | データロード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3475018B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005522150A (ja) * | 2002-04-03 | 2005-07-21 | トムソン ライセンシング ソシエテ アノニム | デジタル・ビジュアル・インタフェースレシーバ集積回路の電源オンの検出 |
-
1996
- 1996-08-19 JP JP21743196A patent/JP3475018B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005522150A (ja) * | 2002-04-03 | 2005-07-21 | トムソン ライセンシング ソシエテ アノニム | デジタル・ビジュアル・インタフェースレシーバ集積回路の電源オンの検出 |
| KR100959619B1 (ko) * | 2002-04-03 | 2010-05-27 | 톰슨 라이센싱 | 비디오 디스플레이 장치 및 시스템 |
| KR100975931B1 (ko) * | 2002-04-03 | 2010-08-16 | 톰슨 라이센싱 | 비디오 시스템 및 비디오 시스템을 동작시키는 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3475018B2 (ja) | 2003-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |