JPH1063479A - 位相遅延補正装置 - Google Patents
位相遅延補正装置Info
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- JPH1063479A JPH1063479A JP9012149A JP1214997A JPH1063479A JP H1063479 A JPH1063479 A JP H1063479A JP 9012149 A JP9012149 A JP 9012149A JP 1214997 A JP1214997 A JP 1214997A JP H1063479 A JPH1063479 A JP H1063479A
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0037—Delay of clock signal
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- General Physics & Mathematics (AREA)
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】２つの領域に区分された位相シフト領域を選択
して180 °ずつ位相移動することで、各遅延団の素子数
を減らして精細な解像度を実現すると共に、遅延範囲を
無限にできる位相遅延補正装置を提供する。 【解決手段】システムクロック信号SCLKを増幅するクロ
ック増幅部201 と、比較信号DET を出力する位相感知部
202 と、比較信号DET に応じてビット値B1,B2,・・01n を
順次シフトさせるシフトレジスター203 と、ビット値B
1,B2,・・01n に応じてクロック増幅部201 からのクロッ
ク信号CLKINTを遅延する位相遅延部204と、シフトレジ
スター203 からのオーバフロー信号OVF またはアンダフ
ロー信号UNF を基に領域選択制御信号SEL を出力する領
域選択制御部205 と、領域選択制御信号SEL に応じた領
域のて駆動信号DRI を出力する領域選択部206 と、基準
クロック信号CCLKをフィードバックするクロック発生部
207 とを備える。
して180 °ずつ位相移動することで、各遅延団の素子数
を減らして精細な解像度を実現すると共に、遅延範囲を
無限にできる位相遅延補正装置を提供する。 【解決手段】システムクロック信号SCLKを増幅するクロ
ック増幅部201 と、比較信号DET を出力する位相感知部
202 と、比較信号DET に応じてビット値B1,B2,・・01n を
順次シフトさせるシフトレジスター203 と、ビット値B
1,B2,・・01n に応じてクロック増幅部201 からのクロッ
ク信号CLKINTを遅延する位相遅延部204と、シフトレジ
スター203 からのオーバフロー信号OVF またはアンダフ
ロー信号UNF を基に領域選択制御信号SEL を出力する領
域選択制御部205 と、領域選択制御信号SEL に応じた領
域のて駆動信号DRI を出力する領域選択部206 と、基準
クロック信号CCLKをフィードバックするクロック発生部
207 とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル遅延ル
ープ(DLL:Delay Locked Loop) を用いた位相遅延補正装
置に係るもので、詳しくは、位相シフト領域の分割概念
を応用し、少数の素子を有した遅延団を構成して、精細
な解像度及び無限の遅延範囲を具現し得るようにした位
相遅延補正装置に関する。
ープ(DLL:Delay Locked Loop) を用いた位相遅延補正装
置に係るもので、詳しくは、位相シフト領域の分割概念
を応用し、少数の素子を有した遅延団を構成して、精細
な解像度及び無限の遅延範囲を具現し得るようにした位
相遅延補正装置に関する。
【０００２】
【従来の技術】従来の位相遅延補正装置においては、図
７に示すように、システムクロック信号SCLKの位相と基
準クロック信号CCLKの位相とを比較して比較信号RLを出
力する位相感知部101 と、該位相感知部101 からの比較
信号RLによりシステムクロック信号SCLKを順次遅延させ
て位相の調整されたクロック信号YCLKを出力する位相調
整部102 と、該位相調整部102 からのクロック信号YCLK
を分周してチップ内部に供給すると共にクロック信号YC
LKを位相感知部101 にフィードバックさせるクロック分
配部103 と、を備えていた。
７に示すように、システムクロック信号SCLKの位相と基
準クロック信号CCLKの位相とを比較して比較信号RLを出
力する位相感知部101 と、該位相感知部101 からの比較
信号RLによりシステムクロック信号SCLKを順次遅延させ
て位相の調整されたクロック信号YCLKを出力する位相調
整部102 と、該位相調整部102 からのクロック信号YCLK
を分周してチップ内部に供給すると共にクロック信号YC
LKを位相感知部101 にフィードバックさせるクロック分
配部103 と、を備えていた。
【０００３】位相調整部102 は、図８に示すように、位
相感知部101 からの比較信号RLが“1 ”であるとき、共
通クロック信号ICLKに同期して一方の入側DRからデータ
“1”を１ビットずつ図で右側にシフトさせ、また、比
較信号RLが“0 ”であるとき、共通クロック信号ICLKに
同期して他方の入力側DLからデータ“0 ”を１ビットず
つ図で左側にシフトさせるシフトレジスター41と、該シ
フトレジスター41の各ビット値B1,・・・B ｎに従い、シス
テムクロック信号SCLKを順次遅延させ位相の調整された
クロック信号YCLKを出力する複数の遅延団42-1,42-2,・・
・42-n と、から構成される。
相感知部101 からの比較信号RLが“1 ”であるとき、共
通クロック信号ICLKに同期して一方の入側DRからデータ
“1”を１ビットずつ図で右側にシフトさせ、また、比
較信号RLが“0 ”であるとき、共通クロック信号ICLKに
同期して他方の入力側DLからデータ“0 ”を１ビットず
つ図で左側にシフトさせるシフトレジスター41と、該シ
フトレジスター41の各ビット値B1,・・・B ｎに従い、シス
テムクロック信号SCLKを順次遅延させ位相の調整された
クロック信号YCLKを出力する複数の遅延団42-1,42-2,・・
・42-n と、から構成される。
【０００４】各遅延団42-1,42-2,・・・42-(n-1) は、それ
ぞれシステムクロック信号SCLKを遅延させるインバータ
ー1 と、該インバータ1 の出力端子に入力端子が接続さ
れ、シフトレジスター41からのビット値“0 ”でターン
オン（導通）する伝送ゲート2 と、該伝送ゲート2 の出
力端子に出力端子が接続され、シフトレジスタ-41 から
のビット値“1 ”でターンオンする伝送ゲート3 と、イ
ンバーター1 から出力され伝送ゲート2 を介して入力さ
れる、または次段の遅延団から伝送ゲート3 を経てフィ
ードバックされるシステムクロック信号SCLKを遅延させ
るインバーター4 と、を備え、遅延団42-1のインバータ
ー4 から位相の調整されたクロック信号YCLKが出力され
る。
ぞれシステムクロック信号SCLKを遅延させるインバータ
ー1 と、該インバータ1 の出力端子に入力端子が接続さ
れ、シフトレジスター41からのビット値“0 ”でターン
オン（導通）する伝送ゲート2 と、該伝送ゲート2 の出
力端子に出力端子が接続され、シフトレジスタ-41 から
のビット値“1 ”でターンオンする伝送ゲート3 と、イ
ンバーター1 から出力され伝送ゲート2 を介して入力さ
れる、または次段の遅延団から伝送ゲート3 を経てフィ
ードバックされるシステムクロック信号SCLKを遅延させ
るインバーター4 と、を備え、遅延団42-1のインバータ
ー4 から位相の調整されたクロック信号YCLKが出力され
る。
【０００５】遅延団42-nは、上記各遅延団42-1,42-2,・・
・42-(n-1) の構成に加え、インバーター1 と伝送ゲート
3 と間に、２つのインバーター5 、6 が直列に連結され
る。このように構成された従来の位相遅延補正装置の作
用について、図７及び図８を用いて説明すると、まず、
位相感知部101 は、システムクロック信号SCLKの位相を
基準にして基準クロック信号CCLKの位相を比較し、該基
準クロック信号CCLKの位相が進んでいるときに“1 ”、
遅れているときに“0 ”の比較信号RLを位相調整部102
に出力する。次いで、比較信号RLが“1 ”であると、図
８に示したように、位相調整部102 のシフトレジスター
41は共通クロック信号ICLKに同期して入力側DRからデー
タ“1 ”を１ビットずつ図で右側にシフトさせ、また、
比較信号RLが“0 ”であると、共通クロック信号ICLKに
同期して入力側DLからデータ“0 ”を１ビットずつ図で
左側にシフトさせ、ビット値B1,・・・B ｎを複数の遅延団
42-1,42-2,・・・42-n に出力する。
・42-(n-1) の構成に加え、インバーター1 と伝送ゲート
3 と間に、２つのインバーター5 、6 が直列に連結され
る。このように構成された従来の位相遅延補正装置の作
用について、図７及び図８を用いて説明すると、まず、
位相感知部101 は、システムクロック信号SCLKの位相を
基準にして基準クロック信号CCLKの位相を比較し、該基
準クロック信号CCLKの位相が進んでいるときに“1 ”、
遅れているときに“0 ”の比較信号RLを位相調整部102
に出力する。次いで、比較信号RLが“1 ”であると、図
８に示したように、位相調整部102 のシフトレジスター
41は共通クロック信号ICLKに同期して入力側DRからデー
タ“1 ”を１ビットずつ図で右側にシフトさせ、また、
比較信号RLが“0 ”であると、共通クロック信号ICLKに
同期して入力側DLからデータ“0 ”を１ビットずつ図で
左側にシフトさせ、ビット値B1,・・・B ｎを複数の遅延団
42-1,42-2,・・・42-n に出力する。
【０００６】次いで、各遅延団42-1,42-2,・・・42-n の伝
送ゲート2,3 が、右側または左側からシフトされる各ビ
ット値B1,B2,・・01ｎに応じて相補的にターンオンされ、
インバーター1,4 にて構成される遅延チェインを形成す
る。即ち、シフトレジスター41の全てのビット値がデー
タ“0 ”の場合には、各伝送ゲート2 がターンオンさ
れ、各伝送ゲート3 がターンオフされて、遅延団42-1の
インバーター1,4 のみが遅延チェインを形成するため、
システムクロック信号SCLKの位相は最小に遅延される。
また、シフトレジスター41の全てのビット値がデータ
“1 ”である場合には、各伝送ゲート2 はターンオフさ
れ、各伝送ゲート3 はターンオンされて、全ての遅延団
41-1,42-2,・・・42-n のインバーター1,4 が１つの遅延チ
ェインを形成するため、システムクロック信号SCLKは各
遅延団42-1,42-2,・・・42-n のインバーター1 、遅延団42
-nのインバーター5,6 及び各遅延団42-1,42-2,・・・42-n
のインバーター4 とにより最大に遅延され、位相の調整
されたクロック信号YCLKが遅延団42-1のインバーター4
から出力される。
送ゲート2,3 が、右側または左側からシフトされる各ビ
ット値B1,B2,・・01ｎに応じて相補的にターンオンされ、
インバーター1,4 にて構成される遅延チェインを形成す
る。即ち、シフトレジスター41の全てのビット値がデー
タ“0 ”の場合には、各伝送ゲート2 がターンオンさ
れ、各伝送ゲート3 がターンオフされて、遅延団42-1の
インバーター1,4 のみが遅延チェインを形成するため、
システムクロック信号SCLKの位相は最小に遅延される。
また、シフトレジスター41の全てのビット値がデータ
“1 ”である場合には、各伝送ゲート2 はターンオフさ
れ、各伝送ゲート3 はターンオンされて、全ての遅延団
41-1,42-2,・・・42-n のインバーター1,4 が１つの遅延チ
ェインを形成するため、システムクロック信号SCLKは各
遅延団42-1,42-2,・・・42-n のインバーター1 、遅延団42
-nのインバーター5,6 及び各遅延団42-1,42-2,・・・42-n
のインバーター4 とにより最大に遅延され、位相の調整
されたクロック信号YCLKが遅延団42-1のインバーター4
から出力される。
【０００７】次いで、位相調整部102 の各遅延団42-1，
42-2,・・・42-nで位相の調整されたクロック信号YCLKがク
ロック分配部103 に入力され、該クロック分配部103 は
チップ内部の各バージョン(Version) のクロック信号及
び位相感知部101 用の基準クロック信号CCLKを発生し、
チップ内部に出力すると共に位相感知部101 にフィード
バックする。このような動作が反復して行われるように
なっている。
42-2,・・・42-nで位相の調整されたクロック信号YCLKがク
ロック分配部103 に入力され、該クロック分配部103 は
チップ内部の各バージョン(Version) のクロック信号及
び位相感知部101 用の基準クロック信号CCLKを発生し、
チップ内部に出力すると共に位相感知部101 にフィード
バックする。このような動作が反復して行われるように
なっている。
【０００８】
【発明が解決しようとする課題】このような従来の位相
遅延補正装置においては、遅延団の数により遅延範囲が
決定され、最小の遅延が発生する状態から360 °以上の
位相シフトが行われるように遅延団の数を決定すべきで
ある。しかしながら、位相調整部102 の遅延団では、２
つのインバーター1,4 及び１つの伝送ゲート2 を単位と
する遅延(Unit delay)が行われ（最小の遅延状態）、遅
延チェインを形成する遅延団が増加する度に２つのイン
バーター1,4 及び１つの伝送ゲート3 による遅延が追加
されるため、実際には、400ps(Pico sec) 以下の解像度
を具現することが難しくなるいという不都合な点があっ
た。
遅延補正装置においては、遅延団の数により遅延範囲が
決定され、最小の遅延が発生する状態から360 °以上の
位相シフトが行われるように遅延団の数を決定すべきで
ある。しかしながら、位相調整部102 の遅延団では、２
つのインバーター1,4 及び１つの伝送ゲート2 を単位と
する遅延(Unit delay)が行われ（最小の遅延状態）、遅
延チェインを形成する遅延団が増加する度に２つのイン
バーター1,4 及び１つの伝送ゲート3 による遅延が追加
されるため、実際には、400ps(Pico sec) 以下の解像度
を具現することが難しくなるいという不都合な点があっ
た。
【０００９】本発明は上記の点に着目してなされたもの
で、２つの領域に区分された位相シフト領域を選択して
180 °ずつ位相移動することで、各遅延団の素子数を減
らして精細な解像度を実現すると共に、遅延範囲を無限
にできる位相遅延補正装置を提供することを目的とす
る。
で、２つの領域に区分された位相シフト領域を選択して
180 °ずつ位相移動することで、各遅延団の素子数を減
らして精細な解像度を実現すると共に、遅延範囲を無限
にできる位相遅延補正装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】このため本発明のうちの
請求項１に記載の発明は、システムクロック信号と基準
クロック信号との位相差に応じた比較信号を出力する位
相感知手段と、該位相感知手段からの比較信号に応じて
前記システムクロック信号の位相を遅延させる位相調整
手段と、該位相調整手段で位相遅延された信号を基に前
記基準クロック信号を発生してチップ内部及び前記位相
感知手段にフィードバックするクロック分配手段と、を
備えた位相遅延補正装置において、前記位相感知手段か
らの比較信号に応じて、複数のビット値を“1 ”及び
“0 ”のいずれかに順次シフトさせ、前記複数のビット
値が全て“1 ”になるとき所定のレベルのオーバフロー
信号を発生すると共に、前記複数のビット値が全て“0
”になるとき所定のレベルのアンダフロー信号を発生
するシフトレジスターと、該シフトレジスターの複数の
ビット値に基づいて前記システムクロック信号を遅延し
て位相の調整されたクロック信号を出力する位相遅延手
段と、前記シフトレジスターから発生するオーバフロー
信号及びアンダフロー信号に応じて、位相シフト領域が
互いに略180 度異なる第１領域及び第２領域の一方を選
択する領域選択制御信号を発生する領域選択制御手段
と、前記位相遅延手段からの位相の調整されたクロック
信号を入力して、前記領域選択制御信号により選択され
た領域の駆動信号を前記クロック分配手段に出力する領
域選択手段と、から構成される。
請求項１に記載の発明は、システムクロック信号と基準
クロック信号との位相差に応じた比較信号を出力する位
相感知手段と、該位相感知手段からの比較信号に応じて
前記システムクロック信号の位相を遅延させる位相調整
手段と、該位相調整手段で位相遅延された信号を基に前
記基準クロック信号を発生してチップ内部及び前記位相
感知手段にフィードバックするクロック分配手段と、を
備えた位相遅延補正装置において、前記位相感知手段か
らの比較信号に応じて、複数のビット値を“1 ”及び
“0 ”のいずれかに順次シフトさせ、前記複数のビット
値が全て“1 ”になるとき所定のレベルのオーバフロー
信号を発生すると共に、前記複数のビット値が全て“0
”になるとき所定のレベルのアンダフロー信号を発生
するシフトレジスターと、該シフトレジスターの複数の
ビット値に基づいて前記システムクロック信号を遅延し
て位相の調整されたクロック信号を出力する位相遅延手
段と、前記シフトレジスターから発生するオーバフロー
信号及びアンダフロー信号に応じて、位相シフト領域が
互いに略180 度異なる第１領域及び第２領域の一方を選
択する領域選択制御信号を発生する領域選択制御手段
と、前記位相遅延手段からの位相の調整されたクロック
信号を入力して、前記領域選択制御信号により選択され
た領域の駆動信号を前記クロック分配手段に出力する領
域選択手段と、から構成される。
【００１１】かかる構成によれば、位相感知手段で発生
する比較信号に応じて、シフトレジスターの複数のビッ
ト値が“1 ”または“0 ”に順次シフトされ、そのシフ
トされたビット値に基づいて位相遅延手段でシステムク
ロック信号の位相が遅延される。その遅延されたクロッ
ク信号は領域選択手段に送られ、領域選択手段では、領
域選択制御信号に対応する第１領域または第２領域の駆
動信号が発生してクロック分配手段に出力される。シフ
トレジスターの複数のビット値が全て“1 ”または“0
”にシフトすると所定のレベルのオーバフロー信号ま
たはアンダフロー信号が発生し、領域選択制御信号が変
化して位相シフト領域の遷移が行なわれるようになる。
する比較信号に応じて、シフトレジスターの複数のビッ
ト値が“1 ”または“0 ”に順次シフトされ、そのシフ
トされたビット値に基づいて位相遅延手段でシステムク
ロック信号の位相が遅延される。その遅延されたクロッ
ク信号は領域選択手段に送られ、領域選択手段では、領
域選択制御信号に対応する第１領域または第２領域の駆
動信号が発生してクロック分配手段に出力される。シフ
トレジスターの複数のビット値が全て“1 ”または“0
”にシフトすると所定のレベルのオーバフロー信号ま
たはアンダフロー信号が発生し、領域選択制御信号が変
化して位相シフト領域の遷移が行なわれるようになる。
【００１２】請求項２に記載の発明では、請求項１に記
載の発明において、前記シフトレジスターは、前記位相
感知手段からの比較信号に応じ、共通クロック信号に同
期して順次シフトされる前記複数のビット値をそれぞれ
出力する複数のデータビットと、該複数のデータビット
のビット列の前段に配置され、各データビットが前記ビ
ット列の前方にビット値“0 ”を順次シフトして全ての
ビット値が“0 ”になるとき、前記アンダフロー信号を
発生して各データビットをビット値“1 ”にセットする
アンダフロービットと、前記ビット列の後段に配置さ
れ、各データビットが前記ビット列の後方にビット値
“1 ”を順次シフトして全てのビット値が“1 ”になる
とき、前記オーバフロー信号を発生して各データビット
をビット値“0 ”にリセットするオーバフロービット
と、を備えるものとする。
載の発明において、前記シフトレジスターは、前記位相
感知手段からの比較信号に応じ、共通クロック信号に同
期して順次シフトされる前記複数のビット値をそれぞれ
出力する複数のデータビットと、該複数のデータビット
のビット列の前段に配置され、各データビットが前記ビ
ット列の前方にビット値“0 ”を順次シフトして全ての
ビット値が“0 ”になるとき、前記アンダフロー信号を
発生して各データビットをビット値“1 ”にセットする
アンダフロービットと、前記ビット列の後段に配置さ
れ、各データビットが前記ビット列の後方にビット値
“1 ”を順次シフトして全てのビット値が“1 ”になる
とき、前記オーバフロー信号を発生して各データビット
をビット値“0 ”にリセットするオーバフロービット
と、を備えるものとする。
【００１３】かかる構成によれば、シフトレジスターの
各データビットが、共通クロックに同期したビット値を
比較信号に応じて順次シフトしながら出力する。全ての
ビット値が“0 ”になると、アンダフロービットからア
ンダフロー信号が発生して各データビットがビット値
“1 ”にセットされる。また、全てのビット値が“1 ”
になると、オーバフロービットからオーバフロー信号が
発生して各データビットがビット値“0 ”にリセットさ
れるようになる。
各データビットが、共通クロックに同期したビット値を
比較信号に応じて順次シフトしながら出力する。全ての
ビット値が“0 ”になると、アンダフロービットからア
ンダフロー信号が発生して各データビットがビット値
“1 ”にセットされる。また、全てのビット値が“1 ”
になると、オーバフロービットからオーバフロー信号が
発生して各データビットがビット値“0 ”にリセットさ
れるようになる。
【００１４】請求項３に記載の発明では、請求項２に記
載の発明において、前記複数のデータビットは、それぞ
れ、共通クロック信号がクロック端子に印加され、前記
アンダフロー信号の発生に応じたセット信号がセット端
子に印加され、前記オーバフロー信号の発生に応じたリ
セット信号がリセット端子に印加される第１フリップフ
ロップと、該第１フリップフロップの入力端子が出力端
子に接続され、前記位相感知手段からの比較信号が選択
端子に印加される第１同期マルチプレクサーと、を備
え、前記第１フリップフロップの出力端子が、後段のデ
ータビットの第１同期マルチプレクサーのフォワード端
子及び前段のデータビットの第１同期マルチプレクサー
のバックワード端子に互いに接続されるものとする。
載の発明において、前記複数のデータビットは、それぞ
れ、共通クロック信号がクロック端子に印加され、前記
アンダフロー信号の発生に応じたセット信号がセット端
子に印加され、前記オーバフロー信号の発生に応じたリ
セット信号がリセット端子に印加される第１フリップフ
ロップと、該第１フリップフロップの入力端子が出力端
子に接続され、前記位相感知手段からの比較信号が選択
端子に印加される第１同期マルチプレクサーと、を備
え、前記第１フリップフロップの出力端子が、後段のデ
ータビットの第１同期マルチプレクサーのフォワード端
子及び前段のデータビットの第１同期マルチプレクサー
のバックワード端子に互いに接続されるものとする。
【００１５】かかる構成によれば、第１同期マルチプレ
クサーは、フォワード端子またはバックワード端子に入
力される信号を比較信号に応じて選択して第１フリップ
フロップに出力し、第１フリップフロップは、入力され
た信号が共通クロック信号に同期して後段のデータビッ
トの第１同期マルチプレクサーのフォワード端子及び前
段のデータビットの第１同期マルチプレクサーのバック
ワード端子に出力される。また、第１フリップフロップ
は、アンダフロー信号の発生に応じたセット信号により
セットされると共に、オーバフロー信号の発生に応じた
リセット信号によりリセットされるようになる。
クサーは、フォワード端子またはバックワード端子に入
力される信号を比較信号に応じて選択して第１フリップ
フロップに出力し、第１フリップフロップは、入力され
た信号が共通クロック信号に同期して後段のデータビッ
トの第１同期マルチプレクサーのフォワード端子及び前
段のデータビットの第１同期マルチプレクサーのバック
ワード端子に出力される。また、第１フリップフロップ
は、アンダフロー信号の発生に応じたセット信号により
セットされると共に、オーバフロー信号の発生に応じた
リセット信号によりリセットされるようになる。
【００１６】請求項４に記載の発明では、請求項３に記
載の発明の具体的な構成として、前記アンダフロービッ
トは、前記共通クロック信号がクロック端子に印加さ
れ、隣接する前記データビットの第１同期マルチプレク
サーのフォワード端子が出力端子に接続され、リセット
端子が接地される第２フリップフロップと、該第２フリ
ップフロップの出力端子が入力端子に接続され、前記共
通クロック信号がクロック端子に印加され、前記各デー
タビットの第１フリップフロップ及び前記第２フリップ
フロップの選択端子が出力端子に接続される第３フリッ
プフロップと、所定の電源電圧がフォワード端子に印加
され、前記位相感知手段からの比較信号がセット端子に
印加され、隣接する前記データビットの第１フリップフ
ロップの出力端子がバックワード端子に接続される第２
同期マルチプレクサーと、を備えるものとする。
載の発明の具体的な構成として、前記アンダフロービッ
トは、前記共通クロック信号がクロック端子に印加さ
れ、隣接する前記データビットの第１同期マルチプレク
サーのフォワード端子が出力端子に接続され、リセット
端子が接地される第２フリップフロップと、該第２フリ
ップフロップの出力端子が入力端子に接続され、前記共
通クロック信号がクロック端子に印加され、前記各デー
タビットの第１フリップフロップ及び前記第２フリップ
フロップの選択端子が出力端子に接続される第３フリッ
プフロップと、所定の電源電圧がフォワード端子に印加
され、前記位相感知手段からの比較信号がセット端子に
印加され、隣接する前記データビットの第１フリップフ
ロップの出力端子がバックワード端子に接続される第２
同期マルチプレクサーと、を備えるものとする。
【００１７】請求項５に記載の発明では、請求項３また
は４に記載の発明の具体的な構成として、前記オーバフ
ロービットは、共通クロック信号がクロック端子に印加
され、隣接する前記データビットの第１同期マルチプレ
クサーのバックワード端子が出力端子に接続され、所定
の電源電圧がセット端子に印加される第４フリップフロ
ップと、該第４フリップフロップの出力端子が入力端子
に接続され、共通クロック信号がクロック端子に印加さ
れ、前記各データビットの第１フリップフロップ及び前
記第４フリップフロップのリセット端子が出力端子に接
続される第５フリップフロップと、バックワード端子が
接地され、前記位相感知手段からの比較信号が選択端子
に印加され、隣接する前記データビットの第１フリップ
フロップの出力端子がフォワード端子に接続される第３
同期マルチプレクサーと、を備えるものとする。
は４に記載の発明の具体的な構成として、前記オーバフ
ロービットは、共通クロック信号がクロック端子に印加
され、隣接する前記データビットの第１同期マルチプレ
クサーのバックワード端子が出力端子に接続され、所定
の電源電圧がセット端子に印加される第４フリップフロ
ップと、該第４フリップフロップの出力端子が入力端子
に接続され、共通クロック信号がクロック端子に印加さ
れ、前記各データビットの第１フリップフロップ及び前
記第４フリップフロップのリセット端子が出力端子に接
続される第５フリップフロップと、バックワード端子が
接地され、前記位相感知手段からの比較信号が選択端子
に印加され、隣接する前記データビットの第１フリップ
フロップの出力端子がフォワード端子に接続される第３
同期マルチプレクサーと、を備えるものとする。
【００１８】請求項６に記載の発明では、請求項１〜５
のいずれか１つに記載の発明において、前記位相遅延手
段は、前記シフトレジスターから出力される各ビット値
にそれぞれ対応して、入力信号の位相を遅延して出力す
る位相遅延回路と、前記対応するビット値をゲート入力
とするＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦ
ＥＴと、該ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯ
ＳＦＥＴのドレイン−ソース電流を入力とするインバー
ターと、該インバーターの入力端子がＮチャネルＭＯＳ
端子に接続され、前記インバーターの出力端子がＰチャ
ネルＭＯＳ端子に接続され、前記位相遅延回路への信号
の入力を制御する伝送ゲートと、を有する複数の遅延団
を備え、該複数の遅延団の各位相遅延回路を直列に接続
し、且つ、隣接する遅延団の各ＰチャネルＭＯＳＦＥＴ
のゲート端子及びドレイン端子間を接続し、それら直列
に接続された複数の遅延団のうちの入力端側の遅延団
が、その位相遅延回路の入力信号を前記システムクロッ
ク信号とし、そのＰチャネルＭＯＳＦＥＴのゲート端子
に所定の電圧が印加され、前記直列に接続された複数の
遅延団のうちの出力端側の遅延団が、その位相遅延回路
の出力を対応するビット値に応じて制御する終端伝送ゲ
ートを備えるものとする。
のいずれか１つに記載の発明において、前記位相遅延手
段は、前記シフトレジスターから出力される各ビット値
にそれぞれ対応して、入力信号の位相を遅延して出力す
る位相遅延回路と、前記対応するビット値をゲート入力
とするＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦ
ＥＴと、該ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯ
ＳＦＥＴのドレイン−ソース電流を入力とするインバー
ターと、該インバーターの入力端子がＮチャネルＭＯＳ
端子に接続され、前記インバーターの出力端子がＰチャ
ネルＭＯＳ端子に接続され、前記位相遅延回路への信号
の入力を制御する伝送ゲートと、を有する複数の遅延団
を備え、該複数の遅延団の各位相遅延回路を直列に接続
し、且つ、隣接する遅延団の各ＰチャネルＭＯＳＦＥＴ
のゲート端子及びドレイン端子間を接続し、それら直列
に接続された複数の遅延団のうちの入力端側の遅延団
が、その位相遅延回路の入力信号を前記システムクロッ
ク信号とし、そのＰチャネルＭＯＳＦＥＴのゲート端子
に所定の電圧が印加され、前記直列に接続された複数の
遅延団のうちの出力端側の遅延団が、その位相遅延回路
の出力を対応するビット値に応じて制御する終端伝送ゲ
ートを備えるものとする。
【００１９】かかる構成によれば、シフトレジスターか
らビット値“1 ”が出力されると対応する伝送ゲートの
動作に応じて位相遅延回路へ信号が入力され位相が遅延
されて後段の遅延団に送られる。一方、シフトレジスタ
ーからビット値“0 ”が出力されると位相遅延回路への
入力信号が対応する伝送ゲートを介して取り出され領域
選択手段に出力されるようになる。
らビット値“1 ”が出力されると対応する伝送ゲートの
動作に応じて位相遅延回路へ信号が入力され位相が遅延
されて後段の遅延団に送られる。一方、シフトレジスタ
ーからビット値“0 ”が出力されると位相遅延回路への
入力信号が対応する伝送ゲートを介して取り出され領域
選択手段に出力されるようになる。
【００２０】請求項７に記載の発明では、請求項１〜６
のいずれか１つに記載の発明において、前記領域選択手
段は、前記位相遅延手段から出力されたクロック信号を
入力して、前記第１領域の駆動信号及び前記第２領域の
駆動信号を発生する駆動信号発生部と、前記領域選択制
御信号に応じて、前記駆動信号発生部で発生した第１領
域の駆動信号及び第２領域の駆動信号のうちの一方を前
記クロック分配手段に出力するゲート部と、を備えるも
のとする。
のいずれか１つに記載の発明において、前記領域選択手
段は、前記位相遅延手段から出力されたクロック信号を
入力して、前記第１領域の駆動信号及び前記第２領域の
駆動信号を発生する駆動信号発生部と、前記領域選択制
御信号に応じて、前記駆動信号発生部で発生した第１領
域の駆動信号及び第２領域の駆動信号のうちの一方を前
記クロック分配手段に出力するゲート部と、を備えるも
のとする。
【００２１】かかる構成によれば、駆動信号発生部にお
いて、位相遅延手段から出力されたクロック信号を入力
して、互いに位相が略180 °異なる第１領域の駆動信号
及び第２領域の駆動信号が生成され、ゲート部におい
て、第１領域の駆動信号または第２領域の駆動信号が領
域選択制御信号に応じてクロック分配手段に出力される
ようになる。
いて、位相遅延手段から出力されたクロック信号を入力
して、互いに位相が略180 °異なる第１領域の駆動信号
及び第２領域の駆動信号が生成され、ゲート部におい
て、第１領域の駆動信号または第２領域の駆動信号が領
域選択制御信号に応じてクロック分配手段に出力される
ようになる。
【００２２】請求項８に記載の発明では、請求項１〜７
のいずれか１つに記載の発明の具体的な構成として、前
記領域選択制御手段は、前記アンダフロー信号及び前記
オーバフロー信号のうちの一方が発生する度に、前記領
域選択制御信号のレベルを反転するものとする。請求項
９に記載の発明では、請求項１〜８のいずれか１つに記
載の発明において、前記システムクロック信号を増幅す
るクロック増幅手段を備え、前記位相遅延手段が、前記
クロック増幅手段で増幅されたシステムクロック信号を
遅延するものとする。
のいずれか１つに記載の発明の具体的な構成として、前
記領域選択制御手段は、前記アンダフロー信号及び前記
オーバフロー信号のうちの一方が発生する度に、前記領
域選択制御信号のレベルを反転するものとする。請求項
９に記載の発明では、請求項１〜８のいずれか１つに記
載の発明において、前記システムクロック信号を増幅す
るクロック増幅手段を備え、前記位相遅延手段が、前記
クロック増幅手段で増幅されたシステムクロック信号を
遅延するものとする。
【００２３】かかる構成によれば、クロック増幅手段で
増幅されたシステムクロック信号が位相遅延手段に入力
され位相が遅延されるようになる。
増幅されたシステムクロック信号が位相遅延手段に入力
され位相が遅延されるようになる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、本実施形態に係る位
相遅延補正装置の構成を示すブロック図である。図１に
おいて、本装置は、システムクロック信号SCLKを増幅す
るクロック増幅手段としてのクロック増幅部201 と、シ
ステムクロック信号SCLK及び基準クロック信号CCLKの位
相を比較して比較信号DET を出力する位相感知手段とし
ての位相感知部202 と、該位相感知部202 からの比較信
号DET に応じて、ビット値B1,B2,・・01n(“1 ”または
“0 ”を示す）を順次シフトさせるシフトレジスター20
3 と、該シフトレジスター203 からのビット値B1,B2,・・
01n に応じてクロック増幅部201 から出力されるクロッ
ク信号CLKINTを遅延して位相の調整されたクロック信号
CLKDを出力する位相遅延手段としての位相遅延部204
と、シフトレジスター203 から発生するオーバフロー信
号OVF またはアンダフロー信号UNF を感知して領域選択
制御信号SEL を出力する領域選択制御手段としての領域
選択制御部205 と、該領域選択制御部205 からの領域選
択制御信号SEL に応じて駆動信号DRI を出力する領域選
択手段としての領域選択部206 と、該領域選択部206 か
らの駆動信号DRI を基にクロック信号CK及び基準クロッ
ク信号CCLKを発生してチップ内部に出力すると共に位相
感知部202 にフィードバックするクロック分配手段とし
てのクロック分配部207 と、を備えている。
て図面を用いて説明する。図１は、本実施形態に係る位
相遅延補正装置の構成を示すブロック図である。図１に
おいて、本装置は、システムクロック信号SCLKを増幅す
るクロック増幅手段としてのクロック増幅部201 と、シ
ステムクロック信号SCLK及び基準クロック信号CCLKの位
相を比較して比較信号DET を出力する位相感知手段とし
ての位相感知部202 と、該位相感知部202 からの比較信
号DET に応じて、ビット値B1,B2,・・01n(“1 ”または
“0 ”を示す）を順次シフトさせるシフトレジスター20
3 と、該シフトレジスター203 からのビット値B1,B2,・・
01n に応じてクロック増幅部201 から出力されるクロッ
ク信号CLKINTを遅延して位相の調整されたクロック信号
CLKDを出力する位相遅延手段としての位相遅延部204
と、シフトレジスター203 から発生するオーバフロー信
号OVF またはアンダフロー信号UNF を感知して領域選択
制御信号SEL を出力する領域選択制御手段としての領域
選択制御部205 と、該領域選択制御部205 からの領域選
択制御信号SEL に応じて駆動信号DRI を出力する領域選
択手段としての領域選択部206 と、該領域選択部206 か
らの駆動信号DRI を基にクロック信号CK及び基準クロッ
ク信号CCLKを発生してチップ内部に出力すると共に位相
感知部202 にフィードバックするクロック分配手段とし
てのクロック分配部207 と、を備えている。
【００２５】シフトレジスター203 は、図２の回路図に
示したように、ｎ個のデータビット23-1,・・・23-nと、ア
ンダフロービット23-0と、オーバフロービット23-(n+1
）とからなる。データビット23-1,・・・23-nは、位相感
知部202 の比較信号DET が“1 ”であるとき、後述する
前進経路を選択し共通クロック信号ICLKに同期して一方
の入力側DRからデータ“1 ”を１ビットずつ図２で右側
にシフトさせ、また、比較信号DET が“0 ”であると
き、後述する後進経路を選択し共通クロック信号ICLKに
同期して他方の入力側DLからデータ“0 ”を１ビットず
つ図２で左側にシフトさせる。各データビット23-1,・・・
23-nは、それぞれ第１フリップフロップとしてのフリッ
プロップ7 及び第１同期マルチプレクサーとしての同期
マルチプレクサー8 を備え、フリップロップ7 は、後段
のデータビットの同期マルチプレクサー8 のフォワード
(Forward) 端子F 及び前段のデータビットの同期マルチ
プレクサー8 のバックワード(Backward)端子B に出力端
子Q が接続され、後述するアンダフロービット23-0のフ
リップフロップ10の出力端子Q にセット端子STが接続さ
れ、後述するオーバフロービット23-(n+1)のフリップフ
ロップ13の出力端子Q にリセット端子RST が接続され
る。同期マルチプレクサー8 は、前段のデータビットの
フリップロップ7 の出力端子Q にフォワード端子F が接
続され、後段のデータビットのフリップロップ7 の出力
端子Q にバックワード端子B が接続され、同一のデータ
ビット内のフリップフロップ7 の入力端子D に出力端子
が接続される。
示したように、ｎ個のデータビット23-1,・・・23-nと、ア
ンダフロービット23-0と、オーバフロービット23-(n+1
）とからなる。データビット23-1,・・・23-nは、位相感
知部202 の比較信号DET が“1 ”であるとき、後述する
前進経路を選択し共通クロック信号ICLKに同期して一方
の入力側DRからデータ“1 ”を１ビットずつ図２で右側
にシフトさせ、また、比較信号DET が“0 ”であると
き、後述する後進経路を選択し共通クロック信号ICLKに
同期して他方の入力側DLからデータ“0 ”を１ビットず
つ図２で左側にシフトさせる。各データビット23-1,・・・
23-nは、それぞれ第１フリップフロップとしてのフリッ
プロップ7 及び第１同期マルチプレクサーとしての同期
マルチプレクサー8 を備え、フリップロップ7 は、後段
のデータビットの同期マルチプレクサー8 のフォワード
(Forward) 端子F 及び前段のデータビットの同期マルチ
プレクサー8 のバックワード(Backward)端子B に出力端
子Q が接続され、後述するアンダフロービット23-0のフ
リップフロップ10の出力端子Q にセット端子STが接続さ
れ、後述するオーバフロービット23-(n+1)のフリップフ
ロップ13の出力端子Q にリセット端子RST が接続され
る。同期マルチプレクサー8 は、前段のデータビットの
フリップロップ7 の出力端子Q にフォワード端子F が接
続され、後段のデータビットのフリップロップ7 の出力
端子Q にバックワード端子B が接続され、同一のデータ
ビット内のフリップフロップ7 の入力端子D に出力端子
が接続される。
【００２６】アンダフロービット23-0は、各データビッ
ト23-1,・・・23-nがデータ“0 ”を図２で左側にシフトさ
せて全てのビット値が“0 ”になった状態で、更に継続
して比較信号DET が“0 ”を維持すると、次のクロック
に同期した“0 ”のアンダフロー信号UNF を出力し、そ
のアンダフロー信号UNF に応じたセット信号により各デ
ータビット23-1,・・・23-nを“1 ”にセットする。具体的
には、第２, ３フリップフロップとしてのフリップフロ
ップ9,10及び第２同期マルチプレクサーとしての同期マ
ルチプレクサー11を備え、フリップフロップ9 は、デー
タビット23-1の同期マルチプレクサー8 のフォワード端
子F に出力端子Q が接続され、リセット端子RST には接
地電圧Vss が供給される。フリップフロップ10は、フリ
ップフロップ9 の出力端子Q に入力端子D が接続され、
フリップフロップ9 及び各フリップフッロプ7 のセット
端子STに出力端子Q が接続される。同期マルチプレクサ
ー11は、電源電圧Vcc がフォワード端子F に印加され、
バックワード端子B がデータビット23-1のフリップロッ
プ7 の出力端子Q に接続される。
ト23-1,・・・23-nがデータ“0 ”を図２で左側にシフトさ
せて全てのビット値が“0 ”になった状態で、更に継続
して比較信号DET が“0 ”を維持すると、次のクロック
に同期した“0 ”のアンダフロー信号UNF を出力し、そ
のアンダフロー信号UNF に応じたセット信号により各デ
ータビット23-1,・・・23-nを“1 ”にセットする。具体的
には、第２, ３フリップフロップとしてのフリップフロ
ップ9,10及び第２同期マルチプレクサーとしての同期マ
ルチプレクサー11を備え、フリップフロップ9 は、デー
タビット23-1の同期マルチプレクサー8 のフォワード端
子F に出力端子Q が接続され、リセット端子RST には接
地電圧Vss が供給される。フリップフロップ10は、フリ
ップフロップ9 の出力端子Q に入力端子D が接続され、
フリップフロップ9 及び各フリップフッロプ7 のセット
端子STに出力端子Q が接続される。同期マルチプレクサ
ー11は、電源電圧Vcc がフォワード端子F に印加され、
バックワード端子B がデータビット23-1のフリップロッ
プ7 の出力端子Q に接続される。
【００２７】オーバフロービット23-(n+1)は、各データ
ビット23-1,・・・23-nがデータ“1 ”を図２で右側にシフ
トさせて全てのビット値が“1 ”になった状態で、更に
継続して比較信号DET が“1 ”を維持すると、次のクロ
ックに同期した“1 ”のオーバフロー信号OVF を出力
し、そのオーバフロー信号OVF に応じたリセット信号に
より各データビット23-1,・・・23-nを“0 ”にリセットす
る。具体的には、第４,５フリップフロップとしてのフ
リップフロップ12,13 及び第３同期マルチプレクサーと
しての同期マルチプレクサー14を備え、フリップフロッ
プ12は、データビット23-nの同期マルチプレクサー8 の
バックワード端子B に出力端子Q が接続され、セット端
子STに電源電圧Vcc が印加される。フリップフロップ13
は、フリップフロップ12の出力端子Q に入力端子D が接
続され、フリップフロップ12及び各フリップフロップ7
のリセット端子RST に出力端子Q が接続される。同期マ
ルチプレクサー14は、フォワード端子F がデータビット
23-nのフリップフロップ7 の出力端子Q に接続され、バ
ックワード端子B には接地電圧Vss が供給される。
ビット23-1,・・・23-nがデータ“1 ”を図２で右側にシフ
トさせて全てのビット値が“1 ”になった状態で、更に
継続して比較信号DET が“1 ”を維持すると、次のクロ
ックに同期した“1 ”のオーバフロー信号OVF を出力
し、そのオーバフロー信号OVF に応じたリセット信号に
より各データビット23-1,・・・23-nを“0 ”にリセットす
る。具体的には、第４,５フリップフロップとしてのフ
リップフロップ12,13 及び第３同期マルチプレクサーと
しての同期マルチプレクサー14を備え、フリップフロッ
プ12は、データビット23-nの同期マルチプレクサー8 の
バックワード端子B に出力端子Q が接続され、セット端
子STに電源電圧Vcc が印加される。フリップフロップ13
は、フリップフロップ12の出力端子Q に入力端子D が接
続され、フリップフロップ12及び各フリップフロップ7
のリセット端子RST に出力端子Q が接続される。同期マ
ルチプレクサー14は、フォワード端子F がデータビット
23-nのフリップフロップ7 の出力端子Q に接続され、バ
ックワード端子B には接地電圧Vss が供給される。
【００２８】上記の各フリップフロップ7 及びフリップ
フロップ9,10,12,13は、それぞれクロック端子に共通ク
ロック信号ICLKが印加される。また、上記の各同期マル
チプレクサー8,11,14 は、選択端子S に比較信号DET が
共通して印加される。加えて、各データビット23-1,・・・
23-nのフリップフロップ7 、アンダフロービット23-0の
フリップフロップ9 、及びオーバフロービット23-(n+1)
のフリップフロップ12は、セット端子STへのデータ“0
”の入力により“1 ”にセットされ、リセット端子RST
へのデータ“1 ”の入力により“0 ”にリセットされ
る特性を有する。
フロップ9,10,12,13は、それぞれクロック端子に共通ク
ロック信号ICLKが印加される。また、上記の各同期マル
チプレクサー8,11,14 は、選択端子S に比較信号DET が
共通して印加される。加えて、各データビット23-1,・・・
23-nのフリップフロップ7 、アンダフロービット23-0の
フリップフロップ9 、及びオーバフロービット23-(n+1)
のフリップフロップ12は、セット端子STへのデータ“0
”の入力により“1 ”にセットされ、リセット端子RST
へのデータ“1 ”の入力により“0 ”にリセットされ
る特性を有する。
【００２９】位相遅延部204 は、図３の回路図に示した
ように、シフトレジスター203 から出力された各ビット
値B1,B2,・・01n に応じて制御され、クロック増幅部201
から出力されたクロック信号CLKINTを順次遅延して位相
の調整されたクロック信号CLKDを出力する複数の遅延団
24-1,24-2,・・・24-(n-1),24-nにより構成される。各遅延
団24-1、24-2,・・・24-nは、クロック増幅部201 からのク
ロック信号CLKINTを順次遅延させる位相遅延回路として
のインバーター16,17 が直列に接続され、シフトレジス
ター203 からの各ビット値B1,B2,・・01n が、Ｎチャネル
ＭＯＳＦＥＴ（以下、NMOSFET とする）18及びインバー
ター19をそれぞれ通って伝送ゲート15のＰチャネルＭＯ
Ｓ端子（以下、PMOS端子とする）に接続されると共に、
ＰチャネルＭＯＳＦＥＴ（以下、PMOSFET とする）20を
通って伝送ゲート15のＮチャネルＭＯＳ端子（以下、NM
OS端子とする）に接続されて、シフトレジスター203 の
各ビット値B1,・・・Bnに応じて伝送ゲート15の動作を制御
し、位相の調整されたクロック信号CLKDを出力する。ま
た、遅延団24-nについては、インバーター17からの信号
の出力を制御するための終端伝送ゲートとしての伝送ゲ
ート15' 、インバーター19' 及びPMOSFET20'が付加され
る。
ように、シフトレジスター203 から出力された各ビット
値B1,B2,・・01n に応じて制御され、クロック増幅部201
から出力されたクロック信号CLKINTを順次遅延して位相
の調整されたクロック信号CLKDを出力する複数の遅延団
24-1,24-2,・・・24-(n-1),24-nにより構成される。各遅延
団24-1、24-2,・・・24-nは、クロック増幅部201 からのク
ロック信号CLKINTを順次遅延させる位相遅延回路として
のインバーター16,17 が直列に接続され、シフトレジス
ター203 からの各ビット値B1,B2,・・01n が、Ｎチャネル
ＭＯＳＦＥＴ（以下、NMOSFET とする）18及びインバー
ター19をそれぞれ通って伝送ゲート15のＰチャネルＭＯ
Ｓ端子（以下、PMOS端子とする）に接続されると共に、
ＰチャネルＭＯＳＦＥＴ（以下、PMOSFET とする）20を
通って伝送ゲート15のＮチャネルＭＯＳ端子（以下、NM
OS端子とする）に接続されて、シフトレジスター203 の
各ビット値B1,・・・Bnに応じて伝送ゲート15の動作を制御
し、位相の調整されたクロック信号CLKDを出力する。ま
た、遅延団24-nについては、インバーター17からの信号
の出力を制御するための終端伝送ゲートとしての伝送ゲ
ート15' 、インバーター19' 及びPMOSFET20'が付加され
る。
【００３０】領域選択部206 は、図４の回路図に示した
ように、位相遅延部204 から出力されたクロック信号CL
KDを順次遅延して後述する第１領域の駆動信号DRI を発
生するインバーター21,22 と、領域選択制御部205 から
の領域選択制御信号SEL に応じてインバーター22からの
駆動信号DRI をクロック分配部207 に出力する伝送ゲー
ト26と、位相遅延部204 から出力したクロック信号CLKD
を順次遅延して後述する第２領域の駆動信号DRI を発生
するインバーター23,24,25と、インバーター27で反転さ
れた領域選択制御信号SELBに応じてインバーター25から
の駆動信号DRIをクロック分配部207 に出力する伝送ゲ
ート28と、を備える。このようにインバーター21〜25が
駆動信号発生部として機能し、また、伝送ゲート26,28
及びインバーター27がゲート部として機能する。
ように、位相遅延部204 から出力されたクロック信号CL
KDを順次遅延して後述する第１領域の駆動信号DRI を発
生するインバーター21,22 と、領域選択制御部205 から
の領域選択制御信号SEL に応じてインバーター22からの
駆動信号DRI をクロック分配部207 に出力する伝送ゲー
ト26と、位相遅延部204 から出力したクロック信号CLKD
を順次遅延して後述する第２領域の駆動信号DRI を発生
するインバーター23,24,25と、インバーター27で反転さ
れた領域選択制御信号SELBに応じてインバーター25から
の駆動信号DRIをクロック分配部207 に出力する伝送ゲ
ート28と、を備える。このようにインバーター21〜25が
駆動信号発生部として機能し、また、伝送ゲート26,28
及びインバーター27がゲート部として機能する。
【００３１】このように構成された本実施形態に係る位
相遅延補正装置の動作について、図１〜図６を用いて説
明する。まず、図１に示したように、クロック増幅部20
1 はシステムクロック信号SCLKを増幅して位相遅延部20
4 にクロック信号CLKINTを出力し、位相感知部202 はシ
ステムクロック信号SCLK及びクロック分配部207 からフ
ィードバックされた基準クロック信号CCLKを受け、該基
準クロック信号CCLKの位相がシステムクロック信号SCLK
の位相よりも進んでいるときデータ“1 ”、遅れている
ときデータ“0 ”の比較信号DET をシフトレジスター20
3 に出力する。
相遅延補正装置の動作について、図１〜図６を用いて説
明する。まず、図１に示したように、クロック増幅部20
1 はシステムクロック信号SCLKを増幅して位相遅延部20
4 にクロック信号CLKINTを出力し、位相感知部202 はシ
ステムクロック信号SCLK及びクロック分配部207 からフ
ィードバックされた基準クロック信号CCLKを受け、該基
準クロック信号CCLKの位相がシステムクロック信号SCLK
の位相よりも進んでいるときデータ“1 ”、遅れている
ときデータ“0 ”の比較信号DET をシフトレジスター20
3 に出力する。
【００３２】次に、シフトレジスター203 は、位相感知
部202 から出力された比較信号DETが“1 ”の場合に、
共通クロック信号ICLKに同期してデータ“1 ”を図２の
入力側DRから右側に順次シフトして“1 ”のビット値B
1,・・・Bnを出力する。一方、比較信号DET が“0 ”の場
合には、共通クロック信号ICLKに同期してデータ“0 ”
を図２の入力側DLから左側に順次シフトさせ、“0 ”の
ビット値B1,・・・Bnを出力する。
部202 から出力された比較信号DETが“1 ”の場合に、
共通クロック信号ICLKに同期してデータ“1 ”を図２の
入力側DRから右側に順次シフトして“1 ”のビット値B
1,・・・Bnを出力する。一方、比較信号DET が“0 ”の場
合には、共通クロック信号ICLKに同期してデータ“0 ”
を図２の入力側DLから左側に順次シフトさせ、“0 ”の
ビット値B1,・・・Bnを出力する。
【００３３】更に、シフトレジスター203 は、右側にシ
フト動作を行ってビット値B1,・・・Bnが全て“1 ”になっ
た状態で“1 ”の比較信号DET が入力すると“1 ”のオ
ーバフロー信号OVF を出力する。一方、左側にシフト動
作を行って各ビット値B1,・・・Bnが全て“0 ”になった状
態で“0 ”の比較信号DET が入力すると、“0 ”のアン
ダフロー信号UNF を出力する。
フト動作を行ってビット値B1,・・・Bnが全て“1 ”になっ
た状態で“1 ”の比較信号DET が入力すると“1 ”のオ
ーバフロー信号OVF を出力する。一方、左側にシフト動
作を行って各ビット値B1,・・・Bnが全て“0 ”になった状
態で“0 ”の比較信号DET が入力すると、“0 ”のアン
ダフロー信号UNF を出力する。
【００３４】ここで、シフトレジスター203 の動作につ
いて詳しく説明する。まず、位相感知部202 から“1 ”
の比較信号DET が最初に出力し、シフトレジスター203
が右側にシフト動作を行う場合を考える。図２に示した
ように、アンダフロービット23-0の同期マルチプレクサ
ー11は、“1 ”の比較信号DET により前述した前進経路
が開いてフォワード端子F(入力側DR）に印加される電源
電圧Vcc をフリップフロップ9 に出力する。フリップフ
ロップ9 は、共通クロック信号ICLKに同期して、同期マ
ルチプレクサー11からの出力“1 ”を出力端子Q に出力
する。そして、フリップフロップ10は、フリップフロッ
プ9 からの出力“1 ”を２番目のクロックに同期して出
力し、ノードSTを“1 ”にセットして（セット信号）、
各データビット23-1,・・・23-nのフリップフロップ7 が全
て“0 ”にセットされる。
いて詳しく説明する。まず、位相感知部202 から“1 ”
の比較信号DET が最初に出力し、シフトレジスター203
が右側にシフト動作を行う場合を考える。図２に示した
ように、アンダフロービット23-0の同期マルチプレクサ
ー11は、“1 ”の比較信号DET により前述した前進経路
が開いてフォワード端子F(入力側DR）に印加される電源
電圧Vcc をフリップフロップ9 に出力する。フリップフ
ロップ9 は、共通クロック信号ICLKに同期して、同期マ
ルチプレクサー11からの出力“1 ”を出力端子Q に出力
する。そして、フリップフロップ10は、フリップフロッ
プ9 からの出力“1 ”を２番目のクロックに同期して出
力し、ノードSTを“1 ”にセットして（セット信号）、
各データビット23-1,・・・23-nのフリップフロップ7 が全
て“0 ”にセットされる。
【００３５】次に、データビット23-1の同期マルチプレ
クサー8 は、“1 ”の比較信号DETに応じて、フォワー
ド端子F に入力するアンダフロービット23-0からの出力
“1”をフリップフロップ7 に出力し、フリップフロッ
プ7 は、共通クロック信号ICLKの３番目のクロックに同
期して、同期マルチプレクサー8 からの出力“1 ”を次
段のデータビット23-2の同期マルチプレクサー8 に出力
する。
クサー8 は、“1 ”の比較信号DETに応じて、フォワー
ド端子F に入力するアンダフロービット23-0からの出力
“1”をフリップフロップ7 に出力し、フリップフロッ
プ7 は、共通クロック信号ICLKの３番目のクロックに同
期して、同期マルチプレクサー8 からの出力“1 ”を次
段のデータビット23-2の同期マルチプレクサー8 に出力
する。
【００３６】上記と同様な過程が各データビット23-2,2
3-3,・・・23-n の各同期マルチプレクサー8 及び各フリッ
プフロップ7 により順次行われ、各データビット23-1,2
3-2,・・・23-n の出力端子から“1 ”のビット値B1,B2,・・
01n が順に出力され、各データビット23-1,23-2,・・・23-
n は全て“1 ”に充填される。このような状態で比較信
号DET が継続して“1 ”を維持すると、オーバフロービ
ット23-(n+1)の同期マルチプレクサー14は、“1 ”の比
較信号DET に応じて、フォワード端子F に入力されるデ
ータビット23-nからのビット値Bn“1 ”をフリップフロ
ップ12に出力し、フリップフロップ12は、共通クロック
信号ICLKの１クロックの間“1 ”のオーバフロー信号OV
F を出力する。次いで、“1 ”のオーバフロー信号OVF
はフリップフロップ13の入力端子D に入力され、フリッ
プフロップ13は共通クロック信号ICLKに同期して“1 ”
のリセット信号を出力して、各データビット23-1,23-2,
・・・23-n のフリップフロップ7 及びフリップフロップ12
が全て“0 ”にリセットされる。この際、アンダフロー
ビット23-0のフリップフロップ9 については、リセット
端子RST が接地電圧Vss に接続されているためリセット
されない。
3-3,・・・23-n の各同期マルチプレクサー8 及び各フリッ
プフロップ7 により順次行われ、各データビット23-1,2
3-2,・・・23-n の出力端子から“1 ”のビット値B1,B2,・・
01n が順に出力され、各データビット23-1,23-2,・・・23-
n は全て“1 ”に充填される。このような状態で比較信
号DET が継続して“1 ”を維持すると、オーバフロービ
ット23-(n+1)の同期マルチプレクサー14は、“1 ”の比
較信号DET に応じて、フォワード端子F に入力されるデ
ータビット23-nからのビット値Bn“1 ”をフリップフロ
ップ12に出力し、フリップフロップ12は、共通クロック
信号ICLKの１クロックの間“1 ”のオーバフロー信号OV
F を出力する。次いで、“1 ”のオーバフロー信号OVF
はフリップフロップ13の入力端子D に入力され、フリッ
プフロップ13は共通クロック信号ICLKに同期して“1 ”
のリセット信号を出力して、各データビット23-1,23-2,
・・・23-n のフリップフロップ7 及びフリップフロップ12
が全て“0 ”にリセットされる。この際、アンダフロー
ビット23-0のフリップフロップ9 については、リセット
端子RST が接地電圧Vss に接続されているためリセット
されない。
【００３７】次に、位相感知部102 から“0 ”の比較信
号DET が最初に出力し、シフトレジスター203 が図２で
左側にシフト動作を行う場合を考える。オーバフロービ
ット23-(n+1)の同期マルチプレクサー14は、“0 ”の比
較信号DET により前述した後進経路が開いてバックワー
ド端子B （入力側DL）の接地電圧Vss をフリップフロッ
プ12に出力し、フリップフロップ12は、共通クロック信
号ICLKの１番目のクロックに同期して、同期マルチプレ
クサー14からの出力“0”をラッチし、データビット23-
nに出力する。
号DET が最初に出力し、シフトレジスター203 が図２で
左側にシフト動作を行う場合を考える。オーバフロービ
ット23-(n+1)の同期マルチプレクサー14は、“0 ”の比
較信号DET により前述した後進経路が開いてバックワー
ド端子B （入力側DL）の接地電圧Vss をフリップフロッ
プ12に出力し、フリップフロップ12は、共通クロック信
号ICLKの１番目のクロックに同期して、同期マルチプレ
クサー14からの出力“0”をラッチし、データビット23-
nに出力する。
【００３８】データビット23-nの同期マルチプレクサー
8 は、比較信号DET “0 ”に応じて、バックワード端子
B に入力するアンダフロービット23-(n+1)からの出力
“0 ”をフリップフロップ7 に出力し、フリップフロッ
プ7 は、共通クロック信号ICLKの２番目のクロックに同
期して、同期マルチプレクサー8 からの出力“0 ”をラ
ッチし、データビット23-(n-1)に出力する。
8 は、比較信号DET “0 ”に応じて、バックワード端子
B に入力するアンダフロービット23-(n+1)からの出力
“0 ”をフリップフロップ7 に出力し、フリップフロッ
プ7 は、共通クロック信号ICLKの２番目のクロックに同
期して、同期マルチプレクサー8 からの出力“0 ”をラ
ッチし、データビット23-(n-1)に出力する。
【００３９】その後、上記と同様な過程が、各データビ
ット23-(n-1),・・・23-2,23-1 の同期マルチプレクサー8
及びフリップフロップ7 により行われ、各データビット
23-n,・・・23-1から“0 ”のビット値Bn,・・・B1が順次出力
され、それらデータビット23-n,・・・23-1が全て“0 ”に
充填される。このような状態で“0 ”の比較信号DET が
継続してシフトレジスター203 に入力すると、アンダフ
ロービット23-0の同期マルチプレクサー11は、“0 ”の
比較信号DET に応じて、バックワード端子B に入力する
データビット23-1のフリップフロップ7 からの出力“0
”をフリップフロップ9 に出力し、フリップフロップ9
は、共通クロック信号ICLKの１クロックの間、同期マ
ルチプレクサー11の出力“0 ”をラッチし、“0 ”のア
ンダフロー信号UNF を出力する。そして、“0 ”のアン
ダフロー信号UNF はフリップフロップ10の入力端子D に
印加して、フリップフロップ10は、共通クロック信号IC
LKに同期して“0 ”のセット信号を出力し、各データビ
ット23-1,23-2,・・・23-n のフリップフロップ7 及びフリ
ップフロップ9 が全て“1 ”にセットされる。
ット23-(n-1),・・・23-2,23-1 の同期マルチプレクサー8
及びフリップフロップ7 により行われ、各データビット
23-n,・・・23-1から“0 ”のビット値Bn,・・・B1が順次出力
され、それらデータビット23-n,・・・23-1が全て“0 ”に
充填される。このような状態で“0 ”の比較信号DET が
継続してシフトレジスター203 に入力すると、アンダフ
ロービット23-0の同期マルチプレクサー11は、“0 ”の
比較信号DET に応じて、バックワード端子B に入力する
データビット23-1のフリップフロップ7 からの出力“0
”をフリップフロップ9 に出力し、フリップフロップ9
は、共通クロック信号ICLKの１クロックの間、同期マ
ルチプレクサー11の出力“0 ”をラッチし、“0 ”のア
ンダフロー信号UNF を出力する。そして、“0 ”のアン
ダフロー信号UNF はフリップフロップ10の入力端子D に
印加して、フリップフロップ10は、共通クロック信号IC
LKに同期して“0 ”のセット信号を出力し、各データビ
ット23-1,23-2,・・・23-n のフリップフロップ7 及びフリ
ップフロップ9 が全て“1 ”にセットされる。
【００４０】次に、位相遅延部204 は、シフトレジスタ
ー203 から出力する各ビット値B1、B2,・・・Bnに応じて制
御され、クロック増幅部201 からのクロック信号CLKINT
を遅延して、位相の調整されたクロック信号CLKDを領域
選択部206 に出力する。具体的には、シフトレジスター
203 から出力する各ビット値B1,・・・Bnが全て“0 ”であ
ると、図３に示したように、各遅延団24-1,・・・24-nのう
ちの遅延団24-1の伝送ゲート15のみがターンオンして、
クロック信号CLKINTは最小に遅延されて（伝送ゲート15
のオフセット遅延）、遅延団24-1の伝送ゲート15から位
相の調整されたクロック信号CLKDとして出力される。ま
た、シフトレジスター203 の各ビット値B1、Bnが全て
“1 ”であると、各遅延団24-1,・・・24-nのうちの遅延団
24-nの伝送ゲート15' のみがターンオンして、クロック
信号CLKINTは最大に遅延されて（各インバーター16,17
及び伝送ゲート15' による遅延）、遅延団24-nの伝送ゲ
ート15' からクロック信号CLKDとして出力される。。あ
るいは、例えば、ビット値B1,B2,B3が“1 ”でビット値
B4,・・・Bnは“0 ”のときは、遅延団24-1,24-2,24-3の各
伝送ゲート15はターンオフ（遮断）され、遅延団24-4の
各伝送ゲート15はターンオンして、クロック信号CLKINT
は遅延団24-1,24-2,24-3の各々のインバーター16,17 を
通って順次遅延され、遅延団24-4のターンオンされた伝
送ゲート15を通ってクロック信号CLKDとして出力され
る。
ー203 から出力する各ビット値B1、B2,・・・Bnに応じて制
御され、クロック増幅部201 からのクロック信号CLKINT
を遅延して、位相の調整されたクロック信号CLKDを領域
選択部206 に出力する。具体的には、シフトレジスター
203 から出力する各ビット値B1,・・・Bnが全て“0 ”であ
ると、図３に示したように、各遅延団24-1,・・・24-nのう
ちの遅延団24-1の伝送ゲート15のみがターンオンして、
クロック信号CLKINTは最小に遅延されて（伝送ゲート15
のオフセット遅延）、遅延団24-1の伝送ゲート15から位
相の調整されたクロック信号CLKDとして出力される。ま
た、シフトレジスター203 の各ビット値B1、Bnが全て
“1 ”であると、各遅延団24-1,・・・24-nのうちの遅延団
24-nの伝送ゲート15' のみがターンオンして、クロック
信号CLKINTは最大に遅延されて（各インバーター16,17
及び伝送ゲート15' による遅延）、遅延団24-nの伝送ゲ
ート15' からクロック信号CLKDとして出力される。。あ
るいは、例えば、ビット値B1,B2,B3が“1 ”でビット値
B4,・・・Bnは“0 ”のときは、遅延団24-1,24-2,24-3の各
伝送ゲート15はターンオフ（遮断）され、遅延団24-4の
各伝送ゲート15はターンオンして、クロック信号CLKINT
は遅延団24-1,24-2,24-3の各々のインバーター16,17 を
通って順次遅延され、遅延団24-4のターンオンされた伝
送ゲート15を通ってクロック信号CLKDとして出力され
る。
【００４１】この場合、各遅延団24-1,・・・24-nにおいて
は、従来と異なり２段のインバーター16,17 を単位とし
てクロック信号CLKINTの位相が遅延されるため、位相遅
延幅が減少して一定に維持され、精細な解像度を具現す
ることができる。次に、領域選択制御部205 は、シフト
レジスター203 からオーバフロー信号OVF またはアンダ
フロー信号UNF が入力する度に、領域選択制御信号SEL
の状態を変える。例えば、最初に第１領域を選択し動作
している間に、オーバフロー信号OVF “1 ”またはアン
ダフロー信号UNF “0 ”が入力されると、領域選択制御
信号SEL が“0 ”に変り第２領域が選択され、再びオー
バフロー信号OVF またはアンダフロー信号UNF が入力さ
れると、領域選択制御信号SEL が“1 ”に変り第１領域
が選択されるようになる。
は、従来と異なり２段のインバーター16,17 を単位とし
てクロック信号CLKINTの位相が遅延されるため、位相遅
延幅が減少して一定に維持され、精細な解像度を具現す
ることができる。次に、領域選択制御部205 は、シフト
レジスター203 からオーバフロー信号OVF またはアンダ
フロー信号UNF が入力する度に、領域選択制御信号SEL
の状態を変える。例えば、最初に第１領域を選択し動作
している間に、オーバフロー信号OVF “1 ”またはアン
ダフロー信号UNF “0 ”が入力されると、領域選択制御
信号SEL が“0 ”に変り第２領域が選択され、再びオー
バフロー信号OVF またはアンダフロー信号UNF が入力さ
れると、領域選択制御信号SEL が“1 ”に変り第１領域
が選択されるようになる。
【００４２】領域選択制御信号SEL が“1 ”の場合に
は、図４に示したように、領域選択制御部205 の伝送ゲ
ート26がターンオンして位相遅延部204 からのクロック
信号CLKDが各インバーター21,22 を通って順次遅延され
た後、第１領域で位相の移動する駆動信号DRI が出力さ
れ、領域選択制御信号SEL が“0 ”の場合には、伝送ゲ
ート28がターンオンされ、位相遅延部204 からのクロッ
ク信号CLKDが各インバーター23,24,25を通って順次遅延
された後、第２領域で位相の移動する駆動信号DRI が出
力される。従って、領域選択制御部205 は、図５に示す
ような、0 °〜180 °の第１領域と、180 °〜360 °の
第２領域とを反復して選択する領域選択制御信号SEL を
出力する。このとき、各インバーター21,22 にて行われ
る遅延と、各インバーター23,24,25にて行われる遅延と
は相互マッチングされ、遅延された各信号の位相差が略
180 °となるようにされる。
は、図４に示したように、領域選択制御部205 の伝送ゲ
ート26がターンオンして位相遅延部204 からのクロック
信号CLKDが各インバーター21,22 を通って順次遅延され
た後、第１領域で位相の移動する駆動信号DRI が出力さ
れ、領域選択制御信号SEL が“0 ”の場合には、伝送ゲ
ート28がターンオンされ、位相遅延部204 からのクロッ
ク信号CLKDが各インバーター23,24,25を通って順次遅延
された後、第２領域で位相の移動する駆動信号DRI が出
力される。従って、領域選択制御部205 は、図５に示す
ような、0 °〜180 °の第１領域と、180 °〜360 °の
第２領域とを反復して選択する領域選択制御信号SEL を
出力する。このとき、各インバーター21,22 にて行われ
る遅延と、各インバーター23,24,25にて行われる遅延と
は相互マッチングされ、遅延された各信号の位相差が略
180 °となるようにされる。
【００４３】ここで、領域選択制御部205 及び領域選択
部206 により行われる領域選択動作を詳しく説明する。
まず、位相感知部202 から出力する“1 ”の比較信号DE
T によりシフトレジスター203 が右側にシフト動作を行
い１クロックの間“1 ”のオーバフロー信号OVF を発生
し、そのオーバフロー信号OVF によりフリップフロップ
13が各フリップフロップ7,12をリセットした場合を考え
る。
部206 により行われる領域選択動作を詳しく説明する。
まず、位相感知部202 から出力する“1 ”の比較信号DE
T によりシフトレジスター203 が右側にシフト動作を行
い１クロックの間“1 ”のオーバフロー信号OVF を発生
し、そのオーバフロー信号OVF によりフリップフロップ
13が各フリップフロップ7,12をリセットした場合を考え
る。
【００４４】各フリップフロップ7 がリセットされる
と、各ビット値B1,・・・Bnは全て“0 ”になり、アンダフ
ロービット23-0からは“1 ”、オーバフロービット23-
(n+1)からは“0 ”が出力される。次に、シフトレジス
ター203 からの“0 ”のビット値B1,・・・Bnは、図３に示
したように、位相遅延部204 の各遅延団24-1,・・・24-nに
印加し、それら“0 ”のビット値B1,・・・Bnに応じて遅延
団24-1の伝送ゲート15のみがターンオンされ、図６(A)
に示すような波形のクロック信号CLKINTは伝送ゲート15
のオフセット遅延だけ遅延され、クロック信号CLKDが伝
送ゲート15から出力される。
と、各ビット値B1,・・・Bnは全て“0 ”になり、アンダフ
ロービット23-0からは“1 ”、オーバフロービット23-
(n+1)からは“0 ”が出力される。次に、シフトレジス
ター203 からの“0 ”のビット値B1,・・・Bnは、図３に示
したように、位相遅延部204 の各遅延団24-1,・・・24-nに
印加し、それら“0 ”のビット値B1,・・・Bnに応じて遅延
団24-1の伝送ゲート15のみがターンオンされ、図６(A)
に示すような波形のクロック信号CLKINTは伝送ゲート15
のオフセット遅延だけ遅延され、クロック信号CLKDが伝
送ゲート15から出力される。
【００４５】そして、領域選択制御部205 は、アンダフ
ロー信号UNF またはオーバフロー信号OVF が発生しない
ため（即ち、“1 ”のアンダフロー信号UNF 及び“0 ”
のオーバフロー信号OVF ）、状態変化のない最初のハイ
レベルの領域選択制御信号SEL を出力し、該ハイレベル
の領域選択制御信号SEL により領域選択部206 の伝送ゲ
ート26がターンオンされ、クロック信号CKLDはインバー
ター21,22 及び伝送ゲート26を通って第１領域の駆動信
号DRI が出力される。
ロー信号UNF またはオーバフロー信号OVF が発生しない
ため（即ち、“1 ”のアンダフロー信号UNF 及び“0 ”
のオーバフロー信号OVF ）、状態変化のない最初のハイ
レベルの領域選択制御信号SEL を出力し、該ハイレベル
の領域選択制御信号SEL により領域選択部206 の伝送ゲ
ート26がターンオンされ、クロック信号CKLDはインバー
ター21,22 及び伝送ゲート26を通って第１領域の駆動信
号DRI が出力される。
【００４６】このとき、駆動信号DRI の位相はハイレベ
ルの領域選択制御信号SEL により第１領域から選択さ
れ、図５及び図６(B) に示したように、位相φ１にな
る。ただし、各インバーター21,22 の遅延は無視するも
のとする。次に、シフトレジスター203 は、位相感知部
202 から出力する“1 ”の比較信号DET により再び右側
にシフト動作を行い、データビット23-1のビット値B1が
“1 ”、残りの各データビット23-2,・・・23-nのビット値
B2,B3,・・01n が“0 ”になる。そして、各ビット値B1,・
・・Bnに応じて位相遅延部204 の遅延団24-1の伝送ゲート
15がターンオフされ、遅延団24-2の伝送ゲート15がター
ンオンされて、クロック信号CLKINTは遅延団24-1の各イ
ンバーター16,17 を通って遅延され、位相の調整された
クロック信号CLKDが遅延団24-2の伝送ゲート15から出力
される。
ルの領域選択制御信号SEL により第１領域から選択さ
れ、図５及び図６(B) に示したように、位相φ１にな
る。ただし、各インバーター21,22 の遅延は無視するも
のとする。次に、シフトレジスター203 は、位相感知部
202 から出力する“1 ”の比較信号DET により再び右側
にシフト動作を行い、データビット23-1のビット値B1が
“1 ”、残りの各データビット23-2,・・・23-nのビット値
B2,B3,・・01n が“0 ”になる。そして、各ビット値B1,・
・・Bnに応じて位相遅延部204 の遅延団24-1の伝送ゲート
15がターンオフされ、遅延団24-2の伝送ゲート15がター
ンオンされて、クロック信号CLKINTは遅延団24-1の各イ
ンバーター16,17 を通って遅延され、位相の調整された
クロック信号CLKDが遅延団24-2の伝送ゲート15から出力
される。
【００４７】このとき、アンダフロー信号又はオーバフ
ロー信号が発生しないため、領域選択制御部205 はハイ
レベルの領域選択制御信号SEL を図４の領域選択部206
に出力し、該領域選択部206 から出力する駆動信号DRI
の位相は図５及び図６(C) に示した位相φ２となる。そ
の後、位相感知部202 が継続して“1 ”の比較信号DET
をシフトレジスター203 に出力し、該比較信号DET によ
りシフトレジスター203 が各データビット23-2,23-3,・・
・23-n を通して“1 ”のビット値B1,・・・Bnを順次出力す
ると、上記と同様な過程により駆動信号DRI の位相は図
５に示した位相φ3,・・・ φN-1 になり、最大に遅延され
た駆動信号DRI の位相は図５及び図６(D) に示したよう
に位相φN になる。
ロー信号が発生しないため、領域選択制御部205 はハイ
レベルの領域選択制御信号SEL を図４の領域選択部206
に出力し、該領域選択部206 から出力する駆動信号DRI
の位相は図５及び図６(C) に示した位相φ２となる。そ
の後、位相感知部202 が継続して“1 ”の比較信号DET
をシフトレジスター203 に出力し、該比較信号DET によ
りシフトレジスター203 が各データビット23-2,23-3,・・
・23-n を通して“1 ”のビット値B1,・・・Bnを順次出力す
ると、上記と同様な過程により駆動信号DRI の位相は図
５に示した位相φ3,・・・ φN-1 になり、最大に遅延され
た駆動信号DRI の位相は図５及び図６(D) に示したよう
に位相φN になる。
【００４８】次に、各データビット23-2,23-3,・・・23-n
が全て“1 ”に充填された状態で、位相感知部202 が継
続して“1 ”の比較信号DET 出力すると、オーバフロー
ビット23-(n+1)は１クロックの間“1 ”のオーバフロー
信号OVF を出力し、フリップフロップ13は、該オーバフ
ロー信号OVF を受けてリセット信号を出力し、各データ
ビット23-2,23-3,・・・23-n のフリップフロップ7 及びオ
ーバフロービット23-(n+1)のフリップフロップ12が“0
”にリセットされる。次いで領域選択制御部205 は、
オーバフロービット23-(n+1)から出力する“1 ”のオー
バフロー信号OVFを感知して、領域遷移を示すローレベ
ルの領域選択制御信号SEL を出力し、該ローレベルの領
域選択制御信号SEL により領域選択部206 の伝送ゲート
28がターンオンされ、位相遅延部204 から出力したクロ
ック信号CKLDは各インバーター23,24,25及び伝送ゲート
28を通って第２領域の駆動信号DRI として出力され、そ
の駆動信号DRI の位相は図５及び図６(E) に示す位相φ
N+1 となる。
が全て“1 ”に充填された状態で、位相感知部202 が継
続して“1 ”の比較信号DET 出力すると、オーバフロー
ビット23-(n+1)は１クロックの間“1 ”のオーバフロー
信号OVF を出力し、フリップフロップ13は、該オーバフ
ロー信号OVF を受けてリセット信号を出力し、各データ
ビット23-2,23-3,・・・23-n のフリップフロップ7 及びオ
ーバフロービット23-(n+1)のフリップフロップ12が“0
”にリセットされる。次いで領域選択制御部205 は、
オーバフロービット23-(n+1)から出力する“1 ”のオー
バフロー信号OVFを感知して、領域遷移を示すローレベ
ルの領域選択制御信号SEL を出力し、該ローレベルの領
域選択制御信号SEL により領域選択部206 の伝送ゲート
28がターンオンされ、位相遅延部204 から出力したクロ
ック信号CKLDは各インバーター23,24,25及び伝送ゲート
28を通って第２領域の駆動信号DRI として出力され、そ
の駆動信号DRI の位相は図５及び図６(E) に示す位相φ
N+1 となる。
【００４９】このような状態で、位相感知部202 から継
続して“1 ”の比較信号DET が出力すると、シフトレジ
スター203 の各データビット23-1,・・・23-nは上記と同様
な過程により“1 ”のビット値B1,・・・Bnを順次出力し、
領域選択部206 から出力する駆動信号DRI の位相は図５
に示したφN+2・・・φ2Nになる。その後、再びオーバフロ
ー信号OVF が発生すると、駆動信号DRI の位相は再び第
１領域の位相φ1 に遷移される。このようにして上記の
過程が反復して行われ、駆動信号DRI の位相は第１領域
及び第２領域を移動しながら無限に遅延される。
続して“1 ”の比較信号DET が出力すると、シフトレジ
スター203 の各データビット23-1,・・・23-nは上記と同様
な過程により“1 ”のビット値B1,・・・Bnを順次出力し、
領域選択部206 から出力する駆動信号DRI の位相は図５
に示したφN+2・・・φ2Nになる。その後、再びオーバフロ
ー信号OVF が発生すると、駆動信号DRI の位相は再び第
１領域の位相φ1 に遷移される。このようにして上記の
過程が反復して行われ、駆動信号DRI の位相は第１領域
及び第２領域を移動しながら無限に遅延される。
【００５０】次に、位相感知部202 から出力する“0 ”
の比較信号DET によりシフトレジスター203 が左側にシ
フト動作を行い、1 クロック間アンダフロー信号UNF が
発生し、該アンダフロー信号UNF によりフリップフロッ
プ10が各フリップフロップ7,9 を“1 ”にリセットさせ
た場合について説明する。全てのビットB1,・・・Bnが“1
”であるため駆動信号DRI の位相は最大遅延の位相φN
にある。即ち、位相感知部202 から“0 ”の比較信号D
ET がシフトレジスター203 に継続して印加されると、
オーバフロービット23-(n+1)の同期マルチプレクサー14
はバックワード端子B の接地電圧Vss をデータビット23
-nに出力し、各データビット23-n,・・・23-1は“0 ”のビ
ット値Bn,・・・B1を順次出力する。このとき、アンダフロ
ービット23-0からは“1 ”、オーバフロービット23-(n+
1)からは“0 ”が出力する。従って、各データビット23
-n,・・・23-1から順次出力される“0 ”のビット値Bn,・・・
B2,B1 により上述したように位相遅延部204 の各遅延団
24-n,・・・24-1が制御され、領域選択部206 から出力する
駆動信号DRI の位相はφN-1,・・・ φ1 に進む。
の比較信号DET によりシフトレジスター203 が左側にシ
フト動作を行い、1 クロック間アンダフロー信号UNF が
発生し、該アンダフロー信号UNF によりフリップフロッ
プ10が各フリップフロップ7,9 を“1 ”にリセットさせ
た場合について説明する。全てのビットB1,・・・Bnが“1
”であるため駆動信号DRI の位相は最大遅延の位相φN
にある。即ち、位相感知部202 から“0 ”の比較信号D
ET がシフトレジスター203 に継続して印加されると、
オーバフロービット23-(n+1)の同期マルチプレクサー14
はバックワード端子B の接地電圧Vss をデータビット23
-nに出力し、各データビット23-n,・・・23-1は“0 ”のビ
ット値Bn,・・・B1を順次出力する。このとき、アンダフロ
ービット23-0からは“1 ”、オーバフロービット23-(n+
1)からは“0 ”が出力する。従って、各データビット23
-n,・・・23-1から順次出力される“0 ”のビット値Bn,・・・
B2,B1 により上述したように位相遅延部204 の各遅延団
24-n,・・・24-1が制御され、領域選択部206 から出力する
駆動信号DRI の位相はφN-1,・・・ φ1 に進む。
【００５１】そして、シフトレジスター203 が左側に
“0 ”をシフトして全てのデータビット23-1,・・・23-nが
“0 ”になり、位相感知部202 が継続して“0 ”の比較
信号DET を出力すると、アンダフロービット23-0は“0
”のアンダフロー信号UNF を出力し、フリップフロッ
プ10は“0 ”のアンダフロー信号UNF によりセット信号
を出力し、各フリップフロップ7,9 は“1 ”にセットさ
れる。従って、シフトレジスター203 の“1 ”のビット
値B1,B2,・・01n により図３に示した遅延団24-nの伝送ゲ
ート15' のみがターンオンされ、クロック信号CLKINTは
各遅延団24-1,・・・24-nの各インバーター16,17 及び遅延
団24-nの伝送ゲート15' を通って最大に遅延される。
“0 ”をシフトして全てのデータビット23-1,・・・23-nが
“0 ”になり、位相感知部202 が継続して“0 ”の比較
信号DET を出力すると、アンダフロービット23-0は“0
”のアンダフロー信号UNF を出力し、フリップフロッ
プ10は“0 ”のアンダフロー信号UNF によりセット信号
を出力し、各フリップフロップ7,9 は“1 ”にセットさ
れる。従って、シフトレジスター203 の“1 ”のビット
値B1,B2,・・01n により図３に示した遅延団24-nの伝送ゲ
ート15' のみがターンオンされ、クロック信号CLKINTは
各遅延団24-1,・・・24-nの各インバーター16,17 及び遅延
団24-nの伝送ゲート15' を通って最大に遅延される。
【００５２】次いで、領域選択部205 は、“0 ”のアン
ダフロー信号UNF により第２領域への遷移を示すローレ
ベルの領域選択制御信号SEL を出力し、最大に遅延され
たクロック信号CLKDがインバーター23,24,25及び伝送ゲ
ート28を通って駆動信号DRIとして出力され、駆動信号D
RI の位相は第２領域に移動して位相φ2Nになる。この
ような状態で、位相感知部202 が継続して“0 ”の比較
信号DET をシフトレジスター203 に出力すると、該シフ
トレジスター203 の各データビット23-n,・・・23-1は上述
した過程と同様に、“1 ”のビット値Bn,・・・B2,B1 を順
次出力し、領域選択部206 から出力する駆動信号DRI の
位相は図５に示したφ2N-1・・・ φN+1 に進む。次いで、
再びアンダフロー信号UNF が発生すると、該アンダフロ
ー信号UNF により駆動信号DRI の位相は再び第１領域の
位相φN に遷移される。即ち、上述したような過程が反
復して行われ、駆動信号DRI の位相は第１領域及び第２
領域を移動しながら無限に進められる。
ダフロー信号UNF により第２領域への遷移を示すローレ
ベルの領域選択制御信号SEL を出力し、最大に遅延され
たクロック信号CLKDがインバーター23,24,25及び伝送ゲ
ート28を通って駆動信号DRIとして出力され、駆動信号D
RI の位相は第２領域に移動して位相φ2Nになる。この
ような状態で、位相感知部202 が継続して“0 ”の比較
信号DET をシフトレジスター203 に出力すると、該シフ
トレジスター203 の各データビット23-n,・・・23-1は上述
した過程と同様に、“1 ”のビット値Bn,・・・B2,B1 を順
次出力し、領域選択部206 から出力する駆動信号DRI の
位相は図５に示したφ2N-1・・・ φN+1 に進む。次いで、
再びアンダフロー信号UNF が発生すると、該アンダフロ
ー信号UNF により駆動信号DRI の位相は再び第１領域の
位相φN に遷移される。即ち、上述したような過程が反
復して行われ、駆動信号DRI の位相は第１領域及び第２
領域を移動しながら無限に進められる。
【００５３】クロック分配部207 では、領域選択部206
からの駆動信号DRI によりチップ内部の各バージョン(V
ersion) に必要なクロック信号CK及び位相感知用の基準
クロック信号CCLKを発生し、該基準クロック信号CCLKは
再び位相感知部201 にフィードバックされ、この動作が
反復して行われる。上述したように本実施形態によれ
ば、位相シフト領域を第１領域(0°〜180 °) と第２領
域(180°〜360 °) とに分割し、位相遅延部204 で遅延
されたクロック信号の位相が２つの領域の境界に至った
とき、領域選択制御信号に応じて各領域間の遷移が行わ
れる構成としたことによって、位相遅延範囲を無限にす
ることが可能である。また、位相遅延部204 における位
相遅延を一方の領域における位相シフト、即ち、略180
°までの位相遅延のみが行なわれるように遅延団を構成
し、他方の領域の位相シフトは一方の領域における位相
シフトを反転したものとすることによって、従来の装置
と比較して、位相遅延部204 の遅延素子数が半減される
ため、位相遅延の解像度を精細化できると共に原価の低
廉化を図ることが可能になるという効果がある。
からの駆動信号DRI によりチップ内部の各バージョン(V
ersion) に必要なクロック信号CK及び位相感知用の基準
クロック信号CCLKを発生し、該基準クロック信号CCLKは
再び位相感知部201 にフィードバックされ、この動作が
反復して行われる。上述したように本実施形態によれ
ば、位相シフト領域を第１領域(0°〜180 °) と第２領
域(180°〜360 °) とに分割し、位相遅延部204 で遅延
されたクロック信号の位相が２つの領域の境界に至った
とき、領域選択制御信号に応じて各領域間の遷移が行わ
れる構成としたことによって、位相遅延範囲を無限にす
ることが可能である。また、位相遅延部204 における位
相遅延を一方の領域における位相シフト、即ち、略180
°までの位相遅延のみが行なわれるように遅延団を構成
し、他方の領域の位相シフトは一方の領域における位相
シフトを反転したものとすることによって、従来の装置
と比較して、位相遅延部204 の遅延素子数が半減される
ため、位相遅延の解像度を精細化できると共に原価の低
廉化を図ることが可能になるという効果がある。
【００５４】尚、クロック増幅部201 は、システムクロ
ック信号SCLKが比較的低い周波数で、スイング幅の大き
い場合は除去することもできる。
ック信号SCLKが比較的低い周波数で、スイング幅の大き
い場合は除去することもできる。
【００５５】
【発明の効果】以上説明したように、本発明のうちの請
求項１〜８のいずれか１つに記載の発明に係る位相遅延
補正装置においては、位相シフト領域を第１領域と第２
領域とに分割し、位相遅延手段で遅延されたクロック信
号の位相が２つの領域の境界に至ったとき、領域選択手
段が領域の遷移を行う構成としたことによって、位相遅
延範囲を無限にすることが可能である。また、位相遅延
手段で行なわれる位相遅延が一方の領域での位相シフト
範囲で行なわれるように遅延団を構成し、他方の領域で
の位相シフトは一方の領域における位相を略180 °変化
させたものとすることによって、従来の装置と比較し
て、位相遅延手段を構成する遅延素子数が半減するた
め、位相遅延の解像度を精細化できると共に原価の低廉
化を図ることが可能になるという効果がある。
求項１〜８のいずれか１つに記載の発明に係る位相遅延
補正装置においては、位相シフト領域を第１領域と第２
領域とに分割し、位相遅延手段で遅延されたクロック信
号の位相が２つの領域の境界に至ったとき、領域選択手
段が領域の遷移を行う構成としたことによって、位相遅
延範囲を無限にすることが可能である。また、位相遅延
手段で行なわれる位相遅延が一方の領域での位相シフト
範囲で行なわれるように遅延団を構成し、他方の領域で
の位相シフトは一方の領域における位相を略180 °変化
させたものとすることによって、従来の装置と比較し
て、位相遅延手段を構成する遅延素子数が半減するた
め、位相遅延の解像度を精細化できると共に原価の低廉
化を図ることが可能になるという効果がある。
【００５６】また、請求項９に記載の発明は、上記の効
果に加えて、クロック増幅手段を設けたことによって、
システムクロック信号の周波数が高く、スイング幅が小
さい場合であっても正確に位相遅延を行なうことが可能
である。
果に加えて、クロック増幅手段を設けたことによって、
システムクロック信号の周波数が高く、スイング幅が小
さい場合であっても正確に位相遅延を行なうことが可能
である。
【図１】本発明の実施形態に係る位相遅延補正装置の構
成を示したブロック図である。
成を示したブロック図である。
【図２】同上実施形態のシフトレジスターの回路図であ
る。
る。
【図３】同上実施形態の位相遅延部の回路図である。
【図４】同上実施形態の領域選択部の回路図である。
【図５】同上実施形態の第１領域と第２領域との間の位
相遅延作用を表示する図である。
相遅延作用を表示する図である。
【図６】同上実施形態の駆動信号の位相領域遷移状態を
表示する図である。
表示する図である。
【図７】従来の位相遅延補正装置の構成を示したブロッ
ク図である。
ク図である。
【図８】従来の位相調整部の回路図である。
7,9,10,12,13 フリップフロップ 8,11,14 同期マルチプレクサー 15,15',26,28 伝送ゲート 18 NMOSFET 16,17,19,19',21,22,23,24,25,27 インバーター 20,20' PMOSFET 23-0 アンダフロービット 23-1,・・・23-n データビット 23-(n+1) オーバフロービット 24-1,・・・24-n 遅延団 201 クロック増幅部 202 位相感知部 203 シフトレジスター 204 位相遅延部 205 領域選択制御部 206 領域選択部 207 クロック分配部 B1,・・・Bn ビット値 B バックワード端子 S 選択端子 F フォワード端子 RST リセット端子 ST セット端子 SCLK システムクロック信号 CCLK 基準クロック信号 DET 比較信号 CLKD クロック信号 UNF アンダフロー信号 OVF オーバフロー信号 SEL 領域選択制御信号 DRI 駆動信号
Claims (9)
- 【請求項１】システムクロック信号と基準クロック信号
との位相差に応じた比較信号を出力する位相感知手段
と、該位相感知手段からの比較信号に応じて前記システ
ムクロック信号の位相を遅延させる位相調整手段と、該
位相調整手段で位相遅延された信号を基に前記基準クロ
ック信号を発生してチップ内部及び前記位相感知手段に
フィードバックするクロック分配手段と、を備えた位相
遅延補正装置において、 前記位相感知手段からの比較信号に応じて、複数のビッ
ト値を“1 ”及び“0”のいずれかに順次シフトさせ、
前記複数のビット値が全て“1 ”になるとき所定のレベ
ルのオーバフロー信号を発生すると共に、前記複数のビ
ット値が全て“0 ”になるとき所定のレベルのアンダフ
ロー信号を発生するシフトレジスターと、 該シフトレジスターの複数のビット値に基づいて前記シ
ステムクロック信号を遅延して位相の調整されたクロッ
ク信号を出力する位相遅延手段と、 前記シフトレジスターから発生するオーバフロー信号及
びアンダフロー信号に応じて、位相シフト領域が互いに
略180 度異なる第１領域及び第２領域の一方を選択する
領域選択制御信号を発生する領域選択制御手段と、 前記位相遅延手段からの位相の調整されたクロック信号
を入力して、前記領域選択制御信号により選択された領
域の駆動信号を前記クロック分配手段に出力する領域選
択手段と、から構成されたことを特徴とする位相遅延補
正装置。 - 【請求項２】前記シフトレジスターは、前記位相感知手
段からの比較信号に応じ、共通クロック信号に同期して
順次シフトされる前記複数のビット値をそれぞれ出力す
る複数のデータビットと、該複数のデータビットのビッ
ト列の前段に配置され、各データビットが前記ビット列
の前方にビット値“0 ”を順次シフトして全てのビット
値が“0 ”になるとき、前記アンダフロー信号を発生し
て各データビットをビット値“1 ”にセットするアンダ
フロービットと、前記ビット列の後段に配置され、各デ
ータビットが前記ビット列の後方にビット値“1 ”を順
次シフトして全てのビット値が“1 ”になるとき、前記
オーバフロー信号を発生して各データビットをビット値
“0 ”にリセットするオーバフロービットと、を備えた
ことを特徴とする請求項１記載の位相遅延補正装置。 - 【請求項３】前記複数のデータビットは、それぞれ、共
通クロック信号がクロック端子に印加され、前記アンダ
フロー信号の発生に応じたセット信号がセット端子に印
加され、前記オーバフロー信号の発生に応じたリセット
信号がリセット端子に印加される第１フリップフロップ
と、該第１フリップフロップの入力端子が出力端子に接
続され、前記位相感知手段からの比較信号が選択端子に
印加される第１同期マルチプレクサーと、を備え、前記
第１フリップフロップの出力端子が、後段のデータビッ
トの第１同期マルチプレクサーのフォワード端子及び前
段のデータビットの第１同期マルチプレクサーのバック
ワード端子に互いに接続されたことを特徴とする請求項
２記載の位相遅延補正装置。 - 【請求項４】前記アンダフロービットは、前記共通クロ
ック信号がクロック端子に印加され、隣接する前記デー
タビットの第１同期マルチプレクサーのフォワード端子
が出力端子に接続され、リセット端子が接地される第２
フリップフロップと、該第２フリップフロップの出力端
子が入力端子に接続され、前記共通クロック信号がクロ
ック端子に印加され、前記各データビットの第１フリッ
プフロップ及び前記第２フリップフロップのセット端子
が出力端子に接続される第３フリップフロップと、所定
の電源電圧がフォワード端子に印加され、前記位相感知
手段からの比較信号が選択端子に印加され、隣接する前
記データビットの第１フリップフロップの出力端子がバ
ックワード端子に接続される第２同期マルチプレクサー
と、を備えたことを特徴とする請求項３記載の位相遅延
補正装置。 - 【請求項５】前記オーバフロービットは、共通クロック
信号がクロック端子に印加され、隣接する前記データビ
ットの第１同期マルチプレクサーのバックワード端子が
出力端子に接続され、所定の電源電圧がセット端子に印
加される第４フリップフロップと、該第４フリップフロ
ップの出力端子が入力端子に接続され、共通クロック信
号がクロック端子に印加され、前記各データビットの第
１フリップフロップ及び前記第４フリップフロップのリ
セット端子が出力端子に接続される第５フリップフロッ
プと、バックワード端子が接地され、前記位相感知手段
からの比較信号が選択端子に印加され、隣接する前記デ
ータビットの第１フリップフロップの出力端子がフォワ
ード端子に接続される第３同期マルチプレクサーと、を
備えたことを特徴とする請求項３または４記載の位相遅
延補正装置。 - 【請求項６】前記位相遅延手段は、前記シフトレジスタ
ーから出力される各ビット値にそれぞれ対応して、入力
信号の位相を遅延して出力する位相遅延回路と、前記対
応するビット値をゲート入力とするＮチャネルＭＯＳＦ
ＥＴ及びＰチャネルＭＯＳＦＥＴと、該ＮチャネルＭＯ
ＳＦＥＴ及びＰチャネルＭＯＳＦＥＴのドレイン−ソー
ス電流を入力とするインバーターと、該インバーターの
入力端子がＮチャネルＭＯＳ端子に接続され、前記イン
バーターの出力端子がＰチャネルＭＯＳ端子に接続さ
れ、前記位相遅延回路への信号の入力を制御する伝送ゲ
ートと、を有する複数の遅延団を備え、該複数の遅延団
の各位相遅延回路を直列に接続し、且つ、隣接する遅延
団の各ＰチャネルＭＯＳＦＥＴのゲート端子及びドレイ
ン端子間を接続し、それら直列に接続された複数の遅延
団のうちの入力端側の遅延団が、その位相遅延回路の入
力信号を前記システムクロック信号とし、そのＰチャネ
ルＭＯＳＦＥＴのゲート端子に所定の電圧が印加され、
前記直列に接続された複数の遅延団のうちの出力端側の
遅延団が、その位相遅延回路の出力を対応するビット値
に応じて制御する終端伝送ゲートを備えたことを特徴と
する請求項１〜５のいずれか１つに記載の位相遅延補正
装置。 - 【請求項７】前記領域選択手段は、前記位相遅延手段か
ら出力されたクロック信号を入力して、前記第１領域の
駆動信号及び前記第２領域の駆動信号を発生する駆動信
号発生部と、前記領域選択制御信号に応じて、前記駆動
信号発生部で発生した第１領域の駆動信号及び第２領域
の駆動信号のうちの一方を前記クロック分配手段に出力
するゲート部と、を備えたことを特徴とする請求項１〜
６のいずれか１つに記載の位相遅延補正装置。 - 【請求項８】前記領域選択制御手段は、前記アンダフロ
ー信号及び前記オーバフロー信号のうちの一方が発生す
る度に、前記領域選択制御信号のレベルを反転すること
を特徴とする請求項１〜７のいずれか１つに記載の位相
遅延補正装置。 - 【請求項９】前記システムクロック信号を増幅するクロ
ック増幅手段を備え、前記位相遅延手段が、前記クロッ
ク増幅手段で増幅されたシステムクロック信号を遅延す
ることを特徴とする請求項１〜８のいずれか１つに記載
の位相遅延補正装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960001803A KR0157952B1 (ko) | 1996-01-27 | 1996-01-27 | 위상 지연 보정 장치 |
| KR1803/1996 | 1996-01-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1063479A true JPH1063479A (ja) | 1998-03-06 |
| JP2981860B2 JP2981860B2 (ja) | 1999-11-22 |
Family
ID=19450200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9012149A Expired - Fee Related JP2981860B2 (ja) | 1996-01-27 | 1997-01-27 | 位相遅延補正装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5875219A (ja) |
| JP (1) | JP2981860B2 (ja) |
| KR (1) | KR0157952B1 (ja) |
| DE (1) | DE19701937C2 (ja) |
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