JPH11110065A - 内部クロック信号発生回路 - Google Patents

内部クロック信号発生回路

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JPH11110065A
JPH11110065A JP9271612A JP27161297A JPH11110065A JP H11110065 A JPH11110065 A JP H11110065A JP 9271612 A JP9271612 A JP 9271612A JP 27161297 A JP27161297 A JP 27161297A JP H11110065 A JPH11110065 A JP H11110065A
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clock signal
internal clock
signal
delay
delay line
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JP9271612A
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Hisashi Iwamoto
久 岩本
Wataru Sakamoto
渉 坂本
Naoya Watanabe
直也 渡邊
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 外部クロックに位相同期した、逓倍の内部ク
ロック信号を生成する内部クロック信号発生回路を提供
する。 【解決手段】 セレクタ２０は、外部クロック信号と遅
延ライン２から出力される内部クロック信号とを交互に
選択して、遅延ライン２に出力する。遅延ライン２は、
これを受けて、外部クロック信号を遅延するとともに、
自ら出力した内部クロック信号を遅延する。２分周器２
２は、内部クロック信号ＩＮＴＣＬＫを２分周する。位
相比較器６は、外部クロック信号と２分周器２２の出力
信号との位相比較を行なう。位相比較器６とシフトレジ
スタ４とにより、位相差が０になるように遅延ライン２
の遅延時間が調整される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、内部クロック信号
発生回路に関し、特に、外部から与えられるクロック信
号に同期して、外部から与えられるクロック信号の逓倍
の信号を発生する内部クロック信号発生回路に関するも
のである。
【０００２】
【従来の技術】マイクロプロセッサの高速化に伴い、半
導体記憶装置を含むシステム全体の性能の面から、これ
を動作させる内部クロック信号の高速化の問題は避けら
れなくなりつつある。これは、内部クロック信号が遅い
と、アクセスタイムとの関係から、システム全体の動作
周波数が律速されるからである。
【０００３】この要求を満たすため、内部クロック信号
発生回路として、外部からのクロック信号（外部クロッ
ク信号）を受けて、この外部クロック信号に同期した内
部クロック信号を発生させるディレイロックドループ
（以下、ＤＬＬ回路と称す）が提案されている。
【０００４】以下、従来のＤＬＬ回路の構成を、図１７
を用いて説明する。図１７は、従来のＤＬＬ回路９００
の基本構成を示す概略ブロック図である。
【０００５】図１７に示す従来のＤＬＬ回路９００は、
遅延ライン２、シフトレジスタ４、位相比較器１６およ
び遅延回路８を備える。このＤＬＬ回路９００は、デジ
タルタイプのＤＬＬ回路であって、アナログタイプのＤ
ＬＬ回路に比べて電源ノイズを抑えることができる。
【０００６】遅延ライン２は、入力した外部クロック信
号ＥＸＴＣＬＫを遅延して内部クロック信号ＩＮＴＣＬ
Ｋ１を出力する。遅延回路８は、内部クロック信号ＩＮ
ＴＣＬＫ１をｔｄ２だけ遅延して出力（クロック信号Ｉ
ＮＴＣＬＫ２）する。
【０００７】位相比較器１６は、外部クロック信号ＥＸ
ＴＣＬＫの位相と遅延回路８から出力されるクロック信
号ＩＮＴＣＬＫ２の位相とを比較する。位相比較器１６
は、位相比較の結果として、ＵＰ信号もしくはＤＯＷＮ
信号を出力する。シフトレジスタ４は、位相比較器１６
から出力されるＵＰ信号もしくはＤＯＷＮ信号を入力に
受けて、遅延ライン２の遅延時間を変化させる。
【０００８】次に、遅延ライン２の構成を、図１８を用
いて説明する。図１８は、遅延ライン２の基本構成を示
す回路図であり、併せてシフトレジスタ４との関係が示
されている。
【０００９】図１８に示す遅延ライン２は、複数の遅延
ユニットＵ０、Ｕ１、…、Ｕｎ、素子Ｄ０、Ｄ１、…、
Ｄｎおよび複数のＮＭＯＳトランジスタＮ１．０、Ｎ
１．１、…、Ｎ１．ｎを備える。以下、総称的に、遅延
ユニットＵ０、Ｕ１、…、Ｕｎを遅延ニットＵ、素子Ｄ
０、Ｄ１、…、Ｄｎを素子Ｄとそれぞれ称す。
【００１０】各遅延ユニットＵは、インバータ回路４０
および４１を含む。素子Ｄ０、Ｄ１、…、Ｄｎは、それ
ぞれ、対応する遅延ユニットＵ０、Ｕ１、…、Ｕｎの出
力ノードに接続される。ＮＭＯＳトランジスタＮ１．
０、Ｎ１．１、…、Ｎ１．ｎは、それぞれ信号線ａ１０
と対応する素子Ｄとの間に接続される。
【００１１】遅延ユニットＵ０はクロック信号（図１８
においては、ＩＮ）を受ける。信号線ａ１０を介して、
信号（図１８においては、ＯＵＴ）が出力される。
【００１２】シフトレジスタ４は、複数のレジスタＬ
０、Ｌ１、…、Ｌｎを備える。以下、総称的に、レジス
タＬ０、Ｌ１、…、ＬｎをレジスタＬと称す。
【００１３】レジスタＬ０、Ｌ１、…、Ｌｎは、それぞ
れ、ＮＭＯＳトランジスタＮ１．０、Ｎ１．１、…、Ｎ
１．ｎに対応して設けられる。ＮＭＯＳトランジスタＮ
１．０、Ｎ１．１、…、Ｎ１．ｎのそれぞれのゲート電
極は、それぞれ対応するレジスタＬから、対応する制御
信号ｄ（０）、ｄ（１）、…、ｄ（ｎ）を受ける。
【００１４】シフトレジスタ４から出力される制御信号
ｄ（０）、ｄ（１）、…、ｄ（ｎ）は、いずれか１つが
活性状態にある。制御信号ｄ（０）、ｄ（１）、…、ｄ
（ｎ）に応じて、入力信号ＩＮが通過する遅延ユニット
Ｕの数が決定される。
【００１５】次に、シフトレジスタ４の構成を、図１９
を用いて説明する。図１９は、シフトレジスタ４の基本
構成を示す回路図である。
【００１６】図１９に示すように、シフトレジスタ４
は、複数のレジスタＬ０、Ｌ１、Ｌ３…、および論理ゲ
ート４７を備える。
【００１７】論理ゲート４７は、位相比較器１６から出
力されるＤＯＷＮ信号およびＵＰ信号を入力に受け、信
号Ｔ０を出力する。
【００１８】レジスタＬ（Ｌ０を除く）はそれぞれ、Ｎ
ＡＮＤ回路４３、インバータ回路４４、４５および４
６、ならびにＮＭＯＳトランジスタＮ２、Ｎ３およびＮ
４を備える。
【００１９】ＮＡＮＤ回路４３のそれぞれの第１の入力
ノードは、リセット信号ＺＲＳＴを受ける。また、ＮＭ
ＯＳトランジスタＮ３のそれぞれのゲート電極は、位相
比較器１６から出力されるＤＯＷＮ信号を受ける。さら
にＮＭＯＳトランジスタＮ４のそれぞれのゲート電極
は、位相比較器１６から出力されるＵＰ信号を受ける。
ＮＭＯＳトランジスタＮ２のそれぞれのゲート電極は、
論理ゲート４７から出力される信号Ｔ０を受ける。
【００２０】レジスタＬ２を代表例としてその回路構成
について説明する。ＮＡＮＤ回路４３の第２の入力ノー
ドは、ノードＯ２（レジスタＬ２と前段のレジスタＬ１
との接続ノード）と接続される。
【００２１】インバータ回路４４は、ノードＯ２とＮＡ
ＮＤ回路４３の出力ノードとの間に接続される。ＮＭＯ
ＳトランジスタＮ２は、インバータ回路４５とＮＡＮＤ
回路４３との間に接続される。インバータ回路４６は、
インバータ回路４５の出力ノードと入力ノードとの間に
接続される。
【００２２】ＮＭＯＳトランジスタＮ３は、ノードＯ３
（レジスタＬ２と後段のレジスタＬ３との接続ノード）
とインバータ回路４５との間に接続される。ＮＭＯＳト
ランジスタＮ４は、インバータ回路４５とノードＯ１
（レジスタＬ０とレジスタＬ１との接続ノード）との間
に接続される。
【００２３】なお、シフトレジスタＬ０については、Ｎ
ＡＮＤ回路４３の出力ノードは、ノードＯ０と接続され
る。インバータ回路４４は、ノードＯ０とＮＡＮＤ回路
４３の第２の入力ノードとの間に接続される。ＮＭＯＳ
トランジスタＮ２は、インバータ回路４５とインバータ
回路４４との間に接続される。また、ＵＰ信号を受ける
ＮＭＯＳトランジスタＮ４を備えない。
【００２４】なお、ノードＯ０と接地電位ＧＮＤとの間
には、ＤＯＷＮ信号を受けるＮＭＯＳトランジスタＮ３
が配置される。
【００２５】レジスタＬのそれぞれのインバータ回路４
５の出力ノード（インバータ回路４６の入力ノード）か
ら、対応する制御信号ｄ（０）、ｄ（１）、…が出力さ
れる。
【００２６】以下の説明において、レジスタＬ１、Ｌ
２、…のそれぞれにおけるＮＡＮＤ回路４３の出力信号
を信号ｓ（１）、ｓ（２）、…と称し、レジスタＬ０に
おけるインバータ回路４４の出力信号を信号ｓ（０）と
称す。
【００２７】次に、シフトレジスタ４の動作を、タイミ
ングチャートである図２０を用いて説明する。
【００２８】図２０は、シフトレジスタ４の動作を説明
するためのタイミングチャートである。図２０に示すよ
うに、ｔ０時点において、リセット信号ＺＲＳＴをＬレ
ベルに設定する。これにより、シフトレジスタ４は初期
設定状態となる。信号ｄ（０）が１に設定される。また
信号ｄ（ｋ）（ただし、１＜ｋ≦ｎ）は０に設定され
る。
【００２９】続いて、リセット信号ＺＲＳＴをＨレベル
に設定する。次に、ｔ１時点において、ＤＯＷＮ信号が
Ｈレベルに立上がると、信号Ｔ０がＬレベルに立下が
る。
【００３０】制御信号ｄ（ｍ）に応じて、信号ｓ（ｍ＋
１）（ただし、０≦ｍ≦ｎ−１）が変化する。具体的に
は、図２０に示すように制御信号ｄ（０）を受けて、信
号ｓ（１）が１から０に変化する。
【００３１】次に、ｔ２時点において、ＤＯＷＮ信号が
Ｌレベルに立下がると、信号Ｔ０がＨレベルに立上が
る。
【００３２】信号ｓ（ｍ）に応じて、制御信号ｄ（ｍ）
（ただし、０≦ｍ≦ｎ）が変化する。具体的には、図２
０に示すように信号ｓ（０）に応じて、制御信号ｄ
（０）が１から０に変化する。信号ｓ（１）に応じて、
制御信号ｄ（１）が０から１に変化する。
【００３３】以後同様にして、ＤＯＷＮ信号がＨレベル
に立上がった場合は、ＤＯＷＮ信号の立上がりエッジに
同期して、制御信号ｄ（ｍ）に応じて、信号ｓ（ｍ＋
１）が変化する（ただし、０≦ｍ≦ｎ−１）。
【００３４】また、ＤＯＷＮ信号がＬレベルに立下がっ
た場合は、ＤＯＷＮ信号の立下がりエッジに同期して、
信号ｓ（ｉ）に応じて、制御信号ｄ（ｉ）が変化する
（ただし、０≦ｉ≦ｎ）。
【００３５】すなわち、ＤＯＷＮ信号の立上がりエッジ
に同期して、制御信号の状態が一方向（ｄ（ｍ）からｄ
（ｍ＋１））に転送される。
【００３６】ＵＰ信号がＨレベルに立上がった場合は、
ＵＰ信号の立上がりエッジに同期して、制御信号ｄ
（ｘ）に応じて、信号ｓ（ｘ−１）が変化する（ただ
し、１≦ｘ≦ｎ）。
【００３７】また、ＵＰ信号がＬレベルに立下がった場
合は、ＵＰ信号の立下がりエッジに同期して、信号ｓ
（ｉ）に応じて、制御信号ｄ（ｉ）が変化する（ただ
し、０≦ｉ≦ｎ）。
【００３８】すなわち、ＵＰ信号の立上がりエッジに同
期して、制御信号の状態が他方向（ｄ（ｘ）からｄ（ｘ
−１））に転送される。
【００３９】次に、従来のＤＬＬ回路９００の動作につ
いて図２１に示すタイミングチャートを用いて簡単に説
明する。
【００４０】図２１は、従来のＤＬＬ回路９００の動作
を説明するためのタイミングチャートである。遅延ライ
ン２の遅延時間をｔｄ０とする。また、遅延回路８の遅
延時間をｔｄ２とする。
【００４１】図２１において、第ｋ番目の外部クロック
信号に対して、第ｋ番目の内部クロック信号ＩＮＴＣＬ
Ｋ１が生成される。また、第ｋ番目の内部クロック信号
ＩＮＴＣＬＫ１に対して、第ｋ番目のクロック信号ＩＮ
ＴＣＬＫ２が生成される。
【００４２】具体的には、第１番目の外部クロック信号
ＥＸＴＣＬＫが入力されと、ｔｄ０経過後において、第
１番目の内部クロック信号ＩＮＴＣＬＫ１が出力され
る。さらにｔｄ２経過後において、第１番目のクロック
信号ＩＮＴＣＬＫ２が出力される。
【００４３】さらに第２番目の外部クロック信号ＥＸＴ
ＣＬＫが入力されと、ｔｄ０経過後において、第２番目
の内部クロック信号ＩＮＴＣＬＫ１が出力される。さら
にｔｄ２経過後において、第２番目のクロック信号ＩＮ
ＴＣＬＫ２が出力される。
【００４４】この場合、位相比較器１６は、クロック信
号ＩＮＴＣＬＫ２と外部クロック信号ＥＸＴＣＬＫとの
位相差を検出する。この結果、遅延ライン２の遅延時間
が調整（遅延時間ｔｄ１）される。
【００４５】
【発明が解決しようとする課題】ところで、半導体記憶
装置同士をつなぐインターフェイスは配線が長くなる傾
向にあり、また、これに伴いバス間をつなぐ分岐点が多
くなるため、半導体記憶装置の動作周波数を上げること
が困難になっている。
【００４６】したがって、システムの動作性能を上げる
ために、内部で所望のクロックを生成し、動作周波数を
上げている。
【００４７】ここで、たとえば逓倍のクロック信号を発
生させるＤＬＬ回路について図２２を参照して説明す
る。
【００４８】図２２は、逓倍のクロック信号を発生させ
るＤＬＬ回路９１０の基本構成を示すブロック図であ
る。図２２に示すＤＬＬ回路９１０は、遅延ライン１
２、セレクタ１７、位相比較器１６およびＯＲ回路１９
を備える。
【００４９】遅延ライン１２は、内部クロック信号ＩＮ
ＴＣＬＫと内部クロック信号ＩＮＴＣＬＫ３とを出力す
る。内部クロック信号ＩＮＴＣＬＫに対する遅延時間を
ｔｄとすると、内部クロック信号ＩＮＴＣＬＫ３の遅延
時間はｔｄ／２の関係にある。
【００５０】ＯＲ回路１９は、内部クロック信号ＩＮＴ
ＣＬＫと内部クロック信号ＩＮＴＣＬＫ３とを受けて、
内部クロック信号ＩＮＴＣＬＫ２を出力する。
【００５１】ここで、遅延ライン１２の基本構成につい
て、図２３を用いて説明する。図２３は、遅延ライン１
２（遅延部１４、１５）の基本構成を示す回路図であ
り、併せてセレクタ１７との関係が示されている。
【００５２】図２３におけるセレクタ１７は、前述した
シフトレジスタ４と同じ構成であってもよい。セレクタ
１７は、位相比較器１６から出力されるＤＯＷＮ信号も
しくはＵＰ信号に応じて、制御信号ｄ（０）、ｄ
（１）、ｄ（２）、…、ｄ（ｎ）を出力する。制御信号
ｄ（０）、ｄ（１）、ｄ（２）、…、ｄ（ｎ）は、いず
れか１つが活性状態にある。そして、ＤＯＷＮ信号もし
くはＵＰ信号に応じて、活性状態が移動する。
【００５３】遅延ライン１２は、遅延部１４と遅延部１
５とを備える。遅延部１４および遅延部１５の基本構成
は、図１８で示した遅延ライン２と同じである。
【００５４】遅延部１４は、外部からの入力信号（図２
３においてはＤＩＮ）を受ける。そして、信号線ａ１０
を介して、内部クロック信号ＩＮＴＣＬＫ３を出力す
る。
【００５５】遅延部１５の入力ノードは、遅延部１４の
信号線ａ１０と接続される。遅延部１５においては、信
号線ａ１１から、内部クロック信号ＩＮＴＣＬＫが出力
される。
【００５６】すなわち、ＤＬＬ回路９１０においては、
遅延ラインを２分割（遅延部１４、１５）し、遅延部１
４と遅延部１５とで信号を取出す位置を同じにすること
で、位相が互いに１８０°シフトした信号を生成する。
【００５７】ここで、従来のＤＬＬ回路９１０の動作に
ついて図２４に示すタイミングチャートを参照して説明
する。
【００５８】図２４は、従来のＤＬＬ回路９１０の動作
を説明するためのタイミングチャート図であり、外部ク
ロック信号ＥＸＴＣＬＫと内部クロック信号ＩＮＴＣＬ
Ｋとが位相同期した状態を示している。
【００５９】図２４を参照して、外部クロック信号ＥＸ
ＴＣＬＫが入力されると、これを受けて、ｔｄ／２期間
経過後、内部クロック信号ＩＮＴＣＬＫ３が生成され
る。また、ｔｄ期間経過後、内部クロック信号ＩＮＴＣ
ＬＫが生成される。
【００６０】この結果、ＯＲ回路１９を介して、内部ク
ロック信号ＩＮＴＣＬＫ３と内部クロック信号ＩＮＴＣ
ＬＫとの和をとることで、２逓倍の内部クロック信号
（ＩＮＴＣＬＫ２）が得られる。
【００６１】「位相ロック回路および該位相ロック回路
より成る周波数逓倍器（特願平４−５０５５３９号公
報）」では、このように遅延ラインを分割しすることに
より、２逓倍のクロック信号を生成する回路が開示され
ている。
【００６２】しかしながら、このように、遅延ラインを
分割して逓倍の内部クロック信号を発生させた場合、異
なる遅延ラインを通過させるため、逓倍の精度が悪くな
るという問題がある。
【００６３】たとえば、図２３に示す従来のＤＬＬ回路
９１０において、遅延ライン１２に含まれる遅延部１４
と遅延部１５との遅延の精度がプロセス的変動などによ
って異なった場合について、図２５に示すタイミングチ
ャートを用いて簡単に説明する。
【００６４】この場合、図２５に示すように、内部クロ
ック信号ＩＮＴＣＬＫは、外部クロック信号ＥＸＴＣＬ
Ｋに対してｔｄだけ遅れて発生する。一方、内部クロッ
ク信号ＩＮＴＣＬＫ３は、外部クロック信号ＥＸＴＣＬ
Ｋに対してｔｄ１だけ遅れて発生することになる。とこ
ろが、遅延精度が異なるため、ｔｄ１≠ｔｄ／２とな
る。この結果、所望の２逓倍のクロック信号を得ること
ができなくなる。
【００６５】それゆえ、本発明は、かかる問題を解決す
るためになされたものであり、高精度な逓倍の信号を発
生することができる内部クロック信号発生回路を提供す
ることにある。
【００６６】
【課題を解決するための手段】請求項１に係る内部クロ
ック信号発生回路は、外部クロック信号に位相同期した
内部クロック信号を発生する内部クロック信号発生回路
であって、入力した信号を遅延して内部クロック信号を
出力する遅延ラインと、遅延ラインから出力される内部
クロック信号もしくは外部クロック信号のいずれか一方
を選択的に遅延ラインに出力する選択手段と、内部クロ
ック信号を分周する第１の分周手段と、第１の分周手段
から出力される信号と外部クロック信号との位相差を検
出して、検出結果に基づき、遅延ラインにおける遅延時
間を制御する遅延制御手段とを備える。
【００６７】請求項２に係る内部クロック信号発生回路
は、請求項１に係る内部クロック信号発生回路であっ
て、選択手段は、外部クロック信号と内部クロック信号
とを交互に選択して遅延ラインに出力し、第１の分周手
段は、内部クロック信号を２分周し、選択手段は、第１
番目に選択される信号は、外部クロック信号とする。
【００６８】請求項３に係る内部クロック信号発生回路
は、請求項２に係る内部クロック信号発生回路であっ
て、外部クロック信号を分周して、選択手段および遅延
制御手段に出力する第２の分周手段をさらに備える。
【００６９】請求項４に係る内部クロック発生信号回路
は、請求項２に係る内部クロック信号発生回路であっ
て、遅延制御手段は、位相差が一定値以内になるよう
に、遅延ラインの遅延時間を調整する。
【００７０】請求項５に係る内部クロック発生信号回路
は、請求項３に係る内部クロック信号発生回路であっ
て、遅延制御手段は、位相差が一定値以内になるよう
に、遅延ラインの遅延時間を調整する。
【００７１】請求項６に係る内部クロック信号発生回路
は、外部クロック信号に基づき、外部クロック信号に位
相同期した第１の内部クロック信号を発生する第１のク
ロック信号発生手段と、第１のクロック信号発生手段の
出力する第１の内部クロック信号に基づき、第１の内部
クロック信号に位相同期した第２の内部クロック信号を
発生する第２のクロック信号発生手段とを備え、第１の
クロック信号発生手段は、入力した信号を遅延して第１
の内部クロック信号を出力する第１の遅延ラインと、第
１の遅延ラインから出力される内部クロック信号もしく
は外部クロック信号のいずれか一方を選択的に第１の遅
延ラインに出力する選択手段と、第１の内部クロック信
号を分周する分周手段と、分周手段から出力される信号
と外部クロック信号との位相差を検出して、検出結果に
基づき、第１の遅延ラインにおける遅延時間を制御する
第１の遅延制御手段とを含み、第２のクロック信号発生
手段は、第１の内部クロック信号を遅延して第２の内部
クロック信号を出力する第２の遅延ラインと、第２の遅
延ラインから出力される第２の内部クロック信号と第１
の内部クロック信号との位相差を検出して、検出結果に
基づき、第２の遅延ラインにおける遅延時間を制御する
第２の遅延制御手段とを含む。
【００７２】請求項７に係る内部クロック信号発生回路
は、請求項６に係る内部クロック信号発生回路であっ
て、選択手段は、外部クロック信号と第１の内部クロッ
ク信号とを交互に選択して、第１の遅延ラインに出力
し、分周手段は、第１の内部クロック信号を２分周し、
選択手段は、第１番目に選択される信号は、外部クロッ
ク信号とする。
【００７３】請求項８に係る内部クロック信号発生回路
は、請求項７に係る内部クロック信号発生回路であっ
て、第１の遅延制御手段は、位相差が一定値以内になる
ように、第１の遅延ラインの遅延時間を調整し、第２の
遅延制御手段は、位相差が一定値以内になるように、第
２の遅延ラインの遅延時間を調整する。
【００７４】請求項９に係る内部クロック信号発生回路
は、外部クロック信号に基づき、外部クロック信号に位
相同期した第１の内部クロック信号を発生する第１のク
ロック信号発生手段と、第１のクロック信号発生手段の
出力する第１の内部クロック信号に基づき、外部クロッ
ク信号に位相同期した第２の内部クロック信号を発生す
る第２のクロック信号発生手段とを備え、第１のクロッ
ク信号発生手段は、入力した信号を遅延して第１の内部
クロック信号を出力する第１の遅延ラインと、第１の遅
延ラインから出力される第１の内部クロック信号もしく
は外部クロック信号のいずれか一方を選択的に第１の遅
延ラインに出力する選択手段と、第１の内部クロック信
号を分周する第１の分周手段と、第１の分周手段から出
力される信号と外部クロック信号との位相差を検出し
て、検出結果に基づき、第１の遅延ラインにおける遅延
時間を制御する第１の遅延制御手段とを含み、第２のク
ロック信号発生手段は、第１の内部クロック信号を遅延
して第２の内部クロック信号を出力する第２の遅延ライ
ンと、第２の内部クロック信号を分周する第２の分周手
段と、第２の分周手段から出力される信号と外部クロッ
ク信号との位相差を検出して、検出結果に基づき、第２
の遅延ラインにおける遅延時間を制御する第２の遅延制
御手段とを含む。
【００７５】請求項１０に係る内部クロック信号発生回
路は、請求項９に係る内部クロック信号発生回路であっ
て、選択手段は、外部クロック信号と第１の内部クロッ
ク信号とを交互に選択して、第１の遅延ラインに出力
し、第１の分周手段は、第１の内部クロック信号を２分
周し、第２の分周手段は、第２の内部クロック信号を２
分周し、選択手段は、第１番目に選択される信号は、外
部クロック信号とし、第１の分周手段は、第１の内部ク
ロック信号を第１の遅延ラインで遅延した結果発生する
第１の内部クロック信号に同期した信号を出力し、第２
の分周手段は、外部クロック信号を前記第１の遅延ライ
ンで遅延した結果発生する第１の内部クロック信号を第
２の遅延ラインで遅延した結果発生する第２の内部クロ
ック信号に同期した信号を出力する。
【００７６】請求項１１に係る内部クロック信号発生回
路は、請求項１０に係る内部クロック信号発生回路であ
って、第１の遅延制御手段は、位相差が一定値以内にな
るように、第１の遅延ラインの遅延時間を調整し、第２
の遅延制御手段は、位相差が一定値以内になるように、
第２の遅延ラインの遅延時間を調整する。
【００７７】
【発明の実施の形態】
［実施の形態１］本発明の実施の形態１におけるＤＬＬ
回路について説明する。
【００７８】本発明の実施の形態１におけるＤＬＬ回路
は、外部クロック信号に位相同期した高精度の逓倍信号
を発生し、さらにデューティ比５０％のクロック信号を
発生することを可能とするもである。
【００７９】本発明の実施の形態１に係るＤＬＬ回路の
構成について、概略ブロック図である図１を用いて説明
する。
【００８０】図１は、本発明の実施の形態１におけるＤ
ＬＬ回路１０００の基本構成を示す概略ブロック図であ
る。図１７に示す従来のＤＬＬ回路９００と同じ構成要
素には同じ番号および同じ符号を付しその説明を省略す
る。
【００８１】図１に示すように、本発明の実施の形態１
におけるＤＬＬ回路１０００は、遅延ライン２、シフト
レジスタ４、位相比較器６、セレクタ２０および２分周
器２２を備える。
【００８２】セレクタ２０は、外部クロック信号ＥＸＴ
ＣＬＫと遅延ライン２から出力される内部クロック信号
ＩＮＴＣＬＫとを入力に受け、いずれか一方を選択して
出力（以下、クロック信号ＤＩＮと称す）する。
【００８３】遅延ライン２は、セレクタ２０から出力さ
れるクロック信号ＤＩＮを入力に受け、これを遅延して
内部クロック信号ＩＮＴＣＬＫを出力する。
【００８４】２分周器２２は、内部クロック信号ＩＮＴ
ＣＬＫを入力に受けて、これを分周して出力（以下、ク
ロック信号ＩＮＴＣＬＫ２と称す）する。
【００８５】位相比較器６は、外部クロック信号ＥＸＴ
ＣＬＫの位相と２分周器２２から出力されるクロック信
号ＩＮＴＣＬＫ２の位相とを比較し、比較結果としてＤ
ＯＷＮ信号もしくはＵＰ信号を出力する。
【００８６】シフトレジスタ４は、位相比較器６から出
力されるＤＯＷＮ信号もくしはＵＰ信号に基づき、遅延
ライン２の遅延時間を制御する。
【００８７】次に、セレクタ２０の構成について、その
回路図である図２を用いて説明する。
【００８８】図２は、本発明の実施の形態１におけるセ
レクタ２０の具体的構成の一例を示す回路図である。図
２に示すように、セレクタ２０は、ＮＡＮＤ回路５０、
５１、５２、５３、５４、５５および５６、遅延回路５
９および６０、インバータ回路５７．１、５７．２およ
び５７．３、ならびにインバータ回路５８．１、５８．
２および５８．３を含む。遅延回路５９は、ＮＡＮＤ回
路５０の出力信号を入力に受ける。遅延回路６０は、Ｎ
ＡＮＤ回路５１の出力信号を入力に受ける。
【００８９】ＮＡＮＤ回路５２の第１の入力ノードは、
遅延回路５９の出力ノード（ノードＡと記す）の信号を
受ける。また、ＮＡＮＤ回路５２の第２の入力ノード
は、ＮＡＮＤ回路５３の出力ノード（ノードＤと記す）
の信号を受ける。さらに、ＮＡＮＤ回路５２の第３の入
力ノードは、初期設定信号である信号ＺＰＯＲを受け
る。
【００９０】ＮＡＮＤ回路５３の第１の入力ノードは、
遅延回路６０の出力ノード（ノードＣと記す）の信号を
受ける。また、ＮＡＮＤ回路５３の第２の入力ノード
は、ＮＡＮＤ回路５２の出力ノード（ノードＢと記す）
の信号を受ける。
【００９１】ここで、信号ＺＰＯＲとは、電源立上げ時
に内部のノードをリセットするために用いられる信号で
あり、より具体的には、電源が立上がった直後はＬレベ
ルに設定され、特定時間後にＨレベルに設定される。こ
れにより、初期設定時（電源立上げ時）には、ノードＢ
はＨレベルの状態に、ノードＤはＬレベルの状態にそれ
ぞれ設定される。
【００９２】ＮＡＮＤ回路５４は、外部クロック信号Ｅ
ＸＴＣＬＫとノードＢの信号とを入力に受ける。ＮＡＮ
Ｄ回路５５は、内部クロック信号ＩＮＴＣＬＫとノード
Ｄの信号とを入力に受ける。ＮＡＮＤ回路５６は、ＮＡ
ＮＤ回路５４の出力とＮＡＮＤ回路５５の出力とを入力
に受け、クロック信号ＤＩＮを出力する。
【００９３】たとえば、ノードＢがＨレベルの状態であ
れば、外部クロック信号ＥＸＴＣＬＫが選択状態にな
り、外部クロック信号ＥＸＴＣＬＫに基づき、クロック
信号ＤＩＮが発生する。一方、ノードＤがＨレベルの状
態であれば、内部クロック信号ＩＮＴＣＬＫが選択状態
になり、内部クロック信号ＩＮＴＣＬＫに基づき、クロ
ック信号ＤＩＮが発生する。
【００９４】インバータ回路５８．１、５８．２および
５８．３は直列に接続される。インバータ回路５８．１
は、ＮＡＮＤ回路５４の出力信号を入力に受ける。ＮＡ
ＮＤ回路５１は、ＮＡＮＤ回路５４の出力信号とインバ
ータ回路５８．３の出力信号とを入力に受ける。
【００９５】インバータ回路５７．１、５７．２および
５７．３は直列に接続される。インバータ回路５７．１
は、ＮＡＮＤ回路５５の出力信号を入力に受ける。ＮＡ
ＮＤ回路５０は、ＮＡＮＤ回路５５の出力信号とインバ
ータ回路５７．３の出力信号とを入力に受ける。
【００９６】ＮＡＮＤ回路５０とインバータ回路５７．
１、５７．２および５７．３とにより、ＮＡＮＤ回路５
５の出力に応じて、ノードＡにワンショットパルスが発
生する。一方、ＮＡＮＤ回路５１とインバータ回路５
８．１、５８．２および５８．３とにより、ＮＡＮＤ回
路５４の出力信号に応じて、ノードＣにワンショットパ
ルスが発生する。
【００９７】次に、図２に示すセレクタ２０の動作を、
そのタイミングチャートである図３を用いて説明する。
【００９８】図３は、本発明の実施の形態１におけるセ
レクタ２０の動作を示すタイミングチャートである。
【００９９】図３に示すように、ｔ０時点（初期設定
時）において、信号ＺＰＯＲをＬレベルに設定する。こ
れにより、ノードＢがＨレベルの状態になり、さらにノ
ードＤがＬレベルの状態になる。したがって、外部クロ
ック信号ＥＸＴＣＬＫが選択状態となる。続いて、信号
ＺＰＯＲをＨレベルに設定する。
【０１００】これにより、ｔ１時点においてＮＡＮＤ回
路５４にＨレベルの外部クロック信号ＥＸＴＣＬＫが到
達すると、この外部クロック信号ＥＸＴＣＬＫに応じ
て、クロック信号ＤＩＮが出力される。
【０１０１】次に、ｔ２時点において、外部クロック信
号ＥＸＴＣＬＫがＬレベルに立下がると、この立下がり
エッジにより、ノードＣにＬレベルのワンショットパル
スが発生する。
【０１０２】この結果、ノードＤがＨレベルの状態にな
り、かつノードＢがＬレベルの状態になる。したがっ
て、内部クロック信号ＩＮＴＣＬＫが選択状態となる。
【０１０３】これにより、ｔ３時点において、ＮＡＮＤ
回路５５にＨレベルの内部クロック信号ＩＮＴＣＬＫが
到達すると、この内部クロック信号ＩＮＴＣＬＫに応じ
て、クロック信号ＤＩＮが出力される。
【０１０４】次に、ｔ４時点において、内部クロック信
号ＩＮＴＣＬＫがＬレベルに立下がると、この立下がり
エッジにより、ノードＡにＬレベルのワンショットパル
スが発生する。
【０１０５】この結果、ノードＢがＨレベルの状態とな
り、かつノードＤがＬレベルの状態になる。したがっ
て、外部クロック信号ＥＸＴＣＬＫが選択状態となる。
【０１０６】このように、実施の形態１におけるセレク
タ２０は、外部クロック信号ＥＸＴＣＬＫと内部クロッ
ク信号ＩＮＴＣＬＫとを交互に選択して、クロック信号
ＤＩＮとして出力する。
【０１０７】次に、本発明の実施の形態１における２分
周器２２の構成について回路図である図４を用いて説明
する。
【０１０８】図４は、本発明の実施の形態１における２
分周器２２の具体的構成の一例を示す回路図である。図
４に示すように２分周器２２は、ＮＡＮＤ回路６４、イ
ンバータ回路６５、６６、６７、６８、６９、および７
０、ならびにＮＭＯＳトランジスタＮ１０およびＮ１１
を含む。
【０１０９】インバータ回路６８およびインバータ回路
６９は、ラッチ回路６１を構成する。ＮＭＯＳトランジ
スタＮ１０は、インバータ回路６６とラッチ回路６１と
の間に接続される。ＮＭＯＳトランジスタＮ１１は、ラ
ッチ回路６１とノードＺ（インバータ回路７０の入力ノ
ード）との間に接続される。インバータ回路７０から、
クロック信号ＩＮＴＣＬＫ２が出力される。
【０１１０】ＮＡＮＤ回路６４の第１の入力ノードは、
信号ＺＰＯＲを受ける。また、ＮＡＮＤ回路６４の第２
の入力ノードは、ノードＺと接続される。インバータ回
路６５の出力ノードは、ノードＺと接続される。ＮＡＮ
Ｄ回路６４の出力ノードおよびインバータ回路６５の入
力ノードは、インバータ回路６６の入力ノードと接続さ
れる。
【０１１１】前述したように、信号ＺＰＯＲは、電源が
立上がった直後はＬレベルに設定され、特定時間後にＨ
レベルに設定される。これにより、初期設定時（電源立
上げ時）には、ノードＺはＬレベルの状態に設定される
ので、クロック信号ＩＮＴＣＬＫ２は、Ｈレベルにプリ
チャージされる。
【０１１２】インバータ回路６７は内部クロック信号Ｉ
ＮＴＣＬＫを入力に受けて、これを反転する。ＮＭＯＳ
トランジスタＮ１０のゲート電極は、インバータ回路６
７の出力信号を受ける。一方、ＮＭＯＳトランジスタＮ
１１のゲート電極は、内部クロック信号ＩＮＴＣＬＫを
受ける。
【０１１３】内部クロック信号ＩＮＴＣＬＫがＨレベル
の場合は、ＮＭＯＳトランジスタＮ１１が導通状態にな
り、ＮＭＯＳトランジスタＮ１０が非導通状態となる。
この場合、ノードＺの電位は、ラッチ回路６１を構成す
るインバータ回路６８の出力ノード（または、インバー
タ回路６９の入力ノード）の電位に応じて変化する。さ
らにこれを受けて、クロック信号ＩＮＴＣＬＫ２の電位
が変化する。
【０１１４】また、内部クロック信号ＩＮＴＣＬＫがＬ
レベルの場合は、ＮＭＯＳトランジスタＮ１０が導通状
態になり、ＮＭＯＳトランジスタＮ１１が非導通状態と
なるる。この場合、信号ＺＰＯＲがＨレベルであれば、
ラッチ回路６１を構成するインバータ回路６８の出力ノ
ード（または、インバータ回路６９の入力ノード）の電
位は、ノードＺの電位を反転した電位となる。
【０１１５】次に、図４に示す２分周器２２の動作を、
タイミングチャートである図５を用いて説明する。
【０１１６】図５は、本発明の実施の形態１における２
分周器２２の動作を説明するためのタイミングチャート
である。
【０１１７】図５に示すように、ｔ０時点（初期設定
時）において、信号ＺＰＯＲをＬレベルに設定する。こ
れにより、ノードＺの電位はＬレベルの状態になり、こ
れを受けて、クロック信号ＩＮＴＣＬＫ２がＨレベルに
プリチャージされる。
【０１１８】続いて、信号ＺＰＯＲをＨレベルに設定す
る。これにより、インバータ回路６８の出力ノードの電
位は、Ｈレベルになる。
【０１１９】次に、ｔ１時点において、第１番目の内部
クロック信号ＩＮＴＣＬＫがＨレベルに立上がると、こ
のＨレベルへの立上がり時点において、ノードＺの電位
がＨレベルの状態に変化する。これを受けて、クロック
信号ＩＮＴＣＬＫ２はＬレベルに立下がる。
【０１２０】続いて、第１番目の内部クロック信号ＩＮ
ＴＣＬＫがＬレベルに立下がると、これを受けて、イン
バータ回路６８の出力ノードの電位がＬレベルになる。
【０１２１】次に、ｔ２時点において、第２番目の内部
クロック信号ＩＮＴＣＬＫがＨレベルに立上がると、こ
のＨレベルへの立上がり時点において、ノードＺの電位
がＬレベルの状態に変化する。これを受けて、クロック
信号ＩＮＴＣＬＫ２はＨレベルに立上がる。
【０１２２】続いて、第２番目の内部クロック信号ＩＮ
ＴＣＬＫがＬレベルに立下がると、これを受けて、イン
バータ回路６８の出力ノードの電位がＨレベルになる。
【０１２３】以降同様に、内部クロック信号ＩＮＴＣＬ
Ｋの第２ｎ（ただし、ｎは１以上の整数）番目の立上が
り時点において、クロック信号ＩＮＴＣＬＫ２はＨレベ
ルに立上がる。
【０１２４】そして内部クロック信号ＩＮＴＣＬＫの第
２ｎ＋１番目の立上がり時点において、信号ＩＮＴＣＬ
Ｋ２はＬレベルに立下がる。
【０１２５】このように、実施の形態１における分周器
２２により、内部クロック信号ＩＮＴＣＬＫが２分周さ
れたクロック信号ＩＮＴＣＬＫ２が出力される。
【０１２６】次に、位相比較器６の構成について、その
回路図である図６を用いて説明する。図６は、本発明の
実施の形態１における位相比較器６の具体的構成の一例
を示す回路図である。図６に示すように、位相比較器６
は、遅延回路９０、９１、９２および９３、インバータ
回路７３、７４、７５、７６、７７および７８、ＡＮＤ
回路７９および８０、ラッチ回路８１、８２、８３、８
４、８５および８６ならびにＮＭＯＳトランジスタＮ１
２、Ｎ１３、Ｎ１４、Ｎ１５、Ｎ１６およびＮ１７を備
える。
【０１２７】遅延回路９０は、入力ノード１００の信号
を受け、これを遅延して出力する（以下、クロック信号
ＥＣと称す）。遅延回路９１は、入力ノード１０１の信
号を受け、これを遅延して出力する。遅延回路９２は、
遅延回路９１の出力信号を受け、これを遅延して出力す
る（以下、クロック信号ＩＣ１と称す）。遅延回路９３
は、入力ノード１０１の信号を受け、これを遅延して出
力する（以下、クロック信号ＩＣ２と称す）。
【０１２８】ここで、入力ノード１００は、外部クロッ
ク信号ＥＸＴＣＬＫを、入力ノード１０１は、クロック
信号ＩＮＴＣＬＫ２をそれぞれ受ける。
【０１２９】インバータ回路７３、７４、７５および７
６は直列に接続される。インバータ回路７３は入力にク
ロック信号ＥＣを受ける。インバータ回路７６の出力ノ
ードは、ＡＮＤ回路７９の第１の入力ノードおよびＡＮ
Ｄ回路８０の第１の入力ノードと接続される。
【０１３０】ＮＭＯＳトランジスタＮ１２は、遅延回路
９２とラッチ回路８１との間に接続される。ＮＭＯＳト
ランジスタＮ１５は、ラッチ回路８１とラッチ回路８４
との間に接続される。
【０１３１】ＮＭＯＳトランジスタＮ１３は、遅延回路
９３とラッチ回路８２との間に接続される。ＮＭＯＳト
ランジスタＮ１６は、ラッチ回路８２とラッチ回路８５
との間に接続される。
【０１３２】ＮＭＯＳトランジスタＮ１４は、入力ノー
ド１０１とラッチ回路８３との間に接続される。ＮＭＯ
ＳトランジスタＮ１７は、ラッチ回路８３とラッチ回路
８６との間に接続される。
【０１３３】ＮＭＯＳトランジスタＮ１２、Ｎ１３およ
びＮ１４のそれぞれのゲート電極は、インバータ回路７
３の出力ノードと接続される。ＮＭＯＳトランジスタＮ
１５、Ｎ１６およびＮ１７のそれぞれのゲート電極は、
インバータ回路７４の出力ノードと接続される。
【０１３４】ラッチ回路８１、８２、…、８６は、それ
ぞれインバータ回路９５および９６を備える。インバー
タ回路７７は、ラッチ回路８４を構成するインバータ回
路９５の出力ノード（インバータ回路９６の入力ノー
ド）の信号を反転する。インバータ回路７８は、ラッチ
回路８５を構成するインバータ回路９５の出力ノード
（インバータ回路９６の入力ノード）の信号を反転す
る。
【０１３５】ＡＮＤ回路７９の第２の入力ノードは、ラ
ッチ回路８４を構成するインバータ回路９５の出力ノー
ド（インバータ回路９６の入力ノード）と接続される。
ＡＮＤ回路７９の第３の入力ノードは、ラッチ回路８５
を構成するインバータ回路９５の出力ノード（インバー
タ回路９６の入力ノード）と接続される。ＡＮＤ回路７
９の第４の入力ノードは、ラッチ回路８６を構成するイ
ンバータ回路９５の出力ノード（インバータ回路９６の
入力ノード）と接続される。
【０１３６】一方、ＡＮＤ回路８０の第２の入力ノード
は、インバータ回路７７の出力ノードと接続される。Ａ
ＮＤ回路８０の第３の入力ノードは、インバータ回路７
８の出力ノードと接続される。ＡＮＤ回路８０の第４の
入力ノードは、ラッチ回路８６を構成するインバータ回
路９５の出力ノード（インバータ回路９６の入力ノー
ド）と接続される。
【０１３７】ＡＮＤ回路７９からは、ＤＯＷＮ信号が、
ＡＮＤ回路８０からは、ＵＰ信号がそれぞれ出力され
る。
【０１３８】ここで、遅延回路９０、９１、９２および
９３のそれぞれの遅延時間をｔｄ０とする。すなわち、
クロック信号ＥＣは、外部クロック信号ＥＸＴＣＬＫに
対してｔｄ０だけ遅延した信号になる。また、クロック
信号ＩＣ１は、クロック信号ＩＮＴＣＬＫ２に対して、
２×ｔｄ０だけ遅延した信号になる。さらに、クロック
信号ＩＣ２は、クロック信号ＩＮＴＣＬＫ２に対して、
ｔｄ０だけ遅延した信号になる。なお、以下簡単のた
め、ＮＭＯＳトランジスタＮ１４の一方の導通端子が受
ける信号（すなわち、クロック信号ＩＮＴＣＬＫ２）
を、クロック信号ＩＣ３と称す。
【０１３９】位相比較器６は、クロック信号ＩＣ１、Ｉ
Ｃ２およびＩＣ３のそれぞれの位相とクロック信号ＥＣ
の位相とを比較することにより、ＤＯＷＮ信号もしくは
ＵＰ信号を出力する。
【０１４０】次に、図６に示す位相比較器６の動作を、
そのタイミングチャートである図７を用いて説明する。
【０１４１】図７は、本発明の実施の形態１における位
相比較器６の動作を説明するためのタイミングチャート
である。
【０１４２】まず、クロック信号ＩＮＴＣＬＫ２の位相
が、外部クロック信号ＥＸＴＣＬＫの位相よりも、一定
遅延時間ｔｄ０以上進んでいる場合（図７におけるｔ１
時点）について説明する。
【０１４３】この場合、クロック信号ＥＣの立上がり時
点（ｔ１時点）において、クロック信号ＩＣ１、ＩＣ
２、およびＩＣ３が、全てＨレベルの状態にある。した
がって、全ての入力ノードにＨレベルの信号を受けるＡ
ＮＤ回路７９から、ＨレベルのＤＯＷＮ信号が出力され
る。
【０１４４】次に、クロック信号ＩＮＴＣＬＫ２の位相
が、外部クロック信号ＥＸＴＣＬＫの位相よりも、一定
遅延時間ｔｄ０以上遅れている場合（図７におけるｔ２
時点）について説明する。
【０１４５】この場合、クロック信号ＥＣの立上がり時
点（ｔ２時点）において、クロック信号ＩＣ１、ＩＣ
２、およびＩＣ３が、全てＬレベルの状態にある。した
がって、全ての入力ノードにＨレベルの信号を受けるＡ
ＮＤ回路８０から、ＨレベルのＵＰ信号が出力される。
【０１４６】次に、クロック信号ＩＮＴＣＬＫ２と外部
クロック信号ＥＸＴＣＬＫとの位相差が、一定遅延時間
（±ｔｄ０）以内の場合（図７におけるｔ３時点および
ｔ４時点）について説明する。
【０１４７】この場合は、クロック信号ＥＣの立上がり
時点（ｔ３時点またはｔ４時点）において、クロック信
号ＩＣ１、ＩＣ２もしくはＩＣ３のいずれか１つがＨレ
ベルの状態であり、いずれか１つがＬレベルの状態にあ
る。したがって、この状態においては、ＵＰ信号、ＤＯ
ＷＮ信号はともに発生しない。
【０１４８】ＵＰ信号もＤＯＷＮ信号も発生しない状態
を不感帯と称する。このように不感帯を設けることによ
り、常にＵＰ信号とＤＯＷＮ信号とを繰返し発生するよ
うないわゆるチャタリングを防止することができる。な
お、不感帯の時間は、前述した遅延ライン２の遅延ユニ
ットＵの遅延時間以上に設定する。これにより、位相差
が微妙な場合のＵＰ信号およびＤＯＷＮ信号の繰返し発
生を防ぐことができる。
【０１４９】このように、実施の形態１における位相比
較器６は、外部クロック信号ＥＸＴＣＬＫと２分周器２
２から出力されるクロック信号ＩＮＴＣＬＫ２との位相
差に基づき、シフトレジスタ４を制御するＤＯＷＮ信号
もしくはＵＰ信号を出力する。
【０１５０】シフトレジスタ４は、前述したように、Ｄ
ＯＷＮ信号もしくはＵＰ信号を受けて、遅延ライン２の
遅延時間を調整する。具体的には、ＨレベルのＤＯＷＮ
信号を受けた場合には、遅延時間を長く、ＨレベルのＵ
Ｐ信号を受けた場合には、遅延時間を短くするように制
御する。
【０１５１】以上の説明をもとに、本発明の実施の形態
１におけるＤＬＬ回路１０００の動作を、そのタイミン
グチャートである図８を用いて説明する。
【０１５２】図８は、本発明の実施の形態１におけるＤ
ＬＬ回路１０００の動作を説明するためのタイミングチ
ャートである。ここで、初期設定時の遅延ライン２の遅
延時間をｄ１とする。
【０１５３】ｔ１時点においては、セレクタ２０は、外
部クロック信号ＥＸＴＣＬＫを選択的に取込み、クロッ
ク信号ＤＩＮとして出力する。
【０１５４】これを受けて、遅延ライン２は、ｔ２時点
（＝ｔ１＋ｄ１）において、第１番目の内部クロック信
号ＩＮＴＣＬＫを出力する。
【０１５５】２分周器２２から出力されるクロック信号
ＩＮＴＣＬＫ２は、第１番目の内部クロック信号ＩＮＴ
ＣＬＫの立上がりエッジ（ｔ２時点）において、Ｌレベ
ルに立下がる。
【０１５６】セレクタ２０は、この第１番目の内部クロ
ック信号ＩＮＴＣＬＫを選択的に取込み、クロック信号
ＤＩＮとして出力する。
【０１５７】これを受けて、遅延ライン２は、ｔ３時点
（＝ｔ２＋ｄ１）において、第２番目の内部クロック信
号ＩＮＴＣＬＫを出力する。
【０１５８】２分周器２２から出力されるクロック信号
ＩＮＴＣＬＫ２は、第２番目の内部クロック信号ＩＮＴ
ＣＬＫの立上がりエッジ（ｔ３時点）において、Ｈレベ
ルに立上がる。
【０１５９】位相比較器６は、ｔ３時点においてＨレベ
ルのクロック信号ＩＮＴＣＬＫ２を受ける。さらに、位
相比較器６は、これに遅れてｔ４時点においてＨレベル
の外部クロック信号ＥＸＴＣＬＫを受ける。
【０１６０】この場合、クロック信号ＩＮＴＣＬＫ２と
外部クロック信号ＥＸＴＣＬＫとの間に位相差があるた
め、遅延ライン２の遅延時間が調整される（遅延時間ｄ
２と記す）。
【０１６１】セレクタ２０は、ｔ４時点において受ける
外部クロック信号ＥＸＴＣＬＫを選択的に取込み、クロ
ック信号ＤＩＮとして出力する。
【０１６２】これを受けて、遅延ライン２は、ｔ５時点
（＝ｔ４＋ｄ２）において、第３番目の内部クロック信
号ＩＮＴＣＬＫを出力する。
【０１６３】２分周器２２から出力されるクロック信号
ＩＮＴＣＬＫ２は、第３番目の内部クロック信号ＩＮＴ
ＣＬＫの立上がりエッジ（ｔ５時点）において、Ｌレベ
ルに立下がる。
【０１６４】セレクタ２０は、この第３番目の内部クロ
ック信号ＩＮＴＣＬを選択的に取込み、クロック信号Ｄ
ＩＮとして出力する。
【０１６５】これを受けて、遅延ライン２は、ｔ６時点
（＝ｔ５＋ｄ２）において、第４番目の内部クロック信
号ＩＮＴＣＬＫを出力する。
【０１６６】このように、実施の形態１のＤＬＬ回路１
０００においては、外部クロック信号ＥＸＴＣＬＫと内
部クロック信号を２分周したクロック信号ＩＮＴＣＬＫ
２との位相結果に基づき、遅延ライン２における遅延時
間が決定される。
【０１６７】そして、この決定された遅延時間に基づ
き、外部クロック信号ＥＸＴＣＬＫが遅延されて第２ｎ
＋１（ただし、ｎは１以上の整数）番目の内部クロック
信号ＩＮＴＣＬＫになる。さらに、この第２ｎ＋１番目
の内部クロック信号ＩＮＴＣＬＫがフィードバックさ
れ、同じ遅延時間だけ遅延されて第２ｎ＋２番目の内部
クロック信号ＩＮＴＣＬＫとなる。
【０１６８】したがって、内部クロック信号ＩＮＴＣＬ
Ｋの位相と外部クロック信号ＥＸＴＣＬＫとの位相が一
致した場合（図８にけるｔ６時点〜ｔ８時点）、ｔ７時
点において立上がる第５番目の内部クロック信号ＩＮＴ
ＣＬＫとｔ８時点において立上がる第６番目の内部クロ
ック信号ＩＮＴＣＬＫとは、ともに同じ状態の遅延ライ
ン２を伝達した信号になる。
【０１６９】この結果、内部クロック信号ＩＮＴＣＬＫ
は、外部クロック信号ＥＸＴＣＬＫに対して２逓倍の信
号になる。さらに、ｔ７時点における内部クロック信号
ＩＮＴＣＬＫは、外部クロック信号ＥＸＴＣＬＫに対し
て、スキューの無い１８０度の位相差を持つクロックパ
ルスとなる。
【０１７０】さらに、内部クロック信号を分周したクロ
ック信号ＩＮＴＣＬＫ２は、Ｈレベル幅とＬレベル幅と
が、ともに遅延ライン２の遅延時間（ｄ２）に等しいデ
ューティ比５０％のクロック信号となる。
【０１７１】なお、内部クロック信号が同じ遅延ライン
を通過して逓倍の信号を発生するように構成するため、
従来と異なり、精度のよい逓倍信号を発生することがで
きる。
【０１７２】［実施の形態２］次に、本発明の実施の形
態２に係るＤＬＬ回路について説明する。
【０１７３】本発明の実施の形態２に係るＤＬＬ回路
は、外部クロック信号に対して、２／ｎ（ｎは３以上の
整数）倍の周波数の内部クロック信号を生成することを
可能とするものである。
【０１７４】本発明の実施の形態２に係るＤＬＬ回路の
構成について、概略ブロック図である図９を用いて説明
する。
【０１７５】図９は、本発明の実施の形態２におけるＤ
ＬＬ回路２０００の基本構成の一例を示す概略ブロック
図である。図１に示すＤＬＬ回路１０００と同じ構成要
素には、同じ記号もしくは同じ符号を付しその説明を省
略する。
【０１７６】図９に示すように、ＤＬＬ回路２０００
が、図１に示すＤＬＬ回路１０００と異なる点は、外部
クロック信号ＥＸＴＣＬＫを３分周する３分周器２４を
さらに備えることにある。
【０１７７】３分周器２４は、外部クロック信号ＥＸＴ
ＣＬＫを受けて、３分周されたクロック信号ＥＸＴＣＬ
Ｋ３を出力する。セレクタ２０は、このクロック信号Ｅ
ＸＴＣＬＫ３と内部クロック信号ＩＮＴＣＬＫとを交互
に選択的に出力する。位相比較器６は、同じくクロック
信号ＥＸＴＣＬＫ３と２分周器２２から出力されるクロ
ック信号ＩＮＴＣＬＫ２との位相を比較する。この比較
結果に応じて、遅延ライン２の遅延時間が調整される。
【０１７８】次に、実施の形態２における３分周器２４
の構成を、その回路図である図１０を用いて説明する。
【０１７９】図１０は、本発明の実施の形態２における
３分周器２４の具体的構成の一例を示す回路図である。
【０１８０】図１０に示すように、３分周器２４は、Ｎ
ＭＯＳトランジスタＮ２０、Ｎ２１、…、Ｎ２５、イン
バータ回路１１１、１１２、…、１２５、およびＮＡＮ
Ｄ回路１２６、１２７、…、１３１を備える。
【０１８１】ＮＭＯＳトランジスタＮ２０、Ｎ２２およ
びＮ２４のそれぞれのゲート電極は外部クロック信号Ｅ
ＸＴＣＬＫを受ける。一方、ＮＭＯＳトランジスタＮ２
１、Ｎ２３およびＮ２５のそれぞれのゲート電極は、対
応するインバータ回路１２３、１２４、１２５を介して
反転した外部クロック信号ＥＸＴＣＬＫを受ける。
【０１８２】これにより、外部クロック信号ＥＸＴＣＬ
Ｋに応じて、ＮＭＯＳトランジスタＮ２０、Ｎ２２およ
びＮ２４が導通状態（非導通状態）になれば、ＮＭＯＳ
トランジスタＮ２１、Ｎ２３およびＮ２５は非導通状態
（導通状態）になる。
【０１８３】ＮＡＮＤ回路１２６、１２７、…、１３１
の第１の入力ノードは、それぞれ信号ＺＰＯＲを受け
る。
【０１８４】ＮＭＯＳトランジスタＮ２０は、インバー
タ回路１１６の出力ノードとＮＡＮＤ回路１２６の第２
の入力ノードとの間に接続される。ＮＡＮＤ回路１２６
の第２の入力ノードはさらに、インバータ回路１１７の
出力ノードと接続される。ＮＡＮＤ回路１２６の出力ノ
ードおよびインバータ回路１１７の入力ノードは、イン
バータ回路１１１の入力ノードと接続される。
【０１８５】ＮＭＯＳトランジスタＮ２１は、インバー
タ回路１１１の出力ノードとＮＡＮＤ回路１２７の第２
の入力ノードとの間に接続される。ＮＡＮＤ回路１２７
の第２の入力ノードはさらに、インバータ回路１１８の
出力ノードと接続される。ＮＡＮＤ回路１２７の出力ノ
ードおよびインバータ回路１１８の入力ノードは、イン
バータ回路１１２の入力ノードと接続される。
【０１８６】ＮＭＯＳトランジスタＮ２２は、インバー
タ回路１１２の出力ノードとＮＡＮＤ回路１２８の第２
の入力ノードとの間に接続される。ＮＡＮＤ回路１２８
の第２の入力ノードはさらに、インバータ回路１１９の
出力ノードと接続される。ＮＡＮＤ回路１２８の出力ノ
ードおよびインバータ回路１１９の入力ノードは、イン
バータ回路１１３の入力ノードと接続される。
【０１８７】ＮＭＯＳトランジスタＮ２３は、インバー
タ回路１１３の出力ノードとＮＡＮＤ回路１２９の第２
の入力ノードとの間に接続される。ＮＡＮＤ回路１２９
の第２の入力ノードはさらに、インバータ回路１２０の
出力ノードと接続される。ＮＡＮＤ回路１２９の出力ノ
ードおよびインバータ回路１２０の入力ノードは、イン
バータ回路１１４の入力ノードと接続される。
【０１８８】ＮＭＯＳトランジスタＮ２４は、インバー
タ回路１１４の出力ノードとＮＡＮＤ回路１３０の出力
ノードとの間に接続される。ＮＡＮＤ回路１３０の出力
ノードはさらに、インバータ回路１２１の入力ノードと
接続される。ＮＡＮＤ回路１３０の第２の入力ノードお
よびインバータ回路１２１の出力ノードは、インバータ
回路１１５の入力ノードと接続される。
【０１８９】ＮＭＯＳトランジスタＮ２５は、インバー
タ回路１１５の出力ノードとＮＡＮＤ回路１３１の出力
ノードとの間に接続される。ＮＡＮＤ回路１３１の出力
ノードはさらに、インバータ回路１２２の入力ノードと
接続される。ＮＡＮＤ回路１３１の第２の入力ノードお
よびインバータ回路１２２の出力ノードは、インバータ
回路１１６の入力ノードと接続される。
【０１９０】以下簡単のため、インバータ回路１１１、
１１２、１１３、１１４、１１５、１１６のそれぞれの
出力ノードの信号をｉｎｖ１、ｉｎｖ２、ｉｎｖ３、ｉ
ｎｖ４、ｉｎｖ５、ｉｎｖ６と記す。
【０１９１】これらの信号は、以下の関係にある。すな
わち、ＮＭＯＳトランジスタＮ２０が導通状態になる
と、信号ｉｎｖ６に応じて、信号ｉｎｖ１が変化する。
ＮＭＯＳトランジスタＮ２２が導通状態になると、信号
ｉｎｖ２に応じて、信号ｉｎｖ３が変化する。ＮＭＯＳ
トランジスタＮ２４が導通状態になると、信号ｉｎｖ４
に応じて、信号ｉｎｖ５が変化する。
【０１９２】一方、ＮＭＯＳトランジスタＮ２１が導通
状態になると、信号ｉｎｖ１に応じて信号ｉｎｖ２が変
化する。ＮＭＯＳトランジスタＮ２３が導通状態になる
と、信号ｉｎｖ３に応じて信号ｉｎｖ４が変化する。Ｎ
ＭＯＳトランジスタＮ２５が導通状態になると、信号ｉ
ｎｖ５に応じて信号ｉｎｖ６が変化する。
【０１９３】３分周器２４はさらに、ＮＡＮＤ回路１４
０、インバータ回路１４１およびインバータ回路１４
２．１、１４２．２、…、１４２．ｋ（ただしｋは奇
数）を含む。
【０１９４】インバータ回路１４２．１、１４２．２、
…、１４２．ｋは直列に接続される。インバータ回路１
４２．１はインバータ回路１１１の出力である信号ｉｎ
ｖ１を受ける。ＮＡＮＤ回路１４０の第１の入力ノード
は、信号ｉｎｖ１を、第２の入力ノードは、インバータ
回路１４２．ｋの出力をそれぞれ受ける。インバータ回
路１４１は、ＮＡＮＤ回路１４０の出力を受けてこれを
反転する。
【０１９５】ＮＡＮＤ回路１４０とインバータ回路１４
２．１、１４２．２、…、１４２．ｋとにより、信号ｉ
ｎｖ１に応じて、Ｌレベルのワンショットパルスが発生
する。これを受けて、インバータ回路１４１から、Ｈレ
ベルのワンショットパルス（クロック信号ＥＸＴＣＬＫ
３）が出力される。
【０１９６】ここで、図１０に示す３分周器２４の動作
を、そのタイミングチャートである図１１を用いて説明
する。
【０１９７】図１１は、本発明の実施の形態２における
３分周器２４の動作を説明するためのタイミングチャー
トである。信号ＺＰＯＲは、前述したように電源立上が
り時に一旦Ｌレベルとなり、特定時間後にＨレベルにな
る信号である。
【０１９８】図１１に示すように、ｔ０時点（初期設定
時）において、信号ＺＰＯＲをＬレベルに設定する。こ
れにより、信号ｉｎｖ５および信号ｉｎｖ６がＨレベル
の状態になり、かつ信号ｉｎｖ１、ｉｎｖ２、ｉｎｖ３
およびｉｎｖ４がＬレベルの状態になる。続いて、信号
ＺＰＯＲをＨレベルに設定する。
【０１９９】次に、ｔ１時点において外部クロック信号
ＥＸＴＣＬＫがＨレベルに立上がると、Ｈレベルの信号
ｉｎｖ６に応じて、信号ｉｎｖ１がＨレベルに立上が
る。一方、Ｌレベルの信号ｉｎｖ４に応じて、信号ｉｎ
ｖ５がＬレベルに立上がる。
【０２００】ｔ１時点において、信号ｉｎｖ１がＨレベ
ルに立上がると、Ｈレベルのワンショットパルスが発生
する（クロック信号ＥＸＴＣＬＫ３）。
【０２０１】次に、ｔ２時点において、外部クロック信
号ＥＸＴＣＬＫがＬレベルに立下がると、Ｈレベルの信
号ｉｎｖ１に応じて、信号ｉｎｖ２がＨレベルに立上が
る。一方、Ｌレベルの信号ｉｎｖ５に応じて、信号ｉｎ
ｖ６がＬレベルに立下がる。
【０２０２】次に、ｔ３時点において、外部クロック信
号ＥＸＴＣＬＫがＨレベルに立上がると、Ｈレベルの信
号ｉｎｖ２に応じて、信号ｉｎｖ３がＨレベルに立上が
る。一方、Ｌレベルの信号ｉｎｖ６に応じて、信号ｉｎ
ｖ１がＬレベルに立下がる。
【０２０３】次に、ｔ４時点において、外部クロック信
号ＥＸＴＣＬＫがＬレベルに立下がると、Ｈレベルの信
号ｉｎｖ３に応じて、信号ｉｎｖ４がＨレベルに立上が
る。一方、Ｌレベルの信号ｉｎｖ１に応じて、信号ｉｎ
ｖ２がＬレベルに立下がる。
【０２０４】次に、ｔ５時点において、外部クロック信
号ＥＸＴＣＬＫがＨレベルに立上がると、Ｈレベルの信
号ｉｎｖ４に応じて、信号ｉｎｖ５がＨレベルに立上が
る。一方、Ｌレベルの信号ｉｎｖ２に応じて、信号ｉｎ
ｖ３がＬレベルに立下がる。
【０２０５】次に、ｔ６時点において、外部クロック信
号ＥＸＴＣＬＫがＬレベルに立下がると、Ｈレベルの信
号ｉｎｖ５に応じて、信号ｉｎｖ６がＨレベルに立上が
る。一方、Ｌレベルの信号ｉｎｖ３に応じて、信号ｉｎ
ｖ４がＬレベルに立下がる。
【０２０６】次に、ｔ７時点において、外部クロック信
号ＥＸＴＣＬＫがＨレベルに立上がると、Ｈレベルの信
号ｉｎｖ６に応じて、信号ｉｎｖ１がＨレベルに立上が
る。一方、Ｌレベルの信号ｉｎｖ４に応じて、信号ｉｎ
ｖ５がＬレベルに立下がる。
【０２０７】ｔ７時点において信号ｉｎｖ１がＨレベル
に立上がると、Ｈレベルのワンショットパルスが発生す
る（クロック信号ＥＸＴＣＬＫ３）。
【０２０８】次に、ｔ８時点において、外部クロック信
号ＥＸＴＣＬＫがＬレベルに立下がると、Ｈレベルの信
号ｉｎｖ１に応じて、信号ｉｎｖ２がＨレベルに立上が
る。一方、Ｌレベルの信号ｉｎｖ５に応じて、信号ｉｎ
ｖ６がＬレベルに立下がる。
【０２０９】すなわち、図１１において、信号ｉｎｖ１
は、ｔ（６ｎ＋１）時点（ただし、ｎは０以上の整数）
において、Ｈレベルになる。また、信号ｉｎｖ１は、ｔ
（６ｎ＋３）時点において、Ｌレベルになる。
【０２１０】このように、実施の形態２における３分周
器２４は、外部クロック信号ＥＸＴＣＬＫに対して、３
周期に１回の割合でパルス信号（クロック信号ＥＸＴＣ
ＬＫ３）を生成する。
【０２１１】以上の説明をもとに、本発明の実施の形態
２におけるＤＬＬ回路２０００の動作を、そのタイミン
グチャートである図１２を用いて説明する。
【０２１２】図１２は、本発明の実施の形態２における
ＤＬＬ回路２０００の動作を説明するためのタイミング
チャートである。ここで、初期設定時の遅延ライン２の
遅延時間をｄｔ１とする。
【０２１３】図１２に示すように、外部クロック信号Ｅ
ＸＴＣＬＫがｔ１時点、ｔ２時点、…で入力されるもの
とする。したがって、ｔ１時点、ｔ４時点、ｔ７時点、
…において３分周器２４からクロック信号ＥＸＴＣＬＫ
３が出力される。
【０２１４】ｔ１時点において、セレクタ２０は、クロ
ック信号ＥＸＴＣＬＫ３を選択的に取込み、第１のクロ
ック信号ＤＩＮを出力する。これにより、遅延ライン２
は、ｔ１時点からｄｔ１経過時点で、第１の内部クロッ
ク信号ＩＮＴＣＬＫを出力する。
【０２１５】２分周器２２から出力されるクロック信号
ＩＮＴＣＬＫ２は、この第１の内部クロック信号ＩＮＴ
ＣＬＫの立上がりタイミングで、Ｌレベルに立下がる。
【０２１６】セレクタ２０は、この第１の内部クロック
信号ＩＮＴＣＬＫを選択的に取込み、第２のクロック信
号ＤＩＮを出力する。これにより、遅延ライン２は、第
２のクロック信号ＤＩＮの立上がりタイミングからｄｔ
１経過時点で、第２の内部クロック信号ＩＮＴＣＬＫを
出力する。
【０２１７】２分周器２２から出力されるクロック信号
ＩＮＴＣＬＫ２は、この第２の内部クロック信号ＩＮＴ
ＣＬＫの立上がりタイミングで、Ｈレベルに立上がる。
【０２１８】位相比較器６は、このクロック信号ＩＮＴ
ＣＬＫ２と、ｔ４時点においてＨレベルに立上がるクロ
ック信号ＥＸＴＣＬＫ３との位相差を比較する。これに
基づき、遅延ライン２の遅延時間が調整される（遅延時
間ｄｔ２と記す）。
【０２１９】セレクタ２０は、時刻ｔ４において、クロ
ック信号ＥＸＴＣＬＫ３を選択的に取込み、第３のクロ
ック信号ＤＩＮを出力する。これにより、遅延ライン２
は、ｔ４時点からｄｔ２経過時点で、第３の内部クロッ
ク信号ＩＮＴＣＬＫを出力する。
【０２２０】２分周器２２から出力されるクロック信号
ＩＮＴＣＬＫ２は、この第３の内部クロック信号ＩＮＴ
ＣＬＫの立上がりタイミングで、Ｌレベルに立下がる。
【０２２１】セレクタ２０は、この第３の内部クロック
信号ＩＮＴＣＬＫを選択的に取込み、第４のクロック信
号ＤＩＮを出力する。これにより、遅延ライン２は、第
４のクロック信号ＤＩＮの立上がりタイミングからｄｔ
２経過時点で、第４の内部クロック信号ＩＮＴＣＬＫを
出力する。
【０２２２】２分周器２２から出力されるクロック信号
ＩＮＴＣＬＫ２は、この第４の内部クロック信号ＩＮＴ
ＣＬＫの立上がりタイミングで、Ｈレベルに立上がる。
【０２２３】位相比較器６は、このクロック信号ＩＮＴ
ＣＬＫ２と、ｔ７時点においてＨレベルに立上がるクロ
ック信号ＥＸＴＣＬＫ３との位相差を比較する。これに
基づき、遅延ライン２の遅延時間が調整される（遅延時
間ｄｔ３と記す）。
【０２２４】以降、クロック信号ＥＸＴＣＬＫ３と、ク
ロック信号ＩＮＴＣＬＫ２との位相が一致した場合（ｔ
１０時点〜）、セレクタ２をから出力されるクロック信
号ＤＩＮは、遅延ライン２において、遅延時間ｄｔ３だ
け遅れて出力されることになる。
【０２２５】このように、実施の形態２のＤＬＬ回路２
０００は、外部クロック信号ＥＸＴＣＬＫを３分周した
クロック信号ＥＸＴＣＬＫ３と、内部クロック信号ＩＮ
ＴＣＬＫを２分周したクロック信号ＩＮＴＣＬＫ２との
位相結果に基づき、遅延ライン２における遅延時間が決
定される。また、セレクタ２０は、クロック信号ＥＸＴ
ＣＬＫ３と、内部クロック信号ＩＮＴＣＬＫとを交互に
選択的に遅延ライン２に出力する。
【０２２６】この結果、内部クロック信号ＩＮＴＣＬＫ
の周波数は、外部クロック信号ＥＸＴＣＬＫの周波数の
２／３倍になる。また、内部クロック信号ＩＮＴＣＬＫ
を分周したクロック信号ＩＮＴＣＬＫ２は、Ｈレベル幅
とＬレベル幅とが、ともに遅延ライン２の遅延時間（ｄ
ｔ３）に等しいデューティ比５０％のクロック信号とな
る。
【０２２７】以上の説明により、本発明の実施の形態２
におけるＤＬＬ回路２００は、外部クロック信号に対し
て位相のそろった２／３倍の周波数の内部クロック信号
ＩＮＴＣＬＫを容易に生成することができる。
【０２２８】さらに、内部クロック信号ＩＮＴＣＬＫを
分周したクロック信号ＩＮＴＣＬＫ２は、デューティ比
５０％の正確なクロック信号となる。
【０２２９】なお、上記の説明においては、外部クロッ
ク信号を３分周することにより、位相の揃った２／３倍
の周波数の内部クロック信号を生成したが、これは一例
であり、ｎ分周器（ただしｎは３以上の整数）を用いる
ことにより、２／ｎ倍の周波数の内部クロック信号を容
易に生成することが可能である。 ［実施の形態３］次に、本発明の実施の形態３に係るＤ
ＬＬ回路について説明する。
【０２３０】本発明の実施の形態３に係るＤＬＬ回路
は、外部クロック信号に対して逓倍の信号を生成し、か
つ生成した逓倍の信号の位相をシフトすることを可能と
するものである。
【０２３１】以下、本発明の実施の形態３におけるＤＬ
Ｌ回路３０００の構成について、その概略ブロック図で
ある図１３を用いて説明する。
【０２３２】図１３は、本発明の実施の形態３における
ＤＬＬ回路３０００の基本構成の一例を示す概略ブロッ
ク図である。図１７に示す従来のＤＬＬ回路９００およ
び図１に示すＤＬＬ回路１０００と同じ構成要素には、
同じ記号もしくは同じ符号を付しその説明を省略する。
【０２３３】図１３に示すように、ＤＬＬ回路３０００
は、クロック発生回路３００とクロック発生回路３５０
とを備える。クロック発生回路３００は、外部クロック
信号ＥＸＴＣＬＫを受けて第１の内部クロック信号ＩＮ
ＴＣＬＫ１を出力する。クロック発生回路３５０は、第
１の内部クロック信号ＩＮＴＣＬＫ１を受けて、第２の
内部クロック信号ＩＮＴＣＬＫ２を出力する。
【０２３４】まず、クロック発生回路３００の構成につ
いて説明する。クロック発生回路３００は、遅延ライン
２. １、シフトレジスタ４. １、位相比較器６. １、２
分周器２６、セレクタ２０および遅延回路２００を備え
る。遅延ライン２. １、シフトレジスタ４. １、および
位相比較器６. １は、それぞれ図１に示す遅延ライン
２、シフトレジスタ４、位相比較器６と同じ構成であ
る。
【０２３５】遅延ライン２. １は、入力した信号を遅延
して、第１の内部クロック信号ＩＮＴＣＬＫ１を出力す
る。遅延回路２１０は、この第１の内部クロック信号Ｉ
ＮＴＣＬＫ１を遅延する。２分周器２６は、遅延回路２
００の出力信号を２分周したクロック信号ＩＮＴＣＬＫ
１ｄを生成する。
【０２３６】２分周器２６の構成例としては、たとえ
ば、図４で示した２分周器２２が挙げられる。２分周器
２６は、リセット信号（信号ＺＰＯＲ）により、電源立
上げ時に初期設定される。
【０２３７】セレクタ２０は、外部クロック信号ＥＸＴ
ＣＬＫと遅延回路２００の出力信号とを交互に選択し
て、遅延ライン２. １に出力する。セレクタ２０は、リ
セット信号（信号ＺＰＯＲ）により、電源立上げ時に初
期設定される。
【０２３８】位相比較器６. １は、外部クロック信号Ｅ
ＸＴＣＬＫの位相とクロック信号ＩＮＴＣＬＫ１ｄの位
相とを比較し、比較結果に基づき、ＤＯＷＮ信号もしく
はＵＰ信号を出力する。シフトレジスタ４. １は、この
ＤＯＷＮ信号もしくはＵＰ信号に基づき、遅延ライン
２. １の遅延時間を調整する。
【０２３９】なお、前述したように、第１の内部クロッ
ク信号ＩＮＴＣＬＫ１は、外部クロック信号ＥＸＴＣＬ
Ｋに対して２逓倍の信号になる。さらに、第１の内部ク
ロック信号ＩＮＴＣＬＫ１は、外部クロック信号ＥＸＴ
ＣＬＫに対して、一定の位相差を持つクロックパルスと
なる。
【０２４０】次に、クロック発生回路３５０の構成につ
いて説明する。クロック発生回路３５０は、遅延ライン
２. ２、シフトレジスタ４. ２、位相比較器６. ２、お
よび遅延回路２１０を備える。遅延ライン２. ２、シフ
トレジスタ４. ２、および位相比較器６. ２は、それぞ
れ図１に示す遅延ライン２、シフトレジスタ４、位相比
較器６とそれぞれ同じ構成である。
【０２４１】遅延ライン２. ２は、クロック発生回路３
００から出力される第１の内部クロック信号ＩＮＴＣＬ
Ｋ１を受けて、これを遅延して出力（第２の内部クロッ
ク信号ＩＮＴＣＬＫ２）する。遅延回路２１０は、第２
の内部クロック信号ＩＮＴＣＬＫ２を遅延する（クロッ
ク信号ＩＮＴＣＬＫ２ｄと称す）。
【０２４２】位相比較器６. ２は、第１の内部クロック
信号ＩＮＴＣＬＫ１とクロック信号ＩＮＴＣＬＫ２ｄと
の位相を比較し、比較結果に基づき、ＤＯＷＮ信号もし
くはＵＰ信号を出力する。シフトレジスタ４. ２は、こ
のＤＯＷＮ信号もしくはＵＰ信号に基づき、遅延ライン
２. ２の遅延時間を調整する。
【０２４３】この場合、第２の内部クロック信号ＩＮＴ
ＣＬＫ２は、第１の内部クロック信号ＩＮＴＣＬＫ１に
対して、一定の位相差を持つクロックパルスとなる。
【０２４４】次に、本発明の実施の形態３におけるＤＬ
Ｌ回路３０００の動作を、そのタイミングチャートであ
る図１４を用いて説明する。クロック発生回路３００の
基本動作は、図１で示したＤＬＬ回路１０００と基本的
に同じである。クロック発生回路３５０の基本動作は、
図１７で示したＤＬＬ回路９００と基本的に同じであ
る。
【０２４５】図１４は、本発明の実施の形態３における
ＤＬＬ回路３０００の動作を説明するためのタイミング
チャートである。遅延回路２００の遅延時間をｔｄ１、
遅延回路２１０の遅延時間をｔｄ２とする。
【０２４６】図１４を参照して、外部クロック信号ＥＸ
ＴＣＬＫがｔ１時点、ｔ２時点、…でＤＬＬ回路３００
０に入力する。
【０２４７】ｔ１時点において、ＤＬＬ回路３０００
が、外部クロック信号ＥＸＴＣＬＫを受けると、クロッ
ク発生回路３００は、第１の内部クロック信号ＩＮＴＣ
ＬＫ１を出力する。
【０２４８】クロック発生回路３５０は、この第１の内
部クロック信号ＩＮＴＣＬＫ１を遅延して、第２の内部
クロック信号ＩＮＴＣＬＫ２を出力する。クロック発生
回路３００は、この第１の内部クロック信号ＩＮＴＣＬ
Ｋ１をフィードバックして遅延し、新たな第１の内部ク
ロック信号ＩＮＴＣＬＫ１を出力する。
【０２４９】２分周器２６は、この第１の内部クロック
信号ＩＮＴＣＬＫ１に基づき、クロック信号ＩＮＴＣＬ
Ｋ１ｄを出力する。
【０２５０】ｔ２時点において、ＤＬＬ回路３０００
が、外部クロック信号ＥＸＴＣＬＫを受けると、位相比
較器６. １は、外部クロック信号ＥＸＴＣＬＫとクロッ
ク信号ＩＮＴＣＬＫ１ｄとの位相差を検出する（ここ
で、位相差が０でない場合は、位相差が０になるよう
に、遅延ライン２. １の遅延時間を調整する）。
【０２５１】この場合位相差は０であり、外部クロック
信号ＥＸＴＣＬＫと第１の内部クロック信号ＩＮＴＣＬ
Ｋ１との立上がりタイミングの差はｔｄ１（遅延回路２
００の遅延時間）である。
【０２５２】一方、クロック発生回路３５０は、第１の
内部クロック信号ＩＮＴＣＬＫ１を遅延して、第２の内
部クロック信号ＩＮＴＣＬＫ２を出力する。
【０２５３】遅延回路２１０は、この第２の内部クロッ
ク信号ＩＮＴＣＬＫ２に基づき、クロック信号ＩＮＴＣ
ＬＫ２ｄを出力する。
【０２５４】位相比較器６. ２は、第１の内部クロック
信号ＩＮＴＣＬＫ１とこのクロック信号ＩＮＴＣＬＫ２
ｄとの位相差を検出する（ここで、位相差が０でない場
合には、位相差が０になるように、遅延ライン２. ２の
遅延時間を調整する）。
【０２５５】この場合位相差は０であり、第１の内部ク
ロック信号ＩＮＴＣＬＫ１と第２の内部クロック信号Ｉ
ＮＴＣＬＫ２との立上がりタイミングの差はｔｄ２（遅
延回路２１０の遅延時間）である。
【０２５６】このように、ＤＬＬ回路３０００において
は、外部クロック信号ＥＸＴＣＬＫとクロック信号ＩＮ
ＴＣＬＫ１ｄとの位相差が０になるように、また第１の
内部クロック信号ＩＮＴＣＬＫ１とクロック信号ＩＮＴ
ＣＬＫ２ｄとの位相差が０になるように、それぞれフィ
ードバックがかかる。
【０２５７】実施の形態１におけるＤＬＬ回路１０００
においては、たとえば、外部クロック信号の周波数が１
００ＭＨｚの外部クロック信号が入力された場合、２逓
倍の２００ＭＨｚのクロック信号が生成される。したが
って、位相を戻すことができる範囲は、２００ＭＨｚの
周期である５ｎｓまでとなる。すなわち、ＤＬＬ回路１
０００は、逓倍された周波数の周期分しか位相を戻すこ
とができない。
【０２５８】これに対し、実施の形態３におけるＤＬＬ
回路３０００は、以上のように構成することにより、外
部クロック信号の周期の１．５倍まで位相を戻すことが
可能となる。
【０２５９】［実施の形態４］次に、本発明の実施の形
態４におけるＤＬＬ回路について説明する。
【０２６０】本発明の実施の形態４におけるＤＬＬ回路
は、外部クロック信号の逓倍の周波数のクロック信号を
生成し、かつ生成した逓倍のクロック信号の位相を変化
させるとともに、位相のジッタ（揺らぎ）を抑えること
を可能とするものである。
【０２６１】以下、本発明の実施の形態４におけるＤＬ
Ｌ回路４０００の構成を、その概略ブロック図である図
１５を用いて説明する。
【０２６２】図１５は、本発明の実施の形態４における
ＤＬＬ回路４０００の基本構成の一例を示す概略ブロッ
ク図である。図１７に示す従来のＤＬＬ回路９００およ
び図１３に示すＤＬＬ回路３０００と同じ構成要素に
は、同じ記号もしくは同じ符号を付しその説明を省略す
る。
【０２６３】図１５に示すように、ＤＬＬ回路４０００
は、クロック発生回路３００とクロック発生回路４５０
とを備える。
【０２６４】以下、クロック発生回路４５０の構成につ
いて説明する。クロック発生回路４５０は、遅延ライン
２. ３、シフトレジスタ４. ３、位相比較器６. ３、２
分周器２７、および遅延回路２２０を備える。遅延ライ
ン２.３、シフトレジスタ４. ３、および位相比較器６.
３は、それぞれ図１に示す遅延ライン２、シフトレジ
スタ４、位相比較器６と同じ構成である。
【０２６５】遅延ライン２. ３は、第１の内部クロック
信号ＩＮＴＣＬＫ１を遅延して、第２の内部クロック信
号ＩＮＴＣＬＫ２を出力する。遅延回路２２０は、この
第２の内部クロック信号ＩＮＴＣＬＫ２を遅延する。
【０２６６】２分周器２７は、遅延回路２２０の出力信
号を２分周したクロック信号ＩＮＴＣＬＫ２ｄを生成す
る。２分周器２７の構成例としては、たとえば、図４で
示した２分周器２２が挙げられる。２分周器２７は、リ
セット信号（信号ＺＰＯＲ）により、電源立上げ時に初
期設定される。
【０２６７】位相比較器６. ３は、外部クロック信号Ｅ
ＸＴＣＬＫの位相とクロック信号ＩＮＴＣＬＫ１ｄの位
相とを比較し、比較結果に基づき、ＤＯＷＮ信号もしく
はＵＰ信号を出力する。シフトレジスタ４. ３は、この
ＤＯＷＮ信号もしくはＵＰ信号に基づき、遅延ライン
２. ３の遅延時間を調整する。
【０２６８】すなわち、クロック発生回路４５０は、外
部クロック信号ＥＸＴＣＬＫとクロック信号ＩＮＴＣＬ
Ｋ２ｄとの位相差が０になるように、遅延ライン２. ３
の遅延時間を調整する。
【０２６９】次に、本発明の実施の形態４におけるＤＬ
Ｌ回路４０００の動作を、そのタイミングチャートであ
る図１６を用いて説明する。
【０２７０】図１６は、本発明の実施の形態４における
ＤＬＬ回路４０００の動作を説明するためのタイミング
チャートである。遅延回路２００の遅延時間をｔｄ１、
遅延回路２２０の遅延時間をｔｄ２とする。
【０２７１】図１６に示すように、外部クロック信号Ｅ
ＸＴＣＬＫがｔ１時点、ｔ２時点、…でＤＬＬ回路４０
００に入力する。
【０２７２】ｔ１時点において外部クロック信号ＥＸＴ
ＣＬＫが入力されると、クロック発生回路３００は、第
１の内部クロック信号ＩＮＴＣＬＫ１を出力する。
【０２７３】クロック発生回路４５０は、この第１の内
部クロック信号ＩＮＴＣＬＫ１を遅延して、第２の内部
クロック信号ＩＮＴＣＬＫ２を出力する。クロック発生
回路３００は、この第１の内部クロック信号ＩＮＴＣＬ
Ｋ１をフィードバックして遅延し、新たな第１の内部ク
ロック信号ＩＮＴＣＬＫ１を出力する。
【０２７４】２分周器２６は、この第１の内部クロック
信号ＩＮＴＣＬＫ１に基づき、クロック信号ＩＮＴＣＬ
Ｋ１ｄを出力する。
【０２７５】位相比較器６. １は、、外部クロック信号
ＥＸＴＣＬＫ（ｔ２時点で入力）とクロック信号ＩＮＴ
ＣＬＫ１ｄとの位相差を検出する（ここで、位相差が０
でない場合には、位相差が０になるように、遅延ライン
２. １の遅延時間を調整する）。
【０２７６】ｔ２時点では位相差が０であり、外部クロ
ック信号ＥＸＴＣＬＫと第１の内部クロック信号ＩＮＴ
ＣＬＫ１との立上がりタイミングの差は、ｔｄ１（遅延
回路２００の遅延時間）である。
【０２７７】ｔ２時点において外部クロック信号ＥＸＴ
ＣＬＫが入力されると、クロック発生回路３００は、第
１の内部クロック信号ＩＮＴＣＬＫ１を出力する。
【０２７８】クロック発生回路４５０は、この第１の内
部クロック信号ＩＮＴＣＬＫ１を遅延して、第２の内部
クロック信号ＩＮＴＣＬＫ２を出力する。クロック発生
回路３００は、この第１の内部クロック信号ＩＮＴＣＬ
Ｋ１をフィードバックして遅延し、新たな第１の内部ク
ロック信号ＩＮＴＣＬＫ１を出力する。
【０２７９】遅延回路２２０は、この第２の内部クロッ
ク信号ＩＮＴＣＬＫ２を遅延する。２分周器２７は、遅
延回路２２０の出力信号に基づき、クロック信号ＩＮＴ
ＣＬＫ２ｄを出力する。
【０２８０】位相比較器６. ３は、外部クロック信号Ｅ
ＸＴＣＬＫ（ｔ３時点で入力）とクロック信号ＩＮＴＣ
ＬＫ２ｄとの位相差を検出する（ここで、位相差が０で
ない場合には、位相差が０になるように、遅延ライン
２. ３の遅延時間を調整する）。ｔ３時点では位相差が
０であり、外部クロック信号ＥＸＴＣＬＫと第２の内部
クロック信号ＩＮＴＣＬＫ２との立上がりタイミングの
差は、ｔｄ２（遅延回路２２０の遅延時間）である。
【０２８１】すなわち、前述したＤＬＬ回路３０００に
おいては、後段に位置するクロック発生回路３５０が、
前段に位置するクロック発生回路３００から出力された
第１の内部クロック信号ＩＮＴＣＬＫ１を基準にして位
相比較を行なうため、結果として、２つのクロック発生
回路（３００および３５０）のジッタ（ゆらぎ）が足し
合わされてしまうことになる。
【０２８２】一方、実施の形態４のＤＬＬ回路４０００
においては、後段に位置するクロック発生回路４５０
は、外部クロック信号ＥＸＴＣＬＫを基準にして位相比
較を行なうため、ジッタの影響を抑えることができ、よ
り精度の高い内部クロック信号を発生することができ
る。
【０２８３】
【発明の効果】請求項１に係る内部クロック信号発生回
路によれば、外部クロック信号に位相同期した内部クロ
ック信号を、フィードバックして、同じ状態の遅延ライ
ンに入力することにより、外部クロック信号の逓倍の内
部クロック信号を生成することができる。
【０２８４】請求項２に係る内部クロック信号発生回路
は、請求項１に係る内部クロック信号発生回路であっ
て、外部クロック信号と内部クロック信号とを交互に遅
延ラインに入力することにより、外部クロック信号に位
相同期した２逓倍の内部クロック信号を生成することが
できる。また、内部クロック信号を分周することによ
り、デューティ比５０％のクロック信号を生成すること
ができる。
【０２８５】請求項３に係る内部クロック信号発生回路
は、請求項２に係る内部クロック信号発生回路であっ
て、さらに外部クロック信号を分周する手段を設けるこ
とにより、外部クロック信号に位相同期した２／ｎ逓倍
の内部クロック信号を生成することができる。
【０２８６】請求項４に係る内部クロック信号発生回路
は、請求項２に係る内部クロック信号発生回路であっ
て、外部クロック信号と内部クロック信号との位相差を
一定に保つことができる。
【０２８７】請求項５に係る内部クロック信号発生回路
は、請求項３に係る内部クロック信号発生回路であっ
て、外部クロック信号と内部クロック信号との位相差を
一定に保つことができる。
【０２８８】請求項６〜８に係る内部クロック信号発生
回路によれば、外部クロック信号に位相同期した内部ク
ロック信号を、フィードバックして同じ状態の遅延ライ
ンに入力することにより、外部クロック信号の逓倍の内
部クロック信号を生成することができるクロック発生回
路を前段に備え、さらに前段と異なるクロック発生回路
とを備えることにより、外部クロック信号に対して逓倍
の信号を生成し、かつ生成した逓倍の信号の位相をシフ
トすることが可能となる。
【０２８９】請求項９〜１１に係る内部クロック信号発
生回路によれば、外部クロック信号に位相同期した内部
クロック信号を、フィードバックして同じ状態の遅延ラ
インに入力することにより、外部クロック信号の逓倍の
内部クロック信号を生成することができるクロック発生
回路を前段に備え、前段と異なるクロック発生回路を後
段に備えることにより、外部クロック信号に対して逓倍
の信号を生成し、かつ生成した逓倍の信号の位相をシフ
トすることが可能となる。また、後段のクロック発生回
路は、外部クロック信号を基準として位相比較を行なう
ため、回路内部で発生するジッタの影響を抑えて、高精
度の内部クロック信号を発生することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるＤＬＬ回路１
０００の基本構成を示す概略ブロック図である。
【図２】 本発明の実施の形態１におけるセレクタ２０
の具体的構成の一例を示す回路図である。
【図３】 本発明の実施の形態１におけるセレクタ２０
の動作を示すタイミングチャートである。
【図４】 本発明の実施の形態１における２分周器２２
の具体的構成の一例を示す回路図である。
【図５】 本発明の実施の形態１における２分周器２２
の動作を説明するためのタイミングチャートである。
【図６】 本発明の実施の形態１における位相比較器６
の具体的構成の一例を示す回路図である。
【図７】 本発明の実施の形態１における位相比較器６
の動作を説明するためのタイミングチャートである。
【図８】 本発明の実施の形態１におけるＤＬＬ回路１
０００の動作を説明するためのタイミングチャートであ
る。
【図９】 本発明の実施の形態２におけるＤＬＬ回路２
０００の基本構成を示す概略ブロック図である。
【図１０】 本発明の実施の形態２における３分周器２
４の具体的構成の一例を示す回路図である。
【図１１】 本発明の実施の形態２における３分周器２
４の動作を説明するためのタイミングチャートである。
【図１２】 本発明の実施の形態２におけるＤＬＬ回路
２０００の動作を示すタイミングチャートである。
【図１３】 本発明の実施の形態３におけるＤＬＬ回路
３０００の基本構成の一例を示す概略ブロック図であ
る。
【図１４】 本発明の実施の形態３におけるＤＬＬ回路
３０００の動作を説明するためのタイミングチャートで
ある。
【図１５】 本発明の実施の形態４におけるＤＬＬ回路
４０００の基本構成の一例を示す概略ブロック図であ
る。
【図１６】 本発明の実施の形態４におけるＤＬＬ回路
４０００の動作を説明するためのタイミングチャートで
ある。
【図１７】 従来のＤＬＬ回路９００の基本構成を示す
概略ブロック図である。
【図１８】 遅延ライン２の基本構成を示す回路図であ
る。
【図１９】 シフトレジスタ４の基本構成を示す回路図
である。
【図２０】 シフトレジスタ４の動作を説明するための
タイミングチャートである。
【図２１】 従来のＤＬＬ回路９００の動作を説明する
ためのタイミングチャートである。
【図２２】 逓倍のクロック信号を発生させるＤＬＬ回
路９１０の基本構成を示すブロック図である。
【図２３】 遅延ライン１２の基本構成を示す回路図で
ある。
【図２４】 従来のＤＬＬ回路９１０の動作を説明する
ためのタイミングチャート図である。
【図２５】 図２３に示すＤＬＬ回路９１０の問題点を
説明するためのタイミングチャートである。
【符号の説明】
２ 遅延ライン、４ シフトレジスタ、６ 位相比較
器、Ｕ 遅延ユニット、Ｌ レジスタ、２０ セレク
タ、２２, ２６, ２７ ２分周器、２４ ３分周器、
８, ２００, ２１０, ２２０ 遅延回路、３００, ３５
０, ４５０ クロック発生回路、１０００〜４０００
ＤＬＬ回路。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 外部クロック信号に位相同期した内部ク
    ロック信号を発生する内部クロック信号発生回路であっ
    て、 入力した信号を遅延して前記内部クロック信号を出力す
    る遅延ラインと、 前記遅延ラインから出力される内部クロック信号もしく
    は前記外部クロック信号のいずれか一方を選択的に前記
    遅延ラインに出力する選択手段と、 前記内部クロック信号を分周する第１の分周手段と、 前記第１の分周手段から出力される信号と前記外部クロ
    ック信号との位相差を検出して、前記検出結果に基づ
    き、前記遅延ラインにおける遅延時間を制御する遅延制
    御手段とを備える、内部クロック信号発生回路。
  2. 【請求項２】 前記選択手段は、 前記外部クロック信号と前記内部クロック信号とを交互
    に選択して前記遅延ラインに出力し、 前記第１の分周手段は、 前記内部クロック信号を２分周し、 前記選択手段は、第１番目に選択される信号は、前記外
    部クロック信号とする、請求項１記載の内部クロック信
    号発生回路。
  3. 【請求項３】 外部クロック信号を分周して、前記選択
    手段および前記遅延制御手段に出力する第２の分周手段
    をさらに備える、請求項２記載の内部クロック信号発生
    回路。
  4. 【請求項４】 前記遅延制御手段は、前記位相差が一定
    値以内になるように、前記遅延ラインの遅延時間を調整
    する、請求項２記載の内部クロック信号発生回路。
  5. 【請求項５】 前記遅延制御手段は、前記位相差が一定
    値以内になるように、前記遅延ラインの遅延時間を調整
    する、請求項３記載の内部クロック信号発生回路。
  6. 【請求項６】 外部クロック信号に基づき、前記外部ク
    ロック信号に位相同期した第１の内部クロック信号を発
    生する第１のクロック信号発生手段と、 前記第１のクロック信号発生手段の出力する第１の内部
    クロック信号に基づき、前記第１の内部クロック信号に
    位相同期した第２の内部クロック信号を発生する第２の
    クロック信号発生手段とを備え、 前記第１のクロック信号発生手段は、 入力した信号を遅延して前記第１の内部クロック信号を
    出力する第１の遅延ラインと、 前記第１の遅延ラインから出力される内部クロック信号
    もしくは前記外部クロック信号のいずれか一方を選択的
    に前記第１の遅延ラインに出力する選択手段と、 前記第１の内部クロック信号を分周する分周手段と、 前記分周手段から出力される信号と前記外部クロック信
    号との位相差を検出して、前記検出結果に基づき、前記
    第１の遅延ラインにおける遅延時間を制御する第１の遅
    延制御手段とを含み、 前記第２のクロック信号発生手段は、 前記第１の内部クロック信号を遅延して前記第２の内部
    クロック信号を出力する第２の遅延ラインと、 前記第２の遅延ラインから出力される第２の内部クロッ
    ク信号と前記第１の内部クロック信号との位相差を検出
    して、前記検出結果に基づき、前記第２の遅延ラインに
    おける遅延時間を制御する第２の遅延制御手段とを含
    む、内部クロック信号発生回路。
  7. 【請求項７】 前記選択手段は、 前記外部クロック信号と前記第１の内部クロック信号と
    を交互に選択して、前記第１の遅延ラインに出力し、 前記分周手段は、 前記第１の内部クロック信号を２分周し、 前記選択手段は、第１番目に選択される信号は、前記外
    部クロック信号とする、請求項６記載の内部クロック信
    号発生回路。
  8. 【請求項８】 前記第１の遅延制御手段は、前記位相差
    が一定値以内になるように、前記第１の遅延ラインの遅
    延時間を調整し、 前記第２の遅延制御手段は、前記位相差が一定値以内に
    なるように、前記第２の遅延ラインの遅延時間を調整す
    る、請求項７記載の内部クロック信号発生回路。
  9. 【請求項９】 外部クロック信号に基づき、前記外部ク
    ロック信号に位相同期した第１の内部クロック信号を発
    生する第１のクロック信号発生手段と、 前記第１のクロック信号発生手段の出力する第１の内部
    クロック信号に基づき、前記外部クロック信号に位相同
    期した第２の内部クロック信号を発生する第２のクロッ
    ク信号発生手段とを備え、 前記第１のクロック信号発生手段は、 入力した信号を遅延して前記第１の内部クロック信号を
    出力する第１の遅延ラインと、 前記第１の遅延ラインから出力される第１の内部クロッ
    ク信号もしくは前記外部クロック信号のいずれか一方を
    選択的に前記第１の遅延ラインに出力する選択手段と、 前記第１の内部クロック信号を分周する第１の分周手段
    と、 前記第１の分周手段から出力される信号と前記外部クロ
    ック信号との位相差を検出して、前記検出結果に基づ
    き、前記第１の遅延ラインにおける遅延時間を制御する
    第１の遅延制御手段とを含み、 前記第２のクロック信号発生手段は、 前記第１の内部クロック信号を遅延して前記第２の内部
    クロック信号を出力する第２の遅延ラインと、 前記第２の内部クロック信号を分周する第２の分周手段
    と、 前記第２の分周手段から出力される信号と前記外部クロ
    ック信号との位相差を検出して、前記検出結果に基づ
    き、前記第２の遅延ラインにおける遅延時間を制御する
    第２の遅延制御手段とを含む、内部クロック信号発生回
    路。
  10. 【請求項１０】 前記選択手段は、 前記外部クロック信号と前記第１の内部クロック信号と
    を交互に選択して、前記第１の遅延ラインに出力し、 前記第１の分周手段は、 前記第１の内部クロック信号を２分周し、 前記第２の分周手段は、 前記第２の内部クロック信号を２分周し、 前記選択手段は、第１番目に選択される信号は、前記外
    部クロック信号とし、 前記第１の分周手段は、前記第１の内部クロック信号を
    前記第１の遅延ラインで遅延した結果発生する前記第１
    の内部クロック信号に同期した信号を出力し、、 前記第２の分周手段は、前記外部クロック信号を前記第
    １の遅延ラインで遅延した結果発生する前記第１の内部
    クロック信号を前記第２の遅延ラインで遅延した結果発
    生する前記第２の内部クロック信号に同期した信号を出
    力する、請求項９記載の内部クロック信号発生回路。
  11. 【請求項１１】 前記第１の遅延制御手段は、前記位相
    差が一定値以内になるように、前記第１の遅延ラインの
    遅延時間を調整し、 前記第２の遅延制御手段は、前記位相差が一定値以内に
    なるように、前記第２の遅延ラインの遅延時間を調整す
    る、請求項１０記載の内部クロック信号発生回路。
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