JPH1063512A - 決定記憶装置を備えた高速アービタ - Google Patents
決定記憶装置を備えた高速アービタInfo
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- JPH1063512A JPH1063512A JP9143900A JP14390097A JPH1063512A JP H1063512 A JPH1063512 A JP H1063512A JP 9143900 A JP9143900 A JP 9143900A JP 14390097 A JP14390097 A JP 14390097A JP H1063512 A JPH1063512 A JP H1063512A
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Abstract
(57)【要約】
【課題】 高性能アービタの各種実施形態を実現できる
改良形回路を提案する。 【解決手段】 遅延決定アービタと決定記憶（または待
ち行列）装置を組み合わせることによって、遅延終了ア
ービタが実施される。他の実施形態では、決定に利用可
能な記憶量を拡大するアービタ実施形態が開示される。
単純なアービタのような意志決定装置に、任意の段数の
待ち行列または先入れ先出し（ＦＩＦＯ）レジスタのよ
うな決定記憶装置が後続する。アービタに後続する決定
記憶装置によって、アービタは、各決定をできるだけ速
く報告し、次の意志決定サイクルを開始することが可能
になる。
改良形回路を提案する。 【解決手段】 遅延決定アービタと決定記憶（または待
ち行列）装置を組み合わせることによって、遅延終了ア
ービタが実施される。他の実施形態では、決定に利用可
能な記憶量を拡大するアービタ実施形態が開示される。
単純なアービタのような意志決定装置に、任意の段数の
待ち行列または先入れ先出し（ＦＩＦＯ）レジスタのよ
うな決定記憶装置が後続する。アービタに後続する決定
記憶装置によって、アービタは、各決定をできるだけ速
く報告し、次の意志決定サイクルを開始することが可能
になる。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路に関する
ものであり、とりわけ、高性能アービタの各種実行例を
実現するための改良された方法及び装置に関するもので
ある。
ものであり、とりわけ、高性能アービタの各種実行例を
実現するための改良された方法及び装置に関するもので
ある。
【０００２】
【従来の技術】アービタは、２人の競合ユーザの一方だ
けが保護されたプロセスにアクセスできるようにする回
路素子である。１人のユーザだけしかアクセスを要求し
ない場合、アクセスは即座に許可される。ユーザがその
サービスを終了すると、ユーザ自身が終了を宣言する。
ユーザは、ユーザ自身による終了宣言前であっても、許
可信号の受信後はいつでも第２の要求を行うことが可能
である。第２のユーザは、いつでもアクセスを要求する
ことができるが、第１のユーザがそのサービスに対する
アクセスを許可されている場合、こうした後続の要求に
対する許可は、第１のユーザ自身による終了宣言まで遅
延する。両方のユーザがほぼ同時にアクセスを要求する
場合、一方だけしかサービスが許可されず、もう一方は
遅れる。ほぼ同時要求の場合、どちらの要求に最初にア
クセスを許可するかの決定は、どちらの要求を最初に受
信したかを考慮することだけでなく、集積回路チップに
おける温度勾配、製作条件等のような要素によっても左
右される可能性がある。いずれにせよ、どちらの要求に
最初にアクセスを許可するかに関する決定が明確になさ
れる。
けが保護されたプロセスにアクセスできるようにする回
路素子である。１人のユーザだけしかアクセスを要求し
ない場合、アクセスは即座に許可される。ユーザがその
サービスを終了すると、ユーザ自身が終了を宣言する。
ユーザは、ユーザ自身による終了宣言前であっても、許
可信号の受信後はいつでも第２の要求を行うことが可能
である。第２のユーザは、いつでもアクセスを要求する
ことができるが、第１のユーザがそのサービスに対する
アクセスを許可されている場合、こうした後続の要求に
対する許可は、第１のユーザ自身による終了宣言まで遅
延する。両方のユーザがほぼ同時にアクセスを要求する
場合、一方だけしかサービスが許可されず、もう一方は
遅れる。ほぼ同時要求の場合、どちらの要求に最初にア
クセスを許可するかの決定は、どちらの要求を最初に受
信したかを考慮することだけでなく、集積回路チップに
おける温度勾配、製作条件等のような要素によっても左
右される可能性がある。いずれにせよ、どちらの要求に
最初にアクセスを許可するかに関する決定が明確になさ
れる。
【０００３】図１には、５線式アービタ１００の端子イ
ンターフェイスを示すブロック図が示されている。２つ
の端子１０２及び１０４が、それぞれ、入力要求信号Ｒ
１及びＲ２を受信し、２つの対応する端子１０６及び１
０８が、それぞれ、出力許可信号Ｇ１及びＧ２を発生す
る。このアービタは、信号が立ち上がるのか、立ち下が
るのかには関係なく、情報を伝搬する信号遷移の事象で
ある場合、遷移信号規則を利用する。事象論理と呼ばれ
る場合もあるこのタイプの信号方式を利用する論理回路
要素は、信号遷移を検出し、それに応答することだけし
か必要とせず、信号の遷移方向は顧慮しない。しかし、
云うまでもないことではあるが、パルス信号方式のよう
な他の信号規則も可能である。アービタ１００は、要求
入力端子１０２及び１０４のどちらか一方における遷移
に応答し、最終的に、対応する許可出力端子に出力遷移
を送り出す。アービタのクリティカルなジョブは、一度
に１つだけ出力許可を送り出して、どちらの入力を選択
したかを指示することである。後続の要求入力に応答す
る順次許可出力は、終了（ｄｏｎｅ）にちなんでＤと表
示されている第５の入力端子１１０における遷移によっ
て分離しなければならない。
ンターフェイスを示すブロック図が示されている。２つ
の端子１０２及び１０４が、それぞれ、入力要求信号Ｒ
１及びＲ２を受信し、２つの対応する端子１０６及び１
０８が、それぞれ、出力許可信号Ｇ１及びＧ２を発生す
る。このアービタは、信号が立ち上がるのか、立ち下が
るのかには関係なく、情報を伝搬する信号遷移の事象で
ある場合、遷移信号規則を利用する。事象論理と呼ばれ
る場合もあるこのタイプの信号方式を利用する論理回路
要素は、信号遷移を検出し、それに応答することだけし
か必要とせず、信号の遷移方向は顧慮しない。しかし、
云うまでもないことではあるが、パルス信号方式のよう
な他の信号規則も可能である。アービタ１００は、要求
入力端子１０２及び１０４のどちらか一方における遷移
に応答し、最終的に、対応する許可出力端子に出力遷移
を送り出す。アービタのクリティカルなジョブは、一度
に１つだけ出力許可を送り出して、どちらの入力を選択
したかを指示することである。後続の要求入力に応答す
る順次許可出力は、終了（ｄｏｎｅ）にちなんでＤと表
示されている第５の入力端子１１０における遷移によっ
て分離しなければならない。
【０００４】図２の状態図によって、５線式アービタの
動作及びその環境を明らかにすることができる。この状
態図には、立方体を形成する８つの状態が含まれてい
る。初期状態１は二重円で表示されている。この立方体
の仕様は、下記の規則を表している： １）各要求入力における初期要求を除けば、この環境で
は、対応するＧ１またはＧ２信号の受信後にのみ、Ｒ１
及びＲ２で後続要求が可能になる。 ２）アービタは、対応するＲ１及び／またはＲ２信号の
受信後に限って、許可Ｇ１またはＧ２信号の送り出しが
可能になる。 ３）１つの初期許可を除けば、アービタは、第５の端子
における事象Ｄの後に限って、Ｇ１またはＧ２で１つの
追加許可を送り出すことが可能になる。 ４）環境は、各許可にＤの信号で応答しなければならな
い。
動作及びその環境を明らかにすることができる。この状
態図には、立方体を形成する８つの状態が含まれてい
る。初期状態１は二重円で表示されている。この立方体
の仕様は、下記の規則を表している： １）各要求入力における初期要求を除けば、この環境で
は、対応するＧ１またはＧ２信号の受信後にのみ、Ｒ１
及びＲ２で後続要求が可能になる。 ２）アービタは、対応するＲ１及び／またはＲ２信号の
受信後に限って、許可Ｇ１またはＧ２信号の送り出しが
可能になる。 ３）１つの初期許可を除けば、アービタは、第５の端子
における事象Ｄの後に限って、Ｇ１またはＧ２で１つの
追加許可を送り出すことが可能になる。 ４）環境は、各許可にＤの信号で応答しなければならな
い。
【０００５】規則１及び２は、Ｒ１で始めて、Ｒ１及び
Ｇ１が交番し、同様に、Ｒ２で始めて、Ｒ２及びＧ２が
交番することを表している。規則３及び４は、Ｇ１とＧ
２の一方が、Ｇ信号の一方から始めて、Ｄと交番するこ
とを表している。規則３は、２つの要求があったとして
も、アービタがＤ事象間において単一の許可信号だけし
か発生しないことを要求している。これは調停を意味し
ている。しかし、立方体の仕様には、調停の判断を下す
方法または時期を示すものはないし、あるいは、競合す
る要求間で選択を行う方法を示すものもない。
Ｇ１が交番し、同様に、Ｒ２で始めて、Ｒ２及びＧ２が
交番することを表している。規則３及び４は、Ｇ１とＧ
２の一方が、Ｇ信号の一方から始めて、Ｄと交番するこ
とを表している。規則３は、２つの要求があったとして
も、アービタがＤ事象間において単一の許可信号だけし
か発生しないことを要求している。これは調停を意味し
ている。しかし、立方体の仕様には、調停の判断を下す
方法または時期を示すものはないし、あるいは、競合す
る要求間で選択を行う方法を示すものもない。
【０００６】「立方体」の仕様を満たすアービタは、
「シーケンサ」と呼ばれることが多い。この呼称は、許
可信号Ｇ１またはＧ２と終了信号Ｄとの関係に焦点を合
わせたものである。許可信号は、終了信号Ｄのアクショ
ンに応答して、逐次表示される順次調停決定を示すもの
である。アービタがシーケンサと呼ばれる場合、「終
了」端子は、環境において次の許可を受ける準備が整っ
ている旨のメッセージを伝える、「ｎｅｘｔ」と表示さ
れる場合が多い。
「シーケンサ」と呼ばれることが多い。この呼称は、許
可信号Ｇ１またはＧ２と終了信号Ｄとの関係に焦点を合
わせたものである。許可信号は、終了信号Ｄのアクショ
ンに応答して、逐次表示される順次調停決定を示すもの
である。アービタがシーケンサと呼ばれる場合、「終
了」端子は、環境において次の許可を受ける準備が整っ
ている旨のメッセージを伝える、「ｎｅｘｔ」と表示さ
れる場合が多い。
【０００７】立方体の仕様には、競合を伴う場合に、シ
ーケンサがどちらに許可を出すべきか決定する方法につ
いて何の記載もない。立方体の仕様には、時間の経過に
つれた装置の動作について述べる方法がない。従って、
さまざまな遅延特性及びさまざまな判定基準を備えた設
計が、全て、立方体の仕様を遵守することになる可能性
がある。これまでに、こうした設計のいくつかについて
の説明があった。最も単純なアービタは、図２の立方体
の仕様をそのまま字義どおりに解釈して、これに従った
ものである。こうした装置は、終了信号Ｄの受信後に限
って、入力要求信号を検査し、どちらに許可を出すかを
決定する。この装置は、図２の状態２、３、及び、４の
場合に限って決定をする。状態２及び３における決定
は、簡単であるが、状態４における決定は、調停を必要
とする。このタイプのアービタは、本書において、「遅
延決定」アービタと呼ばれる。
ーケンサがどちらに許可を出すべきか決定する方法につ
いて何の記載もない。立方体の仕様には、時間の経過に
つれた装置の動作について述べる方法がない。従って、
さまざまな遅延特性及びさまざまな判定基準を備えた設
計が、全て、立方体の仕様を遵守することになる可能性
がある。これまでに、こうした設計のいくつかについて
の説明があった。最も単純なアービタは、図２の立方体
の仕様をそのまま字義どおりに解釈して、これに従った
ものである。こうした装置は、終了信号Ｄの受信後に限
って、入力要求信号を検査し、どちらに許可を出すかを
決定する。この装置は、図２の状態２、３、及び、４の
場合に限って決定をする。状態２及び３における決定
は、簡単であるが、状態４における決定は、調停を必要
とする。このタイプのアービタは、本書において、「遅
延決定」アービタと呼ばれる。
【０００８】遅延決定アービタの主たる欠点は、その遅
延である。遅延は、両方の要求とも未決状態にあり、終
了信号が特に状態８から最後に到着した場合、長くかか
る。アービタは、どちらの要求に許可を出すか選択しな
ければならない。遅延決定アービタは、終了信号の到着
後だけにしかその入力を検査しないので、入手できた可
能性のある、どちらの要求が最初に到着したかに関する
情報が、それまでに失われている。この怠慢によって、
２つの悪い結果を生じることになる。第１に、全決定プ
ロセスの間、許可を待たなければならない。第２に、要
求が全く異なる時間に到着していたとしても、決定素子
は、それらを同時とみなすことになる。こうした決定素
子が、競合信号を同時またはほぼ同時であるとみなす場
合、準安定状態が生じる可能性が高くなる。そのため、
決定がさらに遅くなる可能性がある。単一の要求だけし
か到着していない場合でも、全決定プロセスの間、許可
を待たなければならないので、遅延決定アービタは比較
的低速である。
延である。遅延は、両方の要求とも未決状態にあり、終
了信号が特に状態８から最後に到着した場合、長くかか
る。アービタは、どちらの要求に許可を出すか選択しな
ければならない。遅延決定アービタは、終了信号の到着
後だけにしかその入力を検査しないので、入手できた可
能性のある、どちらの要求が最初に到着したかに関する
情報が、それまでに失われている。この怠慢によって、
２つの悪い結果を生じることになる。第１に、全決定プ
ロセスの間、許可を待たなければならない。第２に、要
求が全く異なる時間に到着していたとしても、決定素子
は、それらを同時とみなすことになる。こうした決定素
子が、競合信号を同時またはほぼ同時であるとみなす場
合、準安定状態が生じる可能性が高くなる。そのため、
決定がさらに遅くなる可能性がある。単一の要求だけし
か到着していない場合でも、全決定プロセスの間、許可
を待たなければならないので、遅延決定アービタは比較
的低速である。
【０００９】
【発明が解決しようとする課題】より複雑な形態のアー
ビタは、「遅延終了」アービタと呼ばれるものである。
次の許可出力を送り出すためには、この５線式アービタ
は、対応する入力要求と終了信号Ｄの両方を受信してい
なければならない。これに対する例外は、アービタがＤ
が発生済みであるかのような状態にある初期化の後であ
り、その場合、入力要求の受信に続いて許可出力が生じ
る。終了信号は、調停タスクにおいて何の役割も果たさ
ないが、許可信号の順序づけを行う。入力要求及びＤ
は、任意の順序で発生可能である。しかし、アービタが
用いられることになる環境において、一般に、Ｄの発生
前に新たな入力要求が生じる場合には、この事実を回路
の実施に利用して、Ｄの受信と許可信号の送出との間の
遅延を短縮することが可能である。
ビタは、「遅延終了」アービタと呼ばれるものである。
次の許可出力を送り出すためには、この５線式アービタ
は、対応する入力要求と終了信号Ｄの両方を受信してい
なければならない。これに対する例外は、アービタがＤ
が発生済みであるかのような状態にある初期化の後であ
り、その場合、入力要求の受信に続いて許可出力が生じ
る。終了信号は、調停タスクにおいて何の役割も果たさ
ないが、許可信号の順序づけを行う。入力要求及びＤ
は、任意の順序で発生可能である。しかし、アービタが
用いられることになる環境において、一般に、Ｄの発生
前に新たな入力要求が生じる場合には、この事実を回路
の実施に利用して、Ｄの受信と許可信号の送出との間の
遅延を短縮することが可能である。
【００１０】従って、遅延終了アービタは、可能であれ
ば、次にどちらに許可を出すかを前もって決定する。こ
の決定は、通常、どちらの要求が最初に到達したかに基
づくが、他の判定基準に基づくことも可能である。遅延
終了アービタの場合、決定プロセスは、事前許可後のア
クションと同時に行われる。次の決定がＤの到着時間ま
でに完了すると、アービタは、その直後にその決定を報
知することができる。従って、Ｄから次の許可までの遅
延を大幅に短縮することができる。「遅延終了」という
名称は、終了信号がアービタの最終段だけにしか含まれ
ていないという事実を表している。遅延終了アービタの
実施形態の１つが、１９９４年９月８日に提出された、
譲受人が共通の米国特許出願第０８／３０３，２４７号
（弁理士のドケット番号Ｐ６３３Ｘ）の主題であり、参
考までに事実上そっくりそのまま本書に組み込まれてい
る。
ば、次にどちらに許可を出すかを前もって決定する。こ
の決定は、通常、どちらの要求が最初に到達したかに基
づくが、他の判定基準に基づくことも可能である。遅延
終了アービタの場合、決定プロセスは、事前許可後のア
クションと同時に行われる。次の決定がＤの到着時間ま
でに完了すると、アービタは、その直後にその決定を報
知することができる。従って、Ｄから次の許可までの遅
延を大幅に短縮することができる。「遅延終了」という
名称は、終了信号がアービタの最終段だけにしか含まれ
ていないという事実を表している。遅延終了アービタの
実施形態の１つが、１９９４年９月８日に提出された、
譲受人が共通の米国特許出願第０８／３０３，２４７号
（弁理士のドケット番号Ｐ６３３Ｘ）の主題であり、参
考までに事実上そっくりそのまま本書に組み込まれてい
る。
【００１１】
【課題を解決するための手段】本発明によれば、高性能
アービタの各種実行例を実現するための改良された方法
及び回路要素が得られる。実施態様の１つでは、遅延終
了アービタは、遅延決定アービタと決定記憶（または待
ち行列）装置を組み合わせることによって実施される。
もう１つの実施態様では、決定に利用可能な記憶量を拡
大するアービタの実施が開示されている。概して云え
ば、この実施態様には、任意の数の段を備えた待ち行列
または先入れ先出し（ＦＩＦＯ）レジスタといった決定
記憶装置が後に続く決定装置が含まれる。決定装置は、
任意のタイプのアービタとすることができる。アービタ
に後続する決定記憶装置によって、アービタは、できる
だけ速く各決定を報告し、次の決定サイクルを開始する
ことが可能になる。アービタのこの実施態様は、立方形
の仕様を遵守するものである。
アービタの各種実行例を実現するための改良された方法
及び回路要素が得られる。実施態様の１つでは、遅延終
了アービタは、遅延決定アービタと決定記憶（または待
ち行列）装置を組み合わせることによって実施される。
もう１つの実施態様では、決定に利用可能な記憶量を拡
大するアービタの実施が開示されている。概して云え
ば、この実施態様には、任意の数の段を備えた待ち行列
または先入れ先出し（ＦＩＦＯ）レジスタといった決定
記憶装置が後に続く決定装置が含まれる。決定装置は、
任意のタイプのアービタとすることができる。アービタ
に後続する決定記憶装置によって、アービタは、できる
だけ速く各決定を報告し、次の決定サイクルを開始する
ことが可能になる。アービタのこの実施態様は、立方形
の仕様を遵守するものである。
【００１２】従って、本発明の第１の実施態様によれ
ば、遅延終了アービタの第１と第２の要求入力端子にそ
れぞれが結合された第１と第２の要求入力端子、第１と
第２の許可出力端子、及び、第１と第２の終了入力端子
を備えた決定装置と、決定装置の第１と第２の許可出力
端子にそれぞれが結合された第１と第２の入力端子、決
定装置の第１と第２の終了入力端子に結合された第１と
第２の確認出力端子、遅延終了アービタの第１と第２の
許可端子にそれぞれが結合された第１と第２の出力端
子、及び、遅延終了アービタの終了入力端子に結合され
た終了入力端子を備えた決定記憶装置とを含む遅延終了
アービタが得られる。
ば、遅延終了アービタの第１と第２の要求入力端子にそ
れぞれが結合された第１と第２の要求入力端子、第１と
第２の許可出力端子、及び、第１と第２の終了入力端子
を備えた決定装置と、決定装置の第１と第２の許可出力
端子にそれぞれが結合された第１と第２の入力端子、決
定装置の第１と第２の終了入力端子に結合された第１と
第２の確認出力端子、遅延終了アービタの第１と第２の
許可端子にそれぞれが結合された第１と第２の出力端
子、及び、遅延終了アービタの終了入力端子に結合され
た終了入力端子を備えた決定記憶装置とを含む遅延終了
アービタが得られる。
【００１３】本発明の第２の実施態様によれば、アービ
タの第１と第２の要求入力端子にそれぞれが結合された
第１と第２の要求入力端子、第１と第２の許可出力端
子、及び、終了入力端子を備えた決定装置と、決定装置
の第１と第２の許可出力端子にそれぞれが結合された第
１と第２の入力端子、決定装置の終了入力端子に結合さ
れた確認端子、アービタの第１と第２の許可端子にそれ
ぞれが結合された第１と第２の許可端子、及び、アービ
タの終了端子に結合された終了端子を備えた決定記憶装
置とを含むアービタが得られる。決定記憶装置は、１
つ、２つ、または、それ以上の決定を記憶することが可
能である。
タの第１と第２の要求入力端子にそれぞれが結合された
第１と第２の要求入力端子、第１と第２の許可出力端
子、及び、終了入力端子を備えた決定装置と、決定装置
の第１と第２の許可出力端子にそれぞれが結合された第
１と第２の入力端子、決定装置の終了入力端子に結合さ
れた確認端子、アービタの第１と第２の許可端子にそれ
ぞれが結合された第１と第２の許可端子、及び、アービ
タの終了端子に結合された終了端子を備えた決定記憶装
置とを含むアービタが得られる。決定記憶装置は、１
つ、２つ、または、それ以上の決定を記憶することが可
能である。
【００１４】代替実施態様の場合、決定装置は、２つ以
上の独立した決定記憶装置に結合される。決定装置によ
ってなされる各決定は、独立した決定記憶装置に振り向
けられて、記憶されるので、個別のユーザがその決定を
個別に確かめることが可能になる。
上の独立した決定記憶装置に結合される。決定装置によ
ってなされる各決定は、独立した決定記憶装置に振り向
けられて、記憶されるので、個別のユーザがその決定を
個別に確かめることが可能になる。
【００１５】本発明による改良されたアービタの実施形
態の特性及び利点については、後続の詳細な説明及び図
面を参照して、より深く理解することができる。
態の特性及び利点については、後続の詳細な説明及び図
面を参照して、より深く理解することができる。
【００１６】
【発明の実施の形態】図３を参照すると、本発明の実施
形態の１つによる５線式遅延終了アービタ３００のブロ
ック図が示されている。アービタ３００は、２チャネル
決定記憶装置３０４に接続された６線式の単純なアービ
タ３０２から構成される。６線式アービタ３０２は、ア
ービタ要求信号Ｒ１及びＲ２を受信する２つの入力要求
端子Ｒ３１及びＲ３２、２つの出力許可端子Ｇ３１及び
Ｇ３２、及び、２つの入力終了端子Ｄ３１及びＤ３２を
備えている。決定記憶装置３０４の２つの入力端子ＩＮ
１及びＩＮ２は、それぞれ、２つの出力許可端子Ｇ３１
及びＧ３２に接続し、決定記憶装置３０４の２つの出力
端子ＯＵＴ１及びＯＵＴ２は、それぞれ、アービタの許
可端子Ｇ１及びＧ２に接続する。決定記憶装置３０４
は、それぞれ、６線式アービタ３０２の２つの終了端子
Ｄ１及びＤ２に接続する２つの確認信号ＡＣＫ１及びＡ
ＣＫ２も発生する。決定記憶装置３０４は、入力ＤＤに
おいてアービタ終了信号Ｄを受信する。
形態の１つによる５線式遅延終了アービタ３００のブロ
ック図が示されている。アービタ３００は、２チャネル
決定記憶装置３０４に接続された６線式の単純なアービ
タ３０２から構成される。６線式アービタ３０２は、ア
ービタ要求信号Ｒ１及びＲ２を受信する２つの入力要求
端子Ｒ３１及びＲ３２、２つの出力許可端子Ｇ３１及び
Ｇ３２、及び、２つの入力終了端子Ｄ３１及びＤ３２を
備えている。決定記憶装置３０４の２つの入力端子ＩＮ
１及びＩＮ２は、それぞれ、２つの出力許可端子Ｇ３１
及びＧ３２に接続し、決定記憶装置３０４の２つの出力
端子ＯＵＴ１及びＯＵＴ２は、それぞれ、アービタの許
可端子Ｇ１及びＧ２に接続する。決定記憶装置３０４
は、それぞれ、６線式アービタ３０２の２つの終了端子
Ｄ１及びＤ２に接続する２つの確認信号ＡＣＫ１及びＡ
ＣＫ２も発生する。決定記憶装置３０４は、入力ＤＤに
おいてアービタ終了信号Ｄを受信する。
【００１７】５線式アービタと同様、６線式アービタ３
０２の機能は、２つの可能性のある同時入力要求間にお
いて選択を行うことである。それぞれ、アービタが対応
する許可を与えた後にしか、再度の要求を行うことがで
きない。しかし、６線式アービタ３０４は、２つの要求
入力に対応する２つの独立した終了信号Ｄ３１及びＤ３
２を生じ、個別に次の許可を得ることが可能であること
を表示する。６線式アービタ３０４は、単純な遅延決定
アービタとすることが可能であり、そのより詳細な実施
形態については図５に関連して説明される。
０２の機能は、２つの可能性のある同時入力要求間にお
いて選択を行うことである。それぞれ、アービタが対応
する許可を与えた後にしか、再度の要求を行うことがで
きない。しかし、６線式アービタ３０４は、２つの要求
入力に対応する２つの独立した終了信号Ｄ３１及びＤ３
２を生じ、個別に次の許可を得ることが可能であること
を表示する。６線式アービタ３０４は、単純な遅延決定
アービタとすることが可能であり、そのより詳細な実施
形態については図５に関連して説明される。
【００１８】決定記憶装置３０４は、本書で遷移待ち行
列と呼ぶ特殊な種類のＦＩＦＯが望ましい。このＦＩＦ
Ｏは、一般に、１組のデータ要素を順序に従って受信
し、要求のあり次第、同じ順序で送り出す記憶装置を表
すが、遷移待ち行列の場合、データ要素は、それ自体の
タイミングをとる。こうした遷移待ち行列の各種実施
が、Ｉｖａｎ Ｅ．Ｓｕｔｈｅｒｌａｎｄに対する米国
特許第４，６７９，２１３号の主題であり、参考まで
に、事実上そっくりそのまま本書に組み込まれている。
決定記憶装置３０４は、４線式インターフェイス・プロ
トコルを利用し、２つの端子（ＩＮ１及びＩＮ２）が、
それぞれ、ワイヤＧ３１及びＧ３２から順方向に遷移信
号を伝送し、２つのワイヤ（Ｄ３１及びＤ３２）が、逆
方向に遷移信号（ＡＣＫ１及びＡＣＫ２）を伝送する。
決定記憶装置３０４は、ＩＮ１における遷移及びＤＤに
おける遷移に応答して、ＯＵＴ１に遷移を送り出す。同
様に、決定記憶装置３０４は、ＩＮ２における遷移及び
ＤＤにおける遷移に応答して、ＯＵＴ２に遷移を送り出
す。６線式アービタ３０２は、入力ＩＮ１とＩＮ２の両
方における同時遷移を回避する。ＤＤ端子によるドット
・は、初期化後、決定記憶装置３０４が、ＤＤにおける
遷移が既に生じたかのような状態になっていることを表
している。決定記憶装置３０４の動作は、図４の６状態
図に示されている。図４の状態図に示すように、初期状
態は、こうした２チャネル決定記憶装置に関する従来の
初期状態である状態２ではなく、図の上部の状態０であ
る。
列と呼ぶ特殊な種類のＦＩＦＯが望ましい。このＦＩＦ
Ｏは、一般に、１組のデータ要素を順序に従って受信
し、要求のあり次第、同じ順序で送り出す記憶装置を表
すが、遷移待ち行列の場合、データ要素は、それ自体の
タイミングをとる。こうした遷移待ち行列の各種実施
が、Ｉｖａｎ Ｅ．Ｓｕｔｈｅｒｌａｎｄに対する米国
特許第４，６７９，２１３号の主題であり、参考まで
に、事実上そっくりそのまま本書に組み込まれている。
決定記憶装置３０４は、４線式インターフェイス・プロ
トコルを利用し、２つの端子（ＩＮ１及びＩＮ２）が、
それぞれ、ワイヤＧ３１及びＧ３２から順方向に遷移信
号を伝送し、２つのワイヤ（Ｄ３１及びＤ３２）が、逆
方向に遷移信号（ＡＣＫ１及びＡＣＫ２）を伝送する。
決定記憶装置３０４は、ＩＮ１における遷移及びＤＤに
おける遷移に応答して、ＯＵＴ１に遷移を送り出す。同
様に、決定記憶装置３０４は、ＩＮ２における遷移及び
ＤＤにおける遷移に応答して、ＯＵＴ２に遷移を送り出
す。６線式アービタ３０２は、入力ＩＮ１とＩＮ２の両
方における同時遷移を回避する。ＤＤ端子によるドット
・は、初期化後、決定記憶装置３０４が、ＤＤにおける
遷移が既に生じたかのような状態になっていることを表
している。決定記憶装置３０４の動作は、図４の６状態
図に示されている。図４の状態図に示すように、初期状
態は、こうした２チャネル決定記憶装置に関する従来の
初期状態である状態２ではなく、図の上部の状態０であ
る。
【００１９】図５には本発明の５線式遅延終了アービタ
の実施形態が詳細に示されている。図３及び図５では、
同じ構成要素を表すのに同じ参照番号が用いられてい
る。６線式アービタ３０２には、入力要求信号Ｒ１及び
Ｒ２を受信する第１のラッチ対５０２及び５０４が含ま
れている。ラッチ５０２及び５０４の出力は、それぞ
れ、第２のラッチ対５０６及び５０８の入力の双方、並
びに、排他的ＯＲ（ＸＯＲ）ゲート対５１０及び５１２
の入力の一方に送り込まれる。ＸＯＲゲート５１０及び
５１２のもう一方の入力は、決定記憶装置３０４から確
認信号ＡＣＫ１及びＡＣＫ２を受信する。ＸＯＲゲート
５１０及び５１２の出力は、相互排他素子５００の入力
を駆動する。相互排他素子５００は、インバータ５１８
及び５２０をそれぞれが駆動する１対の交差結合ＮＡＮ
Ｄゲート５１４及び５１６から構成される。相互排他素
子５００の出力は、それぞれ、第１と第２のラッチ対５
０２、５０４、及び、５０６、５０８のイネーブル入力
を相補的に制御する。相互排他素子５００は、その２つ
の入力ＥＸ及びＥＹに最後に到着する信号をロック・ア
ウトする。インバータ５１８及び５２０は出力ＷＸ及び
ＷＹを供給するが、一度につき高論理状態になり得るの
は常にその一方だけである。入力信号ＥＸ及びＥＹが全
く同時に入力されると、相互排他素子５００は、準安定
状態に入る。この条件下では、どちらの出力も高にはな
らない。これは、ＮＡＮＤゲート及びインバータに用い
られるトランジスタのサイズ比を適合させて、これらの
ゲートが準安定状態時に論理低の出力発生するように、
スイッチングしきい値を調整することによって保証され
る。
の実施形態が詳細に示されている。図３及び図５では、
同じ構成要素を表すのに同じ参照番号が用いられてい
る。６線式アービタ３０２には、入力要求信号Ｒ１及び
Ｒ２を受信する第１のラッチ対５０２及び５０４が含ま
れている。ラッチ５０２及び５０４の出力は、それぞ
れ、第２のラッチ対５０６及び５０８の入力の双方、並
びに、排他的ＯＲ（ＸＯＲ）ゲート対５１０及び５１２
の入力の一方に送り込まれる。ＸＯＲゲート５１０及び
５１２のもう一方の入力は、決定記憶装置３０４から確
認信号ＡＣＫ１及びＡＣＫ２を受信する。ＸＯＲゲート
５１０及び５１２の出力は、相互排他素子５００の入力
を駆動する。相互排他素子５００は、インバータ５１８
及び５２０をそれぞれが駆動する１対の交差結合ＮＡＮ
Ｄゲート５１４及び５１６から構成される。相互排他素
子５００の出力は、それぞれ、第１と第２のラッチ対５
０２、５０４、及び、５０６、５０８のイネーブル入力
を相補的に制御する。相互排他素子５００は、その２つ
の入力ＥＸ及びＥＹに最後に到着する信号をロック・ア
ウトする。インバータ５１８及び５２０は出力ＷＸ及び
ＷＹを供給するが、一度につき高論理状態になり得るの
は常にその一方だけである。入力信号ＥＸ及びＥＹが全
く同時に入力されると、相互排他素子５００は、準安定
状態に入る。この条件下では、どちらの出力も高にはな
らない。これは、ＮＡＮＤゲート及びインバータに用い
られるトランジスタのサイズ比を適合させて、これらの
ゲートが準安定状態時に論理低の出力発生するように、
スイッチングしきい値を調整することによって保証され
る。
【００２０】図３に示す、１段遷移待ち行列と単純な６
線式アービタの組み合わせは、図２の立方体の仕様を遵
守し、かつ、１つの決定を記憶する能力を備えた５線式
遅延終了アービタに対する新規な利用をもたらすもので
ある。決定利用可能な記憶量は、決定記憶装置の段数を
増すことによって拡大することが可能である。図６に示
す実施形態の場合、本発明によって、２つ以上の決定を
記憶することが可能なアービタ・システムが得られる。
この実施形態によるアービタ・システムには決定装置６
００が含まれ、２段以上の決定記憶装置６０２が後続す
る。決定装置６００は、遅延決定アービタのような最も
単純な形態のアービタを含む任意のタイプのアービタと
することが可能であり、決定記憶装置６０２は、所望の
長さのＦＩＦＯまたは遷移待ち行列とすることが可能で
ある。さまざまな長さのＦＩＦＯまたは遷移待ち行列の
形成は、参考までに、事実上そっくりそのまま本書に組
み込まれている、１９８７年７月７日付けの米国特許第
４，６７９，２１３号の主題である。
線式アービタの組み合わせは、図２の立方体の仕様を遵
守し、かつ、１つの決定を記憶する能力を備えた５線式
遅延終了アービタに対する新規な利用をもたらすもので
ある。決定利用可能な記憶量は、決定記憶装置の段数を
増すことによって拡大することが可能である。図６に示
す実施形態の場合、本発明によって、２つ以上の決定を
記憶することが可能なアービタ・システムが得られる。
この実施形態によるアービタ・システムには決定装置６
００が含まれ、２段以上の決定記憶装置６０２が後続す
る。決定装置６００は、遅延決定アービタのような最も
単純な形態のアービタを含む任意のタイプのアービタと
することが可能であり、決定記憶装置６０２は、所望の
長さのＦＩＦＯまたは遷移待ち行列とすることが可能で
ある。さまざまな長さのＦＩＦＯまたは遷移待ち行列の
形成は、参考までに、事実上そっくりそのまま本書に組
み込まれている、１９８７年７月７日付けの米国特許第
４，６７９，２１３号の主題である。
【００２１】決定記憶装置６０２によって、決定装置６
００は、各決定をできるだけ速く報告し、次の決定サイ
クルを開始することが可能になる。決定装置６００がそ
の第１の決定を報告するや否や、決定記憶装置６０２
は、その決定を記録し、必要の際にはそれを報告する責
任を負う。このため、決定装置６００は、解放されて、
第２の決定を行うことになる。決定記憶装置６０２は、
決定装置６００から得られるだけの数の、あるいは、そ
れが保持できるだけの数のこうした決定を記録し、適正
な順序に従ってその出力端子から送り出す。図６のシス
テムは、立方体の仕様を遵守している。立方体の仕様
は、要求に応答して許可がなされることだけしか要求し
ていない。必要な決定をなすべき時期については記載が
なく、その実施方法についても記載がない。立方体の仕
様は、終了端子Ｄにおける信号に応答して、許可の報告
をすることだけしか要求していない。
００は、各決定をできるだけ速く報告し、次の決定サイ
クルを開始することが可能になる。決定装置６００がそ
の第１の決定を報告するや否や、決定記憶装置６０２
は、その決定を記録し、必要の際にはそれを報告する責
任を負う。このため、決定装置６００は、解放されて、
第２の決定を行うことになる。決定記憶装置６０２は、
決定装置６００から得られるだけの数の、あるいは、そ
れが保持できるだけの数のこうした決定を記録し、適正
な順序に従ってその出力端子から送り出す。図６のシス
テムは、立方体の仕様を遵守している。立方体の仕様
は、要求に応答して許可がなされることだけしか要求し
ていない。必要な決定をなすべき時期については記載が
なく、その実施方法についても記載がない。立方体の仕
様は、終了端子Ｄにおける信号に応答して、許可の報告
をすることだけしか要求していない。
【００２２】図６のシステムの働きを検討することによ
って明らかになるように、立方体の仕様を遵守すると、
２つの事前決定だけしか記憶する必要がない。システム
が許可を出し、終了信号を待っている、すなわち、図２
の状態５、６、７、または、８に対応する状態にあると
仮定する。保留されている可能性があるのは、せいぜい
２つの追加要求であり、このケースは、図２の状態８に
対応する。従って、決定装置６００は、第１及び第２の
要求に対応して、多くともさらに２つの決定を行ってい
る可能性がある。その決定が待ち行列に現れる順序によ
って、２つの要求のうち、最初に許可されたのがどちら
で、２番目がどちらかが記録される。アービタは、これ
らの決定のうち第１の決定を報告する前に、Ｄ信号を待
つだけであり、第２のＤ信号を受信すると即座に第２の
決定の報告を行う準備が整った状態にある。
って明らかになるように、立方体の仕様を遵守すると、
２つの事前決定だけしか記憶する必要がない。システム
が許可を出し、終了信号を待っている、すなわち、図２
の状態５、６、７、または、８に対応する状態にあると
仮定する。保留されている可能性があるのは、せいぜい
２つの追加要求であり、このケースは、図２の状態８に
対応する。従って、決定装置６００は、第１及び第２の
要求に対応して、多くともさらに２つの決定を行ってい
る可能性がある。その決定が待ち行列に現れる順序によ
って、２つの要求のうち、最初に許可されたのがどちら
で、２番目がどちらかが記録される。アービタは、これ
らの決定のうち第１の決定を報告する前に、Ｄ信号を待
つだけであり、第２のＤ信号を受信すると即座に第２の
決定の報告を行う準備が整った状態にある。
【００２３】上述のように、立方体の仕様は、環境並び
に決定装置を制限している。立方体の仕様は、要求と許
可が交番することを必要とする。従って、Ｄ信号を待つ
間、システムが出すことになる許可は多くとも１つであ
り、環境において、各要求端子でなすことができる要求
は、多くともさらにもう１つで、全部で２つとなる。従
って、立方体の仕様に従う装置及び環境の場合、占有で
きるのは、常にせいぜい２段のＦＩＦＯまたは待ち行列
である。追加段を設けた場合、立方体の仕様を実施する
場合には有効ではないが、システムの動作に支障はな
い。図６のシステムの事前決定能力によって、判定の順
次報知がより迅速になり、この結果、許可を得たユーザ
が次のサイクルにより早くとりかかることが可能にな
る。これは、例えば、メモリ・アレイがいくつかの中央
演算処理装置によってアクセスされている処理システム
において、とりわけ有効である。こうした用途の場合、
前もって決定を行うことによって、メモリ・アレイをい
っそう多くの時間にわたってビジー状態にすることがで
きる。
に決定装置を制限している。立方体の仕様は、要求と許
可が交番することを必要とする。従って、Ｄ信号を待つ
間、システムが出すことになる許可は多くとも１つであ
り、環境において、各要求端子でなすことができる要求
は、多くともさらにもう１つで、全部で２つとなる。従
って、立方体の仕様に従う装置及び環境の場合、占有で
きるのは、常にせいぜい２段のＦＩＦＯまたは待ち行列
である。追加段を設けた場合、立方体の仕様を実施する
場合には有効ではないが、システムの動作に支障はな
い。図６のシステムの事前決定能力によって、判定の順
次報知がより迅速になり、この結果、許可を得たユーザ
が次のサイクルにより早くとりかかることが可能にな
る。これは、例えば、メモリ・アレイがいくつかの中央
演算処理装置によってアクセスされている処理システム
において、とりわけ有効である。こうした用途の場合、
前もって決定を行うことによって、メモリ・アレイをい
っそう多くの時間にわたってビジー状態にすることがで
きる。
【００２４】図６のシステムは、決定装置６００として
単純な遅延決定アービタを利用し、決定記憶装置６０２
に遷移待ち行列を利用することが可能である。これらに
よって、ブロック図のレベルで、装置がいかに機能する
かの最も単純な説明が得られる。代替案として、決定装
置６００として相互排他素子を利用し、記憶装置を得る
ためにＦＩＦＯを利用することによって、図６のシステ
ムを実施することが可能である。
単純な遅延決定アービタを利用し、決定記憶装置６０２
に遷移待ち行列を利用することが可能である。これらに
よって、ブロック図のレベルで、装置がいかに機能する
かの最も単純な説明が得られる。代替案として、決定装
置６００として相互排他素子を利用し、記憶装置を得る
ためにＦＩＦＯを利用することによって、図６のシステ
ムを実施することが可能である。
【００２５】用途によっては、いくつかの独立した出力
待ち行列が有効であるということが立証されているもの
もある。図７には、２つのこうした出力待ち行列による
設計が示されている。しかしながら、理解しておくべき
は、さらに多くの独立した待ち行列を含むことが可能で
あるという点である。図７のシステムは、本書におい
て、二重待ち行列アービタと呼ばれる。２つの独立した
チャネルが、決定装置７００によってなされる各決定
を、２つの独立した出力インターフェイスを形成する２
つの独立した決定記憶装置または待ち行列７０２−１及
び７０２−２に供給する。各待ち行列からの確認信号
は、組み合わせゲート７０４によって組み合わせられ、
決定装置７００の終了入力Ｄに加えられる。図７の二重
待ち行列システムによって、２人の個別ユーザがその個
別の都合の良いときにその決定を確認することが可能に
なる。決定がなされた順序は、各ユーザにとって明白で
あるが、２人の個別ユーザのどちらも、他方のユーザの
対応するアクションの前または後に決定の確認を行うこ
とが可能である。環境の働きに関する制限はそのままで
ある。ちょうど立方体の仕様の場合のように、環境は、
別の要求を出す前に、各要求に関する許可を観測しなけ
ればならない。しかし、この実施形態の場合、観測され
る許可は、いずれの出力チャネルにおいても見いだされ
る可能性がある。
待ち行列が有効であるということが立証されているもの
もある。図７には、２つのこうした出力待ち行列による
設計が示されている。しかしながら、理解しておくべき
は、さらに多くの独立した待ち行列を含むことが可能で
あるという点である。図７のシステムは、本書におい
て、二重待ち行列アービタと呼ばれる。２つの独立した
チャネルが、決定装置７００によってなされる各決定
を、２つの独立した出力インターフェイスを形成する２
つの独立した決定記憶装置または待ち行列７０２−１及
び７０２−２に供給する。各待ち行列からの確認信号
は、組み合わせゲート７０４によって組み合わせられ、
決定装置７００の終了入力Ｄに加えられる。図７の二重
待ち行列システムによって、２人の個別ユーザがその個
別の都合の良いときにその決定を確認することが可能に
なる。決定がなされた順序は、各ユーザにとって明白で
あるが、２人の個別ユーザのどちらも、他方のユーザの
対応するアクションの前または後に決定の確認を行うこ
とが可能である。環境の働きに関する制限はそのままで
ある。ちょうど立方体の仕様の場合のように、環境は、
別の要求を出す前に、各要求に関する許可を観測しなけ
ればならない。しかし、この実施形態の場合、観測され
る許可は、いずれの出力チャネルにおいても見いだされ
る可能性がある。
【００２６】二重待ち行列アービタは、２人の個別ユー
ザがアービタによってなされる決定に依存しているが、
異なる時間に決定を利用することが可能な、並列処理用
途においてとりわけ有効である。すなわち、２人のユー
ザの一方が、もう一方より早く特定の決定の処理を行う
ことが可能であり、従って、次の決定をより早く利用す
ることができる。図７の二重待ち行列システムは、２人
のユーザのそれぞれに独立した出力インターフェイスを
与えることによって、各ユーザが、もう一方のユーザを
待たずに、自分のペースで処理を行うことできるように
する。待ち行列は、決定を利用するプロセスから決定を
切り離す働きをする。
ザがアービタによってなされる決定に依存しているが、
異なる時間に決定を利用することが可能な、並列処理用
途においてとりわけ有効である。すなわち、２人のユー
ザの一方が、もう一方より早く特定の決定の処理を行う
ことが可能であり、従って、次の決定をより早く利用す
ることができる。図７の二重待ち行列システムは、２人
のユーザのそれぞれに独立した出力インターフェイスを
与えることによって、各ユーザが、もう一方のユーザを
待たずに、自分のペースで処理を行うことできるように
する。待ち行列は、決定を利用するプロセスから決定を
切り離す働きをする。
【００２７】要するに、本発明によれば、前もって決定
を行い、その事前決定を記憶することによって、アービ
タのスループットをスピード・アップすることが可能な
改良形アービタ設計に関するさまざまな実施形態が得ら
れる。本発明の実施形態によれば、遅延決定アービタの
ような決定装置が、任意の段数のＦＩＦＯまたは遷移待
ち行列のような決定記憶装置と組み合わせられる。以上
は、本発明のいくつかの実施形態に関する完全な説明で
あるが、さまざまな代替案、修正案、及び、同等物を利
用することも可能である。本発明の範囲は、従って、上
記説明に基づいて判断すべきではなく、付属の請求範
囲、並びに、その同等物の全範囲に基づいて判断するの
が望ましい。
を行い、その事前決定を記憶することによって、アービ
タのスループットをスピード・アップすることが可能な
改良形アービタ設計に関するさまざまな実施形態が得ら
れる。本発明の実施形態によれば、遅延決定アービタの
ような決定装置が、任意の段数のＦＩＦＯまたは遷移待
ち行列のような決定記憶装置と組み合わせられる。以上
は、本発明のいくつかの実施形態に関する完全な説明で
あるが、さまざまな代替案、修正案、及び、同等物を利
用することも可能である。本発明の範囲は、従って、上
記説明に基づいて判断すべきではなく、付属の請求範
囲、並びに、その同等物の全範囲に基づいて判断するの
が望ましい。
【図１】 ５線式アービタの端末インターフェイスを示
すブロック図である。
すブロック図である。
【図２】 ５線式アービタ及びその環境の働きを示す状
態図である。
態図である。
【図３】 本発明の実施形態の１つに従って、単純なア
ービタと決定記憶装置の組み合わせによって実施される
５線式遅延終了アービタに関するブロック図である。
ービタと決定記憶装置の組み合わせによって実施される
５線式遅延終了アービタに関するブロック図である。
【図４】 図３の遅延終了アービタの決定記憶装置の働
きを示す状態図である。
きを示す状態図である。
【図５】 アービタ部分を詳細に示す、図３の５線式遅
延終了アービタの典型的な論理実施形態の図である。
延終了アービタの典型的な論理実施形態の図である。
【図６】 本発明による決定記憶装置を備えたアービタ
のブロック図である。
のブロック図である。
【図７】 ２つの決定記憶装置を備えたアービタのブロ
ック図である。
ック図である。
３００ ５線式アービタ ３０２ ６線式アービタ ３０４ 決定記憶装置
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 リー・エス・タヴロウ アメリカ合衆国・94087・カリフォルニア 州・サニーベイル・フラミンゴ ウェイ・ 1491
Claims (8)
- 【請求項１】 遅延終了アービタであって、 遅延終了アービタの第１と第２の要求入力端子にそれぞ
れが結合された第１と第２の要求入力端子、第１と第２
の許可出力端子、及び、第１と第２の終了入力端子を備
えた決定装置と、 前記決定装置の第１と第２の許可出力端子にそれぞれが
結合された第１と第２の入力端子、前記決定装置の第１
と第２の終了入力端子にそれぞれが結合された第１と第
２の確認出力端子、遅延終了アービタの第１と第２の許
可端子にそれぞれが結合された第１と第２の出力端子、
及び、遅延終了アービタの終了入力端子に結合された終
了入力端子を備えた決定記憶装置とを有するアービタ。 - 【請求項２】 決定装置が、遅延決定タイプの６線式ア
ービタであることを特徴とする請求項１に記載の遅延終
了アービタ。 - 【請求項３】 決定記憶装置が、１つの決定を記憶する
ための１段先入れ先出しレジスタであることを特徴とす
る請求項２に記載の遅延終了アービタ。 - 【請求項４】 決定記憶装置が、１つの決定を記憶する
ための１段遷移待ち行列であることを特徴とする請求項
２に記載の遅延終了アービタ。 - 【請求項５】 アービタ回路であって、 第１のシステム要求信号を受信するための第１の要求入
力端子及び第２のシステム要求信号を受信するための第
２の要求入力端子、第１の許可端子及び第２の許可端
子、並びに終了端子を備える決定装置と、 第１の許可端子に結合された第１の入力端子、第２の許
可端子に結合された第２の入力端子、終了端子に結合さ
れた確認端子、第１のシステム許可信号を供給する第１
の出力端子、第２のシステム許可信号を供給する第２の
出力端子、及び、システム終了入力端子を備える決定記
憶装置とを有するアービタ回路。 - 【請求項６】 決定記憶装置が、少なくとも２段からな
る先入れ先出しレジスタであることを特徴とする請求項
５に記載のアービタ回路。 - 【請求項７】 決定記憶装置が、少なくとも２段からな
る遷移待ち行列であることを特徴とする請求項５に記載
のアービタ回路。 - 【請求項８】 アービタ回路であって、 第１のシステム要求信号を受信するための第１の要求入
力端子及び第２のシステム要求信号を受信するための第
２の要求入力端子、第１の許可端子及び第２の許可端
子、並びに終了端子を備える決定装置と、 第１の許可端子に結合された第１の入力端子、第２の許
可端子に結合された第２の入力端子、第１の確認端子、
第１のシステム許可信号を供給する第１の出力端子、第
２のシステム許可信号を供給する第２の出力端子、及
び、第１のシステム終了入力端子を備える第１の決定記
憶装置と、 第１の許可端子に結合された第１の入力端子、第２の許
可端子に結合された第２の入力端子、第２の確認端子、
第３のシステム許可信号を供給する第１の出力端子、第
４のシステム許可信号を供給する第２の出力端子、及
び、第２のシステム終了入力端子を備える第２の決定記
憶装置と、 それぞれ、第１と第２の確認端子に結合された第１と第
２の入力端子、及び、決定装置の終了端子に結合された
出力端子とを備えた組み合わせ回路から構成されるアー
ビタ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/655,999 US5805838A (en) | 1996-05-31 | 1996-05-31 | Fast arbiter with decision storage |
| US08/655999 | 1996-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1063512A true JPH1063512A (ja) | 1998-03-06 |
Family
ID=24631230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9143900A Withdrawn JPH1063512A (ja) | 1996-05-31 | 1997-06-02 | 決定記憶装置を備えた高速アービタ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5805838A (ja) |
| EP (1) | EP0810529A1 (ja) |
| JP (1) | JPH1063512A (ja) |
| KR (1) | KR100433074B1 (ja) |
| CN (1) | CN1173667A (ja) |
| SG (1) | SG63710A1 (ja) |
| TW (1) | TW410294B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072805A (en) * | 1997-06-30 | 2000-06-06 | Sun Microsystems, Inc. | Observing arbiter |
| JP3524337B2 (ja) | 1997-07-25 | 2004-05-10 | キヤノン株式会社 | バス管理装置及びそれを有する複合機器の制御装置 |
| GB2336274B (en) * | 1998-01-30 | 2003-05-21 | Sgs Thomson Microelectronics | A hierarchical system for accessing resources |
| US6085316A (en) * | 1998-07-28 | 2000-07-04 | Sun Microsystems, Inc. | Layered counterflow pipeline processor with anticipatory control |
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