JPH1063541A - コンピュータシステムのプログラム暴走監視装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵの大きな負荷となることなくプログラ
ム暴走を適切に検出することができるコンピュータシス
テムのプログラム暴走監視装置を提供する。 【解決手段】 プログラムの分岐命令によって分岐した
直後に実行すべき命令が記憶されたプログラムメモリの
記憶位置を示す分岐先アドレスを記憶した分岐先記憶手
段が備えられ、プログラムカウンタの出力値が不連続に
変化したことを検知して分岐検知信号を発生し、その分
岐検知信号に応答してプログラムカウンタの出力値によ
って指定されるアドレスと分岐先記憶手段に記憶された
分岐先アドレスとを比較してその比較結果が不一致であ
るならば暴走検出信号を発生する。 【効果】 ＣＰＵが暴走検出のために特定の処理を実行
することなくプログラム暴走を適切に検出することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムにおけるプログラム暴走監視装置に関する。

【０００２】

【従来の技術】コンピュータシステムにおいては、ＣＰ
Ｕ（中央処理装置）の動作が外乱ノイズ等の影響により
プログラムの実行順に従った正常な動作から逸脱してい
わゆるプログラム暴走することがある。このプログラム
暴走を監視するために実際のプログラム処理中において
一定時間毎に特定の処理がＣＰＵにて実行されるように
しておき、その特定の処理の実行結果からコンピュータ
の正常動作が確認されていた。

【０００３】

【発明が解決しようとする課題】しかしながら、そのよ
うな従来のプログラム暴走監視においては、かかる特定
の処理を実行する間隔である一定時間を長く設定すれ
ば、特定の処理によるＣＰＵに課せられる負荷は少なく
て済むが、ＣＰＵがプログラム暴走した場合にそのプロ
グラム暴走が生じてから検出するまでの誤動作期間が長
くなり、その誤動作期間に例えば、ＲＡＭ（ランダムア
クセスメモリ）の記憶データが不適切に書き換えられる
等のコンピュータシステムが受ける悪影響が甚大であ
る。一方、一定時間を短く設定すれば、誤動作期間が短
くなるが、特定の処理によるＣＰＵに課せられる負荷は
大きくなるという問題がある。

【０００４】そこで、本発明の目的は、ＣＰＵの大きな
負荷となることなくプログラム暴走を適切に検出するこ
とができるコンピュータシステムのプログラム暴走監視
装置を提供することにある。

【０００５】

【課題を解決するための手段】本発明のコンピュータシ
ステムのプログラム暴走監視装置は、少なくとも１つの
分岐命令を含む複数の命令からなるプログラムが記憶さ
れたプログラムメモリの記憶位置をプログラムカウンタ
の出力値によってアドレス指定し、その指定された前記
プログラムメモリの記憶位置に記憶されたプログラムの
命令を読み出して実行するコンピュータシステムのプロ
グラム暴走監視装置であって、プログラムの分岐命令に
よって分岐した直後に実行すべき命令が記憶されたプロ
グラムメモリの記憶位置を示す分岐先アドレスを記憶し
た分岐先記憶手段と、プログラムカウンタの出力値が不
連続に変化したことを検知して分岐検知信号を発生する
分岐検知手段と、分岐検知信号に応答してプログラムカ
ウンタの出力値によって指定されるアドレスと分岐先記
憶手段に記憶された分岐先アドレスとを比較してその比
較結果が不一致であるならば暴走検出信号を発生する比
較手段とを備えたことを特徴としている。

【０００６】

【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図１は本発明によるプログラ
ム暴走監視装置を備えたコンピュータシステムを概略的
に示している。このコンピュータシステムにおいて、Ｃ
ＰＵ（中央処理装置）１１の内蔵のプログラムカウンタ
（ＰＣ）１１ａの出力から延びたアドレスバス１２には
ＲＡＭ（ランダムアクセスメモリ）１３、ＲＯＭ（リー
ドオンリメモリ）１４、分岐先メモリ１５及び暴走監視
回路１６が接続されている。また、ＣＰＵ（中央処理装
置）１１から延びたデータバス１７にはＲＡＭ１３及び
ＲＯＭ１４が接続されている。

【０００７】ＲＯＭ１４にはＣＰＵ１１が実行するプロ
グラムが予め記憶され、ＣＰＵ１１は内蔵のプログラム
カウンタ１１ａの値で指定されるＲＯＭ１４のアドレス
から命令を読み出してその命令を実行する。分岐先メモ
リ１５は例えば、リードオンリメモリからなり、ＲＯＭ
１４の各アドレスに対応した記憶位置を有している。す
なわち、分岐先メモリ１５にはＲＯＭ１４と同一のアド
レスが割り当てられててる。更に、分岐先メモリ１５に
はＲＯＭ１４に記憶されたプログラム中の強制ジャンプ
命令や条件ジャンプ命令等の分岐命令の分岐先アドレス
だけが予め記憶されている。プログラム中の最初のアド
レスから最初の分岐命令のアドレスまでの分岐先メモリ
１５の記憶位置にはその最初の分岐命令の分岐先アドレ
スが記憶される。またプログラム中の１つの分岐命令の
アドレスの次のアドレスから次の分岐命令のアドレスま
での分岐先メモリ１５の記憶位置には次の分岐命令の分
岐先アドレスが記憶される。分岐先メモリ１５はアドレ
スバス１２から供給されるアドレスデータが示すアドレ
スに記憶された分岐先アドレスをデータ値として出力す
る。

【０００８】なお、分岐先メモリ１５としてはＲＡＭを
用いることもできる。その場合にはシステム起動時に必
要な分岐先アドレスがそのＲＡＭに書き込まれるように
すれば良いである。暴走監視回路１６は図２に示すよう
に、分岐先レジスタ２０と、アドレスバス１２に各々接
続されたアドレスインクリメンタ２１、分岐検知回路２
２及び分岐先アドレス比較回路２３とを有している。分
岐先レジスタ２０は分岐先メモリ１５から読み出された
分岐先アドレスを保持する。この分岐先アドレスは次の
命令がＣＰＵ１１において設置されるまで（分岐した場
合には分岐先アドレスがＣＰＵ１１のプログラムカウン
タ１１ａから出力されるまで）保持されて出力される。
アドレスインクリメンタ２１はプログラマブルカウンタ
からなり、ＣＰＵ１１から供給される動作情報信号の内
容に応じてアドレスバス１２からアドレスデータを入力
してそれを計数初期値とし、クロックパルスの発生タイ
ミングで１ずつカウントアップする。よって、アドレス
インクリメンタ２１の出力値はＣＰＵ１１が分岐命令で
実行アドレスをジャンプしない限りはプログラムカウン
タ１１ａの計数値と同一である。分岐検知回路２２はア
ドレスインクリメンタ２１の出力に接続され、アドレス
インクリメンタ２１の出力値とアドレスバス１２のアド
レスデータ値とを比較し、その比較結果が不一致のとき
分岐検知信号を発生する。分岐先アドレス比較回路２３
は分岐検知回路２２の出力に接続され、分岐検知回路２
２から分岐検知信号が供給されるようになっている。更
に、分岐先アドレス比較回路２３は、分岐検知回路２２
から分岐検知信号が供給されたときには、分岐レジスタ
２０が保持出力している分岐先アドレスとアドレスバス
１２から供給されるアドレスデータが示すアドレスとを
比較する。分岐先アドレス比較回路２３の比較結果が暴
走監視出力信号としてＣＰＵ１１に出力される。

【０００９】図３はＲＯＭ１４にアドレス順に記憶され
たプログラムの命令を部分的に示している。ここで、一
般命令とは分岐を伴わない命令であり、例えば、演算命
令、データ移動命令及び制御命令である。分岐命令は無
条件に分岐する強制ジャンプ命令、或いは所定の条件を
満足すれば分岐しその条件を満足しなれば分岐しない条
件ジャンプ命令のように分岐先アドレスを有する命令で
ある。各分岐命令には分岐先アドレスが（＄ＡＡ）のよ
うに付加されている。なお、「＄」はそれに続く値がア
ドレスであることを示し、また、分かり易くするために
１６進数で２桁のアドレスとしている。

【００１０】図４は図３に示したプログラムに対応した
分岐先メモリ１５の記憶内容をアドレス順に部分的に示
している。すなわち、図３のプログラムから分かるよう
に、ＲＯＭ１４のアドレス＄０４には分岐命令（＄Ａ
Ａ）が記憶されているので、分岐先メモリ１５のアドレ
ス＄００から＄０４までの各記憶位置にはアドレス＄Ａ
Ａが記憶されている。ＲＯＭ１４においてアドレス＄０
４の次に分岐命令が存在するのはアドレス＄１Ａであ
り、そのアドレス＄１Ａには分岐命令（＄ＢＢ）が記憶
されているので、分岐先メモリ１５のアドレス＄０５〜
＄１Ａの各記憶位置にはアドレス＄ＢＢが記憶されてい
る。また同様に、ＲＯＭ１４においてアドレス＄１Ａの
次に分岐命令が存在するのはアドレス＄２３であり、そ
のアドレス＄２３Ａには分岐命令（＄ＣＣ）が記憶され
ているので、分岐先メモリ１５のアドレス＄１Ｂ〜＄２
３の各記憶位置にはアドレス＄ＣＣが記憶されている。
このようにプログラム中の１つの分岐命令のアドレスの
次のアドレスから次の分岐命令のアドレスまでの分岐先
メモリ１５の各記憶位置には次の分岐命令の分岐先アド
レスが記憶される。

【００１１】次に、ＣＰＵ１１が図３に示したプログラ
ムに従って動作する場合の暴走監視回路１６の動作のに
ついて説明する。ＣＰＵ１１がプログラムのアドレス＄
００の命令から実行を開始する場合、ＣＰＵ１１のプロ
グラムカウンタ１１ａによるクロックパルスに同期した
計数動作によってアドレス＄００から順番にアドレスが
指定される。その指定アドレスを示すアドレスデータが
アドレスバス１２を介してＲＯＭ１４及び分岐先メモリ
１５に供給される。ＲＯＭ１４からは指定アドレスの記
憶位置の命令が読み出されてデータバス１７を介してＣ
ＰＵ１１に供給され、ＣＰＵ１１はＲＯＭ１４から命令
が供給される毎にその命令を解読して実行する。その命
令が分岐命令であるならば、その実行結果に応じて分岐
先アドレスに分岐するか否かが判別される。分岐しない
場合には、プログラムカウンタ１１ａの値は次のクロッ
クパルスに応答してそのままカウントアップされる。分
岐する場合には、プログラムカウンタ１１ａに分岐先ア
ドレスがセットされ、その分岐先アドレスを示すアドレ
スデータがアドレスバス１２を介してＲＯＭ１４及び分
岐先メモリ１５に供給される。ＲＯＭ１４からはその分
岐先アドレスの記憶位置の命令が読み出されてデータバ
ス１７を介してＣＰＵ１１に供給され、ＣＰＵ１１が命
令を解読して実行することにより、上記の動作を繰り返
すことになる。

【００１２】アドレスデータがアドレスバス１２を介し
てＲＯＭ１４及び分岐先メモリ１５に供給されると、上
記のようにＲＯＭ１４からは命令が読み出される一方、
分岐先メモリ１５においてはアドレスデータで指定され
る記憶位置に記憶された分岐先アドレスが読み出されて
分岐レジスタ２０に保持される。分岐レジスタ２０に保
持された分岐先アドレスはプログラムカウンタ１１ａの
出力値が＄００のときには直ちに分岐先アドレス比較回
路２３に出力されるが、それ以降は上記したように次の
命令がＣＰＵ１１において設置されるまで保持されて分
岐先アドレス比較回路２３に供給される。

【００１３】アドレスインクリメンタ２１においては、
ＣＰＵ１１から供給される動作情報信号の内容に応じて
アドレスバス１２からプログラムカウンタ１１ａの値で
あるアドレスデータが入力された後には、そのアドレス
データ値を初期値としてクロックパルスに同期してアッ
プ計数（インクリメント）を行なって出力するので、プ
ログラムカウンタ１１ａに分岐先アドレスがセットされ
ない限りにおいてはプログラムカウンタ１１ａの計数値
と同一の値が分岐検知回路２２に出力される。よって、
プログラムカウンタ１１ａに分岐先アドレスがセットさ
れない限りにおいては分岐検知回路２２はアドレスイン
クリメンタ２１の出力値とアドレスバス１２からのアド
レスデータ値とが一致するので分岐検知信号を発生しな
い。

【００１４】上記したように分岐動作が行われたためプ
ログラムカウンタ１１ａに分岐先アドレスがセットされ
た場合には、ＣＰＵ１１からアドレスインクリメンタ２
１に供給される動作情報信号の内容は直ちに変化せず、
アドレスインクリメンタ２１の出力値は単にアップ計数
された値であるので、アドレスインクリメンタ２１の出
力値とアドレスバス１２からのアドレスデータ値とが一
致しない。これにより分岐検知回路２２は分岐検知信号
を発生する。

【００１５】分岐検知信号は分岐先アドレス比較回路２
３に供給されるので、この分岐検知信号に応答して分岐
先アドレス比較回路２３は分岐レジスタ２０から出力さ
れている分岐先アドレスとアドレスバス１２から供給さ
れるアドレスデータが示す現アドレスとを比較する。分
岐先アドレスと現アドレスとが一致するならば、プログ
ラムカウンタ１１ａが示す実際に分岐した先のアドレス
が予め定められた分岐先アドレスと一致するので、分岐
動作は正しく行われたことなる。よって、分岐先アドレ
ス比較回路２３は正常を示す暴走監視出力信号を出力す
る。

【００１６】一方、プログラムカウンタ１１ａの出力値
が通常のカウントアップ動作をすることなくプログラム
暴走により変化した場合には、上記の分岐動作の場合と
同様にアドレスインクリメンタ２１の出力値とアドレス
バス１２からのアドレスデータ値とが一致しなくなるの
で、分岐検知回路２２は分岐検知信号を発生する。しか
しながら、プログラム暴走により変化したプログラムカ
ウンタ１１ａの出力値は分岐レジスタ２０が出力してい
る分岐先アドレスとは一致することは通常ないので、分
岐先アドレス比較回路２３は異常を示す暴走監視出力信
号を暴走検出信号として出力する。この異常を示す暴走
監視出力信号はリセット信号としてＣＰＵ１１に供給さ
れ、ＣＰＵ１１の動作を初期状態にさせることになる。

【００１７】図５は図３に示したプログラムの実行によ
る命令の進行具合並びにプログラムカウンタ１１ａによ
り指定されるアドレス及び分岐レジスタ２０から出力さ
れるアドレスの各変化を示している。ここで、命令の進
行は二重線で示したように、図３に示したプログラム中
のアドレス＄０４及び＄１Ａの分岐命令に対してＣＰＵ
１１は分岐せずそのまま次のアドレスの命令を実行し、
アドレス＄２３の分岐命令に対しては分岐して分岐先ア
ドレス＄ＣＣの命令を実行するものとする。

【００１８】すなわち、プログラム中のアドレス＄０４
の分岐命令（＄ＡＡ）が実行され、分岐命令（＄ＡＡ）
の実行より分岐せずそのまま次のアドレス＄０５の命令
が実行される。アドレス＄０５が実行されるまでは分岐
レジスタ２０から出力されるアドレスは＄ＡＡである。
アドレス＄０５の次のアドレス＄０６が指定されると、
分岐レジスタ２０から出力されるアドレスは＄ＢＢとな
る。その後、アドレス＄１Ａの分岐命令（＄ＢＢ）が実
行され、更にアドレス＄１Ｂが実行されるまでは分岐レ
ジスタ２０から出力されるアドレスは＄ＢＢである。分
岐命令（＄ＢＢ）の実行より分岐せずそのまま次のアド
レス＄１Ｂの命令が実行される。そして、アドレス＄１
Ｂの次のアドレス＄１Ｃが指定されると、分岐レジスタ
２０から出力されるアドレスは＄ＣＣとなる。その後、
アドレス＄２３の分岐命令（＄ＣＣ）が実行され、分岐
命令（＄ＣＣ）実行より分岐することになりその分岐先
アドレス＄ＣＣにプログラムカウンタ１１ａがセットさ
れると、分岐検知信号が発生する。この分岐検知信号の
発生により分岐先アドレス比較回路２３の比較動作が行
なわれる。分岐レジスタ２０から出力されるアドレスと
現アドレスとは共に＄ＣＣで一致するので分岐先アドレ
ス比較回路２３の出力信号からは正常と判断される。

【００１９】この図５のプログラム実行進行状態におい
てプログラムカウンタ１１ａが示すアドレスが＄２０か
らプログラム暴走により矢印で示したように＄ＥＦに移
動してしまった場合には、分岐検知信号が発生するの
で、分岐先アドレス比較回路２３の比較動作が行なわれ
る。しかしながら、このときの分岐レジスタ２０の保持
出力アドレスは＄ＣＣであるので、現アドレス＄ＥＦと
一致しない。よって、分岐先アドレス比較回路２３の出
力信号からは異常と判断される。

【００２０】なお、上記した実施例においては、アドレ
スインクリメンタ２１のアドレスバス１２からのアドレ
スデータ取込はＣＰＵ１１からの動作情報信号の内容か
ら行なわれているが、分岐検知回路２２から出力される
分岐検知信号に応答して行なっても良い。また、アドレ
スインクリメンタ２１は、ＣＰＵ１１がＲＡＭ１３につ
いてデータの読書中、割り込みによるアドレスの変更
時、或いは、割り込み処理又はサブルーチンの処理から
通常の処理に戻る場合等の動作時にはカウントアップを
停止する。このカウントアップの停止は動作情報信号に
応じて行なわれる。更に、カウントアップの停止時には
動作情報信号に応じて分岐先アドレス比較回路２３の比
較動作も停止される。

【００２１】また、上記した実施例においては、異常を
示す暴走監視出力信号が出力された場合にはＣＰＵ１１
のみがリセットされるが、これに限らず、システム全体
をリセットしても良いし、リセットすることなく所定の
暴走検出時の処理を行ってからプログラム処理に戻って
も良い。更に、異常箇所を解析するためにシステムの動
作状況を例えば、プリンタ出力又は外部メモリに記録し
てからリセットするようにしても良い。また、マルチプ
ルコンピュータシステムの場合には異常が検出されたシ
ステムから出力されたデータ等の結果をその後の処理に
おける判断の材料から排除することも可能である。

【００２２】更に、上記した実施例において、暴走監視
回路１６はＣＰＵ１１の電源１８及びグランドとは各々
分離された電源１９及びグランドを有している。これは
同一の電源又はグランドの異常がＣＰＵ１１及び暴走監
視回路１６の双方に同時に影響を与えることを回避する
ためである。また、上記した実施例において、分岐先メ
モリ１５はＲＯＭ１４の全てのアドレスに対応した記憶
位置を有し、その各記憶位置に分岐先アドレスが記憶さ
れているが、ＲＯＭ１４に記憶されたプログラムにおい
て分岐命令が位置するアドレスが実行されるまでは分岐
先メモリ１５の１つの記憶位置から同一の分岐先アドレ
スが読み出されるようにすることも例えば、ロジック回
路を用いれば容易にできる。このように分岐先メモリ１
５にて必要な数の分岐先アドレスだけを記憶配置するこ
とにより、分岐先メモリ１５の記憶容量は小さくて良い
ことになる。

【００２３】また、上記した実施例における分岐検知回
路２２はアドレスインクリメンタ２１の出力値とアドレ
スバス１２に供給されているアドレスデータ値とを比較
しているが、アドレスバス１２に供給されているアドレ
スデータ値が不連続に変化したことを単に検出したとき
分岐検知信号を発生しても良い。なお、プログラム中の
一般命令だけが実行されているときのプログラムカウン
タ１１ａの出力値の変化が連続であり、そのような連続
変化をしない場合が不連続である。また、実施例におい
ては、プログラムカウンタ１１ａの出力値は１ずつ変化
するように示したが、これに限らず、所定値ずつ例え
ば、２ずつ変化しても良い。

【００２４】更に、本発明のプログラム暴走監視装置を
ＣＰＵにプログラム暴走の特定の処理を一定時間毎に行
なわせる従来の暴走検出方法と組み合わせても良い。こ
のように組み合わせることにより、暴走検出精度を向上
させることができる。例えば、図６に示すように、ＲＯ
Ｍに割り当てられたアドレス中にＥＥＰＲＯＭ（電気的
消去が可能なプログラマブルＲＯＭ）を書込／消去する
サブルーチンが位置しているとすると、符号Ａで示す例
では正常動作から分岐しない暴走が生じて少なくとも一
定時間以上の時間経過してから実行位置がサブルーチン
に達し、そのサブルーチンが実行されてＥＥＰＲＯＭの
データが破壊される場合である。また符号Ｂで示す例で
は正常動作から分岐による暴走が生じて実行位置が直ち
にサブルーチンに達し、そのサブルーチンが実行されて
ＥＥＰＲＯＭのデータが破壊される場合である。例Ａの
場合には一定時間毎に特定の処理が行なわれる従来の暴
走検出方法が有効と考えられる。一方、例Ｂの場合には
従来の暴走検出方法では暴走検出が難しく本発明のプロ
グラム暴走監視装置を用いることが有効と考えらる。よ
って、本発明のプログラム暴走監視装置と従来の暴走検
出方法と組み合わせて備えれば、上記の例Ａ，Ｂの双方
の場合に対応することができる。

【００２５】

【発明の効果】以上説明したように、本発明によれば、
プログラムの分岐命令によって分岐した直後に実行すべ
き命令が記憶されたプログラムメモリの記憶位置を示す
分岐先アドレスを記憶した分岐先メモリが備えられ、プ
ログラムカウンタの出力値が不連続に変化したことを検
知したときプログラムカウンタの出力値によって指定さ
れるアドレスと分岐先メモリに記憶された分岐先アドレ
スとを比較し、その比較結果が不一致であるならば暴走
検出信号を発生するので、ＣＰＵが暴走検出のために特
定の処理を実行することなくプログラム暴走を適切に検
出することができる。

【図面の簡単な説明】

【図１】本発明のプログラム暴走監視装置を適用したコ
ンピュータシステムを示すブロック図である。

【図２】暴走監視回路の構成を示すブロック図である。

【図３】ＲＯＭ内のアドレス毎の命令を示す図である。

【図４】分岐先メモリのアドレス毎の分岐先アドレスを
示す図である。

【図５】図１の装置の動作を説明するために命令の進行
を示す例である。

【図６】２つの異なる暴走の例を示すためのアドレス空
間図である。

【主要部分の符号の説明】

１１ ＣＰＵ １１ａ プログラムカウンタ １２ アドレスバス １３ ＲＡＭ １４ ＲＯＭ １５ 分岐先メモリ １６ 暴走監視回路 １７ データバス ２０ 分岐先レジスタ ２１ アドレスインクリメンタ ２２ 分岐検知回路 ２３ 分岐先アドレス比較回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つの分岐命令を含む複数の
   命令からなるプログラムが記憶されたプログラムメモリ
   の記憶位置をプログラムカウンタの出力値によってアド
   レス指定し、その指定された前記プログラムメモリの記
   憶位置に記憶されたプログラムの命令を読み出して実行
   するコンピュータシステムのプログラム暴走監視装置で
   あって、 前記プログラムの分岐命令によって分岐した直後に実行
   すべき命令が記憶されたプログラムメモリの記憶位置を
   示す分岐先アドレスを記憶した分岐先記憶手段と、 前記プログラムカウンタの出力値が不連続に変化したこ
   とを検知して分岐検知信号を発生する分岐検知手段と、 前記分岐検知信号に応答して前記プログラムカウンタの
   出力値によって指定されるアドレスと前記分岐先記憶手
   段に記憶された分岐先アドレスとを比較してその比較結
   果が不一致であるならば暴走検出信号を発生する比較手
   段と、を備えたことを特徴とするプログラム暴走監視装
   置。
2. 【請求項２】 前記分岐検知手段は、前記プログラムカ
   ウンタの初期値からクロックパルスに同期してアップ計
   数してその計数値を出力するアドレスインクリメンタ
   と、前記プログラムカウンタの出力値と前記アドレスイ
   ンクリメンタの計数値とが不一致のとき分岐検知信号を
   発生する分岐検知回路とを有することを特徴とする請求
   項１記載のプログラム暴走監視装置。
3. 【請求項３】 前記分岐先記憶手段には前記プログラム
   メモリと同一のアドレス群が割り当てられており、前記
   プログラムメモリにおいて分岐命令が記憶された記憶位
   置のアドレスまでのアドレス順の各アドレスに対応する
   前記分岐先記憶手段の各記憶位置にはその分岐命令の分
   岐先アドレスが各々記憶されていることを特徴とする請
   求項１記載のプログラム暴走監視装置。