JPH04318628A - 中央演算処理装置 - Google Patents
中央演算処理装置Info
- Publication number
- JPH04318628A JPH04318628A JP3085282A JP8528291A JPH04318628A JP H04318628 A JPH04318628 A JP H04318628A JP 3085282 A JP3085282 A JP 3085282A JP 8528291 A JP8528291 A JP 8528291A JP H04318628 A JPH04318628 A JP H04318628A
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- Japan
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- microprogram
- memory
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- microprograms
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- 230000015654 memory Effects 0.000 claims abstract description 82
- 238000004092 self-diagnosis Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はコンピュータ或はその
他の各種の制御機器等に利用することができる中央演算
処理装置に関する。
他の各種の制御機器等に利用することができる中央演算
処理装置に関する。
【０００２】
【従来の技術】中央演算処理装置は一般にＣＰＵと呼ば
れ、図２に示すようにバスライン２を通じて、外部にＲ
ＡＭ３及びＲＯＭ４と、入出力ポート５等が接続され、
入出力ポート５に接続された外部機器６等を所定の順序
に従って動作させることに用いられる。
れ、図２に示すようにバスライン２を通じて、外部にＲ
ＡＭ３及びＲＯＭ４と、入出力ポート５等が接続され、
入出力ポート５に接続された外部機器６等を所定の順序
に従って動作させることに用いられる。
【０００３】ＣＰＵ１にはマイクロ命令を記憶したメモ
リが内蔵され、このマイクロ命令が例えばＲＯＭ４又は
ＲＡＭ３に書込まれているプログラムに従って読出され
、マイクロ命令によってＣＰＵ１内の各ハードウェアが
動作し、ＲＡＭ３へのデータの書込、読出及びＲＯＭ４
からのデータの読込、入出力ポート５からのデータの読
込、データの出力等を実行する。
リが内蔵され、このマイクロ命令が例えばＲＯＭ４又は
ＲＡＭ３に書込まれているプログラムに従って読出され
、マイクロ命令によってＣＰＵ１内の各ハードウェアが
動作し、ＲＡＭ３へのデータの書込、読出及びＲＯＭ４
からのデータの読込、入出力ポート５からのデータの読
込、データの出力等を実行する。
【０００４】一般にＣＰＵ１に内蔵されてマイクロ命令
を格納するメモリはＲＯＭ化されることが多い。然し乍
ら例えばＩＣ試験装置を構成するＣＰＵでは被試験ＩＣ
の種類に応じて高速動作が要求される場合がある。特に
高速動作が要求される場合はプログラム自体をマイクロ
命令言語で作成し、このマイクロ命令言語で作られたプ
ログラム（以下マイクロプログラムと称す）を直接ＣＰ
Ｕ内のメモリに格納させて実行させると高速動作が可能
である。
を格納するメモリはＲＯＭ化されることが多い。然し乍
ら例えばＩＣ試験装置を構成するＣＰＵでは被試験ＩＣ
の種類に応じて高速動作が要求される場合がある。特に
高速動作が要求される場合はプログラム自体をマイクロ
命令言語で作成し、このマイクロ命令言語で作られたプ
ログラム（以下マイクロプログラムと称す）を直接ＣＰ
Ｕ内のメモリに格納させて実行させると高速動作が可能
である。
【０００５】このように高速動作を要求される場合には
、マイクロプログラムをＣＰＵに内蔵したメモリに書込
むことが必要となるため、特殊な場合に限ってマイクロ
プログラムを格納するメモリを、書込可能なメモリによ
って構成する。図３に従来のＣＰＵ１の内部構造を示す
。ＣＰＵ１はコントローラ１１と、書込可能なマイクロ
プログラム用メモリ（以下ＷＣＳメモリと略称する）１
２と、ハードウェア群１３と、パリティ発生部１４とに
よって構成される。
、マイクロプログラムをＣＰＵに内蔵したメモリに書込
むことが必要となるため、特殊な場合に限ってマイクロ
プログラムを格納するメモリを、書込可能なメモリによ
って構成する。図３に従来のＣＰＵ１の内部構造を示す
。ＣＰＵ１はコントローラ１１と、書込可能なマイクロ
プログラム用メモリ（以下ＷＣＳメモリと略称する）１
２と、ハードウェア群１３と、パリティ発生部１４とに
よって構成される。
【０００６】ＷＣＳメモリ１２は複数のメモリブロック
Ｍ１ 〜Ｍｎ によって構成され、メモリブロックＭ１
〜Ｍｎ に、外部メモリ１５からバスライン２を通じ
てマイクロプログラムが書き移される。これら複数のメ
モリブロックＭ１ 〜Ｍｎ から一度に多ビットのマイ
クロプログラムを読出し、このマイクロプログラムをハ
ードウェア群１３の各ハードウェア１３Ａから１３Ｎに
与え、ハードウェア群１３を動作させる。ハードウェア
群１３の各ハードウェア１３Ａ〜１３Ｎはレジスタ、カ
ウンタ、加算器等で構成され、各ハードウェア１３Ａ〜
１３Ｎがマイクロプログラムに従って動作することによ
りプログラムが実行され、その結果が入出力ポート５か
ら出力されて外部機器６が制御される。尚、図ではコン
トローラ１１をハードウェア群１３から切離して示して
いるが、コントローラ１１もハードウェア群１３に含ま
れるハードウェアとして取扱われる。
Ｍ１ 〜Ｍｎ によって構成され、メモリブロックＭ１
〜Ｍｎ に、外部メモリ１５からバスライン２を通じ
てマイクロプログラムが書き移される。これら複数のメ
モリブロックＭ１ 〜Ｍｎ から一度に多ビットのマイ
クロプログラムを読出し、このマイクロプログラムをハ
ードウェア群１３の各ハードウェア１３Ａから１３Ｎに
与え、ハードウェア群１３を動作させる。ハードウェア
群１３の各ハードウェア１３Ａ〜１３Ｎはレジスタ、カ
ウンタ、加算器等で構成され、各ハードウェア１３Ａ〜
１３Ｎがマイクロプログラムに従って動作することによ
りプログラムが実行され、その結果が入出力ポート５か
ら出力されて外部機器６が制御される。尚、図ではコン
トローラ１１をハードウェア群１３から切離して示して
いるが、コントローラ１１もハードウェア群１３に含ま
れるハードウェアとして取扱われる。
【０００７】ＣＰＵ１の動作を高速化するためにはＷＣ
Ｓメモリ１２のビット長を大きく採り、一度に読出され
るマイクロ命令の語数を多くすることによって、一度に
多くのハードウェアを動作させることができ、高速化が
可能である。このため、例えばＩＣ試験装置用のＣＰＵ
の場合メモリブロックＭ１ 〜Ｍｎ の各ビット幅を８
ビットとし、ビット幅８ビット、深さ数Ｋバイトのメモ
リブロックを１６個設け、１６個のハードウェアにマイ
クロ命令を一度に与える構造とすることができる。
Ｓメモリ１２のビット長を大きく採り、一度に読出され
るマイクロ命令の語数を多くすることによって、一度に
多くのハードウェアを動作させることができ、高速化が
可能である。このため、例えばＩＣ試験装置用のＣＰＵ
の場合メモリブロックＭ１ 〜Ｍｎ の各ビット幅を８
ビットとし、ビット幅８ビット、深さ数Ｋバイトのメモ
リブロックを１６個設け、１６個のハードウェアにマイ
クロ命令を一度に与える構造とすることができる。
【０００８】ＣＰＵ内のメモリを書込可能なメモリとし
た場合、一旦書込んだマイクロプログラムが正常に格納
されているか否かを自己チェックする必要がある。この
ため従来は各メモリブロックＭ１ 〜Ｍｎ にそれぞれ
１ビットのパリティチェックビットを設け、このパリテ
ィチェックビットにパリティ発生器１４から出力される
パリティ信号を書込み、このパリティ信号を使ってパリ
ティチェッカＰＫ（図３参照）によって各メモリブロッ
クＭ１ 〜Ｍｎ の各アドレスに格納したマイクロプロ
グラムの破損事故等を検出できるように構成している。
た場合、一旦書込んだマイクロプログラムが正常に格納
されているか否かを自己チェックする必要がある。この
ため従来は各メモリブロックＭ１ 〜Ｍｎ にそれぞれ
１ビットのパリティチェックビットを設け、このパリテ
ィチェックビットにパリティ発生器１４から出力される
パリティ信号を書込み、このパリティ信号を使ってパリ
ティチェッカＰＫ（図３参照）によって各メモリブロッ
クＭ１ 〜Ｍｎ の各アドレスに格納したマイクロプロ
グラムの破損事故等を検出できるように構成している。
【０００９】
【発明が解決しようとする課題】各メモリブロックＭ１
〜Ｍｎ にパリティチェックビットを設けた場合、各
メモリブロックＭ１ 〜Ｍｎ の各ビット数が大きくな
りメモリの容量が大きくなる欠点がある。然もパリティ
ビットから読出されたパリティ信号をパリティチェッカ
ＰＫで判定するから、パリティチェックに時間が掛り、
パリティチェックが動作速度に制限を与え、高速化の障
害になっている。
〜Ｍｎ にパリティチェックビットを設けた場合、各
メモリブロックＭ１ 〜Ｍｎ の各ビット数が大きくな
りメモリの容量が大きくなる欠点がある。然もパリティ
ビットから読出されたパリティ信号をパリティチェッカ
ＰＫで判定するから、パリティチェックに時間が掛り、
パリティチェックが動作速度に制限を与え、高速化の障
害になっている。
【００１０】この発明の目的はマイクロプログラムの自
己チェックが可能で、然も高速動作が可能な中央演算処
理装置を提供しようとするものである。
己チェックが可能で、然も高速動作が可能な中央演算処
理装置を提供しようとするものである。
【００１１】
【課題を解決するための手段】この発明では書込可能な
マイクロプログラム用メモリを内蔵し、この書込可能な
マイクロプログラム用メモリから読出されるマイクロ命
令に従ってＣＰＵ１の内部のハードウェアが動作し、外
部の機器６を制御する中央演算処理装置において、書込
可能なマイクロプログラム用メモリの一部に、チェック
サムデータを用意し、このチェックサムデータを用いて
書込可能なマイクロプログラム用メモリに書込まれたマ
イクロプログラムの破損の有無を自己診断できるように
構成する。
マイクロプログラム用メモリを内蔵し、この書込可能な
マイクロプログラム用メモリから読出されるマイクロ命
令に従ってＣＰＵ１の内部のハードウェアが動作し、外
部の機器６を制御する中央演算処理装置において、書込
可能なマイクロプログラム用メモリの一部に、チェック
サムデータを用意し、このチェックサムデータを用いて
書込可能なマイクロプログラム用メモリに書込まれたマ
イクロプログラムの破損の有無を自己診断できるように
構成する。
【００１２】この発明の構成によればＣＰＵの動作に関
係しない余分な構成を付加しないから、例えばパリティ
チェックのために動作速度が制限されることはない。従
って装置の規模を大きくすることなく、然も高速動作が
可能なＣＰＵを提供することができる。
係しない余分な構成を付加しないから、例えばパリティ
チェックのために動作速度が制限されることはない。従
って装置の規模を大きくすることなく、然も高速動作が
可能なＣＰＵを提供することができる。
【００１３】
【実施例】図１にこの発明の一実施例を示す。この発明
においてはＷＣＳメモリ１２を構成する各メモリブロッ
クＭ１ 〜Ｍｎ は単にマイクロプログラムを格納する
メモリだけで構成し、各メモリブロックＭ１ 〜Ｍｎ
にチェックサムデータＣＨＤを設ける。具体的には各メ
モリブロックＭ１ 〜Ｍｎ を構成するメモリに格納す
るマイクロプログラムの例えば最後にチェックサムデー
タＣＨＤを付加して書込む。
においてはＷＣＳメモリ１２を構成する各メモリブロッ
クＭ１ 〜Ｍｎ は単にマイクロプログラムを格納する
メモリだけで構成し、各メモリブロックＭ１ 〜Ｍｎ
にチェックサムデータＣＨＤを設ける。具体的には各メ
モリブロックＭ１ 〜Ｍｎ を構成するメモリに格納す
るマイクロプログラムの例えば最後にチェックサムデー
タＣＨＤを付加して書込む。
【００１４】コントローラ１１は各メモリブロックＭ１
〜Ｍｎ に格納したマイクロプログラムをアドレス順
に加算し、マイクロプログラムが正常なときその加算値
にチェックサムデータＣＨＤを加えることによりその加
算結果が例えば「０」になるような値に選定する。ＷＣ
Ｓメモリ１２の各メモリブロックＭ１ 〜Ｍｎ の読出
出力は各ハードウェア１３Ａ〜１３Ｎに与えられると共
に、チェック時にはマルチプレクサ１６を通じてコント
ローラ１１に取り込むことができるように構成される。
〜Ｍｎ に格納したマイクロプログラムをアドレス順
に加算し、マイクロプログラムが正常なときその加算値
にチェックサムデータＣＨＤを加えることによりその加
算結果が例えば「０」になるような値に選定する。ＷＣ
Ｓメモリ１２の各メモリブロックＭ１ 〜Ｍｎ の読出
出力は各ハードウェア１３Ａ〜１３Ｎに与えられると共
に、チェック時にはマルチプレクサ１６を通じてコント
ローラ１１に取り込むことができるように構成される。
【００１５】つまり通常の動作モードでは各メモリブロ
ックＭ１ 〜Ｍｎ から読出されるマイクロプログラム
はハードウェア１３Ａ〜１３Ｎにそれぞれ一行ずつ入力
されプログラムが実行される。これに対し、プログラム
のチェックモードでは、マルチプレクサ１６によって順
次１個のメモリブロックが選択され、選択されたメモリ
ブロックに格納されているマイクロプログラムが読出さ
れ、このマイクロプログラムがマルチプレクサ１６を通
じてコントローラ１１に取込まれる。
ックＭ１ 〜Ｍｎ から読出されるマイクロプログラム
はハードウェア１３Ａ〜１３Ｎにそれぞれ一行ずつ入力
されプログラムが実行される。これに対し、プログラム
のチェックモードでは、マルチプレクサ１６によって順
次１個のメモリブロックが選択され、選択されたメモリ
ブロックに格納されているマイクロプログラムが読出さ
れ、このマイクロプログラムがマルチプレクサ１６を通
じてコントローラ１１に取込まれる。
【００１６】コントローラ１１はマルチプレクサ１６を
通じて入力されるマイクロプログラムを順次加算し（従
ってコントローラ１１は加算手段も構成している）、最
後に読出されるチェックサムデータＣＨＤを加算した段
階でその加算結果が例えば「０」になったか否かを判定
し、「０」であれば良、「０」でなければエラー有りと
判定し、エラー有りを例えば外部機器６の中のモニタ等
に表示する。
通じて入力されるマイクロプログラムを順次加算し（従
ってコントローラ１１は加算手段も構成している）、最
後に読出されるチェックサムデータＣＨＤを加算した段
階でその加算結果が例えば「０」になったか否かを判定
し、「０」であれば良、「０」でなければエラー有りと
判定し、エラー有りを例えば外部機器６の中のモニタ等
に表示する。
【００１７】チェックは各メモリブロックＭ１ 〜Ｍｎ
毎に実施され、チェックモードではコントローラ１１
はクロックコントローラ１７に禁止信号を送り、ハード
ウェア群１３に与えるクロックを禁止し、ハードウェア
群１３の動作を一時停止させる。チェックの実施は例え
ば動作速度が遅い外部機器をアクセスしたときのウエー
ト時間を利用して行なうことができる。
毎に実施され、チェックモードではコントローラ１１
はクロックコントローラ１７に禁止信号を送り、ハード
ウェア群１３に与えるクロックを禁止し、ハードウェア
群１３の動作を一時停止させる。チェックの実施は例え
ば動作速度が遅い外部機器をアクセスしたときのウエー
ト時間を利用して行なうことができる。
【００１８】尚、上述ではチェックサムデータＣＨＤを
利用してマイクロプログラムをチェックする方法を説明
したが、各メモリブロックＭ１ 〜Ｍｎ に書き移した
元々のマイクロプログラムを外部メモリ１５から読み出
し、この外部メモリ１５から読出したマイクロプログラ
ムと各メモリブロックＭ１ 〜Ｍｎ に格納したマイク
ロプログラムとを比較し、不一致の有無によってＷＣＳ
１２に格納したマイクロプログラムの破損を検出するよ
うにする方法も実施することができる。
利用してマイクロプログラムをチェックする方法を説明
したが、各メモリブロックＭ１ 〜Ｍｎ に書き移した
元々のマイクロプログラムを外部メモリ１５から読み出
し、この外部メモリ１５から読出したマイクロプログラ
ムと各メモリブロックＭ１ 〜Ｍｎ に格納したマイク
ロプログラムとを比較し、不一致の有無によってＷＣＳ
１２に格納したマイクロプログラムの破損を検出するよ
うにする方法も実施することができる。
【００１９】
【発明の効果】以上説明したように、この発明によれば
ＷＣＳメモリ１２に格納したマイクロプログラムのチェ
ックをチェックサムデータＣＨＤを利用するか、又は外
部メモリ１５に格納してある原本となるマイクロプログ
ラムと比較する等してその破損の有無をチェックする構
成としたので、チェックのためのハードウェアを全く必
要としない。従ってＷＣＳメモリ１２の容量を小さくす
ることができる利点が得られる。
ＷＣＳメモリ１２に格納したマイクロプログラムのチェ
ックをチェックサムデータＣＨＤを利用するか、又は外
部メモリ１５に格納してある原本となるマイクロプログ
ラムと比較する等してその破損の有無をチェックする構
成としたので、チェックのためのハードウェアを全く必
要としない。従ってＷＣＳメモリ１２の容量を小さくす
ることができる利点が得られる。
【００２０】またプログラム実行中はチェック動作しな
いから、チェック動作のためにＣＰＵ１の動作が遅れて
しまうことはない。よって高速動作が可能なＣＰＵを提
供することができる。
いから、チェック動作のためにＣＰＵ１の動作が遅れて
しまうことはない。よって高速動作が可能なＣＰＵを提
供することができる。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】中央演算処理装置を説明するためのブロック図
。
。
【図３】従来の技術を説明するためのブロック図。
１１ コントローラ
１２ ＷＣＳメモリ
Ｍ１ 〜Ｍｎ メモリブロック
１３ ハードウェア群
１５ 外部メモリ
１６ マルチプレクサ
１７ クロックコントローラ
Claims (2)
- 【請求項１】 書換可能なメモリ素子から成る複数の
メモリブロックによって多ビットのマイクロプログラム
を一行ずつ読出すことができるように構成されたマイク
ロプログラム用メモリと、このマイクロプログラム用メ
モリから読出されるマイクロプログラムに従って動作す
るコントローラと、上記マイクロプログラム用メモリに
書込むためのマイクロプログラムを収納し、上記コント
ローラの動作によってマイクロプログラムが読出され、
上記マイクロプログラム用メモリにマイクロプログラム
を書き移す外部メモリと、上記マイクロプログラム用メ
モリから読出されるマイクロプログラムによって制御さ
れるハードウェア群と、チェックモード時に上記マイク
ロプログラム用メモリを構成する各メモリブロックから
読出されるマイクロプログラムを順次選択して上記コン
トローラに入力するマルチプレクサと、コントローラに
設けられマルチプレクサから送られて来るマイクロプロ
グラムを順次加算する加算手段と、上記各メモリブロッ
クに格納したマイクロプログラムの一部に格納され、上
記加算手段の加算結果に加えることにより加算結果を予
め規定した値にすることができるチェックサムデータと
、このチェックサムデータの加算により上記加算結果が
規定値になったか否かを判定し、上記マイクロプログラ
ムの破損の有無を判定する判定手段と、によって構成し
た中央演算処理装置。 - 【請求項２】 書換可能なメモリ素子から成る複数の
メモリブロックによって多ビットのマイクロプログラム
を一行ずつ読出すことができるように構成されたマイク
ロプログラム用メモリと、このマイクロプログラム用メ
モリから読出されるマイクロプログラムに従って動作す
るコントローラと、上記マイクロプログラム用メモリに
書込むためのマイクロプログラムを収納し、上記コント
ローラの動作によってマイクロプログラムが読出され、
上記マイクロプログラム用メモリにマイクロプログラム
を書き移す外部メモリと、上記マイクロプログラム用メ
モリから読出されるマイクロプログラムによって制御さ
れるハードウェア群と、チェックモード時に上記マイク
ロプログラム用メモリを構成する各メモリブロックから
読出されるマイクロプログラムを順次選択して上記コン
トローラに入力するマルチプレクサと、このマルチプレ
クサを通じて上記コントローラに取込まれるマイクロプ
ログラムと上記外部メモリから取込むマイクロプログラ
ムとを比較する比較手段と、この比較手段で比較した結
果、不一致を検出して上記マイクロプログラム用メモリ
に格納したマイクロプログラムの破損を表示する手段と
、によって構成した中央演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085282A JPH04318628A (ja) | 1991-04-17 | 1991-04-17 | 中央演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085282A JPH04318628A (ja) | 1991-04-17 | 1991-04-17 | 中央演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04318628A true JPH04318628A (ja) | 1992-11-10 |
Family
ID=13854217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3085282A Pending JPH04318628A (ja) | 1991-04-17 | 1991-04-17 | 中央演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04318628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327036A (ja) * | 2004-08-06 | 2004-11-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の検査方法 |
-
1991
- 1991-04-17 JP JP3085282A patent/JPH04318628A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327036A (ja) * | 2004-08-06 | 2004-11-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の検査方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991019 |