JPH1063693A - 論理回路の信号遅延時間計算方法および遅延時間の表示方法 - Google Patents

Abstract

(57)【要約】 【課題】 大規模な論理回路に対し、高速かつ高精度に
遅延時間の計算が可能な遅延時間計算方法を提供する。 【解決手段】 静的遅延計算処理により論理回路全体の
パスの遅延時間を得、更に、高精度の計算が要求される
パスについては、高精度計算対照パス条件ライブラリを
入力として、静的遅延計算により求めたパスの信号遅延
時間を参照し条件に合致するパスを選択する処理と、選
択されたパスに対して論理回路の接続情報を元に、選択
されたパス内の回路シミュレーションデータと回路シミ
ュレーションの入力信号（テストパタン）を生成する処
理を行う。 【効果】 回路全体に対する静的遅延計算と特に高精度
が必要なパスに対する回路シミュレーションを自動的に
実行でき、大規模な論理回路に対して遅延時間を自動的
に高精度かつ高速に計算できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路設計過程
において、製造を行う前に、設計データを元に、ＣＡＤ
プログラムを用いて信号遅延時間を計算する方法に係
り、特に、大規模な論理回路に対して、高速、高精度に
信号遅延時間を計算するのに好適な論理回路の信号遅延
時間計算方法に関する。

【０００２】

【従来の技術】同期式の論理回路では、全てのフリップ
フロップ間のパスの信号遅延時間が、設計基準制限値以
内に収まることが要求される。そのために、製造前に論
理回路の設計データを元にして、全てのパスの信号遅延
時間を計算し、設計基準値と比較する遅延検証が行われ
ている。また、近年の論理回路の高速化により、論理設
計、レイアウト設計工程においても、パスの遅延時間を
計算し、その遅延時間を設計基準値に収めるように、論
理、レイアウトを最適化することが行われる。以上のこ
とから、大規模、高速な論理回路の設計において、信号
遅延時間の計算は、高精度かつ高速であることが要求さ
れている。

【０００３】論理回路の信号遅延時間を計算する方法と
して、以下の２種類の方法がある。 （１）回路シミュレーション：回路シミュレーション
は、論理回路に含まれるトランジスタ素子や、抵抗素
子、容量素子の関係を連立微分方程式で記述し、これを
数値シミュレーションで解くものである。回路シミュレ
ーションを用いれば、回路の任意の場所の任意の時間の
信号電位を得ることができるため、パスの始終点を信号
が伝わる時間すなわち信号遅延時間を求めることができ
る。一般的に、回路シミュレーションは、高精度の計算
が可能であるが、計算に要する時間が多大であるという
問題がある。また、回路シミュレーションを行うために
は、対象とする論理回路の接続データに加え、入力信号
波形（テストパターン）を必要とする。理回路に含まれ
る全パスを動作させるためには、膨大なテストパタンを
作成する必要が生じる。また、作成したテストパタンに
より、全てのパスが動作しているかを確認することは、
不可能に近い。

【０００４】（２）静的遅延計算：静的遅延計算では、
論理回路の設計データを入力として、論理回路中に存在
するパスを列挙し、その全パスについて、パス内の論理
ゲート（素子）の計算に必要な情報をライブラリから読
み込み、論理ゲート１段分の遅延時間計算しながら、パ
スに沿って累計することで、パスの遅延時間を計算す
る。この方法では、テストパターンを必要としない。

【０００５】また、回路方程式を解くのではなく、論理
ゲートと配線の遅延時間を簡易的に計算する方法が採ら
れている。例えば、「第３１回デザインオートメーショ
ン・コンファレンス（１９９４年）予稿集３２７頁から
３３２頁」では、１段分の遅延時間Ｔを次の式で求める
としている。

【０００６】 Ｔ ＝ Ｔｉｎｔｒｉｎｓｉｃ ＋ Ｔｌｏａｄ ＋ Ｔｗｉｒｅ ＋ Ｔｐｒｅｖ …………… （１） ここで、Ｔｉｎｔｒｉｎｓｉｃは負荷によらない論理ゲ
ートの遅延時間、Ｔｌｏａｄは負荷による論理ゲートの
遅延時間、Ｔｗｉｒｅは配線の遅延時間、Ｔｐｒｅｖは
前段の波形なまりによる遅延時間を示している。Ｔｉｎ
ｔｒｉｎｓｉｃは、論理ゲート毎に予め求められた定数
であり、Ｔｌｏａｄは、論理ゲートの負荷となる配線や
次段の論理ゲートを等価的な１つの容量で近似し、その
容量の関数として求める。その関数は、論理ゲート毎に
予め定められており、Ｔｉｎｔｒｉｎｓｉｃとともに静
的遅延計算ライブラリに保存されている。Ｔｗｉｒｅ
は、配線の抵抗と容量から求められる。Ｔｐｒｅｖは、
前段の論理ゲートと負荷の状態により決められる信号波
形の立ち上りおよび立ち下り時間等の関数として求めら
れ、その関数は、論理ゲート毎に予め定められ、静的遅
延計算ライブラリに保存されている。

【０００７】このように、静的遅延計算では、予め計算
に必要な定数や関数をライブラリとして作成しておき、
それを利用することで、複雑な微分方程式である回路方
程式を数値計算で解くという方法を用いないために、回
路シミュレーションと比較して、非常に高速な計算が可
能である。また、テストパタンなしに論理回路の全パス
についての遅延時間を計算可能であるために、大規模な
論理回路の設計における遅延時間計算として用いられて
いる。

【０００８】しかし、計算精度の点では、回路シミュレ
ーションと比較すると劣る。例えば、上の方法で、Ｔｌ
ｏａｄを求める際に、配線と次段の論理ゲートを等価的
な１つの容量で近似する必要があるが、実際は配線の抵
抗の影響や論理ゲートの動作状況により負荷が変化する
ために、誤差が発生する。また、素子の種類によって
は、上式のように簡単にモデル化できないものがある。

【０００９】

【発明が解決しようとする課題】以上述べたように、論
理回路の遅延時間計算方法として、回路シミュレーショ
ンは、精度の高い計算が可能であるが非常に多くの計算
時間を必要とする。また、パスを動作させるためのテス
トパタンを用意する必要がある。そのために大規模な論
理回路の計算を行うためには、膨大な事前の準備と膨大
な計算時間を必要とするという問題があった。一方、静
的遅延計算では、高速な計算が可能であること、テスト
パタンなしに、全パスの遅延時間を計算可能であること
の長所がある反面、計算精度は回路シミュレーションに
劣るという問題があった。本発明ではこの問題を解決
し、大規模な論理回路に対しても、高速かつ高精度な遅
延時間の計算が可能な遅延時間計算方法を提供すること
を課題とする。

【００１０】

【課題を解決するための手段】本発明の信号遅延時間計
算方法では、論理回路の設計データと論理回路を構成す
る素子の静的遅延計算ライブラリを入力して、論理回路
全体に対して静的遅延計算を行う。さらに、静的遅延計
算では、計算精度に問題があるパスや特に高精度な計算
を行うべきパスに対しては、回路シミュレーションを用
いることで、より高精度の遅延時間計算を行う。そのた
めに、高精度計算の対照となるパスの条件を記述した高
精度計算対照パス条件ライブラリを入力として、静的遅
延計算により求めたパスおよびパスの信号遅延時間を参
照し、条件に合致するパスを選択する処理を有する。

【００１１】また、選択されたパスに対して、自動的に
回路シミュレーションを実行するために以下の処理を有
する。（１）論理回路の接続情報を元に、選択された高
精度計算対照パス内の素子とその素子の負荷として、素
子の出力端子に接続する配線及びその配線に接続する素
子を抽出し、抽出された素子及び配線を部分回路として
記憶する処理、（２）部分回路に含まれる素子内部の回
路接続情報を元に、部分回路の回路シミュレーションデ
ータを生成する処理、（３）部分回路内のパスの始点ノ
ードに、予め設定されている基準立ち上り信号及び、基
準立ち下り信号を設定し、部分回路内の素子の入力端子
のうち、配線が接続しない端子にＨＩＧＨレベルまたは
ＬＯＷレベルに固定した電位を設定することで、回路シ
ミュレーションの入力信号（テストパタン）を生成する
処理である。

【００１２】以上の処理で作成された回路シミュレーシ
ョンデータと入力信号を用いて回路シミュレーションを
実行し、高精度の遅延時間を算出する。この高精度の遅
延時間を以って、静的遅延計算処理の計算結果として記
憶されたパスとパスの信号遅延時間を更新することで、
論理回路全体についての遅延時間と、特に高精度の計算
が要求されるパスや、静的遅延計算で誤差が大きいパス
等についての高精度な遅延時間を自動的にかつ高速に計
算することが可能となる。

【００１３】

【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。

【００１４】図１は、本発明の論理回路の信号遅延時間
計算方法を説明するためのフロー図である。静的遅延計
算処理１０１では、論理回路の設計データ１１０を入力
として、素子の静的遅延計算ライブラリ１１１を参照
し、論理回路内の全パスについて遅延計算を行い、結果
を、パス遅延情報ファイル１１２に出力する。また本処
理の過程で作成される実負荷回路を実負荷回路ファイル
１２０に記憶する。

【００１５】次に、高精度計算対照パス選択処理１０２
において、パス遅延情報ファイル１１２を入力として、
回路シミュレーションにより高精度な計算を行う必要が
あるパスの条件を記述した高精度計算対照パス条件ライ
ブラリ１１３を参照することにより、条件に合致するパ
スを選択し、高精度計算対照パスファイル１１４に記憶
する。

【００１６】部分回路切り出し処理１０３では、論理回
路の設計データ１１０に記述されている接続情報から、
高精度計算対照パスファイル１１４内のパスを含んだ部
分回路を切り出し部分回路ファイル１１５に記憶する。
回路シミュレーションデータ生成処理１０４では、部分
回路ファイル１１５と、部分回路に含まれる素子内回路
情報１１６、実負荷回路ファイル１２０から、回路シミ
ュレーションデータ１１７を生成する。

【００１７】回路シミュレーション入力信号生成処理１
０５では、パスの始点ノードに、予め設定されている基
準立ち上り信号及び基準立ち下り信号を設定し、前記部
分回路内の素子の入力端子のうちで、配線が接続しない
端子にＨＩＧＨレベルまたはＬＯＷレベルに固定した電
位を設定し、回路シミュレーションデータ１１７内に書
き込む。

【００１８】回路シミュレーション処理１０６では回路
シミュレーションデータ生成処理１０４と回路シミュレ
ーション入力信号生成処理１０５により作成された回路
シミュレーションデータ１１７に対して、回路シミュレ
ーションを実行し、解析結果１１８を作成する。

【００１９】遅延時間算出処理１０７では、解析結果１
１８からパスの遅延時間を算出し、高精度パス遅延情報
ファイル１１９に記憶する。遅延時間修正処理１０８で
は、高精度パス遅延情報ファイル１１９の遅延時間を以
って、静的遅延計算処理１０１の計算結果として記憶さ
れたパス遅延情報ファイル１１２の信号遅延時間を更新
する。遅延時間表示処理１０９では、最終的に得られた
信号遅延時間を表示装置に表示する。

【００２０】次に、静的遅延計算処理１０１について、
図３の（１）に示した静的遅延計算処理のＰＡＤ図を用
いて説明する。静的遅延計算処理１０１は、図３の
（１）に示すように、実負荷抽出処理３０１、負荷容量
計算処理３０２、パス列挙処理３０３、パストレース遅
延計算処理３０４からなる。以上の処理を、図２に示す
論理回路の例を用いて説明する。

【００２１】図２は、論理回路の一部分を示しており、
始点であるフリップフロップＧ２０１にクロック信号が
入った時刻から、終点であるフリップフロップＧ２０２
の入力端子に信号が到達するまでの延時間を求めること
とする。このフリップフロップＧ２０１からＧ２０２の
区間内には、論理ゲート素子Ｇ２１１からＧ２１９が含
まれている。さらに、論理ゲート素子Ｇ２１３、Ｇ２１
８、Ｇ２１９には、それぞれに、この区間に含まれない
論理ゲート素子Ｇ２２０、Ｇ２２１、Ｇ２２２が接続さ
れている。論理ゲート素子Ｇ２２０、Ｇ２２１、Ｇ２２
２は、それぞれ、論理ゲートＧ２１３、Ｇ２１８、Ｇ２
１９の負荷として遅延時間を増加させる影響がある。各
論理ゲート素子は、図２では、全てＡＮＤ記号を用いて
示しているが、ＡＮＤに限定するものではなく便宜上の
表記である。図中の各素子内に示した英字は、各素子の
種類を表している。図２の論理回路では、Ａ、Ｂ、Ｃ、
Ｄの４種類の素子が使用されている。また、図中のネッ
トＮ２３１からＮ２４０は、同電位の端子を接続関係を
示すものである。

【００２２】図３に示した静的遅延計算処理では、ま
ず、図２の論理回路を入力として、実負荷抽出処理３０
１を行う。実負荷抽出処理３０１では、図２の論理回路
の設計データが配線後の情報を含んでいる場合は、その
配線の長さに応じ抵抗および容量に変換する。もし、論
理回路の設計データが配置情報を含み配線情報を含まな
い場合は、各素子の配置場所を元に仮想的な配線長を求
めてから、抵抗および容量に変換する。また、論理回路
の設計データが配置配線情報を含まない場合は、ファン
アウト数を元に見積もる。配線の単位長さ当りの抵抗値
と容量値は、論理回路が実装される半導体装置や、回路
基板により異なる。この処理により作成したされた、抵
抗および容量はネットと対応づけて、実負荷回路ファイ
ル１２０に記憶する。

【００２３】この結果、抵抗と容量を含んだ実負荷回路
に変換された図を図４の（１）に示す。次に負荷容量計
算処理３０１では、論理ゲートも前段の論理ゲートの負
荷として働くために容量として扱う。図２の区間内の論
理ゲートの出力端子に負荷として接続する配線の抵抗お
よび容量と論理ゲートの容量を、予め決められている規
則に従い、等価的な１つの容量に変換する。これは、各
ネットＮ２３１からＮ２４０に対応している。その結果
を図４の（２）に示す。最も簡単な規則として、全ての
容量の和を１つの等価的な容量とする方法がある。その
他に、抵抗の影響を考慮するために、抵抗値で補正を加
える方法等が知られている。

【００２４】次に、パス列挙処理３０３では、図２の論
理回路の始点フリップフロップからスタートして、終点
フリップフロップに至る全パスを求める。これは、各素
子をノードとし、ネットのソース端子とシンク端子をエ
ッジとしたグラフを考えれば、グラフ上の探索問題とし
て容易に行うことができる。その結果、図５に示すパス
の情報が得られる。図２の論理回路では、図５の（１）
に太い実線で示した３つのパス５０１〜５０３が存在す
る。図５の（２）は、パス遅延情報ファイルの内容を示
してある。

【００２５】ここで、パスの情報は、パスを構成する素
子およびネットを並べた構造となっている。素子の名前
およびネットの名前は、図２に付した番号と一致させて
いる。また、図中のｒｉｚｅ ｄｅｌａｙとｆａｌｌ
ｄｅｌａｙは、それぞれ、パスの始点に立ち上り波形を
与えた時と、立ち下り波形を与えた時の遅延時間を示し
ている。遅延時間はパストレース遅延計算処理３０４に
よって計算された後に書き込まれる。

【００２６】パストレース遅延計算処理３０４は、図５
に示すパスの情報に従い、始点から終点に至るまで、各
素子と配線の遅延時間を計算し、それらを累計すること
によりパスの遅延時間が求められる。ここで、素子の遅
延時間と配線の遅延時間を以下の式により求める。

【００２７】 Ｔｃ ＝ Ｔｏ ＋ Ｔｄ×Ｃｌ …………… （２） Ｔｗ ＝ Σ（Ｒｉ×ΣＣｊ） …………… （３） ここで、Ｔｃは素子の遅延時間、Ｔｗは配線の遅延時間
を表す。Ｔｏは、素子の無負荷遅延時間で、Ｔｄは単位
負荷容量当たりの素子の遅延時間の増加を示す。Ｃｌ
は、負荷容量計算処理３０１で求めた負荷容量である。
ＴｏおよびＴｄは素子の静的遅延計算ライブラリ１１１
に記述されている。

【００２８】図６に静的遅延ライブラリの例を示す。図
６では、図２の論理回路で使用された４種類の素子の遅
延情報が格納されている例である。図６では、入出力端
子を対にして、立ち上り信号が入力された場合と立ち下
り信号が入力された場合にいて、無負荷遅延時間Ｔｏお
よび単位負荷容量当りの遅延時間Ｔｄをそれぞれ格納し
ている。これらの遅延時間は、素子を設計した際に、予
め回路シミュレーションにより求めたものである。通
常、素子の静的遅延計算ライブラリ１１１は、無負荷遅
延時間Ｔｏおよび単位負荷容量当りの遅延時間Ｔｄにつ
いて、最大、最小、平均の値を持つが、図６では、最大
遅延時間のみを記述している。

【００２９】また、（２）式および（３）式では、
（１）式で加えていた波形なまりの項は含まない簡単化
された計算式である。（３）式のＲｉは配線のｉ番目の
部分の抵抗値である。ＣｊはＲｉから終点側に存在する
容量である。

【００３０】パストレース遅延計算処理３０４では、パ
スの始点に立ち上り信号が入力された場合と立ち下り信
号が入力された場合のそれぞれについて計算を行い、図
５のパス遅延情報ファイルに書き込む。通常は、最大遅
延時間、最小遅延時間、平均遅延時間を求めるが、図５
では、最大遅延時間のみを示した。以上で、静的遅延計
算により、パス遅延情報ファイルが作成され、パスおよ
びパスの遅延時間情報が求まる。

【００３１】図５の例ではパスが異なっても同じ論理ゲ
ートの遅延時間が等しくなっている。例えば、パス５０
１の素子Ｇ２１１は、パス５０２にも含まれているが、
立ち上り入力時の遅延時間は、両者ともに６３６ｐｓｅ
ｃとなっている。これは、既に述べたように、ここで用
いた計算方法が波形なまりの項は含まないために、パス
に関係なく、論理ゲートの遅延時間は負荷容量のみで決
るためである。そこで、計算の重複を避けるために、図
３の（２）に示す処理の流れで静的遅延計算を行うこと
ができる。パスの列挙処理３０３の前に、遅延時間計算
処理３０５で、各論理ゲートおよび配線の遅延時間を計
算しておき、パストレース時には、単にそれらをパスに
沿って加算するパストレース遅延加算処理３０６を行
う。この方法では、計算の重複がないため（１）の方法
より高速に計算できる。

【００３２】次に、高精度計算対照パス選択処理１０２
について詳しく説明する。高精度計算対照パス選択処理
１０２にでは、パス遅延情報ファイル１１２を入力とし
て、回路シミュレーションにより高精度な計算を行う必
要があるパスの条件を記述した高精度計算対照パス条件
ライブラリ１１３を参照することにより、条件に合致す
るパスを選択する。

【００３３】図７に高精度計算対照パス条件ライブラリ
１１３の例を示す。条件７０１は、パスの遅延時間Ｔｐ
ａｔｈが基準値Ｔｒｅｆの１００％以上のパスを選択す
るという条件である。条件７０２は、素子種Ｅを少なく
とも１つ含み、パスの遅延時間Ｔｐａｔｈが基準値Ｔｒ
ｅｆの９５％以上のパスを選択するという条件である。
条件７０３は、回路種Ｃの遅延時間Ｔｃを１．１倍し
て、その他の素子と配線の遅延時間を加えて再計算した
遅延時間が基準値Ｔｒｅｆの１００％以上のパスを選択
するという条件である。条件７０４は、信号名ＳＩＧ０
０１であるネットを含み、パスの遅延時間Ｔｐａｔｈが
基準値Ｔｒｅｆの８０％以上のパスを選択するという条
件である。条件７０１は、遅延時間が基準値以上のパス
つまり設計違反パスについて、高精度に再計算すること
を目的とする条件である。条件７０２，７０３は、静的
遅延計算では計算誤差が大きいことが予想される素子の
種類を指定して、その素子を含むパスを高精度に再計算
することを目的とする条件である。

【００３４】例えば、図８に示すパストランジスタを使
用した論理ゲート素子の例では、一般的に、静的遅延計
算では誤差が大きい。

【００３５】図８の（１）は、セレクタ回路、（２）
は、ＥｘｃｌｕｓｉｖｅＯＲ回路である。それぞれ、パ
ストランジスタ８０１から８０４とインバータ８０６，
８０７で構成されている。パストランジスタを使用する
とトランジスタ数が少なく論理ゲートを構成することが
可能であるが、パストランジスタのゲート電位により等
価的な容量値が変化するために、前段の素子の遅延時間
が変化する。そのため、静的遅延計算では誤差が発生す
ることになる。条件７０４は論理回路を構成する上で重
要な信号について、高精度な遅延時間計算を行うことを
目的とした条件である。

【００３６】以上の条件は全て、静的遅延計算により求
められたパス遅延情報ファイル１１２に格納されている
情報を参照することで調べることができるのは、図５よ
り明らかである。例えば、図５の区間の基準遅延時間を
４４００ｐｓｅｃとする。図５の（２）に示したよう
に、パス５０１の立ち下り入力時の遅延時間は４２５６
ｐｓｅｃであり基準値未満となっている。しかし、条件
７０３に従って、パス５０１の立ち下り入力時の遅延時
間を再計算すると遅延時間Ｔｐａｔｈ’は、４４４５ｐ
ｓｅｃになり、高精度計算対照パスとなる。次に、選択
されたパスを高精度計算対照パスファイル１１４に記憶
する。高精度計算対照パスファイル１１４は、パス遅延
情報ファイル１１２と同一の形式のファイルである。ま
た、新たなファイルを作成せずに、パス遅延情報ファイ
ル１１２に、高精度計算を行うことを示すフラグを付け
ることでパス遅延情報ファイル１１２を利用することも
可能である。

【００３７】図５で示したパス遅延情報ファイルに、高
精度計算フラグを付けることで高精度計算対照パスファ
イルとした例を図９に示す。部分回路切り出し処理１０
３では、論理回路の設計データ１１０に記述されている
接続情報から、高精度計算対照パスファイル１１４内の
パスを含んだ部分回路を切り出し、部分回路ファイル１
１５に記憶する。

【００３８】図９の高精度計算対照パスファイルの高精
度計算フラグが付いているパスの部分回路を図１０に示
す。図１０の回路は、図２の論理回路の一部分であるた
めに、図１０の素子およびネットに、図２と同一の番号
を付してある。部分回路に図２の論理回路全ての素子と
ネットを含めて回路シミュレーションを行うことができ
るが、回路規模の増加に伴い処理時間が増大するという
問題がある。また、注目するパスのみを動作させるテス
トパタンを作成することは困難であるという問題があ
る。ここでは、注目するパスの遅延時間を精度良く計算
するために必要最小限の回路を部分回路と定義し、これ
を切り出す処理について述べる。

【００３９】部分回路切り出し処理１０３では、まず、
パス情報に含まれる素子を列挙する。図１０では、素子
２０１、２１１〜２１５，２１７、２０２となる。次に
列挙した素子の出力端子に接続する配線を全体の論理回
路から抽出する。素子の出力端子に接続する配線は、パ
ス情報の中に記述されているために、容易に抽出するこ
とができる。図１０では、ネット２３１〜２３５，２３
７，２４０である。さらに、パスに含まれる素子の負荷
として加えるべき素子を抽出する。負荷素子は、パスに
含まれるネットに接続する素子であり、図１０では、２
１６，２１８，２２０である。このようにして、注目す
るパスを含めて回路シミュレーションにより高精度な遅
延時間を計算する部分回路が切り出された。これを、部
分回路ファイル１１５に記憶する。次の、回路シミュレ
ーションデータ生成処理１０４では、部分回路ファイル
１１５と、部分回路に含まれる素子内回路情報１１６と
を合成することにより、回路シミュレーションデータ１
１７を生成する。ここで、部分回路内の配線は、実負荷
回路ファイル１２０を用いて、抵抗と容量に変換する。

【００４０】図１１に素子内回路情報の例を示す。図１
１は、ＣＭＯＳで構成されるインバータの例である。入
力端子Ｐ１１０１に入力された信号は、反転し出力端子
Ｐ１１０２から出力される。回路中には、ＰＭＯＳトラ
ンジスタＴ１１０１、ＮＭＯＳトランジスタＴ１１０２
の他に、寄生素子として、抵抗Ｒ１１２１〜Ｒ１１２
４、容量Ｃ１１３１〜Ｃ１１３５が含まれる。図１１で
は、回路図を示したが、実際は、素子内回路情報１１６
内部ではトランジスタ、抵抗、容量等の回路要素の接続
関係と値を記述したファイルである。

【００４１】回路シミュレーションデータ生成処理１０
４の結果、生成される回路記述例の一部を図１２に示
す。図１２の記述では、１文で１つの回路要素を示し、
素子名、素子が接続するノード、素子値を順に羅列する
文法規則をとっている。

【００４２】回路シミュレーション入力信号生成処理１
０５の流れを図１３に示したＰＡＤ図を用いて説明す
る。回路シミュレーション入力信号生成処理１０５は、
大きく２つの処理、すなわち、パス始点入力信号決定処
理１３０１、電位浮動端子固定処理１３０２から成る。
パス始点入力信号決定処理１３０１では、パスの始点ノ
ードに、予め設定されている基準立ち上り信号及び基準
立ち下り信号の波形を設定する。図１０の部分回路の例
では、始点となる素子がフリップロップＧ２０１なの
で、入力端子をＨＩＧＨまたはＬＯＷに固定し、クロッ
ク端子に予め設定されている基準となるクロック信号を
与える。次に、電位浮動端子固定処理１３０２では、部
分回路内の素子について、配線が接続しない入力端子つ
まり電位浮動端子があるかを調べる。回路シミュレーシ
ョンを実行するためには、電位浮動端子にＨＩＧＨレベ
ルまたはＬＯＷレベルに固定した電位を設定する必要が
ある。

【００４３】図１０の部分回路では、素子種ＣであるＧ
２１２，Ｇ２１３，Ｇ２１５および素子種Ｄの素子であ
るＧ２１７が、電位浮動端子を持っている。これら電位
浮動端子の電位は、パスの始点に入力信号が与えられた
時に、パスに沿って終点まで順に信号変化が伝わるよう
に決定する必要がある。この条件が図１３に示した条件
１に相当する。条件１を満たす電位の固定を図１４の例
で説明する。

【００４４】図１４の（１）は、ＡＮＤゲートとその真
理値表である。ここで、Ｉ２端子が、電位浮動端子とす
る。Ｉ２端子をＬＯＷレベルに固定した場合（図の真理
値表では１と３の場合）には、Ｉ１端子の電位レベル
が、ＬＯＷ、ＨＩＧＨにかかわらず、出力端子Ｏ１の電
位はＬＯＷレベルとなっている。Ｉ２端子をＨＩＧＨレ
ベルに固定した場合（図の真理値表では２と４の場合）
には、Ｉ１端子の電位レベルがＬＯＷの場合（図の真理
値表では２の場合）は、出力端子Ｏ１の電位はＬＯＷレ
ベルとなり、Ｉ１端子の電位レベルがＨＩＧＨの場合
（図の真理値表では４の場合）は、出力端子の電位はＨ
ＩＧＨレベルとなる。つまり、Ｉ２端子をＬＯＷレベル
に固定した場合には、Ｉ１端子の信号変化が出力端子Ｏ
１に伝播せず、Ｉ２端子をＨＩＧＨレベルに固定した場
合には、Ｉ１端子の信号変化が出力端子Ｏ１に伝播する
ことになる。このことから、Ｉ２端子をＨＩＧＨレベル
に固定する必要があることがわかる。

【００４５】図１４の（２）は、ＯＲゲートとその真理
値表である。ここで、Ｉ２端子が、電位浮動端子とす
る。Ｉ２端子をＬＯＷレベルに固定した場合（図の真理
値表では１と３の場合）には、Ｉ１端子の電位レベルが
ＬＯＷの場合（図の真理値表では１の場合）は、出力端
子Ｏ１の電位はＬＯＷレベルとなり、Ｉ１端子の電位レ
ベルがＨＩＧＨの場合（図の真理値表では３の場合）
は、出力端子の電位はＨＩＧＨレベルとなる。Ｉ２端子
をＨＩＧＨレベルに固定した場合（図の真理値表では２
と４の場合）には、Ｉ１端子の電位レベルが、ＬＯＷ、
ＨＩＧＨにかかわらず、出力端子Ｏ１の電位はＨＩＧＨ
レベルとなっている。つまり、Ｉ２端子をＨＩＧＨレベ
ルに固定した場合には、Ｉ１端子の信号変化が出力端子
Ｏ１に伝播せず、Ｉ２端子をＬＯＷレベルに固定した場
合には、Ｉ１端子の信号変化が出力端子Ｏ１に伝播する
ことになる。このことから、Ｉ２端子をＬＯＷレベルに
固定する必要があることがわかる。

【００４６】次に、条件１を満たす電位の固定が複数あ
る場合について説明する。図１５のに示す、内部に３個
のＡＮＤゲート１５０１〜１５０３、２個のインバータ
１５０４，１５０５、１個のＯＲゲート１５０６から成
る素子を考える。入力端子Ｉ２とＩ３を電位浮動端子と
する。図１５の素子の真理値表によれば、Ｉ１端子の信
号変化を出力に伝えるためには、Ｉ２、Ｉ３どちらもＨ
ＩＧＨレベルの場合と、Ｉ２、Ｉ３どちらもＬＯＷレベ
ルの場合があることがわかる。この場合は、条件１だけ
では決定することができず、条件２で決定しなくてはな
らない。条件２では素子の遅延時間を考慮して決定す
る。これは、条件を変えて、注目する素子単独で、回路
シミュレーションを実行することで、どの条件で、遅延
時間が最大または最小になるかを調べることにより、決
定できる。

【００４７】また、素子の静的遅延ライブラリに、遅延
時間情報に加えて、注目する入力端子以外の端子の電位
条件を併記しておくことができる。その例を図１６に示
す。これによれば、Ｉ２、Ｉ３どちらもＬＯＷレベルに
固定した方が遅延時間が大きいことがわかる。そこで、
最大遅延を求める場合は、Ｉ２、Ｉ３どちらもＬＯＷレ
ベルに固定し、最小遅延を求める場合には、ＨＩＧＨレ
ベルに固定する。

【００４８】次に、これより複雑な例について説明す
る。図１５の例では、Ｉ２，Ｉ３の電位の固定は２通り
選択できたが、その両方の場合共に、Ｉ１に立ち上り信
号が入力されると、Ｏ１には立ち上り信号が出力され、
Ｉ１に立ち下り信号が入力されると、Ｏ１には立ち下り
信号が出力される。このように、Ｉ１−Ｏ１間の信号極
性が他の入力端子の電位に依存しない場合は、上の方法
で電位を決定できる。しかし、図１７に示したＥｘｃｌ
ｕｓｉｖｅＯＲゲートの場合は、Ｉ２の電位によりＩ１
とＯ１の信号極性が変化する。Ｉ２を電位浮動端子と考
える。真理値表からわかるように、Ｉ２の電位がＬＯＷ
レベルでもＨＩＧＨレベルでもＩ１の信号変化が出力端
子Ｏ１に伝播する。しかし、Ｉ２をＬＯＷレベルに固定
した場合、Ｉ１の入力信号がＬＯＷレベルの時は、Ｏ１
はＬＯＷレベルとなるが、Ｉ２をＨＩＧＨレベルに固定
した場合は、Ｉ１の入力信号がＬＯＷレベルの時に、Ｏ
１がＨＩＧＨレベルとなり、Ｉ１−Ｏ１間の極性が異な
っている。この場合、図１５の素子のような素子単独の
遅延値のみの比較では、パスの遅延値の大小関係がわか
らない。これを図１８に示したＥｘｃｌｕｓｉｖｅＯＲ
ゲートを使用した簡単なパスで説明する。

【００４９】図１８は、インバータＧ１８０１，Ｇ１８
０３とＥｘｃｌｕｓｉｖｅＯＲゲート１８０２の３素子
から成るパスとその遅延時間を示してある。Ｅｘｃｌｕ
ｓｉｖｅＯＲゲート１８０２の入力端子Ｉ２が電位浮動
端子とすると、Ｉ２の電位がＨＩＧＨレベルかＬＯＷか
により、また、始点の入力信号が立ち上りか立ち下りか
によって、図１８に示すように、４通りの信号変化があ
り、それぞれの遅延時間は異なる。尚、波形なまりを考
慮しない場合は、全条件で、同一ネットの配線遅延は等
しくなるので、図１８では配線遅延は省略してある。Ｅ
ｘｃｌｕｓｉｖｅＯＲゲート１８０２の遅延時間のみに
着目すると、項番４のＩ２をＬＯＷレベルに固定し、始
点の入力を立ち下りにした時が最大の遅延時間になる。
しかし、パスに沿って、各素子の遅延時間を加算する
と、項番２のケース、つまり、Ｉ２をＨＩＧＨレベルに
固定し、始点の入力を立ち上りにした時が最大の遅延時
間となる。

【００５０】このように、最大（最小）遅延時間を求め
るためには、パスの全ゲートの信号変化を考慮して、電
位浮動端子の固定電位を決める必要がある。これは、静
的遅延計算処理１０１を行った結果、パス遅延情報ファ
イル１１２に遅延情報と合わせて各素子の極性を記述
し、電位浮動端子固定処理においてパス遅延情報ファイ
ル１１２を参照することで、電位浮動端子の電位レベル
を決定することができる。

【００５１】以上の処理で得られた回路シミュレーショ
ン入力信号を回路シミュレーションデータ１１７に書き
込み、回路シミュレーション処理１０６の準備が完了す
る。回路シミュレーション処理１０６では回路シミュレ
ーションデータ生成処理１０４と回路シミュレーション
入力信号生成処理１０５により作成された回路シミュレ
ーションデータ１１７に対して、回路シミュレーション
を実行し、解析結果１１８を作成する。

【００５２】回路シミュレーションの処理については、
公知の技術が多くあるために、ここでは説明を省略す
る。回路シミュレーションの解析結果の形態は、様々な
形で出力可能であるが、その一例として、回路の各ノー
ドの電位を時間毎に出力した形式を図１９に示す。ここ
で、電位を出力すべきノードは、パス内の素子の入力端
子ノードと出力端子ノードのみである。遅延時間算出処
理１０７では、解析結果１１８から素子および配線の遅
延時間を求める。通常、遅延時間は、入出力電位が論理
振幅の５０％になる時間差と定義するのが一般的であ
る。

【００５３】図１９の形態の解析結果の場合は、それぞ
れのノードの時間毎の電位から、論理振幅の５０％に最
も近い時刻を２点求め、それらを線形補完することで、
論理振幅の５０％時刻を求めることができる。パス全体
の遅延時間を求めるためには、始終点の電位のみがあれ
ばよいが、遅延時間修正処理１０８で、静的遅延計算処
理１０１の計算である図５に示したようなパス遅延情報
ファイル１１２の信号遅延時間を更新するために、素子
の入出力ノードの時間毎の電位から素子の遅延時間を、
素子の出力ノードと次段の素子の入力ノードの時間毎の
電位から配線遅延時間を求める。その結果を、高精度パ
ス遅延情報ファイル１１９に記憶する。遅延時間修正処
理１０８では、高精度パス遅延情報ファイル１１９の遅
延時間を以って、パス遅延情報ファイル１１２の信号遅
延時間を更新する。この時に、回路シミュレーションで
計算したパスについては、回路シミュレーションで計算
したことを示す識別情報をパス遅延情報に付加する。以
上に、より論理回路全体の遅延時間は静的遅延計算によ
り求め、特別に精度が要求される部分や静的遅延計算で
誤差が大きい素子を含むパスについては、回路シミュレ
ーションにより高精度な遅延計算を行うことができた。

【００５４】最後に、遅延時間表示処理１０９では、最
終的に得られた信号遅延時間を論理回路図またはレイア
ウト図と共に表示装置に表示する。この時に、回路シミ
ュレーションで計算したことを示す識別情報を認識した
パスについては、静的遅延計算による遅延時間と表示形
態を変えて表示する。図２０は図２の論理回路について
遅延計算を行った結果を表示した図であり、図５のパス
５０１のみを回路シミュレーションにより高精度な遅延
計算を行なった場合の表示である。（１）は、論理回路
図の表示形態を変えて表示したもので、描画する線の太
さを変えている。（２）は表示する遅延時間の表示形態
を変えた例であり、遅延時間値を枠を付けて表示してい
る。（１）（２）とも、配線の上に表示した数字が配線
遅延時間、素子の上に表示した数字が素子の遅延時間の
計算値を意味している。この他に、色を変えて表示する
等で表示形態を変えることにより、設計者は回路シミュ
レーションにより高精度な遅延計算を行なった部分を容
易に認識できる。

【００５５】

【発明の効果】以上説明したように、本発明の信号遅延
時間計算方法によれば、論理回路の設計データと論理回
路を構成する素子の静的遅延計算ライブラリを入力し
て、論理回路全体に対して静的遅延計算を行い、静的遅
延計算では、計算精度に問題があるパスや特に高精度な
計算を行うべきパスに対しては、回路シミュレーション
を用いることで、より高精度の遅延時間計算を行うこと
ができる。

【００５６】高精度な計算を行うべきパスは高精度計算
の対照となるパスの条件を記述した高精度計算対照パス
条件ライブラリを入力することで、静的遅延計算により
求めたパスおよびパスの信号遅延時間を参照し、条件に
合致するパスを自動的に選択するために、人手によりパ
スを選択する必要が無く網羅的に列挙することが可能で
ある。これにより、処理時間を多く必要とする回路シミ
ュレーションで計算すべきパスを、必要最小限にかつ網
羅的に選択することができ、計算時間の増加を抑制でき
る。

【００５７】また、選択されたパスに対しては、論理回
路の接続情報を元に、選択されたパスを回路シミュレー
ションで計算するために必要十分な部分回路を切り出
し、部分回路の回路シミュレーションデータを自動的に
作成することが可能である。

【００５８】さらに、回路シミュレーションの入力信号
（テストパタン）を生成する処理を備えるために人手に
よりテストパタンを作る必要が無い。以上の処理で作成
された回路シミュレーションデータと入力信号を用いて
回路シミュレーションを実行し、高精度の遅延時間を算
出する。この高精度の遅延時間を以って、静的遅延計算
処理の計算結果として記憶されたパスとパスの信号遅延
時間を更新することで、論理回路全体についての遅延時
間と、特に高精度の計算が要求されるパスや、静的遅延
計算で誤差が大きいパス等についての高精度な遅延時間
を自動的にかつ高速に計算することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態を示す処理フロー図である。

【図２】遅延時間計算対象である論理回路の例である。

【図３】静的遅延時間計算の処理のＰＡＤ図である。

【図４】抵抗と容量を含む実負荷回路図と負荷を容量で
近似した回路の図である。

【図５】論理回路のパスと、パスの遅延時間情報を表す
図である。

【図６】素子の静的遅延計算ライブラリの一例を示す図
である。

【図７】高精度計算対照パス条件ライブラリの一例を示
す図である。

【図８】静的遅延計算で誤差が大きい論理ゲート素子の
例を示す図である

【図９】高精度計算を行うパスの情報を付加した、パス
と、パスの遅延時間情報を表す図である。

【図１０】回路シミュレーションを行うために切り出さ
れた部分回路の例を示す図である。

【図１１】素子内の回路情報の例を示す図である。

【図１２】回路シミュレーションデータの記述の一部を
示す図である。

【図１３】回路シミュレーション入力信号生成処理の説
明図である。

【図１４】電位浮動端子の固定電位が一意に決定できる
論理ゲートの例の図である。

【図１５】電位浮動端子の固定電位が一意に決定できな
い論理ゲートの例の図である。

【図１６】電位浮動端子の固定電位を付加した静的遅延
計算ライブラリの一例を示す図である。

【図１７】電位浮動端子の固定電位が一意に決定できな
い論理ゲートの例の図である。

【図１８】電位浮動端子の固定電位により信号極性が変
化する論理ゲートの例の図である。

【図１９】回路シミュレーションの解析結果の一例であ
る。

【図２０】遅延計算を行った結果を表示した図である。

【符号の説明】

Ｇ２０１〜Ｇ２０２，Ｇ１８０１〜Ｇ１８０３…論理ゲ
ート素子、 Ｎ２３１〜２４０…ネット、 ５０１〜５０３…パス、 Ｉ１〜Ｉ３，Ｐ１１０１，Ｐ１１０２，Ｓ１，Ｓ２…入
力端子、 Ｏ１…出力端子、 Ｒ１１２１〜Ｒ１１２４…抵抗、 Ｃ１１３１〜１１３５…容量、 Ｔ１１１１…ＰＭＯＳトランジスタ、 Ｔ１１１２…ＮＭＯＳトランジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河野 一郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (14)

【特許請求の範囲】
1. 【請求項１】論理回路の設計データを入力として、演算
   処理装置、記憶装置、表示装置および入出力装置を有す
   る計算機システムを用いて、信号遅延時間を自動的に計
   算する信号遅延時間計算方法において、 論理回路を構成する素子の静的遅延計算ライブラリを入
   力して、論理回路全体に対して静的遅延計算を行い、計
   算結果である論理回路中のパスと該パスの信号遅延時間
   を記憶装置に記憶する静的遅延計算処理と、 高精度計算の対照となるパスの条件を記述した高精度計
   算対照パス条件ライブラリを入力として、上記静的遅延
   計算結果から上記条件に合致するパスを選択する高精度
   計算対照パス選択処理と、 論理回路の接続情報を元に、前記選択された高精度計算
   対照パス内の素子および該素子の出力端子に接続する配
   線及び該配線に接続する素子を抽出し、抽出された素子
   及び配線を部分回路として記憶する部分回路切り出し処
   理と、 前記部分回路の接続情報と、前記部分回路に含まれる素
   子内部の回路接続情報を元に、前記部分回路の回路シミ
   ュレーションデータを生成する回路シミュレーションデ
   ータ生成処理と、 前記部分回路内の前記パスの始点ノードに、予め設定さ
   れている基準立ち上り信号及び基準立ち下り信号を設定
   し、前記部分回路内の素子の入力端子のうちで、配線が
   接続しない端子にＨＩＧＨレベルまたはＬＯＷレベルに
   固定した電位を設定する回路シミュレーション入力信号
   生成処理と、 前記回路シミュレーションデータ生成処理により作成さ
   れた回路シミュレーションデータに対して、前記回路シ
   ミュレーション入力信号生成処理により作成された入力
   信号を用いて回路シミュレーションを実行し、解析結果
   を記憶する回路シミュレーション処理と、 前記回路シミュレーション処理により得られた解析結果
   から前記パスの遅延時間を算出する遅延時間算出処理
   と、 前記遅延時間算出処理により算出された高精度の遅延時
   間を以って、前記静的遅延計算処理の計算結果として記
   憶されたパスと該パスの信号遅延時間を更新する遅延時
   間修正処理と、および最終的に得られた信号遅延時間を
   表示装置に表示する遅延時間表示処理とを有する論理回
   路の信号遅延時間計算方法。
2. 【請求項２】上記論理回路の設計データは配線情報を含
   み、該静的遅延計算処理において、該論理回路が実装さ
   れる半導体装置または回路基板の物理的特性をもとに、
   前記配線情報を抵抗及び容量に変換し、遅延時間を計算
   する請求項１記載の信号遅延時間計算方法。
3. 【請求項３】上記論理回路の設計データは、配線情報を
   含まず、上記静的遅延計算処理において、仮想的な配線
   長を見積もり、該論理回路が実装される半導体装置また
   は回路基板の物理的特性をもとに、前記仮想的な配線長
   を抵抗及び容量に変換し、遅延時間を計算する請求項１
   記載の信号遅延時間計算方法。
4. 【請求項４】上記高精度計算対照パス条件ライブラリ
   に、パスの遅延時間は、設計対照である論理回路のサイ
   クルタイムから決められる基準値に対する予め設定した
   一定の比率以上であるという条件が記載される請求項１
   記載の信号遅延時間計算方法。
5. 【請求項５】上記高精度計算対照パス条件ライブラリ
   に、パスに含まれる素子の種類を指定した条件を含んで
   いる請求項１記載の信号遅延時間計算方法。
6. 【請求項６】上記高精度計算対照パス条件ライブラリ
   に、パスに含まれる信号名を指定した条件が記載される
   請求項１記載の信号遅延時間計算方法。
7. 【請求項７】高精度計算対照パス選択処理において、上
   記高精度計算対照パス条件ライブラリに記述される条件
   に合致するパスに、上記静的遅延計算処理により記憶さ
   れた遅延時間を上記論理回路とともに表示装置に表示
   し、設計者が該表示装置を参照し、入力装置を用いてパ
   スを指定する処理により選択されるパスを加え、以降の
   処理を行う請求項１記載の信号遅延時間計算方法。
8. 【請求項８】上記回路シミュレーション入力信号生成処
   理における、入力端子の固定した電位は、前記素子の配
   線が接続している入力端子に入力される信号レベルが変
   化した際に、出力端子の信号レベルに変化が生じる条件
   を満たす固定した電位である請求項１記載の信号遅延時
   間計算方法。
9. 【請求項９】上記回路シミュレーション入力信号生成処
   理における、入力端子の固定した電位は、前記素子の配
   線が接続している入力端子に入力される信号レベルが変
   化した際に、出力端子の信号レベルに変化が生じる条件
   を満たす電位が一意に決定されない場合は、遅延時間が
   最大または最小となる固定した電位である請求項１記載
   の信号遅延時間計算方法。
10. 【請求項１０】上記回路シミュレーション入力信号生成
    処理における、入力端子の固定した電位を予め各素子の
    入力端子毎に求め、素子の静的遅延計算ライブラリに記
    述しておき、該ライブラリを参照して、入力端子の固定
    した電位を決定する請求項１記載の信号遅延時間計算方
    法。
11. 【請求項１１】上記回路シミュレーション入力信号生成
    処理において、パスの始点ノードに与える信号および入
    力端子の固定した電位は、静的遅延計算処理の結果にお
    ける該パスの最大遅延または最小遅延となる場合の信号
    変化と同様に各素子が信号変化をするようなパスの始点
    ノードに与える信号および入力端子の固定した電位であ
    る請求項１記載の信号遅延時間計算方法。
12. 【請求項１２】上記回路シミュレーション処理により高
    精度な計算をしたパスは、計算結果として記憶するパス
    の遅延情報に、高精度計算を行ったことを認識できる識
    別情報を付加したものである請求項１記載の信号遅延時
    間計算方法。
13. 【請求項１３】上記遅延時間表示処理において、パスの
    遅延時間を上記論理回路図または該論理回路のレイアウ
    ト図と合わせて表示し、パスの遅延情報に付加された上
    記高精度計算を行ったことを認識できる識別情報によ
    り、上記静的遅延計算処理により遅延時間を計算したパ
    スと、上記回路シミュレーション処理により高精度に計
    算したパスの表示形態を変えて表示する請求項１記載の
    信号遅延時間計算方法。
14. 【請求項１４】論理回路の設計データと該論理回路の部
    分毎に複数の異なった遅延時間計算方法を以って計算さ
    れた該論理回路の遅延時間情報と、該遅延時間情報を計
    算した計算方法を認識できる識別情報を合わせて入力
    し、表示装置に遅延時間を表示する方法であって、 上記論理回路の回路図または上記論理回路のレイアウト
    図と合わせて遅延時間を表示し、前記遅延情報に付加さ
    れた前記識別情報により、部分回路毎に用いられた計算
    方法を認識し、計算方法毎に論理回路図またはレイアウ
    ト図または遅延時間の表示形態を変えて表示する遅延時
    間の表示方法。