JPH1064256A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1064256A JPH1064256A JP8218842A JP21884296A JPH1064256A JP H1064256 A JPH1064256 A JP H1064256A JP 8218842 A JP8218842 A JP 8218842A JP 21884296 A JP21884296 A JP 21884296A JP H1064256 A JPH1064256 A JP H1064256A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 複数段の補助記憶装置を備えることにより、
メモリ装置のアクセスの効率を最大限に維持し、かつチ
ップ面積の増大を最小限に抑制できる半導体記憶装置を
実現する。 【解決手段】 メモリセルアレイ１０２は書き込み／読
み出しバッファ１０１を介して、データのアクセスを行
い、それに記憶したデータの一部を転送制御信号Ｓ２０
ａ，Ｓ２０ｂに応じて、転送ゲートを介して順次補助メ
モリ１０３ａ，１０３ｂに転送し、これらの補助メモリ
により一時保持する。補助メモリ１０３ａに保持されて
いるデータを読み出しバッファ１０４ａを介して、補助
メモリ１０３ｂに保持されているデータを読み出しバッ
ファ１０４ｂを介して、それぞれ独立に外部に出力する
ので、データの転送速度および転送効率の向上を図れ、
チップ面積の増大を最小限に抑制できる。
メモリ装置のアクセスの効率を最大限に維持し、かつチ
ップ面積の増大を最小限に抑制できる半導体記憶装置を
実現する。 【解決手段】 メモリセルアレイ１０２は書き込み／読
み出しバッファ１０１を介して、データのアクセスを行
い、それに記憶したデータの一部を転送制御信号Ｓ２０
ａ，Ｓ２０ｂに応じて、転送ゲートを介して順次補助メ
モリ１０３ａ，１０３ｂに転送し、これらの補助メモリ
により一時保持する。補助メモリ１０３ａに保持されて
いるデータを読み出しバッファ１０４ａを介して、補助
メモリ１０３ｂに保持されているデータを読み出しバッ
ファ１０４ｂを介して、それぞれ独立に外部に出力する
ので、データの転送速度および転送効率の向上を図れ、
チップ面積の増大を最小限に抑制できる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ＤＲＡＭ
などで構成された主記憶装置に格納されたデータを高速
に外部に出力する半導体記憶装置に関するものである。
などで構成された主記憶装置に格納されたデータを高速
に外部に出力する半導体記憶装置に関するものである。
【０００２】
【従来の技術】メモリアクセスの効率を上げるため、主
記憶装置としてのＤＲＡＭにレジスタなどの補助記憶装
置を設けて、主記憶装置に記憶したデータを一旦補助記
憶装置に転送して、補助記憶装置により外部に出力する
方法が提案されている。
記憶装置としてのＤＲＡＭにレジスタなどの補助記憶装
置を設けて、主記憶装置に記憶したデータを一旦補助記
憶装置に転送して、補助記憶装置により外部に出力する
方法が提案されている。
【０００３】このような半導体記憶装置として、主にコ
ンピュータグラフィック（ＣＧ）の画像データを記憶す
るなどの用途に使用されているＶＲＡＭがある。近年に
おいては、これまでの２次元のコンピュータグラフィッ
クから、ＣＡＤ（Compter Aided Design）のみならず、
映像制作やビデオゲームにおいても３次元のコンピュー
タグラフィックが急激に拡大しており、よりリアリティ
の高い画像を生成する能力が要求されている。グラフィ
ックの表現力を向上させる手段として、物体に絵や柄な
どを張り付けるテクスチャマッピングが挙げられ、高性
能かつ安価な３次元コンピュータグラフィックシステム
が求められている。
ンピュータグラフィック（ＣＧ）の画像データを記憶す
るなどの用途に使用されているＶＲＡＭがある。近年に
おいては、これまでの２次元のコンピュータグラフィッ
クから、ＣＡＤ（Compter Aided Design）のみならず、
映像制作やビデオゲームにおいても３次元のコンピュー
タグラフィックが急激に拡大しており、よりリアリティ
の高い画像を生成する能力が要求されている。グラフィ
ックの表現力を向上させる手段として、物体に絵や柄な
どを張り付けるテクスチャマッピングが挙げられ、高性
能かつ安価な３次元コンピュータグラフィックシステム
が求められている。
【０００４】これらの目的を達成するために、３次元コ
ンピュータグラフィックシステムにおいては必要となる
描画データ、陰面処理に必要なＺ座標、またはテクスチ
ャデータを柔軟にかつ有効に使用し、また並列処理など
により高速化を図るため、システム内に補助記憶装置を
備えた高速かつ高性能な記憶装置が要求されている。
ンピュータグラフィックシステムにおいては必要となる
描画データ、陰面処理に必要なＺ座標、またはテクスチ
ャデータを柔軟にかつ有効に使用し、また並列処理など
により高速化を図るため、システム内に補助記憶装置を
備えた高速かつ高性能な記憶装置が要求されている。
【０００５】図６は上述した目的を実現するための従来
のメモリ装置の一例を示すブロック図である。図６にお
いて、１０１は書き込み／読み出しバッファ（ＲＷＢＵ
Ｆ）、１０２は主記憶装置として、例えばＤＲＡＭによ
り構成されたメモリセルアレイ、１０３は補助メモリ
（ＡＵＸＭＥＭ）、１０４は読み出しバッファ（ＲＢＵ
Ｆ）をそれぞれ示している。
のメモリ装置の一例を示すブロック図である。図６にお
いて、１０１は書き込み／読み出しバッファ（ＲＷＢＵ
Ｆ）、１０２は主記憶装置として、例えばＤＲＡＭによ
り構成されたメモリセルアレイ、１０３は補助メモリ
（ＡＵＸＭＥＭ）、１０４は読み出しバッファ（ＲＢＵ
Ｆ）をそれぞれ示している。
【０００６】書き込み／読み出しバッファ１０１は外部
からの入力データをメモリセルアレイ１０２に転送し、
またはメモリセルアレイ１０２に記憶したデータを外部
に出力するために設けられている。
からの入力データをメモリセルアレイ１０２に転送し、
またはメモリセルアレイ１０２に記憶したデータを外部
に出力するために設けられている。
【０００７】メモリセルアレイ１０２は書き込み／読み
出しバッファ１０１より転送されてきたデータを記憶
し、記憶したデータを書き込み／読み出しバッファ１０
１を介して外部に出力し、また図示しないセンスアンプ
および転送ゲートを介して補助メモリ１０３に転送す
る。図６に示すＳ１０はメモリセルアレイ１０２に記憶
した一部のデータ、例えば、メモリセルアレイ１０２の
一行分のデータを補助メモリ１０３に転送する動作を制
御するための制御信号である。
出しバッファ１０１より転送されてきたデータを記憶
し、記憶したデータを書き込み／読み出しバッファ１０
１を介して外部に出力し、また図示しないセンスアンプ
および転送ゲートを介して補助メモリ１０３に転送す
る。図６に示すＳ１０はメモリセルアレイ１０２に記憶
した一部のデータ、例えば、メモリセルアレイ１０２の
一行分のデータを補助メモリ１０３に転送する動作を制
御するための制御信号である。
【０００８】補助メモリ１０３はセンスアンプを介し
て、メモリセルアレイ１０２から転送されてきたデータ
を一時保持する。さらに保持されているデータを外部か
らの読み出し要求に応じて、読み出しバッファ１０４を
介して外部に出力する。なお、本例においては、補助メ
モリ１０３はメモリセルアレイ１０２の一行分に相当す
る記憶容量を有する、例えば、レジスタあるいはキャッ
シュメモリにより構成されている。
て、メモリセルアレイ１０２から転送されてきたデータ
を一時保持する。さらに保持されているデータを外部か
らの読み出し要求に応じて、読み出しバッファ１０４を
介して外部に出力する。なお、本例においては、補助メ
モリ１０３はメモリセルアレイ１０２の一行分に相当す
る記憶容量を有する、例えば、レジスタあるいはキャッ
シュメモリにより構成されている。
【０００９】読み出しバッファ１０４は外部からの読み
出し要求に応じて、補助メモリ１０３に保持されたデー
タを外部に出力する。
出し要求に応じて、補助メモリ１０３に保持されたデー
タを外部に出力する。
【００１０】図６に示すメモリ装置においては、通常、
データの読み出しおよび書き込みは書き込み／読み出し
バッファ１０１を介して行われる。そして行アドレスに
より指定された一部のデータ、例えばメモリセルアレイ
１０２の一行分のデータがメモリセルアレイ１０２から
補助メモリ１０３に転送され、読み出しバッファ１０４
を介して外部に出力される。
データの読み出しおよび書き込みは書き込み／読み出し
バッファ１０１を介して行われる。そして行アドレスに
より指定された一部のデータ、例えばメモリセルアレイ
１０２の一行分のデータがメモリセルアレイ１０２から
補助メモリ１０３に転送され、読み出しバッファ１０４
を介して外部に出力される。
【００１１】図７はメモリセルアレイ１０２の一部およ
び補助メモリ１０３の一構成例を示す回路図である。図
７において、１０２ａは図６に示すメモリセルアレ１０
２の一部、例えば、本例では、４本のワード線Ｗ０，Ｗ
１，Ｗ２，Ｗ３および８本のビット線Ｂ００，Ｂ０１，
Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１に接
続され、行列状に配置された３２個のメモリセルにより
構成されたメモリセルアレイである。１０１は書き込み
／読み出しバッファ（ＲＷＢＵＦ）、１０３は補助メモ
リ（ＡＵＸＭＥＭ）、１０４は読み出しバッファ（ＲＢ
ＵＦ）、１０５はセンスアンプ部（Ｓ／Ａ）、１０６は
転送ゲート（ＴＧ）をそれぞれ示している。
び補助メモリ１０３の一構成例を示す回路図である。図
７において、１０２ａは図６に示すメモリセルアレ１０
２の一部、例えば、本例では、４本のワード線Ｗ０，Ｗ
１，Ｗ２，Ｗ３および８本のビット線Ｂ００，Ｂ０１，
Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１に接
続され、行列状に配置された３２個のメモリセルにより
構成されたメモリセルアレイである。１０１は書き込み
／読み出しバッファ（ＲＷＢＵＦ）、１０３は補助メモ
リ（ＡＵＸＭＥＭ）、１０４は読み出しバッファ（ＲＢ
ＵＦ）、１０５はセンスアンプ部（Ｓ／Ａ）、１０６は
転送ゲート（ＴＧ）をそれぞれ示している。
【００１２】また、Ｓ２０，Ｓ２１はセンスアンプ部１
０５の駆動信号線、Ｍ２０，Ｍ２１は補助メモリ１０３
の駆動信号線、ＤＤ０，ＤＤ１は書き込み／読み出しバ
ッファ１０１の入出力データ線、Ｃ２０は転送ゲートの
制御信号線、ＤＡ０，ＤＡ１は補助メモリ１０３の出力
データ線、ＡＤ０，ＡＤ１，ＡＤ２，ＡＤ３はメモリセ
ルアレイ１０２ａのデータ入出力制御信号線、ＡＡ０，
ＡＡ１，ＡＡ２，ＡＡ３は補助メモリ１０３のデータ出
力制御信号線をそれぞれ示している。
０５の駆動信号線、Ｍ２０，Ｍ２１は補助メモリ１０３
の駆動信号線、ＤＤ０，ＤＤ１は書き込み／読み出しバ
ッファ１０１の入出力データ線、Ｃ２０は転送ゲートの
制御信号線、ＤＡ０，ＤＡ１は補助メモリ１０３の出力
データ線、ＡＤ０，ＡＤ１，ＡＤ２，ＡＤ３はメモリセ
ルアレイ１０２ａのデータ入出力制御信号線、ＡＡ０，
ＡＡ１，ＡＡ２，ＡＡ３は補助メモリ１０３のデータ出
力制御信号線をそれぞれ示している。
【００１３】以下、図７の回路図を参照しながら、本回
路例のデータの入出力、補助メモリへのデータ転送およ
び補助メモリ１０３のデータの出力動作について説明す
る。図示のように、本例において、メモリセルアレイ１
０２ａに記憶されたデータの内、行アドレスで指定され
た行のワード線を立ち上げことで一行分が選択される。
転送ゲート１０６が閉じた状態でセンスアンプ部１０５
を動作させることにより、選択されたデータがセンスア
ンプ部１０５にラッチされる。
路例のデータの入出力、補助メモリへのデータ転送およ
び補助メモリ１０３のデータの出力動作について説明す
る。図示のように、本例において、メモリセルアレイ１
０２ａに記憶されたデータの内、行アドレスで指定され
た行のワード線を立ち上げことで一行分が選択される。
転送ゲート１０６が閉じた状態でセンスアンプ部１０５
を動作させることにより、選択されたデータがセンスア
ンプ部１０５にラッチされる。
【００１４】そして、転送ゲート１０６を開き、センス
アンプ部１０５にラッチされた一行分のデータを補助メ
モリ１０３に転送され、その後転送ゲート１０６を再び
閉じることで、所定の１行分のデータがメモリセルアレ
イ１０２ａから補助メモリ１０３への転送が終了する。
アンプ部１０５にラッチされた一行分のデータを補助メ
モリ１０３に転送され、その後転送ゲート１０６を再び
閉じることで、所定の１行分のデータがメモリセルアレ
イ１０２ａから補助メモリ１０３への転送が終了する。
【００１５】データの転送が終了後、メモリセルアレイ
１０２および補助メモリ１０３がそれぞれ独立に動作で
き、例えば、３次元画像データを例にすると、テクスチ
ャデータを補助メモリ１０３に転送し、描画データやＺ
座標のデータ処理とは独立にアクセスすることで高速で
かつ有効にメモリを利用できる。
１０２および補助メモリ１０３がそれぞれ独立に動作で
き、例えば、３次元画像データを例にすると、テクスチ
ャデータを補助メモリ１０３に転送し、描画データやＺ
座標のデータ処理とは独立にアクセスすることで高速で
かつ有効にメモリを利用できる。
【００１６】
【発明が解決しようとする課題】ところで、上述した従
来のメモリ装置においては、補助メモリ１０３が一段し
かなく、即ち、メモリセルアレイ１０２ａに記憶された
データの１行分しか格納できず、データ転送速度の向上
には限度がある。また、高速なデータ転送を実現するた
めに、複数段の補助メモリを配置する場合、レイアウト
の制約により、センスアンプと同数のものを配置するこ
とは困難である。そこで、通常カラムセレクタ等を配置
して、複数のセンスアンプに対して一個のレジスタを配
置することになり、データ転送回数増加や転送ビット数
の減少でメモリアクセス効率を悪化させるという問題が
ある。
来のメモリ装置においては、補助メモリ１０３が一段し
かなく、即ち、メモリセルアレイ１０２ａに記憶された
データの１行分しか格納できず、データ転送速度の向上
には限度がある。また、高速なデータ転送を実現するた
めに、複数段の補助メモリを配置する場合、レイアウト
の制約により、センスアンプと同数のものを配置するこ
とは困難である。そこで、通常カラムセレクタ等を配置
して、複数のセンスアンプに対して一個のレジスタを配
置することになり、データ転送回数増加や転送ビット数
の減少でメモリアクセス効率を悪化させるという問題が
ある。
【００１７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、補助記憶装置への転送ビット数
を最大にし、メモリアクセスの効率を最大限に維持した
まま複数段の補助記憶装置を備え、かつチップ面積の増
大を最小限に抑制できる半導体記憶装置を提供すること
にある。
のであり、その目的は、補助記憶装置への転送ビット数
を最大にし、メモリアクセスの効率を最大限に維持した
まま複数段の補助記憶装置を備え、かつチップ面積の増
大を最小限に抑制できる半導体記憶装置を提供すること
にある。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、主記憶装置を有する半導体記憶装置であ
って、上記主記憶装置の一部のデータを保持し、保持デ
ータを独立に出力可能なデータ出力手段を備えた補助記
憶装置を少なくとも２個有し、上記補助記憶装置が直列
に接続されている。
め、本発明は、主記憶装置を有する半導体記憶装置であ
って、上記主記憶装置の一部のデータを保持し、保持デ
ータを独立に出力可能なデータ出力手段を備えた補助記
憶装置を少なくとも２個有し、上記補助記憶装置が直列
に接続されている。
【００１９】また、本発明では、好適には上記主記憶装
置に記憶したデータを補助記憶装置に転送するデータ転
送手段および上記各補助記憶装置間に接続され、前段に
記憶したデータを後段に転送するデータ転送手段を有す
る。
置に記憶したデータを補助記憶装置に転送するデータ転
送手段および上記各補助記憶装置間に接続され、前段に
記憶したデータを後段に転送するデータ転送手段を有す
る。
【００２０】さらに、本発明では、好適には上記データ
出力手段は、並列にデータの出力を行う少なくとも２個
の出力部を有する。
出力手段は、並列にデータの出力を行う少なくとも２個
の出力部を有する。
【００２１】本発明によれば、主記憶装置に記憶したデ
ータを、例えば、転送手段を介して補助記憶装置に順次
に転送され、補助記憶装置により一時保持される。さら
に、補助記憶装置に一時保持されているデータがそれぞ
れ独立に、例えば、データ出力バッファを介して外部に
出力される。
ータを、例えば、転送手段を介して補助記憶装置に順次
に転送され、補助記憶装置により一時保持される。さら
に、補助記憶装置に一時保持されているデータがそれぞ
れ独立に、例えば、データ出力バッファを介して外部に
出力される。
【００２２】これにより、データ転送速度およびデータ
アクセス効率の向上を図れ、メモリチップの面積の増加
を最小限に抑えながら、半導体記憶装置の性能を最大限
に向上させることができる。
アクセス効率の向上を図れ、メモリチップの面積の増加
を最小限に抑えながら、半導体記憶装置の性能を最大限
に向上させることができる。
【００２３】
【発明の実施の形態】第１実施形態 図１は本発明に係る半導体記憶装置の第１の実施形態を
示す回路図である。図１において、１０１は書き込み／
読み出しバッファ（ＲＷＢＵＦ）、１０２はＤＲＡＭに
より構成されたメモリセルアレイを示している。１０３
ａ，１０３ｂは補助メモリ（ＡＵＸＭＥＭ０，ＡＵＸＭ
ＥＭ１）、１０４ａ，１０４ｂは読み出しバッファ（Ｒ
ＢＵＦ０，ＲＢＵＦ１）をそれぞれ示している。
示す回路図である。図１において、１０１は書き込み／
読み出しバッファ（ＲＷＢＵＦ）、１０２はＤＲＡＭに
より構成されたメモリセルアレイを示している。１０３
ａ，１０３ｂは補助メモリ（ＡＵＸＭＥＭ０，ＡＵＸＭ
ＥＭ１）、１０４ａ，１０４ｂは読み出しバッファ（Ｒ
ＢＵＦ０，ＲＢＵＦ１）をそれぞれ示している。
【００２４】メモリセルアレイ１０２は書き込み／読み
出しバッファ１０１を介して、外部からデータを入力し
て、メモリセルに記憶し、記憶したデータを書き込み／
読み出しバッファ１０１を介して、外部に出力する。ま
た、メモリセルアレイ１０２に記憶したデータが図示し
ないセンスアンプおよび転送ゲートを介して、補助メモ
リ１０３ａに転送する。
出しバッファ１０１を介して、外部からデータを入力し
て、メモリセルに記憶し、記憶したデータを書き込み／
読み出しバッファ１０１を介して、外部に出力する。ま
た、メモリセルアレイ１０２に記憶したデータが図示し
ないセンスアンプおよび転送ゲートを介して、補助メモ
リ１０３ａに転送する。
【００２５】補助メモリ１０３ａはセンスアンプを介し
て転送されてきたデータを一時保持し、保持されている
データを読み出しバッファ１０４ａを介して外部に出力
し、また、保持されているデータを補助メモリ１０３ｂ
に転送する。補助メモリ１０３ｂは補助メモリ１０３ａ
から転送されてきたデータを一時保持し、保持されてい
るデータを読み出しバッファ１０４ｂを介して、外部に
出力する。
て転送されてきたデータを一時保持し、保持されている
データを読み出しバッファ１０４ａを介して外部に出力
し、また、保持されているデータを補助メモリ１０３ｂ
に転送する。補助メモリ１０３ｂは補助メモリ１０３ａ
から転送されてきたデータを一時保持し、保持されてい
るデータを読み出しバッファ１０４ｂを介して、外部に
出力する。
【００２６】このように構成されたメモリ装置におい
て、書き込み／読み出しバッファ１０１を介して、メモ
リセルアレイ１０２へのデータ書き込みまたはメモリセ
ルアレイ１０２からのデータの読み出しが行われる。そ
して、データ転送制御信号Ｓ２０ａに応じて、メモリセ
ルアレイ１０２に記憶したデータが図示しないセンスア
ンプおよびデータ転送ゲートを介して、補助メモリ１０
３ａに転送され、補助メモリ１０３ａにより一時保持さ
れる。
て、書き込み／読み出しバッファ１０１を介して、メモ
リセルアレイ１０２へのデータ書き込みまたはメモリセ
ルアレイ１０２からのデータの読み出しが行われる。そ
して、データ転送制御信号Ｓ２０ａに応じて、メモリセ
ルアレイ１０２に記憶したデータが図示しないセンスア
ンプおよびデータ転送ゲートを介して、補助メモリ１０
３ａに転送され、補助メモリ１０３ａにより一時保持さ
れる。
【００２７】補助メモリ１０３ａに保持されているデー
タが読み出しバッファ１０４ａを介して外部に出力さ
れ、さらに補助メモリ１０３ａに一時格納されたデータ
がデータ転送制御信号Ｓ２０ｂに応じて、図示しない転
送ゲートを介して、補助メモリ１０３ｂに転送され、補
助メモリ１０３ｂにより一時保持される。
タが読み出しバッファ１０４ａを介して外部に出力さ
れ、さらに補助メモリ１０３ａに一時格納されたデータ
がデータ転送制御信号Ｓ２０ｂに応じて、図示しない転
送ゲートを介して、補助メモリ１０３ｂに転送され、補
助メモリ１０３ｂにより一時保持される。
【００２８】補助メモリ１０３ｂに保持されているデー
タが読み出しバッファ１０４ｂを介して外部に出力され
る。
タが読み出しバッファ１０４ｂを介して外部に出力され
る。
【００２９】このように、二段の補助メモリ１０３ａ，
１０３ｂが設けられ、メモリセルアレイ１０２に記憶し
たデータの一部が順次これらの補助メモリ１０３ａ，１
０３ｂに転送され、一時保持されることにより、これら
の補助メモリの保持データがそれぞれ独立に持つ読み出
しバッファ１０４ａ，１０４ｂにより外部に出力され、
データの出力速度の向上を図れる。また、メモリセルア
レイ１０２に記憶したデータが補助メモリに転送した
後、メモリセルアレイ１０２および補助メモリ１０３
ａ，１０３ｂがそれぞれ独立に動作することができ、メ
モリ利用効率の向上を図れる。
１０３ｂが設けられ、メモリセルアレイ１０２に記憶し
たデータの一部が順次これらの補助メモリ１０３ａ，１
０３ｂに転送され、一時保持されることにより、これら
の補助メモリの保持データがそれぞれ独立に持つ読み出
しバッファ１０４ａ，１０４ｂにより外部に出力され、
データの出力速度の向上を図れる。また、メモリセルア
レイ１０２に記憶したデータが補助メモリに転送した
後、メモリセルアレイ１０２および補助メモリ１０３
ａ，１０３ｂがそれぞれ独立に動作することができ、メ
モリ利用効率の向上を図れる。
【００３０】図２は図１に示すメモリセルアレイ１０２
の一部１０２ａおよび補助メモリ１０３ａ，１０３ｂの
一構成例を示す回路図である。図２において、１０１は
書き込み／読み出しバッファ、１０２ａは図５に示すメ
モリセルアレ１０２の一部、１０３ａ，１０３ｂは補助
メモリ、１０４ａ，１０４ｂは読み出しバッファ、１０
５はセンスアンプ部（Ｓ／Ａ）、１０６ａ，１０６ｂは
転送ゲート（ＴＧ０，ＴＧ１）をそれぞれ示している。
の一部１０２ａおよび補助メモリ１０３ａ，１０３ｂの
一構成例を示す回路図である。図２において、１０１は
書き込み／読み出しバッファ、１０２ａは図５に示すメ
モリセルアレ１０２の一部、１０３ａ，１０３ｂは補助
メモリ、１０４ａ，１０４ｂは読み出しバッファ、１０
５はセンスアンプ部（Ｓ／Ａ）、１０６ａ，１０６ｂは
転送ゲート（ＴＧ０，ＴＧ１）をそれぞれ示している。
【００３１】また、Ｗ０，Ｗ１，Ｗ２，Ｗ３はワード
線、Ｂ００，Ｂ０１，Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２
１，Ｂ３０，Ｂ３１，Ｂ００ａ，Ｂ０１ａ，Ｂ１０ａ，
Ｂ１１ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０ａ，Ｂ３１ａ，
Ｂ００ｂ，Ｂ０１ｂ，Ｂ１０ｂ，Ｂ１１ｂ，Ｂ２０ｂ，
Ｂ２１ｂ，Ｂ３０ｂ，Ｂ３１ｂはビット線、Ｓ２０，Ｓ
２１はセンスアンプ部１０５の駆動信号線、Ｍ２０ａ，
Ｍ２１ａは補助メモリ１０３ａの駆動信号線、Ｍ２０
ｂ，Ｍ２１ｂは補助メモリ１０３ｂの駆動信号線、ＤＤ
０，ＤＤ１は書き込み／読み出しバッファ１０１の入出
力データ線、Ｃ２０ａ転送ゲート１０６ａの制御信号
線、Ｃ２０ｂ転送ゲート１０６ｂの制御信号線、ＤＡ０
ａ，ＤＡ１ａは補助メモリ１０３ａの出力データ線、Ｄ
Ａ０ｂ，ＤＡ１ｂは補助メモリ１０３ｂの出力データ
線、ＡＤ０，ＡＤ１，ＡＤ２，ＡＤ３はメモリセルアレ
イ１０２ａのデータ入出力制御信号線、ＡＡ０ａ，ＡＡ
１ａ，ＡＡ２ａ，ＡＡ３ａは補助メモリ１０３ａのデー
タ出力制御信号線、ＡＡ０ｂ，ＡＡ１ｂ，ＡＡ２ｂ，Ａ
Ａ３ｂは補助メモリ１０３ｂのデータ出力制御信号線を
それぞれ示している。
線、Ｂ００，Ｂ０１，Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２
１，Ｂ３０，Ｂ３１，Ｂ００ａ，Ｂ０１ａ，Ｂ１０ａ，
Ｂ１１ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０ａ，Ｂ３１ａ，
Ｂ００ｂ，Ｂ０１ｂ，Ｂ１０ｂ，Ｂ１１ｂ，Ｂ２０ｂ，
Ｂ２１ｂ，Ｂ３０ｂ，Ｂ３１ｂはビット線、Ｓ２０，Ｓ
２１はセンスアンプ部１０５の駆動信号線、Ｍ２０ａ，
Ｍ２１ａは補助メモリ１０３ａの駆動信号線、Ｍ２０
ｂ，Ｍ２１ｂは補助メモリ１０３ｂの駆動信号線、ＤＤ
０，ＤＤ１は書き込み／読み出しバッファ１０１の入出
力データ線、Ｃ２０ａ転送ゲート１０６ａの制御信号
線、Ｃ２０ｂ転送ゲート１０６ｂの制御信号線、ＤＡ０
ａ，ＤＡ１ａは補助メモリ１０３ａの出力データ線、Ｄ
Ａ０ｂ，ＤＡ１ｂは補助メモリ１０３ｂの出力データ
線、ＡＤ０，ＡＤ１，ＡＤ２，ＡＤ３はメモリセルアレ
イ１０２ａのデータ入出力制御信号線、ＡＡ０ａ，ＡＡ
１ａ，ＡＡ２ａ，ＡＡ３ａは補助メモリ１０３ａのデー
タ出力制御信号線、ＡＡ０ｂ，ＡＡ１ｂ，ＡＡ２ｂ，Ａ
Ａ３ｂは補助メモリ１０３ｂのデータ出力制御信号線を
それぞれ示している。
【００３２】図２に示すように、主記憶装置を構成する
ＤＲＡＭのメモリセルアレイ１０２ａは折り返し形の対
線配置となっている。メモリセルアレイ１０２ａにおい
て、ワード線Ｗ０，Ｗ１，Ｗ２，Ｗ３およびビット線Ｂ
００，Ｂ０１，Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１，Ｂ３
０，Ｂ３１が互いに交差して配置され、これらのワード
線およびビット線の交差点にそれぞれメモリセルが配置
されている。
ＤＲＡＭのメモリセルアレイ１０２ａは折り返し形の対
線配置となっている。メモリセルアレイ１０２ａにおい
て、ワード線Ｗ０，Ｗ１，Ｗ２，Ｗ３およびビット線Ｂ
００，Ｂ０１，Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１，Ｂ３
０，Ｂ３１が互いに交差して配置され、これらのワード
線およびビット線の交差点にそれぞれメモリセルが配置
されている。
【００３３】例えば、ワード線Ｗ０とビット線Ｂ０１と
の交差点にメモリセルＭ00が配置され、ワード線Ｗ１と
ビット線Ｂ００との交差点にメモリセルＭ10が配置さ
れ、ワード線Ｗ２とビット線Ｂ０１との交差点にメモリ
セルＭ20が配置され、ワード線Ｗ３とビット線Ｂ００と
の交差点にメモリセルＭ30が配置されている。なお、メ
モリセルＭ00，Ｍ10，Ｍ20，Ｍ30がスイッチング素子と
してのｎＭＯＳトランジスタおよびキャパシタにより構
成されている。同様に、ワード線Ｗ０，Ｗ１，Ｗ２，Ｗ
３と他のビット線Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１，Ｂ
３０，Ｂ３１との交差点にそれぞれメモリセルが配置さ
れている。
の交差点にメモリセルＭ00が配置され、ワード線Ｗ１と
ビット線Ｂ００との交差点にメモリセルＭ10が配置さ
れ、ワード線Ｗ２とビット線Ｂ０１との交差点にメモリ
セルＭ20が配置され、ワード線Ｗ３とビット線Ｂ００と
の交差点にメモリセルＭ30が配置されている。なお、メ
モリセルＭ00，Ｍ10，Ｍ20，Ｍ30がスイッチング素子と
してのｎＭＯＳトランジスタおよびキャパシタにより構
成されている。同様に、ワード線Ｗ０，Ｗ１，Ｗ２，Ｗ
３と他のビット線Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１，Ｂ
３０，Ｂ３１との交差点にそれぞれメモリセルが配置さ
れている。
【００３４】ビット線Ｂ００，Ｂ０１，Ｂ１０，Ｂ１
１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１にセンスアンプ部
１０５を構成するセンスアンプＳＡ0 ，ＳＡ1 ，Ｓ
Ａ2 ，ＳＡ 3 が接続されている。これらのセンスアンプ
ＳＡ0 ，ＳＡ1 ，ＳＡ2 ，ＳＡ3 により、メモリセルア
レイ１０２ａに記憶されたデータがラッチされ、増幅さ
れた後各ビット線に出力される。
１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１にセンスアンプ部
１０５を構成するセンスアンプＳＡ0 ，ＳＡ1 ，Ｓ
Ａ2 ，ＳＡ 3 が接続されている。これらのセンスアンプ
ＳＡ0 ，ＳＡ1 ，ＳＡ2 ，ＳＡ3 により、メモリセルア
レイ１０２ａに記憶されたデータがラッチされ、増幅さ
れた後各ビット線に出力される。
【００３５】センスアンプ部１０５を構成するセンスア
ンプＳＡ0 ，ＳＡ1 ，ＳＡ2 ，ＳＡ 3 は図示のように、
フリップフロップ形のものが用いられている。図示のよ
うに、センスアンプＳＡ0 はインバータ接続されたｐＭ
ＯＳトランジスタＰＳ0 とｎＭＯＳトランジスタＮＳ0
およびインバータ接続されたｐＭＯＳトランジスタＰＳ
1 とｎＭＯＳトランジスタＮＳ1 により構成されてい
る。
ンプＳＡ0 ，ＳＡ1 ，ＳＡ2 ，ＳＡ 3 は図示のように、
フリップフロップ形のものが用いられている。図示のよ
うに、センスアンプＳＡ0 はインバータ接続されたｐＭ
ＯＳトランジスタＰＳ0 とｎＭＯＳトランジスタＮＳ0
およびインバータ接続されたｐＭＯＳトランジスタＰＳ
1 とｎＭＯＳトランジスタＮＳ1 により構成されてい
る。
【００３６】ｐＭＯＳトランジスタＰＳ0 の一方の拡散
層がセンスアンプ部１０５の駆動信号線Ｓ２１に接続さ
れ、他方の拡散層がノードＮＤ0 に接続され、ｎＭＯＳ
トランジスタＮＳ0 の一方の拡散層がセンスアンプ部１
０５の駆動信号線Ｓ２０に接続され、他方の拡散層がノ
ードＮＤ0 に接続されている。ノードＮＤ0 により、こ
れらのトランジスタにより構成されたインバータの出力
端子を構成する。ｐＭＯＳトランジスタＰＳ1 の一方の
拡散層がセンスアンプ部１０５の駆動信号線Ｓ２１に接
続され、他方の拡散層がノードＮＤ1 に接続され、ｎＭ
ＯＳトランジスタＮＳ1 の一方の拡散層がセンスアンプ
部１０５の駆動信号線Ｓ２０に接続され、他方の拡散層
がノードＮＤ1 に接続されている。ノードＮＤ1 によ
り、これらのトランジスタにより構成されたインバータ
の出力端子を構成する。
層がセンスアンプ部１０５の駆動信号線Ｓ２１に接続さ
れ、他方の拡散層がノードＮＤ0 に接続され、ｎＭＯＳ
トランジスタＮＳ0 の一方の拡散層がセンスアンプ部１
０５の駆動信号線Ｓ２０に接続され、他方の拡散層がノ
ードＮＤ0 に接続されている。ノードＮＤ0 により、こ
れらのトランジスタにより構成されたインバータの出力
端子を構成する。ｐＭＯＳトランジスタＰＳ1 の一方の
拡散層がセンスアンプ部１０５の駆動信号線Ｓ２１に接
続され、他方の拡散層がノードＮＤ1 に接続され、ｎＭ
ＯＳトランジスタＮＳ1 の一方の拡散層がセンスアンプ
部１０５の駆動信号線Ｓ２０に接続され、他方の拡散層
がノードＮＤ1 に接続されている。ノードＮＤ1 によ
り、これらのトランジスタにより構成されたインバータ
の出力端子を構成する。
【００３７】ｐＭＯＳトランジスタＰＳ0 とｎＭＯＳト
ランジスタＮＳ0 のゲートがノードＮＤ1 に共通に接続
され、ｐＭＯＳトランジスタＰＳ1 とｎＭＯＳトランジ
スタＮＳ1 とのゲートがノードＮＤ0 に共通に接続され
ている。ノードＮＤ0 がビット線Ｂ００に接続され、ノ
ードＮＤ1 がビット線Ｂ０１に接続されている。
ランジスタＮＳ0 のゲートがノードＮＤ1 に共通に接続
され、ｐＭＯＳトランジスタＰＳ1 とｎＭＯＳトランジ
スタＮＳ1 とのゲートがノードＮＤ0 に共通に接続され
ている。ノードＮＤ0 がビット線Ｂ００に接続され、ノ
ードＮＤ1 がビット線Ｂ０１に接続されている。
【００３８】センスアンプＳＡ0 が動作する時、センス
アンプ部１０５の駆動信号線Ｓ２１が、例えば、電源電
圧ＶCCレベルに保持され、センスアンプ部１０５の駆動
信号線Ｓ２０が、例えば、接地電位ＧＮＤレベルに保持
される。なお、センスアンプ部１０５を構成する他のセ
ンスアンプＳＡ1 ，ＳＡ2 ，ＳＡ3 はセンスアンプＳＡ
0 と同様な構成を有する。
アンプ部１０５の駆動信号線Ｓ２１が、例えば、電源電
圧ＶCCレベルに保持され、センスアンプ部１０５の駆動
信号線Ｓ２０が、例えば、接地電位ＧＮＤレベルに保持
される。なお、センスアンプ部１０５を構成する他のセ
ンスアンプＳＡ1 ，ＳＡ2 ，ＳＡ3 はセンスアンプＳＡ
0 と同様な構成を有する。
【００３９】ビット線Ｂ００，Ｂ０１，Ｂ１０，Ｂ１
１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１に書き込み／読み
出しバッファ１０１が接続されている。書き込み／読み
出しバッファ１０１は、例えば、一方の拡散層がビット
線に接続され、他方の拡散層が入出力データ線ＤＤ０，
ＤＤ１に接続され、ゲートがデータ入出力制御信号線Ａ
Ｄ０，ＡＤ１，ＡＤ２，ＡＤ３にそれぞれ接続されてい
るｎＭＯＳトランジスタにより構成されている。図示の
ように、ビット線Ｂ００，Ｂ０１に接続されている書き
込み／読み出しバッファは、ｎＭＯＳトランジスタ
Ｎ00，Ｎ01により構成されている。ｎＭＯＳトランジス
タＮ00の一方の拡散層がビット線Ｂ００に接続され、他
方の拡散層が入出力データ線ＤＤ１に接続され、ｎＭＯ
ＳトランジスタＮ01の一方の拡散層がビット線Ｂ０１に
接続され、他方の拡散層が入出力データ線ＤＤ０に接続
されている。ｎＭＯＳトランジスタＮ00，Ｎ01のゲート
がデータ入出力制御信号線ＡＤ０に共通に接続されてい
る。
１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１に書き込み／読み
出しバッファ１０１が接続されている。書き込み／読み
出しバッファ１０１は、例えば、一方の拡散層がビット
線に接続され、他方の拡散層が入出力データ線ＤＤ０，
ＤＤ１に接続され、ゲートがデータ入出力制御信号線Ａ
Ｄ０，ＡＤ１，ＡＤ２，ＡＤ３にそれぞれ接続されてい
るｎＭＯＳトランジスタにより構成されている。図示の
ように、ビット線Ｂ００，Ｂ０１に接続されている書き
込み／読み出しバッファは、ｎＭＯＳトランジスタ
Ｎ00，Ｎ01により構成されている。ｎＭＯＳトランジス
タＮ00の一方の拡散層がビット線Ｂ００に接続され、他
方の拡散層が入出力データ線ＤＤ１に接続され、ｎＭＯ
ＳトランジスタＮ01の一方の拡散層がビット線Ｂ０１に
接続され、他方の拡散層が入出力データ線ＤＤ０に接続
されている。ｎＭＯＳトランジスタＮ00，Ｎ01のゲート
がデータ入出力制御信号線ＡＤ０に共通に接続されてい
る。
【００４０】書き込みまたは読み出し時に、データ入出
力制御信号線ＡＤ０，ＡＤ１，ＡＤ２，ＡＤ３に順次に
アクティブな制御信号、例えば、電源電圧ＶCCレベルの
制御信号が入力されることにより、各バッファが順次に
導通状態に設定され、入出力データ線ＤＤ０，ＤＤ１に
入力されたデータが順次に選択されたメモリセルに書き
込まれ、あるいは選択されたメモリセルに記憶されたデ
ータが順次に入出力データ線ＤＤ０，ＤＤ１に読み出さ
れる。
力制御信号線ＡＤ０，ＡＤ１，ＡＤ２，ＡＤ３に順次に
アクティブな制御信号、例えば、電源電圧ＶCCレベルの
制御信号が入力されることにより、各バッファが順次に
導通状態に設定され、入出力データ線ＤＤ０，ＤＤ１に
入力されたデータが順次に選択されたメモリセルに書き
込まれ、あるいは選択されたメモリセルに記憶されたデ
ータが順次に入出力データ線ＤＤ０，ＤＤ１に読み出さ
れる。
【００４１】ビット線Ｂ００，Ｂ０１，Ｂ１０，Ｂ１
１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１は転送ゲート１０
６ａを介して、それぞれビット線Ｂ００ａ，Ｂ０１ａ，
Ｂ１０ａ，Ｂ１１ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０ａ，
Ｂ３１ａに接続され、さらにビット線Ｂ００ａ，Ｂ０１
ａ，Ｂ１０ａ，Ｂ１１ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０
ａ，Ｂ３１ａは転送ゲート１０６ｂを介して、それぞれ
ビット線Ｂ００ｂ，Ｂ０１ｂ，Ｂ１０ｂ，Ｂ１１ｂ，Ｂ
２０ｂ，Ｂ２１ｂ，Ｂ３０ｂ，Ｂ３１ｂに接続されてい
る。
１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１は転送ゲート１０
６ａを介して、それぞれビット線Ｂ００ａ，Ｂ０１ａ，
Ｂ１０ａ，Ｂ１１ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０ａ，
Ｂ３１ａに接続され、さらにビット線Ｂ００ａ，Ｂ０１
ａ，Ｂ１０ａ，Ｂ１１ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０
ａ，Ｂ３１ａは転送ゲート１０６ｂを介して、それぞれ
ビット線Ｂ００ｂ，Ｂ０１ｂ，Ｂ１０ｂ，Ｂ１１ｂ，Ｂ
２０ｂ，Ｂ２１ｂ，Ｂ３０ｂ，Ｂ３１ｂに接続されてい
る。
【００４２】例えば、ビット線Ｂ００とビット線Ｂ００
ａとの間に、ｎＭＯＳトランジスタＮＴａ00、ビット線
Ｂ０１とビット線Ｂ０１ａとの間に、ｎＭＯＳトランジ
スタＮＴａ01により構成された転送ゲートがそれぞれ接
続されている。ｎＭＯＳトランジスタＮＴａ00，ＮＴａ
01のゲートが転送ゲート１０６ａの制御信号線Ｃ２０ａ
に接続されている。
ａとの間に、ｎＭＯＳトランジスタＮＴａ00、ビット線
Ｂ０１とビット線Ｂ０１ａとの間に、ｎＭＯＳトランジ
スタＮＴａ01により構成された転送ゲートがそれぞれ接
続されている。ｎＭＯＳトランジスタＮＴａ00，ＮＴａ
01のゲートが転送ゲート１０６ａの制御信号線Ｃ２０ａ
に接続されている。
【００４３】補助メモリ１０３ａを構成する各補助メモ
リセルＭＡａ0 ，ＭＡａ1 ，ＭＡａ 2 ，ＭＡａ3 がそれ
ぞれビット線Ｂ００ａ，Ｂ０１ａ，Ｂ１０ａ，Ｂ１１
ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０ａ，Ｂ３１ａに接続さ
れ、補助メモリ１０３ｂを構成する各補助メモリセルＭ
Ａｂ0 ，ＭＡｂ1 ，ＭＡｂ2 ，ＭＡｂ3 がそれぞれビッ
ト線Ｂ００ｂ，Ｂ０１ｂ，Ｂ１０ｂ，Ｂ１１ｂ，Ｂ２０
ｂ，Ｂ２１ｂ，Ｂ３０ｂ，Ｂ３１ｂに接続されている。
リセルＭＡａ0 ，ＭＡａ1 ，ＭＡａ 2 ，ＭＡａ3 がそれ
ぞれビット線Ｂ００ａ，Ｂ０１ａ，Ｂ１０ａ，Ｂ１１
ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０ａ，Ｂ３１ａに接続さ
れ、補助メモリ１０３ｂを構成する各補助メモリセルＭ
Ａｂ0 ，ＭＡｂ1 ，ＭＡｂ2 ，ＭＡｂ3 がそれぞれビッ
ト線Ｂ００ｂ，Ｂ０１ｂ，Ｂ１０ｂ，Ｂ１１ｂ，Ｂ２０
ｂ，Ｂ２１ｂ，Ｂ３０ｂ，Ｂ３１ｂに接続されている。
【００４４】例えば、ビット線Ｂ００ａ，Ｂ０１ａに接
続されている補助メモリセルＭＡａ 0 は、ｐＭＯＳトラ
ンジスタＰＡａ0 ，ＮＡａ0 ，ＰＡａ1 ，ＮＡａ1 によ
り構成されたフリップフロップからなる。補助メモリ１
０３ａを構成する他の補助メモリセルＭＡａ1 ，ＭＡａ
2 ，ＭＡａ3 は同様な構成を有する。同様に、ビット線
Ｂ００ｂ，Ｂ０１ｂに接続されている補助メモリセルＭ
Ａｂ 0 は、ｐＭＯＳトランジスタＰＡｂ0 ，ＮＡｂ0 ，
ＰＡｂ1 ，ＮＡｂ1 により構成されたフリップフロップ
からなる。補助メモリ１０３ｂを構成する他の補助メモ
リセルＭＡｂ1 ，ＭＡｂ2 ，ＭＡｂ3 は同様な構成を有
する。
続されている補助メモリセルＭＡａ 0 は、ｐＭＯＳトラ
ンジスタＰＡａ0 ，ＮＡａ0 ，ＰＡａ1 ，ＮＡａ1 によ
り構成されたフリップフロップからなる。補助メモリ１
０３ａを構成する他の補助メモリセルＭＡａ1 ，ＭＡａ
2 ，ＭＡａ3 は同様な構成を有する。同様に、ビット線
Ｂ００ｂ，Ｂ０１ｂに接続されている補助メモリセルＭ
Ａｂ 0 は、ｐＭＯＳトランジスタＰＡｂ0 ，ＮＡｂ0 ，
ＰＡｂ1 ，ＮＡｂ1 により構成されたフリップフロップ
からなる。補助メモリ１０３ｂを構成する他の補助メモ
リセルＭＡｂ1 ，ＭＡｂ2 ，ＭＡｂ3 は同様な構成を有
する。
【００４５】ビット線Ｂ００ａ，Ｂ０１ａ，Ｂ１０ａ，
Ｂ１１ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０ａ，Ｂ３１ａは
読み出しバッファ１０４ａを介して出力データ線ＤＡ０
ａまたはＤＡ１ａにそれぞれ接続されている。読み出し
バッファ１０４ａは、例えば、一方の拡散層がビット線
に接続され、他方の拡散層が出力データ線ＤＡ０ａまた
はＤＡ１ａに接続され、ゲートがデータ出力制御信号線
ＡＡ０ａ，ＡＡ１ａ，ＡＡ２ａ，ＡＡ３ａにそれぞれ接
続されているｎＭＯＳトランジスタにより構成されてい
る。
Ｂ１１ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０ａ，Ｂ３１ａは
読み出しバッファ１０４ａを介して出力データ線ＤＡ０
ａまたはＤＡ１ａにそれぞれ接続されている。読み出し
バッファ１０４ａは、例えば、一方の拡散層がビット線
に接続され、他方の拡散層が出力データ線ＤＡ０ａまた
はＤＡ１ａに接続され、ゲートがデータ出力制御信号線
ＡＡ０ａ，ＡＡ１ａ，ＡＡ２ａ，ＡＡ３ａにそれぞれ接
続されているｎＭＯＳトランジスタにより構成されてい
る。
【００４６】ビット線Ｂ００ａ，Ｂ０１ａに接続されて
いる出力バッファは、ｎＭＯＳトランジスタＮａ00，Ｎ
ａ01により構成されている。ｎＭＯＳトランジスタＮａ
00の一方の拡散層がビット線Ｂ００ａに接続され、他方
の拡散層が入出力データ線ＤＡ１ａに接続され、ｎＭＯ
ＳトランジスタＮａ01の一方の拡散層がビット線Ｂ０１
ａに接続され、他方の拡散層が入出力データ線ＤＡ０ａ
に接続されている。ｎＭＯＳトランジスタＮａ00，Ｎａ
01のゲートがデータ出力制御信号線ＡＡ０ａに共通に接
続されている。読み出しバッファ１０４ａを構成する他
の出力バッファは、上記と同様な構成を有する。
いる出力バッファは、ｎＭＯＳトランジスタＮａ00，Ｎ
ａ01により構成されている。ｎＭＯＳトランジスタＮａ
00の一方の拡散層がビット線Ｂ００ａに接続され、他方
の拡散層が入出力データ線ＤＡ１ａに接続され、ｎＭＯ
ＳトランジスタＮａ01の一方の拡散層がビット線Ｂ０１
ａに接続され、他方の拡散層が入出力データ線ＤＡ０ａ
に接続されている。ｎＭＯＳトランジスタＮａ00，Ｎａ
01のゲートがデータ出力制御信号線ＡＡ０ａに共通に接
続されている。読み出しバッファ１０４ａを構成する他
の出力バッファは、上記と同様な構成を有する。
【００４７】読み出し時に、データ入出力制御信号線に
順次にアクティブな制御信号、例えば、電源電圧ＶCCレ
ベルの制御信号が入力されることにより、各読み出しバ
ッファが順次に導通状態に設定され、出力データ線ＤＡ
０ａ，ＤＡ１ａに補助メモリセルに記憶されたデータが
順次に読み出される。
順次にアクティブな制御信号、例えば、電源電圧ＶCCレ
ベルの制御信号が入力されることにより、各読み出しバ
ッファが順次に導通状態に設定され、出力データ線ＤＡ
０ａ，ＤＡ１ａに補助メモリセルに記憶されたデータが
順次に読み出される。
【００４８】ビット線Ｂ００ｂ，Ｂ０１ｂ，Ｂ１０ｂ，
Ｂ１１ｂ，Ｂ２０ｂ，Ｂ２１ｂ，Ｂ３０ｂ，Ｂ３１ｂは
読み出しバッファ１０４ｂを介して出力データ線ＤＡ０
ｂまたはＤＡ１ｂにそれぞれ接続されている。読み出し
バッファ１０４ｂは、例えば、一方の拡散層がビット線
に接続され、他方の拡散層が出力データ線ＤＡ０ｂまた
はＤＡ１ｂに接続され、ゲートがデータ出力制御信号線
ＡＡ０ｂ，ＡＡ１ｂ，ＡＡ２ｂ，ＡＡ３ｂにそれぞれ接
続されているｎＭＯＳトランジスタにより構成されてい
る。
Ｂ１１ｂ，Ｂ２０ｂ，Ｂ２１ｂ，Ｂ３０ｂ，Ｂ３１ｂは
読み出しバッファ１０４ｂを介して出力データ線ＤＡ０
ｂまたはＤＡ１ｂにそれぞれ接続されている。読み出し
バッファ１０４ｂは、例えば、一方の拡散層がビット線
に接続され、他方の拡散層が出力データ線ＤＡ０ｂまた
はＤＡ１ｂに接続され、ゲートがデータ出力制御信号線
ＡＡ０ｂ，ＡＡ１ｂ，ＡＡ２ｂ，ＡＡ３ｂにそれぞれ接
続されているｎＭＯＳトランジスタにより構成されてい
る。
【００４９】ビット線Ｂ００ｂ，Ｂ０１ｂに接続されて
いる出力バッファは、ｎＭＯＳトランジスタＮｂ00，Ｎ
ｂ01により構成されている。ｎＭＯＳトランジスタＮｂ
00の一方の拡散層がビット線Ｂ００ｂに接続され、他方
の拡散層が入出力データ線ＤＡ１ｂに接続され、ｎＭＯ
ＳトランジスタＮｂ01の一方の拡散層がビット線Ｂ０１
ｂに接続され、他方の拡散層が入出力データ線ＤＡ０ｂ
に接続されている。ｎＭＯＳトランジスタＮｂ00，Ｎｂ
01のゲートがデータ出力制御信号線ＡＡ０ｂに共通に接
続されている。読み出しバッファ１０４ｂを構成する他
の出力バッファは、上記と同様な構成を有する。
いる出力バッファは、ｎＭＯＳトランジスタＮｂ00，Ｎ
ｂ01により構成されている。ｎＭＯＳトランジスタＮｂ
00の一方の拡散層がビット線Ｂ００ｂに接続され、他方
の拡散層が入出力データ線ＤＡ１ｂに接続され、ｎＭＯ
ＳトランジスタＮｂ01の一方の拡散層がビット線Ｂ０１
ｂに接続され、他方の拡散層が入出力データ線ＤＡ０ｂ
に接続されている。ｎＭＯＳトランジスタＮｂ00，Ｎｂ
01のゲートがデータ出力制御信号線ＡＡ０ｂに共通に接
続されている。読み出しバッファ１０４ｂを構成する他
の出力バッファは、上記と同様な構成を有する。
【００５０】読み出し時に、データ入出力制御信号線に
順次にアクティブな制御信号、例えば、電源電圧ＶCCレ
ベルの制御信号が入力されることにより、各読み出しバ
ッファが順次に導通状態に設定され、出力データ線ＤＡ
０ｂ，ＤＡ１ｂに補助メモリセルに記憶されたデータが
順次に読み出される。
順次にアクティブな制御信号、例えば、電源電圧ＶCCレ
ベルの制御信号が入力されることにより、各読み出しバ
ッファが順次に導通状態に設定され、出力データ線ＤＡ
０ｂ，ＤＡ１ｂに補助メモリセルに記憶されたデータが
順次に読み出される。
【００５１】以下、上述した構成を有するメモリ装置の
動作について説明する。メモリアクセス時に、所定のワ
ード線を選択することにより、これに接続された一行の
メモリセルが全部選択され、選択されたメモリセルに対
して、書き込み／読み出しバッファ１０１を介して、デ
ータの書き込みまたは読み出しが行われる。
動作について説明する。メモリアクセス時に、所定のワ
ード線を選択することにより、これに接続された一行の
メモリセルが全部選択され、選択されたメモリセルに対
して、書き込み／読み出しバッファ１０１を介して、デ
ータの書き込みまたは読み出しが行われる。
【００５２】メモリセルアレイ１０２ａに記憶されてい
るデータが転送ゲート１０６ａおよび転送ゲート１０６
ｂを介して、順次に補助メモリ１０３ａ，１０３ｂに転
送され、これらの補助メモリにより一時保持され、読み
出し制御信号に応じて外部に出力される。
るデータが転送ゲート１０６ａおよび転送ゲート１０６
ｂを介して、順次に補助メモリ１０３ａ，１０３ｂに転
送され、これらの補助メモリにより一時保持され、読み
出し制御信号に応じて外部に出力される。
【００５３】具体的に、メモリセルアレイ１０２ａに記
憶されているデータの内、入力したアドレスにより選択
された一行分のデータが補助メモリ１０３ａに転送され
る。データ転送時に、例えば、転送ゲート１０６ａが閉
じた状態で、所定のワード線が選択され、立ち上げられ
る。これに応じて選択されたメモリセル行に記憶された
一行分のデータがビット線Ｂ００，Ｂ０１，Ｂ１０，Ｂ
１１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１に出力され、セ
ンスアンプ部１０５によりラッチされる。
憶されているデータの内、入力したアドレスにより選択
された一行分のデータが補助メモリ１０３ａに転送され
る。データ転送時に、例えば、転送ゲート１０６ａが閉
じた状態で、所定のワード線が選択され、立ち上げられ
る。これに応じて選択されたメモリセル行に記憶された
一行分のデータがビット線Ｂ００，Ｂ０１，Ｂ１０，Ｂ
１１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１に出力され、セ
ンスアンプ部１０５によりラッチされる。
【００５４】そして、データ転送制御信号線Ｃ２０ａに
アクティブな制御信号、例えば、電源電圧ＶCCレベルの
転送制御信号Ｓ２０ａを印加することにより、転送ゲー
ト１０６ａを構成する各トランジスタが導通状態に制御
され、ビット線Ｂ００，Ｂ０１，Ｂ１０，Ｂ１１，Ｂ２
０，Ｂ２１，Ｂ３０，Ｂ３１に出力されたデータがビッ
ト線Ｂ００ａ，Ｂ０１ａ，Ｂ１０ａ，Ｂ１１ａ，Ｂ２０
ａ，Ｂ２１ａ，Ｂ３０ａ，Ｂ３１ａに転送され、補助メ
モリ１０３ａにより一時保持される。
アクティブな制御信号、例えば、電源電圧ＶCCレベルの
転送制御信号Ｓ２０ａを印加することにより、転送ゲー
ト１０６ａを構成する各トランジスタが導通状態に制御
され、ビット線Ｂ００，Ｂ０１，Ｂ１０，Ｂ１１，Ｂ２
０，Ｂ２１，Ｂ３０，Ｂ３１に出力されたデータがビッ
ト線Ｂ００ａ，Ｂ０１ａ，Ｂ１０ａ，Ｂ１１ａ，Ｂ２０
ａ，Ｂ２１ａ，Ｂ３０ａ，Ｂ３１ａに転送され、補助メ
モリ１０３ａにより一時保持される。
【００５５】補助メモリ１０３ａに一時保持されている
データは転送ゲート１０６ｂを介して、補助メモリ１０
３ｂに転送され、補助メモリ１０３ｂにより一時保持さ
れる。例えば、データ転送制御信号線Ｃ２０ａにローレ
ベルの転送制御信号Ｓ２０ａが印加され、転送ゲート１
０６ａが閉じる状態に制御され、さらにデータ転送制御
信号線Ｃ２０ｂに電源電圧ＶCCレベルの転送制御信号Ｓ
２０ｂが印加され、転送ゲート１０６ｂが導通状態に制
御されている場合、ビット線Ｂ００ａ，Ｂ０１ａ，Ｂ１
０ａ，Ｂ１１ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０ａ，Ｂ３
１ａに出力されたデータ、即ち、補助メモリ１０３ａに
一時保持されているデータがビット線Ｂ００ｂ，Ｂ０１
ｂ，Ｂ１０ｂ，Ｂ１１ｂ，Ｂ２０ｂ，Ｂ２１ｂ，Ｂ３０
ｂ，Ｂ３１ｂに転送される。
データは転送ゲート１０６ｂを介して、補助メモリ１０
３ｂに転送され、補助メモリ１０３ｂにより一時保持さ
れる。例えば、データ転送制御信号線Ｃ２０ａにローレ
ベルの転送制御信号Ｓ２０ａが印加され、転送ゲート１
０６ａが閉じる状態に制御され、さらにデータ転送制御
信号線Ｃ２０ｂに電源電圧ＶCCレベルの転送制御信号Ｓ
２０ｂが印加され、転送ゲート１０６ｂが導通状態に制
御されている場合、ビット線Ｂ００ａ，Ｂ０１ａ，Ｂ１
０ａ，Ｂ１１ａ，Ｂ２０ａ，Ｂ２１ａ，Ｂ３０ａ，Ｂ３
１ａに出力されたデータ、即ち、補助メモリ１０３ａに
一時保持されているデータがビット線Ｂ００ｂ，Ｂ０１
ｂ，Ｂ１０ｂ，Ｂ１１ｂ，Ｂ２０ｂ，Ｂ２１ｂ，Ｂ３０
ｂ，Ｂ３１ｂに転送される。
【００５６】ビット線Ｂ００ｂ，Ｂ０１ｂ，Ｂ１０ｂ，
Ｂ１１ｂ，Ｂ２０ｂ，Ｂ２１ｂ，Ｂ３０ｂ，Ｂ３１ｂに
転送されてきたデータが補助メモリ１０３ｂにより一時
保持され、保持されているデータが読み出しバッファ１
０４ｂを介して、出力データ線ＤＡ０ｂ，ＤＡ１ｂに出
力される。
Ｂ１１ｂ，Ｂ２０ｂ，Ｂ２１ｂ，Ｂ３０ｂ，Ｂ３１ｂに
転送されてきたデータが補助メモリ１０３ｂにより一時
保持され、保持されているデータが読み出しバッファ１
０４ｂを介して、出力データ線ＤＡ０ｂ，ＤＡ１ｂに出
力される。
【００５７】図３は本実施形態の半導体記憶装置のデー
タ転送動作のタイミングチャートである。以下、図２の
回路図および図３のタイミングチャートを参照しつつ、
本回路例の動作について説明する。図３のタイミングチ
ャートは、本例の半導体記憶装置において、コマンドＳ
Ｔ１およびコマンドＳＴ２の実行時の動作タイミングを
示している。なお、コマンドＳＴ１は、例えば、主記憶
装置としてのメモリセルアレイ１０２から補助メモリ１
０３ａに、メモリセルアレイ１０２の一行分のデータを
転送する命令で、コマンドＳＴ２は、補助メモリ１０３
ａから補助メモリ１０３ｂへデータを転送した後、メモ
リセルアレイ１０２から一行分のデータを補助メモリ１
０３ａに転送する命令である。
タ転送動作のタイミングチャートである。以下、図２の
回路図および図３のタイミングチャートを参照しつつ、
本回路例の動作について説明する。図３のタイミングチ
ャートは、本例の半導体記憶装置において、コマンドＳ
Ｔ１およびコマンドＳＴ２の実行時の動作タイミングを
示している。なお、コマンドＳＴ１は、例えば、主記憶
装置としてのメモリセルアレイ１０２から補助メモリ１
０３ａに、メモリセルアレイ１０２の一行分のデータを
転送する命令で、コマンドＳＴ２は、補助メモリ１０３
ａから補助メモリ１０３ｂへデータを転送した後、メモ
リセルアレイ１０２から一行分のデータを補助メモリ１
０３ａに転送する命令である。
【００５８】図示のように、記憶装置はクロック信号Ｃ
ＬＫのＣ１の期間中に、コマンドＳＴ１あるいはコマン
ドＳＴ２を受け、それに応じて動作する。同時に、主記
憶装置としてのメモリセルアレイ１０２の行を指定する
行アドレスＲＡＤＲが入力され、これにより指定された
行に対応したワード線にハイレベルの読み出し電圧が印
加される。
ＬＫのＣ１の期間中に、コマンドＳＴ１あるいはコマン
ドＳＴ２を受け、それに応じて動作する。同時に、主記
憶装置としてのメモリセルアレイ１０２の行を指定する
行アドレスＲＡＤＲが入力され、これにより指定された
行に対応したワード線にハイレベルの読み出し電圧が印
加される。
【００５９】ここで、例えば、コマンドＳＴ２を実行す
る場合を例として、データ転送の動作を説明する。ま
ず、クロックＣ２のタイミングで、補助メモリ１０３ｂ
をイコライズさせる制御信号ＳｂＥＱが立ち上がり、こ
れに応じて、補助メモリ１０３ｂを構成する各メモリセ
ルＭＡｂ0 ，ＭＡｂ1 ，ＭＡｂ2 ，ＭＡｂ3 がイコライ
ズされる。制御信号ＳｂＥＱと同じタイミングで、補助
メモリ１０３ｂを駆動する制御信号ＳｂＤＲが立ち下が
り、これに応じて、補助メモリ１０３ｂの駆動信号線Ｍ
２０ｂ，Ｍ２１ｂがそれぞれ接地電位ＧＮＤおよび電源
電圧ＶCCレベルに保持される。
る場合を例として、データ転送の動作を説明する。ま
ず、クロックＣ２のタイミングで、補助メモリ１０３ｂ
をイコライズさせる制御信号ＳｂＥＱが立ち上がり、こ
れに応じて、補助メモリ１０３ｂを構成する各メモリセ
ルＭＡｂ0 ，ＭＡｂ1 ，ＭＡｂ2 ，ＭＡｂ3 がイコライ
ズされる。制御信号ＳｂＥＱと同じタイミングで、補助
メモリ１０３ｂを駆動する制御信号ＳｂＤＲが立ち下が
り、これに応じて、補助メモリ１０３ｂの駆動信号線Ｍ
２０ｂ，Ｍ２１ｂがそれぞれ接地電位ＧＮＤおよび電源
電圧ＶCCレベルに保持される。
【００６０】そして、クロックＣ３のタイミングで転送
ゲート１０６ｂの制御信号線Ｃ２０ｂに制御信号Ｓ２０
ｂが印加され、これに応じて、転送ゲート１０６ｂが導
通状態となり、補助メモリ１０３ａに一時保持されてい
るデータが補助メモリ１０３ｂに転送される。
ゲート１０６ｂの制御信号線Ｃ２０ｂに制御信号Ｓ２０
ｂが印加され、これに応じて、転送ゲート１０６ｂが導
通状態となり、補助メモリ１０３ａに一時保持されてい
るデータが補助メモリ１０３ｂに転送される。
【００６１】次いで、クロックＣ５のタイミングで、補
助メモリ１０３ａをイコライズさせる制御信号ＳａＥＱ
が立ち上がり、これに応じて、補助メモリ１０３ａを構
成する各メモリセルＭＡａ0 ，ＭＡａ1 ，ＭＡａ2 ，Ｍ
Ａａ3 がイコライズされる。制御信号ＳａＥＱと同じタ
イミングで、補助メモリ１０３ａを駆動する制御信号Ｓ
ａＤＲが立ち下がり、これに応じて、補助メモリ１０３
ａの駆動信号線Ｍ２０ａ，Ｍ２１ａがそれぞれ接地電位
ＧＮＤおよび電源電圧ＶCCレベルに保持される。
助メモリ１０３ａをイコライズさせる制御信号ＳａＥＱ
が立ち上がり、これに応じて、補助メモリ１０３ａを構
成する各メモリセルＭＡａ0 ，ＭＡａ1 ，ＭＡａ2 ，Ｍ
Ａａ3 がイコライズされる。制御信号ＳａＥＱと同じタ
イミングで、補助メモリ１０３ａを駆動する制御信号Ｓ
ａＤＲが立ち下がり、これに応じて、補助メモリ１０３
ａの駆動信号線Ｍ２０ａ，Ｍ２１ａがそれぞれ接地電位
ＧＮＤおよび電源電圧ＶCCレベルに保持される。
【００６２】そして、クロックＣ６のタイミングで転送
ゲート１０６ａの制御信号線Ｃ２０ａに制御信号Ｓ２０
ａが印加され、これに応じて、転送ゲート１０６ａが導
通状態となり、メモリセルアレイ１０２に行アドレスＤ
ＡＤＲにより指定された一行分のデータが補助メモリ１
０３ａに転送される。
ゲート１０６ａの制御信号線Ｃ２０ａに制御信号Ｓ２０
ａが印加され、これに応じて、転送ゲート１０６ａが導
通状態となり、メモリセルアレイ１０２に行アドレスＤ
ＡＤＲにより指定された一行分のデータが補助メモリ１
０３ａに転送される。
【００６３】以上、コマンドＳＴ２実行時の動作タイミ
ングについて説明した。コマンドＳＴ１を実行する場
合、補助メモリ１０３ｂに関連する各制御信号が動作せ
ず、即ち、補助メモリ１０３ａから補助メモリ１０３ｂ
へのデータの転送が行われず、主記憶装置としてのメモ
リセルアレイ１０２において、行アドレスＤＡＤＲによ
り指定された行のデータが補助メモリ１０３ａに転送さ
れるのみである。
ングについて説明した。コマンドＳＴ１を実行する場
合、補助メモリ１０３ｂに関連する各制御信号が動作せ
ず、即ち、補助メモリ１０３ａから補助メモリ１０３ｂ
へのデータの転送が行われず、主記憶装置としてのメモ
リセルアレイ１０２において、行アドレスＤＡＤＲによ
り指定された行のデータが補助メモリ１０３ａに転送さ
れるのみである。
【００６４】以上説明したように、本実施形態によれ
ば、メモリセルアレイ１０２は書き込み／読み出しバッ
ファ１０１を介して、外部とデータのアクセスを行い、
外部から入力されたデータを記憶し、記憶したデータを
転送制御信号Ｓ２０ａに応じて、転送ゲートを介して補
助メモリ１０３ａに転送され、さらに転送制御信号Ｓ２
０ｂに応じて、転送ゲートを介して補助メモリ１０３ｂ
に転送され、これらの補助メモリにより一時保持され
る。補助メモリ１０３ａに保持されているデータが読み
出しバッファ１０４ａを、補助メモリ１０３ｂに保持さ
れているデータが読み出しバッファ１０４ｂを介して、
それぞれ独立に外部に出力するので、データの転送速度
および転送効率の向上を図れ、チップ面積の増大を最小
限に抑制できる。
ば、メモリセルアレイ１０２は書き込み／読み出しバッ
ファ１０１を介して、外部とデータのアクセスを行い、
外部から入力されたデータを記憶し、記憶したデータを
転送制御信号Ｓ２０ａに応じて、転送ゲートを介して補
助メモリ１０３ａに転送され、さらに転送制御信号Ｓ２
０ｂに応じて、転送ゲートを介して補助メモリ１０３ｂ
に転送され、これらの補助メモリにより一時保持され
る。補助メモリ１０３ａに保持されているデータが読み
出しバッファ１０４ａを、補助メモリ１０３ｂに保持さ
れているデータが読み出しバッファ１０４ｂを介して、
それぞれ独立に外部に出力するので、データの転送速度
および転送効率の向上を図れ、チップ面積の増大を最小
限に抑制できる。
【００６５】第２実施形態 図４は本発明に係る半導体記憶装置の第２の実施形態を
示す回路図である。図４に示すように、本実施形態の半
導体記憶装置は、図１に示す第１の実施形態と比べる
と、補助メモリ１０３ｃ，１０３ｄおよび読み出しバッ
ファ１０４ｃ，１０４ｄが新たに追加されたことで異な
る。
示す回路図である。図４に示すように、本実施形態の半
導体記憶装置は、図１に示す第１の実施形態と比べる
と、補助メモリ１０３ｃ，１０３ｄおよび読み出しバッ
ファ１０４ｃ，１０４ｄが新たに追加されたことで異な
る。
【００６６】以下、本実施形態と上述した第１の実施形
態との相違点についてのみ説明する。メモリセルアレイ
１０２に記憶したデータが、転送制御信号Ｓ２０ａに応
じて、図示しない転送ゲートを介して、補助メモリ１０
３ａに転送され、これにより一時保持される。補助メモ
リ１０３ａに保持されているデータが転送制御信号Ｓ２
０ｂに応じて、図示しない転送ゲートを介して、補助メ
モリ１０３ｂに転送され、補助メモリ１０３ｂにより一
時保持される。
態との相違点についてのみ説明する。メモリセルアレイ
１０２に記憶したデータが、転送制御信号Ｓ２０ａに応
じて、図示しない転送ゲートを介して、補助メモリ１０
３ａに転送され、これにより一時保持される。補助メモ
リ１０３ａに保持されているデータが転送制御信号Ｓ２
０ｂに応じて、図示しない転送ゲートを介して、補助メ
モリ１０３ｂに転送され、補助メモリ１０３ｂにより一
時保持される。
【００６７】さらに、補助メモリ１０３ｂに一時保持さ
れているデータが転送制御信号Ｓ２０ｃに応じて、図示
しない転送ゲートに応じて補助メモリ１０３ｃに転送さ
れ、補助メモリ１０３ｃにより一時保持される。
れているデータが転送制御信号Ｓ２０ｃに応じて、図示
しない転送ゲートに応じて補助メモリ１０３ｃに転送さ
れ、補助メモリ１０３ｃにより一時保持される。
【００６８】補助メモリ１０３ｃに保持されているデー
タが転送制御信号Ｓ２０ｄに応じて、補助メモリ１０３
ｄに転送され、これにより一時保持される。
タが転送制御信号Ｓ２０ｄに応じて、補助メモリ１０３
ｄに転送され、これにより一時保持される。
【００６９】上述したように、メモリセルアレイ１０２
に記憶したデータが転送制御信号Ｓ２０ａ，Ｓ２０ｂ，
Ｓ２０ｃ，Ｓ２０ｄに応じて、順次補助メモリ１０３
ａ，１０３ｂ，１０３ｃ，１０３ｄに転送され、これら
の補助メモリにより、一時保持される。
に記憶したデータが転送制御信号Ｓ２０ａ，Ｓ２０ｂ，
Ｓ２０ｃ，Ｓ２０ｄに応じて、順次補助メモリ１０３
ａ，１０３ｂ，１０３ｃ，１０３ｄに転送され、これら
の補助メモリにより、一時保持される。
【００７０】そして、補助メモリ１０３ａ，１０３ｂ，
１０３ｃ，１０３ｄに保持されているデータが読み出し
バッファ１０４ａ，１０４ｂ，１０４ｃ，１０４ｄを介
して、それぞれ独立に外部に出力される。
１０３ｃ，１０３ｄに保持されているデータが読み出し
バッファ１０４ａ，１０４ｂ，１０４ｃ，１０４ｄを介
して、それぞれ独立に外部に出力される。
【００７１】これにより、第１の実施形態に比べて、さ
らにデータの転送速度の向上を図れ、データ転送の効率
を最大限に維持したまま、メモリチップの面積の増加を
最小限に抑えることが可能となる。
らにデータの転送速度の向上を図れ、データ転送の効率
を最大限に維持したまま、メモリチップの面積の増加を
最小限に抑えることが可能となる。
【００７２】なお、補助メモリの一部、例えば、補助メ
モリ１０３ｂのデータのみを書き換える場合、まず、メ
モリセルアレイ１０２から書き換えのデータを補助メモ
リ１０３ａに転送し、そして、補助メモリ１０３ａから
補助メモリ１０３ｂにデータを転送する。その後、メモ
リセルアレイ１０２から補助メモリ１０３ａに再び元の
データを転送することにより、メモリセルアレイ１０２
への２回のアクセス、ここでは２回の読み出し動作によ
り、補助メモリの一部、例えば、本例での補助メモリ１
０３ｂの保持データのみを書き換えることが実現でき
る。
モリ１０３ｂのデータのみを書き換える場合、まず、メ
モリセルアレイ１０２から書き換えのデータを補助メモ
リ１０３ａに転送し、そして、補助メモリ１０３ａから
補助メモリ１０３ｂにデータを転送する。その後、メモ
リセルアレイ１０２から補助メモリ１０３ａに再び元の
データを転送することにより、メモリセルアレイ１０２
への２回のアクセス、ここでは２回の読み出し動作によ
り、補助メモリの一部、例えば、本例での補助メモリ１
０３ｂの保持データのみを書き換えることが実現でき
る。
【００７３】以上説明したように、本実施形態によれ
ば、メモリセルアレイ１０２に記憶したデータを転送制
御信号Ｓ２０ａ，Ｓ２０ｂ，Ｓ２０ｃ，Ｓ２０ｄに応じ
て、順次補助メモリ１０３ａ，１０３ｂ，１０３ｃ，１
０３ｄに転送され、これの補助メモリにより、一時保持
される。これらの補助メモリに一時保持されたデータを
読み出しバッファ１０４ａ，１０４ｂ，１０４ｃ，１０
４ｄを介して、それぞれ独立に外部に出力するので、デ
ータ転送の高速化および転送の効率化を図れ、メモリチ
ップ面積の増加を最小限に抑え、メモリ装置の性能の向
上を図れる。
ば、メモリセルアレイ１０２に記憶したデータを転送制
御信号Ｓ２０ａ，Ｓ２０ｂ，Ｓ２０ｃ，Ｓ２０ｄに応じ
て、順次補助メモリ１０３ａ，１０３ｂ，１０３ｃ，１
０３ｄに転送され、これの補助メモリにより、一時保持
される。これらの補助メモリに一時保持されたデータを
読み出しバッファ１０４ａ，１０４ｂ，１０４ｃ，１０
４ｄを介して、それぞれ独立に外部に出力するので、デ
ータ転送の高速化および転送の効率化を図れ、メモリチ
ップ面積の増加を最小限に抑え、メモリ装置の性能の向
上を図れる。
【００７４】第３実施形態 図５は本発明に係る半導体記憶装置の第３の実施形態を
示す回路図である。図５に示すように、本実施形態の半
導体記憶装置は、図１に示す第１の実施形態と比べる
と、補助メモリ１０３ａ，１０３ｂにそれぞれ２個の読
み出しバッファ１０４ａ０，１０４ａ１および１０４ｂ
０，１０４ｂ１が設けられたことで異なる。
示す回路図である。図５に示すように、本実施形態の半
導体記憶装置は、図１に示す第１の実施形態と比べる
と、補助メモリ１０３ａ，１０３ｂにそれぞれ２個の読
み出しバッファ１０４ａ０，１０４ａ１および１０４ｂ
０，１０４ｂ１が設けられたことで異なる。
【００７５】以下、本実施形態と上述した第１の実施形
態との相違点についてのみ説明する。メモリセルアレイ
１０２に記憶したデータが、転送制御信号Ｓ２０ａに応
じて、図示しない転送ゲートを介して、補助メモリ１０
３ａに転送され、これにより一時保持される。さらに、
補助メモリ１０３ａに保持されているデータが転送制御
信号Ｓ２０ｂに応じて、図示しない転送ゲートを介し
て、補助メモリ１０３ｂに転送され、補助メモリ１０３
ｂにより一時保持される。
態との相違点についてのみ説明する。メモリセルアレイ
１０２に記憶したデータが、転送制御信号Ｓ２０ａに応
じて、図示しない転送ゲートを介して、補助メモリ１０
３ａに転送され、これにより一時保持される。さらに、
補助メモリ１０３ａに保持されているデータが転送制御
信号Ｓ２０ｂに応じて、図示しない転送ゲートを介し
て、補助メモリ１０３ｂに転送され、補助メモリ１０３
ｂにより一時保持される。
【００７６】補助メモリ１０３ａに一時保持されている
データが読み出しバッファ１０４ａ０および１０４ａ１
を介して、並列に外部に出力される。また、これと同様
に、補助メモリ１０３ｂに一時保持されているデータが
読み出しバッファ１０４ｂ０および１０４ｂ１を介し
て、並列に外部に出力される。
データが読み出しバッファ１０４ａ０および１０４ａ１
を介して、並列に外部に出力される。また、これと同様
に、補助メモリ１０３ｂに一時保持されているデータが
読み出しバッファ１０４ｂ０および１０４ｂ１を介し
て、並列に外部に出力される。
【００７７】これにより、各補助メモリ１０３ａ，１０
３ｂに一時保持されているデータが読み出しバッファを
介して、並列に外部に出力することができ、データの出
力速度の向上を図れる。例えば、３次元コンピュータグ
ラフィックシステムにおいて複数のテクスチャデータを
同時に読み出すことが可能となり、テクスチャデータを
メモリセルアレイ１０２の空き領域に格納する柔軟性の
高い構成となるので、比較的安価な構成で高速なテクス
チャマッピングを実現できる。
３ｂに一時保持されているデータが読み出しバッファを
介して、並列に外部に出力することができ、データの出
力速度の向上を図れる。例えば、３次元コンピュータグ
ラフィックシステムにおいて複数のテクスチャデータを
同時に読み出すことが可能となり、テクスチャデータを
メモリセルアレイ１０２の空き領域に格納する柔軟性の
高い構成となるので、比較的安価な構成で高速なテクス
チャマッピングを実現できる。
【００７８】以上説明したように、本実施形態によれ
ば、メモリセルアレイ１０２に記憶したデータを転送制
御信号Ｓ２０ａ，Ｓ２０ｂに応じて、順次補助メモリ１
０３ａおよび１０３ｂに転送し、これらの補助メモリに
より一時保持する。補助メモリ１０３ａに保持されてい
るデータを読み出しバッファ１０４ａ０，１０４ａ１を
介して並列に外部に出力し、補助メモリ１０３ｂに保持
されているデータを読み出しバッファ１０４ｂ０，１０
４ｂ１を介して並列に外部に出力するので、データの読
み出し速度の向上を図れ、データ格納の柔軟性を向上で
き、比較的安価な構成で高速なデータアクセスを実現で
きる。
ば、メモリセルアレイ１０２に記憶したデータを転送制
御信号Ｓ２０ａ，Ｓ２０ｂに応じて、順次補助メモリ１
０３ａおよび１０３ｂに転送し、これらの補助メモリに
より一時保持する。補助メモリ１０３ａに保持されてい
るデータを読み出しバッファ１０４ａ０，１０４ａ１を
介して並列に外部に出力し、補助メモリ１０３ｂに保持
されているデータを読み出しバッファ１０４ｂ０，１０
４ｂ１を介して並列に外部に出力するので、データの読
み出し速度の向上を図れ、データ格納の柔軟性を向上で
き、比較的安価な構成で高速なデータアクセスを実現で
きる。
【００７９】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、データ転送速度の向上を図れ、メモリ
アクセス効率を最大限に維持したままで、メモリチップ
の面積の増加を最小限に抑えることができる利点があ
る。
憶装置によれば、データ転送速度の向上を図れ、メモリ
アクセス効率を最大限に維持したままで、メモリチップ
の面積の増加を最小限に抑えることができる利点があ
る。
【図１】本発明に係る半導体記憶装置の第１の実施形態
を示す回路図である。
を示す回路図である。
【図２】図１に示す半導体記憶装置の一構成例を示す回
路図である。
路図である。
【図３】第１の実施形態におけるデータ転送のタイミン
グチャートである。
グチャートである。
【図４】本発明に係る半導体記憶装置の第２の実施形態
を示す回路図である。
を示す回路図である。
【図５】本発明に係る半導体記憶装置の第３の実施形態
を示す回路図である。
を示す回路図である。
【図６】従来の半導体記憶装置の構成を示す回路図であ
る。
る。
【図７】従来の半導体記憶装置の一構成例を示す回路図
である。
である。
Ｗ０，Ｗ１，Ｗ２，Ｗ３…ワード線、Ｂ００，Ｂ０１，
Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１，Ｂ
００ａ，Ｂ０１ａ，Ｂ１０ａ，Ｂ１１ａ，Ｂ２０ａ，Ｂ
２１ａ，Ｂ３０ａ，Ｂ３１ａ，Ｂ００ｂ，Ｂ０１ｂ，Ｂ
１０ｂ，Ｂ１１ｂ，Ｂ２０ｂ，Ｂ２１ｂ，Ｂ３０ｂ，Ｂ
３１ｂ…ビット線、Ｓ２０，Ｓ２１…センスアンプの動
作電源電圧の供給線、Ｍ２０，Ｍ２１，Ｍ２０ａ，Ｍ２
１ａ，Ｍ２０ｂ，Ｍ２１ｂ…補助メモリの動作電源電圧
の供給線、１０１…書き込み／読み出しバッファ、１０
２，１０２ａ…メモリセルアレイ、１０３ａ，１０３
ｂ，１０３ｃ，１０３ｄ…補助メモリ、１０４ａ，１０
４ｂ，１０４ｃ，１０４ｄ，１０４ａ０，１０４ａ１，
１０４ｂ０，１０４ｂ１…読み出しバッファ、１０５…
センスアンプ部、１０６ａ，１０６ｂ…転送ゲート、Ｃ
２０ａ，Ｃ２０ｂ…データ転送制御信号線、ＤＤ０，Ｄ
Ｄ１…入出力データ線、ＤＡ０ａ，ＤＡ１ａ，ＤＡ０
ｂ，ＤＡ１ｂ…出力データ線、ＡＤ０，ＡＤ１，ＡＤ
２，ＡＤ３…データ入出力制御信号線、ＡＡ０ａ，ＡＡ
１ａ，ＡＡ２ａ，ＡＡ３ａ，ＡＡ０ｂ，ＡＡ１ｂ，ＡＡ
２ｂ，ＡＡ３ｂ…データ出力制御信号線、ＶCC…電源電
圧、ＧＮＤ…接地電位。
Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１，Ｂ３０，Ｂ３１，Ｂ
００ａ，Ｂ０１ａ，Ｂ１０ａ，Ｂ１１ａ，Ｂ２０ａ，Ｂ
２１ａ，Ｂ３０ａ，Ｂ３１ａ，Ｂ００ｂ，Ｂ０１ｂ，Ｂ
１０ｂ，Ｂ１１ｂ，Ｂ２０ｂ，Ｂ２１ｂ，Ｂ３０ｂ，Ｂ
３１ｂ…ビット線、Ｓ２０，Ｓ２１…センスアンプの動
作電源電圧の供給線、Ｍ２０，Ｍ２１，Ｍ２０ａ，Ｍ２
１ａ，Ｍ２０ｂ，Ｍ２１ｂ…補助メモリの動作電源電圧
の供給線、１０１…書き込み／読み出しバッファ、１０
２，１０２ａ…メモリセルアレイ、１０３ａ，１０３
ｂ，１０３ｃ，１０３ｄ…補助メモリ、１０４ａ，１０
４ｂ，１０４ｃ，１０４ｄ，１０４ａ０，１０４ａ１，
１０４ｂ０，１０４ｂ１…読み出しバッファ、１０５…
センスアンプ部、１０６ａ，１０６ｂ…転送ゲート、Ｃ
２０ａ，Ｃ２０ｂ…データ転送制御信号線、ＤＤ０，Ｄ
Ｄ１…入出力データ線、ＤＡ０ａ，ＤＡ１ａ，ＤＡ０
ｂ，ＤＡ１ｂ…出力データ線、ＡＤ０，ＡＤ１，ＡＤ
２，ＡＤ３…データ入出力制御信号線、ＡＡ０ａ，ＡＡ
１ａ，ＡＡ２ａ，ＡＡ３ａ，ＡＡ０ｂ，ＡＡ１ｂ，ＡＡ
２ｂ，ＡＡ３ｂ…データ出力制御信号線、ＶCC…電源電
圧、ＧＮＤ…接地電位。
Claims (5)
- 【請求項１】 主記憶装置を有する半導体記憶装置であ
って、 上記主記憶装置の一部のデータを保持し、保持データを
独立に出力可能なデータ出力手段を備えた補助記憶装置
を少なくとも２個有し、 上記補助記憶装置が直列に接続されている半導体記憶装
置。 - 【請求項２】 上記主記憶装置に記憶したデータを補助
記憶装置に転送するデータ転送手段を有する請求項１記
載の半導体記憶装置。 - 【請求項３】 上記各補助記憶装置間に接続され、前段
に記憶したデータを後段に転送するデータ転送手段を有
する請求項１記載の半導体記憶装置。 - 【請求項４】 上記補助記憶装置に保持したデータは、
コンピュータグラフィック用テクスチャデータである請
求項１記載の半導体記憶装置。 - 【請求項５】 上記データ出力手段は、並列にデータの
出力を行う少なくとも２個の出力部を有する請求項１記
載の半導体記憶装置。
Priority Applications (4)
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|---|---|---|---|
| JP8218842A JPH1064256A (ja) | 1996-08-20 | 1996-08-20 | 半導体記憶装置 |
| KR1019970039031A KR100486131B1 (ko) | 1996-08-20 | 1997-08-16 | 반도체기억장치 |
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| CNB971185859A CN1143318C (zh) | 1996-08-20 | 1997-08-20 | 具有辅助存储器的半导体存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8218842A JPH1064256A (ja) | 1996-08-20 | 1996-08-20 | 半導体記憶装置 |
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|---|---|
| JPH1064256A true JPH1064256A (ja) | 1998-03-06 |
Family
ID=16726203
Family Applications (1)
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- 1997-08-20 CN CNB971185859A patent/CN1143318C/zh not_active Expired - Lifetime
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