JPH1064259A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1064259A JPH1064259A JP8225131A JP22513196A JPH1064259A JP H1064259 A JPH1064259 A JP H1064259A JP 8225131 A JP8225131 A JP 8225131A JP 22513196 A JP22513196 A JP 22513196A JP H1064259 A JPH1064259 A JP H1064259A
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- potential
- memory cell
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Abstract
(57)【要約】
【課題】セルフリフレッシュ時における電流を低減しつ
つメモリセルのリフレッシュに要する時間を短縮する。 【解決手段】周辺回路部２はメモリセルアレイ１のメモ
リセルをアクセスするためのものである。セルフリフレ
ッシュ制御回路３はメモリセルアレイ１のメモリセルを
バーストリフレッシュするためのものである。第１の基
板電位発生回路４はメモリセルのセル基板に供給する電
位を発生する。基板電位制御回路６はメモリセルアレイ
１のバーストリフレッシュ間のスタンバイ時において、
第１の基板電位発生回路４を制御してセル基板に供給す
る基板電位と低電位電源との差が小さくなるような電位
を発生させる。
つメモリセルのリフレッシュに要する時間を短縮する。 【解決手段】周辺回路部２はメモリセルアレイ１のメモ
リセルをアクセスするためのものである。セルフリフレ
ッシュ制御回路３はメモリセルアレイ１のメモリセルを
バーストリフレッシュするためのものである。第１の基
板電位発生回路４はメモリセルのセル基板に供給する電
位を発生する。基板電位制御回路６はメモリセルアレイ
１のバーストリフレッシュ間のスタンバイ時において、
第１の基板電位発生回路４を制御してセル基板に供給す
る基板電位と低電位電源との差が小さくなるような電位
を発生させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、詳しくはＤＲＡＭのセルフリフレッシュに関する。
り、詳しくはＤＲＡＭのセルフリフレッシュに関する。
【０００２】近年の半導体メモリは、高速化、低電流化
が進み、より高性能な要求が高い。特に、ＤＲＡＭで
は、セルフリフレッシュ電流の低減化の要求が強い。そ
のため、ＤＲＡＭのセルフリフレッシュ電流の低減化を
行う必要がある。
が進み、より高性能な要求が高い。特に、ＤＲＡＭで
は、セルフリフレッシュ電流の低減化の要求が強い。そ
のため、ＤＲＡＭのセルフリフレッシュ電流の低減化を
行う必要がある。
【０００３】
【従来の技術】図７には従来のＤＲＡＭの一例が示され
ている。このＤＲＡＭ１００は多数のメモリセルを備え
るメモリセルアレイ１０１、ロウデコーダ１０２、セン
スアンプ１０３、コラムデコーダ１０４、セルフリフレ
ッシュ制御回路１０５、セル基板電位発生回路１０６及
び周辺基板電位発生回路１０７を備えている。ロウデコ
ーダ１０２、センスアンプ１０３、及びコラムデコーダ
１０４は、メモリセルアレイ１０１のメモリセルをアク
セスするための周辺回路部を構成する。
ている。このＤＲＡＭ１００は多数のメモリセルを備え
るメモリセルアレイ１０１、ロウデコーダ１０２、セン
スアンプ１０３、コラムデコーダ１０４、セルフリフレ
ッシュ制御回路１０５、セル基板電位発生回路１０６及
び周辺基板電位発生回路１０７を備えている。ロウデコ
ーダ１０２、センスアンプ１０３、及びコラムデコーダ
１０４は、メモリセルアレイ１０１のメモリセルをアク
セスするための周辺回路部を構成する。
【０００４】ＤＲＡＭ１００にはシステム電源から高電
位及び低電位電源ＶDD，ＶSSが供給され、ＤＲＡＭ１０
０は両電源ＶDD及びＶSSに基づいて動作する。セル基板
電位発生回路１０６は高電位電源ＶDD及び低電位電源Ｖ
SSに基づいて図１０に示すように、一定の値の基板電位
ＶＣ０を発生し、メモリセルアレイ１０１を構成するメ
モリセルのセル基板に供給する。周辺基板電位発生回路
１０７は高電位電源Ｖ DD及び低電位電源ＶSSに基づいて
図１０に示すように、一定の値の基板電位ＶＰ０を発生
し、周辺回路部を構成するトランジスタの基板に供給す
る。
位及び低電位電源ＶDD，ＶSSが供給され、ＤＲＡＭ１０
０は両電源ＶDD及びＶSSに基づいて動作する。セル基板
電位発生回路１０６は高電位電源ＶDD及び低電位電源Ｖ
SSに基づいて図１０に示すように、一定の値の基板電位
ＶＣ０を発生し、メモリセルアレイ１０１を構成するメ
モリセルのセル基板に供給する。周辺基板電位発生回路
１０７は高電位電源Ｖ DD及び低電位電源ＶSSに基づいて
図１０に示すように、一定の値の基板電位ＶＰ０を発生
し、周辺回路部を構成するトランジスタの基板に供給す
る。
【０００５】図８はメモリセルを構成するｎＭＯＳトラ
ンジスタ１１５と、周辺回路部を構成するｎＭＯＳトラ
ンジスタ１１８との断面構造を示す。ｐ型半導体基板１
１０内にはｎ型の分離層１１１が形成され、分離層１１
１内にはｐ型ウェル１１２が形成されている。ｐ型のウ
ェル１１２内には所定間隔をおいてｎ型のソース領域１
１３及びドレイン領域１１４が形成されている。ｐ型ウ
ェル１１２、ｎ型のソース領域１１３及びドレイン領域
１１４によってｎＭＯＳトランジスタ１１５が形成され
ている。ｐ型ウェル１１２には前記セル基板電位発生回
路１０６から出力される基板電位ＶＣ０が供給されてい
る。
ンジスタ１１５と、周辺回路部を構成するｎＭＯＳトラ
ンジスタ１１８との断面構造を示す。ｐ型半導体基板１
１０内にはｎ型の分離層１１１が形成され、分離層１１
１内にはｐ型ウェル１１２が形成されている。ｐ型のウ
ェル１１２内には所定間隔をおいてｎ型のソース領域１
１３及びドレイン領域１１４が形成されている。ｐ型ウ
ェル１１２、ｎ型のソース領域１１３及びドレイン領域
１１４によってｎＭＯＳトランジスタ１１５が形成され
ている。ｐ型ウェル１１２には前記セル基板電位発生回
路１０６から出力される基板電位ＶＣ０が供給されてい
る。
【０００６】また、ｐ型半導体基板１１０内には所定間
隔をおいてｎ型のソース領域１１６及びドレイン領域１
１７が形成されている。ｐ型半導体基板１１０、ｎ型の
ソース領域１１６及びドレイン領域１１７によってｎＭ
ＯＳトランジスタ１１８が形成されている。ｐ型半導体
基板１１０には前記周辺基板電位発生回路１０７から出
力される基板電位ＶＰ０が供給されている。
隔をおいてｎ型のソース領域１１６及びドレイン領域１
１７が形成されている。ｐ型半導体基板１１０、ｎ型の
ソース領域１１６及びドレイン領域１１７によってｎＭ
ＯＳトランジスタ１１８が形成されている。ｐ型半導体
基板１１０には前記周辺基板電位発生回路１０７から出
力される基板電位ＶＰ０が供給されている。
【０００７】ロウデコーダ１０２はメモリセルアレイ１
０１から延びる複数のワード線ＷＬ（ＷＬ０〜ＷＬｎ）
に接続されている。ロウデコーダ１０２はロウアドレス
信号ＡＲを選択信号にデコードし、この選択信号に基づ
いてメモリセルアレイ１０１の複数のワード線ＷＬのう
ち、所定のワード線を選択する。
０１から延びる複数のワード線ＷＬ（ＷＬ０〜ＷＬｎ）
に接続されている。ロウデコーダ１０２はロウアドレス
信号ＡＲを選択信号にデコードし、この選択信号に基づ
いてメモリセルアレイ１０１の複数のワード線ＷＬのう
ち、所定のワード線を選択する。
【０００８】コラムデコーダ１０４はメモリセルアレイ
１０１から延びる複数のビット線対ＢＬ，ＢＬバーに接
続されている。コラムデコーダ１０４はコラムアドレス
信号ＡＣを選択信号にデコードし、この選択信号によっ
てメモリセルアレイ１０１の所定のビット線対を選択す
る。ロウデコーダ１０２によって所定のワード線が選択
されるとともに、コラムデコーダ１０４によって所定の
ビット線対が選択されると、その選択されたワード線及
びビット対に接続されているメモリセルが選択され、該
メモリセルへのデータの書き込み又はデータの読み出し
が行われる。センスアンプ１０３は選択されたメモリセ
ルから読み出されたデータを増幅する。
１０１から延びる複数のビット線対ＢＬ，ＢＬバーに接
続されている。コラムデコーダ１０４はコラムアドレス
信号ＡＣを選択信号にデコードし、この選択信号によっ
てメモリセルアレイ１０１の所定のビット線対を選択す
る。ロウデコーダ１０２によって所定のワード線が選択
されるとともに、コラムデコーダ１０４によって所定の
ビット線対が選択されると、その選択されたワード線及
びビット対に接続されているメモリセルが選択され、該
メモリセルへのデータの書き込み又はデータの読み出し
が行われる。センスアンプ１０３は選択されたメモリセ
ルから読み出されたデータを増幅する。
【０００９】セルフリフレッシュ制御回路１０５は、外
部から入力されるロウアドレスストローブ信号ＲＡＳバ
ーがＬレベルに切り換わった後所定時間（この場合には
１００μｓｅｃ）経過すると、図１０に示すようにＬレ
ベルのセルフリフレッシュエントリー信号ＳＲバーを生
成する。セルフリフレッシュ制御回路１０５はセルフリ
フレッシュエントリー信号ＳＲバーのＬレベルへの切り
換わり後において、動作クロックＣＬＫに基づいてメモ
リセルアレイ１０１のメモリセルをディストリビュート
モードにてセルフリフレッシュする。
部から入力されるロウアドレスストローブ信号ＲＡＳバ
ーがＬレベルに切り換わった後所定時間（この場合には
１００μｓｅｃ）経過すると、図１０に示すようにＬレ
ベルのセルフリフレッシュエントリー信号ＳＲバーを生
成する。セルフリフレッシュ制御回路１０５はセルフリ
フレッシュエントリー信号ＳＲバーのＬレベルへの切り
換わり後において、動作クロックＣＬＫに基づいてメモ
リセルアレイ１０１のメモリセルをディストリビュート
モードにてセルフリフレッシュする。
【００１０】ディストリビュートモードとは予め定めら
れた１リフレッシュサイクルＴｃにおいて、メモリセル
アレイ１０１の複数のワード線ＷＬ（ＷＬ０〜ＷＬｎ）
を等しい時間間隔Ｔｃ／ｎにて順次選択する方法であ
る。選択したワード線に接続された複数のメモリセルの
データはセンスアンプ１０３によって増幅されて再びメ
モリセルに書き込まれることにより、メモリセルのリフ
レッシュが行われる。また、各ワード線に接続されたメ
モリセルのリフレッシュは動作クロックＣＬＫの半周期
以内の短時間で完了する。
れた１リフレッシュサイクルＴｃにおいて、メモリセル
アレイ１０１の複数のワード線ＷＬ（ＷＬ０〜ＷＬｎ）
を等しい時間間隔Ｔｃ／ｎにて順次選択する方法であ
る。選択したワード線に接続された複数のメモリセルの
データはセンスアンプ１０３によって増幅されて再びメ
モリセルに書き込まれることにより、メモリセルのリフ
レッシュが行われる。また、各ワード線に接続されたメ
モリセルのリフレッシュは動作クロックＣＬＫの半周期
以内の短時間で完了する。
【００１１】
【発明が解決しようとする課題】さて、セルフリフレッ
シュ時においては、メモリセルアレイ１０１は周辺回路
部によってアクセスされることはないため、メモリセル
からセル基板へのリーク電流を低減することによってリ
フレッシュに要する時間を短縮することができるという
有効性がある。
シュ時においては、メモリセルアレイ１０１は周辺回路
部によってアクセスされることはないため、メモリセル
からセル基板へのリーク電流を低減することによってリ
フレッシュに要する時間を短縮することができるという
有効性がある。
【００１２】ところが、従来のＤＲＡＭ１００では、セ
ルフリフレッシュ制御回路１０５はメモリセルアレイ１
０１のセルフリフレッシュをディストリビュートモード
にて行っており、セルフリフレッシュ時におけるメモリ
セルの基板電位ＶＣ０は通常動作時におけるメモリセル
の基板電位と等しい値に設定されている。よって、メモ
リセルからセル基板へのリーク電流を低減することがで
きず、セルフリフレッシュという限定された状態での有
効性を活用することができないため、リフレッシュに要
する時間を短縮できない。
ルフリフレッシュ制御回路１０５はメモリセルアレイ１
０１のセルフリフレッシュをディストリビュートモード
にて行っており、セルフリフレッシュ時におけるメモリ
セルの基板電位ＶＣ０は通常動作時におけるメモリセル
の基板電位と等しい値に設定されている。よって、メモ
リセルからセル基板へのリーク電流を低減することがで
きず、セルフリフレッシュという限定された状態での有
効性を活用することができないため、リフレッシュに要
する時間を短縮できない。
【００１３】また、セルフリフレッシュ時において、周
辺回路部の基板電圧も通常動作時の基板電圧と等しい値
であり、セルフリフレッシュ時に周辺回路部を構成する
トランジスタのテーリング電流を低減することができ
ず、消費電流が増大していた。
辺回路部の基板電圧も通常動作時の基板電圧と等しい値
であり、セルフリフレッシュ時に周辺回路部を構成する
トランジスタのテーリング電流を低減することができ
ず、消費電流が増大していた。
【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、セルフリフレッシュ時
における電流を低減しつつメモリセルのリフレッシュに
要する時間を短縮することができる半導体記憶装置を提
供することにある。
れたものであって、その目的は、セルフリフレッシュ時
における電流を低減しつつメモリセルのリフレッシュに
要する時間を短縮することができる半導体記憶装置を提
供することにある。
【００１５】また、本発明の別の目的は、セルフリフレ
ッシュ時における周辺回路部の電流を低減することがで
きる半導体記憶装置を提供することにある。
ッシュ時における周辺回路部の電流を低減することがで
きる半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】図１は本発明の原理説明
図である。周辺回路部２はメモリセルアレイ１のメモリ
セルをアクセスするためのものである。セルフリフレッ
シュ制御回路３はメモリセルアレイ１のメモリセルをバ
ーストリフレッシュするためのものである。第１の基板
電位発生回路４はメモリセルのセル基板に供給する電位
を発生する。基板電位制御回路６はメモリセルアレイ１
のバーストリフレッシュ間のスタンバイ時において、第
１の基板電位発生回路４を制御してセル基板に供給する
基板電位と低電位電源との差が小さくなるような電位を
発生させる。
図である。周辺回路部２はメモリセルアレイ１のメモリ
セルをアクセスするためのものである。セルフリフレッ
シュ制御回路３はメモリセルアレイ１のメモリセルをバ
ーストリフレッシュするためのものである。第１の基板
電位発生回路４はメモリセルのセル基板に供給する電位
を発生する。基板電位制御回路６はメモリセルアレイ１
のバーストリフレッシュ間のスタンバイ時において、第
１の基板電位発生回路４を制御してセル基板に供給する
基板電位と低電位電源との差が小さくなるような電位を
発生させる。
【００１７】（作用）従って、メモリセルアレイ１のバ
ーストリフレッシュ間のスタンバイ時において、メモリ
セルのセル基板に供給される基板電圧は低電位電源との
差が小さいため、メモリセルからセル基板へのリーク電
流が低減される。よって、リフレッシュ時間を長くする
ことが可能となり、セルフリフレッシュ期間の消費電流
が低減される。
ーストリフレッシュ間のスタンバイ時において、メモリ
セルのセル基板に供給される基板電圧は低電位電源との
差が小さいため、メモリセルからセル基板へのリーク電
流が低減される。よって、リフレッシュ時間を長くする
ことが可能となり、セルフリフレッシュ期間の消費電流
が低減される。
【００１８】
【発明の実施の形態】以下、本発明を具体化した実施の
一形態を図２〜図６に基づいて説明する。図２は本形態
のＤＲＡＭ１０を示し、ＤＲＡＭ１０は多数のメモリセ
ルを備えるメモリセルアレイ１１、ロウデコーダ１２、
センスアンプ１３、コラムデコーダ１４、セルフリフレ
ッシュ制御回路１５、第１の基板電位発生回路１６、第
２の基板電位発生回路１７、及び基板電位制御回路２０
を備えている。ロウデコーダ１２、センスアンプ１３、
及びコラムデコーダ１４は、メモリセルアレイ１１のメ
モリセルをアクセスするための周辺回路部を構成する。
一形態を図２〜図６に基づいて説明する。図２は本形態
のＤＲＡＭ１０を示し、ＤＲＡＭ１０は多数のメモリセ
ルを備えるメモリセルアレイ１１、ロウデコーダ１２、
センスアンプ１３、コラムデコーダ１４、セルフリフレ
ッシュ制御回路１５、第１の基板電位発生回路１６、第
２の基板電位発生回路１７、及び基板電位制御回路２０
を備えている。ロウデコーダ１２、センスアンプ１３、
及びコラムデコーダ１４は、メモリセルアレイ１１のメ
モリセルをアクセスするための周辺回路部を構成する。
【００１９】ＤＲＡＭ１０にはシステム電源から高電位
及び低電位電源ＶDD，ＶSSが供給され、ＤＲＡＭ１０は
両電源ＶDD及びＶSSに基づいて動作する。第１の基板電
位発生回路１６はメモリセルのセル基板に供給する電位
を発生するための回路であり、高電位電源ＶDD及び低電
位電源ＶSSに基づいて図６に示す基板電位ＶＣ１を発生
し、メモリセルアレイ１１を構成するメモリセルのセル
基板に供給する。第２の基板電位発生回路１７は周辺回
路部の基板に供給する電位を発生するための回路であ
り、高電位電源ＶDD及び低電位電源ＶSSに基づいて図６
に示す基板電位ＶＰ１を発生し、周辺回路部を構成する
トランジスタの基板に供給する。
及び低電位電源ＶDD，ＶSSが供給され、ＤＲＡＭ１０は
両電源ＶDD及びＶSSに基づいて動作する。第１の基板電
位発生回路１６はメモリセルのセル基板に供給する電位
を発生するための回路であり、高電位電源ＶDD及び低電
位電源ＶSSに基づいて図６に示す基板電位ＶＣ１を発生
し、メモリセルアレイ１１を構成するメモリセルのセル
基板に供給する。第２の基板電位発生回路１７は周辺回
路部の基板に供給する電位を発生するための回路であ
り、高電位電源ＶDD及び低電位電源ＶSSに基づいて図６
に示す基板電位ＶＰ１を発生し、周辺回路部を構成する
トランジスタの基板に供給する。
【００２０】図５はメモリセルを構成するｎＭＯＳトラ
ンジスタ８５と、周辺回路部を構成するｎＭＯＳトラン
ジスタ９０との断面構造を示す。ｐ型半導体基板８０内
にはｎ型の分離層８１が形成され、分離層８１内にはｐ
型ウェル８２が形成されている。ｐ型のウェル８２内に
は所定間隔をおいてｎ型のソース領域８３及びドレイン
領域８４が形成されている。ｐ型ウェル８２、ｎ型のソ
ース領域８３及びドレイン領域８４によってｎＭＯＳト
ランジスタ８５が形成されている。ｐ型ウェル８２には
第１の基板電位発生回路１６から出力される基板電位Ｖ
Ｃ１が供給され、分離層８１には高電位電源ＶDDが供給
されている。
ンジスタ８５と、周辺回路部を構成するｎＭＯＳトラン
ジスタ９０との断面構造を示す。ｐ型半導体基板８０内
にはｎ型の分離層８１が形成され、分離層８１内にはｐ
型ウェル８２が形成されている。ｐ型のウェル８２内に
は所定間隔をおいてｎ型のソース領域８３及びドレイン
領域８４が形成されている。ｐ型ウェル８２、ｎ型のソ
ース領域８３及びドレイン領域８４によってｎＭＯＳト
ランジスタ８５が形成されている。ｐ型ウェル８２には
第１の基板電位発生回路１６から出力される基板電位Ｖ
Ｃ１が供給され、分離層８１には高電位電源ＶDDが供給
されている。
【００２１】また、ｐ型半導体基板８０内にはｎ型の分
離層８６が形成され、分離層８６内にはｐ型ウェル８７
が形成されている。ｐ型のウェル８７内には所定間隔を
おいてｎ型のソース領域８８及びドレイン領域８９が形
成されている。ｐ型ウェル８７、ｎ型のソース領域８８
及びドレイン領域８９によってｎＭＯＳトランジスタ９
０が形成されている。ｐ型ウェル８７には第２の基板電
位発生回路１７から出力される基板電位ＶＰ１が供給さ
れ、分離層８６には高電位電源ＶDDが供給されている。
ここでは、例としてＰ基板を挙げているが、Ｎ基板でも
同様な構成は可能である。
離層８６が形成され、分離層８６内にはｐ型ウェル８７
が形成されている。ｐ型のウェル８７内には所定間隔を
おいてｎ型のソース領域８８及びドレイン領域８９が形
成されている。ｐ型ウェル８７、ｎ型のソース領域８８
及びドレイン領域８９によってｎＭＯＳトランジスタ９
０が形成されている。ｐ型ウェル８７には第２の基板電
位発生回路１７から出力される基板電位ＶＰ１が供給さ
れ、分離層８６には高電位電源ＶDDが供給されている。
ここでは、例としてＰ基板を挙げているが、Ｎ基板でも
同様な構成は可能である。
【００２２】ロウデコーダ１２はメモリセルアレイ１１
から延びる複数のワード線ＷＬ０〜ＷＬｎに接続されて
いる。ロウデコーダ１２はロウアドレス信号ＡＲを選択
信号にデコードし、この選択信号に基づいてメモリセル
アレイ１１の複数のワード線ＷＬ（ＷＬ０〜ＷＬｎ）の
うち、所定のワード線を選択する。
から延びる複数のワード線ＷＬ０〜ＷＬｎに接続されて
いる。ロウデコーダ１２はロウアドレス信号ＡＲを選択
信号にデコードし、この選択信号に基づいてメモリセル
アレイ１１の複数のワード線ＷＬ（ＷＬ０〜ＷＬｎ）の
うち、所定のワード線を選択する。
【００２３】コラムデコーダ１４はメモリセルアレイ１
１から延びる複数のビット線対ＢＬ，ＢＬバーに接続さ
れている。コラムデコーダ１４はコラムアドレス信号Ａ
Ｃを選択信号にデコードし、この選択信号によってメモ
リセルアレイ１１の所定のビット線対を選択する。ロウ
デコーダ１２によって所定のワード線が選択されるとと
もに、コラムデコーダ１４によって所定のビット線対が
選択されると、その選択されたワード線及びビット対に
接続されているメモリセルが選択され、該メモリセルへ
のデータの書き込み又はデータの読み出しが行われる。
センスアンプ１３は選択されたメモリセルから読み出さ
れたデータを増幅する。
１から延びる複数のビット線対ＢＬ，ＢＬバーに接続さ
れている。コラムデコーダ１４はコラムアドレス信号Ａ
Ｃを選択信号にデコードし、この選択信号によってメモ
リセルアレイ１１の所定のビット線対を選択する。ロウ
デコーダ１２によって所定のワード線が選択されるとと
もに、コラムデコーダ１４によって所定のビット線対が
選択されると、その選択されたワード線及びビット対に
接続されているメモリセルが選択され、該メモリセルへ
のデータの書き込み又はデータの読み出しが行われる。
センスアンプ１３は選択されたメモリセルから読み出さ
れたデータを増幅する。
【００２４】セルフリフレッシュ制御回路１５は外部か
ら入力されるロウアドレスストローブ信号ＲＡＳバーが
Ｌレベルに切り換わった後所定時間（この場合には１０
０μｓｅｃ）経過すると、図６に示すようにＬレベルの
セルフリフレッシュエントリー信号ＳＲバーを生成す
る。セルフリフレッシュ制御回路１５はセルフリフレッ
シュエントリー信号ＳＲバーのＬレベルへの切り換わり
後において、動作クロックＣＬＫに基づいてメモリセル
アレイ１１のメモリセルをバーストモードにてセルフリ
フレッシュする。
ら入力されるロウアドレスストローブ信号ＲＡＳバーが
Ｌレベルに切り換わった後所定時間（この場合には１０
０μｓｅｃ）経過すると、図６に示すようにＬレベルの
セルフリフレッシュエントリー信号ＳＲバーを生成す
る。セルフリフレッシュ制御回路１５はセルフリフレッ
シュエントリー信号ＳＲバーのＬレベルへの切り換わり
後において、動作クロックＣＬＫに基づいてメモリセル
アレイ１１のメモリセルをバーストモードにてセルフリ
フレッシュする。
【００２５】バーストモードとは予め定められた１リフ
レッシュサイクルＴｃ（本形態においては６４ｍｓｅ
ｃ）において、メモリセルアレイ１１の複数のワード線
ＷＬ（ＷＬ０〜ＷＬｎ）を動作クロックＣＬＫに同期し
て順次選択する方法である。選択したワード線に接続さ
れた複数のメモリセルのデータはセンスアンプ１３によ
って増幅されて再びメモリセルに書き込まれることによ
り、メモリセルのリフレッシュが行われる。また、各ワ
ード線に接続されたメモリセルのリフレッシュは動作ク
ロックＣＬＫの半周期以内の短時間で完了する。
レッシュサイクルＴｃ（本形態においては６４ｍｓｅ
ｃ）において、メモリセルアレイ１１の複数のワード線
ＷＬ（ＷＬ０〜ＷＬｎ）を動作クロックＣＬＫに同期し
て順次選択する方法である。選択したワード線に接続さ
れた複数のメモリセルのデータはセンスアンプ１３によ
って増幅されて再びメモリセルに書き込まれることによ
り、メモリセルのリフレッシュが行われる。また、各ワ
ード線に接続されたメモリセルのリフレッシュは動作ク
ロックＣＬＫの半周期以内の短時間で完了する。
【００２６】本形態においてワード線ＷＬを例えば４０
００本とし、１ワード線に接続されたメモリセルのリフ
レッシュに要する時間を例えば１００ｎｓｅｃとする。
すると、１リフレッシュサイクルＴｃのうち、実際のリ
フレッシュに要する時間は０．４ｍｓｅｃ（＝１００ｎ
ｓｅｃ×４０００）となり、それ以外の時間６３．６ｍ
ｓｅｃ（＝６４ｍｓｅｃ−０．４ｍｓｅｃ）にはリフレ
ッシュが行われないスタンバイ状態となる。
００本とし、１ワード線に接続されたメモリセルのリフ
レッシュに要する時間を例えば１００ｎｓｅｃとする。
すると、１リフレッシュサイクルＴｃのうち、実際のリ
フレッシュに要する時間は０．４ｍｓｅｃ（＝１００ｎ
ｓｅｃ×４０００）となり、それ以外の時間６３．６ｍ
ｓｅｃ（＝６４ｍｓｅｃ−０．４ｍｓｅｃ）にはリフレ
ッシュが行われないスタンバイ状態となる。
【００２７】基板電位制御回路２０は、メモリセルアレ
イ１１のバーストリフレッシュ間におけるスタンバイ時
において、第１の基板電位発生回路１６を制御してセル
基板に供給する基板電位ＶＣ１と低電位電源ＶSSとの差
が小さくなるような値の基板電位ＶＣ１を発生させる。
また、基板電位制御回路２０は、メモリセルアレイ１１
のバーストリフレッシュ間におけるスタンバイ時におい
て、第２の基板電位発生回路１７を制御して周辺回路部
の基板電位ＶＰ１と低電位電源ＶSSとの電位差が大きく
なるような値の基板電位ＶＰ１を発生させるものであ
る。
イ１１のバーストリフレッシュ間におけるスタンバイ時
において、第１の基板電位発生回路１６を制御してセル
基板に供給する基板電位ＶＣ１と低電位電源ＶSSとの差
が小さくなるような値の基板電位ＶＣ１を発生させる。
また、基板電位制御回路２０は、メモリセルアレイ１１
のバーストリフレッシュ間におけるスタンバイ時におい
て、第２の基板電位発生回路１７を制御して周辺回路部
の基板電位ＶＰ１と低電位電源ＶSSとの電位差が大きく
なるような値の基板電位ＶＰ１を発生させるものであ
る。
【００２８】すなわち、基板電位制御回路２０は、発振
器２１、バースト用カウンタ２３、周期用カウンタ２
４、制御信号発生回路２５、及び第１〜第４設定部２６
〜２９を備える。
器２１、バースト用カウンタ２３、周期用カウンタ２
４、制御信号発生回路２５、及び第１〜第４設定部２６
〜２９を備える。
【００２９】発振器１は動作クロックＣＬＫを発生す
る。バースト用カウンタ２３はメモリセルアレイ１１が
バーストモードにてリフレッシュされ始めると、動作ク
ロックＣＬＫのパルスをカウントし始める。バースト用
カウント２３は、動作クロックＣＬＫのパルスをメモリ
セルアレイ１１のワード線の本数分だけカウントすると
カウントアップし、信号Ｓ１を出力する。
る。バースト用カウンタ２３はメモリセルアレイ１１が
バーストモードにてリフレッシュされ始めると、動作ク
ロックＣＬＫのパルスをカウントし始める。バースト用
カウント２３は、動作クロックＣＬＫのパルスをメモリ
セルアレイ１１のワード線の本数分だけカウントすると
カウントアップし、信号Ｓ１を出力する。
【００３０】周期用カウンタ２４は動作クロックＣＬＫ
に基づいてリフレッシュサイクルＴｃを測定するもので
ある。周期用カウンタ２４はメモリセルアレイ１１がバ
ーストモードにてリフレッシュされ始めると、動作クロ
ックＣＬＫのパルスをカウントし始める。周期用カウン
タ２４は、リフレッシュサイクルＴｃの終了点よりも数
百μｓｅｃ前まで動作クロックＣＬＫのパルスをカウン
トすると、信号Ｓ２を出力する。また、周期用カウンタ
２４は動作クロックＣＬＫのパルスをリフレッシュサイ
クルＴｃ分だけカウントすると、そのカウントアップ信
号に基づいてカウンタ２４自身及びバースト用カウンタ
２３のカウント値をリセットする。
に基づいてリフレッシュサイクルＴｃを測定するもので
ある。周期用カウンタ２４はメモリセルアレイ１１がバ
ーストモードにてリフレッシュされ始めると、動作クロ
ックＣＬＫのパルスをカウントし始める。周期用カウン
タ２４は、リフレッシュサイクルＴｃの終了点よりも数
百μｓｅｃ前まで動作クロックＣＬＫのパルスをカウン
トすると、信号Ｓ２を出力する。また、周期用カウンタ
２４は動作クロックＣＬＫのパルスをリフレッシュサイ
クルＴｃ分だけカウントすると、そのカウントアップ信
号に基づいてカウンタ２４自身及びバースト用カウンタ
２３のカウント値をリセットする。
【００３１】制御信号発生回路２５は、バースト用カウ
ンタ２３から出力される信号Ｓ１及び周期用カウンタ２
４から出力される信号Ｓ２に基づいて図６に示す制御信
号Ｓ３を出力する。すなわち、１回分のバーストリフレ
ッシュが終了して信号Ｓ１が入力されると、制御信号Ｓ
３はＨレベルになり、リフレッシュサイクルＴｃの終了
点の数百μｓｅｃ前になって信号Ｓ２が入力されると、
制御信号Ｓ３はＬレベルになる。
ンタ２３から出力される信号Ｓ１及び周期用カウンタ２
４から出力される信号Ｓ２に基づいて図６に示す制御信
号Ｓ３を出力する。すなわち、１回分のバーストリフレ
ッシュが終了して信号Ｓ１が入力されると、制御信号Ｓ
３はＨレベルになり、リフレッシュサイクルＴｃの終了
点の数百μｓｅｃ前になって信号Ｓ２が入力されると、
制御信号Ｓ３はＬレベルになる。
【００３２】第１設定部２６はＤＲＡＭ１０のセルフリ
フレッシュ動作を除く通常の動作状態において、周辺回
路部の基板電位ＶＰ１として低電位電源ＶSSを発生する
回路である。第２設定部２７はＤＲＡＭ１０のバースト
リフレッシュ間におけるスタンバイ時において、周辺回
路部の基板電位ＶＰ１と低電位電源ＶSSとの電位差が大
きくなるような値の基板電位ＶＰ１を発生する回路であ
る。
フレッシュ動作を除く通常の動作状態において、周辺回
路部の基板電位ＶＰ１として低電位電源ＶSSを発生する
回路である。第２設定部２７はＤＲＡＭ１０のバースト
リフレッシュ間におけるスタンバイ時において、周辺回
路部の基板電位ＶＰ１と低電位電源ＶSSとの電位差が大
きくなるような値の基板電位ＶＰ１を発生する回路であ
る。
【００３３】図３は第１設定部２６及び第２設定部２７
の詳細を示す。第１設定部２６はｎＭＯＳトランジスタ
３１とインバータ３２とからなる。ＤＲＡＭ１０が通常
の動作状態及びバーストリフレッシュ中において制御信
号Ｓ３がＬレベルであると、インバータ３２の出力はＨ
レベルになり、ｎＭＯＳトランジスタ３１がオンする。
その結果、基板電位ＶＰ１として低電位電源ＶSSが出力
される。ＤＲＡＭ１０のバーストリフレッシュ間のスタ
ンバイ時において制御信号Ｓ３がＨレベルであると、イ
ンバータ３２の出力はＬレベルになり、ｎＭＯＳトラン
ジスタ３１はオフする。
の詳細を示す。第１設定部２６はｎＭＯＳトランジスタ
３１とインバータ３２とからなる。ＤＲＡＭ１０が通常
の動作状態及びバーストリフレッシュ中において制御信
号Ｓ３がＬレベルであると、インバータ３２の出力はＨ
レベルになり、ｎＭＯＳトランジスタ３１がオンする。
その結果、基板電位ＶＰ１として低電位電源ＶSSが出力
される。ＤＲＡＭ１０のバーストリフレッシュ間のスタ
ンバイ時において制御信号Ｓ３がＨレベルであると、イ
ンバータ３２の出力はＬレベルになり、ｎＭＯＳトラン
ジスタ３１はオフする。
【００３４】第２設定部２７はｐＭＯＳトランジスタ３
５、ｎＭＯＳトランジスタ３６〜３９，４５，４６、Ｎ
ＡＮＤ回路４１、インバータ４２，４３，４８，５０、
コンデンサ４４、及びアナログスイッチ４７，４９を備
える。
５、ｎＭＯＳトランジスタ３６〜３９，４５，４６、Ｎ
ＡＮＤ回路４１、インバータ４２，４３，４８，５０、
コンデンサ４４、及びアナログスイッチ４７，４９を備
える。
【００３５】ＤＲＡＭ１０が通常の動作状態及びバース
トリフレッシュ中において制御信号Ｓ３がＬレベルであ
ると、インバータ４８，４９の出力はＨレベルになり、
スイッチ４７，４９はオフする。
トリフレッシュ中において制御信号Ｓ３がＬレベルであ
ると、インバータ４８，４９の出力はＨレベルになり、
スイッチ４７，４９はオフする。
【００３６】ＤＲＡＭ１０のバーストリフレッシュ間の
スタンバイ時において制御信号Ｓ３がＨレベルである
と、インバータ４８，５０の出力はＬレベルになり、ス
イッチ４７，４９がオンする。このとき、ｐＭＯＳトラ
ンジスタ３５のゲートは低電位電源ＶSSに接続されてい
るので、ｐＭＯＳトランジスタ３５はオンしＨレベルの
信号を出力する。そのため、ＮＡＮＤ回路４１はインバ
ータとして動作し、ＮＡＮＤ回路４１、インバータ４
２，４３は発振回路として動作する。インバータ４３の
出力に基づいてコンデンサ４４の充電電圧が増加し、そ
の充電電圧がアナログスイッチ４７，４９を介してｎＭ
ＯＳトランジスタ３９に伝達される。コンデンサ４４の
充電電圧が低電位電源ＶSSよりも４個のｎＭＯＳトラン
ジスタ３６〜３９のしきい値電圧分だけ低下すると、ｎ
ＭＯＳトランジスタ３６〜３９がオンする。そのため、
ＮＡＮＤ回路４１への出力信号はＬレベルになり、発振
が停止し、コンデンサ４４の充電が停止する。このと
き、コンデンサ４４の充電電圧ＶＰ１２が基板電位ＶＰ
１として出力される。
スタンバイ時において制御信号Ｓ３がＨレベルである
と、インバータ４８，５０の出力はＬレベルになり、ス
イッチ４７，４９がオンする。このとき、ｐＭＯＳトラ
ンジスタ３５のゲートは低電位電源ＶSSに接続されてい
るので、ｐＭＯＳトランジスタ３５はオンしＨレベルの
信号を出力する。そのため、ＮＡＮＤ回路４１はインバ
ータとして動作し、ＮＡＮＤ回路４１、インバータ４
２，４３は発振回路として動作する。インバータ４３の
出力に基づいてコンデンサ４４の充電電圧が増加し、そ
の充電電圧がアナログスイッチ４７，４９を介してｎＭ
ＯＳトランジスタ３９に伝達される。コンデンサ４４の
充電電圧が低電位電源ＶSSよりも４個のｎＭＯＳトラン
ジスタ３６〜３９のしきい値電圧分だけ低下すると、ｎ
ＭＯＳトランジスタ３６〜３９がオンする。そのため、
ＮＡＮＤ回路４１への出力信号はＬレベルになり、発振
が停止し、コンデンサ４４の充電が停止する。このと
き、コンデンサ４４の充電電圧ＶＰ１２が基板電位ＶＰ
１として出力される。
【００３７】第３設定部２８はＤＲＡＭ１０のセルフリ
フレッシュ動作を除く通常の動作状態において、メモリ
セルのセル基板の基板電位ＶＣ１を発生する回路であ
る。第４設定部２９はＤＲＡＭ１０のバーストリフレッ
シュ間におけるスタンバイ時において、セル基板の基板
電位ＶＣ１と低電位電源ＶSSとの電位差が小さくなるよ
うな値の基板電位ＶＣ１を発生する回路である。
フレッシュ動作を除く通常の動作状態において、メモリ
セルのセル基板の基板電位ＶＣ１を発生する回路であ
る。第４設定部２９はＤＲＡＭ１０のバーストリフレッ
シュ間におけるスタンバイ時において、セル基板の基板
電位ＶＣ１と低電位電源ＶSSとの電位差が小さくなるよ
うな値の基板電位ＶＣ１を発生する回路である。
【００３８】図４は第３設定部２８及び第４設定部２９
の詳細を示す。第３設定部２８はｐＭＯＳトランジスタ
６１、ｎＭＯＳトランジスタ５９，６０，６２〜６４、
ＮＡＮＤ回路５５、インバータ５６，５７，６６、コン
デンサ５８、及びアナログスイッチ６５を備える。
の詳細を示す。第３設定部２８はｐＭＯＳトランジスタ
６１、ｎＭＯＳトランジスタ５９，６０，６２〜６４、
ＮＡＮＤ回路５５、インバータ５６，５７，６６、コン
デンサ５８、及びアナログスイッチ６５を備える。
【００３９】ＤＲＡＭ１０が通常の動作状態及びバース
トリフレッシュ中において制御信号Ｓ３がＬレベルであ
ると、インバータ６６の出力はＨレベルになり、スイッ
チ６５はオンする。このとき、ｐＭＯＳトランジスタ６
１のゲートは低電位電源ＶSSに接続されているので、ｐ
ＭＯＳトランジスタ６１はオンしＨレベルの信号を出力
する。アナログスイッチ６５を介してＮＡＮＤ回路５５
にＨレベルの信号が入力されるため、ＮＡＮＤ回路５５
はインバータとして動作し、ＮＡＮＤ回路５５、インバ
ータ５６，５７は発振回路として動作する。インバータ
５７の出力に基づいてコンデンサ５８の充電電圧が増加
し、その充電電圧がｎＭＯＳトランジスタ６４に伝達さ
れる。コンデンサ５８の充電電圧が低電位電源ＶSSより
も３個のｎＭＯＳトランジスタ６２，６３，６４のしき
い値電圧分だけ低下すると、ｎＭＯＳトランジスタ６
２，６３，６４がオンする。そのため、ＮＡＮＤ回路５
５への出力信号はＬレベルになり、発振が停止し、コン
デンサ５８の充電が停止する。このとき、コンデンサ５
８の充電電圧ＶＣ１１が基板電位ＶＣ１として出力され
る。
トリフレッシュ中において制御信号Ｓ３がＬレベルであ
ると、インバータ６６の出力はＨレベルになり、スイッ
チ６５はオンする。このとき、ｐＭＯＳトランジスタ６
１のゲートは低電位電源ＶSSに接続されているので、ｐ
ＭＯＳトランジスタ６１はオンしＨレベルの信号を出力
する。アナログスイッチ６５を介してＮＡＮＤ回路５５
にＨレベルの信号が入力されるため、ＮＡＮＤ回路５５
はインバータとして動作し、ＮＡＮＤ回路５５、インバ
ータ５６，５７は発振回路として動作する。インバータ
５７の出力に基づいてコンデンサ５８の充電電圧が増加
し、その充電電圧がｎＭＯＳトランジスタ６４に伝達さ
れる。コンデンサ５８の充電電圧が低電位電源ＶSSより
も３個のｎＭＯＳトランジスタ６２，６３，６４のしき
い値電圧分だけ低下すると、ｎＭＯＳトランジスタ６
２，６３，６４がオンする。そのため、ＮＡＮＤ回路５
５への出力信号はＬレベルになり、発振が停止し、コン
デンサ５８の充電が停止する。このとき、コンデンサ５
８の充電電圧ＶＣ１１が基板電位ＶＣ１として出力され
る。
【００４０】ＤＲＡＭ１０のバーストリフレッシュ間の
スタンバイ時において制御信号Ｓ３がＨレベルである
と、インバータ６６の出力はＬレベルになり、スイッチ
６５はオフする。
スタンバイ時において制御信号Ｓ３がＨレベルである
と、インバータ６６の出力はＬレベルになり、スイッチ
６５はオフする。
【００４１】第４設定部２９はｐＭＯＳトランジスタ６
７、ｎＭＯＳトランジスタ６８，６９、アナログスイッ
チ７０と、前記ｎＭＯＳトランジスタ５９，６０、前記
ＮＡＮＤ回路５５、インバータ５６，５７，６６及びコ
ンデンサ５８を備える。
７、ｎＭＯＳトランジスタ６８，６９、アナログスイッ
チ７０と、前記ｎＭＯＳトランジスタ５９，６０、前記
ＮＡＮＤ回路５５、インバータ５６，５７，６６及びコ
ンデンサ５８を備える。
【００４２】ＤＲＡＭ１０が通常の動作状態及びバース
トリフレッシュ中において制御信号Ｓ３がＬレベルであ
ると、インバータ６６の出力はＨレベルになり、スイッ
チ７０はオフする。
トリフレッシュ中において制御信号Ｓ３がＬレベルであ
ると、インバータ６６の出力はＨレベルになり、スイッ
チ７０はオフする。
【００４３】ＤＲＡＭ１０のバーストリフレッシュ間の
スタンバイ時において制御信号Ｓ３がＨレベルである
と、インバータ６６の出力はＬレベルになり、スイッチ
７０がオンする。このとき、ｐＭＯＳトランジスタ６７
のゲートは低電位電源ＶSSに接続されているので、ｐＭ
ＯＳトランジスタ６７はオンしＨレベルの信号を出力す
る。アナログスイッチ７０を介してＮＡＮＤ回路５５に
Ｈレベルの信号が入力されるため、ＮＡＮＤ回路５５は
インバータとして動作し、ＮＡＮＤ回路５５、インバー
タ５６，５７は発振回路として動作する。インバータ５
７の出力に基づいてコンデンサ５８の充電電圧が増加
し、その充電電圧がｎＭＯＳトランジスタ６９に伝達さ
れる。コンデンサ５８の充電電圧が低電位電源ＶSSより
も２個のｎＭＯＳトランジスタ６８，６９のしきい値電
圧分だけ低下すると、ｎＭＯＳトランジスタ６８，６９
がオンする。そのため、ＮＡＮＤ回路５５への出力信号
はＬレベルになり、発振が停止し、コンデンサ５８の充
電が停止する。このとき、コンデンサ５８の充電電圧Ｖ
Ｃ１２が基板電位ＶＣ１として出力される。
スタンバイ時において制御信号Ｓ３がＨレベルである
と、インバータ６６の出力はＬレベルになり、スイッチ
７０がオンする。このとき、ｐＭＯＳトランジスタ６７
のゲートは低電位電源ＶSSに接続されているので、ｐＭ
ＯＳトランジスタ６７はオンしＨレベルの信号を出力す
る。アナログスイッチ７０を介してＮＡＮＤ回路５５に
Ｈレベルの信号が入力されるため、ＮＡＮＤ回路５５は
インバータとして動作し、ＮＡＮＤ回路５５、インバー
タ５６，５７は発振回路として動作する。インバータ５
７の出力に基づいてコンデンサ５８の充電電圧が増加
し、その充電電圧がｎＭＯＳトランジスタ６９に伝達さ
れる。コンデンサ５８の充電電圧が低電位電源ＶSSより
も２個のｎＭＯＳトランジスタ６８，６９のしきい値電
圧分だけ低下すると、ｎＭＯＳトランジスタ６８，６９
がオンする。そのため、ＮＡＮＤ回路５５への出力信号
はＬレベルになり、発振が停止し、コンデンサ５８の充
電が停止する。このとき、コンデンサ５８の充電電圧Ｖ
Ｃ１２が基板電位ＶＣ１として出力される。
【００４４】メモリセルアレイ１１のバーストリフレッ
シュ間におけるスタンバイ時において、第１の基板電位
発生回路１６を制御してセル基板に供給する基板電位Ｖ
Ｃ１と低電位電源ＶSSとの差が小さくなるような値の基
板電位ＶＣ１を発生させる。また、基板電位制御回路２
０は、メモリセルアレイ１１のバーストリフレッシュ間
におけるスタンバイ時において、第２の基板電位発生回
路１７を制御して周辺回路部の基板電位ＶＰ１と低電位
電源ＶSSとの電位差が大きくなるような値の基板電位Ｖ
Ｐ１を発生させるものである。
シュ間におけるスタンバイ時において、第１の基板電位
発生回路１６を制御してセル基板に供給する基板電位Ｖ
Ｃ１と低電位電源ＶSSとの差が小さくなるような値の基
板電位ＶＣ１を発生させる。また、基板電位制御回路２
０は、メモリセルアレイ１１のバーストリフレッシュ間
におけるスタンバイ時において、第２の基板電位発生回
路１７を制御して周辺回路部の基板電位ＶＰ１と低電位
電源ＶSSとの電位差が大きくなるような値の基板電位Ｖ
Ｐ１を発生させるものである。
【００４５】さて、本実施の形態は、以下の効果があ
る。 （１）本形態のＤＲＡＭ１０では、セルフリフレッシュ
制御回路１５がメモリセルアレイ１１のセルフリフレッ
シュをバーストモードで行うため、セルフリフレッシュ
間においてスタンバイ時を生成することができる。この
スタンバイ時において、第４設定部２９はセル基板８２
の基板電位ＶＣ１と低電位電源ＶSSとの電位差が小さく
なるような基板電圧ＶＣ１２を生成し、第１の基板電位
発生回路１６が基板電位ＶＣ１２をメモリセルのセル基
板８２に供給する。そのため、スタンバイ時においてメ
モリセルからセル基板へのリーク電流が低減される。そ
の結果、次のリフレッシュサイクルＴｃにおいてメモリ
セルへのチャージ電流を少なくすることができ、リフレ
ッシュを短時間で行うことができ、リフレッシュ特性を
向上することができる。
る。 （１）本形態のＤＲＡＭ１０では、セルフリフレッシュ
制御回路１５がメモリセルアレイ１１のセルフリフレッ
シュをバーストモードで行うため、セルフリフレッシュ
間においてスタンバイ時を生成することができる。この
スタンバイ時において、第４設定部２９はセル基板８２
の基板電位ＶＣ１と低電位電源ＶSSとの電位差が小さく
なるような基板電圧ＶＣ１２を生成し、第１の基板電位
発生回路１６が基板電位ＶＣ１２をメモリセルのセル基
板８２に供給する。そのため、スタンバイ時においてメ
モリセルからセル基板へのリーク電流が低減される。そ
の結果、次のリフレッシュサイクルＴｃにおいてメモリ
セルへのチャージ電流を少なくすることができ、リフレ
ッシュを短時間で行うことができ、リフレッシュ特性を
向上することができる。
【００４６】（２）本形態のＤＲＡＭ１０では、メモリ
セルアレイ１１のセルフリフレッシュ間におけるスタン
バイ時に、第２設定部２７は周辺回路部の基板８７の基
板電位ＶＰ１と低電位電源ＶSSとの電位差が大きくなる
ような基板電圧ＶＰ１２を生成し、第２の基板電位発生
回路１７が基板電位ＶＰ１２を周辺回路部の基板８７に
供給する。その結果、セルフリフレッシュ間のスタンバ
イ時において周辺回路部を構成するトランジスタ９０の
しきい値電圧が大きくなり、トランジスタ９０のテーリ
ング電流を低減することができ、消費電流を低減するこ
とができる。
セルアレイ１１のセルフリフレッシュ間におけるスタン
バイ時に、第２設定部２７は周辺回路部の基板８７の基
板電位ＶＰ１と低電位電源ＶSSとの電位差が大きくなる
ような基板電圧ＶＰ１２を生成し、第２の基板電位発生
回路１７が基板電位ＶＰ１２を周辺回路部の基板８７に
供給する。その結果、セルフリフレッシュ間のスタンバ
イ時において周辺回路部を構成するトランジスタ９０の
しきい値電圧が大きくなり、トランジスタ９０のテーリ
ング電流を低減することができ、消費電流を低減するこ
とができる。
【００４７】
【発明の効果】以上詳述したように、請求項１〜３の発
明は、セルフリフレッシュ時における電流を低減しつつ
メモリセルのリフレッシュに要する時間を短縮すること
ができる。
明は、セルフリフレッシュ時における電流を低減しつつ
メモリセルのリフレッシュに要する時間を短縮すること
ができる。
【００４８】請求項２及び３の発明は、セルフリフレッ
シュ時における周辺回路部の電流を低減することができ
る。
シュ時における周辺回路部の電流を低減することができ
る。
【図１】本発明の原理説明図
【図２】実施の形態のＤＲＡＭを示すブロック図
【図３】第１及び第２設定部の詳細を示す回路図
【図４】第３及び第４設定部の詳細を示す回路図
【図５】メモリセル及び周辺回路部のトランジスタの断
面図
面図
【図６】実施の形態のＤＲＡＭの作用を示す波形図
【図７】従来のＤＲＡＭを示すブロック図
【図８】従来のメモリセル及び周辺回路部のトランジス
タの断面図
タの断面図
【図９】従来のＤＲＡＭの作用を示す波形図
１ メモリセルアレイ ２ 周辺回路部 ３ セルフリフレッシュ制御回路 ４ 第１の基板電位発生回路 ５ 第２の基板電位発生回路 ６ 基板電位制御回路
Claims (3)
- 【請求項１】 複数のメモリセルを備えたメモリセルア
レイと、 前記メモリセルアレイのメモリセルをアクセスするため
の周辺回路部と、 前記メモリセルアレイのメモリセルをバーストリフレッ
シュするためのセルフリフレッシュ制御回路と、 前記メモリセルのセル基板に供給する基板電位を発生す
るための第１の基板電位発生回路と、 メモリセルアレイのバーストリフレッシュ間のスタンバ
イ時において、前記第１の基板電位発生回路を制御して
前記セル基板に供給する基板電位と低電位電源との差が
小さくなるような電位を発生させる基板電位制御回路と
を備える半導体記憶装置。 - 【請求項２】 前記周辺回路部の基板に供給する基板電
位を発生するための第２の基板電位発生回路を備え、 前記基板電位制御回路は第２の基板電位発生回路を制御
して前記周辺回路部の基板に供給する基板電位と前記低
電位電源との電位差が大きくなるような電位を発生させ
る請求項１に記載の半導体記憶装置。 - 【請求項３】 前記基板電位制御回路は、通常動作時に
おける周辺回路部の基板電圧を設定するための第１設定
部と、 バーストリフレッシュ間のスタンバイ時における周辺回
路部の基板電圧を設定するための第２設定部と、 通常動作時におけるメモリセルのセル基板の基板電圧を
設定するための第３設定部と、 バーストリフレッシュ間のスタンバイ時におけるメモリ
セルのセル基板の基板電圧を設定するための第４設定部
と、 前記メモリセルアレイのバーストリフレッシュの終了を
測定するための第１のカウンタと、 前記メモリセルアレイのバーストリフレッシュ間におけ
るスタンバイ時を測定するための第２のカウンタと、 前記第１のカウンタの測定結果と第２のカウンタの測定
結果とに基づき、通常動作時には前記第１設定部の基板
電圧を前記第２の基板電位発生回路に出力させるととも
に、前記第３設定部の基板電圧を前記第１の基板電位発
生回路に出力させ、また、セルフリフレッシュ間のスタ
ンバイ時には前記第２設定部の基板電圧を前記第２の基
板電位発生回路に出力させるとともに、前記第４設定部
の基板電圧を前記第２の基板電位発生回路に出力させる
制御部とを備える請求項２に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22513196A JP3866333B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22513196A JP3866333B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064259A true JPH1064259A (ja) | 1998-03-06 |
| JP3866333B2 JP3866333B2 (ja) | 2007-01-10 |
Family
ID=16824453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22513196A Expired - Lifetime JP3866333B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3866333B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195876A (ja) * | 2000-01-13 | 2001-07-19 | Fujitsu Ltd | 半導体装置 |
| US7327626B2 (en) | 2005-08-17 | 2008-02-05 | Hynix Semiconductor Inc. | Self refresh control device |
| JP2011081890A (ja) * | 2009-09-08 | 2011-04-21 | Toshiba Corp | 半導体記憶装置 |
-
1996
- 1996-08-27 JP JP22513196A patent/JP3866333B2/ja not_active Expired - Lifetime
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