JPH09219092A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09219092A JPH09219092A JP8027636A JP2763696A JPH09219092A JP H09219092 A JPH09219092 A JP H09219092A JP 8027636 A JP8027636 A JP 8027636A JP 2763696 A JP2763696 A JP 2763696A JP H09219092 A JPH09219092 A JP H09219092A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 セルフリフレッシュモードでの消費電力を低
減することである。 【解決手段】 セルフリフレッシュモードでは、「Ｌ」
レベルの信号ＺＢＢＵを、通常モードでは、「Ｈ」レベ
ルの信号ＺＢＢＵを、ＮＭＯＳ１９９に入力する。これ
により、基板電圧Ｖｂｂのクランプレベルが、セルフリ
フレッシュモードの方が、通常モードより大きくなる。
言い換えると、セルフリフレッシュモードでは、負の値
を有する基板電圧Ｖｂｂが大きくなり、ポーズリフレッ
シュの実力が高まる。このため、セルフリフレッシュモ
ードにおいて、内部／ＲＡＳのインターバルを長くする
ことができ、消費電力の低減を図ることができる。
減することである。 【解決手段】 セルフリフレッシュモードでは、「Ｌ」
レベルの信号ＺＢＢＵを、通常モードでは、「Ｈ」レベ
ルの信号ＺＢＢＵを、ＮＭＯＳ１９９に入力する。これ
により、基板電圧Ｖｂｂのクランプレベルが、セルフリ
フレッシュモードの方が、通常モードより大きくなる。
言い換えると、セルフリフレッシュモードでは、負の値
を有する基板電圧Ｖｂｂが大きくなり、ポーズリフレッ
シュの実力が高まる。このため、セルフリフレッシュモ
ードにおいて、内部／ＲＡＳのインターバルを長くする
ことができ、消費電力の低減を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、基板電圧発生回路
（バックバイアス電圧発生回路）を有する半導体記憶装
置に関し、特に、セルフリフレッシュモードにおける基
板電圧を、通常モードにおける基板電圧より大きく設定
できる基板電圧発生回路を有し、低消費電力化を実現で
きる半導体記憶装置に関する。
（バックバイアス電圧発生回路）を有する半導体記憶装
置に関し、特に、セルフリフレッシュモードにおける基
板電圧を、通常モードにおける基板電圧より大きく設定
できる基板電圧発生回路を有し、低消費電力化を実現で
きる半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置としてのダイナ
ミック・ランダム・アクセス・メモリ（以下、「ＤＲＡ
Ｍ」という）は、セルフリフレッシュモードを備えてい
る。通常のメモリサイクル終了後、ＣＢＲ（/CAS Befor
e /RAS）タイミングにしてロウアドレスストローブ信号
／ＲＡＳのパルス幅ｔRAS またはコラムアドレスストロ
ーブ信号／ＣＡＳのパルス幅 tCAS を７０μｓ以上に設
定する。内部ではこの時間以上になるとリフレッシュ動
作が始まり、信号／ＲＡＳおよび信号／ＣＡＳがともに
「Ｌ」レベルである限りセルフリフレッシュが続く。こ
のような状態をセルフリフレッシュモードという。この
セルフリフレッシュモードでは、内部カウンタがロウア
ドレスを順次カウントアップし、メモリセルアレイに含
まれるすべてのメモリセルをリフレッシュする。
ミック・ランダム・アクセス・メモリ（以下、「ＤＲＡ
Ｍ」という）は、セルフリフレッシュモードを備えてい
る。通常のメモリサイクル終了後、ＣＢＲ（/CAS Befor
e /RAS）タイミングにしてロウアドレスストローブ信号
／ＲＡＳのパルス幅ｔRAS またはコラムアドレスストロ
ーブ信号／ＣＡＳのパルス幅 tCAS を７０μｓ以上に設
定する。内部ではこの時間以上になるとリフレッシュ動
作が始まり、信号／ＲＡＳおよび信号／ＣＡＳがともに
「Ｌ」レベルである限りセルフリフレッシュが続く。こ
のような状態をセルフリフレッシュモードという。この
セルフリフレッシュモードでは、内部カウンタがロウア
ドレスを順次カウントアップし、メモリセルアレイに含
まれるすべてのメモリセルをリフレッシュする。
【０００３】この場合に、内部／ＲＡＳが「Ｌ」レベル
になったとき、内部カウンタからのロウアドレスに基づ
き、対応するワード線上のすべてのメモリセルに対し
て、信号の読出、増幅、再書込を行なう。
になったとき、内部カウンタからのロウアドレスに基づ
き、対応するワード線上のすべてのメモリセルに対し
て、信号の読出、増幅、再書込を行なう。
【０００４】リフレッシュしなければならない理由は次
のとおりである。メモリセルにおいて、記憶情報の保持
は、キャパシタに電荷を蓄積することで行なわれる。し
かし、漏洩電流があるので、最初にキャパシタに与えら
れた十分な電荷量はこの漏洩電流によって消失してしま
う。すなわち、記憶情報が破壊されてしまう。これが理
由である。
のとおりである。メモリセルにおいて、記憶情報の保持
は、キャパシタに電荷を蓄積することで行なわれる。し
かし、漏洩電流があるので、最初にキャパシタに与えら
れた十分な電荷量はこの漏洩電流によって消失してしま
う。すなわち、記憶情報が破壊されてしまう。これが理
由である。
【０００５】このように、メモリセルからの「Ｈ」レベ
ルのデータ（正電荷）が消失していく場合に、「Ｈ」レ
ベルのデータが書込まれてから（正電荷が蓄積されてか
ら）、そのメモリセルに「Ｈ」レベルのデータが入って
いると判別できなくなるまでの時間は、一般に、ポーズ
リフレッシュの実力と呼ばれる。すなわち、ポーズリフ
レッシュの実力の範囲内であれば、リフレッシュをしな
い場合でも、「Ｈ」レベルのデータが「Ｌ」レベルのデ
ータに入替わることはない。
ルのデータ（正電荷）が消失していく場合に、「Ｈ」レ
ベルのデータが書込まれてから（正電荷が蓄積されてか
ら）、そのメモリセルに「Ｈ」レベルのデータが入って
いると判別できなくなるまでの時間は、一般に、ポーズ
リフレッシュの実力と呼ばれる。すなわち、ポーズリフ
レッシュの実力の範囲内であれば、リフレッシュをしな
い場合でも、「Ｈ」レベルのデータが「Ｌ」レベルのデ
ータに入替わることはない。
【０００６】したがって、セルフリフレッシュモードの
期間は、ポーズリフレッシュの実力の範囲内になければ
ならない。すなわち、内部／ＲＡＳが「Ｌ」レベルにな
るインターバルもポーズリフレッシュの実力によって決
まってくる。
期間は、ポーズリフレッシュの実力の範囲内になければ
ならない。すなわち、内部／ＲＡＳが「Ｌ」レベルにな
るインターバルもポーズリフレッシュの実力によって決
まってくる。
【０００７】
【発明が解決しようとする課題】上述のことから、セル
フリフレッシュモードにおいて、所定時間当りの消費電
流は、内部／ＲＡＳが「Ｌ」レベルになるインターバル
で決まる。すなわち、所定時間当りに、内部／ＲＡＳが
「Ｌ」レベルになる回数が多ければ多いほど、所定時間
当たりの消費電流（消費電力）は大きくなる。言い換え
ると、ポーズリフレッシュの実力を長くして、すなわ
ち、ポーズリフレッシュの実力を高くして、所定時間当
りにおいて、内部／ＲＡＳが「Ｌ」レベルになる回数を
少なくすれば、所定時間当たりの消費電流（消費電力）
を小さくできる。
フリフレッシュモードにおいて、所定時間当りの消費電
流は、内部／ＲＡＳが「Ｌ」レベルになるインターバル
で決まる。すなわち、所定時間当りに、内部／ＲＡＳが
「Ｌ」レベルになる回数が多ければ多いほど、所定時間
当たりの消費電流（消費電力）は大きくなる。言い換え
ると、ポーズリフレッシュの実力を長くして、すなわ
ち、ポーズリフレッシュの実力を高くして、所定時間当
りにおいて、内部／ＲＡＳが「Ｌ」レベルになる回数を
少なくすれば、所定時間当たりの消費電流（消費電力）
を小さくできる。
【０００８】ポーズリフレッシュの実力を高めるには、
Ｐ型半導体基板に印加される、負の値を有する基板電圧
を大きくすることにより実現できる。すなわち、セルフ
リフレッシュモードにおいて、ポーズリフレッシュの実
力を高め、所定時間当たりの消費電力を小さくしようと
するならば、セルフリフレッシュモードにおける基板電
圧を、通常モードにおける基板電圧よりも大きくする必
要がある。
Ｐ型半導体基板に印加される、負の値を有する基板電圧
を大きくすることにより実現できる。すなわち、セルフ
リフレッシュモードにおいて、ポーズリフレッシュの実
力を高め、所定時間当たりの消費電力を小さくしようと
するならば、セルフリフレッシュモードにおける基板電
圧を、通常モードにおける基板電圧よりも大きくする必
要がある。
【０００９】この発明は、セルフリフレッシュモードに
おいては、通常モードよりも大きい基板電圧を発生する
基板電圧発生回路を有し、低消費電力化を実現できる半
導体記憶装置を提供することを目的とする。
おいては、通常モードよりも大きい基板電圧を発生する
基板電圧発生回路を有し、低消費電力化を実現できる半
導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、通常モードと、特殊モードとを有する。ま
た、この発明に係る半導体記憶装置は、出力ノードに負
の値を有する基板電圧を発生する基板電圧発生手段を備
えている。
憶装置は、通常モードと、特殊モードとを有する。ま
た、この発明に係る半導体記憶装置は、出力ノードに負
の値を有する基板電圧を発生する基板電圧発生手段を備
えている。
【００１１】基板電圧発生手段は、検知手段と、電圧発
生手段とを含む。検知手段は、出力ノードの電位レベル
を検知する。電圧発生手段は、基板電圧を発生する。
生手段とを含む。検知手段は、出力ノードの電位レベル
を検知する。電圧発生手段は、基板電圧を発生する。
【００１２】検知手段は、出力ノードの電位が所定電位
より小さくなった場合に、出力ノードから電子を放電す
る。また、検知手段は、特殊モードに入ったことを示す
信号に応じて、通常モードのときより所定電位を大きく
設定する。
より小さくなった場合に、出力ノードから電子を放電す
る。また、検知手段は、特殊モードに入ったことを示す
信号に応じて、通常モードのときより所定電位を大きく
設定する。
【００１３】以上のように、この発明に係る半導体記憶
装置においては、出力ノードの電位レベルを検知する基
準となる所定電位を、特殊モードの方が、通常モードの
ときよりも大きく設定している。したがって、特殊モー
ドのときの基板電圧は、通常モードのときの基板電圧よ
り大きくなる。
装置においては、出力ノードの電位レベルを検知する基
準となる所定電位を、特殊モードの方が、通常モードの
ときよりも大きく設定している。したがって、特殊モー
ドのときの基板電圧は、通常モードのときの基板電圧よ
り大きくなる。
【００１４】このため、この発明に係る半導体記憶装置
においては、特殊モードにおいて、ポーズリフレッシュ
の実力を高めることができる。これにより、以下の効果
を奏する。ポーズリフレッシュの実力の範囲内で、所定
回数の動作を必要とするとき、ポーズリフレッシュの実
力が高いと、所定時間当りの、その動作の回数を少なく
することができる。すなわち、所定時間当りの消費電力
を小さくすることができる。
においては、特殊モードにおいて、ポーズリフレッシュ
の実力を高めることができる。これにより、以下の効果
を奏する。ポーズリフレッシュの実力の範囲内で、所定
回数の動作を必要とするとき、ポーズリフレッシュの実
力が高いと、所定時間当りの、その動作の回数を少なく
することができる。すなわち、所定時間当りの消費電力
を小さくすることができる。
【００１５】
【発明の実施の形態】以下、本発明による半導体記憶装
置としてのＤＲＡＭについて、図面を参照しながら説明
する。
置としてのＤＲＡＭについて、図面を参照しながら説明
する。
【００１６】（実施の形態１）図１は、本発明の実施の
形態１による半導体記憶装置としてのＤＲＡＭを示す概
略ブロック図である。
形態１による半導体記憶装置としてのＤＲＡＭを示す概
略ブロック図である。
【００１７】図１を参照して、実施の形態１によるＤＲ
ＡＭは、制御信号入力端子１〜７、アドレス信号入力端
子群９、データ信号入出力端子群１１、接地端子１３お
よび電源端子１５を備える。また、このＤＲＡＭは、ク
ロック発生回路１７、行および列アドレスバッファ１
９、行デコーダ２１、列デコーダ２３、メモリセルアレ
イ２５、センスアンプ群２７、入出力回路２９、入力バ
ッファ３１、出力バッファ３３および基板電圧発生ユニ
ット３５を含む。
ＡＭは、制御信号入力端子１〜７、アドレス信号入力端
子群９、データ信号入出力端子群１１、接地端子１３お
よび電源端子１５を備える。また、このＤＲＡＭは、ク
ロック発生回路１７、行および列アドレスバッファ１
９、行デコーダ２１、列デコーダ２３、メモリセルアレ
イ２５、センスアンプ群２７、入出力回路２９、入力バ
ッファ３１、出力バッファ３３および基板電圧発生ユニ
ット３５を含む。
【００１８】クロック発生回路１７は、制御信号入力端
子１，３を介して外部から与えられるコラムアドレスス
トローブ信号／ＣＡＳ，ロウアドレスストローブ信号／
ＲＡＳに基づいて所定の動作モードを選択し、ＤＲＡＭ
全体を制御する。
子１，３を介して外部から与えられるコラムアドレスス
トローブ信号／ＣＡＳ，ロウアドレスストローブ信号／
ＲＡＳに基づいて所定の動作モードを選択し、ＤＲＡＭ
全体を制御する。
【００１９】行および列アドレスバッファ１９は、読出
および書込動作時に、アドレス信号入力端子群９を介し
て外部から与えられるアドレス信号Ａ０〜Ａ１１を行デ
コーダ２１および列デコーダ２３に選択的に与える。
および書込動作時に、アドレス信号入力端子群９を介し
て外部から与えられるアドレス信号Ａ０〜Ａ１１を行デ
コーダ２１および列デコーダ２３に選択的に与える。
【００２０】メモリセルアレイ２５には、複数のワード
線（図示せず）が行方向に沿って配置され、複数のビッ
ト線対（図示せず）が列方向に沿って配置され、さらに
複数のメモリセル（図示せず）がそれら交点に配置され
る。
線（図示せず）が行方向に沿って配置され、複数のビッ
ト線対（図示せず）が列方向に沿って配置され、さらに
複数のメモリセル（図示せず）がそれら交点に配置され
る。
【００２１】行デコーダ２１は、行および列アドレスバ
ッファ１９から供給される行アドレス信号に応答して、
複数のワード線のうち１つを選択して駆動する。列デコ
ーダ２３は、行および列アドレスバッファ１９から供給
される列アドレス信号に応答して、複数のビット線対の
うちの１つを選択する。
ッファ１９から供給される行アドレス信号に応答して、
複数のワード線のうち１つを選択して駆動する。列デコ
ーダ２３は、行および列アドレスバッファ１９から供給
される列アドレス信号に応答して、複数のビット線対の
うちの１つを選択する。
【００２２】センスアンプ群２７は、複数のセンスアン
プを備える。複数のセンスアンプは複数のビット線対に
対応して設けられる。各センスアンプはその対応するビ
ット線対間の電位差を増幅する。
プを備える。複数のセンスアンプは複数のビット線対に
対応して設けられる。各センスアンプはその対応するビ
ット線対間の電位差を増幅する。
【００２３】入出力回路２９は、列デコーダ２３によっ
て選択されたビット線対の電位を出力バッファ３３に供
給する。出力バッファ３３は、制御信号入力端子７から
入力されるアウトプットイネーブル信号／ＯＥに応答し
て、その供給された電位を増幅して出力データＤＱ１〜
ＤＱ４として外部に出力する。
て選択されたビット線対の電位を出力バッファ３３に供
給する。出力バッファ３３は、制御信号入力端子７から
入力されるアウトプットイネーブル信号／ＯＥに応答し
て、その供給された電位を増幅して出力データＤＱ１〜
ＤＱ４として外部に出力する。
【００２４】入力バッファ３１は、制御信号入力端子５
から入力されたライトイネーブル信号／Ｗに応答して、
外部から供給された入力データＤＱ１〜ＤＱ４を増幅す
る。入出力回路２９は、入力バッファ３１において増幅
された入力データを、列デコーダ２３によって選択され
たビット線対に供給する。
から入力されたライトイネーブル信号／Ｗに応答して、
外部から供給された入力データＤＱ１〜ＤＱ４を増幅す
る。入出力回路２９は、入力バッファ３１において増幅
された入力データを、列デコーダ２３によって選択され
たビット線対に供給する。
【００２５】基板電圧発生ユニット３５は、負の値を有
する基板電圧（バックバイアス電圧）を、Ｐ型半導体基
板３７に与える。この発明に係るＤＲＡＭは、この基板
電圧発生ユニット３５に特徴がある。したがって、基板
電圧発生ユニット３５を中心に説明する。
する基板電圧（バックバイアス電圧）を、Ｐ型半導体基
板３７に与える。この発明に係るＤＲＡＭは、この基板
電圧発生ユニット３５に特徴がある。したがって、基板
電圧発生ユニット３５を中心に説明する。
【００２６】図２は、図１の基板電圧発生ユニット３５
の詳細を示す概略ブロック図である。
の詳細を示す概略ブロック図である。
【００２７】図２を参照して、基板電圧発生ユニット
は、リングオシレータ制御回路３９、リングオシレータ
４１〜４５、ポンプ回路４７〜５１および検知回路５３
を含む。
は、リングオシレータ制御回路３９、リングオシレータ
４１〜４５、ポンプ回路４７〜５１および検知回路５３
を含む。
【００２８】リングオシレータ４１およびポンプ回路４
７からなる第１の基板電圧発生回路は、第１の基板電圧
を出力ノードＮ１に発生する。リングオシレータ４３お
よびポンプ回路４９からなる第２の基板電圧発生回路
は、第２の基板電圧を出力ノードＮ１に発生する。リン
グオシレータ４５およびポンプ回路５１からなる第３の
基板電圧発生回路は、第３の基板電圧を出力ノードＮ１
に発生する。
７からなる第１の基板電圧発生回路は、第１の基板電圧
を出力ノードＮ１に発生する。リングオシレータ４３お
よびポンプ回路４９からなる第２の基板電圧発生回路
は、第２の基板電圧を出力ノードＮ１に発生する。リン
グオシレータ４５およびポンプ回路５１からなる第３の
基板電圧発生回路は、第３の基板電圧を出力ノードＮ１
に発生する。
【００２９】したがって、３つのポンプ回路４７，４
９，５１から発生される３つの基板電圧によって、基板
電圧発生ユニットが発生する基板電圧Ｖｂｂが決まって
くる。以下、ポンプ回路４７から発生される第１の基板
電圧も、ポンプ回路４９から発生される第２の基板電圧
も、ポンプ回路５１から発生される第３の基板電圧も、
便宜のため、基板電圧Ｖｂｂと呼ぶことにする。
９，５１から発生される３つの基板電圧によって、基板
電圧発生ユニットが発生する基板電圧Ｖｂｂが決まって
くる。以下、ポンプ回路４７から発生される第１の基板
電圧も、ポンプ回路４９から発生される第２の基板電圧
も、ポンプ回路５１から発生される第３の基板電圧も、
便宜のため、基板電圧Ｖｂｂと呼ぶことにする。
【００３０】大容量のキャパシタを備えるポンプ回路４
７は、リングオシレータ４１からのパルス信号に基づき
基板電圧Ｖｂｂを発生する。ここで、検知回路５３にお
いて、出力ノードＮ１の電位が、第１の所定電位（以
下、「サスティンレベル」という）より大きいと判断さ
れた場合には、これに応じて、リングオシレータ制御回
路３９、リングオシレータ４１が動作する。すなわち、
サスティンレベルは、内部電圧発生ユニットが、最低限
必要な負の値を有する基板電圧Ｖｂｂを決定するもので
ある。
７は、リングオシレータ４１からのパルス信号に基づき
基板電圧Ｖｂｂを発生する。ここで、検知回路５３にお
いて、出力ノードＮ１の電位が、第１の所定電位（以
下、「サスティンレベル」という）より大きいと判断さ
れた場合には、これに応じて、リングオシレータ制御回
路３９、リングオシレータ４１が動作する。すなわち、
サスティンレベルは、内部電圧発生ユニットが、最低限
必要な負の値を有する基板電圧Ｖｂｂを決定するもので
ある。
【００３１】一方、検知回路５３において、出力ノード
Ｎ１の電位が第２の所定電位（以下、「クランプレベ
ル」という）小さくなった場合に、出力ノードＮ１の電
子を接地電位を有するノードに放電するものである。す
なわち、クランプレベルは、負の値を有する基板電圧Ｖ
ｂｂが、下がり過ぎるのを防止するために設けられたも
のである。なお、リングオシレータ４１は、短周期のパ
ルス信号を発生する。
Ｎ１の電位が第２の所定電位（以下、「クランプレベ
ル」という）小さくなった場合に、出力ノードＮ１の電
子を接地電位を有するノードに放電するものである。す
なわち、クランプレベルは、負の値を有する基板電圧Ｖ
ｂｂが、下がり過ぎるのを防止するために設けられたも
のである。なお、リングオシレータ４１は、短周期のパ
ルス信号を発生する。
【００３２】小容量のキャパシタを有するポンプ回路４
９は、リングオシレータ４３からのパルス信号によって
動作する。リングオシレータ４３は、長周期のパルス信
号を発生する。なお、リングオシレータ４３は常時動作
している。
９は、リングオシレータ４３からのパルス信号によって
動作する。リングオシレータ４３は、長周期のパルス信
号を発生する。なお、リングオシレータ４３は常時動作
している。
【００３３】ポンプ回路４７のキャパシタより大きい容
量を有するキャパシタを含むポンプ回路５１は、リング
オシレータ４５からのパルス信号に従って動作する。リ
ングオシレータ４５は、信号ＺＲＡＳＥの「Ｈ」レベル
から「Ｌ」レベルへの遷移または「Ｌ」レベルから
「Ｈ」レベルへの遷移時に、パルスを発生する。なお、
信号ＺＲＡＳＥは、信号／ＲＡＳが「Ｌ」レベルになる
のに応じて「Ｌ」レベルになり、信号／ＲＡＳが「Ｈ」
レベルになるのに応じて「Ｈ」レベルになる。
量を有するキャパシタを含むポンプ回路５１は、リング
オシレータ４５からのパルス信号に従って動作する。リ
ングオシレータ４５は、信号ＺＲＡＳＥの「Ｈ」レベル
から「Ｌ」レベルへの遷移または「Ｌ」レベルから
「Ｈ」レベルへの遷移時に、パルスを発生する。なお、
信号ＺＲＡＳＥは、信号／ＲＡＳが「Ｌ」レベルになる
のに応じて「Ｌ」レベルになり、信号／ＲＡＳが「Ｈ」
レベルになるのに応じて「Ｈ」レベルになる。
【００３４】ＤＲＡＭがスタンバイ状態にあるときの内
部電圧発生ユニットの動作について説明する。
部電圧発生ユニットの動作について説明する。
【００３５】電源投入時は、ポンプ回路４７およびポン
プ回路４９が動作し、サスティンレベルまで基板電圧Ｖ
ｂｂを発生させる。上述したように、ポンプ回路４７
は、基板電圧Ｖｂｂがサスティンレベルに到達すると停
止するが、ポンプ回路４９は常に動作している。
プ回路４９が動作し、サスティンレベルまで基板電圧Ｖ
ｂｂを発生させる。上述したように、ポンプ回路４７
は、基板電圧Ｖｂｂがサスティンレベルに到達すると停
止するが、ポンプ回路４９は常に動作している。
【００３６】ＤＲＡＭが、アクティブ状態にあるときの
内部電圧発生ユニットの動作について説明する。
内部電圧発生ユニットの動作について説明する。
【００３７】信号／ＲＡＳが「Ｌ」レベルになったと
き、すなわち、信号ＺＲＡＳＥが「Ｌ」レベルになった
とき、リングオシレータ４５はパルスを発生し、ポンプ
回路５１が動作する。これにより、アクティブ時に消費
される基板電圧Ｖｂｂを補充する。また、ポンプ回路４
７は、サスティンレベルに従って動作する。さらに、ポ
ンプ回路４９は常に動作している。
き、すなわち、信号ＺＲＡＳＥが「Ｌ」レベルになった
とき、リングオシレータ４５はパルスを発生し、ポンプ
回路５１が動作する。これにより、アクティブ時に消費
される基板電圧Ｖｂｂを補充する。また、ポンプ回路４
７は、サスティンレベルに従って動作する。さらに、ポ
ンプ回路４９は常に動作している。
【００３８】図３は、図２の一般的な検知回路５３の詳
細を示す回路図である。なお、図２と同様の部分につい
ては同一の参照符号を付しその説明を適宜省略する。
細を示す回路図である。なお、図２と同様の部分につい
ては同一の参照符号を付しその説明を適宜省略する。
【００３９】図３を参照して、ＰＭＯＳトランジスタ６
１は、クランプレベルを決定する。ＰＭＯＳトランジス
タ６３は、サスティンレベルを決定する。ここで、サス
ティンレベルは、クランプレベルよりも大きいレベルで
あることを要するため、ＰＭＯＳトランジスタ６３の抵
抗は、ＰＭＯＳトランジスタ６１の抵抗よりも小さく設
定してある。
１は、クランプレベルを決定する。ＰＭＯＳトランジス
タ６３は、サスティンレベルを決定する。ここで、サス
ティンレベルは、クランプレベルよりも大きいレベルで
あることを要するため、ＰＭＯＳトランジスタ６３の抵
抗は、ＰＭＯＳトランジスタ６１の抵抗よりも小さく設
定してある。
【００４０】クランプレベルについて説明する。ノード
Ａの電位をＡとし、ＮＭＯＳトランジスタ７１のしきい
値電圧をＶｔｈとする。また、ノードＮ１の電圧は、基
板電圧Ｖｂｂである。したがって、ＮＭＯＳトランジス
タ７１がオンする条件は、次のようになる。
Ａの電位をＡとし、ＮＭＯＳトランジスタ７１のしきい
値電圧をＶｔｈとする。また、ノードＮ１の電圧は、基
板電圧Ｖｂｂである。したがって、ＮＭＯＳトランジス
タ７１がオンする条件は、次のようになる。
【００４１】Ａ−Ｖｔｈ＞Ｖｂｂ …（１） したがって、ＰＭＯＳトランジスタ６１の抵抗を小さく
すると、クランプレベルが大きくなり、ＮＭＯＳトラン
ジスタ７１も、基板電圧Ｖｂｂが大きい段階でオンにな
る。そして、オンになったＮＭＯＳトランジスタ７１
は、電子を接地電位を有するノードに放電する。ＰＭＯ
Ｓトランジスタ６１の抵抗を大きくすると、クランプレ
ベルは小さくなり、ＮＭＯＳトランジスタ７１は、小さ
い基板電圧Ｖｂｂでオンすることになる。
すると、クランプレベルが大きくなり、ＮＭＯＳトラン
ジスタ７１も、基板電圧Ｖｂｂが大きい段階でオンにな
る。そして、オンになったＮＭＯＳトランジスタ７１
は、電子を接地電位を有するノードに放電する。ＰＭＯ
Ｓトランジスタ６１の抵抗を大きくすると、クランプレ
ベルは小さくなり、ＮＭＯＳトランジスタ７１は、小さ
い基板電圧Ｖｂｂでオンすることになる。
【００４２】サスティンレベルについて説明する。ＰＭ
ＯＳトランジスタ６３の抵抗を小さくすると、サスティ
ンレベルも大きくなり、基板電圧Ｖｂｂが大きい段階
で、ＰＭＯＳトランジスタ６３がオンする。これに応じ
て、図２のリングオシレータ制御回路３９は、リングオ
シレータ４１を停止させる。ＰＭＯＳトランジスタ６３
の抵抗を大きくすると、サスティンレベルは小さくな
り、基板電圧Ｖｂｂが小さい段階で、ＰＭＯＳトランジ
スタ６３はオンする。
ＯＳトランジスタ６３の抵抗を小さくすると、サスティ
ンレベルも大きくなり、基板電圧Ｖｂｂが大きい段階
で、ＰＭＯＳトランジスタ６３がオンする。これに応じ
て、図２のリングオシレータ制御回路３９は、リングオ
シレータ４１を停止させる。ＰＭＯＳトランジスタ６３
の抵抗を大きくすると、サスティンレベルは小さくな
り、基板電圧Ｖｂｂが小さい段階で、ＰＭＯＳトランジ
スタ６３はオンする。
【００４３】図４は、図２の一般的なリングオシレータ
制御回路３９の詳細を示す回路図である。なお、図２と
同様の部分については同一の参照符号を付しその説明は
適宜省略する。
制御回路３９の詳細を示す回路図である。なお、図２と
同様の部分については同一の参照符号を付しその説明は
適宜省略する。
【００４４】図４を参照して、リングオシレータ制御回
路３９は、ＰＭＯＳトランジスタ７７〜８３、ＮＭＯＳ
トランジスタ８５〜９９、インバータ１０１〜１０７、
ＮＡＮＤ回路１０９およびＮＡＮＤ回路（負論理）１１
１，１１３を含む。
路３９は、ＰＭＯＳトランジスタ７７〜８３、ＮＭＯＳ
トランジスタ８５〜９９、インバータ１０１〜１０７、
ＮＡＮＤ回路１０９およびＮＡＮＤ回路（負論理）１１
１，１１３を含む。
【００４５】このリングオシレータ制御回路は、基板電
圧Ｖｂｂが、サスティンレベルより小さくなったとき
に、図３のＰＭＯＳトランジスタ６３がオンすることに
応じて、ノードＮ３に「Ｈ」レベルの信号を出力し、図
２のリングオシレータ４１の動作を停止させる。一方、
リングオシレータ制御回路は、基板電圧Ｖｂｂがサステ
ィンレベルより大きいときには、図３のＰＭＯＳトラン
ジスタ６３はオフしており、このＰＭＯＳトランジスタ
６３がオフしていることに応じて、ノードＮ３に「Ｌ」
レベルの信号を出力し、図２のリングオシレータ４１を
動作させる。
圧Ｖｂｂが、サスティンレベルより小さくなったとき
に、図３のＰＭＯＳトランジスタ６３がオンすることに
応じて、ノードＮ３に「Ｈ」レベルの信号を出力し、図
２のリングオシレータ４１の動作を停止させる。一方、
リングオシレータ制御回路は、基板電圧Ｖｂｂがサステ
ィンレベルより大きいときには、図３のＰＭＯＳトラン
ジスタ６３はオフしており、このＰＭＯＳトランジスタ
６３がオフしていることに応じて、ノードＮ３に「Ｌ」
レベルの信号を出力し、図２のリングオシレータ４１を
動作させる。
【００４６】なお、ＮＡＮＤ回路（負論理）１１３に入
力される信号ＺＰＯＲＩは、電源が入った後の所定時間
経過後に、リングオシレータ制御回路が動作状態になる
ように制御する信号である。すなわち、リングオシレー
タ制御回路は、所定期間経過後に信号ＺＰＯＲＩが
「Ｌ」レベルになったときに、図２の検知回路５３のサ
スティンレベルに従って、ノードＮ３に「Ｌ」レベルの
信号を出力し、図２のリングオシレータ４１を動作させ
る。
力される信号ＺＰＯＲＩは、電源が入った後の所定時間
経過後に、リングオシレータ制御回路が動作状態になる
ように制御する信号である。すなわち、リングオシレー
タ制御回路は、所定期間経過後に信号ＺＰＯＲＩが
「Ｌ」レベルになったときに、図２の検知回路５３のサ
スティンレベルに従って、ノードＮ３に「Ｌ」レベルの
信号を出力し、図２のリングオシレータ４１を動作させ
る。
【００４７】図５は、図２の一般的なリングオシレータ
４１の詳細を示す回路図である。なお、図２と同様の部
分については同一の参照符号を付しその説明は適宜省略
する。
４１の詳細を示す回路図である。なお、図２と同様の部
分については同一の参照符号を付しその説明は適宜省略
する。
【００４８】図５を参照して、図２のリングオシレータ
４１は、ＰＭＯＳトランジスタ１１５〜１２７、ＮＭＯ
Ｓトランジスタ１２９〜１４１、抵抗１４３およびイン
バータ１４５，１４７を含む。ＰＭＯＳトランジスタ１
１９，１２１およびＮＭＯＳトランジスタ１３３，１３
５は、インバータを構成している。このインバータを構
成するＰＭＯＳトランジスタ１２１およびＮＭＯＳトラ
ンジスタ１３３は、貫通電流をなくすためのものであ
る。
４１は、ＰＭＯＳトランジスタ１１５〜１２７、ＮＭＯ
Ｓトランジスタ１２９〜１４１、抵抗１４３およびイン
バータ１４５，１４７を含む。ＰＭＯＳトランジスタ１
１９，１２１およびＮＭＯＳトランジスタ１３３，１３
５は、インバータを構成している。このインバータを構
成するＰＭＯＳトランジスタ１２１およびＮＭＯＳトラ
ンジスタ１３３は、貫通電流をなくすためのものであ
る。
【００４９】そして、ＰＭＯＳトランジスタ１１５，１
１７、抵抗１４３およびＮＭＯＳトランジスタ１２９，
１３１から構成される回路は、ＰＭＯＳトランジスタ１
２１およびＮＭＯＳトランジスタ１３３を制御するため
の回路である。なお、図５のリングオシレータは、ノー
ドＮ３に、「Ｌ」レベルの信号を受けたときに動作し、
ノードＮ４に、短周期のパルス信号を出力する。
１７、抵抗１４３およびＮＭＯＳトランジスタ１２９，
１３１から構成される回路は、ＰＭＯＳトランジスタ１
２１およびＮＭＯＳトランジスタ１３３を制御するため
の回路である。なお、図５のリングオシレータは、ノー
ドＮ３に、「Ｌ」レベルの信号を受けたときに動作し、
ノードＮ４に、短周期のパルス信号を出力する。
【００５０】図６は、図２の一般的なポンプ回路４７の
詳細を示す回路図である。なお、図２と同様の部分につ
いては同一の参照符号を付しその説明は適宜省略する。
詳細を示す回路図である。なお、図２と同様の部分につ
いては同一の参照符号を付しその説明は適宜省略する。
【００５１】図６を参照して、図２の一般的なポンプ回
路４７は、ＰＭＯＳトランジスタ１４９〜１６１、ＮＭ
ＯＳトランジスタ１６３およびインバータ１６５を含
む。図６の一般的なポンプ回路は、図２のリングオシレ
ータ４１からノードＮ４に出力されるパルス信号に応じ
て、ノードＮ１に、基板電圧Ｖｂｂを発生する。なお、
図２の一般的なポンプ回路４９および一般的なポンプ回
路５１の構成は、図６の一般的なポンプ回路の構成と同
様である。
路４７は、ＰＭＯＳトランジスタ１４９〜１６１、ＮＭ
ＯＳトランジスタ１６３およびインバータ１６５を含
む。図６の一般的なポンプ回路は、図２のリングオシレ
ータ４１からノードＮ４に出力されるパルス信号に応じ
て、ノードＮ１に、基板電圧Ｖｂｂを発生する。なお、
図２の一般的なポンプ回路４９および一般的なポンプ回
路５１の構成は、図６の一般的なポンプ回路の構成と同
様である。
【００５２】図７は、図２の一般的なリングオシレータ
４３の詳細を示す回路図である。なお、図２と同様の部
分については同一の参照符号を付しその説明は適宜省略
する。
４３の詳細を示す回路図である。なお、図２と同様の部
分については同一の参照符号を付しその説明は適宜省略
する。
【００５３】図７を参照して、図２の一般的なリングオ
シレータ４３は、ＰＭＯＳトランジスタ１６７〜１７７
およびＮＭＯＳトランジスタ１７９〜１８５を含む。Ｐ
ＭＯＳトランジスタ１７５，１７７およびＮＭＯＳトラ
ンジスタ１８５，１８３は、インバータを構成する。こ
のインバータを構成するＰＭＯＳトランジスタ１７７お
よびＮＭＯＳトランジスタ１８５は、貫通電流をなくす
ためのものである。ＰＭＯＳトランジスタ１６７〜１７
３およびＮＭＯＳトランジスタ１７９，１８１からなる
回路は、ＰＭＯＳトランジスタ１７７およびＮＭＯＳト
ランジスタ１８５を制御するためのものである。
シレータ４３は、ＰＭＯＳトランジスタ１６７〜１７７
およびＮＭＯＳトランジスタ１７９〜１８５を含む。Ｐ
ＭＯＳトランジスタ１７５，１７７およびＮＭＯＳトラ
ンジスタ１８５，１８３は、インバータを構成する。こ
のインバータを構成するＰＭＯＳトランジスタ１７７お
よびＮＭＯＳトランジスタ１８５は、貫通電流をなくす
ためのものである。ＰＭＯＳトランジスタ１６７〜１７
３およびＮＭＯＳトランジスタ１７９，１８１からなる
回路は、ＰＭＯＳトランジスタ１７７およびＮＭＯＳト
ランジスタ１８５を制御するためのものである。
【００５４】図７のリングオシレータは、常に、ノード
Ｎ５に、長周期のパルス信号を出力している。信号ＺＰ
ＯＲＩは、図４の信号ＺＰＯＲＩと同様である。信号Ｚ
ＲＡＳＥは、信号／ＲＡＳまたは内部／ＲＡＳが、
「Ｈ」レベルから「Ｌ」レベルになったのに応じて、
「Ｈ」レベルから「Ｌ」レベルになる信号であり、
「Ｌ」レベルから「Ｈ」レベルになったことに応じて
「Ｌ」レベルから「Ｈ」レベルになる信号である。
Ｎ５に、長周期のパルス信号を出力している。信号ＺＰ
ＯＲＩは、図４の信号ＺＰＯＲＩと同様である。信号Ｚ
ＲＡＳＥは、信号／ＲＡＳまたは内部／ＲＡＳが、
「Ｈ」レベルから「Ｌ」レベルになったのに応じて、
「Ｈ」レベルから「Ｌ」レベルになる信号であり、
「Ｌ」レベルから「Ｈ」レベルになったことに応じて
「Ｌ」レベルから「Ｈ」レベルになる信号である。
【００５５】図８は、図２の一般的なリングオシレータ
４５の詳細を示す回路図である。なお、図２と同様の部
分については同一の参照符号を付しその説明は適宜省略
する。
４５の詳細を示す回路図である。なお、図２と同様の部
分については同一の参照符号を付しその説明は適宜省略
する。
【００５６】図８を参照して、図２のリングオシレータ
４５は、インバータ１８７〜１９３およびＮＡＮＤ回路
１９５を含む。図８の一般的なリングオシレータは、信
号ＺＲＡＳＥの遷移に応じて、ノードＮ６にパルス信号
を出力する。なお、信号ＺＲＡＳＥは、図７の信号ＺＲ
ＡＳＥと同様の信号である。
４５は、インバータ１８７〜１９３およびＮＡＮＤ回路
１９５を含む。図８の一般的なリングオシレータは、信
号ＺＲＡＳＥの遷移に応じて、ノードＮ６にパルス信号
を出力する。なお、信号ＺＲＡＳＥは、図７の信号ＺＲ
ＡＳＥと同様の信号である。
【００５７】本発明の実施の形態１によるＤＲＡＭの基
板電圧発生ユニットは、検知回路５３（図２）に特徴が
ある。したがって、リングオシレータ制御回路３９、リ
ングオシレータ４１〜４５およびポンプ回路４７〜５１
は、図４〜図８に示したリングオシレータ制御回路、リ
ングオシレータおよびポンプ回路と同様である。
板電圧発生ユニットは、検知回路５３（図２）に特徴が
ある。したがって、リングオシレータ制御回路３９、リ
ングオシレータ４１〜４５およびポンプ回路４７〜５１
は、図４〜図８に示したリングオシレータ制御回路、リ
ングオシレータおよびポンプ回路と同様である。
【００５８】図９は、本発明の実施の形態１によるＤＲ
ＡＭの基板電圧発生ユニットに用いる検知回路５３の詳
細を示す回路図である。なお、図３と同様の部分につい
ては同一の参照符号を付しその説明は適宜省略する。
ＡＭの基板電圧発生ユニットに用いる検知回路５３の詳
細を示す回路図である。なお、図３と同様の部分につい
ては同一の参照符号を付しその説明は適宜省略する。
【００５９】図９を参照して、実施の形態１で用いる検
知回路は、ＰＭＯＳトランジスタ５５，５７，５９，６
１，６３，１９７，１９９、ＮＭＯＳトランジスタ６
５，６６，６７，６９，７１，７３および抵抗７５を含
む。
知回路は、ＰＭＯＳトランジスタ５５，５７，５９，６
１，６３，１９７，１９９、ＮＭＯＳトランジスタ６
５，６６，６７，６９，７１，７３および抵抗７５を含
む。
【００６０】ＰＭＯＳトランジスタ５９とＮＭＯＳトラ
ンジスタ６７は、電源電位Ｖｃｃを有するノードと、ノ
ードＮ１との間に直列に接続される。ＮＭＯＳトランジ
スタ６９は、ノードＮ２とノードＮ１との間に接続され
る。ＮＭＯＳトランジスタ７３は、ノードＡとノードＮ
１との間に接続される。ＮＭＯＳトランジスタ６７のド
レインは、ＮＭＯＳトランジスタ６７のゲート、ＮＭＯ
Ｓトランジスタ６９のゲートおよびＮＭＯＳトランジス
タ７３のゲートと接続される。
ンジスタ６７は、電源電位Ｖｃｃを有するノードと、ノ
ードＮ１との間に直列に接続される。ＮＭＯＳトランジ
スタ６９は、ノードＮ２とノードＮ１との間に接続され
る。ＮＭＯＳトランジスタ７３は、ノードＡとノードＮ
１との間に接続される。ＮＭＯＳトランジスタ６７のド
レインは、ＮＭＯＳトランジスタ６７のゲート、ＮＭＯ
Ｓトランジスタ６９のゲートおよびＮＭＯＳトランジス
タ７３のゲートと接続される。
【００６１】ＰＭＯＳトランジスタ１９７とＰＭＯＳト
ランジスタ６１とは、接地電位を有するノードとノード
Ａとの間に直列に接続される。ＰＭＯＳトランジスタ１
９７のゲートとＰＭＯＳトランジスタ６１のゲートと
は、ノードＡに接続される。ＰＭＯＳトランジスタ１９
７に並列にＰＭＯＳトランジスタ１９９が接続される。
ＰＭＯＳトランジスタ１９９のゲートには、信号ＺＢＢ
Ｕが入力される。ＮＭＯＳトランジスタ７１は、接地電
位を有するノードとノードＮ１との間に接続される。Ｎ
ＭＯＳトランジスタ７１のゲートは、ノードＡに接続さ
れる。ＰＭＯＳトランジスタ６３は、接地電位を有する
ノードとノードＮ２との間に接続される。ＰＭＯＳトラ
ンジスタ６３のゲートと、ノードＮ２は接続される。ノ
ードＮ２は、図２のノードＮ２に接続される。ノードＮ
１は、図２のノードＮ１に接続される。
ランジスタ６１とは、接地電位を有するノードとノード
Ａとの間に直列に接続される。ＰＭＯＳトランジスタ１
９７のゲートとＰＭＯＳトランジスタ６１のゲートと
は、ノードＡに接続される。ＰＭＯＳトランジスタ１９
７に並列にＰＭＯＳトランジスタ１９９が接続される。
ＰＭＯＳトランジスタ１９９のゲートには、信号ＺＢＢ
Ｕが入力される。ＮＭＯＳトランジスタ７１は、接地電
位を有するノードとノードＮ１との間に接続される。Ｎ
ＭＯＳトランジスタ７１のゲートは、ノードＡに接続さ
れる。ＰＭＯＳトランジスタ６３は、接地電位を有する
ノードとノードＮ２との間に接続される。ＰＭＯＳトラ
ンジスタ６３のゲートと、ノードＮ２は接続される。ノ
ードＮ２は、図２のノードＮ２に接続される。ノードＮ
１は、図２のノードＮ１に接続される。
【００６２】ＤＲＡＭの通常モードにおいては、「Ｈ」
レベルの信号ＺＢＢＵがＰＭＯＳトランジスタ１９９に
入力される。このため、クランプレベルは、ＰＭＯＳト
ランジスタ１９７，６１によって決定される。一方、Ｄ
ＲＡＭの特殊モード（以下、セルフリフレッシュモード
の場合について説明する）においては、「Ｌ」レベルの
信号ＺＢＢＵがＰＭＯＳトランジスタ１９９に入力され
る。このため、ＰＭＯＳトランジスタ１９９はオンにな
る。これにより、クランプレベルは、ＰＭＯＳトランジ
スタ６１のみによって決定されることになる。なお、ク
ランプレベルについても、図３の検知回路で説明したの
と同様である。
レベルの信号ＺＢＢＵがＰＭＯＳトランジスタ１９９に
入力される。このため、クランプレベルは、ＰＭＯＳト
ランジスタ１９７，６１によって決定される。一方、Ｄ
ＲＡＭの特殊モード（以下、セルフリフレッシュモード
の場合について説明する）においては、「Ｌ」レベルの
信号ＺＢＢＵがＰＭＯＳトランジスタ１９９に入力され
る。このため、ＰＭＯＳトランジスタ１９９はオンにな
る。これにより、クランプレベルは、ＰＭＯＳトランジ
スタ６１のみによって決定されることになる。なお、ク
ランプレベルについても、図３の検知回路で説明したの
と同様である。
【００６３】以上のことから、セルフリフレッシュモー
ドのクランプレベルは、通常モードのクランプレベルに
比し、大きくなる。したがって、セルフリフレッシュモ
ードへの基板電圧Ｖｂｂの最小値は、通常モードの基板
電圧Ｖｂｂの最小値より大きくなる。このことに起因し
て、セルフリフレッシュモードでのポーズリフレッシュ
の実力は、通常モードでのポーズリフレッシュの実力よ
りも高くなる（長くなる）。
ドのクランプレベルは、通常モードのクランプレベルに
比し、大きくなる。したがって、セルフリフレッシュモ
ードへの基板電圧Ｖｂｂの最小値は、通常モードの基板
電圧Ｖｂｂの最小値より大きくなる。このことに起因し
て、セルフリフレッシュモードでのポーズリフレッシュ
の実力は、通常モードでのポーズリフレッシュの実力よ
りも高くなる（長くなる）。
【００６４】ポーズリフレッシュの実力が高くなると、
内部／ＲＡＳが「Ｌ」レベルになるインターバルを長く
することができる。また、セルフリフレッシュモードに
おいて、内部／ＲＡＳが「Ｌ」レベルになると、１本の
ワード線が選択され、それに接続される複数のメモリセ
ルに対して読出／書込動作が行なわれる。したがって、
セルフリフレッシュモードにおいて、ポーズリフレッシ
ュの実力を高め、内部／ＲＡＳが「Ｌ」レベルになるイ
ンターバルを長くすることにより、所定時間当りの消費
電力を小さくすることができる。なお、図３の一般的な
検知回路を用いる場合には、通常モードでも、セルフリ
フレッシュモードでも、クランプレベルは同じであるた
め、セルフリフレッシュモードにおける消費電力を低減
することはできない。
内部／ＲＡＳが「Ｌ」レベルになるインターバルを長く
することができる。また、セルフリフレッシュモードに
おいて、内部／ＲＡＳが「Ｌ」レベルになると、１本の
ワード線が選択され、それに接続される複数のメモリセ
ルに対して読出／書込動作が行なわれる。したがって、
セルフリフレッシュモードにおいて、ポーズリフレッシ
ュの実力を高め、内部／ＲＡＳが「Ｌ」レベルになるイ
ンターバルを長くすることにより、所定時間当りの消費
電力を小さくすることができる。なお、図３の一般的な
検知回路を用いる場合には、通常モードでも、セルフリ
フレッシュモードでも、クランプレベルは同じであるた
め、セルフリフレッシュモードにおける消費電力を低減
することはできない。
【００６５】図１０は、ＤＲＡＭの動作モードと、クラ
ンプレベルとの関係を説明するための図である。
ンプレベルとの関係を説明するための図である。
【００６６】ＤＲＡＭの通常モードでは、信号ＺＢＢＵ
は、「Ｈ」レベルである。このため、図９のＰＭＯＳト
ランジスタ１９９はオフになっている。したがって、ノ
ードＡの電位は、接地電位をＧＮＤとし、ＰＭＯＳトラ
ンジスタ１９７，６１のしきい値電圧をＶｔｈとする
と、ＧＮＤ−２Ｖｔｈとなる。
は、「Ｈ」レベルである。このため、図９のＰＭＯＳト
ランジスタ１９９はオフになっている。したがって、ノ
ードＡの電位は、接地電位をＧＮＤとし、ＰＭＯＳトラ
ンジスタ１９７，６１のしきい値電圧をＶｔｈとする
と、ＧＮＤ−２Ｖｔｈとなる。
【００６７】ＤＲＡＭのセルフリフレッシュモードで
は、信号ＺＢＢＵは、「Ｌ」レベルになる。このため、
ＰＭＯＳトランジスタ１９９はオンになる。したがっ
て、ノードＡの電位はＧＮＤ−Ｖｔｈとなる。
は、信号ＺＢＢＵは、「Ｌ」レベルになる。このため、
ＰＭＯＳトランジスタ１９９はオンになる。したがっ
て、ノードＡの電位はＧＮＤ−Ｖｔｈとなる。
【００６８】このように、リフレッシュモードでは、ノ
ードＡの電位（ＧＮＤ−Ｖｔｈ）は、通常モードでのノ
ードＡの電位（ＧＮＤ−２Ｖｔｈ）より大きくなってい
るため、セルフリフレッシュモードでのクランプレベル
は、通常モードでのクランプレベルより大きくなる。
ードＡの電位（ＧＮＤ−Ｖｔｈ）は、通常モードでのノ
ードＡの電位（ＧＮＤ−２Ｖｔｈ）より大きくなってい
るため、セルフリフレッシュモードでのクランプレベル
は、通常モードでのクランプレベルより大きくなる。
【００６９】図１１は、図９の信号ＺＢＢＵの発生タイ
ミングを説明するための図である。セルフリフレッシュ
モードには、信号／ＣＡＳが「Ｌ」レベルにあった後、
信号／ＲＡＳが「Ｌ」レベルになるタイミングで（ＣＢ
Ｒのタイミングで）、信号／ＲＡＳまたは信号／ＣＡＳ
が「Ｌ」レベルになってから７０μｓ後に、入る。した
がって、パルス幅ｔRAS およびｔCAS は、約７０μｓ以
上に設定してある。
ミングを説明するための図である。セルフリフレッシュ
モードには、信号／ＣＡＳが「Ｌ」レベルにあった後、
信号／ＲＡＳが「Ｌ」レベルになるタイミングで（ＣＢ
Ｒのタイミングで）、信号／ＲＡＳまたは信号／ＣＡＳ
が「Ｌ」レベルになってから７０μｓ後に、入る。した
がって、パルス幅ｔRAS およびｔCAS は、約７０μｓ以
上に設定してある。
【００７０】信号ＺＢＢＵは、セルフリフレッシュモー
ドに入ったことに応じて、「Ｌ」レベルになる信号であ
る。
ドに入ったことに応じて、「Ｌ」レベルになる信号であ
る。
【００７１】ここで、ポーズリフレッシュとセルフリフ
レッシュとの関係について説明する。図１１を参照し
て、信号ＺＢＢＵが「Ｌ」レベルのときに、内部／ＲＡ
Ｓが、インターバルＩＲで、「Ｌ」レベルになる。ポー
ズリフレッシュの実力Ｐ（ｍｓ）と、セルフリフレッシ
ュモードにおいて、すべてのメモリセルがリフレッシュ
される時間Ｒ（ｍｓ）との関係は、以下のようになるの
が望ましい。
レッシュとの関係について説明する。図１１を参照し
て、信号ＺＢＢＵが「Ｌ」レベルのときに、内部／ＲＡ
Ｓが、インターバルＩＲで、「Ｌ」レベルになる。ポー
ズリフレッシュの実力Ｐ（ｍｓ）と、セルフリフレッシ
ュモードにおいて、すべてのメモリセルがリフレッシュ
される時間Ｒ（ｍｓ）との関係は、以下のようになるの
が望ましい。
【００７２】Ｐ（ｍｓ）＞Ｒ（ｍｓ） …（２） ここで、たとえば、２Ｋ（２０４８）リフレッシュで
は、すべてのメモリセルがリフレッシュされるまでの時
間Ｒは以下のようになる。
は、すべてのメモリセルがリフレッシュされるまでの時
間Ｒは以下のようになる。
【００７３】 Ｒ＝ＩＲ×２Ｋ（２０４８） …（３） もし、Ｐ（ｍｓ）＜Ｒ（ｍｓ）となった場合には、セル
フリフレッシュモードを有するＤＲＡＭとしては、失格
である。したがって、ポーズリフレッシュの実力Ｐ（ｍ
ｓ）の範囲内で、すべてのメモリセルのリフレッシュが
終わるように、インターバルＩＲを設定する必要があ
る。
フリフレッシュモードを有するＤＲＡＭとしては、失格
である。したがって、ポーズリフレッシュの実力Ｐ（ｍ
ｓ）の範囲内で、すべてのメモリセルのリフレッシュが
終わるように、インターバルＩＲを設定する必要があ
る。
【００７４】しかし、内部／ＲＡＳが「Ｌ」レベルにな
るインターバルＩＲを短くすればするほど、セルフリフ
レッシュモードにおいて、消費する電流が増えてしま
い、セルフリフレッシュモードでの消費電力の低減化を
図ることができない。これを解決するために、セルフリ
フレッシュモードでのクランプレベルを、通常モードで
のクランプレベルより大きくして、すなわち、セルフリ
フレッシュモードでの基板電圧Ｖｂｂを通常モードでの
基板電圧Ｖｂｂより大きくして、ポーズリフレッシュの
実力を高めている（長くしている）。これにより、内部
／ＲＡＳが「Ｌ」レベルになるインターバルＩＲを長く
でき、所定時間当りの、セルフリフレッシュモードにお
ける消費電流を低減することが可能になる。
るインターバルＩＲを短くすればするほど、セルフリフ
レッシュモードにおいて、消費する電流が増えてしま
い、セルフリフレッシュモードでの消費電力の低減化を
図ることができない。これを解決するために、セルフリ
フレッシュモードでのクランプレベルを、通常モードで
のクランプレベルより大きくして、すなわち、セルフリ
フレッシュモードでの基板電圧Ｖｂｂを通常モードでの
基板電圧Ｖｂｂより大きくして、ポーズリフレッシュの
実力を高めている（長くしている）。これにより、内部
／ＲＡＳが「Ｌ」レベルになるインターバルＩＲを長く
でき、所定時間当りの、セルフリフレッシュモードにお
ける消費電流を低減することが可能になる。
【００７５】基板電圧Ｖｂｂを大きくすると、ポーズリ
フレッシュの実力が高まる理由について説明する。メモ
リセルに、「Ｈ」のデータ、すなわち、正電荷が蓄積さ
れている場合を考える。この場合に、この正電荷は、基
板電圧Ｖｂｂが与えられている基板にリークする。この
ため、負の値を有する基板電圧Ｖｂｂが小さければ小さ
いほど、メモリセルと基板との電位差は大きくなり、メ
モリセルから正電荷がリークしやすくなる。逆に、負の
値を有する基板電圧Ｖｂｂが、大きければ大きいほど、
メモリセルと基板との電位差が小さくなり、メモリセル
から正電荷がリークしにくくなる。
フレッシュの実力が高まる理由について説明する。メモ
リセルに、「Ｈ」のデータ、すなわち、正電荷が蓄積さ
れている場合を考える。この場合に、この正電荷は、基
板電圧Ｖｂｂが与えられている基板にリークする。この
ため、負の値を有する基板電圧Ｖｂｂが小さければ小さ
いほど、メモリセルと基板との電位差は大きくなり、メ
モリセルから正電荷がリークしやすくなる。逆に、負の
値を有する基板電圧Ｖｂｂが、大きければ大きいほど、
メモリセルと基板との電位差が小さくなり、メモリセル
から正電荷がリークしにくくなる。
【００７６】たとえば、メモリセルの電位を５Ｖとし、
セルフリフレッシュモードでの基板電圧Ｖｂｂを−２Ｖ
とし、通常モードでの基板電圧Ｖｂｂを−４Ｖとする
と、セルフリフレッシュモードでのメモリセルと基板と
の電位差は７Ｖとなり、通常モードでの基板とメモリセ
ルとの電位差は９Ｖとなる。当然、電位差の大きい通常
モードの方が正電荷はリークしやすく、電位差の小さい
セルフリフレッシュモードの方が正電荷はリークしにく
い。
セルフリフレッシュモードでの基板電圧Ｖｂｂを−２Ｖ
とし、通常モードでの基板電圧Ｖｂｂを−４Ｖとする
と、セルフリフレッシュモードでのメモリセルと基板と
の電位差は７Ｖとなり、通常モードでの基板とメモリセ
ルとの電位差は９Ｖとなる。当然、電位差の大きい通常
モードの方が正電荷はリークしやすく、電位差の小さい
セルフリフレッシュモードの方が正電荷はリークしにく
い。
【００７７】以上により、負の値を有する基板電圧Ｖｂ
ｂが大きければ、ポーズリフレッシュの実力が高くなる
ことがわかる。
ｂが大きければ、ポーズリフレッシュの実力が高くなる
ことがわかる。
【００７８】上述したように、本発明の実施の形態１に
よるＤＲＡＭの基板電圧発生ユニットにおいては、検知
回路のクランプレベルを、セルフリフレッシュモードで
は大きく、通常モードでは小さく設定している。このた
め、リフレッシュモードでの基板電圧Ｖｂｂは、通常モ
ードでの基板電圧Ｖｂｂより大きくなる。これにより、
セルフリフレッシュモードで、ポーズリフレッシュの実
力を高くすることができ、内部／ＲＡＳが「Ｌ」レベル
になるインターバルＩＲを長くできる。
よるＤＲＡＭの基板電圧発生ユニットにおいては、検知
回路のクランプレベルを、セルフリフレッシュモードで
は大きく、通常モードでは小さく設定している。このた
め、リフレッシュモードでの基板電圧Ｖｂｂは、通常モ
ードでの基板電圧Ｖｂｂより大きくなる。これにより、
セルフリフレッシュモードで、ポーズリフレッシュの実
力を高くすることができ、内部／ＲＡＳが「Ｌ」レベル
になるインターバルＩＲを長くできる。
【００７９】このため、本発明の実施の形態１によるＤ
ＲＡＭにおいては、セルフリフレッシュモードでの所定
時間当りの消費電力（消費電流）を小さくすることがで
きる。
ＲＡＭにおいては、セルフリフレッシュモードでの所定
時間当りの消費電力（消費電流）を小さくすることがで
きる。
【００８０】なお、図９において、クランプレベルは、
ノードＡと接地電位を有するノードとの間に直列に接続
されるＰＭＯＳトランジスタの数によって決定する。ノ
ードＡと接地電位を有するノードとの間のＰＭＯＳトラ
ンジスタの数が多ければ多いほど、クランプレベルは小
さくなり、ノードＡと接地電位を有するノードとの間の
ＰＭＯＳトランジスタの数が少なければ少ないほどクラ
ンプレベルは大きくなる。
ノードＡと接地電位を有するノードとの間に直列に接続
されるＰＭＯＳトランジスタの数によって決定する。ノ
ードＡと接地電位を有するノードとの間のＰＭＯＳトラ
ンジスタの数が多ければ多いほど、クランプレベルは小
さくなり、ノードＡと接地電位を有するノードとの間の
ＰＭＯＳトランジスタの数が少なければ少ないほどクラ
ンプレベルは大きくなる。
【００８１】（実施の形態２）本発明の実施の形態２に
よるＤＲＡＭの全体構成は、図１と同様である。また、
実施の形態２によるＤＲＡＭの基板電圧発生ユニット
も、図２の基板電圧発生ユニットと同様である。但し、
図２を参照して、実施の形態２によるＤＲＡＭが、実施
の形態１によるＤＲＡＭと異なるのは、検知回路５３の
構成であり、その他の部分については、同様である。
よるＤＲＡＭの全体構成は、図１と同様である。また、
実施の形態２によるＤＲＡＭの基板電圧発生ユニット
も、図２の基板電圧発生ユニットと同様である。但し、
図２を参照して、実施の形態２によるＤＲＡＭが、実施
の形態１によるＤＲＡＭと異なるのは、検知回路５３の
構成であり、その他の部分については、同様である。
【００８２】図１２は、本発明の実施の形態２によるＤ
ＲＡＭの内部電圧発生ユニットに用いる検知回路５３
（図２）の詳細を示す回路図である。なお、図３および
図９と同様の部分については同一の参照符号を付しその
説明を適宜省略する。
ＲＡＭの内部電圧発生ユニットに用いる検知回路５３
（図２）の詳細を示す回路図である。なお、図３および
図９と同様の部分については同一の参照符号を付しその
説明を適宜省略する。
【００８３】図１２を参照して、実施の形態２に用いる
検知回路は、ＰＭＯＳトランジスタ５５，５７，５９，
６１，６３，２０１，２０３、ＮＭＯＳトランジスタ６
５，６７，６９，７１，７３および抵抗７５を含む。
検知回路は、ＰＭＯＳトランジスタ５５，５７，５９，
６１，６３，２０１，２０３、ＮＭＯＳトランジスタ６
５，６７，６９，７１，７３および抵抗７５を含む。
【００８４】ＰＭＯＳトランジスタ６１は、接地電位を
有するノードとノードＡとの間に接続される。ＰＭＯＳ
トランジスタ６１のゲートは、ノードＡと接続される。
ＰＭＯＳトランジスタ２０１とＰＭＯＳトランジスタ６
３とは、接地電位を有するノードとノードＮ２との間に
直列に接続される。ＰＭＯＳトランジスタ２０１，６３
のゲートは、ノードＮ２と接続される。ＰＭＯＳトラン
ジスタ２０３は、ＰＭＯＳトランジスタ２０１と並列に
接続される。ＰＭＯＳトランジスタ２０３のゲートに
は、信号ＺＢＢＵが入力される。この信号ＺＢＢＵは、
図９の信号ＺＢＢＵと同様である。
有するノードとノードＡとの間に接続される。ＰＭＯＳ
トランジスタ６１のゲートは、ノードＡと接続される。
ＰＭＯＳトランジスタ２０１とＰＭＯＳトランジスタ６
３とは、接地電位を有するノードとノードＮ２との間に
直列に接続される。ＰＭＯＳトランジスタ２０１，６３
のゲートは、ノードＮ２と接続される。ＰＭＯＳトラン
ジスタ２０３は、ＰＭＯＳトランジスタ２０１と並列に
接続される。ＰＭＯＳトランジスタ２０３のゲートに
は、信号ＺＢＢＵが入力される。この信号ＺＢＢＵは、
図９の信号ＺＢＢＵと同様である。
【００８５】ＤＲＡＭが、通常モードにあるときには、
「Ｈ」レベルの信号ＺＢＢＵがＰＭＯＳトランジスタ２
０３に入力される。したがって、サスティンレベルは、
ＰＭＯＳトランジスタ２０１，６３によって決定され
る。したがって、負の値を有する基板電圧Ｖｂｂが小さ
い段階で、図２のポンプ回路４７が動作を停止すること
になる。すなわち、通常モードでの基板電圧Ｖｂｂは、
小さくなる。
「Ｈ」レベルの信号ＺＢＢＵがＰＭＯＳトランジスタ２
０３に入力される。したがって、サスティンレベルは、
ＰＭＯＳトランジスタ２０１，６３によって決定され
る。したがって、負の値を有する基板電圧Ｖｂｂが小さ
い段階で、図２のポンプ回路４７が動作を停止すること
になる。すなわち、通常モードでの基板電圧Ｖｂｂは、
小さくなる。
【００８６】一方、セルフリフレッシュモードでは、Ｐ
ＭＯＳトランジスタ２０３には、「Ｌ」レベルの信号Ｚ
ＢＢＵが入力される。したがって、サスティンレベル
は、ＰＭＯＳトランジスタ６３だけで決定される。この
ため、負の値を有する基板電圧Ｖｂｂが大きい段階で、
図２のポンプ回路４７は動作を停止する。すなわち、セ
ルフリフレッシュモードでは、基板電圧Ｖｂｂが大きく
なる。なお、サスティンレベルについては、図３の検知
回路で説明したのと同様である。
ＭＯＳトランジスタ２０３には、「Ｌ」レベルの信号Ｚ
ＢＢＵが入力される。したがって、サスティンレベル
は、ＰＭＯＳトランジスタ６３だけで決定される。この
ため、負の値を有する基板電圧Ｖｂｂが大きい段階で、
図２のポンプ回路４７は動作を停止する。すなわち、セ
ルフリフレッシュモードでは、基板電圧Ｖｂｂが大きく
なる。なお、サスティンレベルについては、図３の検知
回路で説明したのと同様である。
【００８７】以上のように、本発明の実施の形態２によ
るＤＲＡＭの内部電圧発生ユニットに用いる検知回路で
は、セルフリフレッシュモードでのサスティンレベル
は、通常モードでのサスティンレベルより大きくなって
いる。このため、セルフリフレッシュモードで発生され
る基板電圧Ｖｂｂは、通常モードで発生される基板電圧
Ｖｂｂより大きくなる。このことは、セルフリフレッシ
ュモードで、ポーズリフレッシュの実力が高まることを
意味する。ポーズリフレッシュの実力が高まると、内部
／ＲＡＳが「Ｌ」レベルになるインターバルを長く設定
できる。
るＤＲＡＭの内部電圧発生ユニットに用いる検知回路で
は、セルフリフレッシュモードでのサスティンレベル
は、通常モードでのサスティンレベルより大きくなって
いる。このため、セルフリフレッシュモードで発生され
る基板電圧Ｖｂｂは、通常モードで発生される基板電圧
Ｖｂｂより大きくなる。このことは、セルフリフレッシ
ュモードで、ポーズリフレッシュの実力が高まることを
意味する。ポーズリフレッシュの実力が高まると、内部
／ＲＡＳが「Ｌ」レベルになるインターバルを長く設定
できる。
【００８８】このため、本発明の実施の形態２によるＤ
ＲＡＭにおいては、セルフリフレッシュモードで、所定
時間当りの消費電力を小さくすることができる。
ＲＡＭにおいては、セルフリフレッシュモードで、所定
時間当りの消費電力を小さくすることができる。
【００８９】なお、接地電位を有するノードとノードＮ
２との間に接続されるＰＭＯＳトランジスタの数によっ
て、サスティンレベルが設定される。接地電位を有する
ノードとノードＮ２との間のＰＭＯＳトランジスタの数
が多ければ多いほど、サスティンレベルは小さくなり、
接地電位を有するノードとノードＮ１との間のＰＭＯＳ
トランジスタの数が少なければ少ないほどサスティンレ
ベルは大きくなる。
２との間に接続されるＰＭＯＳトランジスタの数によっ
て、サスティンレベルが設定される。接地電位を有する
ノードとノードＮ２との間のＰＭＯＳトランジスタの数
が多ければ多いほど、サスティンレベルは小さくなり、
接地電位を有するノードとノードＮ１との間のＰＭＯＳ
トランジスタの数が少なければ少ないほどサスティンレ
ベルは大きくなる。
【００９０】（実施の形態３）本発明の実施の形態３に
よるＤＲＡＭの全体構成は、図１のＤＲＡＭと同様であ
る。また、実施の形態３によるＤＲＡＭの内部電圧発生
ユニットは、図２の内部電圧発生ユニットと同様であ
る。但し、図２を参照して、実施の形態３によるＤＲＡ
Ｍが、実施の形態１によるＤＲＡＭと異なるのは、リン
グオシレータ４３だけで、他の部分については同様であ
る。
よるＤＲＡＭの全体構成は、図１のＤＲＡＭと同様であ
る。また、実施の形態３によるＤＲＡＭの内部電圧発生
ユニットは、図２の内部電圧発生ユニットと同様であ
る。但し、図２を参照して、実施の形態３によるＤＲＡ
Ｍが、実施の形態１によるＤＲＡＭと異なるのは、リン
グオシレータ４３だけで、他の部分については同様であ
る。
【００９１】図１３は、本発明の実施の形態３によるＤ
ＲＡＭの内部電圧発生ユニットに用いるリングオシレー
タ４３（図２）の詳細を示す回路図である。なお、図２
と同様の部分については同一の参照符号を付しその説明
は適宜省略する。
ＲＡＭの内部電圧発生ユニットに用いるリングオシレー
タ４３（図２）の詳細を示す回路図である。なお、図２
と同様の部分については同一の参照符号を付しその説明
は適宜省略する。
【００９２】図１３を参照して、実施の形態３で用いる
リングオシレータ４３（図２）は、ＰＭＯＳトランジス
タ２０５，２０７，２０９、ＮＭＯＳトランジスタ３０
１およびインバータ３０３，３０５，３０７を含む。Ｎ
ＭＯＳトランジスタ３０１は、高抵抗である。
リングオシレータ４３（図２）は、ＰＭＯＳトランジス
タ２０５，２０７，２０９、ＮＭＯＳトランジスタ３０
１およびインバータ３０３，３０５，３０７を含む。Ｎ
ＭＯＳトランジスタ３０１は、高抵抗である。
【００９３】ＰＭＯＳトランジスタ２０５とＰＭＯＳト
ランジスタ２０９とは、電源電位Ｖｃｃを有するノード
とノードＢとの間に直列に接続される。ＰＭＯＳトラン
ジスタ２０５，２０９のゲートは、ノードＢに接続され
る。ＰＭＯＳトランジスタ２０７は、ＰＭＯＳトランジ
スタ２０５に並列に接続される。ＰＭＯＳトランジスタ
２０７のゲートには、信号ＢＢＵが入力される。接地電
位を有するノードとノードＢとの間にＮＭＯＳトランジ
スタ３０１が接続される。ＮＭＯＳトランジスタ３０１
のゲートには、電源電位Ｖｃｃを有するノードが接続さ
れる。ノードＢとノードＮ５との間に３つのインバータ
３０３〜３０７が接続される。ノードＮ５とノードＢと
が接続される。
ランジスタ２０９とは、電源電位Ｖｃｃを有するノード
とノードＢとの間に直列に接続される。ＰＭＯＳトラン
ジスタ２０５，２０９のゲートは、ノードＢに接続され
る。ＰＭＯＳトランジスタ２０７は、ＰＭＯＳトランジ
スタ２０５に並列に接続される。ＰＭＯＳトランジスタ
２０７のゲートには、信号ＢＢＵが入力される。接地電
位を有するノードとノードＢとの間にＮＭＯＳトランジ
スタ３０１が接続される。ＮＭＯＳトランジスタ３０１
のゲートには、電源電位Ｖｃｃを有するノードが接続さ
れる。ノードＢとノードＮ５との間に３つのインバータ
３０３〜３０７が接続される。ノードＮ５とノードＢと
が接続される。
【００９４】図１３を参照して、セルフリフレッシュモ
ードでは、「Ｈ」レベルの信号ＢＢＵがＰＭＯＳトラン
ジスタ２０７に入力される。このため、ノードＢの電位
は、ＰＭＯＳトランジスタ２０５，２０９のしきい値電
圧Ｖｔｈとすると、Ｖｃｃ−２Ｖｔｈとなる。
ードでは、「Ｈ」レベルの信号ＢＢＵがＰＭＯＳトラン
ジスタ２０７に入力される。このため、ノードＢの電位
は、ＰＭＯＳトランジスタ２０５，２０９のしきい値電
圧Ｖｔｈとすると、Ｖｃｃ−２Ｖｔｈとなる。
【００９５】通常モードでは、「Ｌ」レベルの信号ＢＢ
ＵがＰＭＯＳトランジスタ２０７に入力される。このた
め、ＰＭＯＳトランジスタ２０７がオンになる。したが
って、ノードＢの電位は、Ｖｃｃ−Ｖｔｈとなる。
ＵがＰＭＯＳトランジスタ２０７に入力される。このた
め、ＰＭＯＳトランジスタ２０７がオンになる。したが
って、ノードＢの電位は、Ｖｃｃ−Ｖｔｈとなる。
【００９６】以上のように、セルフリフレッシュモード
でのノードＢの電位は、通常モードでのノードＢの電位
より、小さくなる。したがって、セルフリフレッシュモ
ードで、ノードＮ５に出力されるパルス信号の周期は、
通常モードでノードＮ５に出力されるパルス信号の周期
よりも長くなる。すなわち、セルフリフレッシュモード
での図２のポンプ回路４９の基板電圧Ｖｂｂの発生能力
は、通常モードの場合より弱くなる。言い換えると、セ
ルフリフレッシュモードでの負の値を有する基板電圧Ｖ
ｂｂは、通常モードでの負の値を有する基板電圧Ｖｂｂ
より大きくなる。なお、信号ＢＢＵは、図９の信号ＺＢ
ＢＵを反転した信号と同様である。
でのノードＢの電位は、通常モードでのノードＢの電位
より、小さくなる。したがって、セルフリフレッシュモ
ードで、ノードＮ５に出力されるパルス信号の周期は、
通常モードでノードＮ５に出力されるパルス信号の周期
よりも長くなる。すなわち、セルフリフレッシュモード
での図２のポンプ回路４９の基板電圧Ｖｂｂの発生能力
は、通常モードの場合より弱くなる。言い換えると、セ
ルフリフレッシュモードでの負の値を有する基板電圧Ｖ
ｂｂは、通常モードでの負の値を有する基板電圧Ｖｂｂ
より大きくなる。なお、信号ＢＢＵは、図９の信号ＺＢ
ＢＵを反転した信号と同様である。
【００９７】以上のように、本発明の実施の形態３によ
るＤＲＡＭの内部電圧発生ユニットに用いる、常時動作
しているリングオシレータ（図２のリングオシレータ４
３）の基板電圧Ｖｂｂの発生能力は、セルフリフレッシ
ュモードのときは弱く、通常モードのときには強い。こ
のため、セルフリフレッシュモードでのポーズリフレッ
シュの実力を高めることができる。ポーズリフレッシュ
の実力が高まると、内部／ＲＡＳが「Ｌ」レベルになる
インターバルを長くすることができる。
るＤＲＡＭの内部電圧発生ユニットに用いる、常時動作
しているリングオシレータ（図２のリングオシレータ４
３）の基板電圧Ｖｂｂの発生能力は、セルフリフレッシ
ュモードのときは弱く、通常モードのときには強い。こ
のため、セルフリフレッシュモードでのポーズリフレッ
シュの実力を高めることができる。ポーズリフレッシュ
の実力が高まると、内部／ＲＡＳが「Ｌ」レベルになる
インターバルを長くすることができる。
【００９８】このため、本発明の実施の形態３によるＤ
ＲＡＭにおいては、セルフリフレッシュモードにおい
て、所定時間当りの消費電力を小さくすることができ
る。
ＲＡＭにおいては、セルフリフレッシュモードにおい
て、所定時間当りの消費電力を小さくすることができ
る。
【００９９】（実施の形態４）本発明の実施の形態４に
よるＤＲＡＭの全体構成は図１のＤＲＡＭと同様であ
る。また、実施の形態４によるＤＲＡＭの内部電圧発生
ユニットは、図２の内部電圧発生ユニットと同様であ
る。但し、図２を参照して、実施の形態４によるＤＲＡ
Ｍと、実施の形態１によるＤＲＡＭとが異なるのは、リ
ングオシレータ４５だけである。その他の部分について
は同様である。
よるＤＲＡＭの全体構成は図１のＤＲＡＭと同様であ
る。また、実施の形態４によるＤＲＡＭの内部電圧発生
ユニットは、図２の内部電圧発生ユニットと同様であ
る。但し、図２を参照して、実施の形態４によるＤＲＡ
Ｍと、実施の形態１によるＤＲＡＭとが異なるのは、リ
ングオシレータ４５だけである。その他の部分について
は同様である。
【０１００】図１４を参照して、本発明の実施の形態４
によるＤＲＡＭの内部電圧発生ユニットに用いるリング
オシレータ４５（図２）の詳細を示す回路図である。な
お、図２および図８と同様の部分については同一の参照
符号を付しその説明は適宜省略する。
によるＤＲＡＭの内部電圧発生ユニットに用いるリング
オシレータ４５（図２）の詳細を示す回路図である。な
お、図２および図８と同様の部分については同一の参照
符号を付しその説明は適宜省略する。
【０１０１】図１４を参照して、実施の形態４で用いる
リングオシレータ４５（図２）は、インバータ１８７，
１８９，１９１，１９３およびＮＡＮＤ回路３０２，３
０３を含む。
リングオシレータ４５（図２）は、インバータ１８７，
１８９，１９１，１９３およびＮＡＮＤ回路３０２，３
０３を含む。
【０１０２】インバータ１９３には、信号ＺＲＡＳＥが
入力される。インバータ１９３の出力ノードは、インバ
ータ１９１の入力ノードおよびＮＡＮＤ回路３０２の一
方入力ノードに接続される。インバータ１９１の出力ノ
ードはインバータ１８９の入力ノードに接続される。イ
ンバータ１８９の出力ノードはインバータ１８７の入力
ノードに接続される。インバータ１８７の出力ノードは
ＮＡＮＤ回路３０２の他方入力ノードに接続される。Ｎ
ＡＮＤ回路３０２の出力ノードは、ＮＡＮＤ回路３０３
の一方入力ノードに接続される。ＮＡＮＤ回路３０３の
他方入力ノードには、信号ＺＢＢＵが入力される。
入力される。インバータ１９３の出力ノードは、インバ
ータ１９１の入力ノードおよびＮＡＮＤ回路３０２の一
方入力ノードに接続される。インバータ１９１の出力ノ
ードはインバータ１８９の入力ノードに接続される。イ
ンバータ１８９の出力ノードはインバータ１８７の入力
ノードに接続される。インバータ１８７の出力ノードは
ＮＡＮＤ回路３０２の他方入力ノードに接続される。Ｎ
ＡＮＤ回路３０２の出力ノードは、ＮＡＮＤ回路３０３
の一方入力ノードに接続される。ＮＡＮＤ回路３０３の
他方入力ノードには、信号ＺＢＢＵが入力される。
【０１０３】ＤＲＡＭが、通常モードにあるときは、
「Ｈ」レベルの信号ＺＢＢＵがＮＡＮＤ回路３０３に入
力される。したがって、通常モードにおいて、信号ＺＲ
ＡＳＥが、「Ｈ」レベルから「Ｌ」レベルまたは「Ｌ」
レベルから「Ｈ」レベルへ遷移すると、その遷移に応じ
て、ノードＮ６からパルスが出力される。なお、信号Ｚ
ＲＡＳＥは、信号／ＲＡＳまたは内部／ＲＡＳが「Ｈ」
レベルから「Ｌ」レベルになったことに応じて、「Ｈ」
レベルから「Ｌ」レベルになり、信号／ＲＡＳまたは内
部／ＲＡＳが「Ｌ」レベルから「Ｈ」レベルになったこ
とに応じて、「Ｌ」レベルから「Ｈ」レベルになる信号
である。
「Ｈ」レベルの信号ＺＢＢＵがＮＡＮＤ回路３０３に入
力される。したがって、通常モードにおいて、信号ＺＲ
ＡＳＥが、「Ｈ」レベルから「Ｌ」レベルまたは「Ｌ」
レベルから「Ｈ」レベルへ遷移すると、その遷移に応じ
て、ノードＮ６からパルスが出力される。なお、信号Ｚ
ＲＡＳＥは、信号／ＲＡＳまたは内部／ＲＡＳが「Ｈ」
レベルから「Ｌ」レベルになったことに応じて、「Ｈ」
レベルから「Ｌ」レベルになり、信号／ＲＡＳまたは内
部／ＲＡＳが「Ｌ」レベルから「Ｈ」レベルになったこ
とに応じて、「Ｌ」レベルから「Ｈ」レベルになる信号
である。
【０１０４】セルフリフレッシュモードでは、「Ｌ」レ
ベルの信号ＺＢＢＵがＮＡＮＤ回路３０３に入力され
る。したがって、ＮＡＮＤ回路３０３からの出力は、
「Ｈ」レベルに固定される。このことは、セルフリフレ
ッシュモードでは、図２のポンプ回路５１が動作しない
ことを示している。すなわち、セルフリフレッシュモー
ドでは、図２のポンプ回路５１が動作しないため、内部
電圧発生ユニット全体の基板電圧Ｖｂｂの発生能力が弱
まる。言い換えると、セルフリフレッシュモードでの基
板電圧Ｖｂｂは、通常モードより大きくなる。
ベルの信号ＺＢＢＵがＮＡＮＤ回路３０３に入力され
る。したがって、ＮＡＮＤ回路３０３からの出力は、
「Ｈ」レベルに固定される。このことは、セルフリフレ
ッシュモードでは、図２のポンプ回路５１が動作しない
ことを示している。すなわち、セルフリフレッシュモー
ドでは、図２のポンプ回路５１が動作しないため、内部
電圧発生ユニット全体の基板電圧Ｖｂｂの発生能力が弱
まる。言い換えると、セルフリフレッシュモードでの基
板電圧Ｖｂｂは、通常モードより大きくなる。
【０１０５】以上のように、本発明の実施の形態４によ
るＤＲＡＭの内部電圧発生ユニットのリングオシレータ
４５（図２）は、セルフリフレッシュモードにおいて、
その動作を停止する。このため、セルフリフレッシュモ
ードでの基板電圧Ｖｂｂは、通常モードでの基板電圧Ｖ
ｂｂより大きくなる。このことは、セルフリフレッシュ
モードでのポーズリフレッシュの実力が通常モードより
も高いことを意味する。ポーズリフレッシュの実力が高
くなると、内部／ＲＡＳが「Ｌ」レベルになるインター
バルを長くできる。
るＤＲＡＭの内部電圧発生ユニットのリングオシレータ
４５（図２）は、セルフリフレッシュモードにおいて、
その動作を停止する。このため、セルフリフレッシュモ
ードでの基板電圧Ｖｂｂは、通常モードでの基板電圧Ｖ
ｂｂより大きくなる。このことは、セルフリフレッシュ
モードでのポーズリフレッシュの実力が通常モードより
も高いことを意味する。ポーズリフレッシュの実力が高
くなると、内部／ＲＡＳが「Ｌ」レベルになるインター
バルを長くできる。
【０１０６】このため、本発明の実施の形態４によるＤ
ＲＡＭにおいて、セルフリフレッシュモードで、所定時
間当りの消費電力を小さくすることができる。
ＲＡＭにおいて、セルフリフレッシュモードで、所定時
間当りの消費電力を小さくすることができる。
【０１０７】また、本発明の実施の形態４によるＤＲＡ
Ｍにおいては、セルフリフレッシュモードでは、リング
オシレータ４５およびポンプ回路５１（図２）の動作を
停止するため、このことによっても、セルフリフレッシ
ュモードでの消費電力の低減を図ることができる。
Ｍにおいては、セルフリフレッシュモードでは、リング
オシレータ４５およびポンプ回路５１（図２）の動作を
停止するため、このことによっても、セルフリフレッシ
ュモードでの消費電力の低減を図ることができる。
【０１０８】なお、信号ＺＢＢＵは、図９の信号ＺＢＢ
Ｕと同様である。
Ｕと同様である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１によるＤＲＡＭの全体
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図２】 図１の基板電圧発生ユニットの詳細を示す概
略ブロック図である。
略ブロック図である。
【図３】 図２の一般的な検知回路を詳細を示す回路図
である。
である。
【図４】 図２の一般的なリングオシレータ制御回路を
詳細に示す回路図である。
詳細に示す回路図である。
【図５】 図２のノードＮ４に接続される、一般的なリ
ングオシレータの詳細を示す回路図である。
ングオシレータの詳細を示す回路図である。
【図６】 図２のポンプ回路の詳細を示す回路図であ
る。
る。
【図７】 図２のノードＮ５に接続される、一般的なリ
ングオシレータの詳細を示す回路図である。
ングオシレータの詳細を示す回路図である。
【図８】 図２のノードＮ６に接続される、一般的なリ
ングオシレータの詳細を示す回路図である。
ングオシレータの詳細を示す回路図である。
【図９】 本発明の実施の形態１によるＤＲＡＭに用い
る図２の検知回路を詳細に示す回路図である。
る図２の検知回路を詳細に示す回路図である。
【図１０】 本発明の実施の形態１によるＤＲＡＭの動
作モードと、クランプレベルとの関係を示す図である。
作モードと、クランプレベルとの関係を示す図である。
【図１１】 図９の信号ＺＢＢＵの発生タイミングを示
すタイミング図である。
すタイミング図である。
【図１２】 本発明の実施の形態２によるＤＲＡＭに用
いる図２の検知回路の詳細を示す回路図である。
いる図２の検知回路の詳細を示す回路図である。
【図１３】 本発明の実施の形態３によるＤＲＡＭに用
いる図２のノードＮ５に接続されるリングオシレータの
詳細を示す回路図である。
いる図２のノードＮ５に接続されるリングオシレータの
詳細を示す回路図である。
【図１４】 本発明の実施の形態４によるＤＲＡＭに用
いるノードＮ６に接続されるリングオシレータの詳細を
示す回路図である。
いるノードＮ６に接続されるリングオシレータの詳細を
示す回路図である。
１〜７ 制御信号入力端子、９ アドレス信号入力端子
群、１１ データ信号入出力端子群、１３ 接地端子、
１５ 電源端子、１７ クロック発生回路、１９ 行お
よび列アドレスバッファ、２１ 行デコーダ、２３ 列
デコーダ、２５メモリセルアレイ、２７ センスアンプ
群、２９ 入出力回路、３１ 入力バッファ、３３ 出
力バッファ、３５ 基板電圧発生ユニット、３７ Ｐ型
半導体基板、３９ リングオシレータ制御回路、４１〜
４５ リングオシレータ、４７〜５１ ポンプ回路、５
３ 検知回路、５５〜６３，７７〜８３，１１５〜１１
７，１４９〜１６１，１６７〜１７７，１９７〜２０９
ＰＭＯＳトランジスタ、６５〜７３，８５〜９９，１
２９〜１４１，１６３，１７９〜１８５，３０１ＮＭＯ
Ｓトランジスタ、７５，１４３ 抵抗、１０１〜１０
７，１４５，１４７，１６５，１８７〜１９３，３０３
〜３０７ インバータ、１０９，１９５，３０３，３０
２ ＮＡＮＤ回路、１１１，１１３ ＮＡＮＤ回路（負
論理）。
群、１１ データ信号入出力端子群、１３ 接地端子、
１５ 電源端子、１７ クロック発生回路、１９ 行お
よび列アドレスバッファ、２１ 行デコーダ、２３ 列
デコーダ、２５メモリセルアレイ、２７ センスアンプ
群、２９ 入出力回路、３１ 入力バッファ、３３ 出
力バッファ、３５ 基板電圧発生ユニット、３７ Ｐ型
半導体基板、３９ リングオシレータ制御回路、４１〜
４５ リングオシレータ、４７〜５１ ポンプ回路、５
３ 検知回路、５５〜６３，７７〜８３，１１５〜１１
７，１４９〜１６１，１６７〜１７７，１９７〜２０９
ＰＭＯＳトランジスタ、６５〜７３，８５〜９９，１
２９〜１４１，１６３，１７９〜１８５，３０１ＮＭＯ
Ｓトランジスタ、７５，１４３ 抵抗、１０１〜１０
７，１４５，１４７，１６５，１８７〜１９３，３０３
〜３０７ インバータ、１０９，１９５，３０３，３０
２ ＮＡＮＤ回路、１１１，１１３ ＮＡＮＤ回路（負
論理）。
Claims (8)
- 【請求項１】 通常モードと、特殊モードとを有する半
導体記憶装置であって、 出力ノードに負の値を有する基板電圧を発生する基板電
圧発生手段を備え、 前記基板電圧発生手段は、 前記出力ノードの電位レベルを検知する検知手段と、 前記検知手段が検知した電位レベルに応じて、前記基板
電圧を発生する電圧発生手段とを含み、 前記検知手段は、前記出力ノードの電位が所定電位より
大きくなった場合に、前記電圧発生手段を動作させ、 前記検知手段は、前記特殊モードに入ったことを示す信
号に応じて、通常モードのときより、前記所定電位を大
きく設定する、半導体記憶装置。 - 【請求項２】 前記検知手段は、 第１のノードと、第２のノードとの間に直列に接続され
る複数の第１のトランジスタを含み、 前記複数の第１のトランジスタの制御電極は、前記第２
のノードに接続され、 前記第２のノードは、前記出力ノードの電位に応じた電
位になっており、 前記第２のノードの電位は、前記第１のノードの電位よ
り小さく、 前記検知手段は、 前記複数の第１のトランジスタのうちの少なくとも１つ
の前記第１のトランジスタに並列に接続される第２のト
ランジスタをさらに含み、 前記第２のトランジスタは、その制御電極に前記特殊モ
ードに入ったことを示す信号を受けて、オンになり、こ
れによって、前記所定電位が、前記特殊モードのとき
に、前記通常モードのときよりも大きく設定され、 前記特殊モードのときの前記所定電位および前記通常モ
ードのときの前記所定電位の大きさは、前記第１のトラ
ンジスタの数により決定される、請求項１に記載の半導
体記憶装置。 - 【請求項３】 通常モードと、特殊モードとを有する半
導体記憶装置であって、 出力ノードに負の値を有する基板電圧を発生する基板電
圧発生手段を備え、 前記基板電圧発生手段は、 前記出力ノードの電位レベルを検知する検知手段と、 前記基板電圧を発生する電圧発生手段とを含み、 前記検知手段は、前記出力ノードの電位が所定電位より
小さくなった場合に、前記出力ノードから電子を放電
し、 前記検知手段は、前記特殊モードに入ったことを示す信
号に応じて、通常モードのときより、前記所定電位を大
きく設定する、半導体記憶装置。 - 【請求項４】 前記検知手段は、 第１のノードと、第２のノードとの間に直列に接続され
る複数の第１のトランジスタを含み、 前記複数の第１のトランジスタの制御電極は、前記第２
のノードに接続され、 前記第２のノードは、前記出力ノードの電位に応じた電
位になっており、 前記第２のノードの電位は、前記第１のノードの電位よ
り小さく、 前記検知手段は、 前記複数の第１のトランジスタのうちの少なくとも１つ
の前記第１のトランジスタに並列に接続される第２のト
ランジスタをさらに含み、 前記第２のトランジスタは、その制御電極に前記特殊モ
ードに入ったことを示す信号を受けて、オンになり、こ
れによって、前記所定電位が、前記特殊モードのとき
に、前記通常モードのときよりも大きく設定され、 前記特殊モードのときの前記所定電位および前記通常モ
ードのときの前記所定電位の大きさは、前記第１のトラ
ンジスタの数により決定される、請求項３に記載の半導
体記憶装置。 - 【請求項５】 通常モードと、特殊モードとを有する半
導体記憶装置であって、 出力ノードに負の値を有する基板電圧を発生する基板電
圧発生手段を備え、 前記基板電圧発生手段は、 前記基板電圧を発生するポンプ手段と、 前記ポンプ手段を動作させるためのパルス信号を発生す
るリング手段と、 前記リング手段からの前記パルス信号の周波数を制御す
るリング制御手段とを含み、 前記リング制御手段は、 前記特殊モードに入ったことを示す信号に応じて、前記
通常モードのときより、前記リング手段の入力ノードに
小さな電位を供給する、半導体記憶装置。 - 【請求項６】 前記リング制御手段は、 前記リング手段の前記入力ノードと、前記入力ノードよ
り電位が大きい高電位ノードとの間に直列に接続される
複数の第１のトランジスタを含み、 前記複数の第１のトランジスタの制御電極は、前記入力
ノードに接続され、 前記リング制御手段は、 前記複数の第１のトランジスタのうちの少なくとも１つ
の前記第１のトランジスタに並列に接続される第２のト
ランジスタをさらに含み、 前記第２のトランジスタは、その制御電極に前記特殊モ
ードに入ったことを示す信号を受けて、オフになり、こ
れによって、前記特殊モードのときに、前記通常モード
のときよりも小さな電位を前記入力ノードに供給し、 前記特殊モードのときに、前記入力ノードに供給する電
位および前記通常モードのときに前記入力ノードに供給
する電位の大きさは、前記第１のトランジスタの数によ
り決定される、請求項５に記載の半導体記憶装置。 - 【請求項７】 通常モードと、特殊モードとを有する半
導体記憶装置であって、 出力ノードに、負の値を有する第１の基板電圧を発生す
る第１の基板電圧発生手段と、 常時動作し、前記出力ノードに、負の値を有する第２の
基板電圧を発生する第２の基板電圧発生手段と、 前記半導体記憶装置の内部動作を制御する内部制御信号
に応じて、前記出力ノードに負の値を有する第３の基板
電圧を発生する第３の基板電圧発生手段とを備え、 前記第１の基板電圧発生手段は、前記出力ノードの電位
レベルに応じて、動作し、 前記第３の基板電圧発生手段は、前記特殊モードのとき
には、その動作を停止する、半導体記憶装置。 - 【請求項８】 前記特殊モードは、セルフリフレッシュ
モードである、請求項１から７のいずれか１項に記載の
半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8027636A JPH09219092A (ja) | 1996-02-15 | 1996-02-15 | 半導体記憶装置 |
| TW085105036A TW310434B (en) | 1996-02-15 | 1996-04-27 | The semiconductor memory device |
| DE69601067T DE69601067T2 (de) | 1996-02-15 | 1996-09-17 | Halbleiter-Speicheranordnung, die imstande ist, die Grösse der Substratspannung abhängig vom Zustand zu setzen |
| EP96114904A EP0790618B1 (en) | 1996-02-15 | 1996-09-17 | Semiconductor memory device capable of setting the magnitude of substrate voltage in accordance with the mode |
| KR1019960046468A KR100244837B1 (ko) | 1996-02-15 | 1996-10-17 | 기판 전압의 크기를 모드에 따라서 설정할 수 있는 반도체 기억 장치 |
| CN96122645A CN1113361C (zh) | 1996-02-15 | 1996-10-17 | 能根据工作方式设定衬底电压幅度的半导体存储装置 |
| US08/779,185 US5694365A (en) | 1996-02-15 | 1997-01-06 | Semiconductor memory device capable of setting the magnitude of substrate voltage in accordance with the mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8027636A JPH09219092A (ja) | 1996-02-15 | 1996-02-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219092A true JPH09219092A (ja) | 1997-08-19 |
Family
ID=12226440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8027636A Withdrawn JPH09219092A (ja) | 1996-02-15 | 1996-02-15 | 半導体記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5694365A (ja) |
| EP (1) | EP0790618B1 (ja) |
| JP (1) | JPH09219092A (ja) |
| KR (1) | KR100244837B1 (ja) |
| CN (1) | CN1113361C (ja) |
| DE (1) | DE69601067T2 (ja) |
| TW (1) | TW310434B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185144B1 (en) * | 1997-09-16 | 2001-02-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with reduced power consumption and stable operation in data holding state |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3199987B2 (ja) | 1995-08-31 | 2001-08-20 | 株式会社東芝 | 半導体集積回路装置およびその動作検証方法 |
| KR100309459B1 (ko) * | 1998-04-13 | 2001-12-17 | 김영환 | 반도체장치의기판전압발생기 |
| KR100272511B1 (ko) * | 1998-08-10 | 2000-11-15 | 김영환 | 반도체 메모리소자의 고전압 발생회로 |
| JP3802239B2 (ja) * | 1998-08-17 | 2006-07-26 | 株式会社東芝 | 半導体集積回路 |
| JP3430050B2 (ja) * | 1998-12-28 | 2003-07-28 | 日本電気株式会社 | 半導体記憶装置およびその駆動方法 |
| JP2002367369A (ja) * | 2001-06-05 | 2002-12-20 | Nec Corp | 半導体記憶装置 |
| CN104610928A (zh) * | 2015-02-02 | 2015-05-13 | 孙建林 | 一种太阳能水箱的蓄热材料的制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US142967A (en) * | 1873-09-16 | Improvement in bench-irons for harness-makers | ||
| US4401897A (en) * | 1981-03-17 | 1983-08-30 | Motorola, Inc. | Substrate bias voltage regulator |
| JPS59162690A (ja) * | 1983-03-04 | 1984-09-13 | Nec Corp | 擬似スタテイツクメモリ |
| JPH0778992B2 (ja) * | 1988-02-23 | 1995-08-23 | 三菱電機株式会社 | ダイナミック型半導体記憶装置 |
| KR0134773B1 (ko) * | 1988-07-05 | 1998-04-20 | Hitachi Ltd | 반도체 기억장치 |
| JP2634241B2 (ja) * | 1989-05-26 | 1997-07-23 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04114393A (ja) * | 1990-09-04 | 1992-04-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| EP0545266A3 (en) * | 1991-11-29 | 1993-08-04 | Nec Corporation | Semiconductor integrated circuit |
| US5329168A (en) * | 1991-12-27 | 1994-07-12 | Nec Corporation | Semiconductor integrated circuit device equipped with substrate biasing system selectively powered from internal and external power sources |
| JPH05274876A (ja) * | 1992-03-30 | 1993-10-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR0142967B1 (ko) * | 1995-04-26 | 1998-08-17 | 김광호 | 반도체 메모리장치의 기판 전압 제어회로 |
-
1996
- 1996-02-15 JP JP8027636A patent/JPH09219092A/ja not_active Withdrawn
- 1996-04-27 TW TW085105036A patent/TW310434B/zh active
- 1996-09-17 EP EP96114904A patent/EP0790618B1/en not_active Expired - Lifetime
- 1996-09-17 DE DE69601067T patent/DE69601067T2/de not_active Expired - Fee Related
- 1996-10-17 CN CN96122645A patent/CN1113361C/zh not_active Expired - Fee Related
- 1996-10-17 KR KR1019960046468A patent/KR100244837B1/ko not_active Expired - Fee Related
-
1997
- 1997-01-06 US US08/779,185 patent/US5694365A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185144B1 (en) * | 1997-09-16 | 2001-02-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with reduced power consumption and stable operation in data holding state |
| US6421281B2 (en) | 1997-09-16 | 2002-07-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with reduced power consumption and stable operation in data holding state |
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| Publication number | Publication date |
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| CN1157460A (zh) | 1997-08-20 |
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| TW310434B (en) | 1997-07-11 |
| DE69601067D1 (de) | 1999-01-14 |
| US5694365A (en) | 1997-12-02 |
| DE69601067T2 (de) | 1999-05-27 |
| CN1113361C (zh) | 2003-07-02 |
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