JPH1064261A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1064261A JPH1064261A JP8224789A JP22478996A JPH1064261A JP H1064261 A JPH1064261 A JP H1064261A JP 8224789 A JP8224789 A JP 8224789A JP 22478996 A JP22478996 A JP 22478996A JP H1064261 A JPH1064261 A JP H1064261A
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- Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 差動アンプとバッファ回路で構成される電圧
変換回路において、電源電圧が低くなり基準電圧と出力
電圧が近くなると負荷駆動能力が著しく低下する。 【解決手段】 電圧変換回路の差動アンプの出力部をプ
ッシュプル方式にする。または、駆動トランジスタのし
きい電圧を他の回路のトランジスタより低くし、さらに
差動アンプを電源電圧より高い電圧で動作させる。 【効果】 電圧変換回路の差動アンプの出力部をプッシ
ュプル方式にすることによりその振幅が大きくなるので
駆動トランジスタ駆動能力を大きくすることができる。
バッファ回路の駆動トランジスタのしきい電圧を他の回
路のトランジスタより低くすることにより駆動能力を大
きくすることができる。低しきい電圧化よる、サブスレ
ッショールド電流の増加は、差動アンプを電源電圧より
高い電圧で動作させることにより防ぐことができる。
変換回路において、電源電圧が低くなり基準電圧と出力
電圧が近くなると負荷駆動能力が著しく低下する。 【解決手段】 電圧変換回路の差動アンプの出力部をプ
ッシュプル方式にする。または、駆動トランジスタのし
きい電圧を他の回路のトランジスタより低くし、さらに
差動アンプを電源電圧より高い電圧で動作させる。 【効果】 電圧変換回路の差動アンプの出力部をプッシ
ュプル方式にすることによりその振幅が大きくなるので
駆動トランジスタ駆動能力を大きくすることができる。
バッファ回路の駆動トランジスタのしきい電圧を他の回
路のトランジスタより低くすることにより駆動能力を大
きくすることができる。低しきい電圧化よる、サブスレ
ッショールド電流の増加は、差動アンプを電源電圧より
高い電圧で動作させることにより防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップに組
み込まれた電圧変換回路に関するものであり、特に電源
電圧が低いときや電源電圧と内部電圧が近接していると
きに有効な技術に関する。
み込まれた電圧変換回路に関するものであり、特に電源
電圧が低いときや電源電圧と内部電圧が近接していると
きに有効な技術に関する。
【０００２】
【従来の技術】一般に、メモリやマイクロプロセッサ等
を構成する半導体集積回路では、それが高集積化される
ほど素子数が増えることとなり、またより高速化が求め
られるので消費電流が増える。また半導体集積回路にお
ける素子は、微細化されその耐圧が下がってくる。この
ため、高集積化とともに、電源電圧を下げる必要があ
る。
を構成する半導体集積回路では、それが高集積化される
ほど素子数が増えることとなり、またより高速化が求め
られるので消費電流が増える。また半導体集積回路にお
ける素子は、微細化されその耐圧が下がってくる。この
ため、高集積化とともに、電源電圧を下げる必要があ
る。
【０００３】電源電圧に関し、ＪＥＤＥＣ（Joint Elec
tronic Device Engineering Council-Electronic Indus
trial Association）では、５Ｖ、３．３Ｖ、２．５Ｖ
のような値に規定されており、これによって、各半導体
集積回路の電源電圧の統一化が図られることとなる。電
源電圧に関しては、また、ユーザー側からみれば、従来
の設計ノウハウの有効活用や他の小規模、中規模素子と
のインターフェースの点から外部電源電圧は従来のまま
に保つことが望ましい。
tronic Device Engineering Council-Electronic Indus
trial Association）では、５Ｖ、３．３Ｖ、２．５Ｖ
のような値に規定されており、これによって、各半導体
集積回路の電源電圧の統一化が図られることとなる。電
源電圧に関しては、また、ユーザー側からみれば、従来
の設計ノウハウの有効活用や他の小規模、中規模素子と
のインターフェースの点から外部電源電圧は従来のまま
に保つことが望ましい。
【０００４】そこで、この種の回路素子の微細化、低耐
圧化に伴う半導体集積回路の特性と外部電源電圧特性の
ような外部特性との相違の考慮の基で、例えばチップ上
に一種の電源回路としての電圧変換回路を搭載し、その
電圧変換回路によって得た外部電圧よりも低い電圧をチ
ツプ上の内部回路に供給する方式が、１６Ｍビットダイ
ナミックランダムアクセスメモリ（以下ＤＲＡＭと略
記）のような大容量ＭＯＳ半導体集積回路において検討
された。
圧化に伴う半導体集積回路の特性と外部電源電圧特性の
ような外部特性との相違の考慮の基で、例えばチップ上
に一種の電源回路としての電圧変換回路を搭載し、その
電圧変換回路によって得た外部電圧よりも低い電圧をチ
ツプ上の内部回路に供給する方式が、１６Ｍビットダイ
ナミックランダムアクセスメモリ（以下ＤＲＡＭと略
記）のような大容量ＭＯＳ半導体集積回路において検討
された。
【０００５】従来の電圧変換回路としては、例えば、出
力を制御する制御トランジスタないしは駆動トランジス
タとしてそのソ−スが電源端子に結合されそのドレイン
が出力端子に結合されたｐチャンネル型ＭＯＳＦＥＴ
と、かかる駆動トランジスタのドレインから出力される
出力電圧と基準電圧とを比較しその比較出力によってか
かる駆動トランジスタを制御する誤差増幅器としての単
一段からなるＭＯＳ差動アンプとからなるようなフィ−
ドバック制御型の電圧変換回路がある（培風館１９９４
年１１月発行「超ＬＳＩメモリ」２７１ページに記
載）。
力を制御する制御トランジスタないしは駆動トランジス
タとしてそのソ−スが電源端子に結合されそのドレイン
が出力端子に結合されたｐチャンネル型ＭＯＳＦＥＴ
と、かかる駆動トランジスタのドレインから出力される
出力電圧と基準電圧とを比較しその比較出力によってか
かる駆動トランジスタを制御する誤差増幅器としての単
一段からなるＭＯＳ差動アンプとからなるようなフィ−
ドバック制御型の電圧変換回路がある（培風館１９９４
年１１月発行「超ＬＳＩメモリ」２７１ページに記
載）。
【０００６】また、本願発明者等は、本願発明に先立っ
て図２の電圧変換回路において図３のような動作波形が
得られることを検討した。
て図２の電圧変換回路において図３のような動作波形が
得られることを検討した。
【０００７】かかる構成の電圧変換回路は、駆動トラン
ジスタのソ−スを電源端子側に接続し、ドレインから出
力を得るようにすることから、そのソ−ス、ドレイン間
電圧が比較的小さくなったときでもそのゲ−ト、ソ−ス
間に比較的大きなレベルの制御信号を加えることができ
ることから、比較的低い電源電圧での良好な動作が期待
される。かかる構成の電圧変換回路は、また、その内部
のフィ−ドバックル−プにおける信号位相回転を比較的
単純なものにすることもでき、それ自体のリンギングや
発振のような異常動作の発生を防ぐための半導体集積回
路化が難しいような補償手段を必要とすること無く安定
に動作することが期待できることから、その出力電圧が
供給される内部回路とともに一つの半導体集積回路とし
て構成されるようなオンチツプの回路として好適なもの
と考えられる。
ジスタのソ−スを電源端子側に接続し、ドレインから出
力を得るようにすることから、そのソ−ス、ドレイン間
電圧が比較的小さくなったときでもそのゲ−ト、ソ−ス
間に比較的大きなレベルの制御信号を加えることができ
ることから、比較的低い電源電圧での良好な動作が期待
される。かかる構成の電圧変換回路は、また、その内部
のフィ−ドバックル−プにおける信号位相回転を比較的
単純なものにすることもでき、それ自体のリンギングや
発振のような異常動作の発生を防ぐための半導体集積回
路化が難しいような補償手段を必要とすること無く安定
に動作することが期待できることから、その出力電圧が
供給される内部回路とともに一つの半導体集積回路とし
て構成されるようなオンチツプの回路として好適なもの
と考えられる。
【０００８】
【発明が解決しようとする課題】前述のように一般に素
子を微細化すると、それに応じて電源電圧を下げること
が必要となり、また、ＭＯＳトランジスタのしきい値電
圧ＶＴも低くする必要がある。しかし、電源電圧及びＭ
ＯＳトランジスタのしきい値電圧を低下させようとする
場合には、次のような新たな問題も考慮する必要の有る
ことが明らかとなってきた。
子を微細化すると、それに応じて電源電圧を下げること
が必要となり、また、ＭＯＳトランジスタのしきい値電
圧ＶＴも低くする必要がある。しかし、電源電圧及びＭ
ＯＳトランジスタのしきい値電圧を低下させようとする
場合には、次のような新たな問題も考慮する必要の有る
ことが明らかとなってきた。
【０００９】(1)ＭＯＳトランジスタのしきい値電圧Ｖ
Ｔを低くした場合には、それに応じてサブスレッショー
ルド電流（前述の培風館１９９４年１１月発行「超ＬＳ
Ｉメモリ」３５１ページに記載）が増加することとな
る。サブスレッショールド電流による回路の不所望な電
流の消費を抑えるには、ＭＯＳＦＥＴのしきい値電圧を
単純に電源電圧の減少比率に１対１対応するような比率
をもって下げることはできなくなってくる。これによっ
て、ＭＯＳＦＥＴのしきい値電圧が相対的に大きな値を
とることになってくる。
Ｔを低くした場合には、それに応じてサブスレッショー
ルド電流（前述の培風館１９９４年１１月発行「超ＬＳ
Ｉメモリ」３５１ページに記載）が増加することとな
る。サブスレッショールド電流による回路の不所望な電
流の消費を抑えるには、ＭＯＳＦＥＴのしきい値電圧を
単純に電源電圧の減少比率に１対１対応するような比率
をもって下げることはできなくなってくる。これによっ
て、ＭＯＳＦＥＴのしきい値電圧が相対的に大きな値を
とることになってくる。
【００１０】(2)また、ＭＯＳトランジスタのゲート酸
化膜厚やチャネル長を縮小しても、キャリアの速度飽和
現象のために、ＭＯＳトランジスタによる駆動能力は理
論通りには増加しなくなる。そこで、得るべき動作速度
特性等の考慮の基で、内部回路を構成するＭＯＳトラン
ジスタが十分に駆動されるようにするためには、内部回
路に供給される内部電圧ＶＬを、外部から供給される電
源電圧の低下に比例して下げるのではなく、相対的に大
きな値にせざるを得なくなってくる。そのため、供給さ
れる電源電圧ＶＤＤと得るべき変換電圧ＶＬとの差は、
素子が微細化されるにともない小さくなっていく。たと
えば、最小加工寸法を０．５μｍとするような半導体集
積回路製造プロセス（０．５μｍプロセス）によって製
造される１６ＭビットＤＲＡＭの第１世代の製品ではＶ
ＤＤ＝５Ｖ、ＶＬ＝３．３Ｖであったものが、０．２μ
ｍプロセスになる２５６ＭビットＤＲＡＭの第１世代で
はＶＤＤ＝３．３Ｖ、ＶＬ＝２．５Ｖとなる。また、第
２世代ではそれぞれ、３．３Ｖ／２〜２．５Ｖ、２．５
Ｖ／２．０Ｖとなり益々ＶＤＤとＶＬとの差は小さくな
る。
化膜厚やチャネル長を縮小しても、キャリアの速度飽和
現象のために、ＭＯＳトランジスタによる駆動能力は理
論通りには増加しなくなる。そこで、得るべき動作速度
特性等の考慮の基で、内部回路を構成するＭＯＳトラン
ジスタが十分に駆動されるようにするためには、内部回
路に供給される内部電圧ＶＬを、外部から供給される電
源電圧の低下に比例して下げるのではなく、相対的に大
きな値にせざるを得なくなってくる。そのため、供給さ
れる電源電圧ＶＤＤと得るべき変換電圧ＶＬとの差は、
素子が微細化されるにともない小さくなっていく。たと
えば、最小加工寸法を０．５μｍとするような半導体集
積回路製造プロセス（０．５μｍプロセス）によって製
造される１６ＭビットＤＲＡＭの第１世代の製品ではＶ
ＤＤ＝５Ｖ、ＶＬ＝３．３Ｖであったものが、０．２μ
ｍプロセスになる２５６ＭビットＤＲＡＭの第１世代で
はＶＤＤ＝３．３Ｖ、ＶＬ＝２．５Ｖとなる。また、第
２世代ではそれぞれ、３．３Ｖ／２〜２．５Ｖ、２．５
Ｖ／２．０Ｖとなり益々ＶＤＤとＶＬとの差は小さくな
る。
【００１１】ここで、例として第１世代で駆動能力を比
較してみる。今、差動アンプが差動ＭＯＳＦＥＴと、そ
の差動ＭＯＳＦＥＴの一方のドレイン出力を受け他方の
ＭＯＳＦＥＴのドレインに供給すべき電流を形成するカ
レントミラ−負荷回路とからなり、かかる差動ＭＯＳＦ
ＥＴのしきい値電圧をＶＬとし、ドレインコンダクタン
スをβとし、差動トランジスタの動作電流をＩｓとする
と、駆動トランジスタのゲ−ト・ソ−ス間に加わる電圧
Ｖｇｓは、Ｖｇｓ＝ＶＤＤ−｛ＶＬ−（ＶＴ＋（２Ｉｓ
／β）１／２｝で表される。そこで、Ｖｇｓを計算する
と、前者（１６ＭビットＤＲＡＭ）では｜ＶＴ｜＝１
Ｖ、Ｉｓ＝２ｍＡ、β＝１０ｍＳ／ＶとすればＶｇｓ＝
３．３３Ｖ、後者（２５６ＭビットＤＲＡＭ）ではＶ
Ｔ、Ｉｓ、βを同じとしてＶｇｓ＝２．４３Ｖとなり、
ＶＴ分を差し引いた実効ゲート電圧は６０％以上減少す
る。それに対して、微細化によるトランジスタの駆動能
力の増加はそれ以下なので、電圧変換回路の駆動能力は
相対的に低下することとなる。
較してみる。今、差動アンプが差動ＭＯＳＦＥＴと、そ
の差動ＭＯＳＦＥＴの一方のドレイン出力を受け他方の
ＭＯＳＦＥＴのドレインに供給すべき電流を形成するカ
レントミラ−負荷回路とからなり、かかる差動ＭＯＳＦ
ＥＴのしきい値電圧をＶＬとし、ドレインコンダクタン
スをβとし、差動トランジスタの動作電流をＩｓとする
と、駆動トランジスタのゲ−ト・ソ−ス間に加わる電圧
Ｖｇｓは、Ｖｇｓ＝ＶＤＤ−｛ＶＬ−（ＶＴ＋（２Ｉｓ
／β）１／２｝で表される。そこで、Ｖｇｓを計算する
と、前者（１６ＭビットＤＲＡＭ）では｜ＶＴ｜＝１
Ｖ、Ｉｓ＝２ｍＡ、β＝１０ｍＳ／ＶとすればＶｇｓ＝
３．３３Ｖ、後者（２５６ＭビットＤＲＡＭ）ではＶ
Ｔ、Ｉｓ、βを同じとしてＶｇｓ＝２．４３Ｖとなり、
ＶＴ分を差し引いた実効ゲート電圧は６０％以上減少す
る。それに対して、微細化によるトランジスタの駆動能
力の増加はそれ以下なので、電圧変換回路の駆動能力は
相対的に低下することとなる。
【００１２】(3)さらに、半導体集積回路技術の進歩に
伴う高集積化により、内部回路の素子数も多くなりその
消費電流が増加し、ますます駆動能力が不足してくる。
伴う高集積化により、内部回路の素子数も多くなりその
消費電流が増加し、ますます駆動能力が不足してくる。
【００１３】以上の問題は、現在のトランジスタの性能
では、ＶＤＤとＶＬの差が１Ｖを切った位のところから
顕著になると思われる。
では、ＶＤＤとＶＬの差が１Ｖを切った位のところから
顕著になると思われる。
【００１４】そこで、駆動能力を増加させるために、電
圧変換回路の駆動トランジスタのチャネル幅を大きくす
ると、それに応じてかかる駆動トランジスタのゲ−ト電
極容量から成るような容量が増加することとなり、差動
アンプの出力端からみた負荷容量が増加する。それに応
じて、電圧変換回路内の帰還経路における遅延時間が増
加し、電圧変換回路の動作が不安定になり、リンギング
や発振を生ずる恐れがでてくる。これを防ぐため差動ア
ンプの電流を増やすと、半導体チップ全体の消費電流が
増加するという問題とともに、差動アンプの利得が低下
し正確な出力電圧が得られなくなってくるという別の問
題が生じてくる。また、駆動トランジスタのしきい電圧
を小さくすることにより駆動能力の増加を図ることも可
能であるが、その場合には、駆動トランジスタのサブス
レッショールド電流の増大に注意する必要が出てくるこ
とになる。すなわち、負荷電流が減少したときに、ＶＤ
Ｄからかかる駆動トランジスタを通して流れるリーク電
流が、減少した負荷電流レベルを上回るようになり、出
力電圧が基準電圧より高くなってしまうという恐れが生
ずる。
圧変換回路の駆動トランジスタのチャネル幅を大きくす
ると、それに応じてかかる駆動トランジスタのゲ−ト電
極容量から成るような容量が増加することとなり、差動
アンプの出力端からみた負荷容量が増加する。それに応
じて、電圧変換回路内の帰還経路における遅延時間が増
加し、電圧変換回路の動作が不安定になり、リンギング
や発振を生ずる恐れがでてくる。これを防ぐため差動ア
ンプの電流を増やすと、半導体チップ全体の消費電流が
増加するという問題とともに、差動アンプの利得が低下
し正確な出力電圧が得られなくなってくるという別の問
題が生じてくる。また、駆動トランジスタのしきい電圧
を小さくすることにより駆動能力の増加を図ることも可
能であるが、その場合には、駆動トランジスタのサブス
レッショールド電流の増大に注意する必要が出てくるこ
とになる。すなわち、負荷電流が減少したときに、ＶＤ
Ｄからかかる駆動トランジスタを通して流れるリーク電
流が、減少した負荷電流レベルを上回るようになり、出
力電圧が基準電圧より高くなってしまうという恐れが生
ずる。
【００１５】なお、ＣＭＯＳインバ−タ回路が、比較的
小さい振幅の入力信号であってものほぼ動作電源範囲の
大きな振幅の信号を出力すると言う良く知られた特性を
持つことを考慮にいれて、誤差増幅器としての差動アン
プの出力を、ＣＭＯＳインバ−タ回路を介して駆動トラ
ンジスタに供給するようにすること検討しても良い。し
かしそのようにＣＭＯＳインバ−タ回路を追加する構成
の回路は、電圧変換回路のフィ−ドバックル−プ内に、
実質的に差動アンプと、ＣＭＯＳインバ−タ回路からな
るアンプと、駆動トランジスタとその負荷とからなるア
ンプとの３段構成のアンプが入ることになり、位相の制
御すなわち動作の安定化を図ることが極めて困難にな
り、オンチツプ回路としては構成し難しいことに注意す
る必要が有る。回路動作の安定性は、出力電圧が供給さ
れる内部回路が、ＤＲＡＭのようにその動作状態に応じ
てその動作電流が大幅に変化するものである場合には、
駆動トランジスタの入力から出力までの経路での信号位
相回転量が電流の大幅な変動に応じて大きく変動するこ
ととなるので、とくに大きな課題となるものである。
小さい振幅の入力信号であってものほぼ動作電源範囲の
大きな振幅の信号を出力すると言う良く知られた特性を
持つことを考慮にいれて、誤差増幅器としての差動アン
プの出力を、ＣＭＯＳインバ−タ回路を介して駆動トラ
ンジスタに供給するようにすること検討しても良い。し
かしそのようにＣＭＯＳインバ−タ回路を追加する構成
の回路は、電圧変換回路のフィ−ドバックル−プ内に、
実質的に差動アンプと、ＣＭＯＳインバ−タ回路からな
るアンプと、駆動トランジスタとその負荷とからなるア
ンプとの３段構成のアンプが入ることになり、位相の制
御すなわち動作の安定化を図ることが極めて困難にな
り、オンチツプ回路としては構成し難しいことに注意す
る必要が有る。回路動作の安定性は、出力電圧が供給さ
れる内部回路が、ＤＲＡＭのようにその動作状態に応じ
てその動作電流が大幅に変化するものである場合には、
駆動トランジスタの入力から出力までの経路での信号位
相回転量が電流の大幅な変動に応じて大きく変動するこ
ととなるので、とくに大きな課題となるものである。
【００１６】以上のように従来の電圧変換回路では、チ
ップが低電源電圧化、大容量化されるほど駆動能力が不
足し、これを補償しようとすると電圧変換回路が不安定
になったり正確な電圧が得られなくなるという問題が生
ずる。
ップが低電源電圧化、大容量化されるほど駆動能力が不
足し、これを補償しようとすると電圧変換回路が不安定
になったり正確な電圧が得られなくなるという問題が生
ずる。
【００１７】従って本発明の目的は、低電源電圧でも比
較的大きな駆動能力を持つた動作安定性の良い電圧変換
回路、及びそれを用いた半導体集積回路を提供すること
に有る。
較的大きな駆動能力を持つた動作安定性の良い電圧変換
回路、及びそれを用いた半導体集積回路を提供すること
に有る。
【００１８】本発明の他の目的は、低電圧大容量の半導
体集積回路に適した電圧変換回路及びそれを用いた半導
体集積回路を提供することに有る。
体集積回路に適した電圧変換回路及びそれを用いた半導
体集積回路を提供することに有る。
【００１９】本発明の他の目的は、変動の比較的大きな
負荷電流に対しても安定に動作する電圧変換回路を提供
することに有る。
負荷電流に対しても安定に動作する電圧変換回路を提供
することに有る。
【００２０】本発明の他の目的は、内部回路と共に一つ
の半導体集積回路として構成されるのに適した低電圧動
作可能な電圧変換回路を提供することに有る。
の半導体集積回路として構成されるのに適した低電圧動
作可能な電圧変換回路を提供することに有る。
【００２１】本発明の更に他の目的は、それ自体が低消
費電力化された電圧変換回路及びそれを用いた半導体集
積回路を提供することに有る。
費電力化された電圧変換回路及びそれを用いた半導体集
積回路を提供することに有る。
【００２２】本発明の他の目的は、待機制御に好適な電
圧変換回路及びそれを用いた半導体集積回路を提供する
ことに有る。
圧変換回路及びそれを用いた半導体集積回路を提供する
ことに有る。
【００２３】本発明の他の目的は、メモリを構成するＭ
ＯＳ半導体集積回路に適する電圧変換回路を提供するこ
とに有る。
ＯＳ半導体集積回路に適する電圧変換回路を提供するこ
とに有る。
【００２４】本発明の更に他の目的は、以下の説明及び
図面から明らかとなるであろう。
図面から明らかとなるであろう。
【００２５】
【課題を解決するための手段】上記課題を解決するため
の本発明の代表的な手段は、差動アンプの出力部を、カ
レントミラ−出力回路構成にすることに有る。
の本発明の代表的な手段は、差動アンプの出力部を、カ
レントミラ−出力回路構成にすることに有る。
【００２６】本発明のより好適な手段は、上記カレント
ミラ−出力回路をプシュプル出力構成にすることに有
る。
ミラ−出力回路をプシュプル出力構成にすることに有
る。
【００２７】本発明の他の手段は、駆動トランジスタの
しきい値電圧を内部回路のトランジスタのしきい値電圧
より低くし、差動アンプを駆動トランジスタに供給する
電源電圧よりも大きな供給電圧によってり動作させるこ
とにある。
しきい値電圧を内部回路のトランジスタのしきい値電圧
より低くし、差動アンプを駆動トランジスタに供給する
電源電圧よりも大きな供給電圧によってり動作させるこ
とにある。
【００２８】本発明のより好適な手段は、上の手段を組
み合わせることによって得られる。
み合わせることによって得られる。
【００２９】
【発明の実施の形態】図１は、本発明の第１の実施例の
電圧変換回路の回路図である。図示の回路は、ノ−ドＮ
Ｉに誤差増幅出力を出力する差動アンプ構成の誤差増幅
器と、その出力を受けてノ−ドＮ２に出力電圧ＶＤＨを
出力するバッファ回路とから構成されている。
電圧変換回路の回路図である。図示の回路は、ノ−ドＮ
Ｉに誤差増幅出力を出力する差動アンプ構成の誤差増幅
器と、その出力を受けてノ−ドＮ２に出力電圧ＶＤＨを
出力するバッファ回路とから構成されている。
【００３０】本実施例においては、誤差増幅器としての
差動アンプは、特に制限されないが、差動入力段と、カ
レントミラ−回路構成のプッシュプル型の出力部回路と
から構成されている。
差動アンプは、特に制限されないが、差動入力段と、カ
レントミラ−回路構成のプッシュプル型の出力部回路と
から構成されている。
【００３１】すなわち、差動アンプは、図示のように、
ｎチャンネル型ＭＯＳＦＥＴからなる差動トランジスタ
Ｑ１、Ｑ２と、その共通ソ−スに動作電流を与えるため
の電流源トランジスタＱ９と、そのゲ−ト・ドレインが
接続されることによってダイオ−ド接続されたＰチャン
ネル型ＭＯＳＦＥＴからなる負荷トランジスタＱ３、Ｑ
５とからなる差動入力段と、上記負荷トランジスタＱ３
とともに第１カレントミラ−回路を構成するｐチャンネ
ル型ＭＯＳＦＥＴからなるトランジスタＱ４と、上記負
荷トランジスタＱ５とともに第２カレントミラ−回路を
構成するｐチャンネル型ＭＯＳＦＥＴからなるトランジ
スタＱ６と、上記第１カレントミラ−回路の出力を入力
とする第３カレントミラ−回路を構成するｎチャンネル
型ＭＯＳＦＥＴからなるトランジスタＱ７、Ｑ８とから
なる出力部回路とから構成されている。
ｎチャンネル型ＭＯＳＦＥＴからなる差動トランジスタ
Ｑ１、Ｑ２と、その共通ソ−スに動作電流を与えるため
の電流源トランジスタＱ９と、そのゲ−ト・ドレインが
接続されることによってダイオ−ド接続されたＰチャン
ネル型ＭＯＳＦＥＴからなる負荷トランジスタＱ３、Ｑ
５とからなる差動入力段と、上記負荷トランジスタＱ３
とともに第１カレントミラ−回路を構成するｐチャンネ
ル型ＭＯＳＦＥＴからなるトランジスタＱ４と、上記負
荷トランジスタＱ５とともに第２カレントミラ−回路を
構成するｐチャンネル型ＭＯＳＦＥＴからなるトランジ
スタＱ６と、上記第１カレントミラ−回路の出力を入力
とする第３カレントミラ−回路を構成するｎチャンネル
型ＭＯＳＦＥＴからなるトランジスタＱ７、Ｑ８とから
なる出力部回路とから構成されている。
【００３２】上記差動トランジスタの一方Ｑ１のゲ−ト
は、差動アンプの非反転入力端子とみなされ、図示しな
い基準電圧発生回路からの基準電圧ＶＬＨが供給され
る。差動トランジスタの他方Ｑ２のゲ−トは、差動アン
プの反転入力端子とみなされ、ノ−ドＮ２を介してバッ
ファ回路の出力ＶＤＨが帰還される。電流源トランジス
タＱ９のゲ−トには、図示しないバイアス回路からのバ
イアス電圧が供給される。
は、差動アンプの非反転入力端子とみなされ、図示しな
い基準電圧発生回路からの基準電圧ＶＬＨが供給され
る。差動トランジスタの他方Ｑ２のゲ−トは、差動アン
プの反転入力端子とみなされ、ノ−ドＮ２を介してバッ
ファ回路の出力ＶＤＨが帰還される。電流源トランジス
タＱ９のゲ−トには、図示しないバイアス回路からのバ
イアス電圧が供給される。
【００３３】バッファ回路は、ｐチャンネル型ＭＯＳＦ
ＥＴからなる駆動トランジスタＱ１０、動作制御トラン
ジスタＱ１２と、ｎチャンネル型ＭＯＳＦＥＴからなる
制御トランジスタＱ１１とから構成されている。
ＥＴからなる駆動トランジスタＱ１０、動作制御トラン
ジスタＱ１２と、ｎチャンネル型ＭＯＳＦＥＴからなる
制御トランジスタＱ１１とから構成されている。
【００３４】駆動トランジスタＱ１０は、図示のように
そのソ−ス電極が電源端子ＶＤＤに接続され、そのゲ−
ト電極がノ−ドＮ１すなわち差動アンプの出力に接続さ
れ、そのドレイン電極がノ−ドＮ２に接続されている。
駆動トランジスタＱ１０のようなトランジスタは、その
ドレイン電極が出力電極を構成し、そのゲ−ト電極が制
御電極を構成し、そのソ−ス電極がゲ−ト電極に加えら
れる制御信号に対する基準電位点をなす基準電極を構成
し、その出力電極−基準電極間の電流が制御電極−基準
電極間に加わる制御信号によって制御される制御素子で
あるとみなすことができる。図示のような接続による
と、駆動トランジスタＱ１０の基準電極が電源端子ＶＤ
Ｄに接続されていることから、基準電極−出力電極間の
電位差が比較的小さくなった場合であっても、その基準
電極−制御電極間に比較的大きなレベルの制御信号を加
えることができることとなる。したがって、駆動トラン
ジスタＱ１０は、電源端子ＶＤＤ−出力ノ−ドＮ２間の
電位差が小さい場合であっても、出力ノ−ドＮ２に比較
的大きな電流を供給できるように制御され得る。これに
より、バッファ回路は、低電圧損失回路として動作可能
とされる。
そのソ−ス電極が電源端子ＶＤＤに接続され、そのゲ−
ト電極がノ−ドＮ１すなわち差動アンプの出力に接続さ
れ、そのドレイン電極がノ−ドＮ２に接続されている。
駆動トランジスタＱ１０のようなトランジスタは、その
ドレイン電極が出力電極を構成し、そのゲ−ト電極が制
御電極を構成し、そのソ−ス電極がゲ−ト電極に加えら
れる制御信号に対する基準電位点をなす基準電極を構成
し、その出力電極−基準電極間の電流が制御電極−基準
電極間に加わる制御信号によって制御される制御素子で
あるとみなすことができる。図示のような接続による
と、駆動トランジスタＱ１０の基準電極が電源端子ＶＤ
Ｄに接続されていることから、基準電極−出力電極間の
電位差が比較的小さくなった場合であっても、その基準
電極−制御電極間に比較的大きなレベルの制御信号を加
えることができることとなる。したがって、駆動トラン
ジスタＱ１０は、電源端子ＶＤＤ−出力ノ−ドＮ２間の
電位差が小さい場合であっても、出力ノ−ドＮ２に比較
的大きな電流を供給できるように制御され得る。これに
より、バッファ回路は、低電圧損失回路として動作可能
とされる。
【００３５】バッファ回路の出力ＶＤＨは、図示しない
内部回路からなるような負荷に供給される。図１におい
ては、便宜上、負荷をＩＬとして表示している。
内部回路からなるような負荷に供給される。図１におい
ては、便宜上、負荷をＩＬとして表示している。
【００３６】なお、バッファ回路における制御トランジ
スタＱ１１、Ｑ１２の動作、作用については後で説明す
る。
スタＱ１１、Ｑ１２の動作、作用については後で説明す
る。
【００３７】図示の構成の差動アンプによると、駆動ト
ランジスタＱ１０のゲート電圧をほぼ回路の接地電位Ｖ
ＳＳ（０Ｖ）にまで下げることができることによりＱ１
０のゲート−ソース間電圧を増大させることができ、そ
の結果、バッファ回路の駆動能力を増加させることがで
きる。
ランジスタＱ１０のゲート電圧をほぼ回路の接地電位Ｖ
ＳＳ（０Ｖ）にまで下げることができることによりＱ１
０のゲート−ソース間電圧を増大させることができ、そ
の結果、バッファ回路の駆動能力を増加させることがで
きる。
【００３８】図４は、図１の回路の動作波形を示してい
る。負荷電流ＩＬに応じて出力ノードＮ２の電圧が低下
すると、差動アンプはこの変化を検出して、Ｑ２の電流
を減少させると同時にＱ１の電流を増加させる。この変
化は第１のカレントミラー回路Ｑ３、Ｑ４と第３のカレ
ントミラー回路Ｑ７、Ｑ８を介して出力ノードＮ１へ伝
達される。一方Ｑ２の電流変化は第２のカレントミラ−
回路Ｑ５、Ｑ６を介して同じ出力ノードＮ１へ伝達され
る。こうして第２のカレントミラ−回路の出力トランジ
スタＱ６の電流は減少し、第３のカレントミラ−回路の
出力トランジスタＱ８の電流は増加する。すなわち、出
力トランジスタＱ６とＱ８の相互でプッシュプル動作が
行われる。ここで、トランジスタＱ６、Ｑ８のソース電
圧がそれぞれＶＤＤおよびＶＳＳであり、それらトラン
ジスタＱ６、Ｑ８の動作モードがそれぞれソース接地な
ので、出力ノ−ドＮ１は、Ｑ１、Ｑ２の電流変化がある
一定量以上あればほぼＶＤＤからＶＳＳの間でフルスウ
ィングすることになる。
る。負荷電流ＩＬに応じて出力ノードＮ２の電圧が低下
すると、差動アンプはこの変化を検出して、Ｑ２の電流
を減少させると同時にＱ１の電流を増加させる。この変
化は第１のカレントミラー回路Ｑ３、Ｑ４と第３のカレ
ントミラー回路Ｑ７、Ｑ８を介して出力ノードＮ１へ伝
達される。一方Ｑ２の電流変化は第２のカレントミラ−
回路Ｑ５、Ｑ６を介して同じ出力ノードＮ１へ伝達され
る。こうして第２のカレントミラ−回路の出力トランジ
スタＱ６の電流は減少し、第３のカレントミラ−回路の
出力トランジスタＱ８の電流は増加する。すなわち、出
力トランジスタＱ６とＱ８の相互でプッシュプル動作が
行われる。ここで、トランジスタＱ６、Ｑ８のソース電
圧がそれぞれＶＤＤおよびＶＳＳであり、それらトラン
ジスタＱ６、Ｑ８の動作モードがそれぞれソース接地な
ので、出力ノ−ドＮ１は、Ｑ１、Ｑ２の電流変化がある
一定量以上あればほぼＶＤＤからＶＳＳの間でフルスウ
ィングすることになる。
【００３９】なお、差動アンプの出力ノードＮ１をフル
スウィングするだけなら、差動アンプの出力部回路を例
えばＣＭＯＳインバータ回路のような回路素子数が少な
くまた回路構成も比較的単純な回路にすることができ
る。しかしながら、その場合には、インバータ回路のポ
ール（インバータの出力抵抗とＱ１０のゲート容量で生
ずるポ−ル）と差動アンプのポール（差動アンプの出力
抵抗とインバータの入力容量で生ずるポ−ル）とが近い
位置にくることとなり、バッファ段のポール（バッファ
回路の出力抵抗と負荷回路の容量で生ずる）と合わせて
の位相余裕がほとんどなくなってくることとなる。その
ような回路は、その動作の安定性が悪くなり、最悪の場
合は発振という異常動作によって全く回路として機能し
なくなることになる。すなわち、そのような回路は、位
相余裕がほとんど無いことによって、入力電源電圧の変
化や動作温度の変化等に応じてもたらされるＭＯＳトラ
ンジスタの動作条件や動作特性の若干の変動によっても
極めてひんぱんにリンギング動作や発振動作のような異
常動作を引き起こすこととなる。そのような回路は、ま
た、負荷電流の変化によってもたらされるＭＯＳトラン
ジスタの同様な動作条件の変化によって、著しく狭い負
荷電流範囲でしか安定な動作を期待できないようになる
ので、比較的大きな動作電流で動作する定常動作状態と
比較的小さい動作電流で動作する待機状態を持つ負荷の
ような負荷、すなわち負荷電流の変化が大きな負荷には
適用困難となる。
スウィングするだけなら、差動アンプの出力部回路を例
えばＣＭＯＳインバータ回路のような回路素子数が少な
くまた回路構成も比較的単純な回路にすることができ
る。しかしながら、その場合には、インバータ回路のポ
ール（インバータの出力抵抗とＱ１０のゲート容量で生
ずるポ−ル）と差動アンプのポール（差動アンプの出力
抵抗とインバータの入力容量で生ずるポ−ル）とが近い
位置にくることとなり、バッファ段のポール（バッファ
回路の出力抵抗と負荷回路の容量で生ずる）と合わせて
の位相余裕がほとんどなくなってくることとなる。その
ような回路は、その動作の安定性が悪くなり、最悪の場
合は発振という異常動作によって全く回路として機能し
なくなることになる。すなわち、そのような回路は、位
相余裕がほとんど無いことによって、入力電源電圧の変
化や動作温度の変化等に応じてもたらされるＭＯＳトラ
ンジスタの動作条件や動作特性の若干の変動によっても
極めてひんぱんにリンギング動作や発振動作のような異
常動作を引き起こすこととなる。そのような回路は、ま
た、負荷電流の変化によってもたらされるＭＯＳトラン
ジスタの同様な動作条件の変化によって、著しく狭い負
荷電流範囲でしか安定な動作を期待できないようになる
ので、比較的大きな動作電流で動作する定常動作状態と
比較的小さい動作電流で動作する待機状態を持つ負荷の
ような負荷、すなわち負荷電流の変化が大きな負荷には
適用困難となる。
【００４０】それに対して、本実施例では差動入力段と
バッファ回路の間にカレントミラー回路が入るけれど
も、差動入力段の負荷トランジスタがダイオード接続の
トランジスタからなりその動作抵抗が低くなることか
ら、この抵抗とカレントミラー回路のゲート容量で生ず
るポールが他の２つのポール（カレントミラーの出力抵
抗とバッファ回路のゲート容量とによって決まるポ−ル
と、バッファ回路の出力抵抗と負荷回路の容量とで決ま
るポール）より十分に高く離れたところに位置するよう
になる。そのため実施例によると、ほとんど安定性を損
なうことのない回路を得ることができる。
バッファ回路の間にカレントミラー回路が入るけれど
も、差動入力段の負荷トランジスタがダイオード接続の
トランジスタからなりその動作抵抗が低くなることか
ら、この抵抗とカレントミラー回路のゲート容量で生ず
るポールが他の２つのポール（カレントミラーの出力抵
抗とバッファ回路のゲート容量とによって決まるポ−ル
と、バッファ回路の出力抵抗と負荷回路の容量とで決ま
るポール）より十分に高く離れたところに位置するよう
になる。そのため実施例によると、ほとんど安定性を損
なうことのない回路を得ることができる。
【００４１】以上のように、本実施例によれば、低い電
源電圧でも、電圧変換回路の安定性を維持したままバッ
ファ回路の駆動トランジスタのゲート−ソース間電圧を
大きくできるので、高い駆動能力を得ることが出来る。
源電圧でも、電圧変換回路の安定性を維持したままバッ
ファ回路の駆動トランジスタのゲート−ソース間電圧を
大きくできるので、高い駆動能力を得ることが出来る。
【００４２】上記第１の実施例は、特に制限されない
が、次に説明するように、負荷電流ＩＬの変動に対して
回路動作を更に良好に適応させるための構成と、回路動
作停止制御のための構成とをもつ。
が、次に説明するように、負荷電流ＩＬの変動に対して
回路動作を更に良好に適応させるための構成と、回路動
作停止制御のための構成とをもつ。
【００４３】すなわち、バッファ回路における制御トラ
ンジスタＱ１１は、負荷電流ＩＬが著しく小さくなった
時でも駆動トランジスタＱ１０に適当な大きさの電流が
流れるようにするための一種のアイドリング電流源を構
成するように設けられている。バッファ回路における駆
動トランジスタＱ１０は、制御トランジスタＱ１１によ
るアイドリング電流によって、負荷電流ＩＬの大きな変
化にかかわらずに適当な利得を持つような動作状態に置
かれることになる。このような利得変化の制限は、回路
ル−プ内に実質的に３段のアンプを含むことによって安
定動作範囲が制限されがちな実施例の回路を、より安定
な動作状態に維持させる上で意義が有る。
ンジスタＱ１１は、負荷電流ＩＬが著しく小さくなった
時でも駆動トランジスタＱ１０に適当な大きさの電流が
流れるようにするための一種のアイドリング電流源を構
成するように設けられている。バッファ回路における駆
動トランジスタＱ１０は、制御トランジスタＱ１１によ
るアイドリング電流によって、負荷電流ＩＬの大きな変
化にかかわらずに適当な利得を持つような動作状態に置
かれることになる。このような利得変化の制限は、回路
ル−プ内に実質的に３段のアンプを含むことによって安
定動作範囲が制限されがちな実施例の回路を、より安定
な動作状態に維持させる上で意義が有る。
【００４４】また、バッファ回路における制御トランジ
スタＱ１２は、差動アンプにおける電流源トランジスタ
Ｑ９に加えるバイアス電圧Ｆ１をゼロボルトにスイッチ
制御するなどの方法によって電圧変換回路の動作を停止
させたときに、それと同期して駆動トランジスタＱ１０
を良好にカットオフさせるようにするために設けられて
いる。
スタＱ１２は、差動アンプにおける電流源トランジスタ
Ｑ９に加えるバイアス電圧Ｆ１をゼロボルトにスイッチ
制御するなどの方法によって電圧変換回路の動作を停止
させたときに、それと同期して駆動トランジスタＱ１０
を良好にカットオフさせるようにするために設けられて
いる。
【００４５】すなわち、図示しない内部回路の動作状態
が待機状態へ移行するなどによって負荷電流ＩＬが待機
レベルのような著しく小さいレベルに低下される動作状
態にされた場合、それに同期して、制御信号Ｆ１及びＦ
３はそれぞれハイレベルからロウレベルにされる。制御
信号Ｆ１のロウレベルへの変化によって電流源トランジ
スタＱ９がオフ状態にされ、それによって差動アンプの
動作が停止される。また制御信号Ｆ３のロウレベルへの
変化によって制御トランジスタＱ１２がオン状態にさ
れ、かかる制御トランジスタＱ１２による駆動トランジ
スタＱ１０がカットオフ駆動される。このような駆動ト
ランジスタＱ１０のカットオフ駆動によって、かかる駆
動トランジスタＱ１０のリ−ク電流が低減され、出力電
圧ＶＤＨの異常な上昇が防がれる。すなわち、待機状態
に移行した内部回路のような負荷に異常電圧が加わって
しまうことが防がれる。
が待機状態へ移行するなどによって負荷電流ＩＬが待機
レベルのような著しく小さいレベルに低下される動作状
態にされた場合、それに同期して、制御信号Ｆ１及びＦ
３はそれぞれハイレベルからロウレベルにされる。制御
信号Ｆ１のロウレベルへの変化によって電流源トランジ
スタＱ９がオフ状態にされ、それによって差動アンプの
動作が停止される。また制御信号Ｆ３のロウレベルへの
変化によって制御トランジスタＱ１２がオン状態にさ
れ、かかる制御トランジスタＱ１２による駆動トランジ
スタＱ１０がカットオフ駆動される。このような駆動ト
ランジスタＱ１０のカットオフ駆動によって、かかる駆
動トランジスタＱ１０のリ−ク電流が低減され、出力電
圧ＶＤＨの異常な上昇が防がれる。すなわち、待機状態
に移行した内部回路のような負荷に異常電圧が加わって
しまうことが防がれる。
【００４６】次に第２実施例について説明する。
【００４７】上記の第１の実施例では、差動アンプはｎ
−ＭＯＳ入力型、バッファ回路の駆動トランジスタはｐ
−ＭＯＳを用いた電流吐き出し型となっている。このよ
うな回路は、差動アンプの入力トランジスタＱ１、Ｑ２
のゲート・ソース間電圧が大きくとれるという理由でＶ
ＤＤ／２からＶＤＤ近傍の電圧を出力するの適してい
る。しかし、用途によってはＶＳＳからＶＤＤ／２近傍
の電圧で、しかも電流吸い込み型の駆動回路が必要とさ
れることがある。このような条件では、差動アンプの入
力トランジスタＱ１、Ｑ２のゲート・ソース間電圧が非
常に小さくなったり、場合によってはかかる入力トラン
ジスタがカットオフしてしまい正常に増幅動作すること
ができなくなってくる。そこで以下では、ＶＳＳからＶ
ＤＤ／２近傍の電圧を出力し、しかも大きな電流を吸い
込むことができる第２実施例について述べる。
−ＭＯＳ入力型、バッファ回路の駆動トランジスタはｐ
−ＭＯＳを用いた電流吐き出し型となっている。このよ
うな回路は、差動アンプの入力トランジスタＱ１、Ｑ２
のゲート・ソース間電圧が大きくとれるという理由でＶ
ＤＤ／２からＶＤＤ近傍の電圧を出力するの適してい
る。しかし、用途によってはＶＳＳからＶＤＤ／２近傍
の電圧で、しかも電流吸い込み型の駆動回路が必要とさ
れることがある。このような条件では、差動アンプの入
力トランジスタＱ１、Ｑ２のゲート・ソース間電圧が非
常に小さくなったり、場合によってはかかる入力トラン
ジスタがカットオフしてしまい正常に増幅動作すること
ができなくなってくる。そこで以下では、ＶＳＳからＶ
ＤＤ／２近傍の電圧を出力し、しかも大きな電流を吸い
込むことができる第２実施例について述べる。
【００４８】図５は、本発明の第２の実施例の電圧変換
回路の回路図である。本実施例は、第１の実施例で使用
しているトランジスタの極性をすべて逆にし、さらにそ
の電源電圧も逆にしたものに相当する。すなわち、差動
アンプをｐ−ＭＯＳ入力型にし、バッファ回路の駆動ト
ランジスタをｎ−ＭＯＳにしたことである。これによ
り、ＶＳＳからＶＤＤ／２近傍の電圧を出力するのに好
適となり、比較的大きな電流を吸い込むことができるよ
うになる。
回路の回路図である。本実施例は、第１の実施例で使用
しているトランジスタの極性をすべて逆にし、さらにそ
の電源電圧も逆にしたものに相当する。すなわち、差動
アンプをｐ−ＭＯＳ入力型にし、バッファ回路の駆動ト
ランジスタをｎ−ＭＯＳにしたことである。これによ
り、ＶＳＳからＶＤＤ／２近傍の電圧を出力するのに好
適となり、比較的大きな電流を吸い込むことができるよ
うになる。
【００４９】すなわち、差動アンプの入力段をｐ−ＭＯ
Ｓ入力型にすることにより入力電圧ＶＬＬ、ＶＤＬが低
くなっても入力トランジスタＱ１、Ｑ２のゲート−ソー
ス間には十分に大きな電圧がかかるようになる。また、
駆動トランジスタＱ１１をｎ−ＭＯＳにし、そのソース
を回路の接地電位ＶＳＳにすることによりソース接地モ
ードで動作するようにしたことによって大きな駆動力が
得られる。
Ｓ入力型にすることにより入力電圧ＶＬＬ、ＶＤＬが低
くなっても入力トランジスタＱ１、Ｑ２のゲート−ソー
ス間には十分に大きな電圧がかかるようになる。また、
駆動トランジスタＱ１１をｎ−ＭＯＳにし、そのソース
を回路の接地電位ＶＳＳにすることによりソース接地モ
ードで動作するようにしたことによって大きな駆動力が
得られる。
【００５０】図６は、本発明の第３の実施例であるＤＲ
ＡＭ（ダイナミックランダムアクセスメモリ）のブロッ
ク図を示している。
ＡＭ（ダイナミックランダムアクセスメモリ）のブロッ
ク図を示している。
【００５１】図示のＤＲＡＭは、公知のＣＭＯＳ半導体
集積回路技術によって単結晶シリコンからなるような一
つの半導体チップ上に形成される。
集積回路技術によって単結晶シリコンからなるような一
つの半導体チップ上に形成される。
【００５２】実施例のＤＲＡＭは、回路素子構造それ自
体が、いわゆるサブミクロンＣＭＯＳ半導体集積回路製
造技術のような微細化技術によって微細化され、その内
部回路がより低電源電圧で動作するようにされるもので
あるが、回路構成それ自体は、公知のＤＲＡＭに、制御
回路ＣＮＴ、電圧変換回路ＶＤＨＧ１、ＶＤＨＧ２、及
び基準電圧発生回路ＶＲＥＦを設けたものに相当すると
理解されて良い。
体が、いわゆるサブミクロンＣＭＯＳ半導体集積回路製
造技術のような微細化技術によって微細化され、その内
部回路がより低電源電圧で動作するようにされるもので
あるが、回路構成それ自体は、公知のＤＲＡＭに、制御
回路ＣＮＴ、電圧変換回路ＶＤＨＧ１、ＶＤＨＧ２、及
び基準電圧発生回路ＶＲＥＦを設けたものに相当すると
理解されて良い。
【００５３】そこで、公知のＤＲＡＭ部分については、
その概要を以下に説明することとし、その詳細回路等を
図示することは図面が複雑になってしまい、かえって実
施例のＤＲＡＭの理解を難しくしてしまうので避けるこ
ととする。
その概要を以下に説明することとし、その詳細回路等を
図示することは図面が複雑になってしまい、かえって実
施例のＤＲＡＭの理解を難しくしてしまうので避けるこ
ととする。
【００５４】メモリブロックＭＢＬＫは、図示しないメ
モリセルアレイ、センスアンプ、プリチャ−ジ回路とを
持つ。
モリセルアレイ、センスアンプ、プリチャ−ジ回路とを
持つ。
【００５５】メモリセルアレイは、複数のワ−ド線と、
複数のビット線と、それぞれワ−ド線とビット線との交
点に設けられた複数の複数のメモリセルメモリセルとを
持つ。各メモリセルは、１個のＭＯＳトランジスタと１
個のキャパシタとからなるダイナミック型メモリとされ
る。メモリアレイは、例えば、公知の２交点方式のメモ
リアレイから構成される。従って複数のビット線は、互
いに隣接する２本づつが対とされ、相補ビット線とさ
れ、１本のワ−ド線と相補ビット線のそれぞれとの２つ
の交点の内の一つの交点にメモリセルが電気的に結合さ
れる。
複数のビット線と、それぞれワ−ド線とビット線との交
点に設けられた複数の複数のメモリセルメモリセルとを
持つ。各メモリセルは、１個のＭＯＳトランジスタと１
個のキャパシタとからなるダイナミック型メモリとされ
る。メモリアレイは、例えば、公知の２交点方式のメモ
リアレイから構成される。従って複数のビット線は、互
いに隣接する２本づつが対とされ、相補ビット線とさ
れ、１本のワ−ド線と相補ビット線のそれぞれとの２つ
の交点の内の一つの交点にメモリセルが電気的に結合さ
れる。
【００５６】センスアンプは、それぞれ相補ビット線に
１対１対応をもって設けられる複数の単位センスアンプ
とその動作制御スイッチから構成される。各単位センス
アンプは、ゲ−ト・ドレインが互いに交差接続されかつ
ドレインが対応する相補ビット線にそれぞれ接続される
一対のｎチャンネル型ＭＯＳトランジスタと、同様にゲ
−ト・ドレインが互いに交差接続されかつドレインが対
応する相補ビット線にそれぞれ接続される一対のｐチャ
ンネル型ＭＯＳトランジスタとから構成される。複数の
単位センスアンプのｎチャンネル型ＭＯＳトランジスタ
のソ−スは、共通ソ−ス線（第１共通ソ−ス線）に共通
接続され、複数の単位センスアンプのｐチャンネル型Ｍ
ＯＳトランジスタのソ−スは、他の共通ソ−ス線（第２
共通ソ−ス線）に共通接続される。上記動作制御スイッ
チは、上記第１共通ソ−ス線に回路の接地電位点のよう
な低電位を供給するｎチャンネル型ＭＯＳトランジスタ
からなるパワ−スイッチと、上記上記第２共通ソ−ス線
に給電を行うｐチャンネル型ＭＯＳトランジスタからな
るパワ−スイッチとから構成される。
１対１対応をもって設けられる複数の単位センスアンプ
とその動作制御スイッチから構成される。各単位センス
アンプは、ゲ−ト・ドレインが互いに交差接続されかつ
ドレインが対応する相補ビット線にそれぞれ接続される
一対のｎチャンネル型ＭＯＳトランジスタと、同様にゲ
−ト・ドレインが互いに交差接続されかつドレインが対
応する相補ビット線にそれぞれ接続される一対のｐチャ
ンネル型ＭＯＳトランジスタとから構成される。複数の
単位センスアンプのｎチャンネル型ＭＯＳトランジスタ
のソ−スは、共通ソ−ス線（第１共通ソ−ス線）に共通
接続され、複数の単位センスアンプのｐチャンネル型Ｍ
ＯＳトランジスタのソ−スは、他の共通ソ−ス線（第２
共通ソ−ス線）に共通接続される。上記動作制御スイッ
チは、上記第１共通ソ−ス線に回路の接地電位点のよう
な低電位を供給するｎチャンネル型ＭＯＳトランジスタ
からなるパワ−スイッチと、上記上記第２共通ソ−ス線
に給電を行うｐチャンネル型ＭＯＳトランジスタからな
るパワ−スイッチとから構成される。
【００５７】プリチャ−ジ回路は、例えば、センスアン
プの動作によって相補ビット線に与えられたハイレベル
電位とロウレベル電位とを短絡することによって相補ビ
ット線をハイレベルとロウレベルとの中間の電位にする
用にそれぞれ相補ビット線間に設けられたｎチャンネル
ＭＯＳトランジスタからなるような複数のプリチャ−ジ
スイッチから構成される。もちろんプリチャージ回路
は、上記の相補ビット線短絡用のスイッチとともに、上
記第１、第２共通ソ−ス線の上記パワ−スイッチが共に
オフ状態にされた後に上記第１共通ソ−ス線と第２共通
ソ−ス線とを短絡し、かかる第１、第２る共通ソ−ス線
をハ−フレベルのプリチャ−ジレベルにする共通ソ−ス
線プリチャ−ジ用スイッチや、不所望なリ−ク電流成分
による相補ビット線のプリチャ−ジ電荷の変化を防ぐよ
うにするためのハ−フレベル電圧発生回路とスイッチと
を更に備えることもできる。
プの動作によって相補ビット線に与えられたハイレベル
電位とロウレベル電位とを短絡することによって相補ビ
ット線をハイレベルとロウレベルとの中間の電位にする
用にそれぞれ相補ビット線間に設けられたｎチャンネル
ＭＯＳトランジスタからなるような複数のプリチャ−ジ
スイッチから構成される。もちろんプリチャージ回路
は、上記の相補ビット線短絡用のスイッチとともに、上
記第１、第２共通ソ−ス線の上記パワ−スイッチが共に
オフ状態にされた後に上記第１共通ソ−ス線と第２共通
ソ−ス線とを短絡し、かかる第１、第２る共通ソ−ス線
をハ−フレベルのプリチャ−ジレベルにする共通ソ−ス
線プリチャ−ジ用スイッチや、不所望なリ−ク電流成分
による相補ビット線のプリチャ−ジ電荷の変化を防ぐよ
うにするためのハ−フレベル電圧発生回路とスイッチと
を更に備えることもできる。
【００５８】周辺回路ＰＨＣは、入出力インタ−フェ−
ス回路Ｉ／Ｏを介して供給されるロウアドレス信号をデ
コ−ドするロウアドレスデコ−ダ回路と、ロウアドレス
デコ−ダ回路のデコ−ド信号と適当なワ−ド線選択タイ
ミング信号とを受けてワ−ド線選択信号を形成するワ−
ドドライバ回路と、入出力インタ−フェ−ス回路Ｉ／Ｏ
を介して供給されるカラムアドレス信号をデコ−ドする
カラムアドレスデコ−ダ回路と、カラムアドレスデコ−
ダ回路の出力におうじてメモリアレイの相補ビット線を
選択しそれを共通相補ビット線に結合させるカラムスイ
ッチ回路と、共通相補ビット線用のプリチャ−ジ回路
と、共通相補ビット線を介して読み出しデ−タ信号を受
けるメインアンプと、共通相補ビット線に供給すべき書
き込みデ−タ信号を形成するデ−タ書き込み回路と、メ
モリアレイの各メモリセルのデ−タのリフレッシュのた
めのリフレッシュアドレスカウンタを含むリフレッシュ
制御回路と、入出力インタ−フェ−ス回路Ｉ／Ｏを介し
て供給される制御信号に基づいて上記の種々の回路の動
作を制御する各種タイミング信号ないしは制御信号と電
圧変換回路ＶＤＨＧ１、ＶＤＨＧ２の動作を制御するタ
イミング信号ないしは制御信号を形成するタイミング制
御回路とからなるような各種の回路から構成される。
ス回路Ｉ／Ｏを介して供給されるロウアドレス信号をデ
コ−ドするロウアドレスデコ−ダ回路と、ロウアドレス
デコ−ダ回路のデコ−ド信号と適当なワ−ド線選択タイ
ミング信号とを受けてワ−ド線選択信号を形成するワ−
ドドライバ回路と、入出力インタ−フェ−ス回路Ｉ／Ｏ
を介して供給されるカラムアドレス信号をデコ−ドする
カラムアドレスデコ−ダ回路と、カラムアドレスデコ−
ダ回路の出力におうじてメモリアレイの相補ビット線を
選択しそれを共通相補ビット線に結合させるカラムスイ
ッチ回路と、共通相補ビット線用のプリチャ−ジ回路
と、共通相補ビット線を介して読み出しデ−タ信号を受
けるメインアンプと、共通相補ビット線に供給すべき書
き込みデ−タ信号を形成するデ−タ書き込み回路と、メ
モリアレイの各メモリセルのデ−タのリフレッシュのた
めのリフレッシュアドレスカウンタを含むリフレッシュ
制御回路と、入出力インタ−フェ−ス回路Ｉ／Ｏを介し
て供給される制御信号に基づいて上記の種々の回路の動
作を制御する各種タイミング信号ないしは制御信号と電
圧変換回路ＶＤＨＧ１、ＶＤＨＧ２の動作を制御するタ
イミング信号ないしは制御信号を形成するタイミング制
御回路とからなるような各種の回路から構成される。
【００５９】上記周辺回路ＰＨＣは、上記カラムスイッ
チ回路を除くような上記の各回路のほとんどがｐチャン
ネルＭＯＳトランジスタとｎチャンネルＭＯＳトランジ
スタとからなるＣＭＯＳ回路から構成される。上記周辺
回路ＰＨＣにおいて、ワ−ドドライブ回路を除くような
ほとんどのＣＭＯＳ回路は、電圧変換回路ＶＤＨＧ１か
ら供給される電圧ＶＣＬをそれぞれの電源電圧として受
けて動作する。ワ−ドドライバ回路のような比較的大き
なレベルの選択信号を形成すべき回路は、外部電源電圧
ＶＤＤのような比較的大きなレベルの電源電圧によって
動作される。
チ回路を除くような上記の各回路のほとんどがｐチャン
ネルＭＯＳトランジスタとｎチャンネルＭＯＳトランジ
スタとからなるＣＭＯＳ回路から構成される。上記周辺
回路ＰＨＣにおいて、ワ−ドドライブ回路を除くような
ほとんどのＣＭＯＳ回路は、電圧変換回路ＶＤＨＧ１か
ら供給される電圧ＶＣＬをそれぞれの電源電圧として受
けて動作する。ワ−ドドライバ回路のような比較的大き
なレベルの選択信号を形成すべき回路は、外部電源電圧
ＶＤＤのような比較的大きなレベルの電源電圧によって
動作される。
【００６０】入出力インタ−フェ−ス回路Ｉ／Ｏは、外
部ロウアドレスストロ−ブ信号／ＲＡＳ、カラムアドレ
スストロ−ブ信号／ＣＡＳ、アウトプットエネ−ブル信
号／ＯＥ、ライトエネ−ブル信号のような制御信号、外
部アドレス信号、デ−タ信号をそれぞれ受ける複数の入
力バッファ回路、外部に出力されるべきデ−タ信号ＤＱ
０ないしＤＱＮを形成する複数のデ−タ出力バッファ回
路等を含む。入出力インタ−フェ−ス回路Ｉ／Ｏ内の上
記したような回路はＣＭＯＳ回路から構成され、電源電
圧ＶＤＤによって動作される。
部ロウアドレスストロ−ブ信号／ＲＡＳ、カラムアドレ
スストロ−ブ信号／ＣＡＳ、アウトプットエネ−ブル信
号／ＯＥ、ライトエネ−ブル信号のような制御信号、外
部アドレス信号、デ−タ信号をそれぞれ受ける複数の入
力バッファ回路、外部に出力されるべきデ−タ信号ＤＱ
０ないしＤＱＮを形成する複数のデ−タ出力バッファ回
路等を含む。入出力インタ−フェ−ス回路Ｉ／Ｏ内の上
記したような回路はＣＭＯＳ回路から構成され、電源電
圧ＶＤＤによって動作される。
【００６１】この実施例に従うと、周辺回路ＰＨＣに変
換電圧ＶＣＬを供給する電圧変換回路ＶＤＨＧ１と、メ
モリブロックＭＢＬＫに変換電圧ＶＤＬを供給する電圧
変換回路ＶＤＨＧ２との２つの電圧変換回路が設けられ
る。
換電圧ＶＣＬを供給する電圧変換回路ＶＤＨＧ１と、メ
モリブロックＭＢＬＫに変換電圧ＶＤＬを供給する電圧
変換回路ＶＤＨＧ２との２つの電圧変換回路が設けられ
る。
【００６２】このように２つの電圧変換回路ＶＤＨＧ
１、ＶＤＨＧ２を設けるのは、次のような理由による。
１、ＶＤＨＧ２を設けるのは、次のような理由による。
【００６３】すなわち、周辺回路ＰＨＣは、上述したよ
うな各種回路を含むものであり、メモリセルへの信号の
読み出し、書き込み動作を制御するためのものである。
近年のメガビット級のＤＲＡＭでは、チップサイズ低減
のためにビット線分割数を低減したり、メモリ容量の増
大にかかわらずにメモリセルのリフレッシュ時間を従来
と同じように保つため同時に活性化するメモリアレーを
増やす傾向にある。また、携帯用情報端末、ゲーム機、
パーソナルコンピュータ等の小規模なシステムに対応す
るためデータ入出力ピンを８ビットや１６ビット、３２
ビット等、多ビット化する傾向にある。これに応じて、
回路動作に伴う電源のピーク電流が大きくなり、電源電
圧が高くても電源ＶＤＤ線の一時的な電圧降下により電
圧変換回路の駆動能力が低下し、周辺回路ＰＨＣの内部
回路のような内部が誤動作する可能性が高まって来るこ
ととなる。
うな各種回路を含むものであり、メモリセルへの信号の
読み出し、書き込み動作を制御するためのものである。
近年のメガビット級のＤＲＡＭでは、チップサイズ低減
のためにビット線分割数を低減したり、メモリ容量の増
大にかかわらずにメモリセルのリフレッシュ時間を従来
と同じように保つため同時に活性化するメモリアレーを
増やす傾向にある。また、携帯用情報端末、ゲーム機、
パーソナルコンピュータ等の小規模なシステムに対応す
るためデータ入出力ピンを８ビットや１６ビット、３２
ビット等、多ビット化する傾向にある。これに応じて、
回路動作に伴う電源のピーク電流が大きくなり、電源電
圧が高くても電源ＶＤＤ線の一時的な電圧降下により電
圧変換回路の駆動能力が低下し、周辺回路ＰＨＣの内部
回路のような内部が誤動作する可能性が高まって来るこ
ととなる。
【００６４】それに対して、本実施例によれば、差動ア
ンプの出力部がプッシュプル構成のため低電源電圧ばか
りでなく、上記条件のもとでも高い駆動能力を維持する
ことができる。また、ＤＲＡＭでは、スタンバイ時には
ほとんど電流が流れず、アクティブ時に上記のような大
きなピークをともなう電流が流れる。このため、駆動ト
ランジスタのゲート電圧は、スタンバイ時には電流を完
全に遮断するためＶＤＤまで、またアクティブ時には大
電流を流すためＶＳＳまで振れる必要がある。この点で
も、本電圧変換回路は最適である。本実施例において電
圧変換回路は、周辺回路（電源線名はＶＣＬ）とメモリ
セルアレー（電源線名はＶＤＬ）の２箇所に分けて適用
されている。これは以下の理由による。周辺回路もメモ
リセルアレーも平均電流は、同程度であるが、前者で
は、電流のピーク値は比較的小さく、その幅も小さいが
ほぼ全サイクルにわたって流れるという特徴を持つ。一
方、後者では、ピーク値もその幅も大きいが動作サイク
ル中の一部しか流れないという特徴を持つ。ここで、同
一の電圧変換回路により電流を供給すると、たとえばセ
ンスアンプが動作した場合には大きな電圧降下が生じ動
作中の周辺回路の動作を妨害する。また、周辺回路とメ
モリセルアレーでは最適な動作電圧が異なる。即ち、周
辺回路は高速化のためにできるだけ高い電圧に設定した
いが、メモリセルアレーは素子耐圧の確保と消費電力低
減のためにやや低めに設定したいという要望がある。２
つに分けることによりいずれの要求も満足させることが
できる。以上のように本実施例によれば、駆動トランジ
スタのゲート電圧をＶＤＤからＶＳＳまで高速に変化さ
せることができるので、メモリを安定に動作させること
ができる。なおここでは、例としてＤＲＡＭを取り上げ
たが、同様に負荷電流の変動が激しいＣＭＯＳメモリ全
般や論理回路などにも適用可能であることはいうまでも
ない。
ンプの出力部がプッシュプル構成のため低電源電圧ばか
りでなく、上記条件のもとでも高い駆動能力を維持する
ことができる。また、ＤＲＡＭでは、スタンバイ時には
ほとんど電流が流れず、アクティブ時に上記のような大
きなピークをともなう電流が流れる。このため、駆動ト
ランジスタのゲート電圧は、スタンバイ時には電流を完
全に遮断するためＶＤＤまで、またアクティブ時には大
電流を流すためＶＳＳまで振れる必要がある。この点で
も、本電圧変換回路は最適である。本実施例において電
圧変換回路は、周辺回路（電源線名はＶＣＬ）とメモリ
セルアレー（電源線名はＶＤＬ）の２箇所に分けて適用
されている。これは以下の理由による。周辺回路もメモ
リセルアレーも平均電流は、同程度であるが、前者で
は、電流のピーク値は比較的小さく、その幅も小さいが
ほぼ全サイクルにわたって流れるという特徴を持つ。一
方、後者では、ピーク値もその幅も大きいが動作サイク
ル中の一部しか流れないという特徴を持つ。ここで、同
一の電圧変換回路により電流を供給すると、たとえばセ
ンスアンプが動作した場合には大きな電圧降下が生じ動
作中の周辺回路の動作を妨害する。また、周辺回路とメ
モリセルアレーでは最適な動作電圧が異なる。即ち、周
辺回路は高速化のためにできるだけ高い電圧に設定した
いが、メモリセルアレーは素子耐圧の確保と消費電力低
減のためにやや低めに設定したいという要望がある。２
つに分けることによりいずれの要求も満足させることが
できる。以上のように本実施例によれば、駆動トランジ
スタのゲート電圧をＶＤＤからＶＳＳまで高速に変化さ
せることができるので、メモリを安定に動作させること
ができる。なおここでは、例としてＤＲＡＭを取り上げ
たが、同様に負荷電流の変動が激しいＣＭＯＳメモリ全
般や論理回路などにも適用可能であることはいうまでも
ない。
【００６５】２つの電圧変換回路ＶＤＨＧ１、ＶＤＨＧ
２のそれぞれは、特に制限されないが、比較的駆動能力
の小さい定常動作の電圧変換回路と、比較的大きな駆動
能力を持つようにされた間欠動作の電圧変換回路から構
成される。定常動作の電圧変換回路と間欠動作の電圧変
換回路は、共に図１の基本構成をもつようにされるけれ
ども、次のような相違を持つ。
２のそれぞれは、特に制限されないが、比較的駆動能力
の小さい定常動作の電圧変換回路と、比較的大きな駆動
能力を持つようにされた間欠動作の電圧変換回路から構
成される。定常動作の電圧変換回路と間欠動作の電圧変
換回路は、共に図１の基本構成をもつようにされるけれ
ども、次のような相違を持つ。
【００６６】すなわち、定常動作の電圧変換回路は、図
１の電流源トランジスタＱ９に対応する電流源トランジ
スタが定常動作するようにそのゲ−トが基準電位ＶＬ
Ｈ、もしくは電源電圧ＶＤＤのような固定電位に維持さ
れかつ図１の制御トランジスタＱ１１、Ｑ１２のような
トランジスタが省略された構成とされる。定常動作の電
圧変換回路はまた、図１の駆動トランジスタＱ１０に対
応する駆動トランジスタが比較的小さいゲ−ト幅を持つ
ようにされそのコンダクタンス定数βが比較的小さなも
のとされ、かつそれ自体の消費電流が十分小さくなるよ
うに、図１の電流源トランジスタＱ９に対応するトラン
ジスタが比較的小さいコンダクタンス定数βを持つよう
にされる。
１の電流源トランジスタＱ９に対応する電流源トランジ
スタが定常動作するようにそのゲ−トが基準電位ＶＬ
Ｈ、もしくは電源電圧ＶＤＤのような固定電位に維持さ
れかつ図１の制御トランジスタＱ１１、Ｑ１２のような
トランジスタが省略された構成とされる。定常動作の電
圧変換回路はまた、図１の駆動トランジスタＱ１０に対
応する駆動トランジスタが比較的小さいゲ−ト幅を持つ
ようにされそのコンダクタンス定数βが比較的小さなも
のとされ、かつそれ自体の消費電流が十分小さくなるよ
うに、図１の電流源トランジスタＱ９に対応するトラン
ジスタが比較的小さいコンダクタンス定数βを持つよう
にされる。
【００６７】間欠動作の電圧変換回路は、比較的大きな
駆動に能力を持つようにその駆動トランジスタが比較的
大きなコンダクタンス定数βを持つようにそのサイズが
大きくされ、かつその多くなサイズの駆動トランジスタ
を十分な高速性をもって駆動できるように差動入力段の
動作電流も比較的大きなものとされる。
駆動に能力を持つようにその駆動トランジスタが比較的
大きなコンダクタンス定数βを持つようにそのサイズが
大きくされ、かつその多くなサイズの駆動トランジスタ
を十分な高速性をもって駆動できるように差動入力段の
動作電流も比較的大きなものとされる。
【００６８】電圧変換回路ＶＤＨＧ１及びＶＤＨＧ２に
おける間欠動作の電圧変換回路は、制御回路ＣＮＴから
出力される制御信号Ｆ１、Ｆ２及びＦ３によってそれぞ
れの動作が制御される。 制御回路ＣＮＴは、入出力イ
ンタ−フェ−ス回路Ｉ／Ｏ及び周辺回路ＰＨＣを介して
供給される外部ロウアドレスストロ−ブ信号／ＲＡＳの
ようなメモリ選択信号と、周辺回路ＰＨＣ内の前述した
リフレッシュ制御回路からのリフレッシュ制御信号に応
答して制御信号Ｆ１ないしＦ３を形成する。従って制御
信号Ｆ１ないしＦ３は、／ＲＡＳがロウレベルのエネ−
ブルレベルにされたならそれに応答して間欠動作の電圧
変換回路を動作状態にするようにハイレベルにされ、ま
たリフレッシュ制御信号が発せられたならそのリフレッ
シュの間ハイレベルにされる。
おける間欠動作の電圧変換回路は、制御回路ＣＮＴから
出力される制御信号Ｆ１、Ｆ２及びＦ３によってそれぞ
れの動作が制御される。 制御回路ＣＮＴは、入出力イ
ンタ−フェ−ス回路Ｉ／Ｏ及び周辺回路ＰＨＣを介して
供給される外部ロウアドレスストロ−ブ信号／ＲＡＳの
ようなメモリ選択信号と、周辺回路ＰＨＣ内の前述した
リフレッシュ制御回路からのリフレッシュ制御信号に応
答して制御信号Ｆ１ないしＦ３を形成する。従って制御
信号Ｆ１ないしＦ３は、／ＲＡＳがロウレベルのエネ−
ブルレベルにされたならそれに応答して間欠動作の電圧
変換回路を動作状態にするようにハイレベルにされ、ま
たリフレッシュ制御信号が発せられたならそのリフレッ
シュの間ハイレベルにされる。
【００６９】図７は、上記の電圧変換回路をＤＲＡＭの
メモリセルアレー部の回路に適用した例である。本実施
例の特徴は、センスアンプのｐ−ＭＯＳ側の共通駆動線
の電圧をＶＤＤより低くし、かつｎ−ＭＯＳ側の共通駆
動線の電圧をＶＳＳより高くするためにそれぞれ電圧変
換回路ＶＤＨＧとＶＤＬＧを用いたことである。ＶＤＨ
ＧとＶＤＬＧへ入力する基準電圧の電源電圧依存性を図
８に示す。このようにセンスアンプのｐ−ＭＯＳ側の共
通駆動線の電圧をＶＤＤより低くし、ｎ−ＭＯＳ側の共
通駆動線の電圧をＶＳＳより高くする方式は、たとえば
“ISSCC JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30,
NO. 4, APRIL 1995, PP. 471-479”に記載されている。
この方式では、ｎ−ＭＯＳ側の共通駆動線の電圧はＶＳ
Ｓに非常に近くなる。このため、ｎ−ＭＯＳ側の駆動線
に電流を供給する電圧変換回路の駆動能力が不足してし
まう。そこで、上記論文では、ｎ−ＭＯＳ側の共通駆動
線の電流を一時的にＶＳＳにバイパスした後、電圧変換
回路からの電流でゆっくりと規定のレベルに到達させる
いわゆるオーバードライブ方式を採用している。それに
対して本適用例では図５に示す電圧変換回路を使用して
いるため、駆動能力が大きく電流をバイパスする必要は
ない。このため、センスアンプ駆動回路を簡単にするこ
とができるという利点がある。また、過剰オーバードラ
イブにより内部電源ノードＮ４の電圧が下がり過ぎ、メ
モリセルトランジスタのＶＴが低下して情報保持時間が
短くなるという問題も避けることができる。ｐ−ＭＯＳ
側の共通駆動線の電圧については、図８に示すような特
性では、標準動作領域にある限り特に駆動能力が不足す
ることはないが、もっと低い電源電圧で動作させる場合
や信号量増加のために内部電圧を上げるとｎ−ＭＯＳ側
と同様なことになる。そこで本実施例では、上記条件で
も余裕を持って動作するように図１に示した電圧変換回
路を用いている。以上のように本実施例によれば、駆動
トランジスタの電源電圧と内部電圧が近くなっても、駆
動能力が高いのでセンスアンプの駆動回路を簡単にする
ことができる。また、これによりセンスアンプの安定動
作を実現できる。図９に図７の実施例の動作波形を示
す。ここで、Ｂ、／Ｂはビット線、ＦＰＣはビット線プ
リチャージ信号、ＦＷはワード線駆動信号、ＦＳＡＰ、
ＦＳＡＮはそれぞれｐ−ＭＯＳおよびｎ−ＭＯＳセンス
アンプの駆動信号である。また、Ｆ１、Ｆ２、Ｆ３、／
Ｆ１、／Ｆ２、／Ｆ３は、電圧変換回路を停止させた
り、動作させたりするための信号である。これらは、た
とえばチップがスタンバイ状態に入ったとき、Ｆ１、Ｆ
２、Ｆ３はローレベル、／Ｆ１、／Ｆ２、／Ｆ３はハイ
レベルにすることにより電圧変換回路の機能を停止させ
ることができる。なお、本実施例に前述のオーバードラ
イブ方式を追加すれば、更に低電圧でも高速動作が可能
になる。
メモリセルアレー部の回路に適用した例である。本実施
例の特徴は、センスアンプのｐ−ＭＯＳ側の共通駆動線
の電圧をＶＤＤより低くし、かつｎ−ＭＯＳ側の共通駆
動線の電圧をＶＳＳより高くするためにそれぞれ電圧変
換回路ＶＤＨＧとＶＤＬＧを用いたことである。ＶＤＨ
ＧとＶＤＬＧへ入力する基準電圧の電源電圧依存性を図
８に示す。このようにセンスアンプのｐ−ＭＯＳ側の共
通駆動線の電圧をＶＤＤより低くし、ｎ−ＭＯＳ側の共
通駆動線の電圧をＶＳＳより高くする方式は、たとえば
“ISSCC JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30,
NO. 4, APRIL 1995, PP. 471-479”に記載されている。
この方式では、ｎ−ＭＯＳ側の共通駆動線の電圧はＶＳ
Ｓに非常に近くなる。このため、ｎ−ＭＯＳ側の駆動線
に電流を供給する電圧変換回路の駆動能力が不足してし
まう。そこで、上記論文では、ｎ−ＭＯＳ側の共通駆動
線の電流を一時的にＶＳＳにバイパスした後、電圧変換
回路からの電流でゆっくりと規定のレベルに到達させる
いわゆるオーバードライブ方式を採用している。それに
対して本適用例では図５に示す電圧変換回路を使用して
いるため、駆動能力が大きく電流をバイパスする必要は
ない。このため、センスアンプ駆動回路を簡単にするこ
とができるという利点がある。また、過剰オーバードラ
イブにより内部電源ノードＮ４の電圧が下がり過ぎ、メ
モリセルトランジスタのＶＴが低下して情報保持時間が
短くなるという問題も避けることができる。ｐ−ＭＯＳ
側の共通駆動線の電圧については、図８に示すような特
性では、標準動作領域にある限り特に駆動能力が不足す
ることはないが、もっと低い電源電圧で動作させる場合
や信号量増加のために内部電圧を上げるとｎ−ＭＯＳ側
と同様なことになる。そこで本実施例では、上記条件で
も余裕を持って動作するように図１に示した電圧変換回
路を用いている。以上のように本実施例によれば、駆動
トランジスタの電源電圧と内部電圧が近くなっても、駆
動能力が高いのでセンスアンプの駆動回路を簡単にする
ことができる。また、これによりセンスアンプの安定動
作を実現できる。図９に図７の実施例の動作波形を示
す。ここで、Ｂ、／Ｂはビット線、ＦＰＣはビット線プ
リチャージ信号、ＦＷはワード線駆動信号、ＦＳＡＰ、
ＦＳＡＮはそれぞれｐ−ＭＯＳおよびｎ−ＭＯＳセンス
アンプの駆動信号である。また、Ｆ１、Ｆ２、Ｆ３、／
Ｆ１、／Ｆ２、／Ｆ３は、電圧変換回路を停止させた
り、動作させたりするための信号である。これらは、た
とえばチップがスタンバイ状態に入ったとき、Ｆ１、Ｆ
２、Ｆ３はローレベル、／Ｆ１、／Ｆ２、／Ｆ３はハイ
レベルにすることにより電圧変換回路の機能を停止させ
ることができる。なお、本実施例に前述のオーバードラ
イブ方式を追加すれば、更に低電圧でも高速動作が可能
になる。
【００７０】上記のように、メモリ等の半導体集積回路
では微細化、高集積化とともに電源電圧が下げられてい
るにもかかわらずその消費電流は、ますます増加してい
る。このため実装用プリント基板の電源配線やパッケー
ジのインダクタンス成分による電圧降下によって誤動作
しやすくなってきた。
では微細化、高集積化とともに電源電圧が下げられてい
るにもかかわらずその消費電流は、ますます増加してい
る。このため実装用プリント基板の電源配線やパッケー
ジのインダクタンス成分による電圧降下によって誤動作
しやすくなってきた。
【００７１】図１０は、本発明の第３の実施例を示して
いる。本実施例の特徴は図１に示す電圧変換回路の出力
トランジスタのゲート−ソース間にダイオード接続した
トランジスタＱ１３を挿入し出力トランジスタに電流制
限機能を持たせたことである。同図において、Ｑ９は定
電流源として動作する。その電流値をＩｓとする。ここ
で負荷に電流が流れてＶＤＨが下がるとＱ１の電流はＩ
ｓとなりＱ２の電流は０となる。Ｑ４とＱ３のミラー比
をｋとすればＱ４にはｋ×Ｉｓが流れる。また、Ｑ８と
Ｑ７のミラー比をｎとすればＱ８に流れる電流はｎ×ｋ
×Ｉｓとなる。ここで、Ｑ２、Ｑ５の電流は０であるか
らＱ６の電流も０である。したがって、Ｑ８の電流はＱ
１３を介して流れることになる。ここで、Ｑ１３と出力
トランジスタＱ１０はカレントミラー回路を構成してい
るからそのミラー比をｍとしてＱ１０の電流はｍ×ｎ×
ｋ×Ｉｓに制限されることになる。Ｑ１０のバイアス条
件が非飽和領域に入ればもちろんその値より小さくな
る。このようにして、電圧変換回路の電流を任意の値に
制限することができる。以上のように本実施例によれ
ば、駆動トランジスタに流れる電流を制限することがで
きるので、チップ内外の電源線の電圧降下を低減し、他
のチップや自己の回路の安定動作を図ることが出来る。
本実施例は特にメモリ回路の中でも特に大きなピーク電
流が流れるセンスアンプ回路の電源に適しているといえ
る。
いる。本実施例の特徴は図１に示す電圧変換回路の出力
トランジスタのゲート−ソース間にダイオード接続した
トランジスタＱ１３を挿入し出力トランジスタに電流制
限機能を持たせたことである。同図において、Ｑ９は定
電流源として動作する。その電流値をＩｓとする。ここ
で負荷に電流が流れてＶＤＨが下がるとＱ１の電流はＩ
ｓとなりＱ２の電流は０となる。Ｑ４とＱ３のミラー比
をｋとすればＱ４にはｋ×Ｉｓが流れる。また、Ｑ８と
Ｑ７のミラー比をｎとすればＱ８に流れる電流はｎ×ｋ
×Ｉｓとなる。ここで、Ｑ２、Ｑ５の電流は０であるか
らＱ６の電流も０である。したがって、Ｑ８の電流はＱ
１３を介して流れることになる。ここで、Ｑ１３と出力
トランジスタＱ１０はカレントミラー回路を構成してい
るからそのミラー比をｍとしてＱ１０の電流はｍ×ｎ×
ｋ×Ｉｓに制限されることになる。Ｑ１０のバイアス条
件が非飽和領域に入ればもちろんその値より小さくな
る。このようにして、電圧変換回路の電流を任意の値に
制限することができる。以上のように本実施例によれ
ば、駆動トランジスタに流れる電流を制限することがで
きるので、チップ内外の電源線の電圧降下を低減し、他
のチップや自己の回路の安定動作を図ることが出来る。
本実施例は特にメモリ回路の中でも特に大きなピーク電
流が流れるセンスアンプ回路の電源に適しているといえ
る。
【００７２】図１１は、本発明の第４の実施例を示して
いる。本実施例の特徴は、図５に示す電圧変換回路の出
力トランジスタのゲート−ソース間にダイオード接続し
たトランジスタＱ１３を挿入し、出力トランジスタに電
流制限機能を持たせたことである。本実施例の動作原
理、および効果は図１０に示す実施例と同様である。
いる。本実施例の特徴は、図５に示す電圧変換回路の出
力トランジスタのゲート−ソース間にダイオード接続し
たトランジスタＱ１３を挿入し、出力トランジスタに電
流制限機能を持たせたことである。本実施例の動作原
理、および効果は図１０に示す実施例と同様である。
【００７３】図１２は、以下で説明する本発明の第５〜
９の実施例の概念を示している。これらの実施例の特徴
は、バッファ回路の駆動トランジスタＱ１０のしきい電
圧の絶対値を他のトランジスタのしきい電圧の絶対値よ
り低くし、差動アンプの電源電圧をＱ１０のソース電圧
ＶＤＤより高い電圧Ｖｐｐとしたことである。Ｑ１０の
しきい電圧の絶対値を低くすることによりＱ１０の駆動
能力は増加し、より低い電源電圧でも動作するようにな
る。ここで、差動アンプの電源電圧をＱ１０のソース電
圧ＶＤＤより高くした理由は以下の通りである。しきい
電圧の絶対値を低くするとトランジスタのサブスレッシ
ョールド電流が増加し（０．１Ｖ当たりおよそ１桁）、
ゲート−ソース間電圧が０ＶでもＶＤＤからＱ１０のチ
ャネルを通して電流が流れその電圧変換回路の出力電圧
を既定値より上昇させてしまう。出力電圧が既定値より
高くなると外部電圧ＶＤＤで動作する回路と内部電圧Ｖ
ＤＨで動作する回路の間でレーシングが起こり回路が誤
動作してしまう。また、トランジスタの耐圧を越えてし
まうと信頼性が急激に低下してしまう。これを防ぐため
にはＱ１０のゲート−ソース間電圧を０Ｖよりも高くす
ればよい。差動アンプの電源電圧をＶＤＤより高くする
と、負荷電流が流れないときには差動アンプの出力電圧
はＶｐｐにまで上昇する。このため、Ｑ１０のゲート−
ソース間電圧を０Ｖよりも高くすることができる。これ
が差動アンプをＶＤＤより高い電圧で動作させる理由で
ある。ここで、Ｑ１０のゲートには従来と同様負荷電流
が流れないときにＱ１０の電流を完全にカットするため
Ｑ１２が接続されているが、このソース電圧もＶｐｐと
する必要がある。また、その制御信号であるＦ３も高レ
ベルをＶｐｐとする必要がある。なお、Ｑ１０のしきい
電圧を正すなわちデプレッション化してもその分Ｖｐｐ
を高くすればリーク電流は従来と同じレベルにすること
ができるので駆動能力をより高めることができる。以上
のように本実施例によれば、低電源電圧でも駆動能力が
高く、かつ安定性の高い電圧変換回路を実現することが
できる。
９の実施例の概念を示している。これらの実施例の特徴
は、バッファ回路の駆動トランジスタＱ１０のしきい電
圧の絶対値を他のトランジスタのしきい電圧の絶対値よ
り低くし、差動アンプの電源電圧をＱ１０のソース電圧
ＶＤＤより高い電圧Ｖｐｐとしたことである。Ｑ１０の
しきい電圧の絶対値を低くすることによりＱ１０の駆動
能力は増加し、より低い電源電圧でも動作するようにな
る。ここで、差動アンプの電源電圧をＱ１０のソース電
圧ＶＤＤより高くした理由は以下の通りである。しきい
電圧の絶対値を低くするとトランジスタのサブスレッシ
ョールド電流が増加し（０．１Ｖ当たりおよそ１桁）、
ゲート−ソース間電圧が０ＶでもＶＤＤからＱ１０のチ
ャネルを通して電流が流れその電圧変換回路の出力電圧
を既定値より上昇させてしまう。出力電圧が既定値より
高くなると外部電圧ＶＤＤで動作する回路と内部電圧Ｖ
ＤＨで動作する回路の間でレーシングが起こり回路が誤
動作してしまう。また、トランジスタの耐圧を越えてし
まうと信頼性が急激に低下してしまう。これを防ぐため
にはＱ１０のゲート−ソース間電圧を０Ｖよりも高くす
ればよい。差動アンプの電源電圧をＶＤＤより高くする
と、負荷電流が流れないときには差動アンプの出力電圧
はＶｐｐにまで上昇する。このため、Ｑ１０のゲート−
ソース間電圧を０Ｖよりも高くすることができる。これ
が差動アンプをＶＤＤより高い電圧で動作させる理由で
ある。ここで、Ｑ１０のゲートには従来と同様負荷電流
が流れないときにＱ１０の電流を完全にカットするため
Ｑ１２が接続されているが、このソース電圧もＶｐｐと
する必要がある。また、その制御信号であるＦ３も高レ
ベルをＶｐｐとする必要がある。なお、Ｑ１０のしきい
電圧を正すなわちデプレッション化してもその分Ｖｐｐ
を高くすればリーク電流は従来と同じレベルにすること
ができるので駆動能力をより高めることができる。以上
のように本実施例によれば、低電源電圧でも駆動能力が
高く、かつ安定性の高い電圧変換回路を実現することが
できる。
【００７４】図１３は、図１２の概念を具体化したもの
である。ここで差動アンプは、図２の従来例と同じもの
を使用している。このため、前述のようにＱ６のゲート
電圧はＶＳＳまでは下がらないが、Ｑ１０のしきい電圧
を低くした分駆動能力が増加している。
である。ここで差動アンプは、図２の従来例と同じもの
を使用している。このため、前述のようにＱ６のゲート
電圧はＶＳＳまでは下がらないが、Ｑ１０のしきい電圧
を低くした分駆動能力が増加している。
【００７５】図１４は、本発明の第６の実施例である。
本実施例の特徴は、第１の実施例に示すバッファ回路の
駆動トランジスタトランジスタＱ１０のしきい電圧を他
のトランジスタより低くし、さらにＱ１０に繋がる差動
アンプ回路の一部をＶＤＤより高いＶｐｐで動作させた
ことである。これにより差動アンプの出力電圧をＶＳＳ
にできるという特徴を保ちつつ駆動トランジスタＱ１０
の駆動能力を向上できるので、第３の実施例よりさらに
高い駆動能力を実現できる。ここで、差動アンプのＱ
３、Ｑ４のソース電圧はＶＤＤ、Ｑ５、Ｑ６のソース電
圧はＶｐｐとなっているが、これはＶｐｐをチップ上の
昇圧型チャージポンプ回路で発生させた場合、その変換
効率が低いので、できるだけ消費電流を少なくするため
の配慮である。Ｖｐｐを外部から供給する場合やチップ
全体の消費電流に余裕がある場合は、いずれもＶｐｐに
接続してもかまわない。
本実施例の特徴は、第１の実施例に示すバッファ回路の
駆動トランジスタトランジスタＱ１０のしきい電圧を他
のトランジスタより低くし、さらにＱ１０に繋がる差動
アンプ回路の一部をＶＤＤより高いＶｐｐで動作させた
ことである。これにより差動アンプの出力電圧をＶＳＳ
にできるという特徴を保ちつつ駆動トランジスタＱ１０
の駆動能力を向上できるので、第３の実施例よりさらに
高い駆動能力を実現できる。ここで、差動アンプのＱ
３、Ｑ４のソース電圧はＶＤＤ、Ｑ５、Ｑ６のソース電
圧はＶｐｐとなっているが、これはＶｐｐをチップ上の
昇圧型チャージポンプ回路で発生させた場合、その変換
効率が低いので、できるだけ消費電流を少なくするため
の配慮である。Ｖｐｐを外部から供給する場合やチップ
全体の消費電流に余裕がある場合は、いずれもＶｐｐに
接続してもかまわない。
【００７６】図１５は、本発明の第７の実施例である。
本実施例の特徴は、バッファ回路の駆動トランジスタＱ
１０のしきい電圧を他のトランジスタより低くし、さら
に差動アンプとＱ１０の間に電源電圧Ｖｐｐで動作し、
差動アンプＱ１、Ｑ２に流れる電流の差に比例した電流
を流す回路を設け、その出力で駆動トランジスタＱ１０
を駆動するようにしたことである。これによりＱ１０駆
動回路には、その出力電圧ＶＤＨが変動した場合にのみ
電流が流れるようになるためＶｐｐに流れる電流を大幅
に低減できる。また駆動回路の出力部はプッシュプル構
成のため第２、第３の実施例と同様その出力電圧はＶＳ
Ｓまで変化するので高い駆動能力を得ることができる。
この回路の動作を以下に説明する。まず、差動アンプの
トランジスタＱ１、Ｑ２に流れる電流をそれぞれｉ１、
ｉ２とする。Ｑ５、Ｑ６、Ｑ１５とＱ３、Ｑ４、Ｑ１３
はｐＭＯＳのカレントミラー回路を構成する。またＱ
７、Ｑ８とＱ１４、Ｑ１６はｎＭＯＳのカレントミラー
回路を構成する。ここで、説明を容易にするため、カレ
ントミラー回路のミラー比はすべて１であるとして、Ｑ
１７およびＱ２１に流れる電流を考える。まず、Ｑ４に
はｉ１、Ｑ７にはｉ２が流れる。したがって、その差の
ｉ１−ｉ２がＱ２１に流れることになる。また、まず、
Ｑ１６にはｉ１、Ｑ１５にはｉ２が流れる。したがっ
て、その差のｉ２−ｉ１がＱ１７に流れる。ここで、Ｑ
１７、Ｑ１８とＱ２１、Ｑ２２とＱ１９、Ｑ２０もそれ
ぞれカレントミラー回路を構成しているからＱ１９、Ｑ
２０にはｉ２−ｉ１、Ｑ２２にはｉ１−ｉ２が流れる。
したがって、Ｑ１０のゲートは２×（ｉ２−ｉ１）で充
放電されることになる。これは、すなわち基準電圧と電
圧変換回路の出力電圧が異なった場合、すなわちｉ１≠
ｉ２のときしかＶｐｐに電流が流れないことを意味して
いる。以上のように本実施例によれば、第３の実施例と
同程度の負荷駆動能力を保ちながらＶｐｐの消費電流を
大幅に低減できるのでＶｐｐ発生回路をオンチップ化す
るとき特に有効である。
本実施例の特徴は、バッファ回路の駆動トランジスタＱ
１０のしきい電圧を他のトランジスタより低くし、さら
に差動アンプとＱ１０の間に電源電圧Ｖｐｐで動作し、
差動アンプＱ１、Ｑ２に流れる電流の差に比例した電流
を流す回路を設け、その出力で駆動トランジスタＱ１０
を駆動するようにしたことである。これによりＱ１０駆
動回路には、その出力電圧ＶＤＨが変動した場合にのみ
電流が流れるようになるためＶｐｐに流れる電流を大幅
に低減できる。また駆動回路の出力部はプッシュプル構
成のため第２、第３の実施例と同様その出力電圧はＶＳ
Ｓまで変化するので高い駆動能力を得ることができる。
この回路の動作を以下に説明する。まず、差動アンプの
トランジスタＱ１、Ｑ２に流れる電流をそれぞれｉ１、
ｉ２とする。Ｑ５、Ｑ６、Ｑ１５とＱ３、Ｑ４、Ｑ１３
はｐＭＯＳのカレントミラー回路を構成する。またＱ
７、Ｑ８とＱ１４、Ｑ１６はｎＭＯＳのカレントミラー
回路を構成する。ここで、説明を容易にするため、カレ
ントミラー回路のミラー比はすべて１であるとして、Ｑ
１７およびＱ２１に流れる電流を考える。まず、Ｑ４に
はｉ１、Ｑ７にはｉ２が流れる。したがって、その差の
ｉ１−ｉ２がＱ２１に流れることになる。また、まず、
Ｑ１６にはｉ１、Ｑ１５にはｉ２が流れる。したがっ
て、その差のｉ２−ｉ１がＱ１７に流れる。ここで、Ｑ
１７、Ｑ１８とＱ２１、Ｑ２２とＱ１９、Ｑ２０もそれ
ぞれカレントミラー回路を構成しているからＱ１９、Ｑ
２０にはｉ２−ｉ１、Ｑ２２にはｉ１−ｉ２が流れる。
したがって、Ｑ１０のゲートは２×（ｉ２−ｉ１）で充
放電されることになる。これは、すなわち基準電圧と電
圧変換回路の出力電圧が異なった場合、すなわちｉ１≠
ｉ２のときしかＶｐｐに電流が流れないことを意味して
いる。以上のように本実施例によれば、第３の実施例と
同程度の負荷駆動能力を保ちながらＶｐｐの消費電流を
大幅に低減できるのでＶｐｐ発生回路をオンチップ化す
るとき特に有効である。
【００７７】図１６は、本発明の第８の実施例を示して
いる。これは、第６の実施例の差動アンプをｐ−ＭＯＳ
入力型に、バッファ回路を電流吸い込み型に変更したも
のである。ここでＶＢＢは、他のトランジスタよりしき
い電圧を低くしたＱ１１を完全にカットオフするためＶ
ＳＳより低い電圧に設定する。この回路は、第６の実施
例と各トランジスタの極性とバイアス電圧が逆になって
いるが、動作はまったく同じである。このような構成に
することにより図５に示す第２の実施例よりさらに電流
駆動能力を大きくすることができる。
いる。これは、第６の実施例の差動アンプをｐ−ＭＯＳ
入力型に、バッファ回路を電流吸い込み型に変更したも
のである。ここでＶＢＢは、他のトランジスタよりしき
い電圧を低くしたＱ１１を完全にカットオフするためＶ
ＳＳより低い電圧に設定する。この回路は、第６の実施
例と各トランジスタの極性とバイアス電圧が逆になって
いるが、動作はまったく同じである。このような構成に
することにより図５に示す第２の実施例よりさらに電流
駆動能力を大きくすることができる。
【００７８】図１７は、本発明の第９の実施例を示して
いる。第７の実施例の差動アンプをｐ−ＭＯＳ入力型
に、バッファ回路を電流吸い込み型に変更したものであ
る。この回路は、第７の実施例と各トランジスタの極性
とバイアス電圧が逆になっているが、動作はまったく同
じである。このような構成にすることにより第８の実施
例と同等の電流駆動能力を保ちながらＶＢＢに流れる電
流を大幅に低減できる。
いる。第７の実施例の差動アンプをｐ−ＭＯＳ入力型
に、バッファ回路を電流吸い込み型に変更したものであ
る。この回路は、第７の実施例と各トランジスタの極性
とバイアス電圧が逆になっているが、動作はまったく同
じである。このような構成にすることにより第８の実施
例と同等の電流駆動能力を保ちながらＶＢＢに流れる電
流を大幅に低減できる。
【００７９】図１８は、第５〜９の実施例のメモリへの
具体的適用例である。ここで、電圧変換回路の適用箇所
は、図６と同様である。ここで、Ｖｐｐはチップ外部か
ら供給してもよいし、チャージポンプ回路により内部で
発生させてもよい。また、ここではＶｐｐを使用するこ
とを想定しているが第８の実施例や第９の実施例を使用
する場合には、ＶＢＢを使用すればよい。もちろんＶＢ
Ｂもチップ外部から供給してもよいし、チャージポンプ
回路により内部で発生させてもよい。
具体的適用例である。ここで、電圧変換回路の適用箇所
は、図６と同様である。ここで、Ｖｐｐはチップ外部か
ら供給してもよいし、チャージポンプ回路により内部で
発生させてもよい。また、ここではＶｐｐを使用するこ
とを想定しているが第８の実施例や第９の実施例を使用
する場合には、ＶＢＢを使用すればよい。もちろんＶＢ
Ｂもチップ外部から供給してもよいし、チャージポンプ
回路により内部で発生させてもよい。
【００８０】将来メモリやマイクロプロセッサ等の微細
化、高集積化が進みデバイスの加工寸法が０．１μｍ以
下になると外部電圧は１．５Ｖ程度で内部回路の動作電
圧は０．８Ｖ〜１．５Ｖにまで引き下げられると予測さ
れている。このような低電圧で高速性を保つためには現
在のトランジスタ構造では、トランジスタをデプレッシ
ョン型すなわち、しきい電圧をｐチャネルの場合は正
に、ｎチャネルの場合は負にする必要がある。以下で
は、そのような場合に好適な電圧変換回路の実施例につ
いて述べる。
化、高集積化が進みデバイスの加工寸法が０．１μｍ以
下になると外部電圧は１．５Ｖ程度で内部回路の動作電
圧は０．８Ｖ〜１．５Ｖにまで引き下げられると予測さ
れている。このような低電圧で高速性を保つためには現
在のトランジスタ構造では、トランジスタをデプレッシ
ョン型すなわち、しきい電圧をｐチャネルの場合は正
に、ｎチャネルの場合は負にする必要がある。以下で
は、そのような場合に好適な電圧変換回路の実施例につ
いて述べる。
【００８１】図１９は、本発明の第１０の実施例を示し
ている。本実施例の特徴は第６の実施例の差動アンプの
トランジスタＱ９およびカレントミラー回路のＱ７、Ｑ
８のソース側にそれらと同じチャネル導電型のトランジ
スタＱ１３、Ｑ１４、Ｑ１５を挿入しスタンバイ時やメ
モリのデータ保持モード時に電圧変換回路自体の電流を
大幅に低減できるようにしたことである。デプレッショ
ン化によるリーク電流の増加は、バッファ回路と差動ア
ンプの両方で起こる。バッファ回路に対しては、同図の
Ｖｐｐをより高くすることで対処できる。一方、差動ア
ンプやカレントミラー回路ではＱ１３、Ｑ１４、Ｑ１５
のゲート電圧を０Ｖにすることで対処する。これは、ゲ
ート電圧を０Ｖにするとそれらによる電圧降下が大きく
なりＱ７、Ｑ８、Ｑ９のソース−基板間電圧が負の方向
に深くなり、Ｑ７、Ｑ８、Ｑ９のしきい電圧が高くなる
ためである。以上のように本発明の実施例によれば、ト
ランジスタがデプレッション化されてもリーク電流を減
少させることができるので、加工寸法０．１μｍ以下の
ギガビット級の超大容量メモリにおいても高速化、低消
費電力化が可能である。なお、本実施例で用いた手法
は、第５、第７、第８、第９の実施例に対しても適応可
能であることはあきらかである。
ている。本実施例の特徴は第６の実施例の差動アンプの
トランジスタＱ９およびカレントミラー回路のＱ７、Ｑ
８のソース側にそれらと同じチャネル導電型のトランジ
スタＱ１３、Ｑ１４、Ｑ１５を挿入しスタンバイ時やメ
モリのデータ保持モード時に電圧変換回路自体の電流を
大幅に低減できるようにしたことである。デプレッショ
ン化によるリーク電流の増加は、バッファ回路と差動ア
ンプの両方で起こる。バッファ回路に対しては、同図の
Ｖｐｐをより高くすることで対処できる。一方、差動ア
ンプやカレントミラー回路ではＱ１３、Ｑ１４、Ｑ１５
のゲート電圧を０Ｖにすることで対処する。これは、ゲ
ート電圧を０Ｖにするとそれらによる電圧降下が大きく
なりＱ７、Ｑ８、Ｑ９のソース−基板間電圧が負の方向
に深くなり、Ｑ７、Ｑ８、Ｑ９のしきい電圧が高くなる
ためである。以上のように本発明の実施例によれば、ト
ランジスタがデプレッション化されてもリーク電流を減
少させることができるので、加工寸法０．１μｍ以下の
ギガビット級の超大容量メモリにおいても高速化、低消
費電力化が可能である。なお、本実施例で用いた手法
は、第５、第７、第８、第９の実施例に対しても適応可
能であることはあきらかである。
【００８２】以上第１〜第１０までの実施例とその適用
例について説明したが、そこでは差動アンプの２個の入
力端子の内一方は電圧変換回路の出力端子に直接接続し
ていた。しかし、出力端子に直接ではなく抵抗やトラン
ジスタ等で分圧して入力することも可能である。この場
合は、もう一方の入力端子に入力する基準電圧は、その
分圧比を掛けたものでなければならない（培風館１９９
４年１１月発行「超ＬＳＩメモリ」２７２ページに記
載）。すなわち、所望の出力電圧をＶＣＬ、抵抗の分圧
比を１／２とすると基準電圧はＶＣＬ／２とする必要が
ある。
例について説明したが、そこでは差動アンプの２個の入
力端子の内一方は電圧変換回路の出力端子に直接接続し
ていた。しかし、出力端子に直接ではなく抵抗やトラン
ジスタ等で分圧して入力することも可能である。この場
合は、もう一方の入力端子に入力する基準電圧は、その
分圧比を掛けたものでなければならない（培風館１９９
４年１１月発行「超ＬＳＩメモリ」２７２ページに記
載）。すなわち、所望の出力電圧をＶＣＬ、抵抗の分圧
比を１／２とすると基準電圧はＶＣＬ／２とする必要が
ある。
【００８３】
【発明の効果】チップ内に電圧変換回路を含む半導体集
積回路において、該電圧変換回路は差動アンプ、および
駆動トランジスタと電流源からなるソース接地型バッフ
ァ回路から構成し、該差動アンプの一方の入力端子は該
電圧変換回路の出力端子に直接または、分圧回路を介し
て接続し、該差動アンプのもう一方の端子は、外部電源
電圧より低い電圧を発生する回路の出力に接続し、該電
圧変換回路を構成する回路はすべて同一の電源電圧を印
加し、かつ該差動アンプは対をなすダイオード接続され
た負荷トランジスタと入力トランジスタ、および該入力
トランジスタの共通ソースに接続された定電流源、およ
び該対をなす負荷トランジスタとそれぞれカレントミラ
ー回路を構成する第１、第２のトランジスタ、該第１の
トランジスタのドレインとドレイン、ゲートが接続され
た第１のトランジスタと逆導電型の第３のトランジス
タ、該第２のトランジスタのドレインとドレインが接続
され、さらに該トランジスタのゲートが第３のトランジ
スタのゲートに接続された第２のトランジスタと逆導電
型の第４のトランジスタから構成し、該第２のトランジ
スタのドレインを該バッファ回路の駆動トランジスタの
ゲートに接続する。これにより該駆動トランジスタのゲ
ート電圧は、グランドレベルから電源電圧まで変化する
ので従来より高い駆動能力を得ることができる。
積回路において、該電圧変換回路は差動アンプ、および
駆動トランジスタと電流源からなるソース接地型バッフ
ァ回路から構成し、該差動アンプの一方の入力端子は該
電圧変換回路の出力端子に直接または、分圧回路を介し
て接続し、該差動アンプのもう一方の端子は、外部電源
電圧より低い電圧を発生する回路の出力に接続し、該電
圧変換回路を構成する回路はすべて同一の電源電圧を印
加し、かつ該差動アンプは対をなすダイオード接続され
た負荷トランジスタと入力トランジスタ、および該入力
トランジスタの共通ソースに接続された定電流源、およ
び該対をなす負荷トランジスタとそれぞれカレントミラ
ー回路を構成する第１、第２のトランジスタ、該第１の
トランジスタのドレインとドレイン、ゲートが接続され
た第１のトランジスタと逆導電型の第３のトランジス
タ、該第２のトランジスタのドレインとドレインが接続
され、さらに該トランジスタのゲートが第３のトランジ
スタのゲートに接続された第２のトランジスタと逆導電
型の第４のトランジスタから構成し、該第２のトランジ
スタのドレインを該バッファ回路の駆動トランジスタの
ゲートに接続する。これにより該駆動トランジスタのゲ
ート電圧は、グランドレベルから電源電圧まで変化する
ので従来より高い駆動能力を得ることができる。
【００８４】上記電圧変換回路において、バッファ回路
の駆動トランジスタのゲート−ソース間に同一導電型の
ダイオード接続されたトランジスタを挿入する。これに
より負荷に流れる電流を一定の値に制限できるので、チ
ップ外あるいは内部の電源線での電圧降下を低減でき、
チップ内回路の安定動作を図ることができる。
の駆動トランジスタのゲート−ソース間に同一導電型の
ダイオード接続されたトランジスタを挿入する。これに
より負荷に流れる電流を一定の値に制限できるので、チ
ップ外あるいは内部の電源線での電圧降下を低減でき、
チップ内回路の安定動作を図ることができる。
【００８５】上記電圧変換回路において、該バッファ回
路の駆動トランジスタのしきい電圧は、ｐチャネルタイ
プの場合は、チップ内の他の回路で使用するトランジス
タのしきい電圧より高く、かつ該差動アンプ、および該
カレントミラー回路の一部またはすべての高電圧側の電
源電圧は該バッファ回路の駆動トランジスタのソース電
圧より高く、また駆動トランジスタがｎチャネルタイプ
の場合はそのしきい電圧はチップ内の他の回路で使用す
るトランジスタのしきい電圧より低く、かつ該差動アン
プおよび該カレントミラー回路の一部またはすべての低
電圧側の電源電圧は該バッファ回路のソース電圧より低
くする。これにより、駆動トランジスタの負荷駆動能力
を高めながらサブスレッショールド電流を低減できるの
で、内部回路の高速動作を維持しつつ安定な動作を実現
できる。
路の駆動トランジスタのしきい電圧は、ｐチャネルタイ
プの場合は、チップ内の他の回路で使用するトランジス
タのしきい電圧より高く、かつ該差動アンプ、および該
カレントミラー回路の一部またはすべての高電圧側の電
源電圧は該バッファ回路の駆動トランジスタのソース電
圧より高く、また駆動トランジスタがｎチャネルタイプ
の場合はそのしきい電圧はチップ内の他の回路で使用す
るトランジスタのしきい電圧より低く、かつ該差動アン
プおよび該カレントミラー回路の一部またはすべての低
電圧側の電源電圧は該バッファ回路のソース電圧より低
くする。これにより、駆動トランジスタの負荷駆動能力
を高めながらサブスレッショールド電流を低減できるの
で、内部回路の高速動作を維持しつつ安定な動作を実現
できる。
【００８６】上記電圧変換回路において、該差動アンプ
の負荷となるダイオード接続された第１、第２のトラン
ジスタ、第１のトランジスタとカレントミラー回路を構
成する第３、第４のトランジスタ、第２のトランジスタ
とカレントミラー回路を構成する第５、第６のトランジ
スタ、第３のトランジスタのドレインとドレイン、ゲー
トが接続された第３のトランジスタと逆導電型の第７の
トランジスタ、第３のトランジスタのドレインとドレイ
ンが接続された第３のトランジスタと逆導電型の第８の
トランジスタ、第４のトランジスタのドレインとドレイ
ン、ゲートが接続された第４のトランジスタと逆導電型
の第９のトランジスタ、第５のトランジスタのドレイン
とドレイン、ゲートが接続された第５のトランジスタと
逆導電型の第１０のトランジスタ、第６のトランジスタ
のドレインとドレイン、ゲートが接続された第６のトラ
ンジスタと逆導電型の第１１のトランジスタ、第６のト
ランジスタのドレインとドレインが接続された第６のト
ランジスタと逆導電型の第１２のトランジスタ、第７の
トランジスタとカレントミラー回路を構成する第１３の
トランジスタ、第１１のトランジスタとカレントミラー
回路を構成する第１４のトランジスタ、第１３のトラン
ジスタのドレインとドレインが接続された第１３のトラ
ンジスタと逆導電型の第１５のトランジスタ、第１４の
トランジスタのドレインとドレイン、ゲートが接続され
た第１４のトランジスタと逆導電型の第１６のトランジ
スタからなり、第１５のトランジスタのゲートと第１６
のトランジスタのゲートが接続され、さらに第１５のト
ランジスタのドレインとバッファ回路の駆動トランジス
タのゲートが接続され、第１５および第１６のトランジ
スタがｐチャネルタイプの場合はそれらのソース電位が
該駆動トランジスタのソース電位より高く、第１５およ
び第１６のトランジスタがｎチャネルタイプの場合はそ
れらのソース電位が該駆動トランジスタのソース電位よ
り低く設定する。これにより、高い負荷駆動能力を維持
しながら駆動トランジスタの駆動回路の消費電流を大幅
に低減できるので、上記の電源電圧より高い電圧を発生
する回路やグランド電圧より低い電圧を発生する回路の
チップ上の占有面積を大幅に低減できる。
の負荷となるダイオード接続された第１、第２のトラン
ジスタ、第１のトランジスタとカレントミラー回路を構
成する第３、第４のトランジスタ、第２のトランジスタ
とカレントミラー回路を構成する第５、第６のトランジ
スタ、第３のトランジスタのドレインとドレイン、ゲー
トが接続された第３のトランジスタと逆導電型の第７の
トランジスタ、第３のトランジスタのドレインとドレイ
ンが接続された第３のトランジスタと逆導電型の第８の
トランジスタ、第４のトランジスタのドレインとドレイ
ン、ゲートが接続された第４のトランジスタと逆導電型
の第９のトランジスタ、第５のトランジスタのドレイン
とドレイン、ゲートが接続された第５のトランジスタと
逆導電型の第１０のトランジスタ、第６のトランジスタ
のドレインとドレイン、ゲートが接続された第６のトラ
ンジスタと逆導電型の第１１のトランジスタ、第６のト
ランジスタのドレインとドレインが接続された第６のト
ランジスタと逆導電型の第１２のトランジスタ、第７の
トランジスタとカレントミラー回路を構成する第１３の
トランジスタ、第１１のトランジスタとカレントミラー
回路を構成する第１４のトランジスタ、第１３のトラン
ジスタのドレインとドレインが接続された第１３のトラ
ンジスタと逆導電型の第１５のトランジスタ、第１４の
トランジスタのドレインとドレイン、ゲートが接続され
た第１４のトランジスタと逆導電型の第１６のトランジ
スタからなり、第１５のトランジスタのゲートと第１６
のトランジスタのゲートが接続され、さらに第１５のト
ランジスタのドレインとバッファ回路の駆動トランジス
タのゲートが接続され、第１５および第１６のトランジ
スタがｐチャネルタイプの場合はそれらのソース電位が
該駆動トランジスタのソース電位より高く、第１５およ
び第１６のトランジスタがｎチャネルタイプの場合はそ
れらのソース電位が該駆動トランジスタのソース電位よ
り低く設定する。これにより、高い負荷駆動能力を維持
しながら駆動トランジスタの駆動回路の消費電流を大幅
に低減できるので、上記の電源電圧より高い電圧を発生
する回路やグランド電圧より低い電圧を発生する回路の
チップ上の占有面積を大幅に低減できる。
【００８７】上記電圧変換回路において、該差動アンプ
は、対をなす入力トランジスタとアクティブ負荷、入力
トランジスタの共通ソースに接続された定電流源から構
成され、該バッファ回路の駆動トランジスタのしきい電
圧は、ｐチャネルタイプの場合は、チップ内の他の回路
で使用するトランジスタのしきい電圧より高く、かつ該
差動アンプの高電圧側の電源電圧は該バッファ回路の駆
動トランジスタのソース電圧より高く、また駆動トラン
ジスタがｎチャネルタイプの場合は、そのしきい電圧は
チップ内の他の回路で使用するトランジスタのしきい電
圧より低く、かつ該差動アンプの低電圧側の電源電圧は
該バッファ回路のソース電圧より低くする。これによ
り、駆動トランジスタの負荷駆動能力を高めながらサブ
スレッショールド電流を低減できるので、内部回路の高
速動作を維持しつつ安定な動作を実現できる。
は、対をなす入力トランジスタとアクティブ負荷、入力
トランジスタの共通ソースに接続された定電流源から構
成され、該バッファ回路の駆動トランジスタのしきい電
圧は、ｐチャネルタイプの場合は、チップ内の他の回路
で使用するトランジスタのしきい電圧より高く、かつ該
差動アンプの高電圧側の電源電圧は該バッファ回路の駆
動トランジスタのソース電圧より高く、また駆動トラン
ジスタがｎチャネルタイプの場合は、そのしきい電圧は
チップ内の他の回路で使用するトランジスタのしきい電
圧より低く、かつ該差動アンプの低電圧側の電源電圧は
該バッファ回路のソース電圧より低くする。これによ
り、駆動トランジスタの負荷駆動能力を高めながらサブ
スレッショールド電流を低減できるので、内部回路の高
速動作を維持しつつ安定な動作を実現できる。
【００８８】上記電圧変換回路において、使用するすべ
てのトランジスタのしきい電圧を０Ｖあるいはデプレッ
ション型とし、差動アンプの対をなす入力トランジスタ
の共通ソースに接続された電流源トランジスタ、および
該対をなす入力トランジスタに流れる電流の差を取り出
すカレントミラー回路を構成するトランジスタの内該差
動アンプの電流源トランジスタと同じチャネル導電型を
持つトランジスタのソース側にそれらと同じチャネル導
電型のトランジスタを直列に挿入し電圧変換回路に接続
された負荷回路が動作していないときにはそれらのゲー
ト電圧をソース電圧と等しくする。これにより１Ｖ程度
の低い電源電圧でも高速動作を維持しながらスタンバイ
時のサブスレッショールドを大幅に低減することができ
る。
てのトランジスタのしきい電圧を０Ｖあるいはデプレッ
ション型とし、差動アンプの対をなす入力トランジスタ
の共通ソースに接続された電流源トランジスタ、および
該対をなす入力トランジスタに流れる電流の差を取り出
すカレントミラー回路を構成するトランジスタの内該差
動アンプの電流源トランジスタと同じチャネル導電型を
持つトランジスタのソース側にそれらと同じチャネル導
電型のトランジスタを直列に挿入し電圧変換回路に接続
された負荷回路が動作していないときにはそれらのゲー
ト電圧をソース電圧と等しくする。これにより１Ｖ程度
の低い電源電圧でも高速動作を維持しながらスタンバイ
時のサブスレッショールドを大幅に低減することができ
る。
【００８９】以上のいずれかの電圧変換回路を１個また
は複数個ＤＲＡＭのメモリセルアレーまたはその周辺回
路に適用する。これにより、電源電圧が低いか、または
電源電圧と内部電圧の差が小さくても電圧変換回路の駆
動能力を高く保つことができるので、大容量、高速、多
ビット構成、低消費電力のメモリを実現できる。
は複数個ＤＲＡＭのメモリセルアレーまたはその周辺回
路に適用する。これにより、電源電圧が低いか、または
電源電圧と内部電圧の差が小さくても電圧変換回路の駆
動能力を高く保つことができるので、大容量、高速、多
ビット構成、低消費電力のメモリを実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図である。
【図２】本願に先立って検討した電圧変換回路を示す図
である。
である。
【図３】図２の電圧変換回路の動作波形を示す図であ
る。
る。
【図４】第1の実施例の動作波形を示す図である。
【図５】本発明の第２の実施例を示す図である。
【図６】本発明の第１の実施例を適用したメモリチップ
の内部構成である。
の内部構成である。
【図７】本発明の第１、第２の実施例の適用例である。
【図８】図７に示す実施例の基準電圧の電源電圧依存
性。
性。
【図９】本発明の第１、第２の実施例の適用例の動作波
形を示す図である。
形を示す図である。
【図１０】本発明の第３の実施例を示す図である。
【図１１】本発明の第４の実施例を示す図である。
【図１２】本発明の第５から第９までの実施例の概念。
【図１３】本発明の第５の実施例を示す図である。
【図１４】本発明の第６の実施例を示す図である。
【図１５】本発明の第７の実施例を示す図である。
【図１６】本発明の第８の実施例を示す図である。
【図１７】本発明の第９の実施例を示す図である。
【図１８】本発明の第５から第１０までの実施例を適用
したメモリチップの内部構成を示す図である。
したメモリチップの内部構成を示す図である。
【図１９】本発明の第１０の実施例を示す図である。
ＶＤＨＧ、ＶＤＬＧ…電圧変換回路 ＶＤＤ…電源電圧 Ｖｐｐ…電源電圧（Ｖｐｐ＞ＶＤＤ） ＶＳＳ…電源電圧（グランド電位） ＶＢＢ…電源電圧（ＶＢＢ＜ＶＳＳ） ＶＬ、ＶＬＨ、ＶＬＬ…基準電圧 ＶＤＨ、ＶＤＬ…電圧変換回路出力電圧 ＰＳＷ…電流遮断用スイッチ ＩＬ…負荷電流 Ｆ１〜Ｆ３…電圧変換回路の制御信号 ＦＷ…ワード線駆動信号 ＦＰＣ…プリチャージ信号 ＦＳＡＰ…ｐ−ｃｈセンスアンプ駆動信号 ＦＳＡＮ…ｎ−ｃｈセンスアンプ駆動信号 Ｂ、／Ｂ…ビット線 Ｉ／Ｏ…データ入出力線 ＳＡ…センスアンプ ＭＣ…メモリセル ＭＣＡ…メモリセルアレー Ｑ１〜Ｑ２４…ＭＯＳトランジスタ ＶＲＥＦ…基準電圧発生回路 ＶＰＰＧ…高電圧発生回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/02 Ｈ０１Ｌ 27/10 ６０１ 19/00 Ｈ０３Ｋ 19/094 Ａ 19/0944 (72)発明者 青木 正和 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (9)
- 【請求項１】比較的大きいレベルの入力電源電圧を受け
て比較的低いレベルの出力電圧を形成する電圧変換回路
と、上記電圧変換回路の上記出力電圧がその動作電圧と
して供給される内部回路とを備えてなる半導体集積回路
であって、 上記電圧変換回路は、差動アンプと、上記差動アンプの
出力によって制御され上記出力電圧を出力するソ−ス接
地駆動トランジスタを持つバッファ回路とからなり、 上記差動アンプは、その一方の入力端子に該電圧変換回
路の出力端子の電圧が帰還され、もう一方の端子に基準
電圧が供給される対の入力トランジスタと、上記入力ト
ランジスタの共通ソースに接続された電流源と、少なく
とも上記対の入力トランジスタ一方の出力電流をその入
力電流とするカレントミラ−負荷回路と、上記カレント
ミラ−負荷回路の出力につながる負荷回路とを備え、上
記負荷回路に生ずる電位を上記差動アンプの出力とする
構成とされてなる、ことを特徴とする半導体集積回路。 - 【請求項２】請求項１に記載の半導体集積回路におい
て、 上記カレントミラ−負荷回路は、上記対の入力トランジ
スタの一方の入力トランジスタの出力を受けその出力を
上記負荷回路に供給する第１のカレントミラ−負荷回路
と、上記対の入力トランジスタの他方の入力トランジス
タの出力を受ける第２のカレントミラ−負荷回路とを備
えてなり、 上記負荷回路は、上記第２のカレントミラ−負荷回路の
出力をその入力とする第３のカレントミラ−負荷回路か
らなる、ことを特徴とする半導体集積回路。 - 【請求項３】請求項１又は２に記載の半導体集積回路に
おいて、 上記バッファ回路の駆動トランジスタは、そのしきい電
圧がチップ内の他の回路で使用するトランジスタのしき
い電圧より高くされてなるｐチャンネルＭＯＳＦＥＴか
らなり、 上記差動アンプの高電圧側の電源電圧は、上記バッファ
回路の駆動トランジスタのソース電圧より高くされてな
る、ことを特徴とする半導体集積回路。 - 【請求項４】請求項１又は２に記載の半導体集積回路に
おいて、 上記バッファ回路の駆動トランジスタは、そのしきい電
圧がチップ内の他の回路で使用するトランジスタのしき
い電圧より低くされてなるｎチャンネルＭＯＳＦＥＴか
らなり、 上記差動アンプの低電圧側の電源電圧は、上記バッファ
回路のソース電圧より低くされてなる、ことを特徴とす
る半導体集積回路。 - 【請求項５】チップ内に、差動アンプとソース接地型バ
ッファ回路から構成されてなる電圧変換回路と、上記電
圧変換回路の出力を動作電位として受ける内部回路とを
含む半導体集積回路において、 上該差動アンプは、その一方の入力端子に上記電圧変換
回路の出力が帰還されその他方の入力端子に外部電源電
圧より低い電圧である基準電圧が供給される一対の入力
トランジスタと、上記一対の入力トランジスタの負荷と
なる対をなすダイオード接続の第１、第２のトランジス
タと、上記第１のトランジスタとカレントミラー回路を
構成する第３、第４のトランジスタと、上記第２のトラ
ンジスタとカレントミラー回路を構成する第５、第６の
トランジスタと、上記第３のトランジスタと逆導電型に
されてなるとともに上記第３のトランジスタのドレイン
にそのドレイン、ゲートが接続されてなる第７のトラン
ジスタと、上記第３のトランジスタと逆導電型にされて
なるとともに上記第３のトランジスタのドレインにその
ドレインが接続されてなる第８のトランジスタと、上記
第４のトランジスタと逆導電型にされてなるとともに上
記第４のトランジスタのドレインにそのドレイン、ゲー
トが接続されてなる第９のトランジスタと、上記第５の
トランジスタと逆導電型にされてなると共に上記第５の
トランジスタのドレインにそのドレイン、ゲートが接続
されてなる第１０のトランジスタと、上記第６のトラン
ジスタと逆導電型にされてなると共に上記第６のトラン
ジスタのドレインにそのドレイン、ゲートが接続されて
なる第１１のトランジスタと、上記第６のトランジスタ
と逆導電型にされてなると共に上記第６のトランジスタ
のドレインにそのドレインが接続されてなる第１２のト
ランジスタと、上記第７のトランジスタとカレントミラ
ー回路を構成する第１３のトランジスタと、上記第１１
のトランジスタとカレントミラー回路を構成する第１４
のトランジスタと、上記第１３のトランジスタと逆導電
型にされてなるとともに上記第１３のトランジスタのド
レインにそのドレインが接続されてなる第１５のトラン
ジスタと、上記第１４のトランジスタと逆導電型にされ
てなると共に上記第１４のトランジスタのドレインにそ
のドレイン、ゲートが接続されてなる第１６のトランジ
スタとからなり、上記第１５のトランジスタのゲートと
上記第１６のトランジスタのゲートが接続され、さらに
上記第１５のトランジスタのドレインと上記バッファ回
路の駆動トランジスタのゲートが接続され、上記第１５
および上記第１６のトランジスタがｐチャネルタイプの
場合はそれらのソース電位が該駆動トランジスタのソー
ス電位より高く、上記第１５および上記第１６のトラン
ジスタがｎチャネルタイプの場合はそれらのソース電位
が該駆動トランジスタのソース電位より低く設定されて
いることを特徴とする半導体集積回路。 - 【請求項６】請求項１に記載の半導体集積回路におい
て、バッファ回路の駆動トランジスタのゲート−ソース
間に同一導電型のダイオード接続されたトランジスタを
挿入したことを特徴とする半導体集積回路。 - 【請求項７】請求項１、３、４、５のいずれかに記載の
半導体集積回路において、使用するトランジスタはすべ
てそのしきい電圧が０Ｖかあるいはデプレッション型で
あり、差動アンプの対をなす入力トランジスタの共通ソ
ースに接続された電流源トランジスタ、および対をなす
負荷トランジスタとカレントミラー回路を構成しそれら
の電流差を駆動トランジスタに伝達するトランジスタ群
の内、該差動アンプの電流源トランジスタと同じチャネ
ル導電型を持つトランジスタのソース側にそれらと同じ
チャネル導電型のトランジスタを直列に挿入し、該電圧
変換回路に接続された負荷回路が動作していないときに
はそれらのゲート電圧をソース電圧と等しくしたことを
特徴とする半導体集積回路。 - 【請求項８】請求項１から６のいずれかに記載の半導体
集積回路において、該電圧変換回路の負荷はメモリセル
アレーまたはその周辺回路であることを特徴とする半導
体集積回路。 - 【請求項９】請求項８に記載の半導体集積回路におい
て、そのメモリセルは、１個のトランジスタと１個のキ
ャパシタから成るダイナミックメモリであることを特徴
とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22478996A JP3709246B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体集積回路 |
| KR1019970040514A KR100467918B1 (ko) | 1996-08-27 | 1997-08-25 | 낮은동작전압에서유효한전압변환회로를구비한반도체집적회로 |
| TW086112199A TW358938B (en) | 1996-08-27 | 1997-08-25 | Semiconductor IC |
| US08/917,706 US5910924A (en) | 1996-08-27 | 1997-08-26 | Semiconductor integrated circuit including voltage converter effective at low operational voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22478996A JP3709246B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064261A true JPH1064261A (ja) | 1998-03-06 |
| JP3709246B2 JP3709246B2 (ja) | 2005-10-26 |
Family
ID=16819233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22478996A Expired - Lifetime JP3709246B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体集積回路 |
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| JP (1) | JP3709246B2 (ja) |
| KR (1) | KR100467918B1 (ja) |
| TW (1) | TW358938B (ja) |
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