JPH1064280A - 半導体メモリ装置の感知増幅回路 - Google Patents
半導体メモリ装置の感知増幅回路Info
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- JPH1064280A JPH1064280A JP9120782A JP12078297A JPH1064280A JP H1064280 A JPH1064280 A JP H1064280A JP 9120782 A JP9120782 A JP 9120782A JP 12078297 A JP12078297 A JP 12078297A JP H1064280 A JPH1064280 A JP H1064280A
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- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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Abstract
(57)【要約】
【課題】 安定した動作を行うとともに、エミッターカ
ップル対称トランジスタの飽和電圧を防止することにあ
る。 【解決手段】 入力ラインＬ５、Ｌ６、エミッターカッ
プル対称トランジスタ８０、８２、電流源９６及び電圧
調節部９２、９４を具備する。前記エミッターカップル
対称トランジスタ８０、８２は前記入力ラインＬ５、Ｌ
６を通じてメモリセルアレイから出力される差動補償信
号を感知する。前記電流源９６は前記エミッターカップ
ル対称トランジスタ８０、８２の各エミッターと接地端
との間に連結されて前記エミッターカップル対称トラン
ジスタ８０、８２にバイアスを供給する。前記電圧調節
部９２、９４は前記入力ラインＬ５、Ｌ６にそれぞれ入
力されて前記エミッターカップル対称トランジスタ８
０、８２の導通電圧の飽和を防止する。これによって、
安定した動作が可能であり、エミッタカップル対称トラ
ンジスタの飽和電圧を防止し得る感知増幅回路を確保し
得る。
ップル対称トランジスタの飽和電圧を防止することにあ
る。 【解決手段】 入力ラインＬ５、Ｌ６、エミッターカッ
プル対称トランジスタ８０、８２、電流源９６及び電圧
調節部９２、９４を具備する。前記エミッターカップル
対称トランジスタ８０、８２は前記入力ラインＬ５、Ｌ
６を通じてメモリセルアレイから出力される差動補償信
号を感知する。前記電流源９６は前記エミッターカップ
ル対称トランジスタ８０、８２の各エミッターと接地端
との間に連結されて前記エミッターカップル対称トラン
ジスタ８０、８２にバイアスを供給する。前記電圧調節
部９２、９４は前記入力ラインＬ５、Ｌ６にそれぞれ入
力されて前記エミッターカップル対称トランジスタ８
０、８２の導通電圧の飽和を防止する。これによって、
安定した動作が可能であり、エミッタカップル対称トラ
ンジスタの飽和電圧を防止し得る感知増幅回路を確保し
得る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、さらに詳細には半導体メモリ装置の感知増幅回路
に関する。
係り、さらに詳細には半導体メモリ装置の感知増幅回路
に関する。
【０００２】
【従来の技術】通常、半導体メモリ装置の感知増幅回路
は、バイポーラ接合トランジスタ、接合電界効果トラン
ジスタ、絶縁ゲート電界効果トランジスタなどからな
る。前記バイポーラ接合トランジスタからなる感知増幅
回路は、主に高速のロジック回路に用いられている。そ
の一例として１９８４年、日本の株式会社東芝では前記
バイポーラ接合トランジスタを高密度のスタティックＲ
ＡＭに用いた。その結果、ビットラインのスウィング(s
wing)が減り、ビットラインの回復時間が縮まった。さ
らに、１９８５年にはＣＭＯＳスタティックＲＡＭに３
段の感知増幅回路を用いることによりＣＭＯＳスタティ
ックＲＡＭの動作速度が向上した。前記３段の感知増幅
回路において、第１段は高速のデータを伝送する電流ミ
ラー形の増幅器を備えている。しかしながら、前記第１
段は相対的に低い電圧増幅度を有する。そして、前記第
１段は増幅度が高い第２段及び第３段に接続される。前
記感知増幅回路はビットラインを通じてメモリセルアレ
イに接続され、メモリセルアレイに貯蔵されたデータを
感知する。
は、バイポーラ接合トランジスタ、接合電界効果トラン
ジスタ、絶縁ゲート電界効果トランジスタなどからな
る。前記バイポーラ接合トランジスタからなる感知増幅
回路は、主に高速のロジック回路に用いられている。そ
の一例として１９８４年、日本の株式会社東芝では前記
バイポーラ接合トランジスタを高密度のスタティックＲ
ＡＭに用いた。その結果、ビットラインのスウィング(s
wing)が減り、ビットラインの回復時間が縮まった。さ
らに、１９８５年にはＣＭＯＳスタティックＲＡＭに３
段の感知増幅回路を用いることによりＣＭＯＳスタティ
ックＲＡＭの動作速度が向上した。前記３段の感知増幅
回路において、第１段は高速のデータを伝送する電流ミ
ラー形の増幅器を備えている。しかしながら、前記第１
段は相対的に低い電圧増幅度を有する。そして、前記第
１段は増幅度が高い第２段及び第３段に接続される。前
記感知増幅回路はビットラインを通じてメモリセルアレ
イに接続され、メモリセルアレイに貯蔵されたデータを
感知する。
【０００３】また、感知増幅回路はメモリセルアレイか
ら出力されたデータを１次に感知及び増幅するブロック
感知増幅回路と、前記ブロック感知増幅回路の出力信号
の差動補償信号を２次に感知及び増幅するメイン感知増
幅回路と、前記メイン感知増幅回路の出力信号を感知及
び増幅するサブ感知増幅回路とに区分される。前記メイ
ン感知増幅回路は増幅度が低い前記ブロック感知増幅回
路の出力を補償し、前記メイン感知増幅回路に接続され
たサブ感知増幅回路は、感知機能を最適化する。前記従
来例は、前記ブロック感知増幅回路の差動補償信号を感
知及び増幅するためのメイン感知増幅回路（以下、感知
増幅回路と称する。）に関する。
ら出力されたデータを１次に感知及び増幅するブロック
感知増幅回路と、前記ブロック感知増幅回路の出力信号
の差動補償信号を２次に感知及び増幅するメイン感知増
幅回路と、前記メイン感知増幅回路の出力信号を感知及
び増幅するサブ感知増幅回路とに区分される。前記メイ
ン感知増幅回路は増幅度が低い前記ブロック感知増幅回
路の出力を補償し、前記メイン感知増幅回路に接続され
たサブ感知増幅回路は、感知機能を最適化する。前記従
来例は、前記ブロック感知増幅回路の差動補償信号を感
知及び増幅するためのメイン感知増幅回路（以下、感知
増幅回路と称する。）に関する。
【０００４】図３は従来の技術によるブロック感知増幅
回路の回路図である。前記図３を参照すれば、トランジ
スタ８，１２は入力信号ＯＷＤｉに応じてプリチャージ
及び等化部２，４，６によって等化及びプリチャージさ
れた後、入力ラインＬ１，Ｌ２を通じてメモリセルアレ
イから伝えられた差動データ出力信号ＳＤＬ，ＳＤＬＢ
に応答して予め設定された電圧をエミッターカップル対
称トランジスタ１０，１４に供給する。これによって、
前記エミッターカップル対称トランジスタ１０，１４は
増幅された出力信号ＭＤＬ，ＭＤＬＢを出力する。前記
エミッターカップル対称トランジスタ１０，１４と前記
トランジスタ８，１２は、基準ブロック感知増幅信号Ｒ
ＥＦＢＳＡとブロック感知増幅イネーブル信号ＢＳＡＥ
Ｎに応答する電流源１に接続されている。前記電流源１
はＮＭＯＳトランジスタ１６，１８，２０，２２からな
る、一定の電流を接地端ＧＮＤに誘起する。前記ブロッ
ク感知増幅回路は入力されるデータを高速で伝送する。
そして、前記ブロック感知増幅回路は増幅度が相対的に
小さい。
回路の回路図である。前記図３を参照すれば、トランジ
スタ８，１２は入力信号ＯＷＤｉに応じてプリチャージ
及び等化部２，４，６によって等化及びプリチャージさ
れた後、入力ラインＬ１，Ｌ２を通じてメモリセルアレ
イから伝えられた差動データ出力信号ＳＤＬ，ＳＤＬＢ
に応答して予め設定された電圧をエミッターカップル対
称トランジスタ１０，１４に供給する。これによって、
前記エミッターカップル対称トランジスタ１０，１４は
増幅された出力信号ＭＤＬ，ＭＤＬＢを出力する。前記
エミッターカップル対称トランジスタ１０，１４と前記
トランジスタ８，１２は、基準ブロック感知増幅信号Ｒ
ＥＦＢＳＡとブロック感知増幅イネーブル信号ＢＳＡＥ
Ｎに応答する電流源１に接続されている。前記電流源１
はＮＭＯＳトランジスタ１６，１８，２０，２２からな
る、一定の電流を接地端ＧＮＤに誘起する。前記ブロッ
ク感知増幅回路は入力されるデータを高速で伝送する。
そして、前記ブロック感知増幅回路は増幅度が相対的に
小さい。
【０００５】図４は従来の技術による感知増幅回路の回
路図である。図４を参照すれば、前記図３に示したブロ
ック感知増幅回路の差動補償信号ＭＤＬ，ＭＤＬＢを入
力とする入力ラインＬ３，Ｌ４がエミッターカップル対
称トランジスタ４０，４２に接続されている。前記エミ
ッターカップル対称トランジスタ４０，４２と電源電圧
Ｖｃｃとの間には抵抗３６，３８が接続され、前記抵抗
３６，３８と前記エミッターカップル対称トランジスタ
４０，４２との間から出力信号ＳＡＳ１，ＳＡＳ１Ｂが
出力される。
路図である。図４を参照すれば、前記図３に示したブロ
ック感知増幅回路の差動補償信号ＭＤＬ，ＭＤＬＢを入
力とする入力ラインＬ３，Ｌ４がエミッターカップル対
称トランジスタ４０，４２に接続されている。前記エミ
ッターカップル対称トランジスタ４０，４２と電源電圧
Ｖｃｃとの間には抵抗３６，３８が接続され、前記抵抗
３６，３８と前記エミッターカップル対称トランジスタ
４０，４２との間から出力信号ＳＡＳ１，ＳＡＳ１Ｂが
出力される。
【０００６】電圧調節部２４，２６は、前記入力ライン
Ｌ３，Ｌ４に連結されて前記エミッターカップル対称ト
ランジスタ４０，４２の飽和を防止する。また、電圧調
節部２４，２６は電源電圧Ｖｃｃと前記入力ラインＬ
３，Ｌ４との間に直列に接続されたダイオード２８，３
２と負荷抵抗３０，３４とからなり、前記入力ラインＬ
３，Ｌ４に降下された電源電圧Ｖｃｃを供給する。トラ
ンジスタ４４，４６はそれぞれ前記入力ラインＬ３，Ｌ
４に接続され、基準感知増幅信号ＲＥＦＭＳＡに応答す
る。前記基準感知増幅信号ＲＥＦＭＳＡの論理値がハイ
の時に、前記入力ラインＬ３，Ｌ４の電源電圧のレベル
が上昇すると該上昇した電圧は直ちに接地電圧レベルに
降下される。
Ｌ３，Ｌ４に連結されて前記エミッターカップル対称ト
ランジスタ４０，４２の飽和を防止する。また、電圧調
節部２４，２６は電源電圧Ｖｃｃと前記入力ラインＬ
３，Ｌ４との間に直列に接続されたダイオード２８，３
２と負荷抵抗３０，３４とからなり、前記入力ラインＬ
３，Ｌ４に降下された電源電圧Ｖｃｃを供給する。トラ
ンジスタ４４，４６はそれぞれ前記入力ラインＬ３，Ｌ
４に接続され、基準感知増幅信号ＲＥＦＭＳＡに応答す
る。前記基準感知増幅信号ＲＥＦＭＳＡの論理値がハイ
の時に、前記入力ラインＬ３，Ｌ４の電源電圧のレベル
が上昇すると該上昇した電圧は直ちに接地電圧レベルに
降下される。
【０００７】前述したように、前記電圧調節部２４，２
６は前記入力ラインＬ３，Ｌ４に接続されて前記入力ラ
インＬ３，Ｌ４を降下する。従って、前記図３に示した
エミッターカップル対称トランジスタ１０，１４の各コ
レクタの電圧が降下し、よって前記エミッターカップル
対称トランジスタ４０，４２は飽和される。
６は前記入力ラインＬ３，Ｌ４に接続されて前記入力ラ
インＬ３，Ｌ４を降下する。従って、前記図３に示した
エミッターカップル対称トランジスタ１０，１４の各コ
レクタの電圧が降下し、よって前記エミッターカップル
対称トランジスタ４０，４２は飽和される。
【０００８】
【発明が解決しようとする課題】しかしながら、前記入
力ラインＬ３，Ｌ４に寄生キャパシタが存在する場合
は、前記入力ラインＬ３，Ｌ４の電圧がさらに降下され
る。これによって、前記エミッターカップル対称トラン
ジスタ４０，４２がさらに飽和され、前記感知増幅回路
の特性が劣化する。また、前記入力ラインＬ３，Ｌ４の
電源電圧レベルがカップリングノイズによって上昇する
場合、前記ダイオード２８，３２はターンオフされ、前
記トランジスタ４４，４６の電流経路が遮断されて前記
入力ラインＬ３，Ｌ４の回復時間が延び、これによって
データの出力時間が遅れてしまう。この際、前記感知増
幅イネーブル信号ＭＳＡＥＮがイネーブルされると誤デ
ータが先に入力され、その後、正しいデータが入力され
ることによってデータのフリップが起こる。これと同時
にトランジスタ４４，４６の電流経路が遮られる。さら
に、前記感知増幅回路をイネーブルさせる信号ＭＳＡＥ
Ｎがイネーブルされる前に前記ダイオード２８，３２を
動作して前記入力ラインＬ３，Ｌ４を予め一定の電圧に
固定させるためにトランジスタ４４，４６を通じて常に
一定に流れる電流を接地端に誘起させるが、これによっ
て待機電流が増加する。図４において、トランジスタ４
８、５２とトランジスタ５６，５８は基準感知増幅信号
ＲＥＦＭＳＡと感知増幅イネーブル信号ＭＳＡＥＮに接
続されて電圧調節部２４，２６に予め設定された電圧を
制御する。さらに、トランジスタ５０，５４は電流源で
あって、前記エミッターカップル対称トランジスタ４
０，５２から一定電流を接地端ＧＮＤに流す。
力ラインＬ３，Ｌ４に寄生キャパシタが存在する場合
は、前記入力ラインＬ３，Ｌ４の電圧がさらに降下され
る。これによって、前記エミッターカップル対称トラン
ジスタ４０，４２がさらに飽和され、前記感知増幅回路
の特性が劣化する。また、前記入力ラインＬ３，Ｌ４の
電源電圧レベルがカップリングノイズによって上昇する
場合、前記ダイオード２８，３２はターンオフされ、前
記トランジスタ４４，４６の電流経路が遮断されて前記
入力ラインＬ３，Ｌ４の回復時間が延び、これによって
データの出力時間が遅れてしまう。この際、前記感知増
幅イネーブル信号ＭＳＡＥＮがイネーブルされると誤デ
ータが先に入力され、その後、正しいデータが入力され
ることによってデータのフリップが起こる。これと同時
にトランジスタ４４，４６の電流経路が遮られる。さら
に、前記感知増幅回路をイネーブルさせる信号ＭＳＡＥ
Ｎがイネーブルされる前に前記ダイオード２８，３２を
動作して前記入力ラインＬ３，Ｌ４を予め一定の電圧に
固定させるためにトランジスタ４４，４６を通じて常に
一定に流れる電流を接地端に誘起させるが、これによっ
て待機電流が増加する。図４において、トランジスタ４
８、５２とトランジスタ５６，５８は基準感知増幅信号
ＲＥＦＭＳＡと感知増幅イネーブル信号ＭＳＡＥＮに接
続されて電圧調節部２４，２６に予め設定された電圧を
制御する。さらに、トランジスタ５０，５４は電流源で
あって、前記エミッターカップル対称トランジスタ４
０，５２から一定電流を接地端ＧＮＤに流す。
【０００９】本発明は、このような従来の課題に鑑みて
なされたものであり、その目的は、安定した動作を行う
半導体メモリ装置の感知増幅回路を提供することにあ
る。
なされたものであり、その目的は、安定した動作を行う
半導体メモリ装置の感知増幅回路を提供することにあ
る。
【００１０】本発明の他の目的は、エミッターカップル
対称トランジスタの飽和電圧を防止する半導体メモリ装
置の感知増幅回路を提供することにある。
対称トランジスタの飽和電圧を防止する半導体メモリ装
置の感知増幅回路を提供することにある。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに、請求項１記載の第１の発明の感知増幅回路は、入
力ラインと、前記入力ラインから入力される信号を感知
するエミッターカップル対称トランジスタと、前記入力
ラインと前記エミッターカップル対称トランジスタとの
間に各々連結されて前記エミッターカップル対称トラン
ジスタの導通電圧の飽和を防止する電圧調節部と、前記
エミッターカップル対称トランジスタの各エミッターと
接地端との間に連結されて前記エミッターカップル対称
トランジスタにバイアスを供給する電流源とを具備する
ことを要旨とする。従って、安定した動作を行うととも
に、エミッターカップル対称トランジスタの飽和電圧を
防止できる。
めに、請求項１記載の第１の発明の感知増幅回路は、入
力ラインと、前記入力ラインから入力される信号を感知
するエミッターカップル対称トランジスタと、前記入力
ラインと前記エミッターカップル対称トランジスタとの
間に各々連結されて前記エミッターカップル対称トラン
ジスタの導通電圧の飽和を防止する電圧調節部と、前記
エミッターカップル対称トランジスタの各エミッターと
接地端との間に連結されて前記エミッターカップル対称
トランジスタにバイアスを供給する電流源とを具備する
ことを要旨とする。従って、安定した動作を行うととも
に、エミッターカップル対称トランジスタの飽和電圧を
防止できる。
【００１２】請求項２記載の第２の発明は、前記各電圧
調節部は、電源電圧と前記入力ラインとの間にそれぞれ
連結された抵抗と、前記入力ラインにベースが連結さ
れ、前記電源電圧に第１電極がそれぞれ連結され、前記
エミッターカップル対称トランジスタの各入力端に第２
電極がそれぞれ連結されて前記降下した電源電圧を前記
エミッターカップル対称トランジスタに供給するバイポ
ーラ接合トランジスタとを具備することを要旨とする。
従って、エミッターカップル対称トランジスタの導通電
圧の飽和を防止できる。
調節部は、電源電圧と前記入力ラインとの間にそれぞれ
連結された抵抗と、前記入力ラインにベースが連結さ
れ、前記電源電圧に第１電極がそれぞれ連結され、前記
エミッターカップル対称トランジスタの各入力端に第２
電極がそれぞれ連結されて前記降下した電源電圧を前記
エミッターカップル対称トランジスタに供給するバイポ
ーラ接合トランジスタとを具備することを要旨とする。
従って、エミッターカップル対称トランジスタの導通電
圧の飽和を防止できる。
【００１３】請求項３記載の第３の発明は、前記エミッ
ターカップル対称トランジスタの各入力端に連結されて
前記エミッターカップル対称トランジスタの各入力を制
御信号に応じて予め設定された電流を放電させる電流源
をさらに具備することを要旨とする。従って、エミッタ
ーカップル対称トランジスタの導通電圧の飽和を防止で
きる。
ターカップル対称トランジスタの各入力端に連結されて
前記エミッターカップル対称トランジスタの各入力を制
御信号に応じて予め設定された電流を放電させる電流源
をさらに具備することを要旨とする。従って、エミッタ
ーカップル対称トランジスタの導通電圧の飽和を防止で
きる。
【００１４】請求項４記載の第４の発明は、前記電流源
は、前記エミッターカップル対称トランジスタの各入力
端と接地端との間にチャネルが直列に接続されるＭＯＳ
トランジスタであることを要旨とする。従って、エミッ
ターカップル対称トランジスタの導通電圧の飽和を防止
できる。
は、前記エミッターカップル対称トランジスタの各入力
端と接地端との間にチャネルが直列に接続されるＭＯＳ
トランジスタであることを要旨とする。従って、エミッ
ターカップル対称トランジスタの導通電圧の飽和を防止
できる。
【００１５】請求項５記載の第５の発明は、前記各電圧
調節部は、前記入力ラインに降下した電源電圧を供給す
る第１抵抗と、前記第１抵抗と前記エミッターカップル
対称トランジスタの一入力端の間に連結され、前記降下
した電源電圧に応答して前記電源電圧を前記エミッター
カップル対称トランジスタに供給する第２抵抗とを具備
することを要旨とする。従って、エミッターカップル対
称トランジスタの導通電圧の飽和を防止できる。
調節部は、前記入力ラインに降下した電源電圧を供給す
る第１抵抗と、前記第１抵抗と前記エミッターカップル
対称トランジスタの一入力端の間に連結され、前記降下
した電源電圧に応答して前記電源電圧を前記エミッター
カップル対称トランジスタに供給する第２抵抗とを具備
することを要旨とする。従って、エミッターカップル対
称トランジスタの導通電圧の飽和を防止できる。
【００１６】請求項６記載の第６の発明は、前記第１抵
抗はその抵抗値に応答して前記電源電圧を降下して前記
入力ラインに供給することを要旨とする。従って、エミ
ッターカップル対称トランジスタの導通電圧の飽和を防
止できる。
抗はその抵抗値に応答して前記電源電圧を降下して前記
入力ラインに供給することを要旨とする。従って、エミ
ッターカップル対称トランジスタの導通電圧の飽和を防
止できる。
【００１７】請求項７記載の第７の発明は、前記第２抵
抗はバイポーラ接合トランジスタであり、前記バイポー
ラ接合トランジスタのエミッターとベースとの間の電源
に応答して前記電源電圧を降下してエミッターカップル
対称トランジスタの一入力端に供給することを要旨とす
る。従って、エミッターカップル対称トランジスタの導
通電圧の飽和を防止できる。
抗はバイポーラ接合トランジスタであり、前記バイポー
ラ接合トランジスタのエミッターとベースとの間の電源
に応答して前記電源電圧を降下してエミッターカップル
対称トランジスタの一入力端に供給することを要旨とす
る。従って、エミッターカップル対称トランジスタの導
通電圧の飽和を防止できる。
【００１８】
【発明の実施の形態】以下、添付した図面に基づき本発
明の好ましい実施の形態を詳細に説明する。
明の好ましい実施の形態を詳細に説明する。
【００１９】図１は本発明による感知増幅回路の回路図
である。前記図１を参照すれば、エミッターカップル対
称トランジスタ８０，８２の各エミッターは互いに接続
されており、前記エミッターカップル対称トランジスタ
８０，８２のエミッターに電流源９６が連結されて前記
エミッターカップル対称トランジスタ８０，８２にバイ
アスを供給する。前記電流源９６は直列に連結された二
つのトランジスタ８８，９０からなる。そして、入力ラ
インＬ５、Ｌ６に差動補償信号ＭＤＬ，ＭＤＬＢが入力
される。前記差動補償信号ＭＤＬ，ＭＤＬＢは前記図３
に示したブロック感知増幅回路の出力信号である。前記
入力ラインＬ５、Ｌ６には電圧調節部９２，９４がそれ
ぞれ連結されている。
である。前記図１を参照すれば、エミッターカップル対
称トランジスタ８０，８２の各エミッターは互いに接続
されており、前記エミッターカップル対称トランジスタ
８０，８２のエミッターに電流源９６が連結されて前記
エミッターカップル対称トランジスタ８０，８２にバイ
アスを供給する。前記電流源９６は直列に連結された二
つのトランジスタ８８，９０からなる。そして、入力ラ
インＬ５、Ｌ６に差動補償信号ＭＤＬ，ＭＤＬＢが入力
される。前記差動補償信号ＭＤＬ，ＭＤＬＢは前記図３
に示したブロック感知増幅回路の出力信号である。前記
入力ラインＬ５、Ｌ６には電圧調節部９２，９４がそれ
ぞれ連結されている。
【００２０】前記電圧調節部９２，９４は、前記入力ラ
インＬ５，Ｌ６にそれぞれ接続された負荷抵抗６４，５
６とバイポーラ接合トランジスタ６６，５８とからな
る。前記入力ラインＬ５，Ｌ６の電圧は、それぞれ前記
バイポーラ接合トランジスタ６６，５８の各ベースに誘
起される。即ち、負荷抵抗５６，６４は、その抵抗値に
応答して降下した電圧を前記入力ラインＬ５，Ｌ６に供
給し、前記バイポーラ接合トランジスタ５８，６６はそ
れぞれベースとエミッタとの間の電圧に応答して電源電
圧Ｖｃｃを降下して前記入力ラインＬ５，Ｌ６に供給す
る。したがって、前記バイポーラ接合トランジスタ５
８，６６は、降下した電源電圧Ｖｃｃを前記エミッター
カップル対称トランジスタ８０，８２に供給する。前記
各バイポーラ接合トランジスタ５８，６６と接地端ＧＮ
Ｄとの間には、基準感知増幅信号ＲＥＦＭＳＡ(制御信
号）と感知増幅イネーブル信号ＭＳＡＥＮ(制御信号）
とに応答するトランジスタ６０，６２とトランジスタ６
８，７２とが各々直列に連結されて、前記各バイポーラ
接合トランジスタ５８，６６に予め設定された電圧を制
御する。
インＬ５，Ｌ６にそれぞれ接続された負荷抵抗６４，５
６とバイポーラ接合トランジスタ６６，５８とからな
る。前記入力ラインＬ５，Ｌ６の電圧は、それぞれ前記
バイポーラ接合トランジスタ６６，５８の各ベースに誘
起される。即ち、負荷抵抗５６，６４は、その抵抗値に
応答して降下した電圧を前記入力ラインＬ５，Ｌ６に供
給し、前記バイポーラ接合トランジスタ５８，６６はそ
れぞれベースとエミッタとの間の電圧に応答して電源電
圧Ｖｃｃを降下して前記入力ラインＬ５，Ｌ６に供給す
る。したがって、前記バイポーラ接合トランジスタ５
８，６６は、降下した電源電圧Ｖｃｃを前記エミッター
カップル対称トランジスタ８０，８２に供給する。前記
各バイポーラ接合トランジスタ５８，６６と接地端ＧＮ
Ｄとの間には、基準感知増幅信号ＲＥＦＭＳＡ(制御信
号）と感知増幅イネーブル信号ＭＳＡＥＮ(制御信号）
とに応答するトランジスタ６０，６２とトランジスタ６
８，７２とが各々直列に連結されて、前記各バイポーラ
接合トランジスタ５８，６６に予め設定された電圧を制
御する。
【００２１】従って、前記入力ラインＬ５，Ｌ６に発生
するカップリングノイズによって上昇した電圧は、前記
負荷抵抗５６，６４により放電されるので、前記カップ
リングノイズに対して前記感知増幅回路はさらに安定し
た動作ができる。また、前記電圧調節部９２，９４によ
って２次降下された電圧が前記エミッターカップル対称
トランジスタ８０，８２の各ベースに入力されることに
よって前記エミッターカップル対称トランジスタ８０、
８２の飽和が防止される。
するカップリングノイズによって上昇した電圧は、前記
負荷抵抗５６，６４により放電されるので、前記カップ
リングノイズに対して前記感知増幅回路はさらに安定し
た動作ができる。また、前記電圧調節部９２，９４によ
って２次降下された電圧が前記エミッターカップル対称
トランジスタ８０，８２の各ベースに入力されることに
よって前記エミッターカップル対称トランジスタ８０、
８２の飽和が防止される。
【００２２】図５は前記図４に示した感知増幅回路の各
信号の波形図で、図２は前記図１に示した感知増幅回路
の各信号の波形図である。前記図５及び前記図２は前述
したような効果をシミュレーションした結果を示したグ
ラフであって、時間による電圧変動率を示した。前記図
５及び前記図２を参照すれば、従来の技術に該当する前
記図５に示した差動補償信号ＭＤＬ，ＭＤＬＢは約4.76
2vまで急激に増加し、ノイズ源によって感知増幅イネー
ブル信号ＭＳＡＥＮがイネーブルされると前記感知増幅
回路の出力信号ＳＡＳ１，ＳＡＳ１Ｂにはピーク現象及
びフリップ現象が起こる。しかしながら、本発明の実施
の形態による前記図２において、ノイズ源による前記差
動補償信号ＭＤＬ，ＭＤＬＢのピーク電圧は約4.127vで
あって、前記図５に示した前記差動補償信号ＭＤＬ，Ｍ
ＤＬＢに比べて著しく減少した。
信号の波形図で、図２は前記図１に示した感知増幅回路
の各信号の波形図である。前記図５及び前記図２は前述
したような効果をシミュレーションした結果を示したグ
ラフであって、時間による電圧変動率を示した。前記図
５及び前記図２を参照すれば、従来の技術に該当する前
記図５に示した差動補償信号ＭＤＬ，ＭＤＬＢは約4.76
2vまで急激に増加し、ノイズ源によって感知増幅イネー
ブル信号ＭＳＡＥＮがイネーブルされると前記感知増幅
回路の出力信号ＳＡＳ１，ＳＡＳ１Ｂにはピーク現象及
びフリップ現象が起こる。しかしながら、本発明の実施
の形態による前記図２において、ノイズ源による前記差
動補償信号ＭＤＬ，ＭＤＬＢのピーク電圧は約4.127vで
あって、前記図５に示した前記差動補償信号ＭＤＬ，Ｍ
ＤＬＢに比べて著しく減少した。
【００２３】また、前記感知増幅イネーブル信号ＭＳＡ
ＥＮがイネーブルされた場合も前記感知増幅器の出力信
号ＳＡＳ１，ＳＡＳ１Ｂはピーク現象及びフリップ現象
無しで一定の電圧を保った。この際、前記感知増幅回路
のノイズ源は通常、差動補償信号ＭＤＬ，ＭＤＬＢとカ
ップリングされた周辺ノイズであったり、又は隣接した
他のデータラインとの干渉によって発生する。前記ブロ
ック感知増幅回路の出力信号ＭＤＬ，ＭＤＬＢを感知及
び増幅して最終に出力した信号ＳＡＳ１，ＳＡＳ１Ｂは
安定していることが判る。
ＥＮがイネーブルされた場合も前記感知増幅器の出力信
号ＳＡＳ１，ＳＡＳ１Ｂはピーク現象及びフリップ現象
無しで一定の電圧を保った。この際、前記感知増幅回路
のノイズ源は通常、差動補償信号ＭＤＬ，ＭＤＬＢとカ
ップリングされた周辺ノイズであったり、又は隣接した
他のデータラインとの干渉によって発生する。前記ブロ
ック感知増幅回路の出力信号ＭＤＬ，ＭＤＬＢを感知及
び増幅して最終に出力した信号ＳＡＳ１，ＳＡＳ１Ｂは
安定していることが判る。
【００２４】本発明は前記実施の形態に限らず、多くの
変形が本発明の技術的思想内で当業者によって可能なこ
とは明白である。
変形が本発明の技術的思想内で当業者によって可能なこ
とは明白である。
【００２５】
【発明の効果】以上説明したように、第１の発明の感知
増幅回路は、入力ラインと、前記入力ラインから入力さ
れる信号を感知するエミッターカップル対称トランジス
タと、前記入力ラインと前記エミッターカップル対称ト
ランジスタとの間に各々連結されて前記エミッターカッ
プル対称トランジスタの導通電圧の飽和を防止する電圧
調節部と、前記エミッターカップル対称トランジスタの
各エミッターと接地端との間に連結されて前記エミッタ
ーカップル対称トランジスタにバイアスを供給する電流
源とを具備するので、安定した動作を行うとともに、エ
ミッターカップル対称トランジスタの飽和電圧を防止で
きる。
増幅回路は、入力ラインと、前記入力ラインから入力さ
れる信号を感知するエミッターカップル対称トランジス
タと、前記入力ラインと前記エミッターカップル対称ト
ランジスタとの間に各々連結されて前記エミッターカッ
プル対称トランジスタの導通電圧の飽和を防止する電圧
調節部と、前記エミッターカップル対称トランジスタの
各エミッターと接地端との間に連結されて前記エミッタ
ーカップル対称トランジスタにバイアスを供給する電流
源とを具備するので、安定した動作を行うとともに、エ
ミッターカップル対称トランジスタの飽和電圧を防止で
きる。
【００２６】第２の発明は、前記各電圧調節部は、電源
電圧と前記入力ラインとの間にそれぞれ連結された抵抗
と、前記入力ラインにベースが連結され、前記電源電圧
に第１電極がそれぞれ連結され、前記エミッターカップ
ル対称トランジスタの各入力端に第２電極がそれぞれ連
結されて前記降下した電源電圧を前記エミッターカップ
ル対称トランジスタに供給するバイポーラ接合トランジ
スタとを具備するので、エミッターカップル対称トラン
ジスタの導通電圧の飽和を防止できる。
電圧と前記入力ラインとの間にそれぞれ連結された抵抗
と、前記入力ラインにベースが連結され、前記電源電圧
に第１電極がそれぞれ連結され、前記エミッターカップ
ル対称トランジスタの各入力端に第２電極がそれぞれ連
結されて前記降下した電源電圧を前記エミッターカップ
ル対称トランジスタに供給するバイポーラ接合トランジ
スタとを具備するので、エミッターカップル対称トラン
ジスタの導通電圧の飽和を防止できる。
【００２７】第３の発明は、前記エミッターカップル対
称トランジスタの各入力端に連結されて前記エミッター
カップル対称トランジスタの各入力を制御信号に応じて
予め設定された電流を放電させる電流源をさらに具備す
るので、エミッターカップル対称トランジスタの導通電
圧の飽和を防止できる。
称トランジスタの各入力端に連結されて前記エミッター
カップル対称トランジスタの各入力を制御信号に応じて
予め設定された電流を放電させる電流源をさらに具備す
るので、エミッターカップル対称トランジスタの導通電
圧の飽和を防止できる。
【００２８】第４の発明は、前記電流源は、前記エミッ
ターカップル対称トランジスタの各入力端と接地端との
間にチャンネルが直列に接続されるＭＯＳトランジスタ
であるので、エミッターカップル対称トランジスタの導
通電圧の飽和を防止できる。
ターカップル対称トランジスタの各入力端と接地端との
間にチャンネルが直列に接続されるＭＯＳトランジスタ
であるので、エミッターカップル対称トランジスタの導
通電圧の飽和を防止できる。
【００２９】第５の発明は、前記各電圧調節部は、前記
入力ラインに降下した電源電圧を供給する第１抵抗と、
前記第１抵抗と前記エミッターカップル対称トランジス
タの一入力端の間に連結され、前記降下した電源電圧に
応答して前記電源電圧を前記エミッターカップル対称ト
ランジスタに供給する第２抵抗とを具備するので、エミ
ッターカップル対称トランジスタの導通電圧の飽和を防
止できる。
入力ラインに降下した電源電圧を供給する第１抵抗と、
前記第１抵抗と前記エミッターカップル対称トランジス
タの一入力端の間に連結され、前記降下した電源電圧に
応答して前記電源電圧を前記エミッターカップル対称ト
ランジスタに供給する第２抵抗とを具備するので、エミ
ッターカップル対称トランジスタの導通電圧の飽和を防
止できる。
【００３０】第６の発明は、前記第１抵抗はその抵抗値
に応答して前記電源電圧を降下して前記入力ラインに供
給するので、エミッターカップル対称トランジスタの導
通電圧の飽和を防止できる。
に応答して前記電源電圧を降下して前記入力ラインに供
給するので、エミッターカップル対称トランジスタの導
通電圧の飽和を防止できる。
【００３１】第７の発明は、前記第２抵抗はバイポーラ
接合トランジスタであり、前記バイポーラ接合トランジ
スタのエミッターとベースとの間の電源に応答して前記
電源電圧を降下してエミッターカップル対称トランジス
タの一入力端に供給するので、エミッターカップル対称
トランジスタの導通電圧の飽和を防止できる。
接合トランジスタであり、前記バイポーラ接合トランジ
スタのエミッターとベースとの間の電源に応答して前記
電源電圧を降下してエミッターカップル対称トランジス
タの一入力端に供給するので、エミッターカップル対称
トランジスタの導通電圧の飽和を防止できる。
【図１】本発明による感知増幅回路の回路図である。
【図２】図１に示した感知増幅回路の各信号の波形図で
ある。
ある。
【図３】従来の技術によるブロック感知増幅回路の回路
図である。
図である。
【図４】従来の技術による感知増幅回路の回路図であ
る。
る。
【図５】図４に示した感知増幅回路の各信号の波形図で
ある。
ある。
５６、６４ 負荷抵抗 ５８、６６ バイポーラ接合トランジスタ ６０、６２、６８、７０ トランジスタ ８０、８２ エミッターカップル対称トランジスタ ９６ 第１の電流源 Ｌ５、Ｌ６ 入力ライン ＭＤＬ、ＭＤＬＢ 差動補償信号 ＲＥＦＭＳＡ 基準感知増幅信号 ＭＳＡＥＮ 感知増幅イネーブル信号
Claims (7)
- 【請求項１】 入力ラインと、 前記入力ラインから入力される信号を感知するエミッタ
ーカップル対称トランジスタと、 前記入力ラインと前記エミッターカップル対称トランジ
スタとの間に各々連結されて前記エミッターカップル対
称トランジスタの導通電圧の飽和を防止する電圧調節部
と、 前記エミッターカップル対称トランジスタの各エミッタ
ーと接地端との間に連結されて前記エミッターカップル
対称トランジスタにバイアスを供給する電流源と、 を具備することを特徴とする半導体メモリ装置の感知増
幅回路。 - 【請求項２】 前記各電圧調節部は、電源電圧と前記入
力ラインとの間にそれぞれ連結された抵抗と、 前記入力ラインにベースが連結され、前記電源電圧に第
１電極がそれぞれ連結され、前記エミッターカップル対
称トランジスタの各入力端に第２電極がそれぞれ連結さ
れて前記降下した電源電圧を前記エミッターカップル対
称トランジスタに供給するバイポーラ接合トランジスタ
と、 を具備することを特徴とする請求項１に記載の半導体メ
モリ装置の感知増幅回路。 - 【請求項３】 前記エミッターカップル対称トランジス
タの各入力端に連結されて前記エミッターカップル対称
トランジスタの各入力を制御信号に応じて予め設定され
た電流を放電させる電流源をさらに具備することを特徴
とする請求項１に記載の半導体メモリ装置の感知増幅回
路。 - 【請求項４】 前記電流源は、前記エミッターカップル
対称トランジスタの各入力端と接地端との間にチャネル
が直列に接続されるＭＯＳトランジスタであることを特
徴とする請求項３に記載の半導体メモリ装置の感知増幅
回路。 - 【請求項５】 前記各電圧調節部は、前記入力ラインに
降下した電源電圧を供給する第１抵抗と、 前記第１抵抗と前記エミッターカップル対称トランジス
タの一入力端の間に連結され、前記降下した電源電圧に
応答して前記電源電圧を前記エミッターカップル対称ト
ランジスタに供給する第２抵抗と、 を具備することを特徴とする請求項１に記載の半導体メ
モリ装置の感知増幅回路。 - 【請求項６】 前記第１抵抗はその抵抗値に応答して前
記電源電圧を降下して前記入力ラインに供給することを
特徴とする請求項５に記載の半導体メモリ装置の感知増
幅回路。 - 【請求項７】 前記第２抵抗はバイポーラ接合トランジ
スタであり、前記バイポーラ接合トランジスタのエミッ
ターとベースとの間の電源に応答して前記電源電圧を降
下してエミッターカップル対称トランジスタの一入力端
に供給することを特徴とする請求項５に記載の半導体メ
モリ装置の感知増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-15691 | 1996-05-11 | ||
| KR1019960015691A KR100204315B1 (ko) | 1996-05-11 | 1996-05-11 | 반도체 메모리 장치의 감지증폭회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064280A true JPH1064280A (ja) | 1998-03-06 |
Family
ID=19458442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9120782A Pending JPH1064280A (ja) | 1996-05-11 | 1997-05-12 | 半導体メモリ装置の感知増幅回路 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH1064280A (ja) |
| KR (1) | KR100204315B1 (ja) |
| DE (1) | DE19719316A1 (ja) |
| GB (1) | GB2312978A (ja) |
| TW (1) | TW322636B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100264075B1 (ko) | 1997-06-20 | 2000-08-16 | 김영환 | 전하 증폭 비트 라인 센스 앰프 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2598412B2 (ja) * | 1987-07-10 | 1997-04-09 | 株式会社日立製作所 | 半導体記憶装置 |
| US4991141A (en) * | 1990-02-08 | 1991-02-05 | Texas Instruments Incorporated | Sense amplifier and method for sensing the outputs of static random access memory cells |
-
1996
- 1996-05-11 KR KR1019960015691A patent/KR100204315B1/ko not_active Expired - Fee Related
-
1997
- 1997-05-05 TW TW086105940A patent/TW322636B/zh active
- 1997-05-07 GB GB9709255A patent/GB2312978A/en not_active Withdrawn
- 1997-05-08 DE DE19719316A patent/DE19719316A1/de not_active Withdrawn
- 1997-05-12 JP JP9120782A patent/JPH1064280A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB9709255D0 (en) | 1997-06-25 |
| GB2312978A (en) | 1997-11-12 |
| KR970076828A (ko) | 1997-12-12 |
| TW322636B (ja) | 1997-12-11 |
| DE19719316A1 (de) | 1997-11-13 |
| KR100204315B1 (ko) | 1999-06-15 |
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