JPH1064300A - 半導体メモリ及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 不良アドレスがきちんと救済されたか否かを
正確に把握する。 【解決手段】 認識ビット部１９は、正規メモリセルア
レイ１１の所定のロウがアクセスされた場合に“０”を
出力する記憶部を有する。同様に、認識ビット部２０
は、予備メモリセルアレイ１３の所定のロウがアクセス
された場合に“１”を出力する記憶部を有する。出荷テ
ストにおいて、不良アドレスを指定するアドレス信号を
供給した場合に、認識ビット部１９から“０”が出力さ
れるときは、不良アドレスがきちんと救済されていない
と判断でき、認識ビット部２０から“１”が出力される
ときは、不良アドレスがきちんと救済されていると判断
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リダンダンシ回路
を備えた半導体メモリに関し、正規メモリセルの一部が
予備メモリセルに正しく切り換えられたか否かを判定す
る際に使用されるものである。

【０００２】

【従来の技術】図７は、従来の半導体メモリの構成を示
すものである。

【０００３】この半導体メモリは、以下の説明を簡単に
するため、１２８のアドレス（００〜７Ｆ）、即ち３２
のロウアドレス（Ｒ０〜Ｒ３１）と４つのカラムアドレ
ス（Ｃ０〜Ｃ３）を有し、１つのアドレスには８ビット
のデ−タが対応している１０２４ビットの正規メモリセ
ルアレイ１１を備えているものと仮定する。

【０００４】また、半導体メモリは、ＤＲＡＭ、ＳＲＡ
Ｍなどの揮発性半導体メモリであってもよく、マスクＲ
ＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの不揮発性半導体
メモリであってもよい。

【０００５】正規メモリセルアレイ１１のロウ方向（ワ
−ド線Ｒ０〜Ｒ３１が延在する方向）の端部には、ロウ
デコ−ダ１２が配置されている。ロウデコ−ダ１２は、
ロウアドレス信号に基づいて１つのロウを選択し、この
選択されたロウに高電位を供給する。

【０００６】正規メモリセルアレイ１１のカラム方向
（デ−タ線が延在する方向）の端部には、予備メモリセ
ルアレイ１３が配置されている。

【０００７】予備メモリセルアレイ１３は、例えば、１
６のアドレス（００〜０Ｆ）、即ち４つのロウアドレス
（ｒ０〜ｒ３）と４つのカラムアドレス（Ｃ０〜Ｃ３）
を有し、１つのアドレスには８ビットのデ−タが対応し
ている１２８ビットから構成されているものと仮定す
る。

【０００８】選択回路１４ａ〜１４ｄは、予備メモリセ
ルアレイ１３と読み出し回路１６の間に配置されてい
る。カラムデコ−ダ１５は、カラムアドレスに基づいて
１つの選択回路、即ち１つのカラムを選択し、この選択
されたカラムのデ−タを読み出し回路１６に導く。

【０００９】アドレスレジスタ１７は、当該半導体メモ
リが形成されるＬＳＩチップの外部又は内部から供給さ
れるアドレス信号を、ロウアドレス信号とカラムアドレ
ス信号に分ける。

【００１０】メモリセル切り換え回路１８は、正規メモ
リセルアレイ１１の不良のロウアドレスを記憶しておく
ための記憶部を有している。この記憶部は、例えば、複
数のフュ−ズにより構成され、ロウアドレスの記憶は、
この複数のヒュ−ズのうち所定のフュ−ズをレ−ザで切
断することにより行われる。

【００１１】メモリセル切り換え回路１８の記憶部にロ
ウアドレスが記憶されている場合において、アドレスレ
ジスタ１７から出力されるロウアドレスが、メモリセル
切り換え回路１８の記憶部のロウアドレスに一致する
と、メモリセル切り換え回路１８は、ロウデコ−ダ１２
を不活性にする信号ＩＮＨ（ｉｎｈｉｂｉｔｉｏｎ）を
出力する。

【００１２】同時に、メモリセル切り換え回路１８は、
予備メモリセルアレイ１３の１つのロウを選択し、この
選択されたロウに高電位を供給する。これにより、正規
メモリセルアレイ１１の不良のロウが、予備メモリセル
アレイの所定のロウに切り換えられる。

【００１３】上記リダンダンシ回路（予備メモリセルア
レイ１３及びメモリセル切り換え回路１８の部分とす
る）を備えた半導体メモリにおいて、当該半導体メモリ
の動作テスト終了後、正規メモリセルアレイ１１に不良
のロウが存在している場合には、メモリセル切り換え回
路１８の記憶部には、その不良のロウのアドレスが記憶
される。

【００１４】また、不良のロウアドレスを記憶した後、
製品の出荷前には、正規メモリセルアレイ１１の不良の
ロウが、予備メモリセルアレイの所定のロウにきちんと
切り換えられたか否かを検査する出荷テストが実施され
る。

【００１５】従来、この出荷テストは、以下のようにし
て実施されている。

【００１６】揮発性半導体メモリの場合、正規メモリセ
ルアレイ１１の不良のロウを予備メモリセルアレイ１３
の所定のロウに切り換える前の動作テストと全く同じ動
作テストを実行し、正常動作するか否かを確認し、正常
動作すれば、正規メモリセルアレイ１１の不良のロウが
予備メモリセルアレイ１３の所定のロウにきちんと切り
換えられたものと判定する。

【００１７】不揮発性半導体メモリの場合には、電源を
切ってもデ−タが消えることのない不揮発性半導体メモ
リの特徴を利用し、以下の二つの出荷テストが考えられ
ている。

【００１８】ａ． まず、正規メモリセルアレイ１１の
全メモリセルに、特定デ−タ（“１”デ−タ）を書き込
む。次に、正規メモリセルアレイ１１の不良のロウを予
備メモリセルアレイ１３の所定のロウに切り換える。こ
こで、予備メモリセルアレイ１３の全メモリセルのデ−
タは、初期状態（“０”デ−タ）に設定されている。こ
の後、デ−タの読み出しを実行し、切り換えを行ったロ
ウのメモリセルから読み出されるデ−タが“０”である
か否かを確認する。

【００１９】また、切り換えを行ったロウのメモリセル
に特定デ−タを書き込み、当該メモリセルから特定デ−
タを読み出すことにより、正規メモリセルアレイ１１の
不良のロウが予備メモリセルアレイ１３の所定のロウに
きちんと切り換えられたか否かを判定する。

【００２０】ｂ． まず、正規メモリセルアレイ１１の
全メモリセルに、特定デ−タ（“０”デ−タ）を書き込
む。次に、予備メモリセルアレイ１３の全メモリセル
に、正規メモリセルアレイ１１のメモリセルのデ−タと
区別できる特定デ−タ（“１”デ−タ）を書き込む。次
に、正規メモリセルアレイ１１の不良のロウを予備メモ
リセルアレイ１３の所定のロウに切り換える。

【００２１】この後、デ−タの読み出しを実行し、切り
換えを行ったロウのメモリセルから読み出されるデ−タ
を確信し、当該デ−タが特定デ−タ（“１”デ−タ）で
ある場合には、不良のロウが予備メモリセルアレイ１３
の所定のロウにきちんと切り換えられたと判定する。

【００２２】

【発明が解決しようとする課題】半導体メモリにおいて
は、動作の確認により、正規メモリセルアレイ１１の不
良のロウと予備メモリセルアレイ１３の所定のロウの切
り換えの有無を判定している。

【００２３】従って、動作が正常であれば、正規メモリ
セルアレイ１１の不良のロウが予備メモリセルアレイ１
３の所定のロウに実際は切り換わっていなくても、切り
換わったものとして判断してしまう。

【００２４】例えば、メモリセルの“１”（又は
“０”）レベル判定のマ−ジン不足を理由に不良とされ
た正規メモリセルアレイ１１のロウが存在するにもかか
わらず、何らかのミスにより、当該不良のロウが予備メ
モリセルアレイ１３の所定のロウにきちんと切り換えら
れなくても、出荷テストで正常動作すれば、切り換えが
行われたものと判定する。

【００２５】不揮発性半導体メモリの課題（テストａ．
の場合）については、実際のテスト工程を考慮しつつ説
明することにする。

【００２６】まず、１回目のダイソ−トテストで、Ｃ
（チェッカ−）パタ−ン、Ｄパタ−ン（対角線上のメモ
リセルについては書き込みを行わないパタ−ン）のデ−
タ書き込み及び読み出しを実行し、不良アドレスを検出
する。

【００２７】リダンダンシ回路で全ての不良アドレスを
救済できるか否かを判定し、救済可能な場合には、フュ
−ズブロ−装置などを用いてフュ−ズの切断（不良アド
レスの記憶）を行う。

【００２８】次に、２回目のダイソ−トテストで、不良
アドレスのメモリセル（切り換え後）について、デ−タ
の書き込み及び読み出しを実行し、正規メモリセルアレ
イ１１の不良アドレスのメモリセルが予備メモリセルア
レイ１３のメモリセルにきちんと切り換えられたか否か
を判定する。

【００２９】同時に、Ｄパタ−ンのデ−タを、正規メモ
リセルアレイ１１及び予備メモリセルアレイ１３に書き
込んだ状態で、高温放置などのメモリセルのエイジング
を行う。そして、３回目のダイソ−トテストで、Ｄパタ
−ンのデ−タを読み出し、保持特性の判定を行う。

【００３０】このようなテスト工程では、２回目のダイ
ソ−トテストにおいて、予備メモリセルアレイ１３に初
めて特定デ−タを書き込んでいる。このような手法は、
正規メモリセルアレイ１１の不良のロウが、予備メモリ
セルアレイ１３の所定のロウにきちんと切り換わったか
否かを判定するために有効である。

【００３１】しかし、この手法では、Ｄパタ−ンが完成
した後に、高温放置状態になるため、３回目のダイソ−
トテストが必要となる。

【００３２】なお、メモリセルの切り換えがない場合に
は、１回目のダイソ−トテストにおいてＤパタ−ンが完
成し、高温放置後、２回目のダイソ−トテストで保持特
性の判定が終了する。

【００３３】即ち、この手法では、リダンダンシイ回路
によりメモリセルの切り換えを行う場合には、メモリセ
ルの切り換えを行わない場合に比べて、ダイソ−トテス
トが１回だけ多くなる欠点がある。

【００３４】この欠点を解決するための手法が考案され
ている。

【００３５】その手法は、１回目のダイソ−トテスト
で、正規メモリセルアレイ１１の不良アドレスを検出す
ると共に、予め、予備メモリセルアレイ１３に不良アド
レスのメモリセルの書き込みデ−タのパタ−ンと同一の
パタ−ンを書き込んでおくというものである。

【００３６】このようにすれば、フュ−ズブロ−装置な
どによるフュ−ズの切断（不良アドレスの記憶）と高温
放置などのエイジングが行われた後、２回目のダイソ−
トテストでは、既に完成しているＤパタ−ンの読み出し
が行える。

【００３７】従って、２回のダイソ−トテストにより、
正規メモリセルの不良アドレスのメモリセルが予備メモ
リセルアレイのメモリセルに正しく切り換えられたか否
かの検査を行うことができる。

【００３８】しかし、このような手法を用いたとして
も、さらに以下のような課題が存在する。

【００３９】第一に、メモリセルの“１”（又は
“０”）レベル判定のマ−ジン不足を理由に不良とされ
た正規メモリセルアレイ１１のロウが存在するにもかか
わらず、何らかのミス（フュ−ズ未切断など）により、
当該不良のロウが予備メモリセルアレイ１３の所定のロ
ウにきちんと切り換えられなくても、正常動作すれば、
切り換えが行われたものと判定してしまう（切り換え不
完全）。

【００４０】第二に、例えば、フュ−ズが中途半端に切
れ、予備メモリセルアレイ１３のロウに切り換わっては
いるが、そのロウが所望のロウではなく、別のロウであ
る場合に、出荷テスト時に、たまたまその別のロウに所
望のロウと同じデ−タが書き込まれていると、不良を発
見することができない（重複アドレスアクセス）。

【００４１】この場合、当該別のロウのメモリセルに書
き込みデ−タと同一のデ−タが記憶されている場合に
は、不良のロウが予備メモリセルアレイ１３の所定のロ
ウにきちんと切り換えられていなくても、切り換えが正
しく行われたものと判定してしまう。

【００４２】第三に、何らかのミスにより、不良のロウ
が予備メモリセルアレイ１３の所定のロウにきちんと切
り換えられてなく、かつ、正規メモリセルの不良のロウ
とは別のロウをアクセスしてしまう場合がある（切り換
え不完全＋重複アドレスアクセス）。

【００４３】この場合、当該別のロウのメモリセルに書
き込みデ−タと同一のデ−タが記憶されている場合に
は、切り換えが正しく行われたものと判定してしまう。

【００４４】本発明は、上記欠点を解決すべくなされた
もので、その目的は、リダンダンシ回路を備えた半導体
メモリにおいて、不良アドレスの記憶を行った後に、正
規メモリセルアレイの不良アドレスのメモリセルが、き
ちんと予備メモリセルアレイのメモリセルに切り換わっ
たか否かを正確かつ確実に判定できるようにすること、
及び、予備メモリセルアレイの切り換えられたロウのア
ドレスを把握することである。

【００４５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリは、正規メモリセルアレイ
と、前記正規メモリセルアレイに付加的に設けられる予
備メモリセルアレイと、アドレス信号が前記正規メモリ
セルアレイの不良アドレスを指定する場合に、前記正規
メモリセルアレイの不良アドレスに代えて前記予備メモ
リセルアレイの所定アドレスを指定するメモリセル切り
換え回路と、前記正規メモリセルアレイの所定アドレス
が実際にアクセスされる場合に、前記正規メモリセルア
レイの所定アドレスがアクセスされたことを示す第１認
識ビットデ−タを出力し、前記予備メモリセルアレイの
所定アドレスが実際にアクセスされる場合に、前記予備
メモリセルアレイの所定アドレスがアクセスされたこと
を示す第２認識ビットデ−タを出力する認識ビット部
と、前記認識ビット部から出力される前記第１又は第２
認識ビットデ−タを読み出すビットデ−タ読み出し回路
とを備えている。

【００４６】本発明の半導体メモリは、正規メモリセル
アレイと、前記正規メモリセルアレイに付加的に設けら
れる予備メモリセルアレイと、アドレス信号が前記正規
メモリセルアレイの不良アドレスを指定する場合に、前
記正規メモリセルアレイの不良アドレスに代えて前記予
備メモリセルアレイの所定アドレスを指定するメモリセ
ル切り換え回路と、前記予備メモリセルアレイの所定ア
ドレスが実際にアクセスされる場合に、前記予備メモリ
セルアレイの所定アドレスを示すアドレスビットデ−タ
を出力するアドレスビット部と、前記アドレスビット部
から出力される前記アドレスビットデ−タを読み出すビ
ットデ−タ読み出し回路とを備えている。

【００４７】本発明の半導体メモリは、正規メモリセル
アレイと、前記正規メモリセルアレイに付加的に設けら
れる予備メモリセルアレイと、アドレス信号が前記正規
メモリセルアレイの不良アドレスを指定する場合に、前
記正規メモリセルアレイの不良アドレスに代えて前記予
備メモリセルアレイの所定アドレスを指定するメモリセ
ル切り換え回路と、前記正規メモリセルアレイの所定ア
ドレスが実際にアクセスされる場合に、前記正規メモリ
セルアレイの所定アドレスがアクセスされたことを示す
第１認識ビットデ−タを出力し、前記予備メモリセルア
レイの所定アドレスが実際にアクセスされる場合に、前
記予備メモリセルアレイの所定アドレスがアクセスされ
たことを示す第２認識ビットデ−タを出力する認識ビッ
ト部と、前記予備メモリセルアレイの所定アドレスが実
際にアクセスされる場合に、前記予備メモリセルアレイ
の所定アドレスを示すアドレスビットデ−タを出力する
アドレスビット部と、前記認識ビット部から出力される
前記第１又は第２認識ビットデ−タ及び前記アドレスビ
ット部から出力される前記アドレスビットデ−タをそれ
ぞれ読み出すビットデ−タ読み出し回路とを備えてい
る。

【００４８】前記予備メモリセルアレイは、前記正規メ
モリセルアレイのカラム方向の２つの端部のうちの１つ
に配置され、前記認識ビット部は、前記正規メモリセル
アレイ及び前記予備メモリセルアレイのロウ方向の２つ
の端部のうちの１つに配置されている。

【００４９】前記認識ビット部は、前記第１認識ビット
デ−タを記憶する第１記憶部と、前記第２認識ビットデ
−タを記憶する第２記憶部とを有し、前記正規メモリセ
ルアレイの所定のロウが実際にアクセスされる場合に、
前記第１記憶部から前記第１認識ビットデ−タが出力さ
れ、前記予備メモリセルアレイの所定のロウが実際にア
クセスされる場合に、前記第２記憶部から前記第２認識
ビットデ−タが出力される。

【００５０】前記第１記憶部は、ソ−スが第１電源端子
に接続され、ゲ−トが前記正規メモリセルアレイの所定
のロウに接続され、ドレインが前記ビットデ−タ読み出
し回路に接続される複数のＭＯＳトランジスタから構成
され、前記第２記憶部は、ソ−スが第２電源端子に接続
され、ゲ−トが前記予備メモリセルアレイの所定のロウ
に接続され、ドレインが前記ビットデ−タ読み出し回路
に接続される複数のＭＯＳトランジスタから構成され
る。

【００５１】前記第１記憶部は、前記ビットデ−タ読み
出し回路と第１電源端子との間に接続される抵抗から構
成され、前記第２記憶部は、ソ−スが第２電源端子に接
続され、ゲ−トが前記予備メモリセルアレイの所定のロ
ウに接続され、ドレインが前記ビットデ−タ読み出し回
路に接続される複数のＭＯＳトランジスタから構成され
る。

【００５２】前記予備メモリセルアレイは、前記正規メ
モリセルアレイのカラム方向の２つの端部のうちの１つ
に配置され、前記アドレスビット部は、前記予備メモリ
セルアレイのロウ方向の２つの端部のうちの１つに配置
されている。

【００５３】前記アドレスビット部は、前記予備メモリ
セルアレイの各ロウのアドレスを示すアドレスビットデ
−タを記憶する記憶部を有し、前記予備メモリセルアレ
イの所定のロウが実際にアクセスされる場合に、前記記
憶部から当該所定のロウに対応するアドレスを示すアド
レスビットデ−タが出力される。

【００５４】前記記憶部は、ソ−スが第１電源端子又は
第２電源端子に接続され、ゲ−トが前記予備メモリセル
アレイの所定のロウに接続され、ドレインが前記ビット
デ−タ読み出し回路に接続される複数のＭＯＳトランジ
スタから構成される。

【００５５】前記記憶部は、前記ビットデ−タ読み出し
回路と第１電源端子との間に接続される抵抗と、ソ−ス
が第２電源端子に接続され、ゲ−トが前記予備メモリセ
ルアレイの所定のロウに接続され、ドレインが前記ビッ
トデ−タ読み出し回路に接続される複数のＭＯＳトラン
ジスタとから構成される。

【００５６】前記予備メモリセルアレイは、前記正規メ
モリセルアレイのロウ方向の２つの端部のうちの１つに
配置される。また、前記予備メモリセルアレイは、前記
正規メモリセルアレイのカラム方向の２つの端部のうち
の１つに配置され、前記正規メモリセルアレイのカラム
を選択する第１選択回路と、前記予備メモリセルアレイ
のカラム方向の２つの端部のうちの１つに配置され、前
記予備メモリセルアレイのカラムを選択する第２選択回
路とを備える。前記認識ビット部は、前記第１及び第２
選択回路に隣接して配置されている。

【００５７】前記認識ビット部は、前記第１認識ビット
デ−タを記憶する第１記憶部と、前記第２認識ビットデ
−タを記憶する第２記憶部とを有し、前記正規メモリセ
ルアレイの所定のカラムが実際に選択される場合に、前
記第１記憶部から前記第１認識ビットデ−タが出力さ
れ、前記予備メモリセルアレイの所定のカラムが実際に
選択される場合に、前記複数の第２記憶部から前記第２
認識ビットデ−タが出力される。

【００５８】前記第１記憶部は、ソ−スが第１電源端子
に接続され、ゲ−トが前記第１選択回路に接続され、ド
レインが前記ビットデ−タ読み出し回路に接続される複
数のＭＯＳトランジスタから構成され、前記第２記憶部
は、ソ−スが第２電源端子に接続され、ゲ−トが前記第
２選択回路に接続され、ドレインが前記ビットデ−タ読
み出し回路に接続される複数のＭＯＳトランジスタから
構成される。

【００５９】前記第１記憶部は、前記ビットデ−タ読み
出し回路と第１電源端子との間に接続される抵抗から構
成され、前記第２記憶部は、ソ−スが第２電源端子に接
続され、ゲ−トが前記第２選択回路に接続され、ドレイ
ンが前記ビットデ−タ読み出し回路に接続される複数の
ＭＯＳトランジスタから構成される。

【００６０】前記予備メモリセルアレイは、前記正規メ
モリセルアレイのロウ方向の２つの端部のうちの１つに
配置される。また、前記予備メモリセルアレイは、前記
正規メモリセルアレイのカラム方向の２つの端部のうち
の１つに配置され、前記正規メモリセルアレイのカラム
を選択する第１選択回路と、前記予備メモリセルアレイ
のカラム方向の２つの端部のうちの１つに配置され、前
記予備メモリセルアレイのカラムを選択する第２選択回
路とを備える。前記アドレスビット部は、前記第１及び
第２選択回路に隣接して配置されている。

【００６１】前記アドレスビット部は、前記予備メモリ
セルアレイの各カラムのアドレスを示すアドレスビット
デ−タを記憶する記憶部を有し、前記予備メモリセルア
レイの所定のカラムが実際にアクセスされる場合に、前
記記憶部から当該所定のカラムに対応するアドレスを示
すアドレスビットデ−タが出力される。

【００６２】前記記憶部は、ソ−スが第１電源端子又は
第２電源端子に接続され、ゲ−トが前記第２選択回路に
接続され、ドレインが前記ビットデ−タ読み出し回路に
接続される複数のＭＯＳトランジスタから構成される。

【００６３】前記記憶部は、前記ビットデ−タ読み出し
回路と第１電源端子との間に接続される抵抗と、ソ−ス
が第２電源端子に接続され、ゲ−トが前記第２選択回路
に接続され、ドレインが前記ビットデ−タ読み出し回路
に接続される複数のＭＯＳトランジスタとから構成され
る。

【００６４】本発明の半導体メモリは、正規メモリセル
アレイと、前記正規メモリセルアレイに付加的に設けら
れる予備メモリセルアレイと、アドレス信号が前記正規
メモリセルアレイの不良アドレスを指定する場合に、前
記正規メモリセルアレイの不良アドレスに代えて前記予
備メモリセルアレイの所定アドレスを指定するメモリセ
ル切り換え回路と、前記正規メモリセルアレイの所定ア
ドレスが実際にアクセスされる場合に、前記正規メモリ
セルアレイの所定アドレスがアクセスされたことを示す
第１認識ビットデ−タを出力し、前記予備メモリセルア
レイの所定アドレスが実際にアクセスされる場合に、前
記予備メモリセルアレイの所定アドレスがアクセスされ
たことを示す第２認識ビットデ−タを出力する手段とを
備えている。

【００６５】本発明の半導体メモリは、正規メモリセル
アレイと、前記正規メモリセルアレイに付加的に設けら
れる予備メモリセルアレイと、アドレス信号が前記正規
メモリセルアレイの不良アドレスを指定する場合に、前
記正規メモリセルアレイの不良アドレスに代えて前記予
備メモリセルアレイの所定アドレスを指定するメモリセ
ル切り換え回路と、前記予備メモリセルアレイの所定ア
ドレスが実際にアクセスされる場合に、前記予備メモリ
セルアレイの所定アドレスを示すアドレスビットデ−タ
を出力する手段とを備えている。

【００６６】本発明の半導体メモリは、正規メモリセル
アレイと、前記正規メモリセルアレイに付加的に設けら
れる予備メモリセルアレイと、アドレス信号が前記正規
メモリセルアレイの不良アドレスを指定する場合に、前
記正規メモリセルアレイの不良アドレスに代えて前記予
備メモリセルアレイの所定アドレスを指定するメモリセ
ル切り換え回路と、前記正規メモリセルアレイの所定ア
ドレスが実際にアクセスされる場合に、前記正規メモリ
セルアレイの所定アドレスがアクセスされたことを示す
第１認識ビットデ−タを出力し、前記予備メモリセルア
レイの所定アドレスが実際にアクセスされる場合に、前
記予備メモリセルアレイの所定アドレスがアクセスされ
たことを示す第２認識ビットデ−タを出力する手段と、
前記予備メモリセルアレイの所定アドレスが実際にアク
セスされる場合に、前記予備メモリセルアレイの所定ア
ドレスを示すアドレスビットデ−タを出力する手段とを
備えている。

【００６７】本発明の半導体メモリのテスト方法は、ア
ドレス信号が正規メモリセルアレイの不良アドレスを指
定する場合に、前記正規メモリセルアレイの不良アドレ
スに代えて予備メモリセルアレイの所定アドレスを指定
するリダンダンシイ回路を備える半導体メモリを対象と
し、前記正規メモリセルアレイの所定アドレスがアクセ
スされる場合に第１認識ビットデ−タが出力され、前記
予備メモリセルアレイの所定アドレスがアクセスされる
場合に第２認識ビットデ−タが出力されるように設定
し、前記正規メモリセルアレイの不良アドレスを指定す
るアドレス信号を供給した場合に、前記第１認識ビット
デ−タが出力されるときは、前記正規メモリセルアレイ
の不良アドレスが前記予備メモリセルアレイの所定アド
レスに正しく切り換えられていないものと判断し、前記
第２認識ビットデ−タが出力されるときは、前記正規メ
モリセルアレイの不良アドレスが前記予備メモリセルア
レイの所定アドレスに正しく切り換えられたものと判断
する、というものである。

【００６８】本発明の半導体メモリのテスト方法は、ア
ドレス信号が正規メモリセルアレイの不良アドレスを指
定する場合に、前記正規メモリセルアレイの不良アドレ
スに代えて予備メモリセルアレイの所定アドレスを指定
するリダンダンシイ回路を備える半導体メモリを対象と
し、前記予備メモリセルアレイの所定アドレスがアクセ
スされる場合に、当該所定アドレスを示すアドレスビッ
トデ−タが出力されるように設定し、前記正規メモリセ
ルアレイの不良アドレスを指定するアドレス信号を供給
した場合に、前記アドレスビットデ−タを検出すること
により、前記予備メモリセルアレイの所定アドレスを認
識する、というものである。

【００６９】本発明の半導体メモリのテスト方法は、ア
ドレス信号が正規メモリセルアレイの不良アドレスを指
定する場合に、前記正規メモリセルアレイの不良アドレ
スに代えて予備メモリセルアレイの所定アドレスを指定
するリダンダンシイ回路を備える半導体メモリを対象と
し、前記正規メモリセルアレイの所定アドレスがアクセ
スされる場合に第１認識ビットデ−タが出力され、前記
予備メモリセルアレイの所定アドレスがアクセスされる
場合に第２認識ビットデ−タ及び当該所定アドレスを示
すアドレスビットデ−タが出力されるように設定し、前
記正規メモリセルアレイの不良アドレスを指定するアド
レス信号を供給した場合に、前記第１認識ビットデ−タ
が出力されるときは、前記正規メモリセルアレイの不良
アドレスが前記予備メモリセルアレイの所定アドレスに
正しく切り換えられていないものと判断し、前記第２認
識ビットデ−タが出力されるときは、前記正規メモリセ
ルアレイの不良アドレスが前記予備メモリセルアレイの
所定アドレスに正しく切り換えられたものと判断すると
共に、前記アドレスビットデ−タを検出することにより
前記予備メモリセルアレイの所定アドレスを認識する、
というものである。

【００７０】

【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体メモリについて詳細に説明する。

【００７１】図１は、本発明の第１実施の形態に関わる
半導体メモリを示すものである。

【００７２】この半導体メモリは、１２８のアドレス
（００〜７Ｆ）、即ち３２のロウアドレス（Ｒ０〜Ｒ３
１）と４つのカラムアドレス（Ｃ０〜Ｃ３）を有し、１
つのアドレスには８ビットのデ−タが対応している１０
２４ビットの正規メモリセルアレイ１１を有しているも
のとする。

【００７３】また、予備メモリセルアレイ１３は、正規
メモリセルアレイ１１のカラム方向（デ−タ線が延在す
る方向）の端部に配置されているものとする。

【００７４】なお、半導体メモリは、ＤＲＡＭ、ＳＲＡ
Ｍなどの揮発性半導体メモリであってもよく、マスクＲ
ＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの不揮発性半導体
メモリであってもよい。

【００７５】正規メモリセルアレイ１１のロウ方向（ワ
−ド線Ｒ０〜Ｒ３１が延在する方向）の２つの端部のう
ちの１つには、ロウデコ−ダ１２が配置されている。ロ
ウデコ−ダ１２は、ロウアドレス信号に基づいて１つの
ロウを選択し、この選択されたロウに高電位を供給す
る。

【００７６】正規メモリセルアレイ１１のカラム方向
（デ−タ線が延在する方向）の２つの端部のうちの１つ
には、予備メモリセルアレイ１３が配置されている。

【００７７】予備メモリセルアレイ１３は、例えば、１
６のアドレス（００〜０Ｆ）、即ち４つのロウアドレス
（ｒ０〜ｒ３）と４つのカラムアドレス（Ｃ０〜Ｃ３）
を有し、１つのアドレスには８ビットのデ−タが対応し
ている１２８ビットから構成されているものとする。

【００７８】選択回路１４ａ〜１４ｄは、予備メモリセ
ルアレイ１３と読み出し回路１６の間に配置されてい
る。カラムデコ−ダ１５は、カラムアドレスに基づいて
１つの選択回路、即ち１つのカラムを選択し、この選択
されたカラムのデ−タを読み出し回路１６に導く。

【００７９】アドレスレジスタ１７は、当該半導体メモ
リが形成されるＬＳＩチップの外部又は内部から供給さ
れるアドレス信号を、ロウアドレス信号とカラムアドレ
ス信号に分ける。

【００８０】メモリセル切り換え回路１８は、正規メモ
リセルアレイ１１の不良のロウアドレスを記憶しておく
ための記憶部を有している。この記憶部は、例えば、複
数のフュ−ズにより構成され、ロウアドレスの記憶は、
この複数のヒュ−ズのうち所定のフュ−ズをレ−ザで切
断することにより行われる。

【００８１】メモリセル切り換え回路１８の記憶部にロ
ウアドレスが記憶されている場合において、アドレスレ
ジスタ１７から出力されるロウアドレスが、メモリセル
切り換え回路１８の記憶部のロウアドレスに一致する
と、メモリセル切り換え回路１８は、ロウデコ−ダ１２
を不活性にする信号ＩＮＨ（ｉｎｈｉｂｉｔｉｏｎ）を
出力する。

【００８２】同時に、メモリセル切り換え回路１８は、
予備メモリセルアレイ１３の１つのロウを選択し、この
選択されたロウに高電位を供給する。これにより、正規
メモリセルアレイ１１の不良のロウが、予備メモリセル
アレイの所定のロウに切り換えられる。

【００８３】正規メモリセルアレイ１１のロウ方向の２
つの端部のうちの他の１つには、認識ビット部１９が配
置されている。認識ビット部１９は、正規メモリセルア
レイ１１の１つのロウＲ０〜Ｒ３１に対応して１ビット
のデ−タ（“０”又は“１”）を記憶できる１つの記憶
部を有している。

【００８４】各記憶部には、例えば、デ−タ“０”が記
憶される。そして、正規メモリセルアレイ１１の所定の
ロウ（ワ−ド線）Ｒ０〜Ｒ３１に高電位が供給される
と、その所定のロウに対応する記憶部からデ−タ“０”
が出力される。

【００８５】この記憶部は、ＭＯＳトランジスタや不揮
発性半導体メモリなどから構成することができる。

【００８６】予備メモリセルアレイ１３のロウ方向の２
つの端部のうち、認識ビット部１９が設けられる側と同
じ側の端部には、認識ビット部２０が配置されている。
認識ビット部２０は、予備メモリセルアレイ１３の１つ
のロウｒ０〜ｒ３に対応して１ビットのデ−タ（“０”
又は“１”）を記憶できる１つの記憶部を有している。

【００８７】各記憶部には、例えば、デ−タ“１”（認
識ビット部１９の記憶部のデ−タと逆のデ−タ）が記憶
される。そして、予備メモリセルアレイ１３の所定のロ
ウ（ワ−ド線）ｒ０〜ｒ３に高電位が供給されると、そ
の所定のロウに対応する記憶部からデ−タ“１”が出力
される。

【００８８】この記憶部は、ＭＯＳトランジスタや不揮
発性半導体メモリなどから構成することができる。

【００８９】認識ビット部１９，２０から読み出される
デ−タは、ビットデ−タ読み出し回路２２によって、本
発明の半導体メモリが形成されるＬＳＩチップの外部へ
出力される。

【００９０】予備メモリセルアレイ１３のロウ方向の２
つの端部のうち、認識ビット部２０が設けられる側と同
じ側の端部には、アドレスビット部２１が配置されてい
る。アドレスビット部２１は、予備メモリセルアレイ１
３の１つのロウｒ０〜ｒ３に対応して２ビットのデ−タ
（“００”“０１”“１０”又は“１１”）を記憶でき
る１つの記憶部を有している。

【００９１】なお、予備メモリセルアレイのロウの数を
２ⁿ とした場合、アドレスビット部２１の記憶部のビッ
ト数は、ｎとなる。

【００９２】各記憶部には、それぞれ異なるデ−タが記
憶される。そして、予備メモリセルアレイ１３の所定の
ロウ（ワ−ド線）ｒ０〜ｒ３に高電位が供給されると、
その所定のロウに対応する記憶部からそのロウに対応し
た所定のデ−タ“００”、“０１”、“１０”又は“１
１”が出力される。

【００９３】この記憶部は、ＭＯＳトランジスタや不揮
発性半導体メモリなどから構成することができる。

【００９４】アドレスビット部２１から読み出されるデ
−タは、ビットデ−タ読み出し回路２２によって、本発
明の半導体メモリが形成されるＬＳＩチップの外部へ出
力される。

【００９５】図２は、図１の認識ビット部１９，２０、
アドレスビット部２１及びビットデ−タ読み出し回路２
２の構成の一例を示すものである。

【００９６】認識ビット部１９は、ソ−スが電源端子３
１に接続される３２個のＮチャネル型ＭＯＳトランジス
タＴ０〜Ｔ３１から構成されている。電源端子３１に
は、高電位ＶＤＤが印加されている。各ＭＯＳトランジ
スタＴ０〜Ｔ３１のゲ−トは、正規メモリセルアレイ１
１の所定の１本のワ−ド線Ｒ０〜Ｒ３１に接続されてい
る。ＭＯＳトランジスタＴ０〜Ｔ３１のドレインは、ビ
ットデ−タ読み出し回路２２のインバ−タＩ０に接続さ
れている。

【００９７】認識ビット部２０は、ソ−スが電源端子３
２に接続される４個のＮチャネル型ＭＯＳトランジスタ
Ｑ０〜Ｑ３から構成されている。電源端子３２には、低
電位ＶＳＳが印加されている。各ＭＯＳトランジスタＱ
０〜Ｑ３のゲ−トは、予備メモリセルアレイ１３の所定
の１本のワ−ド線ｒ０〜ｒ３に接続されている。ＭＯＳ
トランジスタＱ０〜Ｑ３のドレインは、ビットデ−タ読
み出し回路２２のインバ−タＩ０に接続されている。

【００９８】アドレスビット部２１は、ソ−スが電源端
子３１に接続されるＮチャネル型ＭＯＳトランジスタＱ
００，Ｑ０１，Ｑ１０，Ｑ２１と、ソ−スが電源端子３
２に接続されるＮチャネル型ＭＯＳトランジスタＱ１
１，Ｑ２０，Ｑ３０，Ｑ３１とから構成されている。

【００９９】ＭＯＳトランジスタＱ００，Ｑ０１のゲ−
トは、予備メモリセルアレイ１３の所定の１本のワ−ド
線ｒ０に接続され、ＭＯＳトランジスタＱ１０，Ｑ１１
のゲ−トは、予備メモリセルアレイ１３の所定の１本の
ワ−ド線ｒ１に接続され、ＭＯＳトランジスタＱ２０，
Ｑ２１のゲ−トは、予備メモリセルアレイ１３の所定の
１本のワ−ド線ｒ２に接続され、ＭＯＳトランジスタＱ
３０，Ｑ３１のゲ−トは、予備メモリセルアレイ１３の
所定の１本のワ−ド線ｒ３に接続される。

【０１００】ＭＯＳトランジスタＱ００，Ｑ１０，Ｑ２
０，Ｑ３０のドレインは、ビットデ−タ読み出し回路２
２のインバ−タＩ１に接続され、ＭＯＳトランジスタＱ
０１，Ｑ１１，Ｑ２１，Ｑ３１のドレインは、ビットデ
−タ読み出し回路２２のインバ−タＩ２に接続されてい
る。

【０１０１】図３は、図１の認識ビット部１９，２０、
アドレスビット部２１及びビットデ−タ読み出し回路２
２の構成の他の一例を示すものである。

【０１０２】この実施の形態は、ビットデ−タ読み出し
回路２２のインバ−タＩ０〜Ｉ２の入力端と電源端子３
１の間にそれぞれ抵抗ＲＥ０〜ＲＥ２を設けることによ
り、図２のＮチャネル型ＭＯＳトランジスタのうち、ソ
−スが電源端子３１に接続されるものを省略したもので
ある。

【０１０３】この場合、認識ビット部１９は、ビットデ
−タ読み出し回路２２のインバ−タＩ０の入力端と電源
端子３１の間に接続される抵抗ＲＥ０から構成される。

【０１０４】また、アドレスビット部２１は、ビットデ
−タ読み出し回路２２のインバ−タＩ１の入力端と電源
端子３１の間に接続される抵抗ＲＥ１、ビットデ−タ読
み出し回路２２のインバ−タＩ２の入力端と電源端子３
１の間に接続される抵抗ＲＥ２、及び、ソ−スが電源端
子３２に接続されるＮチャネル型ＭＯＳトランジスタＱ
１１，Ｑ２０，Ｑ３０，Ｑ３１から構成され、ソ−スが
電源端子３１に接続されるＮチャネル型ＭＯＳトランジ
スタが省略される。

【０１０５】ＭＯＳトランジスタＱ１１のゲ−トは、予
備メモリセルアレイ１３のワ−ド線ｒ１に接続され、Ｍ
ＯＳトランジスタＱ２０のゲ−トは、予備メモリセルア
レイ１３のワ−ド線ｒ２に接続され、ＭＯＳトランジス
タＱ３０，Ｑ３１のゲ−トは、予備メモリセルアレイ１
３のワ−ド線ｒ３に接続される。

【０１０６】ＭＯＳトランジスタＱ２０，Ｑ３０のドレ
インは、ビットデ−タ読み出し回路２２のインバ−タＩ
１に接続され、ＭＯＳトランジスタＱ１１，Ｑ３１のド
レインは、ビットデ−タ読み出し回路２２のインバ−タ
Ｉ２に接続されている。

【０１０７】認識ビット部２０の構成は、図２の場合と
何ら変わらない。

【０１０８】即ち、認識ビット部２０は、ソ−スが電源
端子３２に接続される４個のＮチャネル型ＭＯＳトラン
ジスタＱ０〜Ｑ３から構成されている。電源端子３２に
は、低電位ＶＳＳが印加されている。

【０１０９】各ＭＯＳトランジスタＱ０〜Ｑ３のゲ−ト
は、予備メモリセルアレイ１３の所定の１本のワ−ド線
ｒ０〜ｒ３に接続されている。ＭＯＳトランジスタＱ０
〜Ｑ３のドレインは、ビットデ−タ読み出し回路２２の
インバ−タＩ０に接続されている。

【０１１０】認識ビット部２０の全てのＭＯＳトランジ
スタがオフ状態のとき、インバ−タＩ０には、高電位が
入力されるため、インバ−タＩ０は、認識ビットデ−タ
“０”を出力する。認識ビット部２０の少なくとも１つ
のＭＯＳトランジスタがオン状態のとき、インバ−タＩ
０には、低電位が入力されるため、インバ−タＩ０は、
認識ビットデ−タ“１”を出力する。

【０１１１】同様に、例えば、アドレスビット部２１の
全てのＭＯＳトランジスタがオフ状態のとき（ロウｒ０
が選択されたとき）、インバ−タＩ１，Ｉ２には、高電
位が入力されるため、インバ−タＩ１，Ｉ２は、アドレ
スビットデ−タ“０”を出力する。

【０１１２】上記リダンダンシ回路（予備メモリセルア
レイ１３及びメモリセル切り換え回路１８の部分とす
る）を備えた半導体メモリにおいて、当該半導体メモリ
の動作テスト終了後、正規メモリセルアレイ１１に不良
のロウが存在している場合には、メモリセル切り換え回
路１８の記憶部には、その不良のロウのアドレスが記憶
される。

【０１１３】また、不良のロウアドレスを記憶した後、
製品の出荷前には、正規メモリセルアレイ１１の不良の
ロウが、予備メモリセルアレイ１３の所定のロウにきち
んと切り換えられたか否かを検査する出荷テストが実施
される。

【０１１４】この出荷テストは、以下のようにして実施
されている。

【０１１５】なお、前提条件としては、表１に示すよう
に、正規メモリセルアレイ１１のアドレス１Ｃ〜１Ｆの
メモリセルに不良が存在し、このアドレス１Ｃ〜１Ｆの
メモリセルを予備メモリセルアレイのアドレス００〜０
３のメモリセルに切り換えるものとする。

【０１１６】即ち、メモリセル切り換え回路１８の記憶
部には、不良アドレス１Ｃ〜１Ｆが記憶されているもの
とする。

【０１１７】

【表１】

【０１１８】まず、例えば、アドレス００が供給される
と、ロウデコ−ダ１２は、正規メモリセルアレイ１１の
ロウ（ワ−ド線）Ｒ０を選択し、このロウＲ０に高電位
を供給する。正規メモリセルアレイ１１のロウＲ０に高
電位が供給されると、認識ビット部１９からはデ−タ
“０”（注意：高電位ＶＤＤ）が出力されるため、ビッ
トデ−タ読み出し回路２２は、認識ビットデ−タ“０”
（低電位ＶＳＳ）を出力する。

【０１１９】即ち、この認識ビットデ−タ“０”をＬＳ
Ｉチップ外部のテスタで認識することにより、正規メモ
リセルアレイ１１の所定のロウが選択されたことを把握
することができる。

【０１２０】次に、例えば、アドレス１Ｃが供給される
と、メモリセル切り換え回路１８は、ロウデコ−ダ１２
を非活性化し、予備メモリセルアレイ１３のロウ（ワ−
ド線）ｒ０を選択し、このロウｒ０に高電位を供給す
る。予備メモリセルアレイ１３のロウｒ０に高電位が供
給されると、認識ビット部２０からはデ−タ“１”（注
意：低電位ＶＳＳ）が出力されるため、ビットデ−タ読
み出し回路２２は、認識ビットデ−タ“１”（高電位Ｖ
ＤＤ）を出力する。

【０１２１】即ち、この認識ビットデ−タ“１”をＬＳ
Ｉチップ外部のテスタで認識することにより、正規メモ
リセルアレイ１１の不良のロウが予備メモリセルアレイ
１３の所定のロウにきちんと切り換えられていることが
把握できる。

【０１２２】もし、この際に、ビットデ−タ読み出し回
路２２が認識ビットデ−タ“０”を出力するときは、正
規メモリセルアレイ１１の不良のロウが予備メモリセル
アレイ１３の所定のロウにきちんと切り換えられていな
いことを把握することができる。

【０１２３】また、アドレス１Ｃが供給される場合、予
備メモリセルアレイ１３のロウｒ０には高電位が供給さ
れるため、アドレスビット部２１からはデ−タ“００”
が出力される。このアドレスビットデ−タ“００”は、
ビットデ−タ読み出し回路２２により、ＬＳＩチップ外
部に出力される。

【０１２４】つまり、このアドレスビットデ−タ“０
０”をＬＳＩチップ外部のテスタで認識することによ
り、正規メモリセルアレイ１１の不良のロウが予備メモ
リセルアレイ１３のいずれのロウに切り換えられたのか
を把握することができる。

【０１２５】図４は、本発明の第２実施の形態に関わる
半導体メモリを示すものである。

【０１２６】この半導体メモリは、１２８のアドレス
（００〜７Ｆ）、即ち３２のロウアドレス（Ｒ０〜Ｒ３
１）と４つのカラムアドレス（Ｃ０〜Ｃ３）を有し、１
つのアドレスには８ビットのデ−タが対応している１０
２４ビットの正規メモリセルアレイ１１を有しているも
のとする。

【０１２７】また、予備メモリセルアレイ２３は、正規
メモリセルアレイ１１のロウ方向（ワ−ド線が延在する
方向）の端部に配置されているものとする。

【０１２８】なお、半導体メモリは、ＤＲＡＭ、ＳＲＡ
Ｍなどの揮発性半導体メモリであってもよく、マスクＲ
ＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの不揮発性半導体
メモリであってもよい。

【０１２９】正規メモリセルアレイ１１のロウ方向（ワ
−ド線Ｒ０〜Ｒ３１が延在する方向）の２つの端部のう
ちの１つには、ロウデコ−ダ１２が配置されている。ロ
ウデコ−ダ１２は、ロウアドレス信号に基づいて１つの
ロウを選択し、この選択されたロウに高電位を供給す
る。

【０１３０】正規メモリセルアレイ１１のロウ方向の２
つの端部のうちの他の１つには、予備メモリセルアレイ
２３が配置されている。

【０１３１】予備メモリセルアレイ２３は、例えば、６
４のアドレス（００〜３Ｆ）、即ち３２のロウアドレス
（Ｒ０〜Ｒ３１）と２つのカラムアドレス（ｃ０，ｃ
１）を有し、１つのアドレスには８ビットのデ−タが対
応している５１２ビットから構成されているものとす
る。

【０１３２】選択回路１４ａ〜１４ｆは、正規メモリセ
ルアレイ１１及び予備メモリセルアレイ１３の２つの端
部のうちの１つに配置されている。カラムデコ−ダ１５
は、カラムアドレスに基づいて、選択回路１４ａ〜１４
ｄのうちの１つの選択回路、即ち１つのカラムを選択
し、この選択されたカラムのデ−タを読み出し回路１６
に導く。

【０１３３】アドレスレジスタ１７は、当該半導体メモ
リが形成されるＬＳＩチップの外部又は内部から供給さ
れるアドレス信号を、ロウアドレス信号とカラムアドレ
ス信号に分ける。

【０１３４】メモリセル切り換え回路１８は、正規メモ
リセルアレイ１１の不良のカラムアドレスを記憶してお
くための記憶部を有している。この記憶部は、例えば、
複数のフュ−ズにより構成され、カラムアドレスの記憶
は、この複数のヒュ−ズのうち所定のフュ−ズをレ−ザ
で切断することにより行われる。

【０１３５】メモリセル切り換え回路１８の記憶部にカ
ラムアドレスが記憶されている場合において、アドレス
レジスタ１７から出力されるカラムアドレスが、メモリ
セル切り換え回路１８の記憶部のカラムアドレスに一致
すると、メモリセル切り換え回路１８は、カラムデコ−
ダ１５を不活性にする信号ＩＮＨ（ｉｎｈｉｂｉｔｉｏ
ｎ）を出力する。

【０１３６】同時に、メモリセル切り換え回路１８は、
予備メモリセルアレイ２３の１つのカラム、即ち選択回
路１４ｅ，１４ｆのうちの１つを選択し、この選択され
たカラムのデ−タを読み出し回路１６に導く。これによ
り、正規メモリセルアレイ１１の不良のカラムが、予備
メモリセルアレイ２３の所定のカラムに切り換えられる
ことになる。

【０１３７】正規メモリセルアレイ１１の選択回路１４
ａ〜１４ｄに対応して、認識ビット部１９が配置されて
いる。認識ビット部１９は、正規メモリセルアレイ１１
の１つのカラムＣ０〜Ｃ３に対応して１ビットのデ−タ
（“０”又は“１”）を記憶できる１つの記憶部を有し
ている。

【０１３８】各記憶部には、例えば、デ−タ“０”が記
憶される。そして、正規メモリセルアレイ１１の所定の
カラムＣ０〜Ｃ３が選択されると、その所定のカラムに
対応する記憶部からデ−タ“０”が出力される。

【０１３９】この記憶部は、ＭＯＳトランジスタや不揮
発性半導体メモリなどから構成することができる。

【０１４０】予備メモリセルアレイ２３の選択回路１４
ｅ，１４ｆに対応して、認識ビット部２０が配置されて
いる。認識ビット部２０は、予備メモリセルアレイ２３
の１つのカラムｃ０，ｃ１に対応して１ビットのデ−タ
（“０”又は“１”）を記憶できる１つの記憶部を有し
ている。

【０１４１】各記憶部には、例えば、デ−タ“１”（認
識ビット部１９の記憶部のデ−タと逆のデ−タ）が記憶
される。そして、予備メモリセルアレイ２３の所定のカ
ラムｃ０，ｃ１が選択されると、その所定のカラムに対
応する記憶部からデ−タ“１”が出力される。

【０１４２】この記憶部は、ＭＯＳトランジスタや不揮
発性半導体メモリなどから構成することができる。

【０１４３】認識ビット部１９，２０から読み出される
デ−タは、ビットデ−タ読み出し回路２２によって、本
発明の半導体メモリが形成されるＬＳＩチップの外部へ
出力される。

【０１４４】予備メモリセルアレイ２３の選択回路１４
ｅ，１４ｆに対応して、アドレスビット部２１が配置さ
れている。アドレスビット部２１は、予備メモリセルア
レイ２３の１つのカラムｃ０，ｃ１に対応して１ビット
のデ−タ（“０”又は“１”）を記憶できる１つの記憶
部を有している。

【０１４５】なお、予備メモリセルアレイのカラムの数
を２ⁿ とした場合、アドレスビット部２１の記憶部のビ
ット数は、ｎとなる。

【０１４６】各記憶部には、それぞれ異なるデ−タが記
憶される。そして、予備メモリセルアレイ２３の所定の
カラムｃ０，ｃ１が選択されると、その所定のカラムに
対応する記憶部からそのカラムに対応した所定のデ−タ
“０”又は“１”が出力される。

【０１４７】この記憶部は、ＭＯＳトランジスタや不揮
発性半導体メモリなどから構成することができる。

【０１４８】アドレスビット部２１から読み出されるデ
−タは、ビットデ−タ読み出し回路２２によって、本発
明の半導体メモリが形成されるＬＳＩチップの外部へ出
力される。

【０１４９】図５は、図４の認識ビット部１９，２０、
アドレスビット部２１及びビットデ−タ読み出し回路２
２の構成の一例を示すものである。

【０１５０】認識ビット部１９は、ソ−スが電源端子３
１に接続される４個のＮチャネル型ＭＯＳトランジスタ
ＴＣ０〜ＴＣ３から構成されている。電源端子３１に
は、高電位ＶＤＤが印加されている。各ＭＯＳトランジ
スタＴＣ０〜ＴＣ３のゲ−トは、正規メモリセルアレイ
１１の所定のカラムを選択するカラム選択線Ｃ０〜Ｃ３
に接続されている。ＭＯＳトランジスタＴＣ０〜ＴＣ３
のドレインは、ビットデ−タ読み出し回路２２のインバ
−タＩ０に接続されている。

【０１５１】認識ビット部２０は、ソ−スが電源端子３
２に接続される２個のＮチャネル型ＭＯＳトランジスタ
ＱＣ０，ＱＣ１から構成されている。電源端子３２に
は、低電位ＶＳＳが印加されている。各ＭＯＳトランジ
スタＱＣ０，ＱＣ１のゲ−トは、予備メモリセルアレイ
２３の所定のカラムを選択するカラム選択線ｃ０，ｃ１
に接続されている。ＭＯＳトランジスタＱＣ０，ＱＣ１
のドレインは、ビットデ−タ読み出し回路２２のインバ
−タＩ０に接続されている。

【０１５２】アドレスビット部２１は、ソ−スが電源端
子３１に接続されるＮチャネル型ＭＯＳトランジスタＱ
Ｃ００と、ソ−スが電源端子３２に接続されるＮチャネ
ル型ＭＯＳトランジスタＱＣ１１とから構成されてい
る。

【０１５３】ＭＯＳトランジスタＱＣ００のゲ−トは、
予備メモリセルアレイ２３のカラムｃ０を選択するカラ
ム選択線ｃ０に接続され、ＭＯＳトランジスタＱＣ１１
のゲ−トは、予備メモリセルアレイ２３のカラムｃ１を
選択するカラム選択線ｃ１に接続されている。

【０１５４】ＭＯＳトランジスタＱ００，Ｑ１１のドレ
インは、ビットデ−タ読み出し回路２２のインバ−タＩ
１に接続されている。

【０１５５】図６は、図５の認識ビット部１９，２０、
アドレスビット部２１及びビットデ−タ読み出し回路２
２の構成の他の一例を示すものである。

【０１５６】この実施の形態は、ビットデ−タ読み出し
回路２２のインバ−タＩ０，Ｉ１の入力端と電源端子３
１の間にそれぞれ抵抗ＲＥ０，ＲＥ１を設けることによ
り、図５のＮチャネル型ＭＯＳトランジスタのうち、ソ
−スが電源端子３１に接続されるものを省略したもので
ある。

【０１５７】この場合、認識ビット部１９は、ビットデ
−タ読み出し回路２２のインバ−タＩ０の入力端と電源
端子３１の間に接続される抵抗ＲＥ０から構成される。

【０１５８】また、アドレスビット部２１は、ビットデ
−タ読み出し回路２２のインバ−タＩ１の入力端と電源
端子３１の間に接続される抵抗ＲＥ１と、ソ−スが電源
端子３２に接続されるＮチャネル型ＭＯＳトランジスタ
ＱＣ１１とから構成され、ソ−スが電源端子３１に接続
されるＮチャネル型ＭＯＳトランジスタが省略される。

【０１５９】ＭＯＳトランジスタＱＣ１１のゲ−トは、
予備メモリセルアレイ２３のカラムｃ１を選択するカラ
ム選択線ｃ１に接続される。ＭＯＳトランジスタＱＣ１
１のドレインは、ビットデ−タ読み出し回路２２のイン
バ−タＩ１に接続される。

【０１６０】認識ビット部２０の構成は、図５の場合と
何ら変わらない。

【０１６１】即ち、認識ビット部２０は、ソ−スが電源
端子３２に接続される２個のＮチャネル型ＭＯＳトラン
ジスタＱＣ０，ＱＣ１から構成されている。電源端子３
２には、低電位ＶＳＳが印加されている。

【０１６２】各ＭＯＳトランジスタＱＣ０，ＱＣ１のゲ
−トは、予備メモリセルアレイ２３の所定の１本のカラ
ムを選択するカラム選択線ｃ０，ｃ１に接続されてい
る。ＭＯＳトランジスタＱＣ０，ＱＣ１のドレインは、
ビットデ−タ読み出し回路２２のインバ−タＩ０に接続
されている。

【０１６３】認識ビット部２０の全てのＭＯＳトランジ
スタがオフ状態のとき、インバ−タＩ０には、高電位が
入力されるため、インバ−タＩ０は、認識ビットデ−タ
“０”を出力する。認識ビット部２０の少なくとも１つ
のＭＯＳトランジスタがオン状態のとき、インバ−タＩ
０には、低電位が入力されるため、インバ−タＩ０は、
認識ビットデ−タ“１”を出力する。

【０１６４】同様に、例えば、アドレスビット部２１の
ＭＯＳトランジスタＱＣ１１がオフ状態のとき（カラム
ｃ０が選択されたとき）、インバ−タＩ１には、高電位
が入力されるため、インバ−タＩ１は、アドレスビット
デ−タ“０”を出力する。

【０１６５】上記リダンダンシ回路（予備メモリセルア
レイ２３及びメモリセル切り換え回路１８の部分とす
る）を備えた半導体メモリにおいて、当該半導体メモリ
の動作テスト終了後、正規メモリセルアレイ１１に不良
のカラムが存在している場合には、メモリセル切り換え
回路１８の記憶部には、その不良のカラムのアドレスが
記憶される。

【０１６６】また、不良のカラムアドレスを記憶した
後、製品の出荷前には、正規メモリセルアレイ１１の不
良のカラムが、予備メモリセルアレイ２３の所定のカラ
ムにきちんと切り換えられたか否かを検査する出荷テス
トが実施される。

【０１６７】この出荷テストは、以下のようにして実施
されている。

【０１６８】なお、前提条件としては、表２に示すよう
に、正規メモリセルアレイ１１のアドレス０１，０５，
０９，…７Ｄのカラムのメモリセルに不良が存在し、こ
のカラムのメモリセルを予備メモリセルアレイのアドレ
ス００，０２，０３，…３Ｅのカラムのメモリセルに切
り換えるものとする。

【０１６９】即ち、メモリセル切り換え回路１８の記憶
部には、不良のカラムアドレス０１，０５，０９，…７
Ｄが記憶されているものとする。

【０１７０】

【表２】

【０１７１】まず、例えば、アドレス００が供給される
と、カラムデコ−ダ１５は、正規メモリセルアレイ１１
のカラムＣ０を選択し、カラム選択線Ｃ０に高電位を供
給する。正規メモリセルアレイ１１のカラム選択線Ｃ０
に高電位が供給されると、認識ビット部１９からはデ−
タ“０”（注意：高電位ＶＤＤ）が出力されるため、ビ
ットデ−タ読み出し回路２２は、認識ビットデ−タ
“０”（低電位ＶＳＳ）を出力する。

【０１７２】即ち、この認識ビットデ−タ“０”をＬＳ
Ｉチップ外部のテスタで認識することにより、正規メモ
リセルアレイ１１の所定のカラムが選択されたことを把
握することができる。

【０１７３】次に、例えば、アドレス０１が供給される
と、メモリセル切り換え回路１８は、カラムデコ−ダ１
５を非活性化し、予備メモリセルアレイ２３のカラムｃ
０を選択し、このカラムのカラム選択線ｃ０に高電位を
供給する。予備メモリセルアレイ２３のカラム選択線ｃ
０に高電位が供給されると、認識ビット部２０からはデ
−タ“１”（注意：低電位ＶＳＳ）が出力されるため、
ビットデ−タ読み出し回路２２は、認識ビットデ−タ
“１”（高電位ＶＤＤ）を出力する。

【０１７４】即ち、この認識ビットデ−タ“１”をＬＳ
Ｉチップ外部のテスタで認識することにより、正規メモ
リセルアレイ１１の不良のカラムが予備メモリセルアレ
イ２３の所定のカラムにきちんと切り換えられているこ
とが把握できる。

【０１７５】もし、この際に、ビットデ−タ読み出し回
路２２が認識ビットデ−タ“０”を出力するときは、正
規メモリセルアレイ１１の不良のカラムが予備メモリセ
ルアレイ２３の所定のカラムにきちんと切り換えられて
いないことを把握することができる。

【０１７６】また、アドレス０１が供給される場合、予
備メモリセルアレイ２３のカラム選択線ｃ０には高電位
が供給されるため、アドレスビット部２１からはデ−タ
“０”（注意：高電位ＶＤＤ）が出力される。ビットデ
−タ読み出し回路２２は、アドレスビットデ−タ“０”
（低電位ＶＳＳ）をＬＳＩチップ外部に出力する。

【０１７７】つまり、このアドレスビットデ−タ“０”
をＬＳＩチップ外部のテスタで認識することにより、正
規メモリセルアレイ１１の不良のカラムが予備メモリセ
ルアレイ２３のいずれのカラムに切り換えられたのかを
把握することができる。

【０１７８】

【発明の効果】以上、説明したように、本発明の半導体
メモリによれば、次のような効果を奏する。

【０１７９】ロウ方向（ワ−ド線が延在する方向）のメ
モリセルの救済を行リダンダンシ回路を備える場合、正
規メモリセルアレイの所定のロウが選択されたことを示
す認識ビット部と、予備メモリセルアレイの所定のロウ
が選択されたことを示す認識ビット部をそれぞれ設け、
さらに、これら認識ビット部から出力されるデ−タを出
力する読み出し回路を設けている。

【０１８０】従って、リダンダンシ回路によりメモリセ
ルの救済を実行した後、出荷テスト時において、通常の
動作テストを行うことにより、正規メモリセルアレイの
不良のロウがきちんと予備メモリセルアレイの所定のロ
ウに切り換わっているか否かを容易に検査することがで
きる。

【０１８１】また、予備メモリセルアレイの所定のロウ
が選択される場合において、予備メモリセルアレイのロ
ウ毎に、そのロウ特有のアドレスを出力するアドレスビ
ット部を設けている。

【０１８２】従って、予備メモリセルアレイの所定のロ
ウが選択される場合に、いずれのロウが選択されたかを
容易に把握することができる。

【０１８３】カラム方向（デ−タ線が延在する方向）の
メモリセルの救済を行リダンダンシ回路を備える場合に
おいても、正規メモリセルアレイの所定のカラムが選択
されたことを示す認識ビット部と、予備メモリセルアレ
イの所定のカラムが選択されたことを示す認識ビット部
をそれぞれ設け、さらに、これら認識ビット部から出力
されるデ−タを出力する読み出し回路を設けている。

【０１８４】従って、リダンダンシ回路によりメモリセ
ルの救済を実行した後、出荷テスト時において、通常の
動作テストを行うことにより、正規メモリセルアレイの
不良のカラムがきちんと予備メモリセルアレイの所定の
カラムに切り換わっているか否かを容易に検査すること
ができる。

【０１８５】また、予備メモリセルアレイの所定のカラ
ムが選択される場合において、予備メモリセルアレイの
カラム毎に、そのカラム特有のアドレスを出力するアド
レスビット部を設けている。

【０１８６】従って、予備メモリセルアレイの所定のカ
ラムが選択される場合に、いずれのカラムが選択された
かを容易に把握することができる。

【図面の簡単な説明】

【図１】本発明の第１実施の形態に関わる半導体メモリ
を示す図。

【図２】図１の認識ビット部、アドレスビット部、読み
出し回路の構成を示す図。

【図３】図１の認識ビット部、アドレスビット部、読み
出し回路の構成を示す図。

【図４】本発明の第２実施の形態に関わる半導体メモリ
を示す図。

【図５】図４の認識ビット部、アドレスビット部、読み
出し回路の構成を示す図。

【図６】図４の認識ビット部、アドレスビット部、読み
出し回路の構成を示す図。

【図７】従来の半導体メモリを示す図。

【符号の説明】

１１ ：正規メモリセルアレイ、 １２ ：ロウデコ−ダ、 １３，２３ ：予備メモリセルアレイ、 １４ａ〜１４ｆ ：選択回路、 １５ ：カラムデコ−ダ、 １６ ：読み出し回路、 １７ ：アドレスレジスタ、 １８ ：メモリセル切り換え回
路、 １９，２０ ：認識ビット部、 ２１ ：アドレスビット部、 ２２ ：ビットデ−タ読み出し回
路、 ３１，３２ ：電源端子、 Ｔ０〜Ｔ３１，Ｑ０〜Ｑ３，Ｑ００，Ｑ０１，Ｑ１０，
Ｑ１１，Ｑ２０，Ｑ２１，Ｑ３０，Ｑ３１，ＴＣ０〜Ｔ
Ｃ３，ＱＣ０，ＱＣ１，ＱＣ００，ＱＣ１１：Ｎチャネ
ル型ＭＯＳトランジスタ、 Ｉ０〜Ｉ２ ：インバ−タ、 ＲＥ０〜ＲＥ２ ：抵抗、 Ｒ０〜Ｒ３１，ｒ０〜ｒ３ ：ロウ（ワ−ド線）、 Ｃ０〜Ｃ３，ｃ０，ｃ１ ：カラム（カラム選択
線）。

Claims (25)

【特許請求の範囲】
1. 【請求項１】 正規メモリセルアレイと、前記正規メモ
   リセルアレイに付加的に設けられる予備メモリセルアレ
   イと、アドレス信号が前記正規メモリセルアレイの不良
   アドレスを指定する場合に、前記正規メモリセルアレイ
   の不良アドレスに代えて前記予備メモリセルアレイの所
   定アドレスを指定するメモリセル切り換え回路と、前記
   正規メモリセルアレイの所定アドレスが実際にアクセス
   される場合に、前記正規メモリセルアレイの所定アドレ
   スがアクセスされたことを示す第１認識ビットデ−タを
   出力し、前記予備メモリセルアレイの所定アドレスが実
   際にアクセスされる場合に、前記予備メモリセルアレイ
   の所定アドレスがアクセスされたことを示す第２認識ビ
   ットデ−タを出力する認識ビット部と、前記認識ビット
   部から出力される前記第１又は第２認識ビットデ−タを
   読み出すビットデ−タ読み出し回路とを具備することを
   特徴とする半導体メモリ。
2. 【請求項２】 正規メモリセルアレイと、前記正規メモ
   リセルアレイに付加的に設けられる予備メモリセルアレ
   イと、アドレス信号が前記正規メモリセルアレイの不良
   アドレスを指定する場合に、前記正規メモリセルアレイ
   の不良アドレスに代えて前記予備メモリセルアレイの所
   定アドレスを指定するメモリセル切り換え回路と、前記
   予備メモリセルアレイの所定アドレスが実際にアクセス
   される場合に、前記予備メモリセルアレイの所定アドレ
   スを示すアドレスビットデ−タを出力するアドレスビッ
   ト部と、前記アドレスビット部から出力される前記アド
   レスビットデ−タを読み出すビットデ−タ読み出し回路
   とを具備することを特徴とする半導体メモリ。
3. 【請求項３】 正規メモリセルアレイと、前記正規メモ
   リセルアレイに付加的に設けられる予備メモリセルアレ
   イと、アドレス信号が前記正規メモリセルアレイの不良
   アドレスを指定する場合に、前記正規メモリセルアレイ
   の不良アドレスに代えて前記予備メモリセルアレイの所
   定アドレスを指定するメモリセル切り換え回路と、前記
   正規メモリセルアレイの所定アドレスが実際にアクセス
   される場合に、前記正規メモリセルアレイの所定アドレ
   スがアクセスされたことを示す第１認識ビットデ−タを
   出力し、前記予備メモリセルアレイの所定アドレスが実
   際にアクセスされる場合に、前記予備メモリセルアレイ
   の所定アドレスがアクセスされたことを示す第２認識ビ
   ットデ−タを出力する認識ビット部と、前記予備メモリ
   セルアレイの所定アドレスが実際にアクセスされる場合
   に、前記予備メモリセルアレイの所定アドレスを示すア
   ドレスビットデ−タを出力するアドレスビット部と、前
   記認識ビット部から出力される前記第１又は第２認識ビ
   ットデ−タ及び前記アドレスビット部から出力される前
   記アドレスビットデ−タをそれぞれ読み出すビットデ−
   タ読み出し回路とを具備することを特徴とする半導体メ
   モリ。
4. 【請求項４】 前記予備メモリセルアレイは、前記正規
   メモリセルアレイのカラム方向の２つの端部のうちの１
   つに配置され、前記認識ビット部は、前記正規メモリセ
   ルアレイ及び前記予備メモリセルアレイのロウ方向の２
   つの端部のうちの１つに配置されていることを特徴とす
   る請求項１又は３記載の半導体メモリ。
5. 【請求項５】 前記認識ビット部は、前記第１認識ビッ
   トデ−タを記憶する第１記憶部と、前記第２認識ビット
   デ−タを記憶する第２記憶部とを有し、 前記正規メモリセルアレイの所定のロウが実際にアクセ
   スされる場合に、前記第１記憶部から前記第１認識ビッ
   トデ−タが出力され、 前記予備メモリセルアレイの所定のロウが実際にアクセ
   スされる場合に、前記第２記憶部から前記第２認識ビッ
   トデ−タが出力されることを特徴とする請求項４記載の
   半導体メモリ。
6. 【請求項６】 前記第１記憶部は、ソ−スが第１電源端
   子に接続され、ゲ−トが前記正規メモリセルアレイの所
   定のロウに接続され、ドレインが前記テストモ−ド読み
   出し回路に接続される複数のＭＯＳトランジスタから構
   成され、 前記第２記憶部は、ソ−スが第２電源端子に接続され、
   ゲ−トが前記予備メモリセルアレイの所定のロウに接続
   され、ドレインが前記ビットデ−タ読み出し回路に接続
   される複数のＭＯＳトランジスタから構成されることを
   特徴とする請求項５記載の半導体メモリ。
7. 【請求項７】 前記第１記憶部は、前記テストモ−ド読
   み出し回路と第１電源端子との間に接続される抵抗から
   構成され、 前記第２記憶部は、ソ−スが第２電源端子に接続され、
   ゲ−トが前記予備メモリセルアレイの所定のロウに接続
   され、ドレインが前記ビットデ−タ読み出し回路に接続
   される複数のＭＯＳトランジスタから構成されることを
   特徴とする請求項５記載の半導体メモリ。
8. 【請求項８】 前記予備メモリセルアレイは、前記正規
   メモリセルアレイのカラム方向の２つの端部のうちの１
   つに配置され、前記アドレスビット部は、前記予備メモ
   リセルアレイのロウ方向の２つの端部のうちの１つに配
   置されていることを特徴とする請求項２又は３記載の半
   導体メモリ。
9. 【請求項９】 前記アドレスビット部は、前記予備メモ
   リセルアレイの各ロウのアドレスを示すアドレスビット
   デ−タを記憶する記憶部を有し、 前記予備メモリセルアレイの所定のロウが実際にアクセ
   スされる場合に、前記記憶部から当該所定のロウに対応
   するアドレスを示すアドレスビットデ−タが出力される
   ことを特徴とする請求項８記載の半導体メモリ。
10. 【請求項１０】 前記記憶部は、ソ−スが第１電源端子
    又は第２電源端子に接続され、ゲ−トが前記予備メモリ
    セルアレイの所定のロウに接続され、ドレインが前記ビ
    ットデ−タ読み出し回路に接続される複数のＭＯＳトラ
    ンジスタから構成されることを特徴とする請求項９記載
    の半導体メモリ。
11. 【請求項１１】 前記記憶部は、前記テストモ−ド読み
    出し回路と第１電源端子との間に接続される抵抗と、ソ
    −スが第２電源端子に接続され、ゲ−トが前記予備メモ
    リセルアレイの所定のロウに接続され、ドレインが前記
    ビットデ−タ読み出し回路に接続される複数のＭＯＳト
    ランジスタとから構成されることを特徴とする請求項９
    記載の半導体メモリ。
12. 【請求項１２】 前記予備メモリセルアレイは、前記正
    規メモリセルアレイのロウ方向の２つの端部のうちの１
    つに配置され、 さらに、前記正規メモリセルアレイのカラム方向の２つ
    の端部のうちの１つに配置され、前記正規メモリセルア
    レイのカラムを選択する第１選択回路と、前記予備メモ
    リセルアレイのカラム方向の２つの端部のうちの１つに
    配置され、前記予備メモリセルアレイのカラムを選択す
    る第２選択回路とを備え、 前記認識ビット部は、前記第１及び第２選択回路に隣接
    して配置されていることを特徴とする請求項１又は３記
    載の半導体メモリ。
13. 【請求項１３】 前記認識ビット部は、前記第１認識ビ
    ットデ−タを記憶する第１記憶部と、前記第２認識ビッ
    トデ−タを記憶する第２記憶部とを有し、 前記正規メモリセルアレイの所定のカラムが実際に選択
    される場合に、前記第１記憶部から前記第１認識ビット
    デ−タが出力され、 前記予備メモリセルアレイの所定のカラムが実際に選択
    される場合に、前記第２記憶部から前記第２認識ビット
    デ−タが出力されることを特徴とする請求項１２記載の
    半導体メモリ。
14. 【請求項１４】 前記第１記憶部は、ソ−スが第１電源
    端子に接続され、ゲ−トが前記第１選択回路に接続さ
    れ、ドレインが前記テストモ−ド読み出し回路に接続さ
    れる複数のＭＯＳトランジスタから構成され、 前記第２記憶部は、ソ−スが第２電源端子に接続され、
    ゲ−トが前記第２選択回路に接続され、ドレインが前記
    ビットデ−タ読み出し回路に接続される複数のＭＯＳト
    ランジスタから構成されることを特徴とする請求項１３
    記載の半導体メモリ。
15. 【請求項１５】 前記第１記憶部は、前記ビットデ−タ
    読み出し回路と第１電源端子との間に接続される抵抗か
    ら構成され、 前記第２記憶部は、ソ−スが第２電源端子に接続され、
    ゲ−トが前記第２選択回路に接続され、ドレインが前記
    ビットデ−タ読み出し回路に接続される複数のＭＯＳト
    ランジスタから構成されることを特徴とする請求項１３
    記載の半導体メモリ。
16. 【請求項１６】 前記予備メモリセルアレイは、前記正
    規メモリセルアレイのロウ方向の２つの端部のうちの１
    つに配置され、 さらに、前記正規メモリセルアレイのカラム方向の２つ
    の端部のうちの１つに配置され、前記正規メモリセルア
    レイのカラムを選択する第１選択回路と、前記予備メモ
    リセルアレイのカラム方向の２つの端部のうちの１つに
    配置され、前記予備メモリセルアレイのカラムを選択す
    る第２選択回路とを備え、 前記アドレスビット部は、前記第２選択回路に隣接して
    配置されていることを特徴とする請求項２又は３記載の
    半導体メモリ。
17. 【請求項１７】 前記アドレスビット部は、前記予備メ
    モリセルアレイの各カラムのアドレスを示すアドレスビ
    ットデ−タを記憶する記憶部を有し、 前記予備メモリセルアレイの所定のカラムが実際にアク
    セスされる場合に、前記記憶部から当該所定のカラムに
    対応するアドレスを示すアドレスビットデ−タが出力さ
    れることを特徴とする請求項１６記載の半導体メモリ。
18. 【請求項１８】 前記記憶部は、ソ−スが第１電源端子
    又は第２電源端子に接続され、ゲ−トが前記第２選択回
    路に接続され、ドレインが前記ビットデ−タ読み出し回
    路に接続される複数のＭＯＳトランジスタから構成され
    ることを特徴とする請求項１７記載の半導体メモリ。
19. 【請求項１９】 前記記憶部は、前記ビットデ−タ読み
    出し回路と第１電源端子との間に接続される抵抗と、ソ
    −スが第２電源端子に接続され、ゲ−トが前記第２選択
    回路に接続され、ドレインが前記ビットデ−タ読み出し
    回路に接続される複数のＭＯＳトランジスタとから構成
    されることを特徴とする請求項１７記載の半導体メモ
    リ。
20. 【請求項２０】 正規メモリセルアレイと、前記正規メ
    モリセルアレイに付加的に設けられる予備メモリセルア
    レイと、アドレス信号が前記正規メモリセルアレイの不
    良アドレスを指定する場合に、前記正規メモリセルアレ
    イの不良アドレスに代えて前記予備メモリセルアレイの
    所定アドレスを指定するメモリセル切り換え回路と、前
    記正規メモリセルアレイの所定アドレスが実際にアクセ
    スされる場合に、前記正規メモリセルアレイの所定アド
    レスがアクセスされたことを示す第１認識ビットデ−タ
    を出力し、前記予備メモリセルアレイの所定アドレスが
    実際にアクセスされる場合に、前記予備メモリセルアレ
    イの所定アドレスがアクセスされたことを示す第２認識
    ビットデ−タを出力する手段とを具備することを特徴と
    する半導体メモリ。
21. 【請求項２１】 正規メモリセルアレイと、前記正規メ
    モリセルアレイに付加的に設けられる予備メモリセルア
    レイと、アドレス信号が前記正規メモリセルアレイの不
    良アドレスを指定する場合に、前記正規メモリセルアレ
    イの不良アドレスに代えて前記予備メモリセルアレイの
    所定アドレスを指定するメモリセル切り換え回路と、前
    記予備メモリセルアレイの所定アドレスが実際にアクセ
    スされる場合に、前記予備メモリセルアレイの所定アド
    レスを示すアドレスビットデ−タを出力する手段とを具
    備することを特徴とする半導体メモリ。
22. 【請求項２２】 正規メモリセルアレイと、前記正規メ
    モリセルアレイに付加的に設けられる予備メモリセルア
    レイと、アドレス信号が前記正規メモリセルアレイの不
    良アドレスを指定する場合に、前記正規メモリセルアレ
    イの不良アドレスに代えて前記予備メモリセルアレイの
    所定アドレスを指定するメモリセル切り換え回路と、前
    記正規メモリセルアレイの所定アドレスが実際にアクセ
    スされる場合に、前記正規メモリセルアレイの所定アド
    レスがアクセスされたことを示す第１認識ビットデ−タ
    を出力し、前記予備メモリセルアレイの所定アドレスが
    実際にアクセスされる場合に、前記予備メモリセルアレ
    イの所定アドレスがアクセスされたことを示す第２認識
    ビットデ−タを出力する手段と、前記予備メモリセルア
    レイの所定アドレスが実際にアクセスされる場合に、前
    記予備メモリセルアレイの所定アドレスを示すアドレス
    ビットデ−タを出力する手段とを具備することを特徴と
    する半導体メモリ。
23. 【請求項２３】 アドレス信号が正規メモリセルアレイ
    の不良アドレスを指定する場合に、前記正規メモリセル
    アレイの不良アドレスに代えて予備メモリセルアレイの
    所定アドレスを指定するリダンダンシイ回路を備える半
    導体メモリのテスト方法において、 前記正規メモリセルアレイの所定アドレスがアクセスさ
    れる場合に第１認識ビットデ−タが出力され、前記予備
    メモリセルアレイの所定アドレスがアクセスされる場合
    に第２認識ビットデ−タが出力されるように設定し、 前記正規メモリセルアレイの不良アドレスを指定するア
    ドレス信号を供給した場合に、 前記第１認識ビットデ−タが出力されるときは、前記正
    規メモリセルアレイの不良アドレスが前記予備メモリセ
    ルアレイの所定アドレスに正しく切り換えられていない
    ものと判断し、 前記第２認識ビットデ−タが出力されるときは、前記正
    規メモリセルアレイの不良アドレスが前記予備メモリセ
    ルアレイの所定アドレスに正しく切り換えられたものと
    判断することを特徴とする半導体メモリのテスト方法。
24. 【請求項２４】 アドレス信号が正規メモリセルアレイ
    の不良アドレスを指定する場合に、前記正規メモリセル
    アレイの不良アドレスに代えて予備メモリセルアレイの
    所定アドレスを指定するリダンダンシイ回路を備える半
    導体メモリのテスト方法において、 前記予備メモリセルアレイの所定アドレスがアクセスさ
    れる場合に、当該所定アドレスを示すアドレスビットデ
    −タが出力されるように設定し、 前記正規メモリセルアレイの不良アドレスを指定するア
    ドレス信号を供給した場合に、前記アドレスビットデ−
    タを検出することにより、前記予備メモリセルアレイの
    所定アドレスを認識することを特徴とする半導体メモリ
    のテスト方法。
25. 【請求項２５】 アドレス信号が正規メモリセルアレイ
    の不良アドレスを指定する場合に、前記正規メモリセル
    アレイの不良アドレスに代えて予備メモリセルアレイの
    所定アドレスを指定するリダンダンシイ回路を備える半
    導体メモリのテスト方法において、 前記正規メモリセルアレイの所定アドレスがアクセスさ
    れる場合に第１認識ビットデ−タが出力され、前記予備
    メモリセルアレイの所定アドレスがアクセスされる場合
    に第２認識ビットデ−タ及び当該所定アドレスを示すア
    ドレスビットデ−タが出力されるように設定し、 前記正規メモリセルアレイの不良アドレスを指定するア
    ドレス信号を供給した場合に、 前記第１認識ビットデ−タが出力されるときは、前記正
    規メモリセルアレイの不良アドレスが前記予備メモリセ
    ルアレイの所定アドレスに正しく切り換えられていない
    ものと判断し、 前記第２認識ビットデ−タが出力されるときは、前記正
    規メモリセルアレイの不良アドレスが前記予備メモリセ
    ルアレイの所定アドレスに正しく切り換えられたものと
    判断すると共に、前記アドレスビットデ−タを検出する
    ことにより前記予備メモリセルアレイの所定アドレスを
    認識することを特徴とする半導体メモリのテスト方法。