JPH1064903A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1064903A JPH1064903A JP21573596A JP21573596A JPH1064903A JP H1064903 A JPH1064903 A JP H1064903A JP 21573596 A JP21573596 A JP 21573596A JP 21573596 A JP21573596 A JP 21573596A JP H1064903 A JPH1064903 A JP H1064903A
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【課題】 電解金めっき法を用いて形成した配線と、そ
の上層に配置する表面保護膜が剥れるのを防止すること
である。 【解決手段】 スルーホール４の埋設をめっき液温度を
低温にした低温金めっき膜７で行ない、埋設完了後に所
望の高さまでめっき液温度を高温にした高温金めっき膜
８で行なう。これにより、スルーホール４を平滑に隙間
なく埋設し、かつ、表面保護膜との密着を良好にする凹
凸を表面にもつＡｕ配線が形成できる。
の上層に配置する表面保護膜が剥れるのを防止すること
である。 【解決手段】 スルーホール４の埋設をめっき液温度を
低温にした低温金めっき膜７で行ない、埋設完了後に所
望の高さまでめっき液温度を高温にした高温金めっき膜
８で行なう。これにより、スルーホール４を平滑に隙間
なく埋設し、かつ、表面保護膜との密着を良好にする凹
凸を表面にもつＡｕ配線が形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に電解めっき法による配線の形成方法に関
するものである。
法に関し、特に電解めっき法による配線の形成方法に関
するものである。
【０００２】
【従来の技術】従来、この種の半導体装置の製造方法
は、例えば特開昭６３−１６１６４４号公報に示される
様に、電解めっき法により配線形成を行なうに際し、表
面保護膜との密着性を確保することを目的として用いら
れている。
は、例えば特開昭６３−１６１６４４号公報に示される
様に、電解めっき法により配線形成を行なうに際し、表
面保護膜との密着性を確保することを目的として用いら
れている。
【０００３】図４は、従来の半導体装置の製造方法の一
例を示す製造工程の断面図である。図４において、２１
は基板、２２は金属薄膜、２３はフォトレジスト、２４
は配線パタン、２５はＡｕめっき、２６は凹凸部、２７
はめっき配線、２８は表面保護膜である。
例を示す製造工程の断面図である。図４において、２１
は基板、２２は金属薄膜、２３はフォトレジスト、２４
は配線パタン、２５はＡｕめっき、２６は凹凸部、２７
はめっき配線、２８は表面保護膜である。
【０００４】基板２１上に金属薄膜２２を形成する（図
４（ａ））。次にフォトレジスト２３で配線パタン２４
を抜きパタンで形成し（図４（ｂ））、電解めっきでＡ
ｕを前記配線パタン２４内部に形成する（図４
（ｃ））。次いでＡｕのエッチング液に短時間浸漬しＡ
ｕめっき２５表面に凹凸部２６を形成し（図４
（ｄ））、その後、フォトレジスト２３及び配線部以外
のめっき電極用金属薄膜２２を除去しめっき配線２７を
形成する（図４（ｅ））。次に表面保護膜２８を形成す
る（図４（ｆ））。
４（ａ））。次にフォトレジスト２３で配線パタン２４
を抜きパタンで形成し（図４（ｂ））、電解めっきでＡ
ｕを前記配線パタン２４内部に形成する（図４
（ｃ））。次いでＡｕのエッチング液に短時間浸漬しＡ
ｕめっき２５表面に凹凸部２６を形成し（図４
（ｄ））、その後、フォトレジスト２３及び配線部以外
のめっき電極用金属薄膜２２を除去しめっき配線２７を
形成する（図４（ｅ））。次に表面保護膜２８を形成す
る（図４（ｆ））。
【０００５】別の手法として、例えば特開平５−２０６
１２２には、Ａｕ配線形成後に、無電解めっきを用いて
Ａｕ配線上に金属膜を選択的に成長し、次いで表面保護
膜を形成する技術が記載されている。
１２２には、Ａｕ配線形成後に、無電解めっきを用いて
Ａｕ配線上に金属膜を選択的に成長し、次いで表面保護
膜を形成する技術が記載されている。
【０００６】いずれの手法においてもめっきによる配線
形成後に配線表面の密着改善加工を施している。
形成後に配線表面の密着改善加工を施している。
【０００７】
【発明が解決しようとする課題】第１の問題点は、工程
数が増加するということである。
数が増加するということである。
【０００８】その理由は、Ａｕ配線形成後に表面保護膜
との密着性を強めるための表面層の凹凸をエッチングあ
るいは膜付け処理を行なっているからである。
との密着性を強めるための表面層の凹凸をエッチングあ
るいは膜付け処理を行なっているからである。
【０００９】第２の問題点は、信頼性が低下するという
ことである。
ことである。
【００１０】その理由は、配線形成後のエッチング処理
は、配線断面積を減少させ最悪の場合配線オープンの危
険を伴う。又、配線形成後の金属膜成長は配線間隔を狭
め、配線間ショートの危険を伴うからである。
は、配線断面積を減少させ最悪の場合配線オープンの危
険を伴う。又、配線形成後の金属膜成長は配線間隔を狭
め、配線間ショートの危険を伴うからである。
【００１１】本発明の目的はスルーホール埋設性を確保
しながら表面保護膜との密着性に優れためっき配線の形
成方法を提供することにある。
しながら表面保護膜との密着性に優れためっき配線の形
成方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、シリコ
ン基板又はＧａ−Ａｓ基板上にアルミニウム、銅、アル
ミニウム−銅、若しくはアルミニウム−ケイ素−銅の配
線を形成した後、ＣＶＤ法にて絶縁膜を成膜して、そこ
にスルーホールを開孔し、さらに給電層となる金属薄膜
を成膜し、フォトレジストにより所望の回路パターンが
形成できるようにマスキングした後、前記スルーホール
の埋設完了までは低温のめっき液を用いてめっき膜を成
膜し、その後所望の膜厚まで高温のめっき液を用いてめ
っき膜を成膜し、めっき処理完了後、前記フォトレジス
ト及び前記金属薄膜の不要部分を除去し、絶縁保護膜を
形成することを特徴とする半導体装置の製造方法が得ら
れる。
ン基板又はＧａ−Ａｓ基板上にアルミニウム、銅、アル
ミニウム−銅、若しくはアルミニウム−ケイ素−銅の配
線を形成した後、ＣＶＤ法にて絶縁膜を成膜して、そこ
にスルーホールを開孔し、さらに給電層となる金属薄膜
を成膜し、フォトレジストにより所望の回路パターンが
形成できるようにマスキングした後、前記スルーホール
の埋設完了までは低温のめっき液を用いてめっき膜を成
膜し、その後所望の膜厚まで高温のめっき液を用いてめ
っき膜を成膜し、めっき処理完了後、前記フォトレジス
ト及び前記金属薄膜の不要部分を除去し、絶縁保護膜を
形成することを特徴とする半導体装置の製造方法が得ら
れる。
【００１３】さらに、本発明によれば、シリコン基板又
はＧａ−Ａｓ基板上にアルミニウム、銅、アルミニウム
−銅、若しくはアルミニウム−ケイ素−銅の配線を形成
した後、ＣＶＤ法にて絶縁膜を成膜して、そこにコンタ
クトホールを開孔し、さらに給電層となる金属薄膜を成
膜し、フォトレジストにより所望の回路パターンが形成
できるようにマスキングした後、前記スルーホールの埋
設完了までは低温のめっき液を用いてめっき膜を成膜
し、その後所望の膜厚まで高温のめっき液を用いてめっ
き膜を成膜し、めっき処理完了後、前記フォトレジスト
及び前記金属薄膜の不要部分を除去し、絶縁保護膜を形
成することを特徴とする半導体装置の製造方法が得られ
る。
はＧａ−Ａｓ基板上にアルミニウム、銅、アルミニウム
−銅、若しくはアルミニウム−ケイ素−銅の配線を形成
した後、ＣＶＤ法にて絶縁膜を成膜して、そこにコンタ
クトホールを開孔し、さらに給電層となる金属薄膜を成
膜し、フォトレジストにより所望の回路パターンが形成
できるようにマスキングした後、前記スルーホールの埋
設完了までは低温のめっき液を用いてめっき膜を成膜
し、その後所望の膜厚まで高温のめっき液を用いてめっ
き膜を成膜し、めっき処理完了後、前記フォトレジスト
及び前記金属薄膜の不要部分を除去し、絶縁保護膜を形
成することを特徴とする半導体装置の製造方法が得られ
る。
【００１４】さらに、本発明によれば、前記絶縁膜をＬ
ＰＤ法にて成膜することを特徴とする半導体装置の製造
方法が得られる。
ＰＤ法にて成膜することを特徴とする半導体装置の製造
方法が得られる。
【００１５】さらに、本発明によれば、前記絶縁膜を基
板酸化法にて成膜することを特徴とする半導体装置の製
造方法が得られる。
板酸化法にて成膜することを特徴とする半導体装置の製
造方法が得られる。
【００１６】さらに、本発明によれば、前記絶縁膜が有
機絶縁膜あるいは無機絶縁膜であることを特徴とする半
導体装置の製造方法が得られる。
機絶縁膜あるいは無機絶縁膜であることを特徴とする半
導体装置の製造方法が得られる。
【００１７】さらに、本発明によれば、前記めっき膜が
Ａｕめっき膜であることを特徴とする半導体装置の製造
方法が得られる。
Ａｕめっき膜であることを特徴とする半導体装置の製造
方法が得られる。
【００１８】さらに、本発明によれば、前記ホールの埋
設完了前後において前記めっき液の温度を３５℃〜８０
℃の温度範囲内で低温から高温に変化させることを特徴
とする半導体装置の製造方法が得られる。
設完了前後において前記めっき液の温度を３５℃〜８０
℃の温度範囲内で低温から高温に変化させることを特徴
とする半導体装置の製造方法が得られる。
【００１９】
【作用】めっき液温度を、スルーホール埋設完了迄低温
にしてめっき処理を行なうことで、結晶核成長が促進さ
れるため、膜表面が平滑になりスルーホールの埋設性は
良好となる。スルーホール埋設完了後は、高温にしてめ
っき処理を行なうことで、既存結晶核の成長が促進され
るため形成した配線表面の凹凸が増加する為、表面保護
膜との密着性が良好となる。図２に低温、図３に高温の
めっき液温度でのＡｕめっき膜の成長断面概略図を示
す。低温でめっきした場合、結晶粒が小さく平滑な面に
なることが図２から、高温でめっきした場合、結晶粒が
大きく凹凸が大きいことが図３から容易に理解できる。
にしてめっき処理を行なうことで、結晶核成長が促進さ
れるため、膜表面が平滑になりスルーホールの埋設性は
良好となる。スルーホール埋設完了後は、高温にしてめ
っき処理を行なうことで、既存結晶核の成長が促進され
るため形成した配線表面の凹凸が増加する為、表面保護
膜との密着性が良好となる。図２に低温、図３に高温の
めっき液温度でのＡｕめっき膜の成長断面概略図を示
す。低温でめっきした場合、結晶粒が小さく平滑な面に
なることが図２から、高温でめっきした場合、結晶粒が
大きく凹凸が大きいことが図３から容易に理解できる。
【００２０】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図１を参照して説明する。図１（ａ）〜（ｅ）は本
発明の半導体装置の製造方法の一実施の形態を示す製造
工程の断面概略図である。図１において、１はシリコン
基板、２は下層Ａｌ配線、３はＣＶＤ法により形成した
厚さ８０００オングストロームのＳｉＯ2 膜、４は下層
Ａｌ配線との電気的接合のために開孔したスルーホー
ル、５はスパッタリング法により成膜した厚さ３０００
オングストローム／１０００オングストロームのＡｕ／
ＴｉＷ膜、７はめっき液温度４０℃にて成膜した低温Ａ
ｕめっき膜、８はめっき液温度６０℃にて成膜した高温
Ａｕめっき膜、９は表面保護のためのポリイミド膜であ
る。尚、金めっき液はニュートロネクス２１０Ｎ（田中
貴金属販売）を使用する。
いて図１を参照して説明する。図１（ａ）〜（ｅ）は本
発明の半導体装置の製造方法の一実施の形態を示す製造
工程の断面概略図である。図１において、１はシリコン
基板、２は下層Ａｌ配線、３はＣＶＤ法により形成した
厚さ８０００オングストロームのＳｉＯ2 膜、４は下層
Ａｌ配線との電気的接合のために開孔したスルーホー
ル、５はスパッタリング法により成膜した厚さ３０００
オングストローム／１０００オングストロームのＡｕ／
ＴｉＷ膜、７はめっき液温度４０℃にて成膜した低温Ａ
ｕめっき膜、８はめっき液温度６０℃にて成膜した高温
Ａｕめっき膜、９は表面保護のためのポリイミド膜であ
る。尚、金めっき液はニュートロネクス２１０Ｎ（田中
貴金属販売）を使用する。
【００２１】次に、本発明に係る製造方法について図１
を参照して説明する。シリコン基板１に下層Ａｌ配線２
を形成後、ＳｉＯ2 膜３を成膜した後にスルーホール４
を開孔する（図１（ａ））。次いでめっきの際の給電層
となるＡｕ／ＴｉＷ膜５を成膜後フォトレジスト６によ
り所望の回路パタンが形成できるようにマスキングし
（図１（ｂ））、スルーホール４の埋設完了迄は低温Ａ
ｕめっき膜７を成膜し（図１（ｃ））、その後所望の膜
厚迄高温Ａｕめっき膜８を成膜する（図１（ｄ））。め
っき完了後、フォトレジスト６及び不要部のＡｕ／Ｔｉ
Ｗ膜５を除去し、ポリイミド膜９を形成する（図１
（ｅ））。
を参照して説明する。シリコン基板１に下層Ａｌ配線２
を形成後、ＳｉＯ2 膜３を成膜した後にスルーホール４
を開孔する（図１（ａ））。次いでめっきの際の給電層
となるＡｕ／ＴｉＷ膜５を成膜後フォトレジスト６によ
り所望の回路パタンが形成できるようにマスキングし
（図１（ｂ））、スルーホール４の埋設完了迄は低温Ａ
ｕめっき膜７を成膜し（図１（ｃ））、その後所望の膜
厚迄高温Ａｕめっき膜８を成膜する（図１（ｄ））。め
っき完了後、フォトレジスト６及び不要部のＡｕ／Ｔｉ
Ｗ膜５を除去し、ポリイミド膜９を形成する（図１
（ｅ））。
【００２２】
【実施例】上記した本発明の実施の形態では、めっき配
線上に表面保護膜を形成する工程を説明したが、これは
例えば多層配線の層間絶縁膜であってもよい。
線上に表面保護膜を形成する工程を説明したが、これは
例えば多層配線の層間絶縁膜であってもよい。
【００２３】又、本発明では、基板としてシリコン基板
を用いたがこれはＧａ−Ａｓ基板等別種の半導体基板で
あっても良い。
を用いたがこれはＧａ−Ａｓ基板等別種の半導体基板で
あっても良い。
【００２４】又、本発明では、下層をＡｌ配線とした
が、その材質はめっき膜と同じＡｕであったりＣｕ、Ａ
ｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕであったり材質に制限はな
い。又、配線である必要もなく、トランジスタや抵抗等
の素子でも良い。同様に４もコンタクトホールでも良
い。
が、その材質はめっき膜と同じＡｕであったりＣｕ、Ａ
ｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕであったり材質に制限はな
い。又、配線である必要もなく、トランジスタや抵抗等
の素子でも良い。同様に４もコンタクトホールでも良
い。
【００２５】又、本発明では、層間絶縁膜としてＣＶＤ
法によるＳｉＯ2 膜を用いたが、ＬＰＤ法や基板酸化法
であっても良く、又、ＳｉＯ2 以外の絶縁膜例えばＳｉ
ＯＮ、Ｓｉ3 Ｎ4 等の無機絶縁膜であったり、ポリイミ
ド膜等の有機絶縁膜であっても良い。
法によるＳｉＯ2 膜を用いたが、ＬＰＤ法や基板酸化法
であっても良く、又、ＳｉＯ2 以外の絶縁膜例えばＳｉ
ＯＮ、Ｓｉ3 Ｎ4 等の無機絶縁膜であったり、ポリイミ
ド膜等の有機絶縁膜であっても良い。
【００２６】又、金めっきの際の金属薄膜として３００
０オングストローム／１０００オングストロームのＡｕ
／ＴｉＷ膜を用いたが、開口部での段切れがなければそ
の膜厚に制限はなく、材質においてもＰｔ／ＴｉやＡｕ
／Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕであって良い。
０オングストローム／１０００オングストロームのＡｕ
／ＴｉＷ膜を用いたが、開口部での段切れがなければそ
の膜厚に制限はなく、材質においてもＰｔ／ＴｉやＡｕ
／Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕであって良い。
【００２７】又、本実施例では、めっき液の温度を４０
℃と６０℃の２段階としたが、３５℃〜８０℃迄の任意
の温度で良く、又昇温段階もより多段階であってよい。
さらに使用するＡｕめっき液も限定しない。
℃と６０℃の２段階としたが、３５℃〜８０℃迄の任意
の温度で良く、又昇温段階もより多段階であってよい。
さらに使用するＡｕめっき液も限定しない。
【００２８】又、表面保護膜としてポリイミド膜を用い
ているが、これも絶縁・保護膜であれば有機無機の膜種
は問わない。
ているが、これも絶縁・保護膜であれば有機無機の膜種
は問わない。
【００２９】
【発明の効果】本発明によれば、Ａｕ配線形成時に表面
保護膜との密着性を強めるための表面層の凹凸を形成で
きるため、従来配線形成後に施していた配線表面積の凹
凸加工が不要となり、工程数を削減することができる。
保護膜との密着性を強めるための表面層の凹凸を形成で
きるため、従来配線形成後に施していた配線表面積の凹
凸加工が不要となり、工程数を削減することができる。
【００３０】又、本発明によれば、Ａｕ配線が設計寸法
通りに形成できるため、従来配線表面の凹凸加工時に発
生していた配線のオープン・ショートの危険がなくな
り、信頼性の向上が図れる。
通りに形成できるため、従来配線表面の凹凸加工時に発
生していた配線のオープン・ショートの危険がなくな
り、信頼性の向上が図れる。
【図１】本発明の半導体装置の製造方法の一実施の形態
を示す工程図である。
を示す工程図である。
【図２】めっき液温度を低温にして成長したＡｕめっき
膜の断面概略図である。
膜の断面概略図である。
【図３】めっき液温度を高温にして成長したＡｕめっき
膜の断面概略図である。
膜の断面概略図である。
【図４】従来の半導体装置の製造方法を示す工程図であ
る。
る。
１ シリコン基板 ２ 下層Ａｌ配線 ３ ＳｉＯ2 膜 ４ スルーホール ５ Ａｕ／ＴｉＷ膜 ６ フォトレジスト ７ 低温Ａｕめっき膜 ８ 高温Ａｕめっき膜 ９ ポリイミド膜
Claims (7)
- 【請求項１】 シリコン基板又はＧａ−Ａｓ基板上にア
ルミニウム、銅、アルミニウム−銅、若しくはアルミニ
ウム−ケイ素−銅の配線を形成した後、ＣＶＤ法にて絶
縁膜を成膜して、そこにスルーホールを開孔し、さらに
給電層となる金属薄膜を成膜し、フォトレジストにより
所望の回路パターンが形成できるようにマスキングした
後、前記スルーホールの埋設完了までは低温のめっき液
を用いてめっき膜を成膜し、その後所望の膜厚まで高温
のめっき液を用いてめっき膜を成膜し、めっき処理完了
後、前記フォトレジスト及び前記金属薄膜の不要部分を
除去し、絶縁保護膜を形成することを特徴とする半導体
装置の製造方法。 - 【請求項２】 シリコン基板又はＧａ−Ａｓ基板上にア
ルミニウム、銅、アルミニウム−銅、若しくはアルミニ
ウム−ケイ素−銅の配線を形成した後、ＣＶＤ法にて絶
縁膜を成膜して、そこにコンタクトホールを開孔し、さ
らに給電層となる金属薄膜を成膜し、フォトレジストに
より所望の回路パターンが形成できるようにマスキング
した後、前記スルーホールの埋設完了までは低温のめっ
き液を用いてめっき膜を成膜し、その後所望の膜厚まで
高温のめっき液を用いてめっき膜を成膜し、めっき処理
完了後、前記フォトレジスト及び前記金属薄膜の不要部
分を除去し、絶縁保護膜を形成することを特徴とする半
導体装置の製造方法。 - 【請求項３】 前記絶縁膜をＬＰＤ法にて成膜すること
を特徴とする請求項１又は２記載の半導体装置の製造方
法。 - 【請求項４】 前記絶縁膜を基板酸化法にて成膜するこ
とを特徴とする請求項１又は２記載の半導体装置の製造
方法。 - 【請求項５】 前記絶縁膜が有機絶縁膜あるいは無機絶
縁膜であることを特徴とする請求項１乃至４のいずれか
一つに記載の半導体装置の製造方法。 - 【請求項６】 前記めっき膜がＡｕめっき膜であること
を特徴とする請求項１乃至５のいずれか一つに記載の半
導体装置の製造方法。 - 【請求項７】 前記ホールの埋設完了前後において前記
めっき液の温度を３５℃〜８０℃の温度範囲内で低温か
ら高温に変化させることを特徴とする請求項１乃至６の
いずれか一つに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21573596A JP2842528B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21573596A JP2842528B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064903A true JPH1064903A (ja) | 1998-03-06 |
| JP2842528B2 JP2842528B2 (ja) | 1999-01-06 |
Family
ID=16677335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21573596A Expired - Lifetime JP2842528B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842528B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000077360A (ja) * | 1998-08-31 | 2000-03-14 | Nec Corp | 半導体装置の製造方法およびそれに用いるめっき処理装置、スパッタ装置 |
-
1996
- 1996-08-15 JP JP21573596A patent/JP2842528B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000077360A (ja) * | 1998-08-31 | 2000-03-14 | Nec Corp | 半導体装置の製造方法およびそれに用いるめっき処理装置、スパッタ装置 |
| US6221765B1 (en) | 1998-08-31 | 2001-04-24 | Nec Corporation | Method for manufacturing a semiconductor device |
| US6478935B1 (en) | 1998-08-31 | 2002-11-12 | Nec Corporation | Semiconductor device plating apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2842528B2 (ja) | 1999-01-06 |
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