JPH1064904A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、ウェーハ周辺部の大面積のポリサ
イド層からの層間絶縁膜の膜剥がれを防止し、膜剥がれ
を起こした層間絶縁膜が他の部分にダストとして付着す
ることによる特性不良や信頼性低下を阻止して、製造歩
留まりの向上を実現することができる半導体装置の製造
方法を提供することを課題とする。 【解決手段】 クランプリング１６を用いるＲＩＥによ
り、ポリシリコン層及びタングステン・シリサイド層を
順に積層したポリサイド層１２を選択的に異方性エッチ
ングしてゲート電極１２ａを形成する際、クランプリン
グ１６によって覆われたウェーハ周辺部に大面積のポリ
サイド層１２ｂが残存する。続いて、基体全面にレジス
ト１８を塗布し、ウェーハ周辺部にエッジリンスをかけ
てウェーハ周辺部のレジスト１８のみを除去した後、残
存するレジスト１８をマスクとしてウェーハ周辺部の大
面積のポリサイド層１２ｂをエッチング除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特にシリサイド層をゲート電極に用いる半
導体装置の製造方法に関するものである。

【０００２】

【従来の技術】従来の電界効果トランジスタ、例えばＭ
ＯＳ（Metal Oxide Semiconductor ）トランジスタにお
いては、一般に、ポリシリコン（Ｐｏｌｙ Ｓｉ）ゲー
ト構造が採用されている。このポリシリコン・ゲート構
造について、図１４を用いて説明する。図１４に示され
るように、従来のＭＯＳトランジスタにおいては、シリ
コン基板３０表面に不純物が添加されたソース領域３２
及びドレイン領域３４が相対して形成されている。そし
てこれらソース領域３２とドレイン領域３４とに挟まれ
たチャネル領域上には、ゲート酸化膜３６を介して、ポ
リシリコン・ゲート電極３８が形成されている。更に、
ポリシリコン・ゲート電極３８が形成された基体全面に
は、層間絶縁膜としてのシリコン酸化膜（ＳｉＯ₂ 膜）
４０が形成されている。

【０００３】このようなポリシリコン・ゲート構造に
は、次のようなメリットがある。即ち、ポリシリコンは
融点が高いことから、ポリシリコン・ゲート電極３８を
形成した後、このポリシリコン・ゲート電極３８をマス
クとして不純物のイオン注入を行い、注入した不純物イ
オンを活性化する熱処理を行うことが可能であるため、
ソース領域３２及びドレイン領域３４をゲート電極３８
に対して自己整合的に形成することができる。従って、
位置合せ精度を必要とすることなく、ポリシリコン・ゲ
ート電極３８とソース領域３２及びドレイン領域３４と
のオーバーラップ容量を低減することができる。

【０００４】但し、ポリシリコン・ゲート構造には、次
のようなデメリットもある。即ち、ポリシリコンは比抵
抗率が高いことから、ポリシリコン・ゲート電極３８の
抵抗値が高くなるため、ＭＯＳトランジスタの高速化の
障害となる。従って、このデメリットを改善するため
に、ポリサイド（Ｐｏｌｙｃｉｄｅ）ゲート構造が採用
されている。このポリサイド・ゲート構造を、図１５を
用いて説明する。

【０００５】図１５に示されるように、シリコン基板３
０表面に、不純物が添加されたソース領域３２及びドレ
イン領域３４が相対して形成されている。そしてこれら
ソース領域３２とドレイン領域３４とに挟まれたチャネ
ル領域上には、ゲート酸化膜３６を介して、ポリシリコ
ン層４２及びタングステン・シリサイド（ＷＳｉ）層４
４が順に積層されたポリサイド・ゲート電極４６が形成
されている。更に、ポリサイド・ゲート電極４６が形成
された基体全面には、層間絶縁膜としてのシリコン酸化
膜４８が形成されている。

【０００６】このようなポリシリコン層４２／タングス
テン・シリサイド層４４の２層構造からなるポリサイド
・ゲート電極４６を有するポリサイド・ゲート構造にお
いては、タングステン・シリサイドがポリシリコンに比
べて比抵抗率が低いことから、ポリサイド・ゲート電極
４６の導電性が高くなる。また、タングステン・シリサ
イドは高融点であり、耐酸化性もあり、物性的にはポリ
シリコンと類似しているため、上記図１４に示されるポ
リシリコン・ゲート構造の場合の自己整合構造をそのま
ま適用することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来のＭＯＳトランジスタのポリサイド・ゲート構造にお
いては、タングステン・シリサイド層とシリコン酸化膜
との密着性が悪いことから、ポリサイド・ゲート電極４
６上のタングステン・シリサイド層４４と層間絶縁膜と
してのシリコン酸化膜４８との間に十分な密着性を確保
することができないおそれがある。

【０００８】このため、層間絶縁膜としてのシリコン酸
化膜４８上に応力の極めて強い膜が形成された場合に、
ポリサイド・ゲート電極４６のタングステン・シリサイ
ド層４４とシリコン酸化膜４８との界面において膜剥が
れが発生することが考えられる。なお、こうした応力の
極めて強い膜としては、例えば微小なコンタクト部の埋
め込みに用いるタングステン・プラグ等を形成するため
にブランケットＣＶＤ（Chemical Vapor Deposition ）
法を用いて層間絶縁膜上の全面に堆積されるブランケッ
ト・タングステン膜等がある。

【０００９】通常のデバイス形成領域におけるポリサイ
ド・ゲート電極４６のタングステン・シリサイド層４４
は面積が小さいため、この膜剥がれのおそれは比較的小
さいものの、素子が形成されないウェーハ周辺部におい
ては、ポリシリコン層及びタングステン・シリサイド層
が積層された大面積のポリサイド層が形成され、このポ
リサイド層上にシリコン酸化膜４８を介して応力の極め
て強いブランケット・タングステン膜等が堆積された場
合には、実際にシリコン酸化膜４８の膜剥がれが発生し
てしまう。そしてこの膜剥がれを起こしたシリコン酸化
膜４８はウェーハの他の部分にダストとして付着して、
素子特性や信頼性を劣化させる原因となるため、製造歩
留まりの低下を招くことになる。

【００１０】こうした事態を回避するための対策とし
て、ウェーハ周辺部に大面積のポリサイド層が形成され
ないようにするために、ゲート電極を形成する際のフォ
トリソグラフィ工程においてウェーハ周辺部までも全面
的に露光するダミー・ショット等を行う方法がある。

【００１１】しかし、最近のエッチング装置において
は、エッチング速度の均一性を確保するためにウェーハ
周辺の全面にクランプリングを用いる場合が多い。この
ため、ポリサイド・ゲート電極を形成する際に、エッチ
ング装置のクランプリングによって覆われているウェー
ハ周辺部にはポリサイド層が大面積に残存することにな
る。このことを、図１６〜図１８を用いて説明する。

【００１２】即ち、半導体基板としてのシリコン基板５
０上に、ゲート酸化膜（図示せず）を介して、不純物を
添加したポリシリコン層及びタングステン・シリサイド
層を順に積層したポリサイド層５２を形成する。その
後、基体全面にレジスト５４を塗布した後、フォトリソ
グラフィ技術を用いてゲート電極形状にパターニングす
る。このとき、ウェーハ周辺部までも全面的に露光する
ダミー・ショットを行い、ウェーハ周辺部にレジスト５
４が残存しないようにする。

【００１３】続いて、ＲＩＥ（Reactive Ion Etching）
装置を用いて、ゲート電極形状にパターニングしたレジ
スト５４をマスクとするポリサイド層５２の選択的な異
方性エッチングを行うが、このエッチング工程において
は、ウェーハをステージ上に押さえ付けるクランプリン
グ５６を用いるため、ウェーハ周辺部のポリサイド層５
２は、クランプリング５６によって覆われることになる
（図１６参照）。

【００１４】次いで、レジスト５４をマスクとしてポリ
サイド層５２を選択的にエッチング除去して、ポリシリ
コン層及びタングステン・シリサイド層が順に積層され
たポリサイド層５２からなるゲート電極５２ａを形成す
る。但し、このとき、クランプリング５６によって覆わ
れていたウェーハ周辺部には大面積のポリサイド層５２
ｂが残存することになる（図１７参照）。

【００１５】次いで、レジスト５４を剥離した後、イオ
ン注入法によりゲート電極５２ａをマスクとして所定の
不純物イオンをシリコン基板５０表面に注入した後、そ
の不純物イオンを活性化するためのアニール処理を行
い、シリコン基板５０表面にソース・ドレイン領域（図
示せず）を形成する。こうしてシリコン基板５０表面の
ソース・ドレイン領域、これらソース・ドレイン領域間
に挟まれたチャネル領域、及びこのチャネル領域上にゲ
ート酸化膜を介して形成されたゲート電極５２ａからな
るＭＯＳトランジスタを形成する。続いて、ゲート電極
５２ａ及び大面積のポリサイド層５２ｂが形成された基
体全面に、層間絶縁膜としてのシリコン酸化膜５８を堆
積する（図１８参照）。従って、ウェーハ全面を露光す
るダミー・ショット等を行う方法によっても、ウェーハ
周辺部に形成される大面積のポリサイド層５２ｂにおけ
るシリコン酸化膜５８の膜剥がれの発生を防止する有効
な対策とはなりえない。

【００１６】そこで本発明は、上記事情を考慮してなさ
れたものであり、ウェーハ周辺部の大面積のポリサイド
層からの層間絶縁膜の膜剥がれを防止し、膜剥がれを起
こした層間絶縁膜が他の部分にダストとして付着するこ
とによる特性不良や信頼性低下を阻止して、製造歩留ま
りの向上を実現することができる半導体装置の製造方法
を提供することを課題とする。

【００１７】

【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、半導体基
板上に、絶縁膜を介して、ポリシリコン層及びシリサイ
ド層を順に積層したポリサイド層を形成する第１の工程
と、ポリサイド層上に、所定の形状にパターニングした
第１のレジストを形成した後、基体周辺部をクランプリ
ングにより押さえ付けつつ、第１のレジストをマスクと
してポリサイド層を選択的にエッチング除去して、ポリ
サイド層からなるゲート電極を形成する第２の工程と、
クランプリングにより押さえ付ける基体周辺部を除く基
体全面に第２のレジストを形成した後、第２のレジスト
をマスクとして基体周辺部の前記ポリサイド層を選択的
にエッチング除去する第３の工程と、ゲート電極を形成
した基体全面に、層間絶縁膜を形成する第４の工程とを
有することを特徴とする。

【００１８】このように請求項１に係る半導体装置の製
造方法においては、クランプリングを用いたポリサイド
層の選択的なエッチングによってゲート電極を形成する
第２の工程で、クランプリングによって覆われていた基
体周辺部には大面積のポリサイド層が残存することにな
るが、基体全面に層間絶縁膜を形成する第４の工程の前
に、このウェーハ周辺部のポリサイド層を選択的にエッ
チング除去する第３の工程を設けていることから、ウェ
ーハ周辺部の大面積のポリサイド層上に層間絶縁膜が形
成されることはなくなる。従って、層間絶縁膜上に応力
の極めて大きい膜が堆積された場合であっても、層間絶
縁膜の膜剥がれの発生を防止することができる。

【００１９】また、請求項２に係る半導体装置の製造方
法は、上記請求項１に係る半導体装置の製造方法におい
て、第２の工程の後に第３の工程を行う代わりに、第３
の工程の後に第２の工程を行うことを特徴とする。

【００２０】このように請求項２に係る半導体装置の製
造方法においては、基体全面にポリサイド層を形成する
第１の工程の後、クランプリングを用いたポリサイド層
の選択的なエッチングによってゲート電極を形成する第
２の工程の前に、クランプリングによって覆われる基体
周辺部のポリサイド層を選択的にエッチング除去する第
３の工程を設けていることから、ウェーハ周辺部の大面
積のポリサイド層上に層間絶縁膜が形成されることはな
くなる。従って、請求項１に係る場合と同様に、層間絶
縁膜上に応力の極めて大きい膜が堆積された場合であっ
ても、層間絶縁膜の膜剥がれの発生を防止することがで
きる。

【００２１】なお、上記の半導体装置の製造方法におい
て、第３の工程としては、基体全面に第２のレジストを
塗布し、クランプリングにより押さえ付ける基体周辺部
にエッジリンスをかけて基体周辺部の第２のレジストの
みを除去した後、残存する第２のレジストをマスクとし
て基体周辺部のポリサイド層を選択的にエッチング除去
する工程を用いることが好適である。或いは、第３の工
程として、基体全面に第２のレジストを塗布し、リソグ
ラフィ技術を用いて基体周辺部の第２のレジストのみを
除去した後、残存する第２のレジストをマスクとして基
体周辺部のポリサイド層を選択的にエッチング除去する
工程であってもよい。

【００２２】更に、上記の半導体装置の製造方法におい
て、層間絶縁膜がシリコン酸化膜である場合、ゲート電
極を構成するシリサイド（Ｓｉｌｉｃｉｄｅ）層として
は、タングステン・シリサイド層、モリブデン・シリサ
イド（ＭｏＳｉ）層、チタン・シリサイド（ＴｉＳｉ）
層、タンタル・シリサイド（ＴａＳｉ）層等の高融点金
属（refractory metal）のシリサイド層、又は白金シリ
サイド（ＰｔＳｉ）層、パラジウム・シリサイド（Ｐｄ
Ｓｉ）層等の準貴金属（near noble metal）のシリサイ
ド層を用いることが好適である。

【００２３】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）本発明の第１の実施形態に係るＭＯ
ＳＬＳＩの製造方法を、図１〜図７を用いて説明する。
ここで、図１〜図８はそれぞれ第１の実施形態に係るＭ
ＯＳＬＳＩの製造方法を示す工程断面図である。先ず、
半導体基板としてのシリコン基板１０表面を熱酸化し
て、ゲート酸化膜（図示せず）を形成する。続いて、例
えばＣＶＤ法を用いて、このゲート酸化膜上に、不純物
を添加したポリシリコン層及びタングステン・シリサイ
ド層を順に積層したポリサイド層１２を形成する（図１
参照）。次いで、基体全面にレジスト１４を塗布した
後、フォトリソグラフィ技術を用いてゲート電極形状に
パターニングする。このとき、ウェーハ周辺部までも全
面的に露光するダミー・ショットを行い、ウェーハ周辺
部にレジスト１４が残存しないようにする。

【００２４】続いて、ＲＩＥ装置を用いて、ゲート電極
形状にパターニングしたレジスト１４をマスクとするポ
リサイド層１２の選択的な異方性エッチングを行うが、
このエッチング工程においては、エッチング速度の均一
性を確保するためにウェーハをステージ上に押さえ付け
るクランプリング１６を用いる。このため、ウェーハ周
辺部、例えばウェーハ外周端から内側に１．５ｍｍの領
域は、クランプリング１６によって覆われることになる
（図２参照）。

【００２５】次いで、レジスト１４をマスクとしてポリ
サイド層１２を選択的にエッチング除去して、ポリシリ
コン層及びタングステン・シリサイド層が順に積層され
たポリサイド層１２からなるゲート電極１２ａを形成す
る。但し、このとき、クランプリング１６によって覆わ
れていたウェーハ周辺部には大面積のポリサイド層１２
ｂが残存することになる（図３参照）。

【００２６】次いで、レジスト１４を剥離した後、イオ
ン注入法を用いて、ゲート電極１２ａをマスクとして所
定の不純物イオンをシリコン基板１０表面に注入した
後、その不純物イオンを活性化するためのアニール処理
を行い、シリコン基板１０表面にソース・ドレイン領域
（図示せず）を形成する。こうしてシリコン基板１０表
面のソース・ドレイン領域、これらソース・ドレイン領
域間に挟まれたチャネル領域、及びこのチャネル領域上
にゲート酸化膜を介して形成されたゲート電極１２ａか
らなるＭＯＳトランジスタを形成する。続いて、デバイ
ス形成領域にゲート電極１２ａが形成され、ウェーハ周
辺部に大面積のポリサイド層１２ｂが残存している基体
全面に、レジスト１８を塗布する（図４参照）。

【００２７】次いで、ウェーハ周辺部にエッジリンスを
かけて、ウェーハ周辺部のレジスト１８のみを溶解して
除去する。従って、ウェーハ周辺部に残存する大面積の
ポリサイド層１２ｂが露出する一方、ゲート電極１２ａ
が形成されているデバイス形成領域には、レジスト１８
が残存する（図５参照）。次いで、レジスト１８をマス
クとしてウェーハ周辺部の大面積のポリサイド層１２ｂ
をドライ・エッチングにより除去する（図６参照）。次
いで、レジスト１８を剥離した後、デバイス形成領域に
ゲート電極１２ａが形成されている基体全面に、層間絶
縁膜としてのシリコン酸化膜２０を堆積する（図７参
照）。

【００２８】このように第１の実施形態に係るＭＯＳＬ
ＳＩの製造方法によれば、クランプリング１６を用いた
ポリサイド層１２の選択的な異方性エッチングによって
ポリサイド構造のゲート電極１２ａを形成する際に、ク
ランプリング１６によって覆われていたウェーハ周辺部
には大面積のポリサイド層１２ｂが残存することになる
が、基体全面に層間絶縁膜としてのシリコン酸化膜２０
を堆積する前に、このウェーハ周辺部の大面積のポリサ
イド層１２ｂをエッチング除去する工程を設けているこ
とから、ウェーハ周辺部の大面積のポリサイド層上にシ
リコン酸化膜２０が形成されることはない。このため、
層間絶縁膜としてのシリコン酸化膜２０上に応力の極め
て大きい膜、例えばコンタクト部にタングステン・プラ
グを形成するためのブランケット・タングステン層が堆
積された場合であっても、シリコン酸化膜２０の膜剥が
れの発生を防止することができる。従って、膜剥がれを
起こしたシリコン酸化膜２０がダストとして基体の他の
部分に付着することを回避することができ、素子特性や
信頼性の劣化を防止して、製造歩留まりの向上を実現す
ることができる。

【００２９】なお、上記第１の実施形態においては、ゲ
ート電極１２ａを形成した後、図４に示す工程において
ゲート電極１２ａをマスクとするイオン注入法によりソ
ース・ドレイン領域を形成するなどしてＭＯＳトランジ
スタを形成しているが、この代わりに、ウェーハ周辺部
の大面積のポリサイド層１２ｂを除去した後、図７に示
す工程においてゲート電極１２ａをマスクとするイオン
注入法によりソース・ドレイン領域を形成するなどして
ＭＯＳトランジスタを形成してもよい。

【００３０】また、上記図４〜図５に示す工程におい
て、基体全面にレジスト１８を塗布した後にウェーハ周
辺部のレジスト１８のみを除去する方法として、ウェー
ハ周辺部にエッジリンスをかける方法を採用している
が、この代わりに、フォトリソグラフィ技術を用いて、
ウェーハ周辺部のみを露光してウェーハ周辺部のレジス
ト１８を除去する方法を採用してもよい。

【００３１】また、上記図５〜図６に示す工程におい
て、ウェーハ周辺部の大面積のポリサイド層１２ｂをエ
ッチング除去する際に、ドライ・エッチング法を用いて
いるが、この代わりに、ウエット・エッチング法を用い
てもよい。

【００３２】（第２の実施形態）本発明の第２の実施形
態に係るＭＯＳＬＳＩの製造方法を、図８〜図１３を用
いて説明する。ここで、図８〜図１３はそれぞれ第２の
実施形態に係るＭＯＳＬＳＩの製造方法を示す工程断面
図である。なお、上記図１〜図７に示す構成要素と同一
の要素には同一の符号を付して説明を省略する。先ず、
半導体基板としてのシリコン基板１０表面を熱酸化し
て、ゲート酸化膜（図示せず）を形成した後、例えばＣ
ＶＤ法を用いて、このゲート酸化膜上に、不純物を添加
したポリシリコン層及びタングステン・シリサイド層を
順に積層したポリサイド層１２を形成する（図８参
照）。次いで、基体全面にレジスト２２を塗布した後、
フォトリソグラフィ技術を用いて、例えばウェーハ外周
端から内側に１．５ｍｍのウェーハ周辺部のみを露光
し、このウェーハ周辺部以外のＭＯＳトランジスタを形
成するデバイス形成領域全体を覆う形状にパターニング
する（図９参照）。

【００３３】次いで、このデバイス形成領域全体を覆う
形状にパターニングしたレジスト２２をマスクとしてウ
ェーハ周辺部のポリサイド層１２をウエット・エッチン
グにより除去する（図１０参照）。次いで、レジスト２
２を剥離した後、再び基体全面にレジスト２４を塗布
し、フォトリソグラフィ技術を用いてゲート電極形状に
パターニングする。このとき、ウェーハ周辺部までも全
面的に露光するダミー・ショットを行い、ウェーハ周辺
部にはレジスト２４が残存しないようにする。

【００３４】続いて、ＲＩＥ装置を用いて、ゲート電極
形状にパターニングしたレジスト２４をマスクとするポ
リサイド層１２の選択的な異方性エッチングを行うが、
このエッチング工程においては、エッチング速度の均一
性を確保するためにウェーハをステージ上に押さえ付け
るクランプリング１６を用いる。但し、ウェーハ周辺部
のポリサイド層１２は既に除去されているため、従来の
ようにウェーハ周辺部の大面積のポリサイド層１２がク
ランプリング１６によって覆われることはない（図１１
参照）。

【００３５】次いで、レジスト２４をマスクとしてポリ
サイド層１２を選択的にエッチング除去して、ポリシリ
コン層及びタングステン・シリサイド層が順に積層され
たポリサイド層１２からなるゲート電極１２ａを形成す
る。このとき、クランプリング１６によって覆われてい
たウェーハ周辺部に大面積のポリサイド層が残存するこ
とはない（図１２参照）。

【００３６】次いで、レジスト２４を剥離した後、イオ
ン注入法を用いて、ゲート電極１２ａをマスクとして所
定の不純物イオンをシリコン基板１０表面に注入し、更
にその不純物イオンを活性化するためのアニール処理を
行い、シリコン基板１０表面にソース・ドレイン領域
（図示せず）を形成する。こうしてシリコン基板１０表
面のソース・ドレイン領域、これらソース・ドレイン領
域間に挟まれたチャネル領域、及びこのチャネル領域上
にゲート酸化膜を介して形成されたゲート電極１２ａか
らなるＭＯＳトランジスタを形成する。続いて、デバイ
ス形成領域にゲート電極１２ａが形成されている基体全
面に、層間絶縁膜としてのシリコン酸化膜２０を堆積す
る（図１３参照）。

【００３７】このように第２の実施形態に係るＭＯＳＬ
ＳＩの製造方法によれば、基体全面にポリサイド層１２
を形成した後、クランプリング１６を用いたポリサイド
層１２の選択的な異方性エッチングによってポリサイド
構造のゲート電極１２ａを形成する前に、クランプリン
グ１６によって覆われるウェーハ周辺部のポリサイド層
１２をエッチング除去する工程を設けていることから、
ウェーハ周辺部の大面積のポリサイド層上にシリコン酸
化膜２０が形成されることはない。このため、上記第１
の実施形態の場合と同様の効果を奏して、素子特性や信
頼性の劣化を防止し、製造歩留まりの向上を実現するこ
とができる。

【００３８】なお、上記第２の実施形態においては、図
９に示す工程において基体全面にレジスト２２を塗布し
た後にウェーハ周辺部のレジスト２２のみを除去する方
法として、フォトリソグラフィ技術を用いてウェーハ周
辺部のみを露光する方法を採用しているが、この代わり
に、ウェーハ周辺部のレジスト２２にエッジリンスをか
ける方法を採用してもよい。

【００３９】また、上記図９〜図１０に示す工程におい
て、ウェーハ周辺部のポリサイド層１２をエッチング除
去する際に、ウエット・エッチング法を用いているが、
この代わりに、ドライ・エッチング法を用いてもよい。

【００４０】更に、上記第１及び第２の実施形態におい
ては、ポリサイド構造のゲート電極１２ａを構成するシ
リサイド層としてタングステン・シリサイド層を用いて
いるが、これに限定されず、例えばモリブデン・シリサ
イド層、チタン・シリサイド層、タンタル・シリサイド
層等の高融点金属シリサイド層や、白金シリサイド層、
パラジウム・シリサイド層等の準貴金属シリサイド層を
用いてもよい。

【００４１】

【発明の効果】以上、詳細に説明した通り、請求項１に
係る半導体装置の製造方法によれば、クランプリングを
用いたポリサイド層の選択的なエッチングによってゲー
ト電極を形成する工程において、クランプリングによっ
て覆われていた基体周辺部には大面積のポリサイド層が
残存することになるが、基体全面に層間絶縁膜を形成す
る工程の前に、このウェーハ周辺部のポリサイド層を選
択的にエッチング除去する工程を設けていることから、
ウェーハ周辺部の大面積のポリサイド層上に層間絶縁膜
が形成されることはなくなる。

【００４２】また、請求項２に係る半導体装置の製造方
法によれば、基体全面にポリサイド層を形成する工程の
後、クランプリングを用いたポリサイド層の選択的なエ
ッチングによってゲート電極を形成する工程の前に、ク
ランプリングによって覆われる基体周辺部のポリサイド
層を選択的にエッチング除去する工程を設けていること
から、ウェーハ周辺部の大面積のポリサイド層上に層間
絶縁膜が形成されることはなくなる。従って、層間絶縁
膜上に応力の極めて大きい膜が堆積された場合であって
も、層間絶縁膜の膜剥がれの発生を防止し、膜剥がれを
起こした層間絶縁膜がダストとして基体の他の部分に付
着することを回避することが可能となるため、半導体装
置の特性や信頼性の劣化を防止して、製造歩留まりの向
上を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＭＯＳＬＳＩの
製造方法を説明するための工程断面図（その１）であ
る。

【図２】本発明の第１の実施形態に係るＭＯＳＬＳＩの
製造方法を説明するための工程断面図（その２）であ
る。

【図３】本発明の第１の実施形態に係るＭＯＳＬＳＩの
製造方法を説明するための工程断面図（その３）であ
る。

【図４】本発明の第１の実施形態に係るＭＯＳＬＳＩの
製造方法を説明するための工程断面図（その４）であ
る。

【図５】本発明の第１の実施形態に係るＭＯＳＬＳＩの
製造方法を説明するための工程断面図（その５）であ
る。

【図６】本発明の第１の実施形態に係るＭＯＳＬＳＩの
製造方法を説明するための工程断面図（その６）であ
る。

【図７】本発明の第１の実施形態に係るＭＯＳＬＳＩの
製造方法を説明するための工程断面図（その７）であ
る。

【図８】本発明の第２の実施形態に係るＭＯＳＬＳＩの
製造方法を説明するための工程断面図（その１）であ
る。

【図９】本発明の第２の実施形態に係るＭＯＳＬＳＩの
製造方法を説明するための工程断面図（その２）であ
る。

【図１０】本発明の第２の実施形態に係るＭＯＳＬＳＩ
の製造方法を説明するための工程断面図（その３）であ
る。

【図１１】本発明の第２の実施形態に係るＭＯＳＬＳＩ
の製造方法を説明するための工程断面図（その４）であ
る。

【図１２】本発明の第２の実施形態に係るＭＯＳＬＳＩ
の製造方法を説明するための工程断面図（その５）であ
る。

【図１３】本発明の第２の実施形態に係るＭＯＳＬＳＩ
の製造方法を説明するための工程断面図（その６）であ
る。

【図１４】従来のポリシリコン・ゲート構造のＭＯＳト
ランジスタを示す断面図である。

【図１５】従来のポリサイド・ゲート構造のＭＯＳトラ
ンジスタを示す断面図である。

【図１６】従来のＭＯＳＬＳＩの製造方法を説明するた
めの工程断面図（その１）である。

【図１７】従来のＭＯＳＬＳＩの製造方法を説明するた
めの工程断面図（その２）である。

【図１８】従来のＭＯＳＬＳＩの製造方法を説明するた
めの工程断面図（その３）である。

【符号の説明】

１０……シリコン基板、１２……ポリサイド層、１２ａ
……ゲート電極、１２ｂ……大面積のポリサイド層、１
４……レジスト、１６……クランプリング、２０……シ
リコン酸化膜、２２……レジスト、２４……レジスト、
３０……シリコン基板、３２……ソース領域、３４……
ドレイン領域、３６……ゲート酸化膜、３８……ポリシ
リコン・ゲート電極、４０……ゲート酸化膜、４２……
ポリシリコン層、４４……タングステン・シリサイド
層、４６……ポリサイド・ゲート電極、４８……シリコ
ン酸化膜、５０……シリコン基板、５２……ポリサイド
層、５２ａ……ゲート電極、５２ｂ……大面積のポリサ
イド層、５４……レジスト、５６……クランプリング、
５８……シリコン酸化膜。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、絶縁膜を介して、ポリ
   シリコン層及びシリサイド層を順に積層したポリサイド
   層を形成する第１の工程と、 前記ポリサイド層上に、所定の形状にパターニングした
   第１のレジストを形成した後、基体周辺部をクランプリ
   ングにより押さえ付けつつ、前記第１のレジストをマス
   クとして前記ポリサイド層を選択的にエッチング除去し
   て、前記ポリサイド層からなるゲート電極を形成する第
   ２の工程と、 前記クランプリングにより押さえ付ける前記基体周辺部
   を除く基体全面に第２のレジストを形成した後、前記第
   ２のレジストをマスクとして前記基体周辺部の前記ポリ
   サイド層を選択的にエッチング除去する第３の工程と、 前記ゲート電極を形成した基体全面に、層間絶縁膜を形
   成する第４の工程とを有することを特徴とする半導体装
   置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記第２の工程の後に前記第３の工程を行う代わりに、
   前記第３の工程の後に前記第２の工程を行うことを特徴
   とする半導体装置の製造方法。
3. 【請求項３】 請求項１又は２に記載の半導体装置の製
   造方法において、 前記第３の工程が、基体全面に第２のレジストを塗布
   し、前記クランプリングにより押さえ付ける前記基体周
   辺部にエッジリンスをかけて前記基体周辺部の前記第２
   のレジストのみを除去した後、前記第２のレジストをマ
   スクとして前記基体周辺部の前記ポリサイド層を選択的
   にエッチング除去する工程であることを特徴とする半導
   体装置の製造方法。
4. 【請求項４】 請求項１又は２に記載の半導体装置の製
   造方法において、 前記第３の工程が、基体全面に第２のレジストを塗布
   し、リソグラフィ技術を用いて前記基体周辺部の前記第
   ２のレジストのみを除去した後、前記第２のレジストを
   マスクとして前記基体周辺部の前記ポリサイド層を選択
   的にエッチング除去する工程であることを特徴とする半
   導体装置の製造方法。
5. 【請求項５】 請求項１乃至４のいずれかに記載の半導
   体装置の製造方法において、 前記層間絶縁膜が、シリコン酸化膜であり、 前記シリサイド層が、タングステン・シリサイド層、モ
   リブデン・シリサイド層、チタン・シリサイド層、タン
   タル・シリサイド層、白金シリサイド層、又はパラジウ
   ム・シリサイド層であることを特徴とする半導体装置の
   製造方法。