JPH1064953A - フェースダウンボンディング半導体装置とその製造方法 - Google Patents
フェースダウンボンディング半導体装置とその製造方法Info
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- JPH1064953A JPH1064953A JP21892896A JP21892896A JPH1064953A JP H1064953 A JPH1064953 A JP H1064953A JP 21892896 A JP21892896 A JP 21892896A JP 21892896 A JP21892896 A JP 21892896A JP H1064953 A JPH1064953 A JP H1064953A
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- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
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Abstract
(57)【要約】 （修正有）
【課題】 表面高さの異なる電気接続部を有する半導体
基板を配線電極を有する絶縁基板上にフリップチップボ
ンディングするのに適したフェースダウンボンディング
半導体装置とその製造方法に関し、表面に段差を有する
半導体基板と、ピラーとを用い、均一なフェースダウン
ボンディングが可能なフェースダウンボンディング半導
体装置とその製造方法を提供することである。 【解決手段】 １表面に表面高さの異なる電気接続部を
形成した半導体基板１１と、表面に配線用電極１９を形
成した絶縁基板１８との、それぞれ前記電気接続部と前
記配線用電極１９とを電気的、機械的に接続する高さの
異なる導電性ピラー１６，１７について、相対的に高い
ピラー１７が相対的に低いピラー１６よりも大きな径を
有するように構成する。
基板を配線電極を有する絶縁基板上にフリップチップボ
ンディングするのに適したフェースダウンボンディング
半導体装置とその製造方法に関し、表面に段差を有する
半導体基板と、ピラーとを用い、均一なフェースダウン
ボンディングが可能なフェースダウンボンディング半導
体装置とその製造方法を提供することである。 【解決手段】 １表面に表面高さの異なる電気接続部を
形成した半導体基板１１と、表面に配線用電極１９を形
成した絶縁基板１８との、それぞれ前記電気接続部と前
記配線用電極１９とを電気的、機械的に接続する高さの
異なる導電性ピラー１６，１７について、相対的に高い
ピラー１７が相対的に低いピラー１６よりも大きな径を
有するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、フェースダウンボ
ンディング半導体装置とその製造方法に関し、特に、表
面高さの異なる電気接続部を有する半導体基板を配線電
極を有する絶縁基板上にフリップチップボンディングす
るのに適したフェースダウンボンディング半導体装置と
その製造方法に関する。
ンディング半導体装置とその製造方法に関し、特に、表
面高さの異なる電気接続部を有する半導体基板を配線電
極を有する絶縁基板上にフリップチップボンディングす
るのに適したフェースダウンボンディング半導体装置と
その製造方法に関する。
【０００２】
【従来の技術】近年、通信システム等の高帯域化に伴
い、動作周波数の高い半導体装置に対する要求が強くな
っている。ＧａＡｓ等の化合物半導体は、Ｓｉよりも高
いキャリア移動度を有し、高速動作する半導体装置に適
している。但し、化合物半導体を用いた半導体チップは
Ｓｉを用いた半導体チップよりも高価である。
い、動作周波数の高い半導体装置に対する要求が強くな
っている。ＧａＡｓ等の化合物半導体は、Ｓｉよりも高
いキャリア移動度を有し、高速動作する半導体装置に適
している。但し、化合物半導体を用いた半導体チップは
Ｓｉを用いた半導体チップよりも高価である。
【０００３】多くの用途において、回路全体に高速動作
が要求されることは少なく、その一部が高速動作できれ
ばよい。また、高速動作よりも高集積密度が望まれる回
路部分もある。そこで回路中高速（高周波）動作の要求
される部分のみを化合物半導体等のチップに作成する方
法が採られる。
が要求されることは少なく、その一部が高速動作できれ
ばよい。また、高速動作よりも高集積密度が望まれる回
路部分もある。そこで回路中高速（高周波）動作の要求
される部分のみを化合物半導体等のチップに作成する方
法が採られる。
【０００４】高周波回路においては、線路のインダクタ
ンスやキャパシタンスを低減することが重要である。高
周波用半導体チップは、なるべく低抵抗で短い接続手段
によって線路に接続することが望ましい。半導体基板上
の表面電極を絶縁基板上の配線電極にバンプ、ピラー等
を用いて接続するフリップチップボンディング等のフェ
ースダウンボンディングは、このような目的に適してい
る。
ンスやキャパシタンスを低減することが重要である。高
周波用半導体チップは、なるべく低抵抗で短い接続手段
によって線路に接続することが望ましい。半導体基板上
の表面電極を絶縁基板上の配線電極にバンプ、ピラー等
を用いて接続するフリップチップボンディング等のフェ
ースダウンボンディングは、このような目的に適してい
る。
【０００５】
【発明が解決しようとする課題】バンプ、ピラー等を用
いてフェースダウンボンディングする場合、バンプやピ
ラーは通常同一高さに形成される。半導体表面が段差を
有する場合、段差表面上に直接フェースダウンボンディ
ングすることは困難である。バンプやピラーを押しつぶ
すことによって若干の高低差を吸収するとしても、ボン
ディング特性を均一にすることが困難となる。
いてフェースダウンボンディングする場合、バンプやピ
ラーは通常同一高さに形成される。半導体表面が段差を
有する場合、段差表面上に直接フェースダウンボンディ
ングすることは困難である。バンプやピラーを押しつぶ
すことによって若干の高低差を吸収するとしても、ボン
ディング特性を均一にすることが困難となる。
【０００６】本発明の目的は、表面に段差を有する半導
体基板と、ピラーとを用い、均一なフェースダウンボン
ディングが可能なフェースダウンボンディング半導体装
置とその製造方法を提供することである。
体基板と、ピラーとを用い、均一なフェースダウンボン
ディングが可能なフェースダウンボンディング半導体装
置とその製造方法を提供することである。
【０００７】本発明の他の目的は、高さの異なるピラー
を基板上に容易に作成することのできるフェースダウン
ボンディング半導体装置の製造方法を提供することであ
る。
を基板上に容易に作成することのできるフェースダウン
ボンディング半導体装置の製造方法を提供することであ
る。
【０００８】
【課題を解決するための手段】本発明の一観点によれ
ば、１表面に表面高さの異なる電気接続部を形成した半
導体基板と、表面に配線用電極を形成した絶縁基板と、
前記電気接続部と前記配線用電極とを電気的、機械的に
接続する高さの異なる導電性ピラーであって、相対的に
高いピラーが相対的に低いピラーよりも大きな径を有す
る導電性ピラーとを有するフェースダウンボンディング
半導体装置が提供される。
ば、１表面に表面高さの異なる電気接続部を形成した半
導体基板と、表面に配線用電極を形成した絶縁基板と、
前記電気接続部と前記配線用電極とを電気的、機械的に
接続する高さの異なる導電性ピラーであって、相対的に
高いピラーが相対的に低いピラーよりも大きな径を有す
る導電性ピラーとを有するフェースダウンボンディング
半導体装置が提供される。
【０００９】ピラーの径を変化させることにより、高さ
の異なるピラーを容易に作成することができる。径の選
択により、ピラーの高さを選択することができる。
の異なるピラーを容易に作成することができる。径の選
択により、ピラーの高さを選択することができる。
【００１０】本発明の他の観点によれば、１表面に表面
高さの異なる電気接続部を形成した半導体基板と、表面
に配線用電極を形成した絶縁基板とを準備する工程と、
前記半導体基板および前記絶縁基板の一方の基板上に、
前記電気接続部または前記配線用電極の一部の導電性表
面を露出する径の異なる複数の開口部を有するレジスト
パターンを形成する工程と、前記一方の基板上の複数の
開口部内に露出する導電性表面をメッキ液に接触させ、
ピラーを形成するメッキ工程と、前記ピラーを形成した
一方の基板と他方の基板とをフェースダウンボンディン
グする工程とを含み、表面高さの高い電気接続部に接続
するピラーの径は、表面高さの低い電気接続部に接続す
るピラーの径よりも小さいフェースダウンボンディング
半導体装置の製造方法が提供される。
高さの異なる電気接続部を形成した半導体基板と、表面
に配線用電極を形成した絶縁基板とを準備する工程と、
前記半導体基板および前記絶縁基板の一方の基板上に、
前記電気接続部または前記配線用電極の一部の導電性表
面を露出する径の異なる複数の開口部を有するレジスト
パターンを形成する工程と、前記一方の基板上の複数の
開口部内に露出する導電性表面をメッキ液に接触させ、
ピラーを形成するメッキ工程と、前記ピラーを形成した
一方の基板と他方の基板とをフェースダウンボンディン
グする工程とを含み、表面高さの高い電気接続部に接続
するピラーの径は、表面高さの低い電気接続部に接続す
るピラーの径よりも小さいフェースダウンボンディング
半導体装置の製造方法が提供される。
【００１１】基板上に径の異なる開口部を有するレジス
トパターンを形成し、メッキを行うと、新鮮メッキ液の
供給が開口部の径によって変化し、高さの異なるメッキ
層が作成される。このようなメッキ層を用いて、高さの
異なるピラーを作成することができる。
トパターンを形成し、メッキを行うと、新鮮メッキ液の
供給が開口部の径によって変化し、高さの異なるメッキ
層が作成される。このようなメッキ層を用いて、高さの
異なるピラーを作成することができる。
【００１２】
【発明の実施の形態】以下、制限的な意味なく、本発明
の実施例によるフリップチップボンディング半導体装置
およびその製造方法を説明する。なお、同様な手法が他
のフェースダウンボンディング半導体装置にも適用でき
ることは自明であろう。
の実施例によるフリップチップボンディング半導体装置
およびその製造方法を説明する。なお、同様な手法が他
のフェースダウンボンディング半導体装置にも適用でき
ることは自明であろう。
【００１３】図１（Ａ）、（Ｂ）は、本発明の基本実施
例を示す。図１（Ａ）は、半導体基板１１の平面図を示
し、図１（Ｂ）はフリップチップボンディング半導体装
置の縦断面図を示す。
例を示す。図１（Ａ）は、半導体基板１１の平面図を示
し、図１（Ｂ）はフリップチップボンディング半導体装
置の縦断面図を示す。
【００１４】図１（Ａ）に示すように、半導体基板１１
の表面上には、回路素子１２、１３が形成されている。
の表面上には、回路素子１２、１３が形成されている。
【００１５】図１（Ｂ）に示すように、これらの回路素
子１２、１３は異なる高さを有する。これらの回路素子
１２、１３の表面上には表面電極１４、１５が形成され
ている。
子１２、１３は異なる高さを有する。これらの回路素子
１２、１３の表面上には表面電極１４、１５が形成され
ている。
【００１６】配線用電極１９を形成した絶縁基板１８を
半導体基板１１の表面にピラーを用いてフリップチップ
ボンディングしようとすると、図１（Ｂ）に示すよう
に、高さの異なる導電性ピラー１６、１７を用いること
が必要である。半導体基板表面上の段差を相殺する高さ
の異なるピラー１６、１７を用いれば、半導体基板１１
上の表面電極１４、１５を絶縁基板１８上の配線用電極
１９にフリップチップボンディングすることができる。
半導体基板１１の表面にピラーを用いてフリップチップ
ボンディングしようとすると、図１（Ｂ）に示すよう
に、高さの異なる導電性ピラー１６、１７を用いること
が必要である。半導体基板表面上の段差を相殺する高さ
の異なるピラー１６、１７を用いれば、半導体基板１１
上の表面電極１４、１５を絶縁基板１８上の配線用電極
１９にフリップチップボンディングすることができる。
【００１７】以下、このような高さの異なるピラーをど
のように作成し、どのように用いるかをより詳細に説明
する。
のように作成し、どのように用いるかをより詳細に説明
する。
【００１８】図２（Ａ）は、下地表面上に開口を有する
レジストマスクを形成し、開口内に露出された面積にメ
ッキを行った時のメッキ層の高さの変化を示すグラフで
ある。横軸は開口の径Ｄを単位μｍで示し、縦軸はメッ
キ層の高さを単位μｍで示す。
レジストマスクを形成し、開口内に露出された面積にメ
ッキを行った時のメッキ層の高さの変化を示すグラフで
ある。横軸は開口の径Ｄを単位μｍで示し、縦軸はメッ
キ層の高さを単位μｍで示す。
【００１９】図２（Ｂ）は、用いたサンプルの構成を概
略的に示す。絶縁基板１８の表面上に種金属層３１を形
成し、その表面上にホトレジスト層３２を塗布してあ
る。ホトレジスト層３２は、複数回塗布することによ
り、ｔの厚さを有する。ホトレジスト層３２にコンタク
ト露光またはプロキシミティ露光を行うことにより、開
口３８が形成される。開口３８は、種々の径Ｄを有する
ように設計される。
略的に示す。絶縁基板１８の表面上に種金属層３１を形
成し、その表面上にホトレジスト層３２を塗布してあ
る。ホトレジスト層３２は、複数回塗布することによ
り、ｔの厚さを有する。ホトレジスト層３２にコンタク
ト露光またはプロキシミティ露光を行うことにより、開
口３８が形成される。開口３８は、種々の径Ｄを有する
ように設計される。
【００２０】異なる径Ｄの開口を有するホトレジスト層
３２で覆われた種金属層３１上に、メッキを行ってメッ
キ層３５を成長させる。レジスト層除去後、シンタ処理
を行う。メッキ層３５の高さＨを開口径Ｄの関数として
測定する。
３２で覆われた種金属層３１上に、メッキを行ってメッ
キ層３５を成長させる。レジスト層除去後、シンタ処理
を行う。メッキ層３５の高さＨを開口径Ｄの関数として
測定する。
【００２１】メッキ液としては、析出効率の異なるシア
ン系メッキ液を用いた。図２（Ａ）において、曲線Ｈａ
１、Ｈａ２は、商品名オートロネクスのシアン系メッキ
液を用いた場合の結果を示す。曲線Ｈｂ１、Ｈｂ２は、
商品名テンペレックスのシアン系メッキ液を用いた場合
の実験結果を示す。なお、開口の深さ、すなわちホトレ
ジスト層の厚さを変化させることによって特性を調整で
きる。曲線Ｈａ１とＨａ２は、ホトレジストの厚さを変
化させることによって調整した特性を示す。曲線Ｈｂ１
とＨｂ２についても同様である。各レジスト層の厚さ
は、Ｈａ１：１４μｍ、Ｈａ２：２５μｍ、Ｈｂ１：２
０μｍ、Ｈｂ２：２５μｍである。
ン系メッキ液を用いた。図２（Ａ）において、曲線Ｈａ
１、Ｈａ２は、商品名オートロネクスのシアン系メッキ
液を用いた場合の結果を示す。曲線Ｈｂ１、Ｈｂ２は、
商品名テンペレックスのシアン系メッキ液を用いた場合
の実験結果を示す。なお、開口の深さ、すなわちホトレ
ジスト層の厚さを変化させることによって特性を調整で
きる。曲線Ｈａ１とＨａ２は、ホトレジストの厚さを変
化させることによって調整した特性を示す。曲線Ｈｂ１
とＨｂ２についても同様である。各レジスト層の厚さ
は、Ｈａ１：１４μｍ、Ｈａ２：２５μｍ、Ｈｂ１：２
０μｍ、Ｈｂ２：２５μｍである。
【００２２】図２（Ａ）の各曲線から明らかなように、
開口の径Ｄを増大していくと、形成されるメッキ層の高
さＨは、初め急激に増大し、やがて飽和する傾向を示
す。径Ｄによって高さＨが変化する領域は、ホトレジス
トの厚さを調整することによってかなり広範囲に選択す
ることができる。したがって、高さの異なるメッキ層を
得たい場合には、所望の高さを含む特性を選択し、その
特性曲線上で所望の高さを実現する径Ｄを選択すればよ
い。
開口の径Ｄを増大していくと、形成されるメッキ層の高
さＨは、初め急激に増大し、やがて飽和する傾向を示
す。径Ｄによって高さＨが変化する領域は、ホトレジス
トの厚さを調整することによってかなり広範囲に選択す
ることができる。したがって、高さの異なるメッキ層を
得たい場合には、所望の高さを含む特性を選択し、その
特性曲線上で所望の高さを実現する径Ｄを選択すればよ
い。
【００２３】以下、より具体的な実施例を説明する。図
３（Ａ）は、本発明の実施例による化合物半導体チップ
を用いたフリップチップボンディング半導体装置の断面
図を示す。半導体基板１１は、たとえばＧａＡｓで形成
され、表面にチャネル層２１を有する。チャネル層の周
囲は、半絶縁領域２２で囲まれている。チャネル層２１
上に、ゲート電極２８、ソース電極２７ｓ、ドレイン電
極２７ｄが形成され、ＭＥＳＦＥＴが形成されている。
なお、ゲート電極２８はチャネル層２１にショットキ接
触を形成し、ソース／ドレイン電極２７ｓ、２７ｄはチ
ャネル層にオーミック接触を形成する。なお、ソース／
ドレイン電極２７ｓ、２７ｄは、たとえば厚さ３５ｎｍ
のＡｕＧｅ層、厚さ１１ｎｍのＮｉ層、厚さ１５４ｎｍ
のＡｕ層の積層で形成される。
３（Ａ）は、本発明の実施例による化合物半導体チップ
を用いたフリップチップボンディング半導体装置の断面
図を示す。半導体基板１１は、たとえばＧａＡｓで形成
され、表面にチャネル層２１を有する。チャネル層の周
囲は、半絶縁領域２２で囲まれている。チャネル層２１
上に、ゲート電極２８、ソース電極２７ｓ、ドレイン電
極２７ｄが形成され、ＭＥＳＦＥＴが形成されている。
なお、ゲート電極２８はチャネル層２１にショットキ接
触を形成し、ソース／ドレイン電極２７ｓ、２７ｄはチ
ャネル層にオーミック接触を形成する。なお、ソース／
ドレイン電極２７ｓ、２７ｄは、たとえば厚さ３５ｎｍ
のＡｕＧｅ層、厚さ１１ｎｍのＮｉ層、厚さ１５４ｎｍ
のＡｕ層の積層で形成される。
【００２４】ＭＥＳＦＥＴの左方の半絶縁領域２２上に
は、たとえば厚さ約２４０ｎｍのＳｉＯＮ層２３が形成
され、その上にキャパシタ下部電極２４が形成されてい
る。キャパシタ下部電極２４は、たとえば厚さ１０ｎｍ
のＴｉ層と厚さ３００ｎｍのＡｕ層の積層で形成され
る。キャパシタ下部電極２４の上には、厚さ約２４０ｎ
ｍのＳｉＯＮ層２５が形成され、その上にキャパシタ上
部電極２６が形成されている。キャパシタ上部電極２６
は、キャパシタ下部電極２４と同様、たとえば厚さ約１
０ｎｍのＴｉ層と厚さ約３００ｎｍのＡｕ層の積層で形
成される。このような構成によれば、ＦＥＴのソース／
ドレイン電極２７表面と、キャパシタの上部電極２６表
面との間には約１μｍの段差が生じる。
は、たとえば厚さ約２４０ｎｍのＳｉＯＮ層２３が形成
され、その上にキャパシタ下部電極２４が形成されてい
る。キャパシタ下部電極２４は、たとえば厚さ１０ｎｍ
のＴｉ層と厚さ３００ｎｍのＡｕ層の積層で形成され
る。キャパシタ下部電極２４の上には、厚さ約２４０ｎ
ｍのＳｉＯＮ層２５が形成され、その上にキャパシタ上
部電極２６が形成されている。キャパシタ上部電極２６
は、キャパシタ下部電極２４と同様、たとえば厚さ約１
０ｎｍのＴｉ層と厚さ約３００ｎｍのＡｕ層の積層で形
成される。このような構成によれば、ＦＥＴのソース／
ドレイン電極２７表面と、キャパシタの上部電極２６表
面との間には約１μｍの段差が生じる。
【００２５】なお、半導体基板表面上には絶縁保護層２
９が形成されている。絶縁保護層２９には、電極表面の
中央部を露出する開口が形成されている。露出された電
極表面上に、表面電極１４、１５ｓ、１５ｄが形成され
ている。
９が形成されている。絶縁保護層２９には、電極表面の
中央部を露出する開口が形成されている。露出された電
極表面上に、表面電極１４、１５ｓ、１５ｄが形成され
ている。
【００２６】絶縁基板１８上には、配線用電極１９ｃ、
１９ｓ、１９ｄが形成されている。表面電極１４、１５
ｓ、１５ｄ、配線用電極１９ｃ、１９ｓ、１９ｄを均一
に接続するために、高さの異なる導電性ピラー１６、１
７ｓ、１７ｄを用いる。これらの導電性ピラーは、絶縁
基板１８上に形成しても、半導体基板１１上に形成して
もよい。
１９ｓ、１９ｄが形成されている。表面電極１４、１５
ｓ、１５ｄ、配線用電極１９ｃ、１９ｓ、１９ｄを均一
に接続するために、高さの異なる導電性ピラー１６、１
７ｓ、１７ｄを用いる。これらの導電性ピラーは、絶縁
基板１８上に形成しても、半導体基板１１上に形成して
もよい。
【００２７】図３（Ｂ）は、半導体基板１１の平面構成
を概略的に示す。図中右側に電界効果トランジスタＦＥ
Ｔが形成され、左側にキャパシタＣＡＰが形成されてい
る。キャパシタの表面電極１４上には、径の小さい導電
性ピラー１６が配置される。ＦＥＴのソースおよびドレ
イン上の表面電極１５ｓ、１５ｄの上には、径の大きい
導電性ピラー１７ｓ、１７ｄが配置される。なお、ゲー
ト電極２８は、図３（Ａ）と異なる場所で絶縁基板上に
引き出される。
を概略的に示す。図中右側に電界効果トランジスタＦＥ
Ｔが形成され、左側にキャパシタＣＡＰが形成されてい
る。キャパシタの表面電極１４上には、径の小さい導電
性ピラー１６が配置される。ＦＥＴのソースおよびドレ
イン上の表面電極１５ｓ、１５ｄの上には、径の大きい
導電性ピラー１７ｓ、１７ｄが配置される。なお、ゲー
ト電極２８は、図３（Ａ）と異なる場所で絶縁基板上に
引き出される。
【００２８】トランジスタＦＥＴおよびキャパシタＣＡ
Ｐを作成した半導体基板１１の製造工程は、従来周知の
方法によって実施することができる。次に、絶縁基板上
に高さの異なる導電性ピラーを作成する方法を説明す
る。
Ｐを作成した半導体基板１１の製造工程は、従来周知の
方法によって実施することができる。次に、絶縁基板上
に高さの異なる導電性ピラーを作成する方法を説明す
る。
【００２９】図４（Ａ）は、絶縁基板１８上に開口を有
するホトレジスト層３２を形成する工程を示す。
するホトレジスト層３２を形成する工程を示す。
【００３０】配線用電極（図示せず）を有する絶縁基板
１８上に、種金属層３１を形成する。たとえば、厚さ約
１００ｎｍのＡｕ層または厚さ約１００ｎｍのＴｉＷ層
と厚さ約１００ｎｍのＡｕ層の積層を形成する。種金属
層３１の形成は、スパッタリング、蒸着、メッキ等によ
って行うことができる。種金属層３１の表面上に、粘性
の高いレジスト材料を用い、ホトレジスト層３２を形成
する。図２（Ａ）の曲線Ｈｂ２を用いるため、レジスト
層を２回塗布することにより、厚さ約２５μｍのホトレ
ジスト層３２を形成する。
１８上に、種金属層３１を形成する。たとえば、厚さ約
１００ｎｍのＡｕ層または厚さ約１００ｎｍのＴｉＷ層
と厚さ約１００ｎｍのＡｕ層の積層を形成する。種金属
層３１の形成は、スパッタリング、蒸着、メッキ等によ
って行うことができる。種金属層３１の表面上に、粘性
の高いレジスト材料を用い、ホトレジスト層３２を形成
する。図２（Ａ）の曲線Ｈｂ２を用いるため、レジスト
層を２回塗布することにより、厚さ約２５μｍのホトレ
ジスト層３２を形成する。
【００３１】このホトレジスト層上に、マスクＭを配置
し、コンタクト露光またはプロキシミティ露光により開
口部を露光する。ホトレジスト層を現像することによ
り、開口３８を形成する。なお、ポジ露光の場合を説明
したが、ネガ露光で行ってもよい。この場合に、マスク
の白黒は反転する。
し、コンタクト露光またはプロキシミティ露光により開
口部を露光する。ホトレジスト層を現像することによ
り、開口３８を形成する。なお、ポジ露光の場合を説明
したが、ネガ露光で行ってもよい。この場合に、マスク
の白黒は反転する。
【００３２】図３（Ａ）におけるＦＥＴとキャパシタＣ
ＡＰの段差１μｍを吸収するため、高さ１９μｍのピラ
ーと高さ２０μｍのピラーを作成することにする。図２
（Ａ）の曲線Ｈｂ２を用いると、高さ１９μｍと高さ２
０μｍのメッキ層を作成するには、開口部の径Ｄが約３
２．３μｍφと約３４．６μｍφであればよいことが分
かる。図４（Ａ）に示す開口３８の径は、このようにし
て設計する。
ＡＰの段差１μｍを吸収するため、高さ１９μｍのピラ
ーと高さ２０μｍのピラーを作成することにする。図２
（Ａ）の曲線Ｈｂ２を用いると、高さ１９μｍと高さ２
０μｍのメッキ層を作成するには、開口部の径Ｄが約３
２．３μｍφと約３４．６μｍφであればよいことが分
かる。図４（Ａ）に示す開口３８の径は、このようにし
て設計する。
【００３３】図４（Ｂ）は、絶縁基板１８上の種金属層
３１上にメッキを行う工程を示す。径の異なる開口部を
有するホトレジスト層３２を形成した絶縁基板１８を、
対向電極３４と共にメッキ液３３中に浸漬する。対向電
極３４に正電位、絶縁基板上の種金属層３１に負電位を
与え、４３℃のメッキ液３３中に５．８Ａ／Ｗｆの電流
を１３３分間流す。この時、メッキ層の成長速度は約
０．１５μｍ／ｍｉｎである。
３１上にメッキを行う工程を示す。径の異なる開口部を
有するホトレジスト層３２を形成した絶縁基板１８を、
対向電極３４と共にメッキ液３３中に浸漬する。対向電
極３４に正電位、絶縁基板上の種金属層３１に負電位を
与え、４３℃のメッキ液３３中に５．８Ａ／Ｗｆの電流
を１３３分間流す。この時、メッキ層の成長速度は約
０．１５μｍ／ｍｉｎである。
【００３４】図４（Ｃ）は、このようにして形成された
メッキ層の状態を概略的に示す。キャパシタ用の開口に
は、高さ約１９μｍのメッキ層３５ｃが成長し、ＦＥＴ
のソース／ドレイン電極に対応する開口中には、高さ約
２０μｍのメッキ層３５ｓ、３５ｄが成長する。
メッキ層の状態を概略的に示す。キャパシタ用の開口に
は、高さ約１９μｍのメッキ層３５ｃが成長し、ＦＥＴ
のソース／ドレイン電極に対応する開口中には、高さ約
２０μｍのメッキ層３５ｓ、３５ｄが成長する。
【００３５】このように所望高さのメッキ層を形成した
後、図４（Ｄ）に示すように、ホトレジスト層３２を除
去する。その後、イオンミリングによりピラー状メッキ
層以外の部分の種金属層３１を除去する。このようにし
て、絶縁基板１８上に所望高さのピラー状メッキ層３５
を形成することができる。
後、図４（Ｄ）に示すように、ホトレジスト層３２を除
去する。その後、イオンミリングによりピラー状メッキ
層以外の部分の種金属層３１を除去する。このようにし
て、絶縁基板１８上に所望高さのピラー状メッキ層３５
を形成することができる。
【００３６】このように、所望高さのピラーを形成した
絶縁基板を半導体基板１１上に配置し、半導体基板の表
面電極にボンディングすることにより、図３（Ａ）に示
すフリップチップボンディング半導体装置を完成するこ
とができる。
絶縁基板を半導体基板１１上に配置し、半導体基板の表
面電極にボンディングすることにより、図３（Ａ）に示
すフリップチップボンディング半導体装置を完成するこ
とができる。
【００３７】なお、絶縁基板上にピラーを形成する場合
を説明したが、半導体基板にピラーを形成することもで
きる。
を説明したが、半導体基板にピラーを形成することもで
きる。
【００３８】図５は半導体基板１１上に導電性ピラーを
作成する工程を概略的に示す。半導体基板１１上に、ホ
トレジスト層３６を塗布する。前述のレジスト層塗布工
程と同様、所望回の塗布を繰り返すことにより、十分厚
いホトレジスト層３６を形成する。ホトレジスト層３６
上にマスクを配置し、コンタクト露光またはプロキシミ
ティ露光により所望パターンの露光を行う。ホトレジス
ト層３６を現像することにより、表面電極１４、１５
ｓ、１５ｄを露出する開口３８を形成する。
作成する工程を概略的に示す。半導体基板１１上に、ホ
トレジスト層３６を塗布する。前述のレジスト層塗布工
程と同様、所望回の塗布を繰り返すことにより、十分厚
いホトレジスト層３６を形成する。ホトレジスト層３６
上にマスクを配置し、コンタクト露光またはプロキシミ
ティ露光により所望パターンの露光を行う。ホトレジス
ト層３６を現像することにより、表面電極１４、１５
ｓ、１５ｄを露出する開口３８を形成する。
【００３９】以後、前述の実施例同様、図４（Ｂ）に示
すようなメッキ工程を行い、表面電極１４、１５ｓ、１
５ｄ上にピラー１６、１７ｓ、１７ｄを形成する。その
後、ホトレジスト層３６は除去する。
すようなメッキ工程を行い、表面電極１４、１５ｓ、１
５ｄ上にピラー１６、１７ｓ、１７ｄを形成する。その
後、ホトレジスト層３６は除去する。
【００４０】図６は、本発明の他の実施例による半導体
装置を概略的に示す。半導体基板１１上に絶縁基板１８
をボンディングする。半導体基板１１周辺部の表面上
に、次第に高さが低くなるピラー４１、４２、４３を形
成する。これらはボンディングのモニタピラーであり、
半導体基板１１の他の場所には、回路部分が形成され、
回路部分上に電気的接続用の導電性ピラーが別に形成さ
れる。
装置を概略的に示す。半導体基板１１上に絶縁基板１８
をボンディングする。半導体基板１１周辺部の表面上
に、次第に高さが低くなるピラー４１、４２、４３を形
成する。これらはボンディングのモニタピラーであり、
半導体基板１１の他の場所には、回路部分が形成され、
回路部分上に電気的接続用の導電性ピラーが別に形成さ
れる。
【００４１】たとえば、モニタ用ピラー４２の高さは回
路部分の電気接続に必要なピラーと同等の高さであると
する。最も高いピラー４１が押しつぶされ、次に高いピ
ラー４２が絶縁基板１１とボンディングされた状態が良
好な状態である。絶縁基板１８を押しすぎると、低いピ
ラー４３も絶縁基板１８と接触してしまう。
路部分の電気接続に必要なピラーと同等の高さであると
する。最も高いピラー４１が押しつぶされ、次に高いピ
ラー４２が絶縁基板１１とボンディングされた状態が良
好な状態である。絶縁基板１８を押しすぎると、低いピ
ラー４３も絶縁基板１８と接触してしまう。
【００４２】このように、高さの異なる３本のピラーの
うち２本が接続された状態が良好な状態である。１本の
ピラーのみが接続された状態は押しかたが不足する状態
であり、３本とも接続された状態は押し過ぎの状態であ
る。
うち２本が接続された状態が良好な状態である。１本の
ピラーのみが接続された状態は押しかたが不足する状態
であり、３本とも接続された状態は押し過ぎの状態であ
る。
【００４３】半導体装置の製造プロセスにおいて、フリ
ップチップボンディングを行った後、モニタ用ピラー４
１、４２、４３のボンディングの状態を目視することに
より、ボンディングの良否を簡単に判断することができ
る。すなわち、電流を流すことなく、ボンディングの過
不足を簡便に判断することが可能となる。
ップチップボンディングを行った後、モニタ用ピラー４
１、４２、４３のボンディングの状態を目視することに
より、ボンディングの良否を簡単に判断することができ
る。すなわち、電流を流すことなく、ボンディングの過
不足を簡便に判断することが可能となる。
【００４４】なお、半導体基板がトランジスタとキャパ
シタを有する場合を説明したが、これは単なる例示であ
り、どのような構成の半導体基板であってもよい。半導
体基板は化合物半導体基板に制限されない。Ｓｉ基板を
用いても、フリップチップボンディング等のフェースダ
ウンボンディングの利点を得ることができる。
シタを有する場合を説明したが、これは単なる例示であ
り、どのような構成の半導体基板であってもよい。半導
体基板は化合物半導体基板に制限されない。Ｓｉ基板を
用いても、フリップチップボンディング等のフェースダ
ウンボンディングの利点を得ることができる。
【００４５】表面に段差を有する半導体基板と、表面に
配線用電極を形成した絶縁基板をフェースダウンボンデ
ィングする場合を説明したが、平坦な表面を有する基板
と段差表面を有する基板間をフェースダウンボンディン
グする場合に同様の工程を実施することができる。たと
えば、Ｓｉ基板上に化合物半導体基板をフリップチップ
ボンディングしてもよい。
配線用電極を形成した絶縁基板をフェースダウンボンデ
ィングする場合を説明したが、平坦な表面を有する基板
と段差表面を有する基板間をフェースダウンボンディン
グする場合に同様の工程を実施することができる。たと
えば、Ｓｉ基板上に化合物半導体基板をフリップチップ
ボンディングしてもよい。
【００４６】レジストマスクを形成した基板をメッキ液
に浸漬して電解メッキする場合を説明したが、無電解メ
ッキを用いてもよい。パッド法等、他のメッキ法を用い
てもよい。
に浸漬して電解メッキする場合を説明したが、無電解メ
ッキを用いてもよい。パッド法等、他のメッキ法を用い
てもよい。
【００４７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
段差表面を有する半導体基板と平坦な表面を有する基板
とを均一にフリップチップボンディングすることができ
る。
段差表面を有する半導体基板と平坦な表面を有する基板
とを均一にフリップチップボンディングすることができ
る。
【図１】本発明の基本実施例による半導体装置を示す平
面図、断面図である。
面図、断面図である。
【図２】実験結果を示すグラフと実験に用いたサンプル
の構成を示す概略断面図である。
の構成を示す概略断面図である。
【図３】本発明のより具体的な実施例を示す断面図およ
び平面図である。
び平面図である。
【図４】本発明の実施例によるメッキ工程を説明するた
めの断面図である。
めの断面図である。
【図５】本発明の他の実施例によるメッキ工程を示す断
面図である。
面図である。
【図６】本発明の他の実施例によるモニタ用ピラーの機
能を説明するための断面図である。
能を説明するための断面図である。
１１ 半導体基板 １２、１３ 回路素子 １４、１５ 表面電極 １６、１７ 導電性ピラー １８ 絶縁基板 １９ 配線用電極 ２１ チャネル層 ２２ 半絶縁領域 ２３、２５ ＳｉＯＮ層 ２４、２６ キャパシタ電極 ２７ｓ ソース電極 ２７ｄ ドレイン電極 ２８ ゲート電極 ２９ 絶縁保護層 ３１ 種金属層 ３２ ホトレジスト層 ３３ メッキ液 ３４ 対向電極 ３６ ホトレジスト層
Claims (10)
- 【請求項１】 １表面に表面高さの異なる電気接続部を
形成した半導体基板と、 表面に配線用電極を形成した絶縁基板と、 前記電気接続部と前記配線用電極とを電気的、機械的に
接続する高さの異なる導電性ピラーであって、相対的に
高いピラーが相対的に低いピラーよりも大きな径を有す
る導電性ピラーとを有するフェースダウンボンディング
半導体装置。 - 【請求項２】 前記半導体基板は、前記１表面の表面層
に形成され、第１の高さの表面電極を有する半導体素子
と、前記１表面上に形成され、第１の高さより高い第２
の高さの表面電極を有する回路素子とを含み、前記電気
接続部は前記表面電極である請求項１記載のフェースダ
ウンボンディング半導体装置。 - 【請求項３】 前記導電性ピラーは約６０μｍ以下の径
を有する請求項１または２記載のフェースダウンボンデ
ィング半導体装置。 - 【請求項４】 さらに、前記半導体基板と前記絶縁基板
との一方のみに接続され、他方との間に間隙を有するモ
ニタピラーを有する請求項１〜３のいずれかに記載のフ
ェースダウンボンディング半導体装置。 - 【請求項５】 １表面に表面高さの異なる電気接続部を
形成した半導体基板と、表面に配線用電極を形成した絶
縁基板とを準備する工程と、 前記半導体基板および前記絶縁基板の一方の基板上に、
前記電気接続部または前記配線用電極の一部の導電性表
面を露出する径の異なる複数の開口部を有するレジスト
パターンを形成する工程と、 前記一方の基板上の複数の開口部内に露出する導電性表
面をメッキ液に接触させ、ピラーを形成するメッキ工程
と、 前記ピラーを形成した一方の基板と他方の基板とをフェ
ースダウンボンディングする工程とを含み、表面高さの
高い電気接続部に接続するピラーの径は、表面高さの低
い電気接続部に接続するピラーの径よりも小さいフェー
スダウンボンディング半導体装置の製造方法。 - 【請求項６】 前記レジストパターンを形成する工程
は、前記一方の基板上にレジスト層を複数回塗布する工
程を含む請求項５記載のフェースダウンボンディング半
導体装置の製造方法。 - 【請求項７】 前記レジストパターンを形成する工程
は、複数回塗布したレジスト層にコンタクト露光ないし
プロキシシティ露光を行う工程を含む請求項６記載のフ
ェースダウンボンディング半導体装置の製造方法。 - 【請求項８】 前記メッキ工程は電解メッキを行う請求
項５〜７のいずれかに記載のフェースダウンボンディン
グ半導体装置の製造方法。 - 【請求項９】 前記メッキ工程は無電解メッキを行う請
求項５〜７のいずれかに記載のフェースダウンボンディ
ング半導体装置の製造方法。 - 【請求項１０】 前記メッキ工程は高さの異なるモニタ
用ピラーも形成し、さらにモニタ用ピラーのボンディン
グ状態を検査し、ボンディングの良否を判断する工程を
含む請求項５〜９のいずれかに記載のフェースダウンボ
ンディング半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21892896A JP3704402B2 (ja) | 1996-08-20 | 1996-08-20 | フェースダウンボンディング半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21892896A JP3704402B2 (ja) | 1996-08-20 | 1996-08-20 | フェースダウンボンディング半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064953A true JPH1064953A (ja) | 1998-03-06 |
| JP3704402B2 JP3704402B2 (ja) | 2005-10-12 |
Family
ID=16727523
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21892896A Expired - Fee Related JP3704402B2 (ja) | 1996-08-20 | 1996-08-20 | フェースダウンボンディング半導体装置とその製造方法 |
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| Country | Link |
|---|---|
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6706554B2 (en) | 2000-10-26 | 2004-03-16 | Oki Electric Industry Co., Ltd. | Conductor posts, construction for and method of fabricating semiconductor integrated circuit chips using the conductor post, and method of probing semiconductor integrated circuit chips |
| US6803312B2 (en) | 2002-01-21 | 2004-10-12 | Fujitsu Quantum Devices Limited | Semiconductor device and method for fabricating the same |
| US6998710B2 (en) | 2003-12-24 | 2006-02-14 | Fujitsu Limited | High-frequency device |
| US7595562B2 (en) | 2005-01-25 | 2009-09-29 | Seiko Epson Corporation | Device package structure, device packaging method, droplet ejection head, connector, and semiconductor device |
| JP2013065364A (ja) * | 2011-09-15 | 2013-04-11 | Dainippon Printing Co Ltd | サスペンション用基板、サスペンション、素子付サスペンション、ハードディスクドライブ、およびサスペンション用基板の製造方法 |
| TWI399838B (zh) * | 2008-07-31 | 2013-06-21 | 力成科技股份有限公司 | 柱對柱覆晶結構 |
| JP2014132635A (ja) * | 2012-12-05 | 2014-07-17 | Murata Mfg Co Ltd | バンプ付き電子部品及びバンプ付き電子部品の製造方法 |
| CN104979224A (zh) * | 2014-04-04 | 2015-10-14 | 中国科学院苏州纳米技术与纳米仿生研究所 | 一种器件封装互联方法 |
| JP2016164819A (ja) * | 2016-03-15 | 2016-09-08 | 大日本印刷株式会社 | サスペンション用基板、サスペンション、素子付サスペンション、ハードディスクドライブ、およびサスペンション用基板の製造方法 |
| CN114551246A (zh) * | 2022-04-25 | 2022-05-27 | 宁波芯健半导体有限公司 | 一种晶圆及提升电镀凸块高度均匀性的方法 |
| CN115461859A (zh) * | 2020-02-04 | 2022-12-09 | 美光科技公司 | 多高度互连结构及相关联系统及方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9646942B2 (en) | 2012-02-23 | 2017-05-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for controlling bump height variation |
-
1996
- 1996-08-20 JP JP21892896A patent/JP3704402B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6998710B2 (en) | 2003-12-24 | 2006-02-14 | Fujitsu Limited | High-frequency device |
| CN100345285C (zh) * | 2003-12-24 | 2007-10-24 | 富士通株式会社 | 高频器件 |
| US7595562B2 (en) | 2005-01-25 | 2009-09-29 | Seiko Epson Corporation | Device package structure, device packaging method, droplet ejection head, connector, and semiconductor device |
| US7944060B2 (en) | 2005-01-25 | 2011-05-17 | Seiko Epson Corporation | Device package structure, device packaging method, droplet ejection head, connector, and semiconductor device |
| TWI399838B (zh) * | 2008-07-31 | 2013-06-21 | 力成科技股份有限公司 | 柱對柱覆晶結構 |
| JP2013065364A (ja) * | 2011-09-15 | 2013-04-11 | Dainippon Printing Co Ltd | サスペンション用基板、サスペンション、素子付サスペンション、ハードディスクドライブ、およびサスペンション用基板の製造方法 |
| JP2014132635A (ja) * | 2012-12-05 | 2014-07-17 | Murata Mfg Co Ltd | バンプ付き電子部品及びバンプ付き電子部品の製造方法 |
| CN104979224A (zh) * | 2014-04-04 | 2015-10-14 | 中国科学院苏州纳米技术与纳米仿生研究所 | 一种器件封装互联方法 |
| JP2016164819A (ja) * | 2016-03-15 | 2016-09-08 | 大日本印刷株式会社 | サスペンション用基板、サスペンション、素子付サスペンション、ハードディスクドライブ、およびサスペンション用基板の製造方法 |
| CN115461859A (zh) * | 2020-02-04 | 2022-12-09 | 美光科技公司 | 多高度互连结构及相关联系统及方法 |
| CN114551246A (zh) * | 2022-04-25 | 2022-05-27 | 宁波芯健半导体有限公司 | 一种晶圆及提升电镀凸块高度均匀性的方法 |
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