JPH1064995A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1064995A JPH1064995A JP22203496A JP22203496A JPH1064995A JP H1064995 A JPH1064995 A JP H1064995A JP 22203496 A JP22203496 A JP 22203496A JP 22203496 A JP22203496 A JP 22203496A JP H1064995 A JPH1064995 A JP H1064995A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- film
- low dielectric
- wiring
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 工程数を増加させることなく、配線間の容量
の低減を図れる多層配線を得る。 【解決手段】 まず導電層１を覆う状態に形成した絶縁
膜２上に、絶縁膜２よりも誘電率が低い低誘電体膜３を
形成した後、低誘電体膜３に配線形成用の溝４を、溝４
の上部から下部に向けて溝幅が狭くなるように形成す
る。次いで、溝４に連通するとともに導電層１に達する
接続孔５を絶縁膜２に形成する。続いて低誘電体膜３上
とともに、接続孔５の内部と溝４の内部とに配線材料膜
６を形成する。そして溝４の内部を埋込む状態に配線材
料膜６を残して低誘電体膜３上の配線材料膜６を除去し
て上層配線８を得る。
の低減を図れる多層配線を得る。 【解決手段】 まず導電層１を覆う状態に形成した絶縁
膜２上に、絶縁膜２よりも誘電率が低い低誘電体膜３を
形成した後、低誘電体膜３に配線形成用の溝４を、溝４
の上部から下部に向けて溝幅が狭くなるように形成す
る。次いで、溝４に連通するとともに導電層１に達する
接続孔５を絶縁膜２に形成する。続いて低誘電体膜３上
とともに、接続孔５の内部と溝４の内部とに配線材料膜
６を形成する。そして溝４の内部を埋込む状態に配線材
料膜６を残して低誘電体膜３上の配線材料膜６を除去し
て上層配線８を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に多層配線を有する半導体装置の製造方
法に関するものである。
方法に関し、特に多層配線を有する半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】ＵＬＳＩの高集積化に伴い、微細加工技
術への要求はますます厳しいものとなってきている。特
に多層配線の採用が避けられない近年のデバイス構造で
は、配線上に形成された絶縁膜の平坦性を改善できるデ
ュアルダマシン（Dual Damascene) 法をはじめとする埋
込み配線技術の導入が求められている。
術への要求はますます厳しいものとなってきている。特
に多層配線の採用が避けられない近年のデバイス構造で
は、配線上に形成された絶縁膜の平坦性を改善できるデ
ュアルダマシン（Dual Damascene) 法をはじめとする埋
込み配線技術の導入が求められている。
【０００３】従来の埋込み配線技術では、例えば図８に
示す埋込み配線を形成する場合、まず下層配線５１を覆
う状態に形成された第１絶縁膜５２上に第２絶縁膜５３
を形成する。第１絶縁膜５２は、例えば酸化シリコン
（ＳｉＯ2 ）からなり、第２絶縁膜５３は例えばＳｉＯ
2 よりも誘電率の低い低誘電体材料からなる。次いで、
リソグラフィおよびエッチングによって、第２絶縁膜５
３に溝５４を形成する。続いて第１絶縁膜５２に、溝５
４に連通しかつ下層配線５１に達する接続孔５５を形成
する。その後、第２絶縁膜５３上に金属材料膜を形成す
るとともに、溝５４の内部および接続孔５５の内部に金
属材料膜を形成する。そして溝５４の内部を埋込む状態
に配線材料膜を残して、第２絶縁膜５３上の余分な配線
材料膜を除去することにより、上層配線である埋込み配
線５６を形成する。
示す埋込み配線を形成する場合、まず下層配線５１を覆
う状態に形成された第１絶縁膜５２上に第２絶縁膜５３
を形成する。第１絶縁膜５２は、例えば酸化シリコン
（ＳｉＯ2 ）からなり、第２絶縁膜５３は例えばＳｉＯ
2 よりも誘電率の低い低誘電体材料からなる。次いで、
リソグラフィおよびエッチングによって、第２絶縁膜５
３に溝５４を形成する。続いて第１絶縁膜５２に、溝５
４に連通しかつ下層配線５１に達する接続孔５５を形成
する。その後、第２絶縁膜５３上に金属材料膜を形成す
るとともに、溝５４の内部および接続孔５５の内部に金
属材料膜を形成する。そして溝５４の内部を埋込む状態
に配線材料膜を残して、第２絶縁膜５３上の余分な配線
材料膜を除去することにより、上層配線である埋込み配
線５６を形成する。
【０００４】
【発明が解決しようとする課題】ところで、配線構造の
多層化とともにパターンの微細化が進むことによって問
題になるのが、配線容量の増大である。今後のデバイス
においては、特に同一層（レイヤ）の配線間の容量の増
大が、デバイスの動作速度の遅延を引き起こし、消費電
力を増大させる等、デバイス特性を左右する大きな要因
になり得る。そこで図８に示すように、フッ素を含むシ
リコン系酸化物（ＳｉＯＦ）や有機ポリマー等の低誘電
体膜を配線間の絶縁膜に用いて配線間の容量の低減を図
る方法が提案されている。
多層化とともにパターンの微細化が進むことによって問
題になるのが、配線容量の増大である。今後のデバイス
においては、特に同一層（レイヤ）の配線間の容量の増
大が、デバイスの動作速度の遅延を引き起こし、消費電
力を増大させる等、デバイス特性を左右する大きな要因
になり得る。そこで図８に示すように、フッ素を含むシ
リコン系酸化物（ＳｉＯＦ）や有機ポリマー等の低誘電
体膜を配線間の絶縁膜に用いて配線間の容量の低減を図
る方法が提案されている。
【０００５】しかしながら、最近の検討で、配線と配線
との間のみに低誘電体膜を形成した場合には、容量低減
の効果があまりないことが確認されている。またその理
由は、略矩形の断面形状を有する配線の上下部分より電
界（電気力線）の漏れが生じ、漏れた電界が、配線の上
層、下層に存在する誘電率の高いＳｉＯ2 の絶縁膜を横
切るためであることが知見されている。この知見は、配
線に信号を流して配線間の電気力線の様子をシミュレー
ションした結果から得られたものである。そして上記の
知見から、低誘電体膜を用いて配線間の容量を低減させ
るには、配線全体を覆うようにして低誘電体膜を形成す
ればよく、またこうすることにより低容量化がはじめて
実用レベルに達することがわかっている。
との間のみに低誘電体膜を形成した場合には、容量低減
の効果があまりないことが確認されている。またその理
由は、略矩形の断面形状を有する配線の上下部分より電
界（電気力線）の漏れが生じ、漏れた電界が、配線の上
層、下層に存在する誘電率の高いＳｉＯ2 の絶縁膜を横
切るためであることが知見されている。この知見は、配
線に信号を流して配線間の電気力線の様子をシミュレー
ションした結果から得られたものである。そして上記の
知見から、低誘電体膜を用いて配線間の容量を低減させ
るには、配線全体を覆うようにして低誘電体膜を形成す
ればよく、またこうすることにより低容量化がはじめて
実用レベルに達することがわかっている。
【０００６】ところが、現実的には、従来の埋込み配線
技術によって配線の上下にそれぞれ低誘電体膜を形成し
ようとすると、工程数の増大を招くといった不具合が生
じる。したがって、工程数を増加させることなく配線間
の容量の低減を図ることができる技術の確立が求められ
ている。
技術によって配線の上下にそれぞれ低誘電体膜を形成し
ようとすると、工程数の増大を招くといった不具合が生
じる。したがって、工程数を増加させることなく配線間
の容量の低減を図ることができる技術の確立が求められ
ている。
【０００７】
【課題を解決するための手段】請求項１の発明に係る半
導体装置の製造方法は、まず第１工程にて、導電層を覆
う状態に形成した絶縁膜上に、この絶縁膜よりも誘電率
が低い低誘電体膜を形成した後、低誘電体膜に配線形成
用の溝を、その溝の上部から下部に向けて溝幅が狭くな
るように形成する。次いで第２工程にて、溝に連通する
とともに上記導電層に達する接続孔を絶縁膜に形成す
る。続いて第３工程にて、低誘電体膜上とともに、接続
孔の内部と溝の内部とに配線材料膜を形成し、第４工程
にて、接続孔の内部および溝の内部を埋込む状態に配線
材料膜を残して低誘電体膜上の配線材料膜を除去する。
導体装置の製造方法は、まず第１工程にて、導電層を覆
う状態に形成した絶縁膜上に、この絶縁膜よりも誘電率
が低い低誘電体膜を形成した後、低誘電体膜に配線形成
用の溝を、その溝の上部から下部に向けて溝幅が狭くな
るように形成する。次いで第２工程にて、溝に連通する
とともに上記導電層に達する接続孔を絶縁膜に形成す
る。続いて第３工程にて、低誘電体膜上とともに、接続
孔の内部と溝の内部とに配線材料膜を形成し、第４工程
にて、接続孔の内部および溝の内部を埋込む状態に配線
材料膜を残して低誘電体膜上の配線材料膜を除去する。
【０００８】請求項１の発明では、上部から下部に向け
て溝幅が狭くなるよう低誘電体膜に溝を形成するため、
従来法によって形成された溝に比較して、低誘電体膜の
上面により形成される溝底部の幅が狭い溝が得られる。
つまり、溝の下部側において、従来法によって形成され
た溝の側面よりも、溝の内方に低誘電体膜が入り込んだ
状態で溝が形成される。よって、溝の内部に配線材料膜
を形成することにより、従来に比べて配線下部の多くも
低誘電体膜で囲まれた配線が形成される。また溝の形成
後に、この溝に連通しかつ導電層に達する接続孔を形成
し、接続孔の内部にも配線材料膜を形成するため、配線
と導電層とを電気的に接続するコンタクト部も形成され
る。また、従来法での溝の形成と同じ様な工程数で上記
溝が形成されるため、従来法に比較して、全体の工程数
が増加しない。
て溝幅が狭くなるよう低誘電体膜に溝を形成するため、
従来法によって形成された溝に比較して、低誘電体膜の
上面により形成される溝底部の幅が狭い溝が得られる。
つまり、溝の下部側において、従来法によって形成され
た溝の側面よりも、溝の内方に低誘電体膜が入り込んだ
状態で溝が形成される。よって、溝の内部に配線材料膜
を形成することにより、従来に比べて配線下部の多くも
低誘電体膜で囲まれた配線が形成される。また溝の形成
後に、この溝に連通しかつ導電層に達する接続孔を形成
し、接続孔の内部にも配線材料膜を形成するため、配線
と導電層とを電気的に接続するコンタクト部も形成され
る。また、従来法での溝の形成と同じ様な工程数で上記
溝が形成されるため、従来法に比較して、全体の工程数
が増加しない。
【０００９】請求項３の発明に係る半導体装置の製造方
法は、第１工程にて、導電層を覆う状態に形成した絶縁
膜上に、この絶縁膜よりも誘電率が低い低誘電体膜を形
成した後、絶縁膜と低誘電体膜とに、導電層に達する孔
を形成する。次いで第２工程にて、低誘電体膜に配線形
成用の溝を、その溝の上部から下部に向けて溝幅が狭く
なり、かつ絶縁膜と低誘電体膜との界面における上記孔
の開口部を含むように形成する。そして第３工程にて、
低誘電体膜上とともに、絶縁膜に形成された孔からなる
接続孔の内部と溝の内部とに配線材料膜を形成し、この
後に請求項１の発明で述べた第４工程を行う。
法は、第１工程にて、導電層を覆う状態に形成した絶縁
膜上に、この絶縁膜よりも誘電率が低い低誘電体膜を形
成した後、絶縁膜と低誘電体膜とに、導電層に達する孔
を形成する。次いで第２工程にて、低誘電体膜に配線形
成用の溝を、その溝の上部から下部に向けて溝幅が狭く
なり、かつ絶縁膜と低誘電体膜との界面における上記孔
の開口部を含むように形成する。そして第３工程にて、
低誘電体膜上とともに、絶縁膜に形成された孔からなる
接続孔の内部と溝の内部とに配線材料膜を形成し、この
後に請求項１の発明で述べた第４工程を行う。
【００１０】請求項３の発明では、絶縁膜と低誘電体膜
との界面における孔の開口部を含むように溝を形成する
ため、絶縁膜に形成した孔からなる接続孔に連通する溝
が得られる。また、従来法での溝の形成と同じ様な工程
数で溝が形成されるため、従来法に比較して、全体の工
程数が増加しない。またこの発明でも、上部から下部に
向けて溝幅が狭くなるように溝を形成するため、請求項
１の発明と同様、従来に比べて配線下部の多くも低誘電
体膜で囲まれた配線配線が形成される。
との界面における孔の開口部を含むように溝を形成する
ため、絶縁膜に形成した孔からなる接続孔に連通する溝
が得られる。また、従来法での溝の形成と同じ様な工程
数で溝が形成されるため、従来法に比較して、全体の工
程数が増加しない。またこの発明でも、上部から下部に
向けて溝幅が狭くなるように溝を形成するため、請求項
１の発明と同様、従来に比べて配線下部の多くも低誘電
体膜で囲まれた配線配線が形成される。
【００１１】請求項５の発明に係る半導体装置の製造方
法は、第１工程にて、導電層を覆う状態に形成した絶縁
膜上に、その絶縁膜よりも誘電率が低い低誘電体膜を形
成した後、低誘電体膜に配線形成用の溝を形成する際
に、溝の底部に低誘電体膜を残してこの溝を形成する。
そして請求項１の発明で述べた第２工程、第３工程およ
び第４工程を行う。
法は、第１工程にて、導電層を覆う状態に形成した絶縁
膜上に、その絶縁膜よりも誘電率が低い低誘電体膜を形
成した後、低誘電体膜に配線形成用の溝を形成する際
に、溝の底部に低誘電体膜を残してこの溝を形成する。
そして請求項１の発明で述べた第２工程、第３工程およ
び第４工程を行う。
【００１２】請求項５の発明では、溝の底部に低誘電体
膜を残すように溝を形成した後、溝の内部に配線材料膜
を形成することから、接続孔の形成部分を除き、両側部
および底部が低誘電体膜で囲まれた配線が形成される。
また、従来法での溝の形成と同じ様な工程数で溝が形成
されるため、従来法に比較して、全体の工程数が増加し
ない。
膜を残すように溝を形成した後、溝の内部に配線材料膜
を形成することから、接続孔の形成部分を除き、両側部
および底部が低誘電体膜で囲まれた配線が形成される。
また、従来法での溝の形成と同じ様な工程数で溝が形成
されるため、従来法に比較して、全体の工程数が増加し
ない。
【００１３】請求項６の発明に係る半導体装置の製造方
法は、第１工程にて、導電層を覆う状態に形成した絶縁
膜上に、この絶縁膜よりも誘電率が低い低誘電体膜を形
成した後、絶縁膜と低誘電体膜とに、導電層に達する孔
を形成する。次いで第２工程にて、低誘電体膜に配線形
成用の溝を形成する際に、溝の底部に低誘電体膜を残
し、かつ絶縁膜と低誘電体膜との界面における上記孔の
開口部を含むように溝を形成する。そして請求項３の発
明で述べた第３工程と第４工程とを行う。
法は、第１工程にて、導電層を覆う状態に形成した絶縁
膜上に、この絶縁膜よりも誘電率が低い低誘電体膜を形
成した後、絶縁膜と低誘電体膜とに、導電層に達する孔
を形成する。次いで第２工程にて、低誘電体膜に配線形
成用の溝を形成する際に、溝の底部に低誘電体膜を残
し、かつ絶縁膜と低誘電体膜との界面における上記孔の
開口部を含むように溝を形成する。そして請求項３の発
明で述べた第３工程と第４工程とを行う。
【００１４】請求項６の発明では、溝を形成する際、絶
縁膜と低誘電体膜との界面における孔の開口部を含むよ
うに溝を形成するため、絶縁膜に形成した孔からなる接
続孔に連通する溝が得られる。また、従来法での溝の形
成と同じ様な工程数で溝が形成されるため、従来法に比
較して、全体の工程数が増加しない。またこの発明で
も、溝の底部に低誘電体膜を残すように溝を形成するた
め、請求項５の発明と同様、接続孔の形成部分を除き、
両側部および底部が低誘電体膜で囲まれた配線が形成さ
れる。
縁膜と低誘電体膜との界面における孔の開口部を含むよ
うに溝を形成するため、絶縁膜に形成した孔からなる接
続孔に連通する溝が得られる。また、従来法での溝の形
成と同じ様な工程数で溝が形成されるため、従来法に比
較して、全体の工程数が増加しない。またこの発明で
も、溝の底部に低誘電体膜を残すように溝を形成するた
め、請求項５の発明と同様、接続孔の形成部分を除き、
両側部および底部が低誘電体膜で囲まれた配線が形成さ
れる。
【００１５】
【発明の実施の形態】次に、本発明に係る半導体装置の
製造方法を図面に基づいて説明する。図１は請求項１お
よび請求項２の発明の一実施形態である第１実施形態を
工程順に示す図であり、特にこれらの発明の特徴である
多層配線の形成工程を示したものである。
製造方法を図面に基づいて説明する。図１は請求項１お
よび請求項２の発明の一実施形態である第１実施形態を
工程順に示す図であり、特にこれらの発明の特徴である
多層配線の形成工程を示したものである。
【００１６】この方法では、まず図１（ａ）、（ｂ）に
示す第１工程を行う。すなわち、図１（ａ）に示すよう
に、導電層１を覆う状態に形成した絶縁膜２上に、この
絶縁膜２よりも誘電率が低い低誘電体膜３を形成する。
導電層１は、例えばアルミニウム（Ａｌ）のような金属
材料で形成された下層配線からなる。また絶縁膜２は、
例えばＳｉＯ2 ような通常の絶縁材料からなる。また低
誘電体膜３の形成は、例えばＳｉＯ2 （誘電率ε＝４．
０）よりも低い材料を使用し、また塗布法、化学的気相
成長法（以下、ＣＶＤ法と記す）等の方法を用いて行わ
れる。
示す第１工程を行う。すなわち、図１（ａ）に示すよう
に、導電層１を覆う状態に形成した絶縁膜２上に、この
絶縁膜２よりも誘電率が低い低誘電体膜３を形成する。
導電層１は、例えばアルミニウム（Ａｌ）のような金属
材料で形成された下層配線からなる。また絶縁膜２は、
例えばＳｉＯ2 ような通常の絶縁材料からなる。また低
誘電体膜３の形成は、例えばＳｉＯ2 （誘電率ε＝４．
０）よりも低い材料を使用し、また塗布法、化学的気相
成長法（以下、ＣＶＤ法と記す）等の方法を用いて行わ
れる。
【００１７】例えば誘電率が４．０よりも低い低誘電体
膜３としては、ＳｉＯＦ（ε＝３．７〜３．２）、有機
ＳＯＧ（Spin on glass)（ε＝３．５〜３）、図２の式
〔１〕で示した構造を有するポリイミド系のポリマー
（ε＝３．５〜３）や、さらにフッ素を添加したポリイ
ミド系のポリマー（ε＝約２．７）からなる膜等が挙げ
られる。また、図２の式〔２〕で示した構造を有するポ
リテトラフルオロエチレン系のポリマー〔例えばアモル
ファステフロン（商品名）〕や、図２の式〔３〕で示し
た構造を有するシクロポリマライズドフロリネーテッド
ポリマー〔例えばサイトップ（商品名）〕（ε＝２．
１）、図３の式〔４〕で示した構造を有するベンゾシク
ロブテン（ＢＣＢ）（ε＝約２．６）、図３の式〔５〕
で示した構造を有するフッ化ポリアリルエーテル系のポ
リマー（ε＝２．６）、フッ素が添加されたポリパラキ
シリレン（ε＝約２．４）等からなる膜を低誘電体膜３
として用いることもできる。なお、低誘電体膜３は、こ
れらの例に限定されるものでなく、絶縁膜２よりも誘電
率が低いものであればいかなるものを用いてもよい。
膜３としては、ＳｉＯＦ（ε＝３．７〜３．２）、有機
ＳＯＧ（Spin on glass)（ε＝３．５〜３）、図２の式
〔１〕で示した構造を有するポリイミド系のポリマー
（ε＝３．５〜３）や、さらにフッ素を添加したポリイ
ミド系のポリマー（ε＝約２．７）からなる膜等が挙げ
られる。また、図２の式〔２〕で示した構造を有するポ
リテトラフルオロエチレン系のポリマー〔例えばアモル
ファステフロン（商品名）〕や、図２の式〔３〕で示し
た構造を有するシクロポリマライズドフロリネーテッド
ポリマー〔例えばサイトップ（商品名）〕（ε＝２．
１）、図３の式〔４〕で示した構造を有するベンゾシク
ロブテン（ＢＣＢ）（ε＝約２．６）、図３の式〔５〕
で示した構造を有するフッ化ポリアリルエーテル系のポ
リマー（ε＝２．６）、フッ素が添加されたポリパラキ
シリレン（ε＝約２．４）等からなる膜を低誘電体膜３
として用いることもできる。なお、低誘電体膜３は、こ
れらの例に限定されるものでなく、絶縁膜２よりも誘電
率が低いものであればいかなるものを用いてもよい。
【００１８】例えばＳｉＯ2 からなる絶縁膜２上に、図
３の式〔５〕で示したフッ化ポリアリルエーテル系のポ
リマーからなる低誘電体膜３を形成する場合の一条件例
を以下に示す。これは、スピンコータを用いて絶縁膜２
上にフッ化ポリアリルエーテル系のポリマーを塗布し、
乾燥させた後、アニールして低誘電体膜３を形成する場
合の条件である。 スピンコータの回転数：３０００ｒｐｍ 乾燥条件：２００℃、１分 アニール条件：４００℃、１分
３の式〔５〕で示したフッ化ポリアリルエーテル系のポ
リマーからなる低誘電体膜３を形成する場合の一条件例
を以下に示す。これは、スピンコータを用いて絶縁膜２
上にフッ化ポリアリルエーテル系のポリマーを塗布し、
乾燥させた後、アニールして低誘電体膜３を形成する場
合の条件である。 スピンコータの回転数：３０００ｒｐｍ 乾燥条件：２００℃、１分 アニール条件：４００℃、１分
【００１９】低誘電体膜３を形成した後は、次いでリソ
グラフィによって低誘電体膜３上にレジストパターンを
形成する（図示略）。そして、このレジストパターンを
マスクにしたエッチングによって、図１（ｂ）に示すよ
うに、低誘電体膜３に配線形成用の溝４を形成する。こ
の際、溝４の上部から下部に向けて溝幅が狭くなり、か
つ、低誘電体膜３の上面によって溝４の底部が形成され
るように溝４を形成する。また、溝４の側面４ａを曲面
状もしくは平面状に形成する。図１（ｂ）では、溝４の
側面４ａを曲面状に形成したときの一例として、溝４を
断面略半円形状に形成した場合を示してある。また溝４
の側面４ａを平面状に形成したときの一例としては、図
４に示すようないわゆる逆テーパ形状に溝４を形成する
場合が挙げられる。
グラフィによって低誘電体膜３上にレジストパターンを
形成する（図示略）。そして、このレジストパターンを
マスクにしたエッチングによって、図１（ｂ）に示すよ
うに、低誘電体膜３に配線形成用の溝４を形成する。こ
の際、溝４の上部から下部に向けて溝幅が狭くなり、か
つ、低誘電体膜３の上面によって溝４の底部が形成され
るように溝４を形成する。また、溝４の側面４ａを曲面
状もしくは平面状に形成する。図１（ｂ）では、溝４の
側面４ａを曲面状に形成したときの一例として、溝４を
断面略半円形状に形成した場合を示してある。また溝４
の側面４ａを平面状に形成したときの一例としては、図
４に示すようないわゆる逆テーパ形状に溝４を形成する
場合が挙げられる。
【００２０】このような溝４の形成には、例えば１０Ｐ
ａ以上の比較的高い圧力下において、堆積性の生成物が
生成されるようなプラズマを使用するドライエッチング
方法や、ラジカルを用いる等方的なドライエッチング方
法等を用いることができる。前者のドライエッチング方
法は、比較的高い圧力下でプラズマエッチングを行うこ
とで、溝４の隅部付近へのイオン入射を制限するととも
に、エッチング中に堆積性の生成物を生成させて、上部
から下部に向けて溝幅が狭くなるように溝４を加工する
方法である。堆積性の生成物が生成されるようなプラズ
マとしては、例えばフロロカーボン（ＣＦx ）系のエッ
チングガスを用いて発生させたＣＦ系プラズマが挙げら
れる。ＣＦx 系のエッチングガスを用いる場合には、Ｃ
とＦとの組成比によって、溝４の形状をある程度制御す
ることも可能である。
ａ以上の比較的高い圧力下において、堆積性の生成物が
生成されるようなプラズマを使用するドライエッチング
方法や、ラジカルを用いる等方的なドライエッチング方
法等を用いることができる。前者のドライエッチング方
法は、比較的高い圧力下でプラズマエッチングを行うこ
とで、溝４の隅部付近へのイオン入射を制限するととも
に、エッチング中に堆積性の生成物を生成させて、上部
から下部に向けて溝幅が狭くなるように溝４を加工する
方法である。堆積性の生成物が生成されるようなプラズ
マとしては、例えばフロロカーボン（ＣＦx ）系のエッ
チングガスを用いて発生させたＣＦ系プラズマが挙げら
れる。ＣＦx 系のエッチングガスを用いる場合には、Ｃ
とＦとの組成比によって、溝４の形状をある程度制御す
ることも可能である。
【００２１】また後者の等方的なドライエッチングを用
いる方法は、低誘電体膜３もしくはエッチングマスクと
のラジカル反応を主体とすることにより、上部から下部
に向けて溝幅が狭くなるように溝４を加工する方法であ
る。例えば低誘電体膜３が炭素を含むポリマーからなる
場合、炭素と燃焼反応する酸素をエッチング雰囲気に導
入して、酸素ラジカルからなる等方的なエッチング成分
を増加させることにより溝４が上記のような形状に加工
される。
いる方法は、低誘電体膜３もしくはエッチングマスクと
のラジカル反応を主体とすることにより、上部から下部
に向けて溝幅が狭くなるように溝４を加工する方法であ
る。例えば低誘電体膜３が炭素を含むポリマーからなる
場合、炭素と燃焼反応する酸素をエッチング雰囲気に導
入して、酸素ラジカルからなる等方的なエッチング成分
を増加させることにより溝４が上記のような形状に加工
される。
【００２２】以下に、比較的高い圧力下でプラズマエッ
チングを行う方法によって、溝４を断面略半円形状に形
成する場合の一条件例を示す。これは、マグネトロン型
の反応性イオンエッチング（ＲＩＥ）装置を用いる場合
の条件である。 エッチングガスおよび流量：Ｃ4 Ｆ8 ／Ａｒ／Ｏ2＝５
０ｓｃｃｍ／１００ｓｃｃｍ／２０ｓｃｃｍ〔ｓｃｃｍ
は標準状態における体積流量（ｃｍ3 ／分）である〕 雰囲気圧力：５０Ｐａ ＲＦ電力 ：１．２ｋＷ 基板温度 ：３０℃ 溝４を形成した後は、レジストパターンからなるマスク
を除去する。
チングを行う方法によって、溝４を断面略半円形状に形
成する場合の一条件例を示す。これは、マグネトロン型
の反応性イオンエッチング（ＲＩＥ）装置を用いる場合
の条件である。 エッチングガスおよび流量：Ｃ4 Ｆ8 ／Ａｒ／Ｏ2＝５
０ｓｃｃｍ／１００ｓｃｃｍ／２０ｓｃｃｍ〔ｓｃｃｍ
は標準状態における体積流量（ｃｍ3 ／分）である〕 雰囲気圧力：５０Ｐａ ＲＦ電力 ：１．２ｋＷ 基板温度 ：３０℃ 溝４を形成した後は、レジストパターンからなるマスク
を除去する。
【００２３】次いでリソグラフィによって、低誘電体膜
３上にレジストパターンを形成する（図示略）。そし
て、このレジストパターンをマスクにしたエッチングに
よって、図１（ｃ）に示すように、絶縁膜２に接続孔５
を形成する。このとき、溝４に連通しかつ導電層１に達
するように接続孔５の形成を行う（第２工程）。その
後、レジストパターンを除去する。
３上にレジストパターンを形成する（図示略）。そし
て、このレジストパターンをマスクにしたエッチングに
よって、図１（ｃ）に示すように、絶縁膜２に接続孔５
を形成する。このとき、溝４に連通しかつ導電層１に達
するように接続孔５の形成を行う（第２工程）。その
後、レジストパターンを除去する。
【００２４】続いて図１（ｄ）に示すように、例えばＣ
ＶＤ法によって、低誘電体膜３上に配線材料膜６を形成
するとともに、接続孔５の内部と溝４の内部とに配線材
料膜６を形成する（第３工程）。ここでは、例えば接続
孔５と溝４との内部を埋込むようにしてＡｌからなる配
線材料膜６を形成する。接続孔５の内部に配線材料膜６
を形成することによって、上層配線７と導電層１とを電
気的に接続するコンタクト部７が形成される。配線材料
膜６を形成するための材料には、上記Ａｌに限定される
ことなく、導電性材料であればいずれの材料を用いるこ
とができる。一例として例えばＣｕ、金属シリサイド等
の金属材料が挙げられる。
ＶＤ法によって、低誘電体膜３上に配線材料膜６を形成
するとともに、接続孔５の内部と溝４の内部とに配線材
料膜６を形成する（第３工程）。ここでは、例えば接続
孔５と溝４との内部を埋込むようにしてＡｌからなる配
線材料膜６を形成する。接続孔５の内部に配線材料膜６
を形成することによって、上層配線７と導電層１とを電
気的に接続するコンタクト部７が形成される。配線材料
膜６を形成するための材料には、上記Ａｌに限定される
ことなく、導電性材料であればいずれの材料を用いるこ
とができる。一例として例えばＣｕ、金属シリサイド等
の金属材料が挙げられる。
【００２５】そして図１（ｅ）に示すように、溝４の内
部を埋込む状態に配線材料膜６を残して、低誘電体膜３
上の余分な配線材料膜６を除去する（第４工程）。その
結果、溝４の内部に配線材料膜６が埋込まれてなる上層
配線８が低誘電体膜３に形成される。配線材料膜６の除
去方法には、例えば化学的機械研磨（ＣＭＰ）法やエッ
チバック等を用いることができる。ここでは、Ａｌから
なる配線材料膜６をＣＭＰ法によって除去する。以上の
工程によって、上層配線８が埋込み配線であり、かつ上
層配線８と導電層１とがコンタクト部７を介して電気的
に接続された多層配線が形成される。
部を埋込む状態に配線材料膜６を残して、低誘電体膜３
上の余分な配線材料膜６を除去する（第４工程）。その
結果、溝４の内部に配線材料膜６が埋込まれてなる上層
配線８が低誘電体膜３に形成される。配線材料膜６の除
去方法には、例えば化学的機械研磨（ＣＭＰ）法やエッ
チバック等を用いることができる。ここでは、Ａｌから
なる配線材料膜６をＣＭＰ法によって除去する。以上の
工程によって、上層配線８が埋込み配線であり、かつ上
層配線８と導電層１とがコンタクト部７を介して電気的
に接続された多層配線が形成される。
【００２６】上記した第１実施形態の方法では、上層配
線８用の溝４をその上部から下部に向けて溝幅が狭くな
るように形成するので、従来法によって形成された溝に
比較して、溝４底部の幅が狭い溝４を得ることができ
る。つまり、従来法によって形成された断面略コ字状の
溝の側面よりも、溝４の下部側にて溝４の内方に低誘電
体膜３が入り込んだ状態で溝４を形成できる。この結
果、溝４の内部に配線材料膜６を形成することにより、
従来に比べて下部側の多くも低誘電体膜３で囲まれた上
層配線８を形成できることから、上層配線８に信号を流
した場合に、上層配線８下部からの電気力線の漏れを抑
制でき、漏れた電気力線が上層配線８の下層に存在する
絶縁膜２を横切ることを防止することができる。したが
って、上層配線８と導電層１との間の容量が低減した多
層配線を得ることができる。
線８用の溝４をその上部から下部に向けて溝幅が狭くな
るように形成するので、従来法によって形成された溝に
比較して、溝４底部の幅が狭い溝４を得ることができ
る。つまり、従来法によって形成された断面略コ字状の
溝の側面よりも、溝４の下部側にて溝４の内方に低誘電
体膜３が入り込んだ状態で溝４を形成できる。この結
果、溝４の内部に配線材料膜６を形成することにより、
従来に比べて下部側の多くも低誘電体膜３で囲まれた上
層配線８を形成できることから、上層配線８に信号を流
した場合に、上層配線８下部からの電気力線の漏れを抑
制でき、漏れた電気力線が上層配線８の下層に存在する
絶縁膜２を横切ることを防止することができる。したが
って、上層配線８と導電層１との間の容量が低減した多
層配線を得ることができる。
【００２７】また、溝４の側面４ａを曲面状に形成する
ことで、下部に角のない上層配線８を形成できるので、
上層配線８からの電気力線が下部に集中することを防止
することができる。そして、電気力線が集中することに
よる上層配線８の電気的信頼性の低下を防ぐことができ
る。さらにこの方法では、従来法での溝の形成と同じ様
な工程数で溝４が形成されるため、従来法に比較して、
全体の工程数を増加させることなく多層配線を形成する
ことができる。また従来の技術で溝４を容易に加工する
ことができ、しかも溝４の加工以外の工程に、通常の多
層配線加工のプロセスを採用することができるので、上
記した方法は容易に実現できるといった効果も得られ
る。よって、第１実施形態に係る半導体装置の製造方法
を用いれば、高集積化され、しかも高速で動作し、低消
費電力である等、デバイス特性が良好な半導体装置を製
造することができる。
ことで、下部に角のない上層配線８を形成できるので、
上層配線８からの電気力線が下部に集中することを防止
することができる。そして、電気力線が集中することに
よる上層配線８の電気的信頼性の低下を防ぐことができ
る。さらにこの方法では、従来法での溝の形成と同じ様
な工程数で溝４が形成されるため、従来法に比較して、
全体の工程数を増加させることなく多層配線を形成する
ことができる。また従来の技術で溝４を容易に加工する
ことができ、しかも溝４の加工以外の工程に、通常の多
層配線加工のプロセスを採用することができるので、上
記した方法は容易に実現できるといった効果も得られ
る。よって、第１実施形態に係る半導体装置の製造方法
を用いれば、高集積化され、しかも高速で動作し、低消
費電力である等、デバイス特性が良好な半導体装置を製
造することができる。
【００２８】次に、請求項３および請求項４の発明の一
実施形態である第２実施形態を図５に基づいて説明す
る。なお、図５は、特にこれらの発明の特徴である多層
配線の形成工程を示した図である。また図５において、
第１実施形態と同一の形成要素には同一の符号を付して
説明を省略する。第２実施形態においては、まず図５
（ａ）、（ｂ）に示す第１工程を行う。図５（ａ）に示
す工程は、第１実施形態の図１（ａ）を用いて説明した
工程と同様の工程である。すなわち、導電層１を覆う状
態に形成した絶縁膜２上に、この絶縁膜２よりも誘電率
が低い低誘電体膜３を形成する。
実施形態である第２実施形態を図５に基づいて説明す
る。なお、図５は、特にこれらの発明の特徴である多層
配線の形成工程を示した図である。また図５において、
第１実施形態と同一の形成要素には同一の符号を付して
説明を省略する。第２実施形態においては、まず図５
（ａ）、（ｂ）に示す第１工程を行う。図５（ａ）に示
す工程は、第１実施形態の図１（ａ）を用いて説明した
工程と同様の工程である。すなわち、導電層１を覆う状
態に形成した絶縁膜２上に、この絶縁膜２よりも誘電率
が低い低誘電体膜３を形成する。
【００２９】次いで、リソグラフィによって低誘電体膜
３上にレジストパターンを形成する（図示略）。そし
て、このレジストパターンをマスクにしたエッチングに
よって、図５（ｂ）に示すように、低誘電体膜３および
絶縁膜２に導電層１に達する孔１１を形成する。そし
て、レジストパターンからなるマスクを除去する。続い
て図５（ｃ）に示すように、低誘電体膜３に配線形成用
の溝４を形成する（第２工程）。この際、絶縁膜２と低
誘電体膜３との界面における孔１１の開口部（図示略）
を含むように溝４を形成して、絶縁膜２に形成された孔
１１からなりかつ溝４に連通する接続孔５を得る。ま
た、溝４の上部から下部に向けて溝幅が狭くなるように
溝４を加工する。その際、溝４の側面４ａを曲面状もし
くは平面状に形成する。図５（ｃ）では、溝４の側面４
ａを曲面状に形成したときの一例として、溝４を断面略
半円形状に形成した場合を示してある。
３上にレジストパターンを形成する（図示略）。そし
て、このレジストパターンをマスクにしたエッチングに
よって、図５（ｂ）に示すように、低誘電体膜３および
絶縁膜２に導電層１に達する孔１１を形成する。そし
て、レジストパターンからなるマスクを除去する。続い
て図５（ｃ）に示すように、低誘電体膜３に配線形成用
の溝４を形成する（第２工程）。この際、絶縁膜２と低
誘電体膜３との界面における孔１１の開口部（図示略）
を含むように溝４を形成して、絶縁膜２に形成された孔
１１からなりかつ溝４に連通する接続孔５を得る。ま
た、溝４の上部から下部に向けて溝幅が狭くなるように
溝４を加工する。その際、溝４の側面４ａを曲面状もし
くは平面状に形成する。図５（ｃ）では、溝４の側面４
ａを曲面状に形成したときの一例として、溝４を断面略
半円形状に形成した場合を示してある。
【００３０】このような溝４の形成には、前述したよう
に、比較的高い圧力下において、堆積性の生成物が生成
されるようなプラズマを使用するドライエッチング方法
や、ラジカルを用いる等方的なドライエッチング方法を
用いることができる。エッチングにより溝４を加工した
後は、レジストパターンからなるマスクを除去する。そ
の後は、図５（ｄ）、（ｅ）に示すように、第１実施形
態で説明した第３工程と第４工程とを順次行って、絶縁
膜２にコンタクト部７を形成するとともに、溝４の内部
に配線材料膜６が埋込まれてなる上層配線８を低誘電体
膜３に形成する。
に、比較的高い圧力下において、堆積性の生成物が生成
されるようなプラズマを使用するドライエッチング方法
や、ラジカルを用いる等方的なドライエッチング方法を
用いることができる。エッチングにより溝４を加工した
後は、レジストパターンからなるマスクを除去する。そ
の後は、図５（ｄ）、（ｅ）に示すように、第１実施形
態で説明した第３工程と第４工程とを順次行って、絶縁
膜２にコンタクト部７を形成するとともに、溝４の内部
に配線材料膜６が埋込まれてなる上層配線８を低誘電体
膜３に形成する。
【００３１】以上の工程によって、上層配線８が埋込み
配線であり、かつ上層配線８と導電層１とがコンタクト
部７を介して電気的に接続された多層配線が形成され
る。上記した第２実施形態の方法では、絶縁膜２と低誘
電体膜３との界面における孔１１の開口部を含むように
溝４を形成する。よって、この方法によっても、絶縁膜
２に形成された孔１１からなる接続孔５に連通する溝４
を形成することができる。またこの方法でも、従来法と
同じ工程数で多層配線を形成することができるととも
に、溝４の加工以外の工程に、通常の多層配線加工のプ
ロセスを採用することができるので、容易に実現できる
といった効果が得られる。
配線であり、かつ上層配線８と導電層１とがコンタクト
部７を介して電気的に接続された多層配線が形成され
る。上記した第２実施形態の方法では、絶縁膜２と低誘
電体膜３との界面における孔１１の開口部を含むように
溝４を形成する。よって、この方法によっても、絶縁膜
２に形成された孔１１からなる接続孔５に連通する溝４
を形成することができる。またこの方法でも、従来法と
同じ工程数で多層配線を形成することができるととも
に、溝４の加工以外の工程に、通常の多層配線加工のプ
ロセスを採用することができるので、容易に実現できる
といった効果が得られる。
【００３２】また第１実施形態と同様に、上層配線８用
の溝４をその上部から下部に向けて溝幅が狭くなるよう
に形成するので、上層配線８下部からの電気力線の漏れ
を抑制でき、上層配線８と導電層１との間の容量が低減
した多層配線を得ることができる。また、溝４の側面４
ａを曲面状に形成することで、電気力線が集中すること
に起因する上層配線８の電気的信頼性の低下を防ぐこと
ができる。したがって、第２実施形態に係る半導体装置
の製造方法によっても、高集積化され、しかもデバイス
の動作速度や消費電力等のデバイス特性の良好な半導体
装置を製造することができる。
の溝４をその上部から下部に向けて溝幅が狭くなるよう
に形成するので、上層配線８下部からの電気力線の漏れ
を抑制でき、上層配線８と導電層１との間の容量が低減
した多層配線を得ることができる。また、溝４の側面４
ａを曲面状に形成することで、電気力線が集中すること
に起因する上層配線８の電気的信頼性の低下を防ぐこと
ができる。したがって、第２実施形態に係る半導体装置
の製造方法によっても、高集積化され、しかもデバイス
の動作速度や消費電力等のデバイス特性の良好な半導体
装置を製造することができる。
【００３３】次に、請求項５の発明の一実施形態である
第３実施形態を図６に基づいて説明する。なお、図６は
特にこの発明の特徴である多層配線の形成工程を示した
図である。また、この図において第１および第２実施形
態と同一の形成要素には同一の符号を付して説明を省略
する。第３実施形態においては、まず図６（ａ）、
（ｂ）に示す第１工程を行う。図６（ａ）は、第１実施
形態の図１（ａ）を用いて説明した工程と同様の工程で
あり、導電層１を覆う状態に形成した絶縁膜２上に、こ
の絶縁膜２よりも誘電率が低い低誘電体膜３を形成す
る。
第３実施形態を図６に基づいて説明する。なお、図６は
特にこの発明の特徴である多層配線の形成工程を示した
図である。また、この図において第１および第２実施形
態と同一の形成要素には同一の符号を付して説明を省略
する。第３実施形態においては、まず図６（ａ）、
（ｂ）に示す第１工程を行う。図６（ａ）は、第１実施
形態の図１（ａ）を用いて説明した工程と同様の工程で
あり、導電層１を覆う状態に形成した絶縁膜２上に、こ
の絶縁膜２よりも誘電率が低い低誘電体膜３を形成す
る。
【００３４】次いで、リソグラフィによって低誘電体膜
３上にレジストパターンを形成する（図示略）。そして
図６（ｂ）に示すように、このレジストパターンをマス
クにしたエッチングによって、低誘電体膜３に例えば断
面略コ字状の配線形成用の溝２１を形成する。この際、
溝２１の底部に低誘電体膜３を残すようにして溝２１を
形成する。このような溝２１の形成には、通常の異方性
エッチング、例えばプラズマを使用するドライエッチン
グ方法を用いることができる。またエッチングの際は、
例えばエッチング時間を制御することにより、溝２１を
所定の深さに形成してその溝２１の底部に低誘電体膜３
を残すようにする。このエッチング時間は、予めエッチ
ングレートを求め、求めたエッチングレートから算出す
ることができる。
３上にレジストパターンを形成する（図示略）。そして
図６（ｂ）に示すように、このレジストパターンをマス
クにしたエッチングによって、低誘電体膜３に例えば断
面略コ字状の配線形成用の溝２１を形成する。この際、
溝２１の底部に低誘電体膜３を残すようにして溝２１を
形成する。このような溝２１の形成には、通常の異方性
エッチング、例えばプラズマを使用するドライエッチン
グ方法を用いることができる。またエッチングの際は、
例えばエッチング時間を制御することにより、溝２１を
所定の深さに形成してその溝２１の底部に低誘電体膜３
を残すようにする。このエッチング時間は、予めエッチ
ングレートを求め、求めたエッチングレートから算出す
ることができる。
【００３５】エッチング条件の一例を下記に示す。 エッチングガスおよび流量：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝２
０ｓｃｃｍ／１８０ｓｃｃｍ／１０ｓｃｃｍ 雰囲気圧力：１．０Ｐａ ＲＦ電力 ：１．２ｋＷ 基板温度 ：３０℃ また、このエッチングでは、例えば溝２１の深さが低誘
電体膜３の厚みの約９０％になった時点で処理を停止す
る。なお、溝２１の形成では、溝２１の深さを精度良く
均一に形成することが重要である。これは、溝２１の深
さのばらつきがそのまま、溝２１を用いて形成される後
述する上層配線２２の抵抗の変化となって現れる恐れが
あるためである。こうして溝２１を形成した後は、レジ
ストパターンからなるマスクを除去する。
０ｓｃｃｍ／１８０ｓｃｃｍ／１０ｓｃｃｍ 雰囲気圧力：１．０Ｐａ ＲＦ電力 ：１．２ｋＷ 基板温度 ：３０℃ また、このエッチングでは、例えば溝２１の深さが低誘
電体膜３の厚みの約９０％になった時点で処理を停止す
る。なお、溝２１の形成では、溝２１の深さを精度良く
均一に形成することが重要である。これは、溝２１の深
さのばらつきがそのまま、溝２１を用いて形成される後
述する上層配線２２の抵抗の変化となって現れる恐れが
あるためである。こうして溝２１を形成した後は、レジ
ストパターンからなるマスクを除去する。
【００３６】次いでリソグラフィによって、低誘電体膜
３上にレジストパターンを形成する（図示略）。そし
て、このレジストパターンをマスクにしたエッチングに
よって、図６（ｃ）に示すように、絶縁膜２に接続孔５
を形成する。このとき、溝２１に連通しかつ導電層１に
達するように接続孔５の形成を行う（第２工程）。その
後、レジストパターンを除去する。そして、第１実施形
態で説明した第３工程および第４工程と同様の処理を行
う。すなわち、図６（ｄ）に示すように、例えばＣＶＤ
法によって低誘電体膜３上に配線材料膜６を形成すると
ともに、接続孔５の内部と溝２１の内部とに配線材料膜
６を形成する（第３工程）。接続孔５の内部に配線材料
膜６を形成することによって、コンタクト部７が形成さ
れる。
３上にレジストパターンを形成する（図示略）。そし
て、このレジストパターンをマスクにしたエッチングに
よって、図６（ｃ）に示すように、絶縁膜２に接続孔５
を形成する。このとき、溝２１に連通しかつ導電層１に
達するように接続孔５の形成を行う（第２工程）。その
後、レジストパターンを除去する。そして、第１実施形
態で説明した第３工程および第４工程と同様の処理を行
う。すなわち、図６（ｄ）に示すように、例えばＣＶＤ
法によって低誘電体膜３上に配線材料膜６を形成すると
ともに、接続孔５の内部と溝２１の内部とに配線材料膜
６を形成する（第３工程）。接続孔５の内部に配線材料
膜６を形成することによって、コンタクト部７が形成さ
れる。
【００３７】そして図６（ｅ）に示すように、例えばＣ
ＭＰ法により、溝２１の内部を埋込む状態に配線材料膜
６を残して低誘電体膜３上の余分な配線材料膜６を除去
する（第４工程）。その結果、溝２１の内部に配線材料
膜６が埋込まれてなる上層配線２２が低誘電体膜３に形
成される。以上の工程によって、上層配線２２が埋込み
配線であり、かつ上層配線２２と導電層１とがコンタク
ト部７を介して電気的に接続された多層配線が形成され
る。
ＭＰ法により、溝２１の内部を埋込む状態に配線材料膜
６を残して低誘電体膜３上の余分な配線材料膜６を除去
する（第４工程）。その結果、溝２１の内部に配線材料
膜６が埋込まれてなる上層配線２２が低誘電体膜３に形
成される。以上の工程によって、上層配線２２が埋込み
配線であり、かつ上層配線２２と導電層１とがコンタク
ト部７を介して電気的に接続された多層配線が形成され
る。
【００３８】上記した第３実施形態の方法では、溝２１
の底部に低誘電体膜３を残すように上層配線２２用の溝
２１を形成する。このため、コンタクト部７との接続部
分を除き、両側部および底部が低誘電体膜３で囲まれた
上層配線２２を形成することができる。よって、上層配
線２２に信号を流した場合に、上層配線２２の底部から
の電気力線が、上層配線２２の下層に存在する絶縁膜２
へと漏れて横切ることを一層抑制することができるの
で、上層配線２２と導電層１との間の容量がより低減し
た多層配線を得ることができる。
の底部に低誘電体膜３を残すように上層配線２２用の溝
２１を形成する。このため、コンタクト部７との接続部
分を除き、両側部および底部が低誘電体膜３で囲まれた
上層配線２２を形成することができる。よって、上層配
線２２に信号を流した場合に、上層配線２２の底部から
の電気力線が、上層配線２２の下層に存在する絶縁膜２
へと漏れて横切ることを一層抑制することができるの
で、上層配線２２と導電層１との間の容量がより低減し
た多層配線を得ることができる。
【００３９】またこの方法でも、従来法に比較して、工
程数を増加させることなく多層配線を形成することがで
きる。さらに従来の技術で溝２１を容易に加工すること
ができ、しかも溝２１の加工以外の工程に、通常の多層
配線加工のプロセスを採用することができるので、上記
した方法は容易に実現可能であるといった効果も得られ
る。よって、第３実施形態に係る半導体装置の製造方法
を用いれば、さらに高速で動作し、より消費電力が低い
等、デバイス特性が一層良好な高集積の半導体装置を製
造することができる。
程数を増加させることなく多層配線を形成することがで
きる。さらに従来の技術で溝２１を容易に加工すること
ができ、しかも溝２１の加工以外の工程に、通常の多層
配線加工のプロセスを採用することができるので、上記
した方法は容易に実現可能であるといった効果も得られ
る。よって、第３実施形態に係る半導体装置の製造方法
を用いれば、さらに高速で動作し、より消費電力が低い
等、デバイス特性が一層良好な高集積の半導体装置を製
造することができる。
【００４０】次に、請求項６の発明の一実施形態である
第４実施形態を図７に基づいて説明する。なお、図７
は、特にこの発明の特徴である多層配線の形成工程を示
した図である。また図７において、第１実施形態〜第３
実施形態と同一の形成要素には同一の符号を付して説明
を省略する。第４実施形態においては、まず図７
（ａ）、（ｂ）に示すように、第２実施形態で説明した
第１工程を行って、導電層１を覆う絶縁膜２上に、この
絶縁膜２よりも誘電率が低い低誘電体膜３を形成し、低
誘電体膜３および絶縁膜２に導電層１に達する孔１１を
形成する。
第４実施形態を図７に基づいて説明する。なお、図７
は、特にこの発明の特徴である多層配線の形成工程を示
した図である。また図７において、第１実施形態〜第３
実施形態と同一の形成要素には同一の符号を付して説明
を省略する。第４実施形態においては、まず図７
（ａ）、（ｂ）に示すように、第２実施形態で説明した
第１工程を行って、導電層１を覆う絶縁膜２上に、この
絶縁膜２よりも誘電率が低い低誘電体膜３を形成し、低
誘電体膜３および絶縁膜２に導電層１に達する孔１１を
形成する。
【００４１】次いで、リソグラフィによって低誘電体膜
３上にレジストパターンを形成する（図示略）。そして
図７（ｃ）に示すように、このレジストパターンをマス
クにしたエッチングによって、低誘電体膜３に例えば断
面略コ字状の配線形成用の溝２１を形成する。この際、
絶縁膜２と低誘電体膜３との界面における上記孔１１の
開口部（図示略）を含むように溝２１を形成して、絶縁
膜２の孔１１からなりかつ溝２１に連通する接続孔５を
得る。また、溝２１の底部に低誘電体膜３を残すように
して溝２１を形成する（第２工程）。
３上にレジストパターンを形成する（図示略）。そして
図７（ｃ）に示すように、このレジストパターンをマス
クにしたエッチングによって、低誘電体膜３に例えば断
面略コ字状の配線形成用の溝２１を形成する。この際、
絶縁膜２と低誘電体膜３との界面における上記孔１１の
開口部（図示略）を含むように溝２１を形成して、絶縁
膜２の孔１１からなりかつ溝２１に連通する接続孔５を
得る。また、溝２１の底部に低誘電体膜３を残すように
して溝２１を形成する（第２工程）。
【００４２】このような溝２１の形成には、第３実施形
態で述べたように、例えばプラズマを使用するドライエ
ッチング方法を用いることができる。またエッチングの
際は、例えばエッチング時間を制御することにより、溝
２１を所定の深さに形成してその溝２１の底部に低誘電
体膜３を残すようにする。なお、前述したように、溝２
１の形成では溝２１の深さを精度良く均一に形成するこ
とが重要である。こうして溝２１を形成した後は、レジ
ストパターンからなるマスクを除去する。
態で述べたように、例えばプラズマを使用するドライエ
ッチング方法を用いることができる。またエッチングの
際は、例えばエッチング時間を制御することにより、溝
２１を所定の深さに形成してその溝２１の底部に低誘電
体膜３を残すようにする。なお、前述したように、溝２
１の形成では溝２１の深さを精度良く均一に形成するこ
とが重要である。こうして溝２１を形成した後は、レジ
ストパターンからなるマスクを除去する。
【００４３】その後は、図７（ｄ）、（ｅ）に示すよう
に、第３実施形態で説明した第３工程と第４工程とを順
次行って、絶縁膜２にコンタクト部７を形成するととも
に、溝２１の内部に配線材料膜６が埋込まれてなる上層
配線２２を低誘電体膜３に形成する。以上の工程によっ
て、上層配線２２が埋込み配線であり、かつ上層配線２
２と導電層１とがコンタクト部７を介して電気的に接続
された多層配線が形成される。
に、第３実施形態で説明した第３工程と第４工程とを順
次行って、絶縁膜２にコンタクト部７を形成するととも
に、溝２１の内部に配線材料膜６が埋込まれてなる上層
配線２２を低誘電体膜３に形成する。以上の工程によっ
て、上層配線２２が埋込み配線であり、かつ上層配線２
２と導電層１とがコンタクト部７を介して電気的に接続
された多層配線が形成される。
【００４４】上記した第４実施形態の方法では、絶縁膜
２と低誘電体膜３との界面における孔１１の開口部を含
むように溝２１を形成するので、この方法によっても、
絶縁膜２に形成された孔１１からなる接続孔５に連通す
る溝２１を得ることができる。またこの方法でも、従来
法と同じ工程数で多層配線を形成することができるとと
もに、溝２１の加工以外の工程に、通常の多層配線加工
のプロセスを採用することができるので、容易に実現で
きるといった効果が得られる。また第３実施形態と同様
に、上層配線２２用の溝２１をその底部に低誘電体膜３
が残るように形成するので、上層配線２２底部からの電
気力線の漏れを一層抑制でき、上層配線２２と導電層１
との間の容量がより低減した多層配線を得ることができ
る。したがって、第４実施形態に係る半導体装置の製造
方法によっても、デバイス特性が一層良好な高集積の半
導体装置を製造することができる。
２と低誘電体膜３との界面における孔１１の開口部を含
むように溝２１を形成するので、この方法によっても、
絶縁膜２に形成された孔１１からなる接続孔５に連通す
る溝２１を得ることができる。またこの方法でも、従来
法と同じ工程数で多層配線を形成することができるとと
もに、溝２１の加工以外の工程に、通常の多層配線加工
のプロセスを採用することができるので、容易に実現で
きるといった効果が得られる。また第３実施形態と同様
に、上層配線２２用の溝２１をその底部に低誘電体膜３
が残るように形成するので、上層配線２２底部からの電
気力線の漏れを一層抑制でき、上層配線２２と導電層１
との間の容量がより低減した多層配線を得ることができ
る。したがって、第４実施形態に係る半導体装置の製造
方法によっても、デバイス特性が一層良好な高集積の半
導体装置を製造することができる。
【００４５】なお、第３実施形態および第４実施形態で
は、溝を断面略コ字状に形成した場合について述べた
が、底部に低誘電体膜を残した状態で溝が形成されれば
よく、この例に限定されないのは言うまでもない。また
第１実施形態〜第４実施形態では導電層が配線である場
合について述べたが、例えば基板に形成された拡散層で
あってもよい。また本発明は、第１実施形態〜第４実施
形態に限られるものでなく、本発明の主旨に反しない限
り形状や加工条件等を適宜変更することが可能である。
は、溝を断面略コ字状に形成した場合について述べた
が、底部に低誘電体膜を残した状態で溝が形成されれば
よく、この例に限定されないのは言うまでもない。また
第１実施形態〜第４実施形態では導電層が配線である場
合について述べたが、例えば基板に形成された拡散層で
あってもよい。また本発明は、第１実施形態〜第４実施
形態に限られるものでなく、本発明の主旨に反しない限
り形状や加工条件等を適宜変更することが可能である。
【００４６】
【発明の効果】以上説明したように請求項１の発明に係
る半導体装置の製造方法によれば、上部から下部に向け
て溝幅が狭くなるように溝を形成し、溝の内部に配線材
料膜を形成して配線を得るので、この配線に信号を流し
た場合に、配線下部からの電気力線が配線の下層の絶縁
膜へと漏れるのを大幅に抑制することができる。よっ
て、配線と導電層との間の容量が低減した多層配線を得
ることができる。また従来法での溝の形成と同じ様な工
程数で上記溝を形成できるので、従来法に比較して、全
体の工程数を増加させることなく多層配線を形成するこ
とができる。
る半導体装置の製造方法によれば、上部から下部に向け
て溝幅が狭くなるように溝を形成し、溝の内部に配線材
料膜を形成して配線を得るので、この配線に信号を流し
た場合に、配線下部からの電気力線が配線の下層の絶縁
膜へと漏れるのを大幅に抑制することができる。よっ
て、配線と導電層との間の容量が低減した多層配線を得
ることができる。また従来法での溝の形成と同じ様な工
程数で上記溝を形成できるので、従来法に比較して、全
体の工程数を増加させることなく多層配線を形成するこ
とができる。
【００４７】請求項２の発明によれば、絶縁膜と低誘電
体膜との界面における孔の開口部を含むように溝を形成
するので、絶縁膜に形成された孔からなる接続孔に連通
する溝を得ることができる。また請求項１の発明と同様
に溝を形成することにより、下部からの電気力線の漏れ
が大幅に抑制された配線を形成できるとともに、従来法
での溝の形成と同じ様な構成数でこの溝を形成できるの
で、請求項１と同様、全体の工程数を増加させることな
く、配線と導電層との間の容量が低減した多層配線を得
ることができる。
体膜との界面における孔の開口部を含むように溝を形成
するので、絶縁膜に形成された孔からなる接続孔に連通
する溝を得ることができる。また請求項１の発明と同様
に溝を形成することにより、下部からの電気力線の漏れ
が大幅に抑制された配線を形成できるとともに、従来法
での溝の形成と同じ様な構成数でこの溝を形成できるの
で、請求項１と同様、全体の工程数を増加させることな
く、配線と導電層との間の容量が低減した多層配線を得
ることができる。
【００４８】請求項５の発明によれば、溝の底部に低誘
電体膜を残すように溝を形成し、溝の内部に配線材料膜
を形成して配線を得るので、この配線に信号を流した場
合に、配線下部からの電気力線が絶縁膜へと漏れるのを
大幅に抑制することができる。よって、配線と導電層と
の間の容量が低減した多層配線を得ることができる。ま
た従来法での溝の形成と同じ様な工程数で上記溝を形成
できるので、従来法に比較して、全体の工程数を増加さ
せることなく多層配線を形成することができる。
電体膜を残すように溝を形成し、溝の内部に配線材料膜
を形成して配線を得るので、この配線に信号を流した場
合に、配線下部からの電気力線が絶縁膜へと漏れるのを
大幅に抑制することができる。よって、配線と導電層と
の間の容量が低減した多層配線を得ることができる。ま
た従来法での溝の形成と同じ様な工程数で上記溝を形成
できるので、従来法に比較して、全体の工程数を増加さ
せることなく多層配線を形成することができる。
【００４９】請求項６の発明では、絶縁膜と低誘電体膜
との界面における孔の開口部を含むように溝を形成する
ので、絶縁膜に形成された孔からなる接続孔に連通する
溝を得ることができる。また請求項５の発明と同様に溝
を形成することにより、下部からの電気力線の漏れが大
幅に配線を形成できるとともに、従来法での溝の形成と
同じ様な工程数でこの溝を形成できるので、請求項５と
同様、全体の工程数を増加させることなく、配線と導電
層との間の容量が低減した多層配線を得ることができ
る。したがって、請求項１、請求項３、請求項５および
請求項６の発明を用いれば、高集積化され、しかも高速
で動作し、低消費電力である等、デバイス特性が良好な
半導体装置を工程数を増加させることなく製造すること
ができる。
との界面における孔の開口部を含むように溝を形成する
ので、絶縁膜に形成された孔からなる接続孔に連通する
溝を得ることができる。また請求項５の発明と同様に溝
を形成することにより、下部からの電気力線の漏れが大
幅に配線を形成できるとともに、従来法での溝の形成と
同じ様な工程数でこの溝を形成できるので、請求項５と
同様、全体の工程数を増加させることなく、配線と導電
層との間の容量が低減した多層配線を得ることができ
る。したがって、請求項１、請求項３、請求項５および
請求項６の発明を用いれば、高集積化され、しかも高速
で動作し、低消費電力である等、デバイス特性が良好な
半導体装置を工程数を増加させることなく製造すること
ができる。
【図１】（ａ）〜（ｅ）は、本発明の第１実施形態を工
程順に説明する図であり、請求項１および請求項２の発
明の一実施形態を示す図である。
程順に説明する図であり、請求項１および請求項２の発
明の一実施形態を示す図である。
【図２】低誘電体膜の形成に用いる材料例を示す図（そ
の１）である。
の１）である。
【図３】低誘電体膜の形成に用いる材料例を示す図（そ
の２）である。
の２）である。
【図４】溝側面の他の形成例を示す図である。
【図５】（ａ）〜（ｅ）は、本発明の第２実施形態を工
程順に説明する図であり、請求項３および請求項４の発
明の一実施形態を示す図である。
程順に説明する図であり、請求項３および請求項４の発
明の一実施形態を示す図である。
【図６】（ａ）〜（ｅ）は、本発明の第３実施形態を工
程順に説明する図であり、請求項５の発明の一実施形態
を示す図である。
程順に説明する図であり、請求項５の発明の一実施形態
を示す図である。
【図７】（ａ）〜（ｅ）は、本発明の第４実施形態を工
程順に説明する図であり、請求項６の発明の一実施形態
を示す図である。
程順に説明する図であり、請求項６の発明の一実施形態
を示す図である。
【図８】従来法の一例を工程順に説明する図である。
１ 導電層 ２ 絶縁膜 ３ 低誘電体膜 ４、
２１ 溝 ４ａ 側面 ５ 接続孔 ６ 配線材料膜 ８、
２２ 上層配線 １１ 孔
２１ 溝 ４ａ 側面 ５ 接続孔 ６ 配線材料膜 ８、
２２ 上層配線 １１ 孔
Claims (6)
- 【請求項１】 導電層を覆う状態に形成した絶縁膜上
に、該絶縁膜よりも誘電率が低い低誘電体膜を形成した
後、該低誘電体膜に配線形成用の溝を、該溝の上部から
下部に向けて溝幅が狭くなるように形成する第１工程
と、 前記溝に連通するとともに前記導電層に達する接続孔を
前記絶縁膜に形成する第２工程と、 前記低誘電体膜上とともに、前記接続孔の内部と前記溝
の内部とに配線材料膜を形成する第３工程と前記接続孔
の内部および前記溝の内部を埋込む状態に前記配線材料
膜を残して前記低誘電体膜上の該配線材料膜を除去する
第４工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記第１工程にて溝を形成する際には、
該溝の側面を曲面状または平面状に形成することを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 導電層を覆う状態に形成した絶縁膜上
に、該絶縁膜よりも誘電率が低い低誘電体膜を形成した
後、前記絶縁膜と前記低誘電体膜とに、前記導電層に達
する孔を形成する第１工程と、 前記低誘電体膜に配線形成用の溝を、該溝の上部から下
部に向けて溝幅が狭くなり、かつ前記絶縁膜と前記低誘
電体膜との界面における前記孔の開口部を含むように形
成する第２工程と、 前記低誘電体膜上とともに、前記絶縁膜に形成された孔
からなる接続孔の内部と前記溝の内部とに配線材料膜を
形成する第３工程と、 前記接続孔の内部および前記溝の内部を埋込む状態に前
記配線材料膜を残して前記低誘電体膜上の該配線材料膜
を除去する第４工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項４】 前記第２工程にて溝を形成するには、該
溝の側面を曲面状または平面状に形成することを特徴と
する請求項３記載の半導体装置の製造方法。 - 【請求項５】 導電層を覆う状態に形成した絶縁膜上
に、該絶縁膜よりも誘電率が低い低誘電体膜を形成した
後、該低誘電体膜に配線形成用の溝を形成する際に、溝
の底部に前記低誘電体膜を残して該溝を形成する第１工
程と、 前記溝に連通するとともに前記導電層に達する接続孔を
前記絶縁膜に形成する第２工程と、 前記低誘電体膜上とともに、前記接続孔の内部と前記溝
の内部とに配線材料膜を形成する第３工程と、 前記接続孔の内部および前記溝の内部を埋込む状態に前
記配線材料膜を残して前記低誘電体膜上の該配線材料膜
を除去する第４工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項６】 導電層を覆う状態に形成した絶縁膜上
に、該絶縁膜よりも誘電率が低い低誘電体膜を形成した
後、前記絶縁膜と前記低誘電体膜とに、前記導電層に達
する孔を形成する第１工程と、 前記低誘電体膜に配線形成用の溝を形成する際に、溝の
底部に前記低誘電体膜を残し、かつ前記絶縁膜と前記低
誘電体膜との界面における前記孔の開口部を含むように
前記溝を形成する第２工程と、 前記低誘電体膜上とともに、前記絶縁膜に形成された孔
からなる接続孔の内部と前記溝の内部とに配線材料膜を
形成する第３工程と、 前記接続孔の内部および溝の内部を埋込む状態に前記配
線材料膜を残して前記低誘電体膜上の該配線材料膜を除
去する第４工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22203496A JPH1064995A (ja) | 1996-08-23 | 1996-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22203496A JPH1064995A (ja) | 1996-08-23 | 1996-08-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064995A true JPH1064995A (ja) | 1998-03-06 |
Family
ID=16776056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22203496A Pending JPH1064995A (ja) | 1996-08-23 | 1996-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1064995A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228755B1 (en) | 1998-09-11 | 2001-05-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, and manufacturing method therefor |
| WO2002003442A1 (en) * | 2000-06-30 | 2002-01-10 | Tokyo Electron Limited | Fabrication process of a semiconductor device |
| JP2002043417A (ja) * | 2000-07-21 | 2002-02-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2011009770A (ja) * | 2010-08-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1996
- 1996-08-23 JP JP22203496A patent/JPH1064995A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228755B1 (en) | 1998-09-11 | 2001-05-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device, and manufacturing method therefor |
| WO2002003442A1 (en) * | 2000-06-30 | 2002-01-10 | Tokyo Electron Limited | Fabrication process of a semiconductor device |
| JP2004503083A (ja) * | 2000-06-30 | 2004-01-29 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| US6890848B2 (en) | 2000-06-30 | 2005-05-10 | Tokyo Electron Limited | Fabrication process of a semiconductor device |
| JP2002043417A (ja) * | 2000-07-21 | 2002-02-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2011009770A (ja) * | 2010-08-23 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101231969B (zh) | 集成电路结构的形成方法 | |
| US6815823B2 (en) | Copper metal structure for the reduction of intra-metal capacitance | |
| JP2003017559A (ja) | 半導体ウエハ装置およびその製造方法 | |
| JP2000091422A (ja) | 多層配線構造の製造方法 | |
| JPH10112503A (ja) | 半導体装置の製造方法 | |
| US6524963B1 (en) | Method to improve etching of organic-based, low dielectric constant materials | |
| US6239017B1 (en) | Dual damascene CMP process with BPSG reflowed contact hole | |
| KR20040055596A (ko) | 반도체 장치 및 그 제조 방법 | |
| US6524944B1 (en) | Low k ILD process by removable ILD | |
| JP2003303880A (ja) | 積層層間絶縁膜構造を利用した配線構造およびその製造方法 | |
| US7172965B2 (en) | Method for manufacturing semiconductor device | |
| JPH1064995A (ja) | 半導体装置の製造方法 | |
| JPH10116904A (ja) | 半導体装置の製造方法 | |
| JP2005183778A (ja) | 半導体装置の製造方法 | |
| KR100399909B1 (ko) | 반도체 소자의 층간 절연막 형성 방법 | |
| JP2005005697A (ja) | 半導体装置の製造方法 | |
| KR100688758B1 (ko) | 반도체 소자의 금속 배선용 갭필 형성 방법 | |
| US7041592B2 (en) | Method for forming a metal interconnection layer of a semiconductor device using a modified dual damascene process | |
| KR100960934B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| JP2008047582A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR20050000871A (ko) | 고밀도 플라즈마 갭필 향상 방법 | |
| KR100243279B1 (ko) | 금속배선의 층간절연막 형성방법 | |
| EP1608013B1 (en) | Method of formation of airgaps around interconnecting line | |
| US20040242011A1 (en) | Etching method and semiconductor device fabricating method | |
| KR100547242B1 (ko) | 보이드를 방지한 반도체 소자의 금속층간절연막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040216 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040622 |