JPH1065024A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 トンネル絶縁膜の膜厚を薄くすることなくト
ンネル時間を短くすることができ、メモリ動作の高速化
をはかる。 【解決手段】 ゲート電極１７とチャネル１３の間に記
憶情報電荷を蓄積するナノメートルスケールのＳｉ微粒
子から構成される電荷蓄積層１５を有し、電子をチャネ
ル１３より電荷蓄積層１５に注入して情報書き込みを行
うｎチャネルＭＯＳＦＥＴ構造の不揮発性半導体記憶装
置において、チャネル１３の直下に正孔を供給するため
の高濃度のＰ⁺ 型電荷供給層１９を設け、この電荷供給
層１９から正孔をチャネル１３を介して電荷蓄積層１５
に注入し、極性の異なる電荷同士を再結合させることに
より記憶情報の消去を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特にナノメートルスケールの導電性微
粒子からなる電荷蓄積層を有する不揮発性半導体記憶装
置に関する。

【０００２】

【従来の技術】近年、半導体基板上に浮遊ゲート（電荷
蓄積層）と制御ゲート（ゲート電極）を積層したＭＯＳ
ＦＥＴ構造の不揮発性半導体記憶素子の一つとして、電
荷蓄積層にナノメートルスケールの導電性微粒子を用い
た構造が提案されている。

【０００３】図１３を参照して、この種の単一トランジ
スタ型不揮発性半導体記憶装置の素子構造を説明する
（文献：S.Tiwari et al, IEDM Tech.Dig.,P.521(199
5)）。ｐ型Ｓｉ基板１０の表面部にソース・ドレイン領
域１１，１２が形成され、これらの領域１１，１２間の
チャネル１３上には厚さ１．５ｎｍ程度のトンネル酸化
膜１４を介して粒径５ｎｍのＳｉ微粒子（電荷蓄積層）
１５が均一に形成され、さらにその上に厚さ７ｎｍ程度
の制御酸化膜１６を介してゲート電極１７が形成されて
いる。

【０００４】情報の書き込みは、ゲート電圧を＋４Ｖ程
度かけることにより、チャネル１３にできる反転層のキ
ャリア電子をトンネル酸化膜１４を通してトンネルさ
せ、Ｓｉ微粒子１５に注入，捕捉させることで行う。

【０００５】情報の読み出しは、ゲート電極１７から反
転層への電界の捕捉情報電荷による遮蔽により生じるド
レイン電流の減少を見ることで行う。例えば、Ｓｉ微粒
子１５の面密度を１０¹²ｃｍ^-2であるとして、微粒子１
個に１電子づつ捕捉されていれば、ＭＯＳＦＥＴのしき
い値は０．３６Ｖ変化し、電流はサブスレッショルド領
域から５桁の違いとなって現れ十分感知できるものであ
る。

【０００６】情報の消去は、書き込みとは逆にゲート電
圧をマイナスにかけることで、捕捉電子をトンネル酸化
膜１４を通してＳｉ微粒子１５からチャネル１３へトン
ネルさせることで行う。

【０００７】このメモリ素子をＤＲＡＭと比較すると、
キャパシタが不要な単一トランジスタ型であることによ
り集積化に有利で、さらに記憶保持時間が長いため低消
費電力で済むという長所がある。しかしながら、この種
の不揮発性半導体記憶装置にあっては次のような問題が
あった。

【０００８】即ち、情報電荷蓄積部である微粒子と電荷
供給源であるチャネルとの間のトンネル酸化膜は１．５
ｎｍと非常に薄いものであるにも拘らず、電子が往来す
るトンネル時間が長くかかる。このため、書き込み・消
去にかかる時間はＤＲＡＭに比して相当長くかかり、メ
モリ動作が遅くなるという問題がある。また、これ以上
薄い酸化膜の形成は殆ど制御不能であり、トンネル酸化
膜をもっと薄くしてトンネル時間を短くすることは実質
的に困難である。

【０００９】また、図１３に示したメモリ素子では、電
荷蓄積部であるＳｉ微粒子の空間次元が０次元、情報電
荷供給源であるチャネルの空間次元が３次元であるた
め、両者における電子のエネルギー状態密度の違いが大
きい。このため、電荷蓄積部と電荷供給源の間の電子の
トンネル時間が長くなり、従って書き込み・消去にかか
る時間が長くなり、メモリ動作が遅くなるという問題が
ある。

【００１０】

【発明が解決しようとする課題】このように従来、電荷
蓄積層に導電性微粒子を用いた不揮発性半導体記憶素子
においては、情報電荷蓄積部である微粒子と電荷供給源
であるチャネルとの間のトンネル絶縁膜を薄くするにも
限度があり、電子が往来するトンネル時間が長くなり、
これらの要因でメモリ動作が遅くなるという問題があっ
た。また、電荷蓄積部と電荷供給源の両者における電子
のエネルギー状態密度の違いが大きいため、電荷蓄積部
と電荷供給源の間の電子のトンネル時間が長くなり、こ
れによってもメモリ動作が遅くなるという問題があっ
た。

【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、トンネル絶縁膜の膜厚
を薄くすることなくトンネル時間を短くすることがで
き、メモリ動作の高速化をはかり得る単一トランジスタ
構造の不揮発性半導体記憶装置を提供することにある。

【００１２】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１，２）
は、ゲート電極とチャネルの間に記憶情報電荷を蓄積す
るナノメートルスケールの導電性微粒子から構成される
電荷蓄積層を有し、電子又は正孔からなる第１の電荷を
チャネルより電荷蓄積層に注入して情報書き込みを行う
ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）構造の不揮発性半導体記
憶装置において、前記チャネルに隣接した位置に、情報
書き込み時に用いた第１の電荷とは逆極性の第２の電荷
を供給する高濃度の電荷供給層を有し、第２の電荷を前
記チャネルより前記電荷蓄積層に注入し、極性の異なる
電荷同士を再結合させることにより記憶情報の消去を行
うことを特徴とする。

【００１３】ここで、ナノメートルスケールの微粒子と
は、化合物半導体であれば数十ｎｍ以下、シリコンであ
れば５ｎｍ以下、望ましくは２〜３ｎｍ以下のものをい
う。また、本発明の望ましい実施態様としては次のもの
があげられる。 (1) 第１の電荷の注入による第１の情報書き込み動作、
第２の電荷の注入による記憶情報の消去動作に加え、第
２の電荷を電荷蓄積層に過剰に注入して、第１の電荷を
電荷蓄積層に注入したときと電位の異なる記憶状態を形
成する第１の情報書き込み動作を有すること。 (2) 電荷供給層は、チャネルの直下に設けられているこ
と。 (3) 電荷供給層は、ゲート引出し電極と反対側に１箇所
設けられていること。 (4) 電荷供給層は、ゲートを跨いだ両側に２箇所設けら
れていること。

【００１４】また、本発明（請求項３，４）は、ゲート
電極とチャネルの間に記憶情報電荷を蓄積するナノメー
トルスケールの導電性微粒子からなる電荷蓄積層を有
し、電荷蓄積層とチャネルの間での電荷の授受により情
報の書き込み・消去を行うＭＩＳＦＥＴ（ＭＯＳＦＥ
Ｔ）構造の不揮発性半導体記憶装置において、前記チャ
ネルの空間次元が３次元よりも小さいこと、又は前記電
荷蓄積層とチャネルの間に、該電荷蓄積層を構成する導
電性微粒子の空間次元と該チャネルの空間次元の中間、
若しくはいずれか一方に等しい空間次元を持つバッファ
構造を有することを特徴とする。

【００１５】ここで、ナノメートルスケールの微粒子と
は、化合物半導体であれば数十ｎｍ以下、シリコンであ
れば５ｎｍ以下、望ましくは２〜３ｎｍ以下のものをい
う。また、本発明の望ましい実施態様としては次のもの
があげられる。 (1) チャネルの空間次元を小さくするために、２次元薄
膜ＳＯＩ層、又は薄膜ＳＯＩ層をパターニングした１次
元Ｓｉ細線をチャネルとすること。 (2) チャネルの空間次元を小さくするために、ナノスケ
ールのポリＳｉグレインからなる薄いＳｉフィルムをチ
ャネルとすること。 (3) 導電性微粒子とチャネルとの間のバッファ構造とし
て、チャネル表面に絶縁膜を形成することなく蒸着した
ナノメートルスケールのポリＳｉグレインからなる薄い
Ｓｉフィルムを有すること。

【００１６】また、本発明（請求項５，６）は、ゲート
電極とチャネルの間に、記憶情報電荷を蓄積するナノメ
ートルスケールの導電性微粒子からなる電荷蓄積層を有
し、電荷蓄積層とチャネルの間での電荷の授受により情
報の書き込み・消去を行うＭＩＳＦＥＴ（ＭＯＳＦＥ
Ｔ）構造の不揮発性半導体記憶装置において、前記電荷
蓄積層を構成する微粒子は、前記チャネルの表面上に絶
縁膜を形成することなく直接形成されてなることを特徴
とする。

【００１７】ここで、ナノメートルスケールの微粒子と
は、化合物半導体であれば数十ｎｍ以下、シリコンであ
れば５ｎｍ以下、望ましくは２〜３ｎｍ以下のものをい
う。また、本発明の望ましい実施態様としては次のもの
があげられる。 (1) 電荷蓄積層を構成する微粒子は、チャネルの表面上
に絶縁膜を形成することなく直接形成され、かつ各層の
間に絶縁膜を形成することなく少なくとも２層に形成さ
れていること。 (2) 導電性微粒子として、ＣＶＤ法と結晶化加熱により
形成された薄いポリＳｉ層におけるグレインを用いるこ
と。 (3) 導電性微粒子として、ＣＶＤ法と結晶化加熱により
形成されたポリＳｉグレイン層を用いること。 (4) チャネル側の１層目のポリＳｉグレイン層の粒径
が、２層目のポリＳｉグレイン層の粒径よりも小さいこ
と。 （作用）本発明（請求項１，２）では、チャネルからト
ンネル絶縁膜を介して電子（又は正孔）を電荷蓄積層の
微粒子に注入して記憶を行うが、この記憶を消去するた
めに、ゲート電極に記憶時と反対の電圧をかけることに
よりチャネルに正孔（又は電子）を蓄積させ、今度は正
孔（又は電子）を電荷蓄積層の微粒子にトンネル絶縁膜
を介して注入し、先に情報を保持していた電子（又は正
孔）と積極的に再結合させる。そして、さらにゲート電
極に電圧を印加し続けることにより、電荷蓄積層の微粒
子に今度は過剰な正孔（電子）が蓄積されることにな
り、電子（又は正孔）を蓄積していたときとはチャネル
を流れる電流に対するしきい値を逆方向に変化させるこ
とが可能となる。この場合、電子（又は正孔）を蓄積さ
せて記憶させたときのしきい値と正孔（又は電子）を蓄
積させたときのしきい値の差を記憶として用いるため
に、より明瞭なしきい値変化を用いることが可能とな
る。これを発展させて、３値のメモリとして用いること
も可能となる。

【００１８】このような単一トランジスタ型不揮発性半
導体記憶装置を実現するには、チャネル近傍に正孔（又
は電子）の供給源としての高濃度のｐ型領域（又はｎ型
領域）を形成しておく必要がある。基本的には、チャネ
ルが反転状態から正孔（又は電子）の蓄積状態に変化し
たとき十分な正孔（又は電子）が供給される高濃度ｐ型
領域（又はｎ型領域）がチャネルに積層されて、或いは
チャネルの横方向に隣接して存在すればよい。

【００１９】また、本発明（請求項３）のように、ゲー
ト絶縁膜中の情報電荷蓄積部による０次元のナノメート
ルスケールの導電性微粒子と、電荷供給源となる空間的
に１又は２次元のチャネルを有する構成であれば、電荷
蓄積部と電荷供給部との間の空間次元性の相異が従来技
術よりも小さいため、トンネル時間が短くなり、メモリ
動作は高速になる。さらに、本発明（請求項４）のよう
に、空間次元の相異なるナノメートルスケールの導電性
微粒子からなる電荷蓄積部とチャネル電荷供給部の間
に、両者の中間の空間次元を持つバッファ構造を有する
構成であれば、次元性の異なる蓄積部と供給部の間の電
荷の往来において、途中に緩衝装置になるバッファ構造
部があるため、蓄積部とバッファ部、バッファ部と供給
部の間の電子の往来時間が短いことにより従来技術より
も高速なメモリ動作を得ることができる。

【００２０】また、本発明（請求項５）のように、電荷
供給源であるチャネル表面上に、絶縁膜を形成すること
なく直接ＣＶＤ等により形成された、ポリＳｉグレイン
等で形成されたナノメートルスケールの導電性微粒子か
らなる情報電荷蓄積部を有する構成であれば、微粒子群
においてチャネルと微粒子の結晶断層とその間の薄いパ
ッシベーション酸化膜からなる境界そのものがトンネル
絶縁膜として機能するため、チャネル表面に絶縁膜を介
した従来素子よりも電子の往来の抵抗が小さいためトン
ネル時間が短くなり、メモリ動作は高速になる。

【００２１】さらに、本発明（請求項６）のように、電
荷供給源であるチャネル表面上に絶縁膜を形成すること
なく、２重のナノメートルスケールの導電性微粒子層が
各層の間に絶縁膜を形成することなく積層されている構
成であれば、２層目の微粒子群においてチャネルとの間
に存在する１層目の微粒子の最低エネルギーの方が２層
目のそれより高いものが情報電荷蓄積部となるため、１
層目と２層目の微粒子の最低エネルギー差によるエネル
ギー障壁が抵抗となり、障壁高さが従来素子より非常に
低いため電子の往来の抵抗が低くなり、よってトンネル
時間が短くなることにより高速なメモリ動作が得られ
る。また、１重構造よりも供給部と蓄積部との間に距離
が保てることから、記憶保持時間の減少を抑制できる。

【００２２】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる単一トランジスタ型不揮発性半導体記憶装置の素
子構造を示す断面図である。

【００２３】ｐ型Ｓｉ基板１０の表面部に、チャネル１
３を挟んでｎ⁺ 拡散層からなるソース領域１１とドレイ
ン領域１２が形成されている。チャネル１３上には、厚
さ１．５ｎｍ程度のトンネル酸化膜（トンネル絶縁膜）
１４を介して粒径５ｎｍのＳｉ微粒子を均一に配置して
なる電荷蓄積層１５が形成され、さらにその上に厚さ７
ｎｍ程度の制御酸化膜（ゲート絶縁膜）１６を介してゲ
ート電極１７が形成されている。また、ゲート部の側壁
には、電極間分離ガラス層となる側壁絶縁膜１８が設け
られている。

【００２４】ここまでの基本構成は従来装置と同様であ
るが、本実施形態が従来装置と異なるのは、チャネル１
３の直下に高濃度のｐ⁺ 領域（電荷供給層）１９を設け
た点にある。このような基板構造は、例えばエピタキシ
ャル成長技術を用いれば容易に実現可能である。また、
このような素子構造も、通常のＭＯＳＦＥＴの作成工程
を用いて容易に実現可能である。

【００２５】図２（ａ）〜（ｃ）に本実施形態の単一ト
ランジスタ型不揮発性半導体記憶装置の動作概念図を示
す。図２（ａ）はゲートバイアスを印加して反転層に電
子を蓄積し、その電子を電荷蓄積層１５の微粒子にトン
ネル注入する通常の記憶動作を示す。

【００２６】次に、図２（ｂ）に示すように、高濃度ｐ
⁺ 型領域からなる電荷供給層１９が存在することによ
り、ゲートバイアスを、電子を電荷蓄積層１５に注入す
るときと逆に変化させて、チャネル１３が反転状態から
正孔の蓄積状態に変化したとき、正孔の蓄積領域に状態
密度が小さく溜まりにくい軽い正孔を多量に蓄積させる
ことが可能となる。そこで、電子が電荷蓄積層１５から
チャネル１３にトンネル効果で戻って来るより前に、軽
い正孔が電荷蓄積層１５のナノメートルサイズの微粒子
にトンネル注入される。すると、空間的に同じ場所に電
子と正孔が存在するため、速やかに再結合が起こり、電
荷蓄積層１５から電荷が消滅する。

【００２７】ここで、微粒子中の電子がトンネル効果で
チャネルに戻る時間よりも、軽い正孔が微粒子にトンネ
ル効果で遷移する時間が速いのは、電子を微粒子にトン
ネル注入する時間が速いのと同じ理由による。即ち、電
子はチャネル側に状態が空いたためにトンネル可能な状
態になるが、積極的にトンネルさせる力が働いているわ
けではないのに対し、一方チャネル中の正孔はチャネル
の幅がゲートバイアスで縮められてチャネル酸化膜と垂
直方向の運動エネルギーが増大するため、積極的に酸化
膜をトンネルするようになるためである。

【００２８】図２（ｃ）は、さらに強くゲートバイアス
を印加した場合の概念図で、軽い正孔が電荷蓄積層１５
の１つの微粒子に更に１個トンネル注入され、新しい記
憶状態が形成されることになる。結局、ゲート電極１７
の印加電圧の符号と大きさにより、電荷蓄積層１５に電
子が蓄積された状態と何も注入されていない状態の２つ
の状態をメモリとして用いることができる他、電荷蓄積
層１５に電子が蓄積された状態と正孔が蓄積された状態
の２つの状態をメモリとして用いることもできる。さら
に、電荷蓄積層１５に電子が蓄積された状態、何も注入
されていない状態、正孔が蓄積された状態の３つの状態
が実現されるため、３値のメモリとして用いることも可
能である。さらに、電子や正孔が微粒子に入ったときの
しきい値の変化が、その個数に応じて不連続で変化する
現象が起きるが、これを利用すれば更なる多値メモリ動
作が可能となる。

【００２９】このように本実施形態によれば、チャネル
１３の下部に電荷供給層１９を設けることにより、電子
と軽い正孔の２種類のキャリアを情報記憶に用いること
ができ、単一のキャリアを用いた時よりも高速動作をは
かることが可能となり、さらに情報記憶時と消去時との
しきい値電圧の差を大きくすることも可能となる。 （第２の実施形態）図３は、本発明の第２の実施形態に
係わる単一トランジスタ型不揮発性半導体記憶装置を上
から見た平面図である。なお、図１と同一部分には同一
符号を付して、その詳しい説明は省略する。

【００３０】第１の実施形態では、トランジスタの深さ
方向に高濃度のｐ⁺ 型領域を設けていたが、本実施形態
では、トランジスタのゲートの引き出し電極と反対側に
１箇所高濃度のｐ⁺ 領域（電荷供給層）２９を設けてい
る。なお、図中の２１，２２，２３，２５はそれぞれ引
出し電極を示している。

【００３１】電荷供給層２９としてのｐ⁺ 領域は、例え
ばｐ型不純物の拡散或いはイオン注入によって容易に実
現可能である。また、動作原理的には第１の実施形態と
同じである。従って、第１の実施形態と同様の効果が得
られる。

【００３２】なお、第１の実施形態ではチャネル直下の
電荷蓄積層１９へは基板から電極をとって電位を制御す
ることになるが、本実施形態では電荷供給層２９の上か
ら引出し電極２５をとることになる。また殆どの場合、
ソース引出し電極２１をアースにとるとこの電荷供給層
２９もソースと同電位で用いるため、予めソース引出し
電極２１と電荷供給層２９の引出し電極２５を配線でシ
ョートしておいても構わない。 （第３の実施形態）図４は、本発明の第３の実施形態に
係わる単一トランジスタ型不揮発性半導体記憶装置を上
から見た平面図である。なお、図３と同一部分には同一
符号を付して、その詳しい説明は省略する。

【００３３】第２の実施形態ではゲート引出し電極と反
対側のみに高濃度のｐ⁺ 領域を設けていたが、本実施形
態ではゲート電極１７を跨いだ両側に高濃度ｐ⁺ 領域２
９ａ，２９ｂ（電荷供給層）を設けている。電荷供給層
２９ａ，２９ｂとしての高濃度ｐ⁺ 領域は、拡散或いは
イオン注入により容易に形成可能である。またこの場
合、チャネル３３はアンドープＳｉで構成され、Ｓｉ酸
化膜上に形成された所謂ＳＯＩ構造となっている。さら
に、基板バイアスが印加できるように基板に電極が設け
られている。電荷供給層２９ａ，２９ｂにはそれぞれ引
出し電極２５ａ，２５ｂが設けられ、ゲート電極１７の
引出し電極２３は絶縁膜を介してそれら電極上部の一部
を通過するように設計されている。

【００３４】ここで、チャネル３３がアンドープである
ことから、このデバイスは基板バイアスの印加の仕方に
よってｐチャネルＭＯＳにもｎチャネルＭＯＳにもなる
ことが可能であり、読み出しのための電流を正孔電流で
とっても、電子電流でとっても構わない構造になってい
る。この点を除いて、基本的なメモリ動作は第１の実施
形態と同じである。従って、第１の実施形態と同様の効
果が得られる。

【００３５】以上の実施形態では、半導体材料としてＳ
ｉとその酸化膜を用いたが、Ｓｉと酸化窒化膜を用いて
も良いし、また酸化タンタル等の誘電率の高い物質をゲ
ート絶縁膜として用いても本発明は同様に実施可能であ
る。またＳｉ以外の半導体材料、例えばＧｅやＧｅとＳ
ｉの混晶であっても構わないし、ＧａＡｓ等の化合物半
導体で構成しても構わない。また、絶縁材料として酸化
膜の代わりにバンドギャップの大きいＧａＮ，ＳｉＣ，
ダイヤモンド等を用いることも可能である。その他、本
発明の要旨を逸脱しない範囲で変形して実施することが
可能である。 （第４の実施形態）図５は、本発明の第４の実施形態に
係わる単一トランジスタ型不揮発性半導体記憶装置の製
造工程を示す断面図である。

【００３６】本実施形態では、まず図５（ａ）に示すよ
うに、ｐ型Ｓｉ基板４１上に厚さ１００ｎｍの埋込み酸
化膜４２を介して厚さ１０ｎｍのＳｉ層（ＳＯＩ層）４
３を形成したＳＯＩ基板４０を用い、このＳＯＩ基板４
０上に厚さ１．５ｎｍのトンネル酸化膜（トンネル絶縁
膜）５４を形成した後、表面全面に粒径５ｎｍのＳｉ微
粒子（電荷蓄積層）５５をＣＶＤ法により堆積する。

【００３７】次いで、図５（ｂ）に示すように、厚さ７
ｎｍの制御酸化膜（ゲート絶縁膜）５６と厚さ２００ｎ
ｍのポリＳｉ層とをＣＶＤ法により形成した後、電子露
光装置やドライエッチング装置等を用いてゲート電極５
７のパターンを形成する。

【００３８】次いで、図５（ｃ）に示すように、ゲート
電極５７をマスクとして、２×１０¹⁵ｃｍ^-2のドーズ
量、１５ＫｅＶの入射エネルギーでＳＯＩ層４３にＡｓ
をイオン注入し、１０００℃，２０秒のＲＴＡにより活
性化してソース・ドレイン領域５１，５２を形成するこ
とによって、新しいメモリ素子構造が形成できた。

【００３９】本実施形態においては、膜厚が極めて薄く
実質的に空間次元が２次元のＳＯＩ層４３を情報電荷供
給部であるチャネルとするため、０次元の情報電荷蓄積
部であるナノメートルスケールのＳｉ微粒子５５との間
の空間次元の相異が小さくなり、トンネル時間が短くな
り、これにより書き込み・読み出し時間が短縮され、メ
モリ動作を高速化できる。 （第５の実施形態）図６は、本発明の第５の実施形態に
係わる単一トランジスタ型不揮発性半導体記憶装置の製
造工程を示す断面図である。なお、図５と同一部分には
同一符号を付して、その詳しい説明は省略する。

【００４０】本実施形態では、まず図６（ａ）に示すよ
うに、第４の実施形態と同様にＳＯＩ基板４０を用い、
電子線，Ｘ線等の露光装置又はＳＴＭ等の走査型プロー
ブ装置によりＳＯＩ層を加工して１次元チャネル（Ｓｉ
細線）４４の微細パターンを形成する。

【００４１】次いで、図６（ｂ）に示すように、厚さ
１．５ｎｍのトンネル酸化膜５４を形成した後、表面に
粒径５ｎｍのＳｉ微粒子（電荷蓄積層）５５をＣＶＤ法
によりウエハ全面に堆積する。

【００４２】次いで、図６（ｃ）に示すように、厚さ２
０ｎｍの制御酸化膜５６とゲート電極になる厚さ２００
ｎｍのポリＳｉ層をＣＶＤ法により形成する。次いで、
図６（ｄ）に示すように、電子露光装置やドライエッチ
ング装置等を用いてゲート電極５７のパターンを形成し
た。続いて、ゲート電極５７をマスクとして２×１０¹⁵
ｃｍ^-2のドーズ量、１５ＫｅＶの入射エネルギーでＡｓ
をイオン注入し、１０００℃，２０秒のＲＴＡにより活
性化してソース・ドレイン領域５１，５２を形成するこ
とによって、新しいメモリ素子構造が形成できた。

【００４３】なお、図６において、（ａ）〜（ｃ）はチ
ャネル長方向と垂直に切断した断面図で、（ｄ）はチャ
ネル長方向と平行に切断した断面図である。本実施形態
においては、１次元チャネル４４を情報電荷供給部とす
るため、０次元の情報電荷蓄積部であるＳｉ微粒子５５
との間の空間次元の相異が小さいため、第５の実施形態
以上に書き込み・読み出し時間が短縮され、これにより
高速メモリ動作が実現できる。 （第６の実施形態）図７は、本発明の第６の実施形態に
係わる単一トランジスタ型不揮発性半導体記憶装置の製
造工程を示す断面図である。なお、図５と同一部分には
同一符号を付して、その詳しい説明は省略する。

【００４４】本実施形態では、まず図７（ａ）に示すよ
うに、Ｓｉ基板６１上に厚さ５００ｎｍのＳｉ₃ Ｎ₄ 膜
６２を形成し、その上にアモルファスＳｉの堆積と７５
０℃のアニールにより、バッファ層として厚さ５ｎｍの
ポリＳｉグレインからなるＳｉフィルム６３（文献：K.
Yano, T, Ishii et al, IEDM Dig.,541 (1993)）を形成
する。その後、表面に厚さ１．５ｎｍのトンネル酸化膜
５４を形成する。

【００４５】次いで、図７（ｂ）に示すように、表面に
粒径５ｎｍのＳｉ微粒子（電荷蓄積層）５５をＣＶＤ法
によりウエハ全面に堆積し、厚さ７ｎｍの制御酸化膜５
６と厚さ２００ｎｍのポリＳｉ層とをＣＶＤにより形成
後、電子露光装置やドライエッチング装置等によってゲ
ート電極５７のパターンを形成する。

【００４６】次いで、図７（ｃ）に示すように、ゲート
電極５７をマスクとして、２×１０¹⁵ｃｍ^-2のドーズ
量、１５ＫｅＶの入射エネルギーでＡｓをイオン注入
し、８５０℃，３０秒のＲＴＡにより活性化してソース
・ドレイン領域５１，５２を形成することによって、新
しいメモリ素子構造が形成できた。

【００４７】本実施形態においては、厚さ５ｎｍのポリ
ＳｉグレインからなるＳｉフィルム６３において、グレ
インサイズのばらつきにより最低エネルギーの相対的に
低いグレインがつながった１次元の電流経路が情報電荷
供給部としてのチャネルとなる。従って、０次元の情報
電荷蓄積部であるＳｉ微粒子５５との間の空間次元の相
異が小さくなるため、トンネル時間が短くなり、書き込
み・読み出し時間が短縮され、メモリ動作を高速にでき
る。 （第７の実施形態）図８は、本発明の第７の実施形態に
係わる単一トランジスタ型不揮発性半導体記憶素子の製
造工程を示す断面図である。なお、図５と同一部分には
同一符号を付して、その詳しい説明は省略する。

【００４８】本実施形態では、まず図８（ａ）に示すよ
うに、ｐ型Ｓｉ基板６１のＳｉ表面上に、絶縁膜を形成
することなく、アモルファスＳｉの堆積と７５０℃のア
ニールにより、バッファ層としての厚さ５ｎｍのポリＳ
ｉグレインからなるＳｉフィルム６４を形成し、さらに
表面に厚さ１．５ｎｍのトンネル酸化膜５４を形成後、
粒径５ｎｍのＳｉ微粒子（電荷蓄積層）５５をＣＶＤ法
によりウエハ全面に堆積する。

【００４９】次いで、図８（ｂ）に示すように、厚さ７
ｎｍの制御酸化膜５６と厚さ２００ｎｍのポリＳｉ層と
をＣＶＤにより形成後、電子露光装置やドライエッチン
グ装置等によってゲート電極５７のパターンを形成す
る。

【００５０】次いで、図８（ｃ）に示すように、ゲート
電極５７をマスクとして、２×１０¹⁵ｃｍ^-2のドーズ
量、２５ＫｅＶの入射エネルギーでＡｓをイオン注入
し、８５０℃，３０秒のＲＴＡにより活性化してソース
・ドレイン領域５１，５２を形成することによって、新
しいメモリ素子構造が形成できた。

【００５１】本実施形態においては、情報電荷供給部で
ある３次元のチャネル５３と情報電荷蓄積部である０次
元のＳｉ微粒子５５との間に、ポリＳｉグレインからな
るＳｉフィルム６４をチャネル５３との間に絶縁膜を形
成することなく形成するため、情報電荷になる電子は３
次元のチャネル５３から容易に０次元のポリＳｉグレイ
ンに移ったのち０次元の微粒子５５にトンネルすること
になる。このため、トンネル酸化膜５４を通したトンネ
ルにおける空間次元の相異がなくなり、トンネル時間が
短くなり、書き込み・読み出し時間が短縮されてメモリ
動作を高速にできる。 （第８の実施形態）図９は、本発明の第８の実施形態に
係わる単一トランジスタ型不揮発性半導体記憶素子の素
子構造を示す断面図である。

【００５２】本実施形態は、第４の実施形態と第７の実
施形態を組み合わせたものである。即ち本実施形態で
は、ＳＯＩ基板４０を用い、そのＳＯＩ層４３の表面に
絶縁膜を形成することなくアモルファスＳｉの堆積と７
５０℃のアニールにより、厚さ５ｎｍのポリＳｉグレイ
ンからなるＳｉフィルム６４を形成する。

【００５３】続いて、表面に厚さ１．５ｎｍのトンネル
酸化膜５４を形成した後、粒径５ｎｍのＳｉ微粒子（電
荷蓄積層）５５をＣＶＤ法によりウエハ全面に堆積し、
厚さ７ｎｍの制御酸化膜５６と厚さ２００ｎｍのポリＳ
ｉ層とをＣＶＤにより形成後、電子露光装置やドライエ
ッチング装置等によってゲート電極５７のパターンを形
成する。そして、ゲート電極５７をマスクとして、２×
１０¹⁵ｃｍ^-2のドーズ量、１５ＫｅＶの入射エネルギー
でＡｓをイオン注入し、８５０℃，３０秒のＲＴＡによ
り活性化してソース・ドレイン領域５１，５２を形成す
ることによって、新しいメモリ素子構造が形成できた。

【００５４】本実施形態においては、情報電荷供給部で
ある２次元ＳＯＩ層のチャネル５３と情報電荷蓄積部で
ある０次元のＳｉ微粒子５５との間に、ポリＳｉグレイ
ンからなるＳｉフィルム６４をチャネルとの間に絶縁膜
を形成することなく形成しているので、情報電荷になる
電子は２次元チャネルから極めて容易に０次元のポリＳ
ｉグレインに移ったのち、０次元の微粒子５５にトンネ
ルする。このため、トンネル酸化膜５４を通したトンネ
ルにおける空間次元の相異がなくなり、書き込み・読み
出し時間が短縮されてメモリ動作を高速にできる。 （第９の実施形態）図１０は、本発明の第９の実施形態
に係わる単一トランジスタ型不揮発性半導体記憶素子の
素子構造を示す断面図である。

【００５５】本実施形態は、第５の実施形態と第７の実
施形態を組み合わせたものである。即ち本実施形態で
は、ＳＯＩ基板４０を用い、電子線，Ｘ線等の露光装置
又はＳＴＭ等の走査型プローブ装置によって１次元チャ
ネル４４の微細パターンを形成し、表面に絶縁膜を形成
することなくアモルファスＳｉの堆積と７５０℃のアニ
ールにより、厚さ５ｎｍのポリＳｉグレインからなるＳ
ｉフィルム６４を形成する。

【００５６】続いて、表面に厚さ１．５ｎｍのトンネル
酸化膜５４を形成した後、粒径５ｎｍのＳｉ微粒子（電
荷蓄積層）５５をＣＶＤ法によりウエハ全面に堆積し、
厚さ２０ｎｍの制御酸化膜５６と厚さ２００ｎｍのポリ
Ｓｉ層とをＣＶＤにより形成後、電子露光装置やドライ
エッチング装置等によってゲート電極５７のパターンを
形成する。そして、ゲート電極５７をマスクとして、２
×１０¹⁵ｃｍ^-2のドーズ量、１５ＫｅＶの入射エネルギ
ーでＡｓをイオン注入し、８５０℃，３０秒のＲＴＡに
より活性化してソース・ドレイン領域５１，５２を形成
することによって、新しいメモリ素子構造が形成でき
た。

【００５７】本実施形態においては、情報電荷供給部で
ある１次元チャネル４４と情報電荷蓄積部である０次元
のＳｉ微粒子５５との間に、ポリＳｉグレインからなる
Ｓｉフィルム６４をチャネルとの間に絶縁膜を形成する
ことなく形成しているので、情報電荷になる電子は１次
元のチャネルから極めて容易に０次元のポリＳｉグレイ
ンに移ったのち、０次元の微粒子５５にトンネルする。
このため、トンネル酸化膜５４を通したトンネルにおけ
る空間次元の相異がなくなり、書き込み・読み出し時間
が短縮されてメモリ動作を高速にできる。

【００５８】上記第４〜第９の実施形態では、電荷蓄積
層としてＳｉ微粒子を用いているが、これに限らず他の
導電性のナノスケール微粒子を用いることが可能であ
る。なお、ナノメートルスケールの微粒子とは、化合物
半導体であれば数十ｎｍ以下、シリコンであれば５ｎｍ
以下、望ましくは２〜３ｎｍ以下のものをいう。また、
微粒子をＣＶＤ法で堆積したが、予め作成しておいた微
粒子を溶媒に分散させスピンコート法などで表面に塗布
してもよい。さらに、１次元チャネルやバッファ層とし
てのポリＳｉグレインの代わりに、他の導電性のナノス
ケール微粒子を用いることも可能である。また、第５及
び第９の実施形態では、１次元チャネルの形成にビーム
又はプローブによる描画を用いているが、フィールドエ
ッジを接近させる等の他の方法でも構わない。 （第１０の実施形態）図１１は、本発明の第１０の実施
形態に係わる単一トランジスタ型不揮発性半導体記憶装
置の製造工程を示す断面図である。

【００５９】本実施形態では、まず図１１（ａ）に示す
ように、ｐ型Ｓｉ基板７０のＳｉ表面上に、絶縁膜を形
成することなく、アモルファスＳｉの堆積と７５０℃の
アニールにより、厚さ５ｎｍの幅１０ｎｍ程度のポリＳ
ｉグレインからなるＳｉフィルム（電荷蓄積層）８１を
形成する。

【００６０】次いで、図１１（ｂ）に示すように、Ｓｉ
フィルム８１上に表面に厚さ７ｎｍの制御酸化膜（ゲー
ト絶縁膜）８６と厚さ２００ｎｍのポリＳｉ層とをＣＶ
Ｄに法より形成後、電子露光装置やドライエッチング装
置等によってゲート電極８７のパターンを形成する 次いで、図１１（ｃ）に示すように、ゲート電極８７を
マスクとして、２×１０¹⁵ｃｍ^-2のドーズ量、２５Ｋｅ
Ｖの入射エネルギーでＡｓをイオン注入し、８５０℃，
３０秒のＲＴＡにより活性化してソース・ドレイン領域
７１，７２を形成することによって、新しいメモリ素子
構造が形成できた。

【００６１】本実施形態によれば、情報電荷蓄積部であ
るＳｉフィルム８１は情報電荷供給部であるチャネル７
３に絶縁膜を介すること無く形成されているため、チャ
ネルとグレイン微粒子の結晶断層とその間の薄いパッシ
ベーション酸化膜から成る境界そのものが抵抗となり、
これがトンネル絶縁膜として機能する。このため、電子
は非常に低い抵抗でチャネル７３とＳｉフィルム８１の
グレイン微粒子の間を往来できることになり、これによ
りトンネル時間が短くなってメモリ動作を高速化するこ
とができる。 （第１１の実施形態）図１２は、本発明の第１１の実施
形態に係わる単一トランジスタ型不揮発性半導体記憶装
置の製造工程を示す断面図である。なお、図１１と同一
部分には同一符号を付して、その詳しい説明は省略す
る。

【００６２】本実施形態では、まず図１２（ａ）に示す
ように、ｐ型Ｓｉ基板７０のＳｉ表面上に、絶縁膜を形
成することなく、アモルファスＳｉの堆積と７５０℃の
アニールにより、厚さ５ｎｍのポリＳｉグレインから成
るＳｉフィルム８１を形成し、その上に絶縁膜を形成す
ることなく、同じく２層目のポリＳｉグレインから成る
Ｓｉフィルム８２を形成する。

【００６３】次いで、図１２（ｂ）に示すように、厚さ
７ｎｍの制御酸化膜８６と厚さ２００ｎｍのポリＳｉ層
とをＣＶＤにより形成後、電子露光装置やドライエッチ
ング装置等によってゲート電極８７のパターンを形成す
る。

【００６４】次いで、図１２（ｃ）に示すように、ゲー
ト電極８７をマスクとして、２×１０¹⁵ｃｍ^-2のドーズ
量、２５ＫｅＶの入射エネルギーでＡｓをイオン注入
し、８５０℃，３０秒のＲＴＡにより活性化してソース
・ドレイン領域７１，７２を形成することによって、新
しいメモリ素子構造が形成できた。

【００６５】本実施形態によれば、２層目のＳｉフィル
ム８２は１層目のＳｉフィルム８１を隔てて情報電荷供
給部であるチャネル７３上に形成されているため、２層
目のＳｉフィルム８２の微粒子の内、各々に近接する付
近の１層目のグレイン微粒子の最低エネルギー準位が２
層目の微粒子のそれよりも高いものが情報電荷蓄積部と
なり、電荷供給部と電荷蓄積部の間の電子の往来は、１
層目と２層目の微粒子の最低エネルギー差による非常に
低いエネルギー障壁が抵抗となる。このため、トンネル
時間に相当する電子の往来時間が短くなり、これにより
メモリ動作を高速化することができる。

【００６６】従って、１層目のグレイン層の粒径を２層
目のそれよりも小さく形成すれば、１層目の最低エネル
ギー準位を２層目より高くでき、蓄積部の形成がより制
御良くできる。また、第１０の実施形態のようにチャネ
ルに直接情報電荷を蓄積する微粒子を付けないため、記
憶保持時間の減少も抑止できる。

【００６７】上記の第１０及び第１１の実施例ではポリ
Ｓｉグレインを用いているが、他のナノスケールの導電
性微粒子でもかまわない。また、第１１の実施形態で
は、１層目と２層目は同等に形成しているが、１層目の
グレインサイズを２層目のそれより小さく形成しても良
い。

【００６８】

【発明の効果】以上詳述したように本発明（請求項１，
２）によれば、チャネルに隣接した位置に、情報書き込
み時に用いた第１の電荷とは逆極性の第２の電荷を供給
する高濃度の電荷供給層を設けることにより、トンネル
絶縁膜の膜厚を薄くすることなくトンネル時間を短くす
ることができ、メモリ動作の高速化をはかることが可能
となる。

【００６９】また、本発明（請求項３，４）によれば、
チャネルの空間次元を３次元よりも小さくする、又は電
荷蓄積層とチャネルの間にこれらの中間若しくは一方と
等しい空間次元を持つバッファ構造を設けることによ
り、電荷蓄積部と電荷供給源の両者における電子のエネ
ルギー状態密度の違いによるトンネル時間の遅延を短く
でき、これにより上記と同様の効果が得られる。

【００７０】また、本発明（請求項５，６）によれば、
電荷蓄積層を構成する微粒子を、チャネルの表面上に絶
縁膜を形成することなく直接形成、又は直接形成すると
共に２層以上に形成することにより、微粒子表面の極め
て薄いパッシベーション膜、又は１層目と２層目の微粒
子の最低エネルギー差による非常に低いエネルギー障壁
がトンネル絶縁膜として機能することになり、これによ
り上記と同様の効果が得られる。

【図面の簡単な説明】

【図１】第１の実施形態に係わる不揮発性半導体記憶装
置の素子構造を示す断面図。

【図２】第１の実施形態の動作を説明するためのポテン
シャル図。

【図３】第２の実施形態に係わる不揮発性半導体記憶装
置の素子構造を示す平面図。

【図４】第３の実施形態に係わる不揮発性半導体記憶装
置の素子構造を示す平面図。

【図５】第４の実施形態に係わる不揮発性半導体記憶装
置の製造工程を示す断面図。

【図６】第５の実施形態に係わる不揮発性半導体記憶装
置の製造工程を示す断面図。

【図７】第６の実施形態に係わる不揮発性半導体記憶装
置の製造工程を示す断面図。

【図８】第７の実施形態に係わる不揮発性半導体記憶素
子の製造工程を示す断面図。

【図９】第８の実施形態に係わる不揮発性半導体記憶素
子の素子構造を示す断面図。

【図１０】第９の実施形態に係わる不揮発性半導体記憶
素子の素子構造を示す断面図。

【図１１】第10の実施形態に係わる不揮発性半導体記憶
装置の製造工程を示す断面図。

【図１２】第11の実施形態に係わる不揮発性半導体記憶
装置の製造工程を示す断面図。

【図１３】従来のトランジスタ型不揮発性半導体記憶装
置の素子構造を示す断面図。

【符号の説明】

１０，６１，７０…ｐ型Ｓｉ基板 １１，７１…ソース領域（ｎ⁺ Ｓｉ） １２，７２…ドレイン領域（ｎ⁺ Ｓｉ） １３，７３…チャネル領域（ｐ^- Ｓｉ） １５，５５…Ｓｉ微粒子（電荷蓄積層） １４，５４…トンネル酸化膜（トンネル絶縁膜） １６，５６，８６…制御酸化膜（ゲート絶縁膜） １７，５７，８７…ゲート電極 １８…側壁絶縁膜 １９，２９…ｐ⁺ 領域（電荷供給層） ４０…ＳＯＩ基板 ４３…ＳＯＩ層 ４４…１次元チャネル ６２…Ｓｉ₃ Ｎ₄ 膜 ６３…Ｓｉフィルム（１次元チャネル） ６４…Ｓｉフィルム（バッファ層） ８１，８２…Ｓｉフィルム（電荷蓄積層）

Claims (6)

【特許請求の範囲】
1. 【請求項１】ゲート電極とチャネルの間に記憶情報電荷
   を蓄積するナノメートルスケールの導電性微粒子から構
   成される電荷蓄積層を有し、電子又は正孔からなる第１
   の電荷をチャネルより電荷蓄積層に注入して情報書き込
   みを行うＭＩＳＦＥＴ構造の不揮発性半導体記憶装置に
   おいて、 前記チャネルに隣接した位置に、情報書き込み時に用い
   た第１の電荷とは逆極性の第２の電荷を供給する高濃度
   の電荷供給層を有し、この電荷供給層から第２の電荷を
   前記チャネルを介して前記電荷蓄積層に注入し、極性の
   異なる電荷同士を再結合させることにより記憶情報の消
   去を行うことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】ゲート電極とチャネルの間に記憶情報電荷
   を蓄積するナノメートルスケールの導電性微粒子から構
   成される電荷蓄積層を有し、電荷蓄積層とチャネルの間
   での電荷の授受により情報の書き込み・消去を行うＭＩ
   ＳＦＥＴ構造の不揮発性半導体記憶装置であって、 前記チャネルに隣接した位置に設けられ、該チャネルを
   介して前記電荷蓄積層に電荷を供給する高濃度の電荷供
   給層と、 電子又は正孔からなる第１の電荷を前記チャネルより前
   記電荷蓄積層に注入して第１の情報書き込みを行う手段
   と、 前記電荷供給層から前記情報書き込み時に用いた第１の
   電荷とは逆極性の第２の電荷を前記電荷蓄積層に注入
   し、極性の異なる電荷同士を再結合させることにより記
   憶情報の消去を行う手段と、 前記電荷供給層から第２の電荷を前記電荷蓄積層に過剰
   に注入し、第１の電荷を前記電荷蓄積層に注入したとき
   とは電位の異なる記憶状態となる第２の情報書き込みを
   行う手段とを具備してなることを特徴とする不揮発性半
   導体記憶装置。
3. 【請求項３】ゲート電極とチャネルの間に記憶情報電荷
   を蓄積するナノメートルスケールの導電性微粒子からな
   る電荷蓄積層を有し、電荷蓄積層とチャネルの間での電
   荷の授受により情報の書き込み・消去を行うＭＩＳＦＥ
   Ｔ構造の不揮発性半導体記憶装置において、 前記チャネルの空間次元が３次元よりも小さいことを特
   徴とする不揮発性半導体記憶装置。
4. 【請求項４】ゲート電極とチャネルの間に記憶情報電荷
   を蓄積するナノメートルスケールの導電性微粒子からな
   る電荷蓄積層を有し、電荷蓄積層とチャネルの間での電
   荷の授受により情報の書き込み・消去を行うＭＩＳＦＥ
   Ｔ構造の不揮発性半導体記憶装置において、 前記電荷蓄積層とチャネルの間に、該電荷蓄積層を構成
   する微粒子の空間次元と該チャネルの空間次元の中間、
   又はいずれか一方に等しい空間次元を持つバッファ構造
   を有することを特徴とする不揮発性半導体記憶装置。
5. 【請求項５】ゲート電極とチャネルの間に記憶情報電荷
   を蓄積するナノメートルスケールの導電性微粒子からな
   る電荷蓄積層を有し、電荷蓄積層とチャネルの間での電
   荷の授受により情報の書き込み・消去を行うＭＩＳＦＥ
   Ｔ構造の不揮発性半導体記憶装置において、 前記電荷蓄積層を構成する微粒子は、前記チャネルの表
   面上に絶縁膜を形成することなく直接形成されてなるこ
   とを特徴とする不揮発性半導体記憶装置。
6. 【請求項６】ゲート電極とチャネルの間に記憶情報電荷
   を蓄積するナノメートルスケールの導電性微粒子からな
   る電荷蓄積層を有し、電荷蓄積層とチャネルの間での電
   荷の授受により情報の書き込み・消去を行うＭＩＳＦＥ
   Ｔ構造の不揮発性半導体記憶装置において、 前記電荷蓄積層を構成する微粒子は、前記チャネルの表
   面上に絶縁膜を形成することなく直接形成され、かつ各
   層の間に絶縁膜を形成することなく少なくとも２層に形
   成されてなることを特徴とする不揮発性半導体記憶装
   置。