JPH11274420A - メモリ素子およびその製造方法、並びに集積回路および半導体装置の製造方法 - Google Patents
メモリ素子およびその製造方法、並びに集積回路および半導体装置の製造方法Info
- Publication number
- JPH11274420A JPH11274420A JP10321377A JP32137798A JPH11274420A JP H11274420 A JPH11274420 A JP H11274420A JP 10321377 A JP10321377 A JP 10321377A JP 32137798 A JP32137798 A JP 32137798A JP H11274420 A JPH11274420 A JP H11274420A
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- insulating film
- film
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
- H10D88/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 メモリ素子を、ガラスやプラスチックの基板
上に、低温で形成できると共に、情報を長時間に渡って
保持できるようにする。 【解決手段】 蓄積領域１５を、分散された多数の微粒
子（ドット）１５ａにより構成すると共に、微粒子１５
ａの面密度をトンネル絶縁膜１４ａに生じた構造的な孔
（ピンホール）の面密度よりも大きくする。あるいは、
蓄積領域１５における微粒子１５ａの数を５個以上とす
る。または、伝導領域１３ｃを、表面の粗さが０．１ｎ
ｍ以上１００ｎｍ以下の多結晶シリコン層１３により形
成すると共に、蓄積領域１５の微粒子１５ａの数が伝導
領域１３ｃにおける結晶粒数よりも多くなるようにす
る。トンネル絶縁膜１４ａにピンホール等の欠陥が発生
し、一部の微粒子に蓄積された電荷がリークしても、欠
陥が存在しない領域に形成された微粒子に蓄積された電
荷はリークすることはない。このため、長時間に渡って
情報を保持することができる。
上に、低温で形成できると共に、情報を長時間に渡って
保持できるようにする。 【解決手段】 蓄積領域１５を、分散された多数の微粒
子（ドット）１５ａにより構成すると共に、微粒子１５
ａの面密度をトンネル絶縁膜１４ａに生じた構造的な孔
（ピンホール）の面密度よりも大きくする。あるいは、
蓄積領域１５における微粒子１５ａの数を５個以上とす
る。または、伝導領域１３ｃを、表面の粗さが０．１ｎ
ｍ以上１００ｎｍ以下の多結晶シリコン層１３により形
成すると共に、蓄積領域１５の微粒子１５ａの数が伝導
領域１３ｃにおける結晶粒数よりも多くなるようにす
る。トンネル絶縁膜１４ａにピンホール等の欠陥が発生
し、一部の微粒子に蓄積された電荷がリークしても、欠
陥が存在しない領域に形成された微粒子に蓄積された電
荷はリークすることはない。このため、長時間に渡って
情報を保持することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、伝導領域から遷移
された電荷を蓄積領域に蓄積することにより情報を保持
するメモリ素子およびその製造方法、並びに、メモリ素
子を集積化した集積回路および半導体装置の製造方法に
係り、特に、蓄積領域が複数の微粒子（量子ドット）か
らなるメモリ素子およびその製造方法、並びに集積回路
および半導体装置の製造方法に関する。
された電荷を蓄積領域に蓄積することにより情報を保持
するメモリ素子およびその製造方法、並びに、メモリ素
子を集積化した集積回路および半導体装置の製造方法に
係り、特に、蓄積領域が複数の微粒子（量子ドット）か
らなるメモリ素子およびその製造方法、並びに集積回路
および半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（Electric Erasable-Prog
ramable Read Only Memory）に代表される不揮発性メモ
リにおいては、単結晶シリコン基板の表面に形成した伝
導領域上に絶縁膜を介して蓄積領域が形成されており、
この蓄積領域に伝導領域から絶縁膜をトンネルして遷移
した電荷を蓄積することにより情報を保持するようにな
っている。従来、この蓄積領域は二次元的な広がりを有
する連続半導体膜により形成されている。また、従来の
不揮発性メモリでは、この蓄積領域に蓄積された電荷を
長時間保持するために、伝導領域と蓄積領域との間の絶
縁膜として、絶縁性に優れたシリコンの熱酸化膜を用い
ていた。この熱酸化膜は、酸素雰囲気中において、単結
晶シリコン基板の温度を８００〜１０００°Ｃの高温に
上げることにより形成される。なお、シリコン基板はこ
の程度の温度では変形や溶解することはない。また、単
結晶シリコン基板上に形成した熱酸化膜の絶縁性は極め
て優れているため、二次元的に連続した蓄積領域からは
電荷がリークすることなく安定して保持される。
ramable Read Only Memory）に代表される不揮発性メモ
リにおいては、単結晶シリコン基板の表面に形成した伝
導領域上に絶縁膜を介して蓄積領域が形成されており、
この蓄積領域に伝導領域から絶縁膜をトンネルして遷移
した電荷を蓄積することにより情報を保持するようにな
っている。従来、この蓄積領域は二次元的な広がりを有
する連続半導体膜により形成されている。また、従来の
不揮発性メモリでは、この蓄積領域に蓄積された電荷を
長時間保持するために、伝導領域と蓄積領域との間の絶
縁膜として、絶縁性に優れたシリコンの熱酸化膜を用い
ていた。この熱酸化膜は、酸素雰囲気中において、単結
晶シリコン基板の温度を８００〜１０００°Ｃの高温に
上げることにより形成される。なお、シリコン基板はこ
の程度の温度では変形や溶解することはない。また、単
結晶シリコン基板上に形成した熱酸化膜の絶縁性は極め
て優れているため、二次元的に連続した蓄積領域からは
電荷がリークすることなく安定して保持される。
【０００３】
【発明が解決しようとする課題】上述のように、従来の
メモリ素子では、伝導領域と蓄積領域との間に熱酸化膜
を用いる場合には、基板温度を８００〜１０００°Ｃの
高温に上げざるを得なかった。しかしながら、基板が単
結晶シリコンではなく、ガラスあるいはプラスチック
（可塑性物質）製である場合には、このような高温の熱
処理はできない。例えばガラス基板の変形温度は５００
°Ｃであり、また、プラスチック基板の変形温度は、耐
熱性のある材料によって形成された場合でも、せいぜい
２００°Ｃである。従って、基板がガラスやプラスチッ
クにより形成されている場合には、伝導領域と蓄積領域
との間の絶縁膜は５００°Ｃ以下の低温の条件で形成せ
ざるを得ない。
メモリ素子では、伝導領域と蓄積領域との間に熱酸化膜
を用いる場合には、基板温度を８００〜１０００°Ｃの
高温に上げざるを得なかった。しかしながら、基板が単
結晶シリコンではなく、ガラスあるいはプラスチック
（可塑性物質）製である場合には、このような高温の熱
処理はできない。例えばガラス基板の変形温度は５００
°Ｃであり、また、プラスチック基板の変形温度は、耐
熱性のある材料によって形成された場合でも、せいぜい
２００°Ｃである。従って、基板がガラスやプラスチッ
クにより形成されている場合には、伝導領域と蓄積領域
との間の絶縁膜は５００°Ｃ以下の低温の条件で形成せ
ざるを得ない。
【０００４】しかしながら、５００°Ｃ以下の低温で酸
化膜を形成した場合には、この酸化膜中には欠陥すなわ
ち多数の構造的な孔（ピンホール）が発生する。そのた
めに、二次元的な広がりを有する蓄積領域に蓄積された
電荷は、短時間のうちに伝導領域へリークしてしまい、
情報を長時間保持することができないという問題があっ
た。
化膜を形成した場合には、この酸化膜中には欠陥すなわ
ち多数の構造的な孔（ピンホール）が発生する。そのた
めに、二次元的な広がりを有する蓄積領域に蓄積された
電荷は、短時間のうちに伝導領域へリークしてしまい、
情報を長時間保持することができないという問題があっ
た。
【０００５】また、例え、シリコン基板上のシリコン酸
化膜（ＳｉＯ2 ）のように高温での耐熱性があっても、
酸化膜上の伝導領域は多結晶シリコンであり、その表面
には凹凸が存在する。この多結晶シリコンの凹凸によ
り、その上の絶縁膜中に電界集中が生じ、二次元的に連
続した蓄積領域中の電荷は、その場所からもリークして
しまうという問題があった。
化膜（ＳｉＯ2 ）のように高温での耐熱性があっても、
酸化膜上の伝導領域は多結晶シリコンであり、その表面
には凹凸が存在する。この多結晶シリコンの凹凸によ
り、その上の絶縁膜中に電界集中が生じ、二次元的に連
続した蓄積領域中の電荷は、その場所からもリークして
しまうという問題があった。
【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、ガラスやプラスチック製の基板上
に、低温で作製することができると共に、情報を長時間
に渡って保持することができるメモリ素子およびその製
造方法、並びに集積回路および半導体装置の製造方法を
提供することにある。
ので、その目的は、ガラスやプラスチック製の基板上
に、低温で作製することができると共に、情報を長時間
に渡って保持することができるメモリ素子およびその製
造方法、並びに集積回路および半導体装置の製造方法を
提供することにある。
【０００７】
【課題を解決するための手段】本発明によるメモリ素子
は、半導体よりなる伝導領域と、この伝導領域に隣接し
て設けられた第１の不純物領域と、この第１の不純物領
域と離間し、且つ、伝導領域に隣接して設けられた第２
の不純物領域と、分散された複数の微粒子よりなり、伝
導領域から遷移された電荷を蓄積する蓄積領域と、この
蓄積領域と伝導領域との間に設けられた電荷が遷移可能
なトンネル絶縁膜と、蓄積領域の電荷量および伝導領域
の伝導度をそれぞれ制御するための制御用電極と、この
制御用電極と蓄積領域との間に設けられた制御用絶縁膜
とを備え、蓄積領域における微粒子の面密度が、トンネ
ル絶縁膜に生じた構造的な孔（ピンホール）の面密度よ
りも大きくなるように構成したものである。
は、半導体よりなる伝導領域と、この伝導領域に隣接し
て設けられた第１の不純物領域と、この第１の不純物領
域と離間し、且つ、伝導領域に隣接して設けられた第２
の不純物領域と、分散された複数の微粒子よりなり、伝
導領域から遷移された電荷を蓄積する蓄積領域と、この
蓄積領域と伝導領域との間に設けられた電荷が遷移可能
なトンネル絶縁膜と、蓄積領域の電荷量および伝導領域
の伝導度をそれぞれ制御するための制御用電極と、この
制御用電極と蓄積領域との間に設けられた制御用絶縁膜
とを備え、蓄積領域における微粒子の面密度が、トンネ
ル絶縁膜に生じた構造的な孔（ピンホール）の面密度よ
りも大きくなるように構成したものである。
【０００８】本発明による他のメモリ素子は、半導体よ
りなる伝導領域と、この伝導領域に隣接して設けられた
第１の不純物領域と、この第１の不純物領域と離間し、
かつ伝導領域に隣接して設けられた第２の不純物領域
と、分散された複数の微粒子よりなり、伝導領域から遷
移された電荷を蓄積する蓄積領域と、この蓄積領域と伝
導領域との間に設けられた電荷が遷移可能なトンネル絶
縁膜と、蓄積領域の電荷量および伝導領域の伝導度をそ
れぞれ制御するための制御用電極と、この制御用電極と
蓄積領域との間に設けられた制御用絶縁膜とを備え、蓄
積領域における微粒子の数が５個以上であるように構成
したものである。
りなる伝導領域と、この伝導領域に隣接して設けられた
第１の不純物領域と、この第１の不純物領域と離間し、
かつ伝導領域に隣接して設けられた第２の不純物領域
と、分散された複数の微粒子よりなり、伝導領域から遷
移された電荷を蓄積する蓄積領域と、この蓄積領域と伝
導領域との間に設けられた電荷が遷移可能なトンネル絶
縁膜と、蓄積領域の電荷量および伝導領域の伝導度をそ
れぞれ制御するための制御用電極と、この制御用電極と
蓄積領域との間に設けられた制御用絶縁膜とを備え、蓄
積領域における微粒子の数が５個以上であるように構成
したものである。
【０００９】本発明による更に他のメモリ素子は、半導
体よりなる伝導領域と、この伝導領域に隣接して設けら
れた第１の不純物領域と、この第１の不純物領域と離間
し、かつ伝導領域に隣接して設けられた第２の不純物領
域と、分散された複数の微粒子よりなり、伝導領域から
遷移された電荷を蓄積する蓄積領域と、この蓄積領域と
伝導領域との間に設けられた電荷が遷移可能なトンネル
絶縁膜と、蓄積領域の電荷量およびメモリ用伝導領域の
伝導度をそれぞれ制御するための制御用電極と、この制
御用電極と蓄積領域との間に設けられた制御用絶縁膜と
を備え、伝導領域が、表面の粗さが０．１ｎｍ以上１０
０ｎｍ以下の多結晶シリコン膜により形成されると共
に、蓄積領域の微粒子の数が伝導領域における結晶粒数
よりも多いように構成したものである。
体よりなる伝導領域と、この伝導領域に隣接して設けら
れた第１の不純物領域と、この第１の不純物領域と離間
し、かつ伝導領域に隣接して設けられた第２の不純物領
域と、分散された複数の微粒子よりなり、伝導領域から
遷移された電荷を蓄積する蓄積領域と、この蓄積領域と
伝導領域との間に設けられた電荷が遷移可能なトンネル
絶縁膜と、蓄積領域の電荷量およびメモリ用伝導領域の
伝導度をそれぞれ制御するための制御用電極と、この制
御用電極と蓄積領域との間に設けられた制御用絶縁膜と
を備え、伝導領域が、表面の粗さが０．１ｎｍ以上１０
０ｎｍ以下の多結晶シリコン膜により形成されると共
に、蓄積領域の微粒子の数が伝導領域における結晶粒数
よりも多いように構成したものである。
【００１０】本発明による集積回路は、複数のメモリ素
子を備え、各メモリ素子は、半導体よりなる伝導領域
と、この伝導領域に隣接して設けられたソース領域と、
このソース領域と離間し、かつ伝導領域に隣接して設け
られたドレイン領域と、分散された複数の微粒子よりな
り、伝導領域から遷移された電荷を蓄積する蓄積領域
と、この蓄積領域と伝導領域との間に設けられた電荷が
遷移可能なトンネル絶縁膜と、蓄積領域の電荷量および
伝導領域の伝導度をそれぞれ制御するための制御用電極
と、この制御用電極と蓄積領域との間に設けられた制御
用絶縁膜とを備え、蓄積領域における微粒子の面密度
は、トンネル絶縁膜に生じた構造的な孔（ピンホール）
の面密度よりも大きい構成を有し、且つ、各メモリ素子
の制御用電極がワード線に接続されると共に、各メモリ
素子のソース・ドレイン経路がそれぞれビット線とソー
ス線との間に接続されている構成を有している。
子を備え、各メモリ素子は、半導体よりなる伝導領域
と、この伝導領域に隣接して設けられたソース領域と、
このソース領域と離間し、かつ伝導領域に隣接して設け
られたドレイン領域と、分散された複数の微粒子よりな
り、伝導領域から遷移された電荷を蓄積する蓄積領域
と、この蓄積領域と伝導領域との間に設けられた電荷が
遷移可能なトンネル絶縁膜と、蓄積領域の電荷量および
伝導領域の伝導度をそれぞれ制御するための制御用電極
と、この制御用電極と蓄積領域との間に設けられた制御
用絶縁膜とを備え、蓄積領域における微粒子の面密度
は、トンネル絶縁膜に生じた構造的な孔（ピンホール）
の面密度よりも大きい構成を有し、且つ、各メモリ素子
の制御用電極がワード線に接続されると共に、各メモリ
素子のソース・ドレイン経路がそれぞれビット線とソー
ス線との間に接続されている構成を有している。
【００１１】本発明によるメモリ素子の製造方法は、絶
縁体よりなる下地部の上に半導体膜よりなる伝導領域を
形成する工程と、伝導領域の上にトンネル絶縁膜を形成
する工程と、トンネル絶縁膜の上に分散された複数の微
粒子よりなり、且つ、この微粒子の面密度がトンネル絶
縁膜の構造的な孔（ピンホール）の面密度よりも大きな
蓄積領域を形成する工程と、蓄積領域の上に制御用絶縁
膜を形成する工程と、制御用絶縁膜の上に制御用電極を
形成する工程と、伝導領域に隣接する第１の不純物領域
および第１の不純物領域と離間し、伝導領域に隣接する
第２の不純物領域をそれぞれ形成する工程とを含むもの
である。
縁体よりなる下地部の上に半導体膜よりなる伝導領域を
形成する工程と、伝導領域の上にトンネル絶縁膜を形成
する工程と、トンネル絶縁膜の上に分散された複数の微
粒子よりなり、且つ、この微粒子の面密度がトンネル絶
縁膜の構造的な孔（ピンホール）の面密度よりも大きな
蓄積領域を形成する工程と、蓄積領域の上に制御用絶縁
膜を形成する工程と、制御用絶縁膜の上に制御用電極を
形成する工程と、伝導領域に隣接する第１の不純物領域
および第１の不純物領域と離間し、伝導領域に隣接する
第２の不純物領域をそれぞれ形成する工程とを含むもの
である。
【００１２】本発明による他のメモリ素子の製造方法
は、絶縁体よりなる下地部の上に半導体膜よりなる伝導
領域を形成する工程と、伝導領域の上にトンネル絶縁膜
を形成する工程と、トンネル絶縁膜の上に分散された５
個以上の数の微粒子よりなる蓄積領域を形成する工程
と、蓄積領域の上に制御用絶縁膜を形成する工程と、制
御用絶縁膜の上に制御用電極を形成する工程と、伝導領
域に隣接する第１の不純物領域および第１の不純物領域
と離間し、伝導領域に隣接する第２の不純物領域をそれ
ぞれ形成する工程とを含むものである。
は、絶縁体よりなる下地部の上に半導体膜よりなる伝導
領域を形成する工程と、伝導領域の上にトンネル絶縁膜
を形成する工程と、トンネル絶縁膜の上に分散された５
個以上の数の微粒子よりなる蓄積領域を形成する工程
と、蓄積領域の上に制御用絶縁膜を形成する工程と、制
御用絶縁膜の上に制御用電極を形成する工程と、伝導領
域に隣接する第１の不純物領域および第１の不純物領域
と離間し、伝導領域に隣接する第２の不純物領域をそれ
ぞれ形成する工程とを含むものである。
【００１３】本発明による更に他のメモリ素子の製造方
法は、絶縁体よりなる下地部の上に、表面の粗さが０．
１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜よりなる
伝導領域を形成する工程と、伝導領域の上にトンネル絶
縁膜を形成する工程と、トンネル絶縁膜の上に、伝導領
域の結晶粒数よりも多く分散された微粒子からなる蓄積
領域を形成する工程と、蓄積領域の上に制御用絶縁膜を
形成する工程と、制御用絶縁膜の上に制御用電極を形成
する工程と、伝導領域に隣接する第１の不純物領域およ
び第１の不純物領域と離間し、伝導領域に隣接する第２
の不純物領域をそれぞれ形成する工程とを含むものであ
る。
法は、絶縁体よりなる下地部の上に、表面の粗さが０．
１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜よりなる
伝導領域を形成する工程と、伝導領域の上にトンネル絶
縁膜を形成する工程と、トンネル絶縁膜の上に、伝導領
域の結晶粒数よりも多く分散された微粒子からなる蓄積
領域を形成する工程と、蓄積領域の上に制御用絶縁膜を
形成する工程と、制御用絶縁膜の上に制御用電極を形成
する工程と、伝導領域に隣接する第１の不純物領域およ
び第１の不純物領域と離間し、伝導領域に隣接する第２
の不純物領域をそれぞれ形成する工程とを含むものであ
る。
【００１４】本発明による更に他のメモリ素子の製造方
法は、絶縁体よりなる下地部の上に制御用電極を形成す
る工程と、制御用電極の上に制御用絶縁膜を形成する工
程と、制御用絶縁膜の上に、分散された複数の微粒子よ
りなり、且つ、この微粒子の面密度がトンネル絶縁膜の
構造的な孔（ピンホール）の面密度よりも大きな蓄積領
域を形成する工程と、蓄積領域の上にトンネル絶縁膜を
形成する工程と、トンネル絶縁膜の上に半導体よりなる
伝導領域を形成する工程と、伝導領域に隣接する第１の
不純物領域および第１の不純物領域と離間し、伝導領域
に隣接する第２の不純物領域をそれぞれ形成する工程と
を含むものである。
法は、絶縁体よりなる下地部の上に制御用電極を形成す
る工程と、制御用電極の上に制御用絶縁膜を形成する工
程と、制御用絶縁膜の上に、分散された複数の微粒子よ
りなり、且つ、この微粒子の面密度がトンネル絶縁膜の
構造的な孔（ピンホール）の面密度よりも大きな蓄積領
域を形成する工程と、蓄積領域の上にトンネル絶縁膜を
形成する工程と、トンネル絶縁膜の上に半導体よりなる
伝導領域を形成する工程と、伝導領域に隣接する第１の
不純物領域および第１の不純物領域と離間し、伝導領域
に隣接する第２の不純物領域をそれぞれ形成する工程と
を含むものである。
【００１５】本発明による更に他のメモリ素子の製造方
法は、絶縁体よりなる下地部の上に制御用電極を形成す
る工程と、制御用電極の上に制御用絶縁膜を形成する工
程と、制御用絶縁膜の上に分散された５個以上の数の微
粒子よりなる蓄積領域を形成する工程と、蓄積領域の上
にトンネル絶縁膜を形成する工程と、トンネル絶縁膜の
上に半導体よりなる伝導領域を形成する工程と、伝導領
域に隣接する第１の不純物領域および第１の不純物領域
と離間し、伝導領域に隣接する第２の不純物領域をそれ
ぞれ形成する工程とを含むものである。
法は、絶縁体よりなる下地部の上に制御用電極を形成す
る工程と、制御用電極の上に制御用絶縁膜を形成する工
程と、制御用絶縁膜の上に分散された５個以上の数の微
粒子よりなる蓄積領域を形成する工程と、蓄積領域の上
にトンネル絶縁膜を形成する工程と、トンネル絶縁膜の
上に半導体よりなる伝導領域を形成する工程と、伝導領
域に隣接する第１の不純物領域および第１の不純物領域
と離間し、伝導領域に隣接する第２の不純物領域をそれ
ぞれ形成する工程とを含むものである。
【００１６】本発明による更に他のメモリ素子の製造方
法は、絶縁体よりなる下地部の上に制御用電極を形成す
る工程と、制御用電極の上に制御用絶縁膜を形成する工
程と、制御用絶縁膜の上に、分散された複数の微粒子よ
りなる蓄積領域を形成する工程と、蓄積領域の上にトン
ネル絶縁膜を形成する工程と、トンネル絶縁膜の上に半
導体よりなる伝導領域を形成する工程と、伝導領域に隣
接する第１の不純物領域および第１の不純物領域と離間
し、伝導領域に隣接する第２の不純物領域をそれぞれ形
成する工程とを含み、伝導領域を、表面の粗さが０．１
ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成
すると共に、蓄積領域の微粒子の数を、伝導領域におけ
る結晶粒数よりも多くするものである。
法は、絶縁体よりなる下地部の上に制御用電極を形成す
る工程と、制御用電極の上に制御用絶縁膜を形成する工
程と、制御用絶縁膜の上に、分散された複数の微粒子よ
りなる蓄積領域を形成する工程と、蓄積領域の上にトン
ネル絶縁膜を形成する工程と、トンネル絶縁膜の上に半
導体よりなる伝導領域を形成する工程と、伝導領域に隣
接する第１の不純物領域および第１の不純物領域と離間
し、伝導領域に隣接する第２の不純物領域をそれぞれ形
成する工程とを含み、伝導領域を、表面の粗さが０．１
ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成
すると共に、蓄積領域の微粒子の数を、伝導領域におけ
る結晶粒数よりも多くするものである。
【００１７】本発明による半導体装置の製造方法は、基
板上に半導体膜を形成した後、この半導体膜上に、半導
体元素を過剰に含む非化学量論的組成の蓄積領域形成用
膜を形成する工程と、加熱処理を施すことにより、蓄積
領域形成用膜中に半導体の微粒子を分散させて蓄積領域
を形成する工程とを含むものである。なお、「非化学量
論的組成」とは、化学量論的組成から外れた成分比の組
成をいい、本発明では、化学量論的組成の場合よりも半
導体を過剰に含むように成分比が外れている場合をい
う。蓄積領域を構成する微粒子は、大きさが１ｎｍ〜１
０ｎｍの範囲の微粒子であり、一例としてシリコン（Ｓ
ｉ）またはゲルマニウム（Ｇｅ）などが挙げられる。
板上に半導体膜を形成した後、この半導体膜上に、半導
体元素を過剰に含む非化学量論的組成の蓄積領域形成用
膜を形成する工程と、加熱処理を施すことにより、蓄積
領域形成用膜中に半導体の微粒子を分散させて蓄積領域
を形成する工程とを含むものである。なお、「非化学量
論的組成」とは、化学量論的組成から外れた成分比の組
成をいい、本発明では、化学量論的組成の場合よりも半
導体を過剰に含むように成分比が外れている場合をい
う。蓄積領域を構成する微粒子は、大きさが１ｎｍ〜１
０ｎｍの範囲の微粒子であり、一例としてシリコン（Ｓ
ｉ）またはゲルマニウム（Ｇｅ）などが挙げられる。
【００１８】本発明によるメモリ素子およびその製造方
法では、蓄積領域における微粒子の面密度が、トンネル
絶縁膜に生じた構造的な孔（ピンホール）の面密度より
も大きい構成、あるいは、蓄積領域における微粒子の数
が５個以上の構成、あるいは、伝導領域が、表面の粗さ
が０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜に
より形成されると共に、蓄積領域の微粒子の数が伝導領
域における結晶粒数よりも多い構成を有しているため、
トンネル絶縁膜に存在するピンホール等の欠陥によって
一部の微粒子に蓄積された電荷がリークしても、欠陥が
存在しない領域に形成された微粒子に蓄積された電荷は
リークすることがない。そのため、長時間に渡って情報
が蓄積される。
法では、蓄積領域における微粒子の面密度が、トンネル
絶縁膜に生じた構造的な孔（ピンホール）の面密度より
も大きい構成、あるいは、蓄積領域における微粒子の数
が５個以上の構成、あるいは、伝導領域が、表面の粗さ
が０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜に
より形成されると共に、蓄積領域の微粒子の数が伝導領
域における結晶粒数よりも多い構成を有しているため、
トンネル絶縁膜に存在するピンホール等の欠陥によって
一部の微粒子に蓄積された電荷がリークしても、欠陥が
存在しない領域に形成された微粒子に蓄積された電荷は
リークすることがない。そのため、長時間に渡って情報
が蓄積される。
【００１９】また、本発明による半導体装置の製造方法
では、半導体を過剰に含む非化学量論的組成の蓄積領域
形成用膜に対してエネルギービーム照射等の加熱処理が
施されることにより、蓄積領域形成用膜中に半導体の微
粒子が分散し、蓄積領域が形成される。
では、半導体を過剰に含む非化学量論的組成の蓄積領域
形成用膜に対してエネルギービーム照射等の加熱処理が
施されることにより、蓄積領域形成用膜中に半導体の微
粒子が分散し、蓄積領域が形成される。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２１】〔第１の実施の形態〕図１は、本発明の第
１の実施の形態に係るメモリ素子の基本的な構成を表す
ものである。なお、以下の説明では、例として電荷とし
て電子を用いる場合について説明する。電荷として正孔
を用いる場合には、電位の符号を逆にして考えればよ
い。
１の実施の形態に係るメモリ素子の基本的な構成を表す
ものである。なお、以下の説明では、例として電荷とし
て電子を用いる場合について説明する。電荷として正孔
を用いる場合には、電位の符号を逆にして考えればよ
い。
【００２２】本実施の形態に係るメモリ素子は、例えば
石英，ガラス，プラスチック等の非シリコン材料からな
る基板１１の上に形成されたバッファ層１２の上に、伝
導領域１３ｃと、この伝導領域１３ｃの両側にそれぞれ
隣接して形成された第１の不純物領域１３ａおよび第２
の不純物領域１３ｂとを備えた構成を有している。バッ
ファ層１２はＳｉＯ2 あるいはＳｉ3 Ｎ4 等の絶縁膜に
より構成されている。
石英，ガラス，プラスチック等の非シリコン材料からな
る基板１１の上に形成されたバッファ層１２の上に、伝
導領域１３ｃと、この伝導領域１３ｃの両側にそれぞれ
隣接して形成された第１の不純物領域１３ａおよび第２
の不純物領域１３ｂとを備えた構成を有している。バッ
ファ層１２はＳｉＯ2 あるいはＳｉ3 Ｎ4 等の絶縁膜に
より構成されている。
【００２３】第１の不純物領域１３ａ、第２の不純物領
域１３ｂおよび伝導領域１３ｃは、それぞれ、例えば膜
厚数十ｎｍ程度の多結晶シリコン層１３により構成され
ている。第１の不純物領域１３ａおよび第２の不純物領
域１３ｂは、それぞれ、多結晶シリコン層１３に、例え
ば、ｎ型不純物として燐（Ｐ）などのＶ族元素、あるい
はｐ型不純物としてホウ素（Ｂ）などのＩＩＩ族元素を
添加することにより構成されている。なお、これら第１
の不純物領域１３ａ、第２の不純物領域１３ｂおよび伝
導領域１３ｃは、単結晶半導体以外の半導体（非単結晶
半導体）であればよく、例えば非晶質Ｓｉx Ｇｅ
1-x （０≦ｘ≦１）または多結晶Ｓｉx Ｇｅ1-x （０≦
ｘ≦１）により構成することができる。
域１３ｂおよび伝導領域１３ｃは、それぞれ、例えば膜
厚数十ｎｍ程度の多結晶シリコン層１３により構成され
ている。第１の不純物領域１３ａおよび第２の不純物領
域１３ｂは、それぞれ、多結晶シリコン層１３に、例え
ば、ｎ型不純物として燐（Ｐ）などのＶ族元素、あるい
はｐ型不純物としてホウ素（Ｂ）などのＩＩＩ族元素を
添加することにより構成されている。なお、これら第１
の不純物領域１３ａ、第２の不純物領域１３ｂおよび伝
導領域１３ｃは、単結晶半導体以外の半導体（非単結晶
半導体）であればよく、例えば非晶質Ｓｉx Ｇｅ
1-x （０≦ｘ≦１）または多結晶Ｓｉx Ｇｅ1-x （０≦
ｘ≦１）により構成することができる。
【００２４】伝導領域１３ｃの真上に対応する位置に
は、絶縁膜１４が設けられている。絶縁膜１４は、トン
ネル絶縁膜１４ａと、このトンネル絶縁膜１４ａの上に
積層された制御用絶縁膜１４ｂとにより構成されてい
る。これらトンネル絶縁膜１４ａおよび制御用絶縁膜１
４ｂは、それぞれＳｉＯ2 ，Ｓｉ3 Ｎ4 またはＳｉＮk
Ｏl （ｋ，ｌ≠０）などにより形成されている。トンネ
ル絶縁膜１４ａと制御用絶縁膜１４ｂとの間には、電荷
（ここでは電子）を保持するための蓄積領域１５が設け
られている。トンネル絶縁膜１４ａの膜厚は、量子力学
的トンネル効果により電子がトンネル絶縁膜１４ａ中を
蓄積領域１５へ遷移できる大きさ（例えば５ｎｍ未満）
となっている。
は、絶縁膜１４が設けられている。絶縁膜１４は、トン
ネル絶縁膜１４ａと、このトンネル絶縁膜１４ａの上に
積層された制御用絶縁膜１４ｂとにより構成されてい
る。これらトンネル絶縁膜１４ａおよび制御用絶縁膜１
４ｂは、それぞれＳｉＯ2 ，Ｓｉ3 Ｎ4 またはＳｉＮk
Ｏl （ｋ，ｌ≠０）などにより形成されている。トンネ
ル絶縁膜１４ａと制御用絶縁膜１４ｂとの間には、電荷
（ここでは電子）を保持するための蓄積領域１５が設け
られている。トンネル絶縁膜１４ａの膜厚は、量子力学
的トンネル効果により電子がトンネル絶縁膜１４ａ中を
蓄積領域１５へ遷移できる大きさ（例えば５ｎｍ未満）
となっている。
【００２５】蓄積領域１５は、離散的に配置された複数
の微粒子（量子ドット）１５ａにより構成されている。
この微粒子１５ａは、Ｓｉy Ｇｅ1-y （０≦ｙ≦１）、
ＳｉＦｅ2 ，ＩＩ−ＶＩ，ＩＩＩ−Ｖ族化合物などの半
導体粒子、Ａｕ，Ｓｂ，Ｓｎなどの金属微粒子、または
ＳｉＮz （ｚ≠０）などの絶縁体粒子により形成され
る。
の微粒子（量子ドット）１５ａにより構成されている。
この微粒子１５ａは、Ｓｉy Ｇｅ1-y （０≦ｙ≦１）、
ＳｉＦｅ2 ，ＩＩ−ＶＩ，ＩＩＩ−Ｖ族化合物などの半
導体粒子、Ａｕ，Ｓｂ，Ｓｎなどの金属微粒子、または
ＳｉＮz （ｚ≠０）などの絶縁体粒子により形成され
る。
【００２６】本実施の形態の蓄積領域１５では、微粒子
１５ａの数（面密度）は、製造過程においてトンネル絶
縁膜１４ａに生じた構造的な孔（ピンホール）の面密度
よりも大きくなっており、具体的には、５個以上であ
る。なお、通常、多結晶シリコン層１３の表面には凹凸
があるが、本実施の形態では、その粗さは０．１ｎｍ以
上１００ｎｍ以下の範囲であり、かつ、蓄積領域１５に
おける微粒子１５ａの数は、伝導領域１３ｃ中の結晶粒
数に比べて多くなっていることが望ましい。
１５ａの数（面密度）は、製造過程においてトンネル絶
縁膜１４ａに生じた構造的な孔（ピンホール）の面密度
よりも大きくなっており、具体的には、５個以上であ
る。なお、通常、多結晶シリコン層１３の表面には凹凸
があるが、本実施の形態では、その粗さは０．１ｎｍ以
上１００ｎｍ以下の範囲であり、かつ、蓄積領域１５に
おける微粒子１５ａの数は、伝導領域１３ｃ中の結晶粒
数に比べて多くなっていることが望ましい。
【００２７】絶縁膜１４の上、すなわち、蓄積領域１５
を中心として伝導領域１３ｃの反対側の位置には、制御
用電極（制御用電極）１６が形成されている。制御用電
極１６は、例えばアルミニウム（Ａｌ）等の金属、また
は不純物がドープされた低抵抗の多結晶シリコン層によ
り構成されている。この制御用電極１６により伝導領域
１３ｃと蓄積領域１５との間に電場が印加され、伝導領
域１３ｃの伝導度および蓄積領域１５内の電子の数が制
御されるようになっている。制御用電極１６と蓄積領域
１５との間の制御用絶縁膜１４ｂの膜厚は、量子力学的
トンネル効果により電子が制御用絶縁膜１４ｂ中を電子
が遷移できない程度の大きさ（例えば５０ｎｍ以上）と
なっている。
を中心として伝導領域１３ｃの反対側の位置には、制御
用電極（制御用電極）１６が形成されている。制御用電
極１６は、例えばアルミニウム（Ａｌ）等の金属、また
は不純物がドープされた低抵抗の多結晶シリコン層によ
り構成されている。この制御用電極１６により伝導領域
１３ｃと蓄積領域１５との間に電場が印加され、伝導領
域１３ｃの伝導度および蓄積領域１５内の電子の数が制
御されるようになっている。制御用電極１６と蓄積領域
１５との間の制御用絶縁膜１４ｂの膜厚は、量子力学的
トンネル効果により電子が制御用絶縁膜１４ｂ中を電子
が遷移できない程度の大きさ（例えば５０ｎｍ以上）と
なっている。
【００２８】次に、このような構成を有するメモリ素子
の作用、すなわち、情報（データ）の書き込み法および
消去法、並びに情報の保持法および読み出し法について
それぞれ説明する。なお、以下の説明において、第１の
不純物領域１３ａは接地（電位＝０Ｖ）されているもの
とする。
の作用、すなわち、情報（データ）の書き込み法および
消去法、並びに情報の保持法および読み出し法について
それぞれ説明する。なお、以下の説明において、第１の
不純物領域１３ａは接地（電位＝０Ｖ）されているもの
とする。
【００２９】このメモリ素子では、第１の不純物領域１
３ａおよび第２の不純物領域１３ｂがｎ型の場合には、
第２の不純物領域１３ｂを、第１の不純物領域１３ａと
同電位（０Ｖ）とする、または第２の不純物領域１３ａ
よりも高い電位（例えば１０Ｖ）を印加すると共に、制
御用電極１６に第１の不純物領域１３ａの電位よりも高
い電位（例えば２０Ｖ）を印加することにより、伝導領
域１３ｃの電荷（電子）が伝導領域−蓄積領域間のトン
ネル絶縁膜１４ａを量子力学的トンネル効果により遷移
し、蓄積領域１５の分散された複数の微粒子１５ａに蓄
積される。これにより情報が書き込まれる。
３ａおよび第２の不純物領域１３ｂがｎ型の場合には、
第２の不純物領域１３ｂを、第１の不純物領域１３ａと
同電位（０Ｖ）とする、または第２の不純物領域１３ａ
よりも高い電位（例えば１０Ｖ）を印加すると共に、制
御用電極１６に第１の不純物領域１３ａの電位よりも高
い電位（例えば２０Ｖ）を印加することにより、伝導領
域１３ｃの電荷（電子）が伝導領域−蓄積領域間のトン
ネル絶縁膜１４ａを量子力学的トンネル効果により遷移
し、蓄積領域１５の分散された複数の微粒子１５ａに蓄
積される。これにより情報が書き込まれる。
【００３０】なお、第１の不純物領域１３ａおよび第２
の不純物領域１３ｂがｐ型の場合には、第２の不純物領
域１３ｂを、第１の不純物領域１３ａと同電位（０Ｖ）
とする、または第１の不純物領域１３ａよりも低い（例
えば−１０Ｖ）電位を印加する共に、制御用電極１６に
第１の不純物領域１３ａの電位よりも低い電位（例えば
−２０Ｖ）を印加することにより、伝導領域１３ｃの電
荷（正孔）が伝導領域−蓄積領域間のトンネル絶縁膜１
４ａを量子力学的トンネル効果により遷移し、蓄積領域
１５の分散された複数の微粒子１５ａに蓄積される。こ
れにより情報が書き込まれる。このように書き込まれた
情報は、全ての電極の電位を同電位または浮遊状態とす
ることにより保持される。
の不純物領域１３ｂがｐ型の場合には、第２の不純物領
域１３ｂを、第１の不純物領域１３ａと同電位（０Ｖ）
とする、または第１の不純物領域１３ａよりも低い（例
えば−１０Ｖ）電位を印加する共に、制御用電極１６に
第１の不純物領域１３ａの電位よりも低い電位（例えば
−２０Ｖ）を印加することにより、伝導領域１３ｃの電
荷（正孔）が伝導領域−蓄積領域間のトンネル絶縁膜１
４ａを量子力学的トンネル効果により遷移し、蓄積領域
１５の分散された複数の微粒子１５ａに蓄積される。こ
れにより情報が書き込まれる。このように書き込まれた
情報は、全ての電極の電位を同電位または浮遊状態とす
ることにより保持される。
【００３１】このように、本実施の形態のメモリ素子で
は、蓄積領域１５が分散された５個以上の微粒子１５ａ
により構成されているので、トンネル絶縁膜１４ａに存
在する構造的な欠陥によって一部の微粒子１５ａに蓄積
された電荷がリークしても、トンネル絶縁膜１４ａのう
ち欠陥が存在しない領域に形成された微粒子１５ａに蓄
積された電荷はリークしない。従って、本実施の形態で
は、蓄積領域１５に蓄積された情報は長時間に渡って保
持される。これは、多結晶シリコン層１３の表面の粗さ
が０．１ｎｍ以上１００ｎｍ以下の範囲であり、かつ、
蓄積領域１５における微粒子１５ａの数が、伝導領域１
３ｃ中の結晶粒数に比べて多くなっている場合も同様で
ある。すなわち、多結晶シリコン層１３の凹凸部分に電
界が集中しても、それ以外の領域にも微粒子１５ａが存
在するため、電荷がリークすることなく、長時間、電荷
を保持することができる。従って、本実施の形態では、
低温プロセスによりトンネル絶縁膜を形成することがで
き、基板として、ガラスやプラスチックなどの安価な材
質のものを使用することが可能になる。
は、蓄積領域１５が分散された５個以上の微粒子１５ａ
により構成されているので、トンネル絶縁膜１４ａに存
在する構造的な欠陥によって一部の微粒子１５ａに蓄積
された電荷がリークしても、トンネル絶縁膜１４ａのう
ち欠陥が存在しない領域に形成された微粒子１５ａに蓄
積された電荷はリークしない。従って、本実施の形態で
は、蓄積領域１５に蓄積された情報は長時間に渡って保
持される。これは、多結晶シリコン層１３の表面の粗さ
が０．１ｎｍ以上１００ｎｍ以下の範囲であり、かつ、
蓄積領域１５における微粒子１５ａの数が、伝導領域１
３ｃ中の結晶粒数に比べて多くなっている場合も同様で
ある。すなわち、多結晶シリコン層１３の凹凸部分に電
界が集中しても、それ以外の領域にも微粒子１５ａが存
在するため、電荷がリークすることなく、長時間、電荷
を保持することができる。従って、本実施の形態では、
低温プロセスによりトンネル絶縁膜を形成することがで
き、基板として、ガラスやプラスチックなどの安価な材
質のものを使用することが可能になる。
【００３２】また、書き込まれた情報は、第１の不純物
領域１３ａおよび第２の不純物領域１３ｂがｎ型の場合
には、第２の不純物領域１３ｂを第１の不純物領域１３
ａと同電位とすると共に、制御用電極１６に第１の不純
物領域１３ａの電位よりも低い電位（例えば−２０Ｖ）
を印加することにより、蓄積領域１５に保持された電荷
（電子）が伝導領域−蓄積領域間のトンネル絶縁膜１４
ａを遷移して伝導領域１３ｃへ引き抜かれ、消去され
る。
領域１３ａおよび第２の不純物領域１３ｂがｎ型の場合
には、第２の不純物領域１３ｂを第１の不純物領域１３
ａと同電位とすると共に、制御用電極１６に第１の不純
物領域１３ａの電位よりも低い電位（例えば−２０Ｖ）
を印加することにより、蓄積領域１５に保持された電荷
（電子）が伝導領域−蓄積領域間のトンネル絶縁膜１４
ａを遷移して伝導領域１３ｃへ引き抜かれ、消去され
る。
【００３３】なお、第１の不純物領域１３ａおよび第２
の不純物領域１３ｂがｐ型半導体の場合には、第２の不
純物領域１３ｂを第１の不純物領域１３ａと同電位とす
ると共に、制御用電極１６に第１の不純物領域１３ａの
電位よりも高い電位（例えば２０Ｖ）を印加する。これ
により、蓄積領域１５の微粒子１５ａに保持された電荷
（正孔）が、伝導領域−蓄積領域間のトンネル絶縁膜１
４ａを遷移して伝導領域１３ｃへ引き抜かれ、情報が消
去される。
の不純物領域１３ｂがｐ型半導体の場合には、第２の不
純物領域１３ｂを第１の不純物領域１３ａと同電位とす
ると共に、制御用電極１６に第１の不純物領域１３ａの
電位よりも高い電位（例えば２０Ｖ）を印加する。これ
により、蓄積領域１５の微粒子１５ａに保持された電荷
（正孔）が、伝導領域−蓄積領域間のトンネル絶縁膜１
４ａを遷移して伝導領域１３ｃへ引き抜かれ、情報が消
去される。
【００３４】更に、書き込まれた情報は、制御用電極１
６の電位に対する伝導領域１３ｃの伝導度または電流値
を測定することにより、蓄積領域１５内の電荷量の変化
が検出され、読み出される。
６の電位に対する伝導領域１３ｃの伝導度または電流値
を測定することにより、蓄積領域１５内の電荷量の変化
が検出され、読み出される。
【００３５】〔第２の実施の形態〕図２は本発明の第２
の実施の形態に係るメモリ素子の構成を表すものであ
る。このメモリ素子２０は、例えば石英からなる基板２
１の上に、ＳｉＯ2 あるいはＳｉ3 Ｎ4 等の絶縁膜から
なるバッファ層２２を介して制御用電極（制御用電極）
２６を備えている。
の実施の形態に係るメモリ素子の構成を表すものであ
る。このメモリ素子２０は、例えば石英からなる基板２
１の上に、ＳｉＯ2 あるいはＳｉ3 Ｎ4 等の絶縁膜から
なるバッファ層２２を介して制御用電極（制御用電極）
２６を備えている。
【００３６】バッファ層２２および制御用電極２６の上
には絶縁膜２４が形成されている。絶縁膜２４は、制御
用絶縁膜２４ｂと、この制御用絶縁膜２４ｂの上に積層
されたトンネル絶縁膜２４ａとにより構成されている。
トンネル絶縁膜２４ａと制御用絶縁膜２４ｂとの間に
は、複数の離散的に配置された微粒子２５ａからなる蓄
積領域２５が設けられている。絶縁膜２４の上には、伝
導領域２３ｃと、この伝導領域２３ａの両側にそれぞれ
隣接して設けられた第１の不純物領域２３ａおよび第２
の不純物領域２３ｂが設けられている。これら第１の不
純物領域２３ａ、第２の不純物領域２３ｂおよび伝導領
域２３ｃは多結晶シリコン層２３内に形成されている。
には絶縁膜２４が形成されている。絶縁膜２４は、制御
用絶縁膜２４ｂと、この制御用絶縁膜２４ｂの上に積層
されたトンネル絶縁膜２４ａとにより構成されている。
トンネル絶縁膜２４ａと制御用絶縁膜２４ｂとの間に
は、複数の離散的に配置された微粒子２５ａからなる蓄
積領域２５が設けられている。絶縁膜２４の上には、伝
導領域２３ｃと、この伝導領域２３ａの両側にそれぞれ
隣接して設けられた第１の不純物領域２３ａおよび第２
の不純物領域２３ｂが設けられている。これら第１の不
純物領域２３ａ、第２の不純物領域２３ｂおよび伝導領
域２３ｃは多結晶シリコン層２３内に形成されている。
【００３７】本実施の形態のメモリ素子は、第１の実施
の形態のメモリ素子が所謂トップゲート型であるのに対
してボトムゲート型であることを除き、その他の構成、
および作用（情報の書き込み法および消去法、並びに情
報の保持法および読み出し法）および効果は、実質的に
第１の実施の形態と同様であるので、その説明は省略す
る。
の形態のメモリ素子が所謂トップゲート型であるのに対
してボトムゲート型であることを除き、その他の構成、
および作用（情報の書き込み法および消去法、並びに情
報の保持法および読み出し法）および効果は、実質的に
第１の実施の形態と同様であるので、その説明は省略す
る。
【００３８】図３および図４はそれぞれ上記メモリ素子
の第１の集積化方法を説明するための回路構成図であ
る。この第１の方法は、各メモリ素子のゲート電極をワ
ード線と接続すると共に、ソース−ドレイン経路をそれ
ぞれビット線とソース線との間に接続し、これらメモリ
素子を複数並列に配列するものである。また、図５は、
同じく上記メモリ素子を第２の方法により集積化した場
合の回路構成を表すものである。第２の方法では、各メ
モリ素子のゲート電極をワード線と接続すると共に、ソ
ース−ドレイン経路をそれぞれビット線とソース線との
間に接続し、これらメモリ素子を複数直列に配列する。
なお、これらの方法により集積化されたメモリ装置の作
用についての説明は後述する。
の第１の集積化方法を説明するための回路構成図であ
る。この第１の方法は、各メモリ素子のゲート電極をワ
ード線と接続すると共に、ソース−ドレイン経路をそれ
ぞれビット線とソース線との間に接続し、これらメモリ
素子を複数並列に配列するものである。また、図５は、
同じく上記メモリ素子を第２の方法により集積化した場
合の回路構成を表すものである。第２の方法では、各メ
モリ素子のゲート電極をワード線と接続すると共に、ソ
ース−ドレイン経路をそれぞれビット線とソース線との
間に接続し、これらメモリ素子を複数直列に配列する。
なお、これらの方法により集積化されたメモリ装置の作
用についての説明は後述する。
【００３９】〔第１の実施の形態に係る製造方法〕次
に、図６（Ａ），（Ｂ）乃至図１０（Ａ），（Ｂ）を参
照して、上記第１の実施の形態のメモリ素子の第１の製
造方法について説明する。ここで、各図において（Ｂ）
は平面図を表し、（Ａ）は図（Ｂ）のα−α線に沿った
断面図を表している。
に、図６（Ａ），（Ｂ）乃至図１０（Ａ），（Ｂ）を参
照して、上記第１の実施の形態のメモリ素子の第１の製
造方法について説明する。ここで、各図において（Ｂ）
は平面図を表し、（Ａ）は図（Ｂ）のα−α線に沿った
断面図を表している。
【００４０】（第１の方法）まず、図６（Ａ），（Ｂ）
に示したように、絶縁基板、例えば石英，ガラス，プラ
スチック等の基板１１上に、例えばＣＶＤ（Chemical V
apor Deposition:化学的気相成長 )法またはスパッタリ
ング法により、例えば１００ｎｍ程度の厚さのＳｉ3 Ｎ
4 層またはＳｉＯ2 層からなるバッファ層１２を形成す
る。その後、基板温度を６００〜７００℃とし、例えば
ＣＶＤ法またはスパッタリング法により、数１０ｎｍ程
度の膜厚の多結晶シリコン層１３を形成した後、エッチ
ングにより素子分離を行う。なお、このとき多結晶シリ
コン層１３には、通常、孔（ピンホール）１０からなる
欠陥が発生する。
に示したように、絶縁基板、例えば石英，ガラス，プラ
スチック等の基板１１上に、例えばＣＶＤ（Chemical V
apor Deposition:化学的気相成長 )法またはスパッタリ
ング法により、例えば１００ｎｍ程度の厚さのＳｉ3 Ｎ
4 層またはＳｉＯ2 層からなるバッファ層１２を形成す
る。その後、基板温度を６００〜７００℃とし、例えば
ＣＶＤ法またはスパッタリング法により、数１０ｎｍ程
度の膜厚の多結晶シリコン層１３を形成した後、エッチ
ングにより素子分離を行う。なお、このとき多結晶シリ
コン層１３には、通常、孔（ピンホール）１０からなる
欠陥が発生する。
【００４１】続いて、図７（Ａ），（Ｂ）に示したよう
に、熱酸化法により、あるいは交流電磁場中に酸素を導
入することによって生成した酸素電離気体に、基板表面
を曝して酸化する方法によって、多結晶シリコン層１３
（伝導領域Ｃｈ１）の表面を１０ｎｍ前後の厚さだけ酸
化し、トンネル絶縁膜１４ａを形成する。このとき、図
示しないが、トンネル絶縁膜１４ａには、多結晶シリコ
ン層１３中の孔１０に起因して前述のように多数の孔
（ピンホール）が発生する。
に、熱酸化法により、あるいは交流電磁場中に酸素を導
入することによって生成した酸素電離気体に、基板表面
を曝して酸化する方法によって、多結晶シリコン層１３
（伝導領域Ｃｈ１）の表面を１０ｎｍ前後の厚さだけ酸
化し、トンネル絶縁膜１４ａを形成する。このとき、図
示しないが、トンネル絶縁膜１４ａには、多結晶シリコ
ン層１３中の孔１０に起因して前述のように多数の孔
（ピンホール）が発生する。
【００４２】次に、図８（Ａ），（Ｂ）に示したよう
に、シラン、ジシランなどシリコン原子を含むガスと、
ゲルマンなどゲルマニウム原子を含むガスを原料とした
化学気相成長法、あるいはシリコンまたはゲルマニウム
または金属を原料としたスパッタリング法により、Ｓｉ
x Ｇｅ1-x （０≦ｘ≦１）をトンネル絶縁膜１４ａ上に
成膜し、多数の微粒子１５ａからなる蓄積領域１５を形
成する。このとき微粒子１５ａの数は、トンネル絶縁膜
１４ａの表面の被覆率が１より小さくなるようにする。
また、この微粒子の数は、トンネル絶縁膜１４ａに生じ
た欠陥よりも面密度が大きく、その数は、５以上とす
る。
に、シラン、ジシランなどシリコン原子を含むガスと、
ゲルマンなどゲルマニウム原子を含むガスを原料とした
化学気相成長法、あるいはシリコンまたはゲルマニウム
または金属を原料としたスパッタリング法により、Ｓｉ
x Ｇｅ1-x （０≦ｘ≦１）をトンネル絶縁膜１４ａ上に
成膜し、多数の微粒子１５ａからなる蓄積領域１５を形
成する。このとき微粒子１５ａの数は、トンネル絶縁膜
１４ａの表面の被覆率が１より小さくなるようにする。
また、この微粒子の数は、トンネル絶縁膜１４ａに生じ
た欠陥よりも面密度が大きく、その数は、５以上とす
る。
【００４３】次に、図９（Ａ），（Ｂ）に示したよう
に、ＳｉＨ4 （シラン）、Ｓｉ2 Ｈ6（ジシラン）など
シリコン原子を含むガスおよびＮ2 Ｏ（亜酸化窒素）、
Ｏ2 （酸素）など酸素原子を含むガスによる化学気相成
長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの電
離気体雰囲気中でのシリコンのスパッタリングにより、
膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成する。続
いて、多結晶シリコンまたはＡｌ（アルミニウム），Ｃ
ｕ（銅），Ｗ（タングステン）などの金属により、制御
用絶縁膜１４ｂ上の伝導領域１３ｃ（多結晶シリコン層
１３）に対向する位置に、制御用電極（ゲート電極）１
６を形成する。その後、制御用電極１６をマスクにし
て、伝導領域（多結晶シリコン層１３）の表面までＣＦ
4 （四フッ化炭素）およびＨ2 （水素）の混合ガスを用
いたＲＩＥ（Reactive Ion Etching :反応性イオンエッ
チング) により制御用絶縁膜１４ｂの選択エッチングを
行う。
に、ＳｉＨ4 （シラン）、Ｓｉ2 Ｈ6（ジシラン）など
シリコン原子を含むガスおよびＮ2 Ｏ（亜酸化窒素）、
Ｏ2 （酸素）など酸素原子を含むガスによる化学気相成
長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの電
離気体雰囲気中でのシリコンのスパッタリングにより、
膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成する。続
いて、多結晶シリコンまたはＡｌ（アルミニウム），Ｃ
ｕ（銅），Ｗ（タングステン）などの金属により、制御
用絶縁膜１４ｂ上の伝導領域１３ｃ（多結晶シリコン層
１３）に対向する位置に、制御用電極（ゲート電極）１
６を形成する。その後、制御用電極１６をマスクにし
て、伝導領域（多結晶シリコン層１３）の表面までＣＦ
4 （四フッ化炭素）およびＨ2 （水素）の混合ガスを用
いたＲＩＥ（Reactive Ion Etching :反応性イオンエッ
チング) により制御用絶縁膜１４ｂの選択エッチングを
行う。
【００４４】次に、図１０（Ａ），（Ｂ）に示したよう
に、制御用電極１６をマスクにしてイオン注入を行い、
多結晶シリコン層１３に第１の不純物領域１３ａおよび
第２の不純物領域１３ｂを形成する。イオン注入は、伝
導電荷を電子にするならばＶ族原子、例えばリン（Ｐ）
原子、伝導電荷を正孔にするならばＩＩＩ族、例えばホ
ウ素（Ｂ）原子をイオン注入する。あるいは、伝導電荷
を電子にするならばＶ族原子を含む電離気体、例えばＰ
Ｈ3 の電離気体、伝導電荷を正孔にするならばＩＩＩ族
原子を含む電離気体、例えばＢ2 Ｈ6 の電離気体を制御
用電極１６をマスクにして多結晶シリコン層１３に照射
することにより第１の不純物領域１３ａおよび第２の不
純物領域１３ｂを形成することもできる。その後、電気
炉あるいはエキシマレーザを用いて素子を加熱し、注入
した不純物を活性化させる。
に、制御用電極１６をマスクにしてイオン注入を行い、
多結晶シリコン層１３に第１の不純物領域１３ａおよび
第２の不純物領域１３ｂを形成する。イオン注入は、伝
導電荷を電子にするならばＶ族原子、例えばリン（Ｐ）
原子、伝導電荷を正孔にするならばＩＩＩ族、例えばホ
ウ素（Ｂ）原子をイオン注入する。あるいは、伝導電荷
を電子にするならばＶ族原子を含む電離気体、例えばＰ
Ｈ3 の電離気体、伝導電荷を正孔にするならばＩＩＩ族
原子を含む電離気体、例えばＢ2 Ｈ6 の電離気体を制御
用電極１６をマスクにして多結晶シリコン層１３に照射
することにより第１の不純物領域１３ａおよび第２の不
純物領域１３ｂを形成することもできる。その後、電気
炉あるいはエキシマレーザを用いて素子を加熱し、注入
した不純物を活性化させる。
【００４５】その後、図示しないが、例えばＣＶＤ法ま
たはスパッタリング法により、このようにして形成され
たメモリ素子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からな
る保護膜を形成する。
たはスパッタリング法により、このようにして形成され
たメモリ素子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からな
る保護膜を形成する。
【００４６】（第２の方法）次に、図１１（Ａ），
（Ｂ）乃至図１４（Ａ），（Ｂ）を参照して、上記第１
の実施の形態のメモリ素子の第２の製造方法について説
明する。ここで、各図において、（Ｂ）は平面図、
（Ａ）は図（Ｂ）のβ−β線に沿った断面図をそれぞれ
表している。
（Ｂ）乃至図１４（Ａ），（Ｂ）を参照して、上記第１
の実施の形態のメモリ素子の第２の製造方法について説
明する。ここで、各図において、（Ｂ）は平面図、
（Ａ）は図（Ｂ）のβ−β線に沿った断面図をそれぞれ
表している。
【００４７】まず、図１１（Ａ），（Ｂ）に示したよう
に、石英等の基板１１の上に、ＣＶＤまたはスパッタリ
ング法により、例えば膜厚１００ｎｍ程度のＳｉ3 Ｎ4
層またはＳｉＯ2 層からなるバッファ層１２を形成す
る。続いて、プラズマＣＶＤ（Plasma Enhanced Chemic
al Vapor Deposition;ＰＥＣＶＤ）法またはスパッタリ
ング法により、膜厚数１０ｎｍ程度の非晶質シリコン層
１３′を基板１１に変形が生じない程度の温度で形成し
た後、エッチングにより素子分離を行う。
に、石英等の基板１１の上に、ＣＶＤまたはスパッタリ
ング法により、例えば膜厚１００ｎｍ程度のＳｉ3 Ｎ4
層またはＳｉＯ2 層からなるバッファ層１２を形成す
る。続いて、プラズマＣＶＤ（Plasma Enhanced Chemic
al Vapor Deposition;ＰＥＣＶＤ）法またはスパッタリ
ング法により、膜厚数１０ｎｍ程度の非晶質シリコン層
１３′を基板１１に変形が生じない程度の温度で形成し
た後、エッチングにより素子分離を行う。
【００４８】次に、図１２（Ａ），（Ｂ）に示したよう
に、プラズマ酸化法により非晶質シリコン層１３′の表
面を酸化し、その上部にＰＥＣＶＤ法により膜厚数１０
ｎｍのＳｉＯx 層（ｘ＜２）からなるトンネル絶縁膜１
４ａを形成し、その後、ＸｅＣｌエキシマレーザを１５
０〜３００ｍＪ／ｃｍ2 程度照射することにより、非晶
質シリコン層１３′を結晶化し、多結晶シリコン層１３
とする。このとき、ＳｉＯx 中の過剰なシリコンが析出
し、多数の微粒子１５ａからなる蓄積領域１５が形成さ
れる。なお、ＳｉＯx 層（ｘ＜２）からなるトンネル絶
縁膜１４ａを形成する代わりに、第１の方法と同様に、
シラン、ジシランなどシリコン原子を含むガスとゲルマ
ンなどゲルマニウム原子を含むガスを原料とした化学気
相成長法、あるいはシリコンまたはゲルマニウムまたは
金属を原料としたスパッタリング法により、被覆率が１
より少なくなるようにして蓄積領域１５を形成してもよ
い。
に、プラズマ酸化法により非晶質シリコン層１３′の表
面を酸化し、その上部にＰＥＣＶＤ法により膜厚数１０
ｎｍのＳｉＯx 層（ｘ＜２）からなるトンネル絶縁膜１
４ａを形成し、その後、ＸｅＣｌエキシマレーザを１５
０〜３００ｍＪ／ｃｍ2 程度照射することにより、非晶
質シリコン層１３′を結晶化し、多結晶シリコン層１３
とする。このとき、ＳｉＯx 中の過剰なシリコンが析出
し、多数の微粒子１５ａからなる蓄積領域１５が形成さ
れる。なお、ＳｉＯx 層（ｘ＜２）からなるトンネル絶
縁膜１４ａを形成する代わりに、第１の方法と同様に、
シラン、ジシランなどシリコン原子を含むガスとゲルマ
ンなどゲルマニウム原子を含むガスを原料とした化学気
相成長法、あるいはシリコンまたはゲルマニウムまたは
金属を原料としたスパッタリング法により、被覆率が１
より少なくなるようにして蓄積領域１５を形成してもよ
い。
【００４９】次に、図１３（Ａ），（Ｂ）に示したよう
に、シラン、ジシランなどシリコン原子を含むガスおよ
びＮ2 Ｏ、Ｏ2 など酸素原子を含むガスによる化学気相
成長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの
電離気体雰囲気中でのシリコンのスパッタリングによ
り、膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成す
る。続いて、多結晶シリコンまたはＡｌ，Ｃｕ，Ｗなど
の金属により、制御用絶縁膜１４ｂ上の多結晶シリコン
層１３の伝導領域１３ｃに対向する位置に、制御用電極
１６を形成する。その後、制御用電極１６をマスクにし
て、伝導領域（多結晶シリコン層１３）の表面までＣＦ
4 およびＨ2 の混合ガスを用いたＲＩＥにより制御用絶
縁膜１４ｂの選択エッチングを行う。
に、シラン、ジシランなどシリコン原子を含むガスおよ
びＮ2 Ｏ、Ｏ2 など酸素原子を含むガスによる化学気相
成長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの
電離気体雰囲気中でのシリコンのスパッタリングによ
り、膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成す
る。続いて、多結晶シリコンまたはＡｌ，Ｃｕ，Ｗなど
の金属により、制御用絶縁膜１４ｂ上の多結晶シリコン
層１３の伝導領域１３ｃに対向する位置に、制御用電極
１６を形成する。その後、制御用電極１６をマスクにし
て、伝導領域（多結晶シリコン層１３）の表面までＣＦ
4 およびＨ2 の混合ガスを用いたＲＩＥにより制御用絶
縁膜１４ｂの選択エッチングを行う。
【００５０】次に、図１４（Ａ），（Ｂ）に示したよう
に、制御用電極１６をマスクにしてイオン注入を行い、
多結晶シリコン層１３に第１の不純物領域１３ａおよび
第２の不純物領域１３ｂを形成する。イオン注入は、第
１の方法と同様に、伝導電荷を電子にするならばＶ族原
子、例えばリン（Ｐ）原子、伝導電荷を正孔にするなら
ばＩＩＩ族、例えばホウ素（Ｂ）原子をイオン注入す
る。あるいは、伝導電荷を電子にするならばＶ族原子を
含む電離気体、例えばＰＨ3 の電離気体、伝導電荷を正
孔にするならばＩＩＩ族原子を含む電離気体、例えばＢ
2 Ｈ6 の電離気体を制御用電極１６をマスクにして多結
晶シリコン層１３に照射することにより第１の不純物領
域１３ａおよび第２の不純物領域１３ｂを形成すること
もできる。その後、電気炉あるいはエキシマレーザを用
いて素子を加熱し、注入した不純物を活性化させる。そ
の後、図示しないが、例えばＣＶＤ法またはスパッタリ
ング法により、このようにして形成されたメモリ素子の
表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を形成
する。
に、制御用電極１６をマスクにしてイオン注入を行い、
多結晶シリコン層１３に第１の不純物領域１３ａおよび
第２の不純物領域１３ｂを形成する。イオン注入は、第
１の方法と同様に、伝導電荷を電子にするならばＶ族原
子、例えばリン（Ｐ）原子、伝導電荷を正孔にするなら
ばＩＩＩ族、例えばホウ素（Ｂ）原子をイオン注入す
る。あるいは、伝導電荷を電子にするならばＶ族原子を
含む電離気体、例えばＰＨ3 の電離気体、伝導電荷を正
孔にするならばＩＩＩ族原子を含む電離気体、例えばＢ
2 Ｈ6 の電離気体を制御用電極１６をマスクにして多結
晶シリコン層１３に照射することにより第１の不純物領
域１３ａおよび第２の不純物領域１３ｂを形成すること
もできる。その後、電気炉あるいはエキシマレーザを用
いて素子を加熱し、注入した不純物を活性化させる。そ
の後、図示しないが、例えばＣＶＤ法またはスパッタリ
ング法により、このようにして形成されたメモリ素子の
表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を形成
する。
【００５１】図１５は、上記実施の形態により作製した
メモリ素子の、ゲート電圧−ドレイン電流特性（メモリ
効果）を示している。なお、ドレイン電圧は５Ｖであ
る。このメモリ素子は、ＰＥＣＶＤ法によりＳｉＯ0.5
層を形成し、その後、エネルギー密度２６０ｍＪ／ｃｍ
2 のＸｅＣｌエキシマレーザを照射することによりＳｉ
Ｏ0.5 層中にＳｉドットからなる蓄積領域を形成し、続
いて、ＰＨ3 のプラズマ照射により、燐（Ｐ）のイオン
注入を行い、第１の不純物領域および第２の不純物領域
を形成し、更に、ＸｅＣｌエキシマレーザ（２１０ｍＪ
／ｃｍ2 ）によるアニールを行い、注入した不純物の活
性化を行ったものである。
メモリ素子の、ゲート電圧−ドレイン電流特性（メモリ
効果）を示している。なお、ドレイン電圧は５Ｖであ
る。このメモリ素子は、ＰＥＣＶＤ法によりＳｉＯ0.5
層を形成し、その後、エネルギー密度２６０ｍＪ／ｃｍ
2 のＸｅＣｌエキシマレーザを照射することによりＳｉ
Ｏ0.5 層中にＳｉドットからなる蓄積領域を形成し、続
いて、ＰＨ3 のプラズマ照射により、燐（Ｐ）のイオン
注入を行い、第１の不純物領域および第２の不純物領域
を形成し、更に、ＸｅＣｌエキシマレーザ（２１０ｍＪ
／ｃｍ2 ）によるアニールを行い、注入した不純物の活
性化を行ったものである。
【００５２】（第３の方法）次に、図１６（Ａ），
（Ｂ）乃至図２０（Ａ），（Ｂ）を参照して、上記第１
の実施の形態のメモリ素子の第３の製造方法について説
明する。ここでも、各図において、（Ｂ）は平面図、
（Ａ）は（Ｂ）のγ−γ線に沿った断面図をそれぞれ表
している。
（Ｂ）乃至図２０（Ａ），（Ｂ）を参照して、上記第１
の実施の形態のメモリ素子の第３の製造方法について説
明する。ここでも、各図において、（Ｂ）は平面図、
（Ａ）は（Ｂ）のγ−γ線に沿った断面図をそれぞれ表
している。
【００５３】まず、図１６（Ａ），（Ｂ）に示したよう
に、石英等の基板１１上に、ＣＶＤまたはスパッタリン
グ法により、例えば膜厚１００ｎｍ程度のＳｉ3 Ｎ4 層
またはＳｉＯ2 層からなるバッファ層１２を形成する。
続いて、ＰＥＣＶＤ法またはスパッタリング法により、
ｎ型あるいはｐ型不純物がドーピングされた、膜厚数１
０ｎｍ程度の非晶質シリコン層を、基板１１に変形が生
じない程度の温度で形成した後、エッチングにより、こ
の非晶質シリコン層を選択的に除去して第１の不純物領
域１３ａおよび第２の不純物領域１３ｂを形成する。
に、石英等の基板１１上に、ＣＶＤまたはスパッタリン
グ法により、例えば膜厚１００ｎｍ程度のＳｉ3 Ｎ4 層
またはＳｉＯ2 層からなるバッファ層１２を形成する。
続いて、ＰＥＣＶＤ法またはスパッタリング法により、
ｎ型あるいはｐ型不純物がドーピングされた、膜厚数１
０ｎｍ程度の非晶質シリコン層を、基板１１に変形が生
じない程度の温度で形成した後、エッチングにより、こ
の非晶質シリコン層を選択的に除去して第１の不純物領
域１３ａおよび第２の不純物領域１３ｂを形成する。
【００５４】次に、図１７（Ａ），（Ｂ）に示したよう
に、ＰＥＣＶＤ法またはスパッタリング法により、基板
１１の表面に不純物を含まない非晶質シリコン層１３′
を形成した後、エッチングにより、伝導領域１３ｃとな
る部分と、第１の不純物領域１３ａおよび第２の不純物
領域１３ｂに対応する領域以外の領域を選択的に除去す
る。
に、ＰＥＣＶＤ法またはスパッタリング法により、基板
１１の表面に不純物を含まない非晶質シリコン層１３′
を形成した後、エッチングにより、伝導領域１３ｃとな
る部分と、第１の不純物領域１３ａおよび第２の不純物
領域１３ｂに対応する領域以外の領域を選択的に除去す
る。
【００５５】次に、図１８（Ａ），（Ｂ）に示したよう
に、非晶質シリコン層１３′にＸｅＣｌエキシマレーザ
を１５０〜３００ｍＪ／ｃｍ2 の範囲で照射して結晶化
し、多結晶シリコン層１３とする。
に、非晶質シリコン層１３′にＸｅＣｌエキシマレーザ
を１５０〜３００ｍＪ／ｃｍ2 の範囲で照射して結晶化
し、多結晶シリコン層１３とする。
【００５６】次に、図１９（Ａ），（Ｂ）に示したよう
に、プラズマ酸化法により多結晶シリコン層１３の表面
を酸化し、その上部にＰＥＣＶＤ法により膜厚数１０ｎ
ｍのＳｉＯx 層（ｘ＜２）からなるトンネル絶縁膜１４
ａを形成し、その後、ＸｅＣｌエキシマレーザを１５０
〜３００ｍＪ／ｃｍ2 程度照射する。これによりＳｉＯ
x 中の過剰なシリコンが析出し、多数の微粒子１５ａか
らなる蓄積領域１５が形成される。なお、ＳｉＯx 層
（ｘ＜２）を形成する代わりに、第１の方法と同様に、
シラン、ジシランなどシリコン原子を含むガスとゲルマ
ンなどゲルマニウム原子を含むガスを原料とした化学気
相成長法、あるいはシリコンまたはゲルマニウムまたは
金属を原料としたスパッタリング法により、被覆率が１
より少ない蓄積領域１５を形成してもよい。
に、プラズマ酸化法により多結晶シリコン層１３の表面
を酸化し、その上部にＰＥＣＶＤ法により膜厚数１０ｎ
ｍのＳｉＯx 層（ｘ＜２）からなるトンネル絶縁膜１４
ａを形成し、その後、ＸｅＣｌエキシマレーザを１５０
〜３００ｍＪ／ｃｍ2 程度照射する。これによりＳｉＯ
x 中の過剰なシリコンが析出し、多数の微粒子１５ａか
らなる蓄積領域１５が形成される。なお、ＳｉＯx 層
（ｘ＜２）を形成する代わりに、第１の方法と同様に、
シラン、ジシランなどシリコン原子を含むガスとゲルマ
ンなどゲルマニウム原子を含むガスを原料とした化学気
相成長法、あるいはシリコンまたはゲルマニウムまたは
金属を原料としたスパッタリング法により、被覆率が１
より少ない蓄積領域１５を形成してもよい。
【００５７】次に、図２０（Ａ），（Ｂ）に示したよう
に、シラン、ジシランなどシリコン原子を含むガスおよ
びＮ2 Ｏ、Ｏ2 など酸素原子を含むガスによる化学気相
成長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの
電離気体雰囲気中でのシリコンのスパッタリングによ
り、例えば膜厚約１００ｎｍの制御用絶縁膜１４ｂを形
成する。続いて、多結晶シリコンまたはＡｌ，Ｃｕ，Ｗ
などの金属により、制御用絶縁膜１４ｂ上の伝導領域１
３ｃ（多結晶シリコン層１３）に対向する位置に、制御
用電極１６を形成する。その後、制御用電極１６をマス
クにして、伝導領域（多結晶シリコン層１３）の表面ま
でＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより制
御用絶縁膜１４ｂの選択エッチングを行う。
に、シラン、ジシランなどシリコン原子を含むガスおよ
びＮ2 Ｏ、Ｏ2 など酸素原子を含むガスによる化学気相
成長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの
電離気体雰囲気中でのシリコンのスパッタリングによ
り、例えば膜厚約１００ｎｍの制御用絶縁膜１４ｂを形
成する。続いて、多結晶シリコンまたはＡｌ，Ｃｕ，Ｗ
などの金属により、制御用絶縁膜１４ｂ上の伝導領域１
３ｃ（多結晶シリコン層１３）に対向する位置に、制御
用電極１６を形成する。その後、制御用電極１６をマス
クにして、伝導領域（多結晶シリコン層１３）の表面ま
でＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより制
御用絶縁膜１４ｂの選択エッチングを行う。
【００５８】その後、電気炉あるいはエキシマレーザを
用いて素子を加熱し、注入した不純物を活性化させる。
その後、図示しないが、例えばＣＶＤ法またはスパッタ
リング法により、上記のようにして形成されたメモリ素
子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を
形成する。
用いて素子を加熱し、注入した不純物を活性化させる。
その後、図示しないが、例えばＣＶＤ法またはスパッタ
リング法により、上記のようにして形成されたメモリ素
子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を
形成する。
【００５９】〔第２の実施の形態に係る製造方法〕次
に、図２１（Ａ），（Ｂ）乃至図２５（Ａ），（Ｂ）を
参照して、上記第２の実施の形態のメモリ素子の製造方
法について説明する。ここで、各図において、（Ｂ）は
平面図、（Ａ）は図（Ｂ）のξ−ξ線に沿った断面図を
それぞれ表している。
に、図２１（Ａ），（Ｂ）乃至図２５（Ａ），（Ｂ）を
参照して、上記第２の実施の形態のメモリ素子の製造方
法について説明する。ここで、各図において、（Ｂ）は
平面図、（Ａ）は図（Ｂ）のξ−ξ線に沿った断面図を
それぞれ表している。
【００６０】（第１の方法）
【００６１】まず、図２１（Ａ），（Ｂ）に示したよう
に、石英，ガラスあるいはプラスチックからなる基板２
１上に、ＣＶＤまたはスパッタリング法により、例えば
膜厚１００ｎｍ程度のＳｉ3 Ｎ4 層またはＳｉＯ2 層あ
るいはＳｉＮk Ｏl （ｋ，ｌ≠０）層からなるバッファ
層２２を形成する。続いて、例えば電子ビーム蒸着法に
より、Ｗ（タングステン），Ｔａ（タンタル），Ｍｏ
（モリブデン）などからなる金属膜を形成して、パター
ニングすることにより制御用電極２６を形成する。
に、石英，ガラスあるいはプラスチックからなる基板２
１上に、ＣＶＤまたはスパッタリング法により、例えば
膜厚１００ｎｍ程度のＳｉ3 Ｎ4 層またはＳｉＯ2 層あ
るいはＳｉＮk Ｏl （ｋ，ｌ≠０）層からなるバッファ
層２２を形成する。続いて、例えば電子ビーム蒸着法に
より、Ｗ（タングステン），Ｔａ（タンタル），Ｍｏ
（モリブデン）などからなる金属膜を形成して、パター
ニングすることにより制御用電極２６を形成する。
【００６２】次に、図２２（Ａ），（Ｂ）に示したよう
に、ＣＶＤ法またはスパッタリング法により、膜厚約１
００ｎｍのＳｉＯ2 層からなる制御用絶縁膜２４ｂ、膜
厚数１０ｎｍのＳｉＯx （ｘ＜２）層からなるトンネル
用絶縁膜２４ａ、膜厚数１０ｎｍの不純物が添加されて
いない非晶質シリコン層２３′をこの順で形成する。
に、ＣＶＤ法またはスパッタリング法により、膜厚約１
００ｎｍのＳｉＯ2 層からなる制御用絶縁膜２４ｂ、膜
厚数１０ｎｍのＳｉＯx （ｘ＜２）層からなるトンネル
用絶縁膜２４ａ、膜厚数１０ｎｍの不純物が添加されて
いない非晶質シリコン層２３′をこの順で形成する。
【００６３】次に、図２３（Ａ），（Ｂ）に示したよう
に、ＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃ
ｍ2 程度照射することにより、非晶質シリコン層２３′
を結晶化し、多結晶シリコン層２３とする。このとき、
ＳｉＯx 中の過剰なシリコンが析出し、トンネル用絶縁
膜２４ａ中に多数の微粒子２５ａからなる蓄積領域２５
が形成される。
に、ＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃ
ｍ2 程度照射することにより、非晶質シリコン層２３′
を結晶化し、多結晶シリコン層２３とする。このとき、
ＳｉＯx 中の過剰なシリコンが析出し、トンネル用絶縁
膜２４ａ中に多数の微粒子２５ａからなる蓄積領域２５
が形成される。
【００６４】次に、図２４（Ａ），（Ｂ）に示したよう
に、例えばＲＩＥにより多結晶シリコン層２３およびト
ンネル用絶縁膜２４ａを選択的に除去して素子分離を行
う。
に、例えばＲＩＥにより多結晶シリコン層２３およびト
ンネル用絶縁膜２４ａを選択的に除去して素子分離を行
う。
【００６５】次に、図２５（Ａ），（Ｂ）に示したよう
に、多結晶シリコン層２３上の、制御用電極２６に対向
する領域にフォトレジストまたはＳｉＯ2 からなるマス
ク２７を形成する。続いて、マスク２７を用いてイオン
注入を行い、多結晶シリコン層２３に第１の不純物領域
２３ａおよび第２の不純物領域２３ｂを形成する。イオ
ン注入は、伝導電荷を電子にするならばＶ族原子、例え
ばリン（Ｐ）原子、伝導電荷を正孔にするならばＩＩＩ
族、例えばホウ素（Ｂ）原子をイオン注入する。あるい
は、伝導電荷を電子にするならばＶ族原子を含む電離気
体、例えばＰＨ3 の電離気体、伝導電荷を正孔にするな
らばＩＩＩ族原子を含む電離気体、例えばＢ2 Ｈ6 の電
離気体をマスク２７を用いて多結晶シリコン層２３に照
射することにより第１の不純物領域２３ａおよび第２の
不純物領域２３ｂを形成することもできる。その後、電
気炉あるいはエキシマレーザを用いて素子を加熱し、注
入した不純物を活性化させる。その後、図示しないが、
例えばＣＶＤ法またはスパッタリング法により、このよ
うにして形成されたメモリ素子の表面にＳｉ3 Ｎ4また
はＳｉＯ2 からなる保護膜を形成する。
に、多結晶シリコン層２３上の、制御用電極２６に対向
する領域にフォトレジストまたはＳｉＯ2 からなるマス
ク２７を形成する。続いて、マスク２７を用いてイオン
注入を行い、多結晶シリコン層２３に第１の不純物領域
２３ａおよび第２の不純物領域２３ｂを形成する。イオ
ン注入は、伝導電荷を電子にするならばＶ族原子、例え
ばリン（Ｐ）原子、伝導電荷を正孔にするならばＩＩＩ
族、例えばホウ素（Ｂ）原子をイオン注入する。あるい
は、伝導電荷を電子にするならばＶ族原子を含む電離気
体、例えばＰＨ3 の電離気体、伝導電荷を正孔にするな
らばＩＩＩ族原子を含む電離気体、例えばＢ2 Ｈ6 の電
離気体をマスク２７を用いて多結晶シリコン層２３に照
射することにより第１の不純物領域２３ａおよび第２の
不純物領域２３ｂを形成することもできる。その後、電
気炉あるいはエキシマレーザを用いて素子を加熱し、注
入した不純物を活性化させる。その後、図示しないが、
例えばＣＶＤ法またはスパッタリング法により、このよ
うにして形成されたメモリ素子の表面にＳｉ3 Ｎ4また
はＳｉＯ2 からなる保護膜を形成する。
【００６６】〔第３の実施の形態〕次に、図２６および
図２７を参照して本発明の第３の実施の形態について説
明する。本実施の形態は、第１または第２の実施の形態
に示したトップゲート型のメモリ素子を集積化したメモ
リ装置の構成例を表すものである。図２６は、図３に示
した回路図を実際のデバイスに適用した例の平面図、図
２７は図２６のη−η線に沿った断面図をそれぞれ表し
ている。
図２７を参照して本発明の第３の実施の形態について説
明する。本実施の形態は、第１または第２の実施の形態
に示したトップゲート型のメモリ素子を集積化したメモ
リ装置の構成例を表すものである。図２６は、図３に示
した回路図を実際のデバイスに適用した例の平面図、図
２７は図２６のη−η線に沿った断面図をそれぞれ表し
ている。
【００６７】このメモリ装置において、ソース線Ｓ1 ，
Ｓ2 、ビット線Ｂ1 ，Ｂ2 、ワード線Ｗ1 ，Ｗ2 は、そ
れぞれ、Ａｌ，Ｃｕなどの金属または不純物が注入され
た多結晶シリコン層により形成されている。ここでは、
２×２のメモリアレイしか示していないが、一般にはｎ
×ｍ（ｎ，ｍ＞１）であることは言うまでもない。これ
は以下の実施の形態においても同様である。
Ｓ2 、ビット線Ｂ1 ，Ｂ2 、ワード線Ｗ1 ，Ｗ2 は、そ
れぞれ、Ａｌ，Ｃｕなどの金属または不純物が注入され
た多結晶シリコン層により形成されている。ここでは、
２×２のメモリアレイしか示していないが、一般にはｎ
×ｍ（ｎ，ｍ＞１）であることは言うまでもない。これ
は以下の実施の形態においても同様である。
【００６８】（集積化方法）次に、上記メモリ素子の集
積化方法について説明する。
積化方法について説明する。
【００６９】メモリ素子の集積化の第１の方法は、図３
または図４に示したように、メモリ素子の制御用電極
（Ｇ）をワード線Ｗ1 ，Ｗ2 …と接続し、ソース−ドレ
イン経路をそれぞれビット線とソース線の間に接続した
メモリ素子を複数個並列に配列する方法である。各メモ
リ素子への情報の書き込み、消去、保持および読み出し
は、前述のように各メモリ素子の第１の不純物領域、ゲ
ート領域および第２の不純物領域にソース線、ビット線
およびワード線の電位を加えればよい。
または図４に示したように、メモリ素子の制御用電極
（Ｇ）をワード線Ｗ1 ，Ｗ2 …と接続し、ソース−ドレ
イン経路をそれぞれビット線とソース線の間に接続した
メモリ素子を複数個並列に配列する方法である。各メモ
リ素子への情報の書き込み、消去、保持および読み出し
は、前述のように各メモリ素子の第１の不純物領域、ゲ
ート領域および第２の不純物領域にソース線、ビット線
およびワード線の電位を加えればよい。
【００７０】メモリ素子の集積化の第２の方法は、図５
に示したように、メモリ素子の制御用電極をワード線と
接続し、ソース−ドレイン経路をそれぞれビット線とソ
ース線の間に接続したメモリ素子を複数直列に配線する
方法である。各メモリ素子への情報の書き込み，消去，
保持および読み出しは、前述のように各メモリ素子の第
１の不純物領域、ゲート領域および第２の不純物領域に
ソース線、ビット線およびワード線に電位を加えればよ
い。
に示したように、メモリ素子の制御用電極をワード線と
接続し、ソース−ドレイン経路をそれぞれビット線とソ
ース線の間に接続したメモリ素子を複数直列に配線する
方法である。各メモリ素子への情報の書き込み，消去，
保持および読み出しは、前述のように各メモリ素子の第
１の不純物領域、ゲート領域および第２の不純物領域に
ソース線、ビット線およびワード線に電位を加えればよ
い。
【００７１】〔第４の実施の形態〕図２８は、本発明の
第４の実施の形態に係るボトムゲート型のメモリ素子を
集積化したメモリ装置の構成例を表している。なお、平
面構成は図２６と同様であり、図２８もこの図２６のη
−η線に沿った断面構成を表している。それぞれの素子
の作製法は前述の通りであり、集積化した場合も容易に
転用できるので、その具体的な説明は省略する。
第４の実施の形態に係るボトムゲート型のメモリ素子を
集積化したメモリ装置の構成例を表している。なお、平
面構成は図２６と同様であり、図２８もこの図２６のη
−η線に沿った断面構成を表している。それぞれの素子
の作製法は前述の通りであり、集積化した場合も容易に
転用できるので、その具体的な説明は省略する。
【００７２】〔第５の実施の形態〕図２９および図３０
は、本発明の第５の実施の形態に係るトップゲート型の
メモリ素子を用いたメモリ装置の構成例を表している。
図２９は、図３に示した回路図を実際のデバイスに適用
した例の平面図、図３０は図２９のκ−κ線に沿った断
面図をそれぞれ示している。なお、ソース線Ｓ1 ，
Ｓ2 、ビット線Ｂ1 ，Ｂ2 、ワード線Ｗ1 ，Ｗ2 は、Ａ
ｌ，Ｃｕなどの金属または不純物が注入された多結晶シ
リコン層により形成されている。
は、本発明の第５の実施の形態に係るトップゲート型の
メモリ素子を用いたメモリ装置の構成例を表している。
図２９は、図３に示した回路図を実際のデバイスに適用
した例の平面図、図３０は図２９のκ−κ線に沿った断
面図をそれぞれ示している。なお、ソース線Ｓ1 ，
Ｓ2 、ビット線Ｂ1 ，Ｂ2 、ワード線Ｗ1 ，Ｗ2 は、Ａ
ｌ，Ｃｕなどの金属または不純物が注入された多結晶シ
リコン層により形成されている。
【００７３】なお、図３１は第２の実施の形態に係るボ
トムゲート型のメモリ素子を集積化した例を表してい
る。
トムゲート型のメモリ素子を集積化した例を表してい
る。
【００７４】次に、本実施の形態に係るメモリ装置の複
数のメモリ素子のうち、特定の素子、例えば図３のメモ
リ素子Ｃnmに対して、情報の書き込みおよび消去、並び
に情報の保持および読み出しを行う場合についてそれぞ
れ具体的に説明する。なお、以下の説明において、メモ
リ素子としてはｎ型の伝導性を持つものと仮定してい
る。メモリ素子としてｐ型の伝導性を持つものを用いる
場合は、以下の説明において電位の符号を逆にすればよ
い。
数のメモリ素子のうち、特定の素子、例えば図３のメモ
リ素子Ｃnmに対して、情報の書き込みおよび消去、並び
に情報の保持および読み出しを行う場合についてそれぞ
れ具体的に説明する。なお、以下の説明において、メモ
リ素子としてはｎ型の伝導性を持つものと仮定してい
る。メモリ素子としてｐ型の伝導性を持つものを用いる
場合は、以下の説明において電位の符号を逆にすればよ
い。
【００７５】まず、メモリ素子Ｃnmに対して情報を書き
込む場合には、ソース線Ｓm 、およびワード線Ｗn を除
くワード線Ｗ1 〜Ｗn-1 に０Ｖ、ワード線Ｗn に電位Ｖ
p （例えば１０Ｖ）、ビット線Ｂm に電位Ｖd （例えば
５Ｖ）をそれぞれ印加する。このとき、誤って、メモリ
素子Ｃnmの周囲の他のメモリ素子における情報を消去し
ないように、好ましくはソース線Ｓi およびビット線Ｂ
i （ｉ≠ｍ）にＶp ／２だけ電位を与えておく。
込む場合には、ソース線Ｓm 、およびワード線Ｗn を除
くワード線Ｗ1 〜Ｗn-1 に０Ｖ、ワード線Ｗn に電位Ｖ
p （例えば１０Ｖ）、ビット線Ｂm に電位Ｖd （例えば
５Ｖ）をそれぞれ印加する。このとき、誤って、メモリ
素子Ｃnmの周囲の他のメモリ素子における情報を消去し
ないように、好ましくはソース線Ｓi およびビット線Ｂ
i （ｉ≠ｍ）にＶp ／２だけ電位を与えておく。
【００７６】次に、このようにしてメモリ素子Ｃnmに書
き込まれた情報を消去する場合には、ソース線Ｓm 、お
よびワード線Ｗn を除くワード線に０Ｖ、ワード線Ｗn
に電位−Ｖp （例えば−１０Ｖ）、ビット線Ｂm に電位
−Ｖd （例えば−５Ｖ）をそれぞれ印加する。このと
き、メモリ素子Ｃnmの周囲の他のメモリ素子に誤って情
報を書き込まないように、好ましくはソース線Ｓm およ
びビット線Ｂm を除くビット線に−Ｖp ／２だけ電位を
与えておく。
き込まれた情報を消去する場合には、ソース線Ｓm 、お
よびワード線Ｗn を除くワード線に０Ｖ、ワード線Ｗn
に電位−Ｖp （例えば−１０Ｖ）、ビット線Ｂm に電位
−Ｖd （例えば−５Ｖ）をそれぞれ印加する。このと
き、メモリ素子Ｃnmの周囲の他のメモリ素子に誤って情
報を書き込まないように、好ましくはソース線Ｓm およ
びビット線Ｂm を除くビット線に−Ｖp ／２だけ電位を
与えておく。
【００７７】また、メモリ素子Ｃnmに書き込まれた情報
を保持する場合には、全ての電極の電位を同電位または
浮遊状態とする。
を保持する場合には、全ての電極の電位を同電位または
浮遊状態とする。
【００７８】次に、メモリ素子Ｃnmから情報を読み出す
場合には、全てのソース線、およびビット線Ｂm を除く
ビット線に０Ｖ、ワード線Ｗn を除くワード線に０Ｖ、
ワード線Ｗn に電位Ｖr （例えば５Ｖ）、ビット線Ｂm
に電位Ｖd （例えば５Ｖ）をそれぞれ印加し、ビット線
Ｂm を流れる電流の大小を測定する。これによりメモリ
素子Ｃnmの書き込み状態の測定が行われ、情報の読み出
しが行われる。
場合には、全てのソース線、およびビット線Ｂm を除く
ビット線に０Ｖ、ワード線Ｗn を除くワード線に０Ｖ、
ワード線Ｗn に電位Ｖr （例えば５Ｖ）、ビット線Ｂm
に電位Ｖd （例えば５Ｖ）をそれぞれ印加し、ビット線
Ｂm を流れる電流の大小を測定する。これによりメモリ
素子Ｃnmの書き込み状態の測定が行われ、情報の読み出
しが行われる。
【００７９】〔第６の実施の形態〕図３２および図３３
は、本発明の第６の実施の形態に係るトップゲート型の
メモリ素子を用いたメモリ装置の構成例を表している。
図３２は、図５に示した回路図を実際のデバイスに適用
した例の平面図、図３３は図３２のｌ−ｌ線に沿った断
面図をそれぞれ示している。本実施の形態においても、
ソース線Ｓ1 、ビット線Ｂ1 、ワード線Ｗ1 ，Ｗ2 ，Ｗ
3 ，Ｗ4 ，…，Ｗn はＡｌ，Ｃｕなどの金属、または不
純物が注入された多結晶シリコン層により形成されてい
る。
は、本発明の第６の実施の形態に係るトップゲート型の
メモリ素子を用いたメモリ装置の構成例を表している。
図３２は、図５に示した回路図を実際のデバイスに適用
した例の平面図、図３３は図３２のｌ−ｌ線に沿った断
面図をそれぞれ示している。本実施の形態においても、
ソース線Ｓ1 、ビット線Ｂ1 、ワード線Ｗ1 ，Ｗ2 ，Ｗ
3 ，Ｗ4 ，…，Ｗn はＡｌ，Ｃｕなどの金属、または不
純物が注入された多結晶シリコン層により形成されてい
る。
【００８０】図３４は、第２の実施の形態に係るボトム
ゲート型のメモリ素子を集積化した例を表すものであ
り、図３３と同様に、図３２のｌ−ｌ線に沿った断面図
を示している。
ゲート型のメモリ素子を集積化した例を表すものであ
り、図３３と同様に、図３２のｌ−ｌ線に沿った断面図
を示している。
【００８１】次に、本実施の形態におけるメモリ装置の
特定のメモリ素子Ｍnm（図５参照）に対して、情報の書
き込みおよび消去、並びに情報の保持および読み出しを
行う場合の作用について説明する。なお、以下の説明に
おいても、メモリ素子としてはｎ型の伝導性を持つもの
と仮定しており、ｐ型の伝導性を持つ場合については、
その説明は省略する。
特定のメモリ素子Ｍnm（図５参照）に対して、情報の書
き込みおよび消去、並びに情報の保持および読み出しを
行う場合の作用について説明する。なお、以下の説明に
おいても、メモリ素子としてはｎ型の伝導性を持つもの
と仮定しており、ｐ型の伝導性を持つ場合については、
その説明は省略する。
【００８２】まず、メモリ素子Ｍnmに対して、情報を書
き込む場合には、全てのソース線を０Ｖにすると共に、
ワード線Ｗm に電位Ｖp （例えば１０Ｖ）、ワード線Ｗ
m 以外のワード線にＶp ／２（例えば５Ｖ）、ビット線
Ｂn には０Ｖ、ビット線Ｂn以外のワード線Ｗm をゲー
トに接続されているメモリ素子を含むメモリ素子列のビ
ット線にＶp ／２（例えば５Ｖ）を与える。
き込む場合には、全てのソース線を０Ｖにすると共に、
ワード線Ｗm に電位Ｖp （例えば１０Ｖ）、ワード線Ｗ
m 以外のワード線にＶp ／２（例えば５Ｖ）、ビット線
Ｂn には０Ｖ、ビット線Ｂn以外のワード線Ｗm をゲー
トに接続されているメモリ素子を含むメモリ素子列のビ
ット線にＶp ／２（例えば５Ｖ）を与える。
【００８３】メモリ素子Ｍnmに書き込まれた情報を消去
する場合には、全てのソース線を０Ｖにし、ワード線Ｗ
m に電位−Ｖp （例えば−１０Ｖ）、ワード線Ｗm 以外
のワード線にＶp ／２（例えば５Ｖ）、ビット線Ｂn に
は０Ｖ、ビット線Ｂn 以外のワード線Ｗm をゲートに接
続されているメモリ素子を含むメモリ素子列のビット線
に−Ｖp ／２（例えば−５Ｖ）を与える。
する場合には、全てのソース線を０Ｖにし、ワード線Ｗ
m に電位−Ｖp （例えば−１０Ｖ）、ワード線Ｗm 以外
のワード線にＶp ／２（例えば５Ｖ）、ビット線Ｂn に
は０Ｖ、ビット線Ｂn 以外のワード線Ｗm をゲートに接
続されているメモリ素子を含むメモリ素子列のビット線
に−Ｖp ／２（例えば−５Ｖ）を与える。
【００８４】また、メモリ素子Ｍnmに書き込まれた情報
を保持する場合には、全ての電極の電位を同電位または
浮遊状態にする。
を保持する場合には、全ての電極の電位を同電位または
浮遊状態にする。
【００８５】また、情報を読み出す場合には、全てのソ
ース線およびビット線Ｂn を除くビット線に０Ｖ、ワー
ド線Ｗm を除くワード線に０Ｖ、ワード線Ｗn に０Ｖ、
ビット線Ｂm に電位Ｖd （例えば５Ｖ）を印加し、ビッ
ト線Ｂm を流れる電流の大小を測定する。これによりメ
モリ素子Ｍnmに書き込まれた情報が読み出される。
ース線およびビット線Ｂn を除くビット線に０Ｖ、ワー
ド線Ｗm を除くワード線に０Ｖ、ワード線Ｗn に０Ｖ、
ビット線Ｂm に電位Ｖd （例えば５Ｖ）を印加し、ビッ
ト線Ｂm を流れる電流の大小を測定する。これによりメ
モリ素子Ｍnmに書き込まれた情報が読み出される。
【００８６】〔第７の実施の形態〕次に、図３５乃至図
３９を参照して、同一基板上に、第１の実施の形態（図
１）によるメモリ素子と共に、例えば制御回路などの周
辺回路を同時に作製する場合の方法について説明する。
３９を参照して、同一基板上に、第１の実施の形態（図
１）によるメモリ素子と共に、例えば制御回路などの周
辺回路を同時に作製する場合の方法について説明する。
【００８７】まず、図３５に示したように、石英，ガラ
ス，プラスチックなどの基板１１上にバッファ層１２と
して１００ｎｍ程度の厚さのＳｉ3 Ｎ4 およびＳｉＯ2
層をＣＶＤまたはスパッタリング法により形成した後、
バッファ層１２の表面に数１０ｎｍ程度の非晶質シリコ
ン層１３′をＰＥＣＶＤ法またはスパッタリング法によ
り、基板変形の生じない温度で形成した後、エッチング
により素子分離を行う。
ス，プラスチックなどの基板１１上にバッファ層１２と
して１００ｎｍ程度の厚さのＳｉ3 Ｎ4 およびＳｉＯ2
層をＣＶＤまたはスパッタリング法により形成した後、
バッファ層１２の表面に数１０ｎｍ程度の非晶質シリコ
ン層１３′をＰＥＣＶＤ法またはスパッタリング法によ
り、基板変形の生じない温度で形成した後、エッチング
により素子分離を行う。
【００８８】次に、図３６に示したように、プラズマ酸
化法により非晶質シリコン層１３′の表面を酸化してト
ンネル絶縁膜１４ａを形成した後、ＰＥＣＶＤ法によ
り、トンネル絶縁膜１４ａの上部に、膜厚数１０ｎｍの
ＳｉＯx （ｘ＜２）層を形成する。その後、ＸｅＣｌエ
キシマレーザを１５０〜３００ｍＪ／ｃｍ2 程度照射す
る。これにより、図３６に示したように、非晶質シリコ
ン層１３′が結晶化され多結晶シリコン層１３となると
共に、ＳｉＯx 中の過剰なシリコンが析出し、多数の微
粒子１５ａからなる蓄積領域１５が形成される。
化法により非晶質シリコン層１３′の表面を酸化してト
ンネル絶縁膜１４ａを形成した後、ＰＥＣＶＤ法によ
り、トンネル絶縁膜１４ａの上部に、膜厚数１０ｎｍの
ＳｉＯx （ｘ＜２）層を形成する。その後、ＸｅＣｌエ
キシマレーザを１５０〜３００ｍＪ／ｃｍ2 程度照射す
る。これにより、図３６に示したように、非晶質シリコ
ン層１３′が結晶化され多結晶シリコン層１３となると
共に、ＳｉＯx 中の過剰なシリコンが析出し、多数の微
粒子１５ａからなる蓄積領域１５が形成される。
【００８９】次に、図３７に示したように、メモリ素子
側（図の左半分）をフォトレジスト膜１７で覆い、周辺
回路側（図の右半分）に形成された蓄積領域をＳＦ6 ま
たはＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより
選択的に除去する。その後、フォトレジスト膜１７を取
り除く。
側（図の左半分）をフォトレジスト膜１７で覆い、周辺
回路側（図の右半分）に形成された蓄積領域をＳＦ6 ま
たはＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより
選択的に除去する。その後、フォトレジスト膜１７を取
り除く。
【００９０】次に、図３８に示したように、シラン、ジ
シランなどシリコン原子を含むガスおよびＮ2 Ｏ、Ｏ2
など酸素原子を含むガスによるＣＶＤ法により、または
Ｎ2Ｏ、Ｏ2 など酸素原子を含むガスの電離気体雰囲気
中でのシリコンのスパッタリングにより、膜厚約１００
ｎｍの制御用絶縁膜１４ｂを形成する。続いて、制御用
絶縁膜１４ｂ上に制御用電極１６（Ｇm ，Ｇ）を、多結
晶シリコン層またはＡｌ，Ｃｕ，Ｗなどの金属で形成し
た後、制御用電極１６（Ｇm ，Ｇ）をマスクにして多結
晶シリコン層１３の表面までＣＦ4 およびＨ2 の混合ガ
スを用いたＲＩＥによりエッチングを行う。
シランなどシリコン原子を含むガスおよびＮ2 Ｏ、Ｏ2
など酸素原子を含むガスによるＣＶＤ法により、または
Ｎ2Ｏ、Ｏ2 など酸素原子を含むガスの電離気体雰囲気
中でのシリコンのスパッタリングにより、膜厚約１００
ｎｍの制御用絶縁膜１４ｂを形成する。続いて、制御用
絶縁膜１４ｂ上に制御用電極１６（Ｇm ，Ｇ）を、多結
晶シリコン層またはＡｌ，Ｃｕ，Ｗなどの金属で形成し
た後、制御用電極１６（Ｇm ，Ｇ）をマスクにして多結
晶シリコン層１３の表面までＣＦ4 およびＨ2 の混合ガ
スを用いたＲＩＥによりエッチングを行う。
【００９１】次に、図３９に示したように、制御用電極
１６（Ｇm ，Ｇ）をマスクにして、伝導電荷を電子にす
るならば燐等のＶ族原子、伝導電荷を正孔にするならば
ホウ素等のＩＩＩ族原子のイオン注入を行い、第１の不
純物領域１３ａ（Ｓm ，Ｓ）および第２の不純物領域１
３ｂ（Ｄm ，Ｄ）を形成する。伝導電荷を電子にするな
らば、ＰＨ3 などのＶ族原子を含む電離気体、伝導電荷
を正孔にするならば、例えばＢ2 Ｈ6 などのＩＩＩ族原
子を含む電離気体を照射し、第１の不純物領域１３ａ
（Ｓm ，Ｓ）および第２の不純物領域１３ｂ（Ｄm ，
Ｄ）を形成する。その後、電気炉あるいはエキシマレー
ザを用いて素子を加熱し、注入した不純物を活性化す
る。その後、必要な配線を行い、基板の表面をＳｉ3 Ｎ
4 またはＳｉＯ2 をＣＶＤ法またはスパッタリング法で
覆い保護膜を形成する。
１６（Ｇm ，Ｇ）をマスクにして、伝導電荷を電子にす
るならば燐等のＶ族原子、伝導電荷を正孔にするならば
ホウ素等のＩＩＩ族原子のイオン注入を行い、第１の不
純物領域１３ａ（Ｓm ，Ｓ）および第２の不純物領域１
３ｂ（Ｄm ，Ｄ）を形成する。伝導電荷を電子にするな
らば、ＰＨ3 などのＶ族原子を含む電離気体、伝導電荷
を正孔にするならば、例えばＢ2 Ｈ6 などのＩＩＩ族原
子を含む電離気体を照射し、第１の不純物領域１３ａ
（Ｓm ，Ｓ）および第２の不純物領域１３ｂ（Ｄm ，
Ｄ）を形成する。その後、電気炉あるいはエキシマレー
ザを用いて素子を加熱し、注入した不純物を活性化す
る。その後、必要な配線を行い、基板の表面をＳｉ3 Ｎ
4 またはＳｉＯ2 をＣＶＤ法またはスパッタリング法で
覆い保護膜を形成する。
【００９２】〔第８の実施の形態〕次に、図４０乃至図
４５を参照して、同一基板上に、第２の実施の形態（図
２）によるメモリ素子と共に周辺回路を同時に作製する
場合の方法について説明する。
４５を参照して、同一基板上に、第２の実施の形態（図
２）によるメモリ素子と共に周辺回路を同時に作製する
場合の方法について説明する。
【００９３】まず、図４０に示したように、石英等の基
板２１上に、ＣＶＤ法またはスパッタリング法により、
例えばＳｉ3 Ｎ4 やＳｉＯ2 からなる膜厚１００ｎｍの
バッファ層２２を形成した後、電子ビーム蒸着法または
スパッタリング法により、タングステン，タンタル，モ
リブデンなどの膜を形成しパターニングして制御用電極
２６（Ｇm ，Ｇ）を形成する。
板２１上に、ＣＶＤ法またはスパッタリング法により、
例えばＳｉ3 Ｎ4 やＳｉＯ2 からなる膜厚１００ｎｍの
バッファ層２２を形成した後、電子ビーム蒸着法または
スパッタリング法により、タングステン，タンタル，モ
リブデンなどの膜を形成しパターニングして制御用電極
２６（Ｇm ，Ｇ）を形成する。
【００９４】次に、図４１に示したように、ＣＶＤ法ま
たはスパッタリング法を用いて、膜厚約１００ｎｍのＳ
ｉＯ2 からなる制御用絶縁膜２４ｂを形成した後、膜厚
数１０ｎｍのＳｉＯx （ｘ＜２）層２７を形成する。
たはスパッタリング法を用いて、膜厚約１００ｎｍのＳ
ｉＯ2 からなる制御用絶縁膜２４ｂを形成した後、膜厚
数１０ｎｍのＳｉＯx （ｘ＜２）層２７を形成する。
【００９５】次に、図４２に示したように、メモリ素子
側（図において左側）をフォトレジスト膜２８で覆い、
ＳＦ6 、またはＣＦ4 およびＨ2 の混合ガスを用いたＲ
ＩＥにより、周辺回路側（図において右側）に形成され
たＳｉＯx 層２７を選択的に除去する。その後、フォト
レジスト膜２８を除去する。
側（図において左側）をフォトレジスト膜２８で覆い、
ＳＦ6 、またはＣＦ4 およびＨ2 の混合ガスを用いたＲ
ＩＥにより、周辺回路側（図において右側）に形成され
たＳｉＯx 層２７を選択的に除去する。その後、フォト
レジスト膜２８を除去する。
【００９６】次に、図４３に示したように、ＳｉＯx 層
２７の表面にプラズマ酸化法によりトンネル絶縁膜２４
ａを形成する。その後、ＣＶＤ法またはスパッタリング
法またはＰＥＣＶＤ法により、トンネル絶縁膜２４ａお
よび制御用絶縁膜２４ｂ上に膜厚数１０ｎｍの非晶質シ
リコン層２３′を形成する。次に、図４４に示したよう
に、１５０〜３００ｍＪ／ｃｍ2 のＸｅＣｌエキシマレ
ーザを範囲で照射する。これにより、非晶質シリコン層
２３′が結晶化して多結晶シリコン層２３に変換される
と共に多数の微粒子２５ａからなる蓄積領域２５が形成
される。次いで、素子分離のためのエッチングを行う。
２７の表面にプラズマ酸化法によりトンネル絶縁膜２４
ａを形成する。その後、ＣＶＤ法またはスパッタリング
法またはＰＥＣＶＤ法により、トンネル絶縁膜２４ａお
よび制御用絶縁膜２４ｂ上に膜厚数１０ｎｍの非晶質シ
リコン層２３′を形成する。次に、図４４に示したよう
に、１５０〜３００ｍＪ／ｃｍ2 のＸｅＣｌエキシマレ
ーザを範囲で照射する。これにより、非晶質シリコン層
２３′が結晶化して多結晶シリコン層２３に変換される
と共に多数の微粒子２５ａからなる蓄積領域２５が形成
される。次いで、素子分離のためのエッチングを行う。
【００９７】続いて、図４５に示したように、多結晶シ
リコン層２３上の制御用電極２６（Ｇm ，Ｇ）に対応す
る領域にフォトレジスト膜またはＳｉＯ2 膜によりマス
ク２９を形成する。続いて、マスク２９を用いて、伝導
電荷を電子にするならば、燐等のＶ族原子、伝導電荷を
正孔にするならばホウ素等のＩＩＩ族のイオン注入を行
い、第１の不純物領域２３ａ（Ｓm ，Ｓ）、および第２
の不純物領域２３ｂ（Ｄm ，Ｄ）をそれぞれ形成する。
あるいは、イオン注入の代わりに、伝導電荷を電子にす
るならば、ＰＨ3 等のＶ族原子を含む電離気体、伝導電
荷を正孔にするならば、Ｂ2 Ｈ6 等のＩＩＩ族原子を含
む電離気体を照射して、第１の不純物領域２３ａ
（Ｓm ，Ｓ）および第２の不純物領域２３ｂ（Ｄm ，
Ｄ）を形成してもよい。その後、電気炉あるいはエキシ
マレーザを用いて素子を加熱し、注入した不純物を活性
化する。その後、必要な配線を形成した後、ＣＶＤ法ま
たはスパッタリング法により、メモリ装置の表面にＳｉ
3 Ｎ4 ，ＳｉＯ2 からなる保護膜（図示せず）を形成す
る。
リコン層２３上の制御用電極２６（Ｇm ，Ｇ）に対応す
る領域にフォトレジスト膜またはＳｉＯ2 膜によりマス
ク２９を形成する。続いて、マスク２９を用いて、伝導
電荷を電子にするならば、燐等のＶ族原子、伝導電荷を
正孔にするならばホウ素等のＩＩＩ族のイオン注入を行
い、第１の不純物領域２３ａ（Ｓm ，Ｓ）、および第２
の不純物領域２３ｂ（Ｄm ，Ｄ）をそれぞれ形成する。
あるいは、イオン注入の代わりに、伝導電荷を電子にす
るならば、ＰＨ3 等のＶ族原子を含む電離気体、伝導電
荷を正孔にするならば、Ｂ2 Ｈ6 等のＩＩＩ族原子を含
む電離気体を照射して、第１の不純物領域２３ａ
（Ｓm ，Ｓ）および第２の不純物領域２３ｂ（Ｄm ，
Ｄ）を形成してもよい。その後、電気炉あるいはエキシ
マレーザを用いて素子を加熱し、注入した不純物を活性
化する。その後、必要な配線を形成した後、ＣＶＤ法ま
たはスパッタリング法により、メモリ装置の表面にＳｉ
3 Ｎ4 ，ＳｉＯ2 からなる保護膜（図示せず）を形成す
る。
【００９８】〔第９の実施の形態〕次に、図４６乃至図
５１を参照して、半導体基板上に作製された周辺回路の
上に第１の実施の形態のメモリ素子を積層した構造を有
するメモリ装置の作製方法について説明する。
５１を参照して、半導体基板上に作製された周辺回路の
上に第１の実施の形態のメモリ素子を積層した構造を有
するメモリ装置の作製方法について説明する。
【００９９】まず、図４６に示したように、洗浄された
シリコン単結晶基板３１の表面を、ＬＯＣＯＳ(Local O
xidation of Silicon)法により選択的に酸化し、素子分
離のためのフィールド酸化膜３２を形成し、次いで熱酸
化法によりゲート酸化膜３３を形成する。
シリコン単結晶基板３１の表面を、ＬＯＣＯＳ(Local O
xidation of Silicon)法により選択的に酸化し、素子分
離のためのフィールド酸化膜３２を形成し、次いで熱酸
化法によりゲート酸化膜３３を形成する。
【０１００】次に、図４７に示したように、ＣＶＤ法ま
たはスパッタリング法を用いて、多結晶シリコン層また
はＡｌ，Ｗ，Ｃｕなどの金属からなる制御用電極３４を
形成し、その制御用電極３４をマスクにしてイオン注入
を行い、ｎ型のＬＤＤ(Lightly Doped Drain) 領域３５
ａ，３５ｂを形成する。続いて、制御用電極３４の側壁
に例えばＳｉＯ2 からなるゲート側壁（サイドウォー
ル）３４ａを形成した後、このゲート側壁３４ａおよび
制御用電極３４をマスクにしてイオン注入を行い、ｎ++
型のソース領域３６ａおよびドレイン領域３６ｂを形成
する。
たはスパッタリング法を用いて、多結晶シリコン層また
はＡｌ，Ｗ，Ｃｕなどの金属からなる制御用電極３４を
形成し、その制御用電極３４をマスクにしてイオン注入
を行い、ｎ型のＬＤＤ(Lightly Doped Drain) 領域３５
ａ，３５ｂを形成する。続いて、制御用電極３４の側壁
に例えばＳｉＯ2 からなるゲート側壁（サイドウォー
ル）３４ａを形成した後、このゲート側壁３４ａおよび
制御用電極３４をマスクにしてイオン注入を行い、ｎ++
型のソース領域３６ａおよびドレイン領域３６ｂを形成
する。
【０１０１】次に、図４８に示したように、ＣＶＤ法や
スパッタリング法を用いて、ＳｉＯ2 やＳｉ（ＯＣ2 Ｈ
5 ）4 （ＴＥＯＳ）などまたはＳＯＧ（Spin On Glass
）により層間絶縁膜３７を形成する。その後、ＣＭＰ
（Chemical and Mechanical Polishing : 化学的機械研
磨）法により層間絶縁膜３７の表面の平坦化を行う。
スパッタリング法を用いて、ＳｉＯ2 やＳｉ（ＯＣ2 Ｈ
5 ）4 （ＴＥＯＳ）などまたはＳＯＧ（Spin On Glass
）により層間絶縁膜３７を形成する。その後、ＣＭＰ
（Chemical and Mechanical Polishing : 化学的機械研
磨）法により層間絶縁膜３７の表面の平坦化を行う。
【０１０２】その後、前述の方法と同様に、メモリ素子
を形成する。すなわち、図４９に示したように、層間絶
縁膜３７上にトンネル絶縁膜１４ａを形成し、その上に
多数の微粒子１５ａからなる蓄積領域１５を形成する。
次いで、図５０に示したように制御用絶縁膜１４ｂを形
成し、この制御用絶縁膜１４ｂ上に制御用電極１６（Ｇ
m ）を形成する。その後、制御用電極１６（Ｇm ）をマ
スクにして制御用絶縁膜１４ｂおよびトンネル絶縁膜１
４ａを多結晶シリコン層１３の表面までエッチングした
後、イオン注入を行い、第１の不純物領域１３ａ
（Ｓm ）および第２の不純物領域１３ｂ（Ｄm ）を形成
する。その後、必要な配線を形成した後、ＣＶＤ法また
はスパッタリング法により、メモリ装置の表面にＳｉ3
Ｎ4 ，ＳｉＯ2からなる保護膜（図示せず）を形成す
る。
を形成する。すなわち、図４９に示したように、層間絶
縁膜３７上にトンネル絶縁膜１４ａを形成し、その上に
多数の微粒子１５ａからなる蓄積領域１５を形成する。
次いで、図５０に示したように制御用絶縁膜１４ｂを形
成し、この制御用絶縁膜１４ｂ上に制御用電極１６（Ｇ
m ）を形成する。その後、制御用電極１６（Ｇm ）をマ
スクにして制御用絶縁膜１４ｂおよびトンネル絶縁膜１
４ａを多結晶シリコン層１３の表面までエッチングした
後、イオン注入を行い、第１の不純物領域１３ａ
（Ｓm ）および第２の不純物領域１３ｂ（Ｄm ）を形成
する。その後、必要な配線を形成した後、ＣＶＤ法また
はスパッタリング法により、メモリ装置の表面にＳｉ3
Ｎ4 ，ＳｉＯ2からなる保護膜（図示せず）を形成す
る。
【０１０３】続いて、メモリ素子と周辺回路の間で配線
が必要な場合は、図５１に示したように、ＣＨ4 とＨ2
との混合ガスあるいはＣ2 Ｈ6 を用いたＲＩＥにより層
間絶縁膜３７にコンタクト孔３８を形成し、Ａｌ，Ｃ
ｕ，Ｗなどの金属により配線３９を形成する。その後、
ＣＶＤ法またはスパッタリング法によって、表面にＳｉ
3 Ｎ4 またはＳｉＯ2 からなる保護膜（図示せず）を形
成する。
が必要な場合は、図５１に示したように、ＣＨ4 とＨ2
との混合ガスあるいはＣ2 Ｈ6 を用いたＲＩＥにより層
間絶縁膜３７にコンタクト孔３８を形成し、Ａｌ，Ｃ
ｕ，Ｗなどの金属により配線３９を形成する。その後、
ＣＶＤ法またはスパッタリング法によって、表面にＳｉ
3 Ｎ4 またはＳｉＯ2 からなる保護膜（図示せず）を形
成する。
【０１０４】図５２は、上記実施の形態のメモリ素子を
積層構造（ここでは２層構造）にした場合の例を示して
いる。すなわち、半導体基板４１上に、Ｓｉ3 Ｎ4 ，Ｓ
ｉＯ2 からなるバッファ層４２を形成した後、上記実施
の形態によるメモリ素子を作製し、その後、ＣＶＤ法や
スパッタリング法を用いて、ＳｉＯ2 やＳｉ（ＯＣ2Ｈ
5 ）4 （ＴＥＯＳ）など、またはＳＯＧ（Spin On Glas
s ）により層間絶縁膜４３を形成する。その後、ＣＭＰ
法により層間絶縁膜４３の表面の平坦化を行った後、２
層目のメモリ素子を作製すると共に、層間絶縁膜４３に
コンタクト孔４４を形成し、Ａｌ，Ｃｕ，Ｗなどの金属
膜を形成することにより配線４５を形成したものであ
る。このような多層構造により、容量の大きなメモリ装
置を作製することができる。
積層構造（ここでは２層構造）にした場合の例を示して
いる。すなわち、半導体基板４１上に、Ｓｉ3 Ｎ4 ，Ｓ
ｉＯ2 からなるバッファ層４２を形成した後、上記実施
の形態によるメモリ素子を作製し、その後、ＣＶＤ法や
スパッタリング法を用いて、ＳｉＯ2 やＳｉ（ＯＣ2Ｈ
5 ）4 （ＴＥＯＳ）など、またはＳＯＧ（Spin On Glas
s ）により層間絶縁膜４３を形成する。その後、ＣＭＰ
法により層間絶縁膜４３の表面の平坦化を行った後、２
層目のメモリ素子を作製すると共に、層間絶縁膜４３に
コンタクト孔４４を形成し、Ａｌ，Ｃｕ，Ｗなどの金属
膜を形成することにより配線４５を形成したものであ
る。このような多層構造により、容量の大きなメモリ装
置を作製することができる。
【０１０５】〔実施例１〕次に、本発明の具体的な実施
例について説明する。
例について説明する。
【０１０６】まず、図５３（Ａ）に示したように、ガラ
ス基板５１上にＰＥＣＶＤ法により膜厚２００ｎｍのＳ
ｉＯ2 膜５２を形成した。なお、ＳｉＯ2 膜の代わりに
Ｓｉ1-X ＮX （ｘ＝０〜４／３）膜を形成してもよい。
また、基板としては、ガラスの他、例えばポリエーテル
スルホン（ＰＥＳ；Polyether Sulfone ）やポリメチル
メタクリレート（ＰＭＭＡ），ポリエチレンテレフタレ
ート（ＰＥＴ）などのプラスチック基板、あるいはシリ
コンウェハ等でもよい。続いて、このＳｉＯ2膜５２上
にＰＥＣＶＤ法により膜厚３０ｎｍのＳｉ膜５３を形成
した。このＳｉ膜５３は非晶質状態でもよく、微結晶状
態であってもよい。
ス基板５１上にＰＥＣＶＤ法により膜厚２００ｎｍのＳ
ｉＯ2 膜５２を形成した。なお、ＳｉＯ2 膜の代わりに
Ｓｉ1-X ＮX （ｘ＝０〜４／３）膜を形成してもよい。
また、基板としては、ガラスの他、例えばポリエーテル
スルホン（ＰＥＳ；Polyether Sulfone ）やポリメチル
メタクリレート（ＰＭＭＡ），ポリエチレンテレフタレ
ート（ＰＥＴ）などのプラスチック基板、あるいはシリ
コンウェハ等でもよい。続いて、このＳｉＯ2膜５２上
にＰＥＣＶＤ法により膜厚３０ｎｍのＳｉ膜５３を形成
した。このＳｉ膜５３は非晶質状態でもよく、微結晶状
態であってもよい。
【０１０７】次に、このＳｉ膜５３上に、流量２０SCCM
のＳｉＨ4 ガスおよび流量２０SCCMのＮ2 Ｏガスを用い
たＰＥＣＶＤ法によりＳｉ過剰の非化学量論的組成のＳ
ｉＯX （ｘ＜２）（シリコン窒化）膜５４を形成した。
のＳｉＨ4 ガスおよび流量２０SCCMのＮ2 Ｏガスを用い
たＰＥＣＶＤ法によりＳｉ過剰の非化学量論的組成のＳ
ｉＯX （ｘ＜２）（シリコン窒化）膜５４を形成した。
【０１０８】次に、このＳｉＯX 膜５４が形成されたガ
ラス基板５１の表面に、図５３（Ｂ）に示したように、
パルス幅１０〜５０ｎｓｅｃ，２８０ｍＪ／ｃｍ2 のレ
ーザビーム１５を照射した。レーザとしては、例えばＫ
ｒＦ（共振波長２４８ｎｍ），ＡｒＦ（共振波長１９３
ｎｍ），ＸｅＣｌ（共振波長３０８ｎｍ）などのエキシ
マレーザを用いることができるが、ここではＸｅＣｌエ
キシマレーザを用いた。
ラス基板５１の表面に、図５３（Ｂ）に示したように、
パルス幅１０〜５０ｎｓｅｃ，２８０ｍＪ／ｃｍ2 のレ
ーザビーム１５を照射した。レーザとしては、例えばＫ
ｒＦ（共振波長２４８ｎｍ），ＡｒＦ（共振波長１９３
ｎｍ），ＸｅＣｌ（共振波長３０８ｎｍ）などのエキシ
マレーザを用いることができるが、ここではＸｅＣｌエ
キシマレーザを用いた。
【０１０９】このエネルギービームの照射によって、図
５３（Ｃ）に示したように、ＳｉＯX 膜５４は化学量論
組成のＳｉＯ2 とＳｉとに分解される。すなわち、Ｓｉ
Ｏ2膜５４ａ中にＳｉの微粒子５４ｂが形成された状態
となる。この微粒子５４ｂの大きさは１ｎｍ〜１μｍの
範囲である。
５３（Ｃ）に示したように、ＳｉＯX 膜５４は化学量論
組成のＳｉＯ2 とＳｉとに分解される。すなわち、Ｓｉ
Ｏ2膜５４ａ中にＳｉの微粒子５４ｂが形成された状態
となる。この微粒子５４ｂの大きさは１ｎｍ〜１μｍの
範囲である。
【０１１０】図５４はエネルギービーム照射後のＳＥＭ
（Scanning Electron Microscope；走査型電子顕微鏡）
写真の結果を表すものであり、黒い領域中に白く明るい
ドットが点在していることがわかる。更に、マイクロＡ
ＥＳ（Auger Electron Spectroscopy;オージェ電子分
光）法によって、ＳｉＯ2 と考えられる暗い領域と拡散
したＳｉと考えられる明るい領域との相違を調べた結
果、暗い領域よりも明るい領域にＳｉが集中しているこ
とが判明した。
（Scanning Electron Microscope；走査型電子顕微鏡）
写真の結果を表すものであり、黒い領域中に白く明るい
ドットが点在していることがわかる。更に、マイクロＡ
ＥＳ（Auger Electron Spectroscopy;オージェ電子分
光）法によって、ＳｉＯ2 と考えられる暗い領域と拡散
したＳｉと考えられる明るい領域との相違を調べた結
果、暗い領域よりも明るい領域にＳｉが集中しているこ
とが判明した。
【０１１１】このようにガラス基板５１の上に形成した
Ｓｉ膜５３上に、Ｓｉを過剰に含むＳｉＯX 膜５４を形
成し、続いて、このＳｉＯX 膜５４に対してレーザビー
ム５５を照射して加熱処理を施すことにより多数の微粒
子５４ｂからなる蓄積領域を形成することができた。
Ｓｉ膜５３上に、Ｓｉを過剰に含むＳｉＯX 膜５４を形
成し、続いて、このＳｉＯX 膜５４に対してレーザビー
ム５５を照射して加熱処理を施すことにより多数の微粒
子５４ｂからなる蓄積領域を形成することができた。
【０１１２】〔実施例２〕次に、図５５（Ａ）〜（Ｄ）
および図５６（Ａ），（Ｂ）を参照して、具体的にメモ
リ素子を製造した例について説明する。
および図５６（Ａ），（Ｂ）を参照して、具体的にメモ
リ素子を製造した例について説明する。
【０１１３】まず、図５５（Ａ）に示したようにガラス
基板６１上にＰＥＣＶＤ法により膜厚２００ｎｍのＳｉ
Ｏ2 膜６２を形成した。続いて、このＳｉＯ2 膜６２上
に膜厚３０ｎｍのメモリのチャネル用のＳｉ膜６３を形
成した。次に、このＳｉ膜６３上に、ＰＥＣＶＤ法によ
り膜厚１ｎｍ〜１０ｎｍのＳｉＯ2 膜６４を形成し、こ
のＳｉＯ2 膜６４上に、流量２０SCCMのＳｉＨ4 ガスお
よび流量２０SCCMのＮ2 Ｏガスを用いたＰＥＣＶＤ法に
よりＳｉ過剰のＳｉＯX （ｘ＜２）膜６５を形成した。
基板６１上にＰＥＣＶＤ法により膜厚２００ｎｍのＳｉ
Ｏ2 膜６２を形成した。続いて、このＳｉＯ2 膜６２上
に膜厚３０ｎｍのメモリのチャネル用のＳｉ膜６３を形
成した。次に、このＳｉ膜６３上に、ＰＥＣＶＤ法によ
り膜厚１ｎｍ〜１０ｎｍのＳｉＯ2 膜６４を形成し、こ
のＳｉＯ2 膜６４上に、流量２０SCCMのＳｉＨ4 ガスお
よび流量２０SCCMのＮ2 Ｏガスを用いたＰＥＣＶＤ法に
よりＳｉ過剰のＳｉＯX （ｘ＜２）膜６５を形成した。
【０１１４】次に、このＳｉＯX 膜６５が形成されたガ
ラス基板６１の表面に、図５５（Ｂ）に示したように、
２８０ｍＪ／ｃｍ2 のエキシマレーザビーム６６を照射
した。このレーザビーム２６の照射によって、ＳｉＯX
膜６５は、図５５（Ｃ）に示したように、ＳｉＯ2 膜６
５ａとこのＳｉＯ2 膜６５ａ中に分散したＳｉの微粒子
６５ｂとに分解される。この微粒子６５ｂが分散したＳ
ｉＯ2 膜６５ａがフローティングゲートとなる。
ラス基板６１の表面に、図５５（Ｂ）に示したように、
２８０ｍＪ／ｃｍ2 のエキシマレーザビーム６６を照射
した。このレーザビーム２６の照射によって、ＳｉＯX
膜６５は、図５５（Ｃ）に示したように、ＳｉＯ2 膜６
５ａとこのＳｉＯ2 膜６５ａ中に分散したＳｉの微粒子
６５ｂとに分解される。この微粒子６５ｂが分散したＳ
ｉＯ2 膜６５ａがフローティングゲートとなる。
【０１１５】微粒子６５ｂを形成したのち、図５５
（Ｄ）に示したように、ＳｉＯ2 膜６５ａ上に、ＰＥＣ
ＶＤ法により膜厚１００ｎｍのＳｉＯ2 膜６７を形成し
た。続いて、このＳｉＯ2 膜６７上に膜厚１００ｎｍの
Ｔａ（タンタル）からなる制御ゲート６８を形成した。
すなわち、ＳｉＯ2 膜６７上に例えばスパッタリング法
によりタンタル膜を成膜し、その後、このタンタル膜上
にゲートパターンのフォトレジスト膜を形成し、このフ
ォトレジスト膜をマスクとしてタンタル膜のエッチング
を行い、フォトレジスト膜を剥がすことにより制御ゲー
ト６８を形成した。
（Ｄ）に示したように、ＳｉＯ2 膜６５ａ上に、ＰＥＣ
ＶＤ法により膜厚１００ｎｍのＳｉＯ2 膜６７を形成し
た。続いて、このＳｉＯ2 膜６７上に膜厚１００ｎｍの
Ｔａ（タンタル）からなる制御ゲート６８を形成した。
すなわち、ＳｉＯ2 膜６７上に例えばスパッタリング法
によりタンタル膜を成膜し、その後、このタンタル膜上
にゲートパターンのフォトレジスト膜を形成し、このフ
ォトレジスト膜をマスクとしてタンタル膜のエッチング
を行い、フォトレジスト膜を剥がすことにより制御ゲー
ト６８を形成した。
【０１１６】次に、図５６（Ａ）に示したように、例え
ば（ＣＦ4 ＋Ｈ2 ）ガスを用いたプラズマエッチングに
よって、制御ゲート６８をマスクとし、ＳｉＯ2 膜６
７，微粒子６５ｂを含むＳｉＯ2 膜６５ａおよびＳｉＯ
2 膜６４を順次選択的に除去した。続いて、制御ゲート
６８をマスクとして、９０℃の低温でＰＨ3 のプラズマ
を用いたプラズマドーピングによりｎ型不純物（燐
（Ｐ））をＳｉ膜６３に導入した。これにより制御ゲー
ト６８の下の伝導領域６３ａの両側に第１の不純物領域
６３ｂおよび第２の不純物領域６３ｃが自己整合的に形
成された。続いて、基板表面に向けてエキシマレーザビ
ーム（波長３０８ｎｍ）を照射し、第１の不純物領域６
３ｂおよび第２の不純物領域６３ｃ中の不純物を活性化
させた。
ば（ＣＦ4 ＋Ｈ2 ）ガスを用いたプラズマエッチングに
よって、制御ゲート６８をマスクとし、ＳｉＯ2 膜６
７，微粒子６５ｂを含むＳｉＯ2 膜６５ａおよびＳｉＯ
2 膜６４を順次選択的に除去した。続いて、制御ゲート
６８をマスクとして、９０℃の低温でＰＨ3 のプラズマ
を用いたプラズマドーピングによりｎ型不純物（燐
（Ｐ））をＳｉ膜６３に導入した。これにより制御ゲー
ト６８の下の伝導領域６３ａの両側に第１の不純物領域
６３ｂおよび第２の不純物領域６３ｃが自己整合的に形
成された。続いて、基板表面に向けてエキシマレーザビ
ーム（波長３０８ｎｍ）を照射し、第１の不純物領域６
３ｂおよび第２の不純物領域６３ｃ中の不純物を活性化
させた。
【０１１７】次いで、図５６（Ｂ）に示したように、基
板表面に例えばＰＥＣＶＤ法により保護膜としてのＳｉ
3 Ｎ4 膜６９を形成し、このＳｉ3 Ｎ4 膜６９にソー
ス，ゲートおよびドレイン用のコンタクトホールを形成
した後、例えばスパッタリング法によりアルミニウム
（Ａｌ）を堆積し、そののちパターニングすることによ
りソース電極７０ａ，ゲート電極７０ｂおよびドレイン
電極７０ｃをそれぞれ形成した。
板表面に例えばＰＥＣＶＤ法により保護膜としてのＳｉ
3 Ｎ4 膜６９を形成し、このＳｉ3 Ｎ4 膜６９にソー
ス，ゲートおよびドレイン用のコンタクトホールを形成
した後、例えばスパッタリング法によりアルミニウム
（Ａｌ）を堆積し、そののちパターニングすることによ
りソース電極７０ａ，ゲート電極７０ｂおよびドレイン
電極７０ｃをそれぞれ形成した。
【０１１８】以上の方法によって、Ｓｉの微粒子が含ま
れるフローティングゲート（蓄積領域）を備えた不揮発
性のメモリ素子を作製することができた。なお、このメ
モリ素子では、第１の不純物領域６３ｂと第２の不純物
領域６３ｃとの間に電流が流れている状態で、ゲート電
極７０ｂに、伝導領域６３ａに対して大きな正のバイア
スをかけると、絶縁膜をトンネルした電子がＳｉドット
６５ｂに蓄積され、その結果Ｉ−Ｖ特性が変わる。ま
た、ゲート電極６０ｂに負のバイアスをかけると、Ｓｉ
ドット６５ｂに蓄積された電子は絶縁膜をトンネルして
伝導領域６３ａに放出され、その結果元のＩ−Ｖ特性に
戻る。このようにゲート絶縁膜中にＳｉドット６５ｂを
形成することにより、電荷の蓄積・放出を行ってメモリ
効果を持たせることができる。この構造は、連続したＳ
ｉフローティングゲートを持つ所謂フラッシュメモリと
同じ作用を示すが、ドット状のフローティングゲートで
あるために、各ドットに蓄積された電荷は、リークして
散逸する割合が少なく、保持力のよいメモリ装置とな
る。
れるフローティングゲート（蓄積領域）を備えた不揮発
性のメモリ素子を作製することができた。なお、このメ
モリ素子では、第１の不純物領域６３ｂと第２の不純物
領域６３ｃとの間に電流が流れている状態で、ゲート電
極７０ｂに、伝導領域６３ａに対して大きな正のバイア
スをかけると、絶縁膜をトンネルした電子がＳｉドット
６５ｂに蓄積され、その結果Ｉ−Ｖ特性が変わる。ま
た、ゲート電極６０ｂに負のバイアスをかけると、Ｓｉ
ドット６５ｂに蓄積された電子は絶縁膜をトンネルして
伝導領域６３ａに放出され、その結果元のＩ−Ｖ特性に
戻る。このようにゲート絶縁膜中にＳｉドット６５ｂを
形成することにより、電荷の蓄積・放出を行ってメモリ
効果を持たせることができる。この構造は、連続したＳ
ｉフローティングゲートを持つ所謂フラッシュメモリと
同じ作用を示すが、ドット状のフローティングゲートで
あるために、各ドットに蓄積された電荷は、リークして
散逸する割合が少なく、保持力のよいメモリ装置とな
る。
【０１１９】以上実施例を挙げて本発明を説明したが、
本発明は上記実施例に限定されるものではない。例えば
上記実施の形態では、本発明をシリコンドットメモリの
製造に適用した例について説明したが、シリコンの微粒
子（ドット）を用いるものであれば、その他の各種デバ
イスの製造にも適用することができる。例えば、基板と
してシリコン基板を用いれば、フローティングゲートを
持つフラッシュメモリに適用することも可能である。
本発明は上記実施例に限定されるものではない。例えば
上記実施の形態では、本発明をシリコンドットメモリの
製造に適用した例について説明したが、シリコンの微粒
子（ドット）を用いるものであれば、その他の各種デバ
イスの製造にも適用することができる。例えば、基板と
してシリコン基板を用いれば、フローティングゲートを
持つフラッシュメモリに適用することも可能である。
【０１２０】また、上記実施例では、Ｓｉドットを形成
する例について説明したが、その他の半導体によるドッ
トを形成するようにしてもよい。例えば、他のＩＶ族元
素のＧｅ（ゲルマニウム）、ＩＶ族化合物半導体として
のＳｉＦｅ2 、ＳｉＧｅを用いても良く、更には、ＩＩ
−ＶＩ族化合物半導体あるいはＩＩＩ−Ｖ族化合物半導
体によるドット、あるいは金属（Ａｕ，Ｓｂ，Ｓｎ）な
どのドットを形成するようにしてもよい。
する例について説明したが、その他の半導体によるドッ
トを形成するようにしてもよい。例えば、他のＩＶ族元
素のＧｅ（ゲルマニウム）、ＩＶ族化合物半導体として
のＳｉＦｅ2 、ＳｉＧｅを用いても良く、更には、ＩＩ
−ＶＩ族化合物半導体あるいはＩＩＩ−Ｖ族化合物半導
体によるドット、あるいは金属（Ａｕ，Ｓｂ，Ｓｎ）な
どのドットを形成するようにしてもよい。
【０１２１】ＩＩ−ＶＩ族化合物半導体によるドット形
成例としては、Ｓｅを添加したＺｎＯ（あるいはＺｎＯ
／ＺｎＳｅ／ＺｎＯの積層構造）にレーザを照射してＺ
ｎＳｅドットを形成する例や、この例のＳｅの代わりに
Ｔｅ（テルル）を用いてＺｎＴｅドットを形成する例が
挙げられる。また、ＩＩＩ−Ｖ族化合物半導体によるド
ット形成例は、Ｇａを添加したＳｉＮX （あるいはＳｉ
3 Ｎ4 ／ＧａＮ／Ｓｉ3 Ｎ4 の積層構造）にレーザを照
射してＳｉ3 Ｎ4 中にＧａＮドットを形成する例、更に
は、ＡｌＧａＡｓ／ＩｎＡｓ／ＡｌＧａＡｓの積層構造
にレーザを照射してＡｌＧａＡｓ中にＩｎＡｓドットを
形成する例が挙げられる。
成例としては、Ｓｅを添加したＺｎＯ（あるいはＺｎＯ
／ＺｎＳｅ／ＺｎＯの積層構造）にレーザを照射してＺ
ｎＳｅドットを形成する例や、この例のＳｅの代わりに
Ｔｅ（テルル）を用いてＺｎＴｅドットを形成する例が
挙げられる。また、ＩＩＩ−Ｖ族化合物半導体によるド
ット形成例は、Ｇａを添加したＳｉＮX （あるいはＳｉ
3 Ｎ4 ／ＧａＮ／Ｓｉ3 Ｎ4 の積層構造）にレーザを照
射してＳｉ3 Ｎ4 中にＧａＮドットを形成する例、更に
は、ＡｌＧａＡｓ／ＩｎＡｓ／ＡｌＧａＡｓの積層構造
にレーザを照射してＡｌＧａＡｓ中にＩｎＡｓドットを
形成する例が挙げられる。
【０１２２】
【発明の効果】以上説明したように本発明に係るメモリ
素子若しくはその製造方法または集積回路によれば、蓄
積領域を、分散された多数の微粒子（ドット）により構
成すると共に、蓄積領域における微粒子の面密度をトン
ネル絶縁膜に生じた構造的な孔（ピンホール）の面密度
よりも大きくする、あるいは、蓄積領域における微粒子
の数を５個以上とする、または、伝導領域を、表面の粗
さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜
により形成すると共に、蓄積領域の微粒子の数が伝導領
域における結晶粒数よりも多くなるような構成とするよ
うにしたので、ガラスやプラスチック製の基板上に、低
温でトンネル絶縁膜を製造することができる。また、ト
ンネル絶縁膜にピンホール等の欠陥が発生し、一部の微
粒子に蓄積された電荷がリークしても、欠陥が存在しな
い領域に形成された微粒子に蓄積された電荷はリークす
ることはない。従って、長時間に渡って情報を保持する
ことができる。
素子若しくはその製造方法または集積回路によれば、蓄
積領域を、分散された多数の微粒子（ドット）により構
成すると共に、蓄積領域における微粒子の面密度をトン
ネル絶縁膜に生じた構造的な孔（ピンホール）の面密度
よりも大きくする、あるいは、蓄積領域における微粒子
の数を５個以上とする、または、伝導領域を、表面の粗
さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜
により形成すると共に、蓄積領域の微粒子の数が伝導領
域における結晶粒数よりも多くなるような構成とするよ
うにしたので、ガラスやプラスチック製の基板上に、低
温でトンネル絶縁膜を製造することができる。また、ト
ンネル絶縁膜にピンホール等の欠陥が発生し、一部の微
粒子に蓄積された電荷がリークしても、欠陥が存在しな
い領域に形成された微粒子に蓄積された電荷はリークす
ることはない。従って、長時間に渡って情報を保持する
ことができる。
【０１２３】また、本発明に係る半導体装置の製造方法
によれば、半導体を過剰に含む非化学量論的組成の蓄積
領域形成用膜に対してエネルギービーム照射等の加熱処
理を施すようにしたので、ガラスやプラスチック製の基
板上にも、分散された多数の微粒子からなる蓄積領域を
容易に形成することができる。
によれば、半導体を過剰に含む非化学量論的組成の蓄積
領域形成用膜に対してエネルギービーム照射等の加熱処
理を施すようにしたので、ガラスやプラスチック製の基
板上にも、分散された多数の微粒子からなる蓄積領域を
容易に形成することができる。
【図１】本発明の第１の実施の形態に係るメモリ素子の
構成を表す断面図である。
構成を表す断面図である。
【図２】本発明の第２の実施の形態に係るメモリ素子の
構成を表す断面図である。
構成を表す断面図である。
【図３】本発明のメモリ素子の第１の集積化方法の一例
を説明するための回路図である。
を説明するための回路図である。
【図４】本発明のメモリ素子の第１の集積化方法の他の
例を説明するための回路図である。
例を説明するための回路図である。
【図５】本発明のメモリ素子の第２の集積化方法を説明
するための回路図である。
するための回路図である。
【図６】第１の実施の形態に係るメモリ素子の第１の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図７】図６に続く工程を説明するための断面図であ
る。
る。
【図８】図７に続く工程を説明するための断面図であ
る。
る。
【図９】図８に続く工程を説明するための断面図であ
る。
る。
【図１０】図９に続く工程を説明するための断面図であ
る。
る。
【図１１】本発明の第１の実施の形態に係るメモリ素子
の第２の製造方法を説明するための断面図である。
の第２の製造方法を説明するための断面図である。
【図１２】図１１に続く工程を説明するための断面図で
ある。
ある。
【図１３】図１２に続く工程を説明するための断面図で
ある。
ある。
【図１４】図１３に続く工程を説明するための断面図で
ある。
ある。
【図１５】第１の実施の形態に係るメモリ素子のゲート
電圧とドレイン電流との関係を表す特性図である。
電圧とドレイン電流との関係を表す特性図である。
【図１６】第１の実施の形態に係るメモリ素子の第３の
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
【図１７】図１６に続く工程を説明するための断面図で
ある。
ある。
【図１８】図１７に続く工程を説明するための断面図で
ある。
ある。
【図１９】図１８に続く工程を説明するための断面図で
ある。
ある。
【図２０】図１９に続く工程を説明するための断面図で
ある。
ある。
【図２１】本発明の第２の実施の形態に係るメモリ素子
の製造工程を説明するための断面図である。
の製造工程を説明するための断面図である。
【図２２】図２１に続く工程を説明するための断面図で
ある。
ある。
【図２３】図２２に続く工程を説明するための断面図で
ある。
ある。
【図２４】図２３に続く工程を説明するための断面図で
ある。
ある。
【図２５】図２４に続く工程を説明するための断面図で
ある。
ある。
【図２６】本発明の第３の実施の形態に係るメモリ装置
の構成を表す平面図である。
の構成を表す平面図である。
【図２７】図２６のη−η線に沿った断面図である。
【図２８】本発明の第４の実施の形態に係るメモリ装置
の断面図である。
の断面図である。
【図２９】本発明の第５の実施の形態に係るメモリ装置
の構成を表す平面図である。
の構成を表す平面図である。
【図３０】図２９のκ−κ線に沿った断面図である。
【図３１】ボトムゲート構造の素子からなるメモリ装置
の、図２９のκ−κ線に沿った断面図である。
の、図２９のκ−κ線に沿った断面図である。
【図３２】本発明の第６の実施の形態に係るメモリ装置
の構成を表す平面図である。
の構成を表す平面図である。
【図３３】図３２のｌ−ｌ線に沿った断面図である。
【図３４】ボトムゲート構造の素子からなるメモリ装置
の、図３２のｌ−ｌ線に沿った断面図である。
の、図３２のｌ−ｌ線に沿った断面図である。
【図３５】本発明の第７の実施の形態に係るメモリ装置
の製造工程を説明するための断面図である。
の製造工程を説明するための断面図である。
【図３６】図３５に続く工程を説明するための断面図で
ある。
ある。
【図３７】図３６に続く工程を説明するための断面図で
ある。
ある。
【図３８】図３７に続く工程を説明するための断面図で
ある。
ある。
【図３９】図３８に続く工程を説明するための断面図で
ある。
ある。
【図４０】本発明の第８の実施の形態に係るデータ処理
装置の製造工程を説明するための断面図である。
装置の製造工程を説明するための断面図である。
【図４１】図４０に続く工程を説明するための断面図で
ある。
ある。
【図４２】図４１に続く工程を説明するための断面図で
ある。
ある。
【図４３】図４２に続く工程を説明するための断面図で
ある。
ある。
【図４４】図４３に続く工程を説明するための断面図で
ある。
ある。
【図４５】図４４に続く工程を説明するための断面図で
ある。
ある。
【図４６】本発明の第９の実施の形態に係るデータ処理
装置の製造工程を説明するための断面図である。
装置の製造工程を説明するための断面図である。
【図４７】図４６に続く工程を説明するための断面図で
ある。
ある。
【図４８】図４７に続く工程を説明するための断面図で
ある。
ある。
【図４９】図４８に続く工程を説明するための断面図で
ある。
ある。
【図５０】図４９に続く工程を説明するための断面図で
ある。
ある。
【図５１】図５０に続く工程を説明するための断面図で
ある。
ある。
【図５２】図５１に続く工程を説明するための断面図で
ある。
ある。
【図５３】本発明の実施例を説明するための工程毎の断
面図である。
面図である。
【図５４】シリコンドット（微粒子）の形成状態を説明
するためのＳＥＭ写真である。
するためのＳＥＭ写真である。
【図５５】シリコンドットメモリの製造プロセスを説明
するための工程毎の断面図である。
するための工程毎の断面図である。
【図５６】図５５に続く工程毎の断面図である。
１１，２１…基板、１２，２２…バッファ層、１３，２
３…多結晶シリコン層、１３ａ，２３ａ…第１の不純物
領域、１３ｂ，２３ｂ…第２の不純物領域、１３ｃ，２
３ｃ…伝導領域、１４，２４…絶縁膜、１４ａ，２４ａ
…トンネル絶縁膜、１４ｂ，２４ｂ…制御用絶縁膜、１
５，２５…蓄積領域、１５ａ，２５ａ…微粒子、１６，
２６…制御用電極
３…多結晶シリコン層、１３ａ，２３ａ…第１の不純物
領域、１３ｂ，２３ｂ…第２の不純物領域、１３ｃ，２
３ｃ…伝導領域、１４，２４…絶縁膜、１４ａ，２４ａ
…トンネル絶縁膜、１４ｂ，２４ｂ…制御用絶縁膜、１
５，２５…蓄積領域、１５ａ，２５ａ…微粒子、１６，
２６…制御用電極
フロントページの続き (72)発明者 中越 美弥子 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 碓井 節夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 野口 隆 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 森 芳文 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (38)
- 【請求項１】 半導体よりなる伝導領域と、 この伝導領域に隣接して設けられた第１の不純物領域
と、 この第１の不純物領域と離間し、かつ前記伝導領域に隣
接して設けられた第２の不純物領域と、 分散された複数の微粒子よりなり、前記伝導領域から遷
移された電荷を蓄積する蓄積領域と、 この蓄積領域と前記伝導領域との間に設けられた電荷が
遷移可能なトンネル絶縁膜と、 前記蓄積領域の電荷量および前記伝導領域の伝導度をそ
れぞれ制御するための制御用電極と、 この制御用電極と前記蓄積領域との間に設けられた制御
用絶縁膜とを備え、 前記蓄積領域における微粒子の面密度は、前記トンネル
絶縁膜に生じた構造的な孔（ピンホール）の面密度より
も大きいことを特徴とするメモリ素子。 - 【請求項２】 前記伝導領域、第１の不純物領域および
第２の不純物領域がそれぞれ、非単結晶半導体よりなる
ことを特徴とする請求項１記載のメモリ素子。 - 【請求項３】 前記伝導領域、第１の不純物領域および
第２の不純物領域がそれぞれ、非単結晶Ｓｉx Ｇｅ1-x
（０≦ｘ≦１）よりなることを特徴とする請求項２記載
のメモリ素子。 - 【請求項４】 前記伝導領域、第１の不純物領域および
第２の不純物領域がそれぞれ、多結晶Ｓｉx Ｇｅ
1-x （０≦ｘ≦１）よりなることを特徴とする請求項３
記載のメモリ素子。 - 【請求項５】 前記伝導領域、第１の不純物領域および
第２の不純物領域がそれぞれ、非晶質Ｓｉx Ｇｅ
1-x （０≦ｘ≦１）よりなることを特徴とする請求項３
記載のメモリ素子。 - 【請求項６】 下地部として絶縁基板を有し、前記伝導
領域、第１の不純物領域および第２の不純物領域がそれ
ぞれ前記絶縁基板の一面に設けられていることを特徴と
する請求項１記載のメモリ素子。 - 【請求項７】 下地部として絶縁基板を有し、前記制御
用電極が前記絶縁基板の一面に設けられていることを特
徴とする請求項１記載のメモリ素子。 - 【請求項８】 前記絶縁基板は、石英、ガラスまたはプ
ラスチックのいずれかにより形成されていることを特徴
とする請求項６記載のメモリ素子。 - 【請求項９】 更に、前記絶縁基板と、前記前記伝導領
域、第１の不純物領域および第２の不純物領域それぞれ
との間に、バッファ層としてＳｉＮX 膜、ＳｉＯ2 膜も
しくはＳｉＮX とＳｉＯ2 の積層膜、またはＳｉＮK Ｏ
l （ｋ，ｌ≠０）膜が形成されていることを特徴とする
請求項７記載のメモリ素子。 - 【請求項１０】 前記蓄積領域が、Ｓｉy Ｇｅ1-y （０
≦ｙ≦１）微粒子の集合体または金属微粒子の集合体に
より構成されていることを特徴とする請求項１記載のメ
モリ素子。 - 【請求項１１】 前記制御用電極が、不純物を含む非多
結晶Ｓｉまたは金属よりなることを特徴とする請求項１
記載のメモリ素子。 - 【請求項１２】 前記制御用絶縁膜が、ＳｉＯ2 、Ｓｉ
3 Ｎ4 またはＳｉＮk Ｏl （ｋ，ｌ≠０）よりなること
を特徴とする請求項１記載のメモリ素子。 - 【請求項１３】 前記伝導領域を構成する材質の膜厚が
０．１μｍ以下であることを特徴とする請求項１記載の
メモリ素子。 - 【請求項１４】 半導体よりなる伝導領域と、 この伝導領域に隣接して設けられた第１の不純物領域
と、 この第１の不純物領域と離間し、かつ前記伝導領域に隣
接して設けられた第２の不純物領域と、 分散された複数の微粒子よりなり、前記伝導領域から遷
移された電荷を蓄積する蓄積領域と、 この蓄積領域と前記伝導領域との間に設けられた電荷が
遷移可能なトンネル絶縁膜と、 前記蓄積領域の電荷量および前記伝導領域の伝導度をそ
れぞれ制御するための制御用電極と、 この制御用電極と前記蓄積領域との間に設けられた制御
用絶縁膜とを備え、 前記蓄積領域における微粒子の数が５個以上であること
を特徴とするメモリ素子。 - 【請求項１５】 半導体よりなる伝導領域と、 この伝導領域に隣接して設けられた第１の不純物領域
と、 この第１の不純物領域と離間し、かつ前記伝導領域に隣
接して設けられた第２の不純物領域と、 分散された複数の微粒子よりなり、前記伝導領域から遷
移された電荷を蓄積する蓄積領域と、 この蓄積領域と前記伝導領域との間に設けられた電荷が
遷移可能なトンネル絶縁膜と、 前記蓄積領域の電荷量および前記メモリ用伝導領域の伝
導度をそれぞれ制御するための制御用電極と、 この制御用電極と前記蓄積領域との間に設けられた制御
用絶縁膜とを備え、 前記伝導領域が、表面の粗さが０．１ｎｍ以上１００ｎ
ｍ以下の多結晶シリコン膜により形成されると共に、前
記蓄積領域の微粒子の数が前記伝導領域における結晶粒
数よりも多いことを特徴とするメモリ素子。 - 【請求項１６】 前記制御用電極に前記第１の不純物領
域の電位よりも高い電位が印加されることにより情報が
書き込まれると共に、前記制御用電極に前記第１の不純
物領域の電位よりも低い電位が印加されることにより情
報が消去され、また、前記制御用電極、第１の不純物領
域および第２の不純物領域の全ての電極の電位が同電位
または浮遊状態とされることにより、情報が保持される
ことを特徴とする請求項１記載のメモリ素子。 - 【請求項１７】 前記情報の書き込みにより生じた前記
蓄積領域内の電荷量の変化を、前記制御用電極の電位に
対する伝導領域の伝導度または電流値の変化によって検
出することにより情報の読み出しが行われることを特徴
とする請求項１６記載のメモリ素子。 - 【請求項１８】 前記制御用電極に前記第１の不純物領
域の電位よりも低い電位が印加されることにより情報が
書き込まれると共に、前記制御用電極に前記第１の不純
物領域の電位よりも高い電位が印加されることにより情
報が消去され、また、前記制御用電極、第１の不純物領
域および第２の不純物領域の全ての電極の電位が同電位
または浮遊状態とされることにより、情報が保持される
ことを特徴とする請求項１記載のメモリ素子。 - 【請求項１９】 前記情報の書き込みにより生じた前記
蓄積領域内の電荷量の変化を、前記制御用電極の電位に
対する伝導領域の伝導度または電流値の変化によって検
出することにより情報の読み出しが行われることを特徴
とする請求項１８記載のメモリ素子。 - 【請求項２０】 複数のメモリ素子が集積された集積回
路であって、 前記各メモリ素子は、半導体よりなる伝導領域と、この
伝導領域に隣接して設けられたソース領域と、このソー
ス領域と離間し、かつ前記伝導領域に隣接して設けられ
たドレイン領域と、分散された複数の微粒子よりなり、
前記伝導領域から遷移された電荷を蓄積する蓄積領域
と、この蓄積領域と前記伝導領域との間に設けられた電
荷が遷移可能なトンネル絶縁膜と、前記蓄積領域の電荷
量および前記伝導領域の伝導度をそれぞれ制御するため
の制御用電極と、この制御用電極と前記蓄積領域との間
に設けられた制御用絶縁膜とを備え、前記蓄積領域にお
ける微粒子の面密度は、前記トンネル絶縁膜に生じた構
造的な孔（ピンホール）の面密度よりも大きい構成を有
し、且つ、前記各メモリ素子の制御用電極がワード線に
接続されると共に、各メモリ素子のソース・ドレイン経
路がそれぞれビット線とソース線の間に接続されている
ことを特徴とする集積回路。 - 【請求項２１】 絶縁体よりなる下地部の上に半導体膜
よりなる伝導領域を形成する工程と、 前記伝導領域の上にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上に分散された複数の微粒子より
なり、且つ、この微粒子の面密度が前記トンネル絶縁膜
の構造的な孔（ピンホール）の面密度よりも大きな蓄積
領域を形成する工程と、 前記蓄積領域の上に制御用絶縁膜を形成する工程と、 前記制御用絶縁膜の上に制御用電極を形成する工程と、 前記伝導領域に隣接する第１の不純物領域および前記第
１の不純物領域と離間し、前記伝導領域に隣接する第２
の不純物領域をそれぞれ形成する工程とを含むことを特
徴とするメモリ素子の製造方法。 - 【請求項２２】 前記伝導領域の表面を酸素原子（Ｏ）
および窒素原子（Ｎ）の少なくとも一方を含む電離気体
に曝すことによって、前記トンネル絶縁膜を形成するこ
とを特徴とする請求項２１記載のメモリ素子の製造方
法。 - 【請求項２３】 更に、前記トンネル絶縁膜を形成した
後、前記伝導領域の表面を加熱することを特徴とする請
求項２２記載のメモリ素子の製造方法。 - 【請求項２４】 エネルギービームを照射することによ
り伝導領域の表面を加熱することを特徴とする請求項２
３記載のメモリ素子の製造方法。 - 【請求項２５】 気相成長法、スパッタリング法あるい
は蒸着法によりトンネル絶縁膜の表面を１よりも小さい
被覆率で覆うようにして蓄積領域を形成することを特徴
とする請求項２１記載のメモリ素子の製造方法。 - 【請求項２６】 前記伝導領域の上に半導体元素を過剰
に含む非化学量論的組成の蓄積領域形成用膜を形成し、
この蓄積領域形成用膜を加熱することによりトンネル絶
縁膜および蓄積領域をそれぞれ形成することを特徴とす
る請求項２１記載のメモリ素子の製造方法。 - 【請求項２７】 エネルギービームを照射することによ
り蓄積領域形成用膜を加熱することを特徴とする請求項
２６記載のメモリ素子の製造方法。 - 【請求項２８】 絶縁体よりなる下地部の上に半導体膜
よりなる伝導領域を形成する工程と、 前記伝導領域の上にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上に分散された５個以上の数の微
粒子よりなる蓄積領域を形成する工程と、 前記蓄積領域の上に制御用絶縁膜を形成する工程と、 前記制御用絶縁膜の上に制御用電極を形成する工程と、 前記伝導領域に隣接する第１の不純物領域および前記第
１の不純物領域と離間し、前記伝導領域に隣接する第２
の不純物領域をそれぞれ形成する工程とを含むことを特
徴とするメモリ素子の製造方法。 - 【請求項２９】 絶縁体よりなる下地部の上に、表面の
粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン
膜よりなる伝導領域を形成する工程と、 前記伝導領域の上にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上に、前記伝導領域の結晶粒数よ
りも多く分散された微粒子からなる蓄積領域を形成する
工程と、 前記蓄積領域の上に制御用絶縁膜を形成する工程と、 前記制御用絶縁膜の上に制御用電極を形成する工程と、 前記伝導領域に隣接する第１の不純物領域および前記第
１の不純物領域と離間し、前記伝導領域に隣接する第２
の不純物領域をそれぞれ形成する工程とを含むことを特
徴とするメモリ素子の製造方法。 - 【請求項３０】 絶縁体よりなる下地部の上に制御用電
極を形成する工程と、 前記制御用電極の上に制御用絶縁膜を形成する工程と、 前記制御用絶縁膜の上に、分散された複数の微粒子より
なり、且つ、この微粒子の面密度が前記トンネル絶縁膜
の構造的な孔（ピンホール）の面密度よりも大きな蓄積
領域を形成する工程と、 前記蓄積領域の上にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上に半導体よりなる伝導領域を形
成する工程と、 前記伝導領域に隣接する第１の不純物領域および前記第
１の不純物領域と離間し、前記伝導領域に隣接する第２
の不純物領域をそれぞれ形成する工程とを含むことを特
徴とするメモリ素子の製造方法。 - 【請求項３１】 絶縁体よりなる下地部の上に制御用電
極を形成する工程と、 前記制御用電極の上に制御用絶縁膜を形成する工程と、 前記制御用絶縁膜の上に分散された５個以上の数の微粒
子よりなる蓄積領域を形成する工程と、 前記蓄積領域の上にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上に半導体よりなる伝導領域を形
成する工程と、 前記伝導領域に隣接する第１の不純物領域および前記第
１の不純物領域と離間し、前記伝導領域に隣接する第２
の不純物領域をそれぞれ形成する工程とを含むことを特
徴とするメモリ素子の製造方法。 - 【請求項３２】 絶縁体よりなる下地部の上に制御用電
極を形成する工程と、 前記制御用電極の上に制御用絶縁膜を形成する工程と、 前記制御用絶縁膜の上に、分散された複数の微粒子より
なる蓄積領域を形成する工程と、 前記蓄積領域の上にトンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜の上に半導体よりなる伝導領域を形
成する工程と、 前記伝導領域に隣接する第１の不純物領域および前記第
１の不純物領域と離間し、前記伝導領域に隣接する第２
の不純物領域をそれぞれ形成する工程とを含み、 前記伝導領域を、表面の粗さが０．１ｎｍ以上１００ｎ
ｍ以下の多結晶シリコン膜により形成すると共に、前記
蓄積領域の微粒子の数を、前記伝導領域における結晶粒
数よりも多くすることを特徴とするメモリ素子の製造方
法。 - 【請求項３３】 基板上に半導体膜を形成した後、この
半導体膜上に、半導体元素を過剰に含む非化学量論的組
成の蓄積領域形成用膜を形成する工程と、 加熱処理を施すことにより、前記蓄積領域形成用膜中に
半導体の微粒子を分散させて蓄積領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項３４】 前記蓄積領域形成用膜は、半導体過剰
の酸化膜または窒化膜であることを特徴とする請求項３
３記載の半導体装置の製造方法。 - 【請求項３５】 半導体は、Ｓｉ，Ｇｅ、ＳｉＦｅ2 ，
ＳｉＧｅ、ＩＩ−ＶＩ族化合物半導体およびＩＩＩ−Ｖ
族化合物半導体のうちのいずれかであることを特徴とす
る請求項３３記載の半導体装置の製造方法。 - 【請求項３６】 エネルギービームを照射することによ
り加熱処理を施すことを特徴とする請求項３３記載の半
導体装置の製造方法。 - 【請求項３７】 エキシマレーザによりエネルギービー
ムを照射することを特徴とする請求項３６記載の半導体
装置の製造方法。 - 【請求項３８】 前記基板と半導体膜との間に絶縁膜を
形成することを特徴とする請求項３３記載の半導体装置
の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32137798A JP4538693B2 (ja) | 1998-01-26 | 1998-10-28 | メモリ素子およびその製造方法 |
| KR1019997008723A KR100638772B1 (ko) | 1998-01-26 | 1999-01-26 | 메모리 소자 및 그 제조 방법, 및 집적 회로 및 반도체 장치의 제조 방법 |
| CNB2004100328296A CN1309087C (zh) | 1998-01-26 | 1999-01-26 | 存储器及其制造方法 |
| EP99901180A EP0971416A4 (en) | 1998-01-26 | 1999-01-26 | STORAGE ARRANGEMENT AND METHOD FOR THEIR PRODUCTION, AND INTEGRATED CIRCUIT AND METHOD FOR THE PRODUCTION OF A SEMICONDUCTOR ARRANGEMENT |
| PCT/JP1999/000313 WO1999038213A1 (en) | 1998-01-26 | 1999-01-26 | Memory device and method of manufacturing the same, and integrated circuit and method of manufacturing semiconductor device |
| US09/381,987 US6285055B1 (en) | 1998-01-26 | 1999-01-26 | Memory device and method of manufacturing the same, and integrated circuit and method of manufacturing semiconductor device |
| CNB998001775A CN1169225C (zh) | 1998-01-26 | 1999-01-26 | 存储器及其制造方法以及集成电路和半导体装置的制造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-27747 | 1998-01-26 | ||
| JP2774798 | 1998-01-26 | ||
| JP32137798A JP4538693B2 (ja) | 1998-01-26 | 1998-10-28 | メモリ素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274420A true JPH11274420A (ja) | 1999-10-08 |
| JP4538693B2 JP4538693B2 (ja) | 2010-09-08 |
Family
ID=26365719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32137798A Expired - Fee Related JP4538693B2 (ja) | 1998-01-26 | 1998-10-28 | メモリ素子およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6285055B1 (ja) |
| EP (1) | EP0971416A4 (ja) |
| JP (1) | JP4538693B2 (ja) |
| KR (1) | KR100638772B1 (ja) |
| CN (2) | CN1169225C (ja) |
| WO (1) | WO1999038213A1 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002050704A (ja) * | 2000-08-01 | 2002-02-15 | Sony Corp | メモリ素子およびその製造方法並びに集積回路 |
| JP2002050762A (ja) * | 2000-08-02 | 2002-02-15 | Sony Corp | 表示素子およびその製造方法、並びに表示装置 |
| JP2002368140A (ja) * | 2001-06-06 | 2002-12-20 | Sony Corp | 不揮発性半導体メモリ装置 |
| JP2002368141A (ja) * | 2001-06-06 | 2002-12-20 | Sony Corp | 不揮発性半導体メモリ装置 |
| JP2006013481A (ja) * | 2004-05-28 | 2006-01-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2006032917A (ja) * | 2004-06-14 | 2006-02-02 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7105888B2 (en) | 2002-03-27 | 2006-09-12 | Nec Electronics Corporation | Nonvolatile semiconductor memory device and method of manufacturing same |
| JP2007294935A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
| JP2008504681A (ja) * | 2004-06-25 | 2008-02-14 | フリースケール セミコンダクター インコーポレイテッド | ナノクラスタ電荷蓄積デバイスの形成方法 |
| KR100806788B1 (ko) | 2006-08-23 | 2008-02-27 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 그 제조 방법 |
| US7570516B2 (en) | 2000-01-18 | 2009-08-04 | Hitachi, Ltd. | Three-dimensional semiconductor memory device having a first and second charge accumulation region |
| US7868328B2 (en) | 2004-05-28 | 2011-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having antenna over thin film integrated circuit |
| JP2011233913A (ja) * | 2011-07-04 | 2011-11-17 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
| US8258030B2 (en) | 2004-06-14 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP2013239713A (ja) * | 2010-02-05 | 2013-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452856B1 (en) * | 1999-02-26 | 2002-09-17 | Micron Technology, Inc. | DRAM technology compatible processor/memory chips |
| JP2001085545A (ja) * | 1999-09-16 | 2001-03-30 | Sony Corp | メモリ素子の製造方法 |
| AU2001263370A1 (en) * | 2000-06-16 | 2002-01-02 | Motorola, Inc. | Memory device including nanoclusters and method for manufacture |
| US6413819B1 (en) | 2000-06-16 | 2002-07-02 | Motorola, Inc. | Memory device and method for using prefabricated isolated storage elements |
| JP5792918B2 (ja) * | 2000-08-14 | 2015-10-14 | サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニーＳａｎｄｉｓｋ ３Ｄ Ｌｌｃ | 高集積メモリデバイス |
| US6897514B2 (en) | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
| US6656792B2 (en) * | 2001-10-19 | 2003-12-02 | Chartered Semiconductor Manufacturing Ltd | Nanocrystal flash memory device and manufacturing method therefor |
| CN100451831C (zh) * | 2001-10-29 | 2009-01-14 | 旺宏电子股份有限公司 | 减小图案间隙或开口尺寸的方法 |
| US6555411B1 (en) * | 2001-12-18 | 2003-04-29 | Lucent Technologies Inc. | Thin film transistors |
| US7005697B2 (en) * | 2002-06-21 | 2006-02-28 | Micron Technology, Inc. | Method of forming a non-volatile electron storage memory and the resulting device |
| US6853035B1 (en) * | 2002-06-28 | 2005-02-08 | Synopsys, Inc. | Negative differential resistance (NDR) memory device with reduced soft error rate |
| KR100486607B1 (ko) * | 2002-09-17 | 2005-05-03 | 주식회사 하이닉스반도체 | 양자점 형성 방법 |
| FR2846795A1 (fr) * | 2002-11-05 | 2004-05-07 | St Microelectronics Sa | Procede de memorisation d'une donnee binaire dans une cellule-memoire d'un circuit integre de memoire, circuit integre correspondant et procede de fabrication |
| US6905908B2 (en) * | 2002-12-26 | 2005-06-14 | Motorola, Inc. | Method of fabricating organic field effect transistors |
| US7022571B2 (en) * | 2003-05-01 | 2006-04-04 | United Microelectronics Corp. | Quantum structure and forming method of the same |
| US7057258B2 (en) * | 2003-10-29 | 2006-06-06 | Hewlett-Packard Development Company, L.P. | Resistive memory device and method for making the same |
| KR100537554B1 (ko) * | 2004-02-23 | 2005-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 산화막 형성 방법 |
| US7235471B2 (en) * | 2004-05-26 | 2007-06-26 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device having a silicide layer |
| TW200541079A (en) * | 2004-06-04 | 2005-12-16 | Adv Lcd Tech Dev Ct Co Ltd | Crystallizing method, thin-film transistor manufacturing method, thin-film transistor, and display device |
| US7977253B2 (en) * | 2004-08-31 | 2011-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP2007287856A (ja) | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
| KR101283539B1 (ko) * | 2007-08-29 | 2013-07-15 | 삼성전자주식회사 | 역전 구조의 비휘발성 메모리 소자, 그 스택 모듈 및 그제조 방법 |
| JP5134331B2 (ja) * | 2007-10-05 | 2013-01-30 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| FR2917533A1 (fr) * | 2007-11-14 | 2008-12-19 | Commissariat Energie Atomique | Substrat a couche de stockage de charges electriques enterree et procede de realisation |
| JP2011071240A (ja) * | 2009-09-24 | 2011-04-07 | Toshiba Corp | 半導体記憶装置、及びその製造方法 |
| WO2011058864A1 (en) * | 2009-11-13 | 2011-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Device including nonvolatile memory element |
| JP5435129B2 (ja) * | 2011-10-26 | 2014-03-05 | トヨタ自動車株式会社 | 半導体装置 |
| US9093158B2 (en) * | 2013-12-06 | 2015-07-28 | Sandisk Technologies Inc. | Write scheme for charge trapping memory |
| US9627395B2 (en) | 2015-02-11 | 2017-04-18 | Sandisk Technologies Llc | Enhanced channel mobility three-dimensional memory structure and method of making thereof |
| US9478495B1 (en) | 2015-10-26 | 2016-10-25 | Sandisk Technologies Llc | Three dimensional memory device containing aluminum source contact via structure and method of making thereof |
| US10199434B1 (en) | 2018-02-05 | 2019-02-05 | Sandisk Technologies Llc | Three-dimensional cross rail phase change memory device and method of manufacturing the same |
| US10468596B2 (en) | 2018-02-21 | 2019-11-05 | Sandisk Technologies Llc | Damascene process for forming three-dimensional cross rail phase change memory devices |
| US10580976B2 (en) | 2018-03-19 | 2020-03-03 | Sandisk Technologies Llc | Three-dimensional phase change memory device having a laterally constricted element and method of making the same |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726469A (en) * | 1980-02-27 | 1982-02-12 | Tdk Corp | Semiconductor memory device |
| JPS6146058A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置およびその読み出し方法 |
| JPS6223173A (ja) * | 1985-07-23 | 1987-01-31 | Nec Corp | Ｍｏｓ型不揮発性半導体記憶装置 |
| JPH03123083A (ja) * | 1989-10-05 | 1991-05-24 | Agency Of Ind Science & Technol | 半導体記憶素子 |
| JPH0425181A (ja) * | 1990-05-21 | 1992-01-28 | Casio Comput Co Ltd | 薄膜トランジスタメモリおよびその製造方法 |
| JPH05121763A (ja) * | 1991-10-30 | 1993-05-18 | Rohm Co Ltd | 半導体記憶装置の製造方法 |
| JPH05211339A (ja) * | 1992-10-20 | 1993-08-20 | Casio Comput Co Ltd | 薄膜メモリ素子 |
| JPH07302848A (ja) * | 1994-04-29 | 1995-11-14 | Internatl Business Mach Corp <Ibm> | 低電圧メモリ |
| JPH08330598A (ja) * | 1995-03-27 | 1996-12-13 | Sanyo Electric Co Ltd | 半導体膜の処理方法及び半導体装置の製造方法 |
| JPH0969630A (ja) * | 1995-06-23 | 1997-03-11 | Matsushita Electric Ind Co Ltd | 単一電子トンネル素子およびその製造方法 |
| JPH09102596A (ja) * | 1995-10-04 | 1997-04-15 | Fujitsu Ltd | 量子ドットの製造方法及び量子ドット装置 |
| JPH09116106A (ja) * | 1995-09-29 | 1997-05-02 | Internatl Business Mach Corp <Ibm> | ナノ構造メモリ素子 |
| JPH09260611A (ja) * | 1996-03-19 | 1997-10-03 | Toshiba Corp | 電子デバイス |
| JPH1065024A (ja) * | 1996-08-13 | 1998-03-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH10112440A (ja) * | 1996-08-14 | 1998-04-28 | Siemens Ag | 微細パターンの形成方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1297899A (ja) * | 1970-10-02 | 1972-11-29 | ||
| US4047974A (en) | 1975-12-30 | 1977-09-13 | Hughes Aircraft Company | Process for fabricating non-volatile field effect semiconductor memory structure utilizing implanted ions to induce trapping states |
| US5017505A (en) * | 1986-07-18 | 1991-05-21 | Nippondenso Co., Ltd. | Method of making a nonvolatile semiconductor memory apparatus with a floating gate |
| CA2001682C (en) * | 1988-10-28 | 1994-05-03 | Hiroshi Matsumoto | Thin film transistor having memory function and method for using thin film transistor as memory element |
| US5357134A (en) | 1991-10-31 | 1994-10-18 | Rohm Co., Ltd. | Nonvolatile semiconductor device having charge trap film containing silicon crystal grains |
| EP0655788B1 (en) * | 1993-11-29 | 1998-01-21 | STMicroelectronics S.A. | A volatile memory cell |
| US5466626A (en) * | 1993-12-16 | 1995-11-14 | International Business Machines Corporation | Micro mask comprising agglomerated material |
| US5828084A (en) | 1995-03-27 | 1998-10-27 | Sony Corporation | High performance poly-SiGe thin film transistor |
| US5880991A (en) * | 1997-04-14 | 1999-03-09 | International Business Machines Corporation | Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure |
-
1998
- 1998-10-28 JP JP32137798A patent/JP4538693B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-26 WO PCT/JP1999/000313 patent/WO1999038213A1/ja not_active Ceased
- 1999-01-26 EP EP99901180A patent/EP0971416A4/en not_active Withdrawn
- 1999-01-26 CN CNB998001775A patent/CN1169225C/zh not_active Expired - Fee Related
- 1999-01-26 CN CNB2004100328296A patent/CN1309087C/zh not_active Expired - Fee Related
- 1999-01-26 US US09/381,987 patent/US6285055B1/en not_active Expired - Lifetime
- 1999-01-26 KR KR1019997008723A patent/KR100638772B1/ko not_active Expired - Fee Related
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726469A (en) * | 1980-02-27 | 1982-02-12 | Tdk Corp | Semiconductor memory device |
| JPS6146058A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置およびその読み出し方法 |
| JPS6223173A (ja) * | 1985-07-23 | 1987-01-31 | Nec Corp | Ｍｏｓ型不揮発性半導体記憶装置 |
| JPH03123083A (ja) * | 1989-10-05 | 1991-05-24 | Agency Of Ind Science & Technol | 半導体記憶素子 |
| JPH0425181A (ja) * | 1990-05-21 | 1992-01-28 | Casio Comput Co Ltd | 薄膜トランジスタメモリおよびその製造方法 |
| JPH05121763A (ja) * | 1991-10-30 | 1993-05-18 | Rohm Co Ltd | 半導体記憶装置の製造方法 |
| JPH05211339A (ja) * | 1992-10-20 | 1993-08-20 | Casio Comput Co Ltd | 薄膜メモリ素子 |
| JPH07302848A (ja) * | 1994-04-29 | 1995-11-14 | Internatl Business Mach Corp <Ibm> | 低電圧メモリ |
| JPH08330598A (ja) * | 1995-03-27 | 1996-12-13 | Sanyo Electric Co Ltd | 半導体膜の処理方法及び半導体装置の製造方法 |
| JPH0969630A (ja) * | 1995-06-23 | 1997-03-11 | Matsushita Electric Ind Co Ltd | 単一電子トンネル素子およびその製造方法 |
| JPH09116106A (ja) * | 1995-09-29 | 1997-05-02 | Internatl Business Mach Corp <Ibm> | ナノ構造メモリ素子 |
| JPH09102596A (ja) * | 1995-10-04 | 1997-04-15 | Fujitsu Ltd | 量子ドットの製造方法及び量子ドット装置 |
| JPH09260611A (ja) * | 1996-03-19 | 1997-10-03 | Toshiba Corp | 電子デバイス |
| JPH1065024A (ja) * | 1996-08-13 | 1998-03-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH10112440A (ja) * | 1996-08-14 | 1998-04-28 | Siemens Ag | 微細パターンの形成方法 |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7570516B2 (en) | 2000-01-18 | 2009-08-04 | Hitachi, Ltd. | Three-dimensional semiconductor memory device having a first and second charge accumulation region |
| US7826266B2 (en) | 2000-01-18 | 2010-11-02 | Hitachi, Ltd. | Semiconductor device having global and local data lines coupled to memory mats |
| JP2002050704A (ja) * | 2000-08-01 | 2002-02-15 | Sony Corp | メモリ素子およびその製造方法並びに集積回路 |
| JP2002050762A (ja) * | 2000-08-02 | 2002-02-15 | Sony Corp | 表示素子およびその製造方法、並びに表示装置 |
| JP2002368140A (ja) * | 2001-06-06 | 2002-12-20 | Sony Corp | 不揮発性半導体メモリ装置 |
| JP2002368141A (ja) * | 2001-06-06 | 2002-12-20 | Sony Corp | 不揮発性半導体メモリ装置 |
| US7105888B2 (en) | 2002-03-27 | 2006-09-12 | Nec Electronics Corporation | Nonvolatile semiconductor memory device and method of manufacturing same |
| US7868328B2 (en) | 2004-05-28 | 2011-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having antenna over thin film integrated circuit |
| JP2006013481A (ja) * | 2004-05-28 | 2006-01-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2006032917A (ja) * | 2004-06-14 | 2006-02-02 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US8258030B2 (en) | 2004-06-14 | 2012-09-04 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP2008504681A (ja) * | 2004-06-25 | 2008-02-14 | フリースケール セミコンダクター インコーポレイテッド | ナノクラスタ電荷蓄積デバイスの形成方法 |
| JP2007294935A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
| KR100806788B1 (ko) | 2006-08-23 | 2008-02-27 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 그 제조 방법 |
| JP2013239713A (ja) * | 2010-02-05 | 2013-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015111678A (ja) * | 2010-02-05 | 2015-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9190413B2 (en) | 2010-02-05 | 2015-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9793276B2 (en) | 2010-02-05 | 2017-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having transistor and capacitor |
| JP2011233913A (ja) * | 2011-07-04 | 2011-11-17 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4538693B2 (ja) | 2010-09-08 |
| EP0971416A4 (en) | 2000-08-09 |
| KR20010005655A (ko) | 2001-01-15 |
| EP0971416A1 (en) | 2000-01-12 |
| WO1999038213A1 (en) | 1999-07-29 |
| CN1542976A (zh) | 2004-11-03 |
| CN1256793A (zh) | 2000-06-14 |
| KR100638772B1 (ko) | 2006-10-27 |
| CN1309087C (zh) | 2007-04-04 |
| CN1169225C (zh) | 2004-09-29 |
| US6285055B1 (en) | 2001-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4538693B2 (ja) | メモリ素子およびその製造方法 | |
| US5847411A (en) | Semiconductor device having a channel region including a vacancy-introduced polysilicon layer | |
| US20200251492A1 (en) | Dense arrays and charge storage devices | |
| US6677204B2 (en) | Multigate semiconductor device with vertical channel current and method of fabrication | |
| US7663176B2 (en) | Method of manufacturing a nonvolatile semiconductor memory device, and a nonvolatile semiconductor memory device | |
| US5818083A (en) | Semiconductor memory device having a floating gate | |
| US6410412B1 (en) | Methods for fabricating memory devices | |
| KR20020059746A (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| JP2002050704A (ja) | メモリ素子およびその製造方法並びに集積回路 | |
| JP5016164B2 (ja) | メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 | |
| US7838350B2 (en) | Bottom-gate sonos-type cell having a silicide gate | |
| JP4026191B2 (ja) | シリコン単結晶粒子群の形成方法及びフラッシュメモリセルの製造方法 | |
| JP2006013534A (ja) | 半導体不揮発性記憶装置の製造方法 | |
| KR0184618B1 (ko) | 다층 부유 게이트를 가진 비휘발성 메모리셀을 포함하는 반도체 디바이스 제조 방법 | |
| JP2000106401A (ja) | メモリ素子およびその製造方法ならびに集積回路 | |
| JP2002289708A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US12277977B2 (en) | ONON sidewall structure for memory device and method for making the same | |
| CN100524633C (zh) | 半导体装置的制造方法 | |
| JP4059299B2 (ja) | シリコン薄膜、シリコン単結晶粒子群、半導体装置、及び、フラッシュメモリセル | |
| CN115224191B (zh) | 一种铁电超晶格多值存储器件及其制作方法 | |
| JP4224000B2 (ja) | 半導体装置の製造方法 | |
| JPH10116923A (ja) | 不揮発性半導体メモリの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050711 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090520 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100127 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100323 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100512 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100527 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100609 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |