JPH1065128A - 半導体基板及びその製造方法 - Google Patents
半導体基板及びその製造方法Info
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- JPH1065128A JPH1065128A JP21578596A JP21578596A JPH1065128A JP H1065128 A JPH1065128 A JP H1065128A JP 21578596 A JP21578596 A JP 21578596A JP 21578596 A JP21578596 A JP 21578596A JP H1065128 A JPH1065128 A JP H1065128A
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- layer
- substrate
- active layer
- insulator layer
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Abstract
(57)【要約】
【課題】 高耐圧パワーＩＣに適した半導体基板及びそ
の製造方法を提供することを課題とする。 【解決手段】 半導体基板１上に形成された第１の絶縁
体層５と、半導体層３上に形成された第２の絶縁体層７
とを張り合わせた構造を有し、半導体層３上に素子を形
成する半導体基板において、第２の絶縁体層７の表面に
はフッ化アンモニウム溶液等によるウエットエッチング
に対するエッチングレートが第２の絶縁体層７と比べて
小さい低エッチングレート層７Ａが形成されるように構
成される。
の製造方法を提供することを課題とする。 【解決手段】 半導体基板１上に形成された第１の絶縁
体層５と、半導体層３上に形成された第２の絶縁体層７
とを張り合わせた構造を有し、半導体層３上に素子を形
成する半導体基板において、第２の絶縁体層７の表面に
はフッ化アンモニウム溶液等によるウエットエッチング
に対するエッチングレートが第２の絶縁体層７と比べて
小さい低エッチングレート層７Ａが形成されるように構
成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ構造を有す
る半導体基板及びその製造方法に関し、特に、高耐圧パ
ワーＩＣに適した半導体基板及びその製造方法に関す
る。
る半導体基板及びその製造方法に関し、特に、高耐圧パ
ワーＩＣに適した半導体基板及びその製造方法に関す
る。
【０００２】
【従来の技術】近年、ＬＳＩの高速化、高集積化に伴
い、半導体基板上に形成した絶縁膜上に半導体 (通常、
Ｓｉが用いられる。) の単結晶薄膜を形成するＳＯＩ技
術（Silicon on Insulator、Ｓｉ以外の半導体を用いる
場合はSemiconductor on Insulator）が注目されてい
る。
い、半導体基板上に形成した絶縁膜上に半導体 (通常、
Ｓｉが用いられる。) の単結晶薄膜を形成するＳＯＩ技
術（Silicon on Insulator、Ｓｉ以外の半導体を用いる
場合はSemiconductor on Insulator）が注目されてい
る。
【０００３】例えば、高耐圧パワー素子と制御素子をモ
ノリシックに集積する高耐圧パワーＩＣの素子間分離技
術として、次のように利用されている。
ノリシックに集積する高耐圧パワーＩＣの素子間分離技
術として、次のように利用されている。
【０００４】図４は、上記ＳＯＩ技術を用いた素子間分
離構造を示す断面図であり、同図（ａ）に示すように、
台基板１上の埋め込み酸化膜９上に活性層３が形成さ
れ、さらに、活性層３の一部領域はエッチングにより除
去され、その除去された部分に酸化膜１１を充填した構
造である。この素子構造によれば、酸化膜１１で分離さ
れた複数の島状の活性層１３それぞれに所望の素子を形
成し、各素子を電気的に完全に分離することにより、絶
縁耐圧を高くし、素子間の寄生容量を小さくすることが
できる。また、同図（ｂ）に示すように、島状の活性層
１３をメサ型に形成する場合もある。さらに、図５は、
実際に図４（ａ）に示す素子間分離構造を用いて、高耐
圧パワー素子と制御素子をモノリシックに集積した場合
の断面図であり、同図に示すように、酸化膜１１で分離
された島状の活性層１３に高耐圧パワー素子である横型
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Fiel
d Effect Transistor ）１５と制御素子であるＣＭＯＳ
Ｔ（Complementary Metal Oxide Semiconductor Transi
stor）１７が形成されている。
離構造を示す断面図であり、同図（ａ）に示すように、
台基板１上の埋め込み酸化膜９上に活性層３が形成さ
れ、さらに、活性層３の一部領域はエッチングにより除
去され、その除去された部分に酸化膜１１を充填した構
造である。この素子構造によれば、酸化膜１１で分離さ
れた複数の島状の活性層１３それぞれに所望の素子を形
成し、各素子を電気的に完全に分離することにより、絶
縁耐圧を高くし、素子間の寄生容量を小さくすることが
できる。また、同図（ｂ）に示すように、島状の活性層
１３をメサ型に形成する場合もある。さらに、図５は、
実際に図４（ａ）に示す素子間分離構造を用いて、高耐
圧パワー素子と制御素子をモノリシックに集積した場合
の断面図であり、同図に示すように、酸化膜１１で分離
された島状の活性層１３に高耐圧パワー素子である横型
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Fiel
d Effect Transistor ）１５と制御素子であるＣＭＯＳ
Ｔ（Complementary Metal Oxide Semiconductor Transi
stor）１７が形成されている。
【０００５】ところで、上述したようにＳＯＩ技術を用
いた素子間分離構造を高耐圧パワーＩＣの素子分離に適
用した場合には、埋め込み酸化膜９の膜厚をある程度厚
くする必要がある。というのは、高耐圧パワー素子には
高電圧が印加されることからその拡散層の空乏層の伸び
は大きく、そのため、空乏層が活性層３の底面（台基板
１側の面）まで及んでしまい、埋め込み酸化膜９にも上
記高電圧が印加される場合がある。この時、埋め込み酸
化膜９の膜厚があまり薄いとその高電界に耐えきれず、
その結果、破壊してしまうことがあるからである。
いた素子間分離構造を高耐圧パワーＩＣの素子分離に適
用した場合には、埋め込み酸化膜９の膜厚をある程度厚
くする必要がある。というのは、高耐圧パワー素子には
高電圧が印加されることからその拡散層の空乏層の伸び
は大きく、そのため、空乏層が活性層３の底面（台基板
１側の面）まで及んでしまい、埋め込み酸化膜９にも上
記高電圧が印加される場合がある。この時、埋め込み酸
化膜９の膜厚があまり薄いとその高電界に耐えきれず、
その結果、破壊してしまうことがあるからである。
【０００６】次に、上述したＳＯＩ構造を有する半導体
基板（以下、「ＳＯＩ基板」と記す。）の製造方法につ
いて図面を用いて説明する。図６は、上記ＳＯＩ基板の
製造方法を説明するための工程図である。なお、図４と
同一部分には同一の符号が付してある。
基板（以下、「ＳＯＩ基板」と記す。）の製造方法につ
いて図面を用いて説明する。図６は、上記ＳＯＩ基板の
製造方法を説明するための工程図である。なお、図４と
同一部分には同一の符号が付してある。
【０００７】まず、図６（ａ）に示すように、後に活性
層となる活性層基板３の一主面上に酸化膜７を形成す
る。なお、酸化膜７は図４に示す埋め込み酸化膜９とな
る。
層となる活性層基板３の一主面上に酸化膜７を形成す
る。なお、酸化膜７は図４に示す埋め込み酸化膜９とな
る。
【０００８】次に、図６（ｂ）に示すように、台基板１
の一主面（接合面）に対して鏡面研磨を施す。
の一主面（接合面）に対して鏡面研磨を施す。
【０００９】最後に、図６（ｃ）に示すように、活性層
基板３と台基板１それぞれの接合面を向かい合わせて熱
圧着することにより、両者を接合させる。そして、活性
層基板３を所定の厚さになるまで他の主面に対して鏡面
研磨を施す。
基板３と台基板１それぞれの接合面を向かい合わせて熱
圧着することにより、両者を接合させる。そして、活性
層基板３を所定の厚さになるまで他の主面に対して鏡面
研磨を施す。
【００１０】このようにして上記ＳＯＩ基板を形成する
ことは可能であるが、上述したように埋め込み酸化膜９
（酸化膜７）の膜厚はある程度の厚さを必要とするの
で、活性層基板３のみに酸化膜７を形成する上記製造方
法では酸化膜７を形成するときの酸化時間が非常に長く
なってしまい、そのため、生産効率が非常に悪く、さら
に、コストの増大を招く恐れもあった。
ことは可能であるが、上述したように埋め込み酸化膜９
（酸化膜７）の膜厚はある程度の厚さを必要とするの
で、活性層基板３のみに酸化膜７を形成する上記製造方
法では酸化膜７を形成するときの酸化時間が非常に長く
なってしまい、そのため、生産効率が非常に悪く、さら
に、コストの増大を招く恐れもあった。
【００１１】これに対して、上記第１の製造方法の不具
合を回避する方法として、次のような第２の製造方法が
ある。図７は、上記ＳＯＩ基板の第２の製造方法を説明
するための工程図である。なお、図４と同一部分には同
一の符号が付してある。
合を回避する方法として、次のような第２の製造方法が
ある。図７は、上記ＳＯＩ基板の第２の製造方法を説明
するための工程図である。なお、図４と同一部分には同
一の符号が付してある。
【００１２】まず、図７（ａ）に示すように、後に活性
層となる活性層基板３の一主面上に酸化膜７を形成す
る。ここで、図４に示す埋め込み酸化膜９は酸化膜７と
後記酸化膜５とから構成されるので、酸化膜７の膜厚は
上記製造方法と比べて薄くて済み、従って、酸化時間を
短縮することができる。
層となる活性層基板３の一主面上に酸化膜７を形成す
る。ここで、図４に示す埋め込み酸化膜９は酸化膜７と
後記酸化膜５とから構成されるので、酸化膜７の膜厚は
上記製造方法と比べて薄くて済み、従って、酸化時間を
短縮することができる。
【００１３】次に、図７（ｂ）に示すように、台基板１
の一主面上に酸化膜９を形成する。
の一主面上に酸化膜９を形成する。
【００１４】最後に、図７（ｃ）に示すように、活性層
基板３と台基板１それぞれの接合面を向かい合わせて熱
圧着することにより、両者を接合させる。そして、活性
層基板３を所定の厚さになるまで他の主面に対して鏡面
研磨を施す。
基板３と台基板１それぞれの接合面を向かい合わせて熱
圧着することにより、両者を接合させる。そして、活性
層基板３を所定の厚さになるまで他の主面に対して鏡面
研磨を施す。
【００１５】上述したように、上記第２の製造方法によ
れば、台基板と活性層基板それぞれに酸化膜を形成し、
それらを合わせて厚い埋め込み酸化膜とするので、それ
ぞれの酸化時間が短縮され、それにより、生産効率が向
上し、さらに、コストの増大も抑制される。このため、
かかる第２の製造方法が主流になるものと思われる。
れば、台基板と活性層基板それぞれに酸化膜を形成し、
それらを合わせて厚い埋め込み酸化膜とするので、それ
ぞれの酸化時間が短縮され、それにより、生産効率が向
上し、さらに、コストの増大も抑制される。このため、
かかる第２の製造方法が主流になるものと思われる。
【００１６】しかしながら、上記第２の製造方法に形成
されたＳＯＩ基板には次のような問題があった。以下、
かかる問題点について図面を用いて説明する。
されたＳＯＩ基板には次のような問題があった。以下、
かかる問題点について図面を用いて説明する。
【００１７】図８は、図７に示す製造方法により形成さ
れたＳＯＩ基板を用いて実際に素子間分離構造を形成す
る方法を説明するための工程図である。なお、図４と同
一部分には同一の符号が付してある。
れたＳＯＩ基板を用いて実際に素子間分離構造を形成す
る方法を説明するための工程図である。なお、図４と同
一部分には同一の符号が付してある。
【００１８】まず、図８（ａ）に示すように、活性層３
の表面に後にエッチングマスクとなる酸化膜１９を形成
する。そして、酸化膜１９上に通常のフォトリソグラフ
ィ技術によりレジストパターン２１を形成し、通常のエ
ッチング技術によりレジストパターン２１をマスクとし
て酸化膜１９をエッチングし、酸化膜１９のパターニン
グを行う。
の表面に後にエッチングマスクとなる酸化膜１９を形成
する。そして、酸化膜１９上に通常のフォトリソグラフ
ィ技術によりレジストパターン２１を形成し、通常のエ
ッチング技術によりレジストパターン２１をマスクとし
て酸化膜１９をエッチングし、酸化膜１９のパターニン
グを行う。
【００１９】次に、図８（ｂ）に示すように、レジスト
パターン２１を除去した後、通常のエッチング技術によ
り酸化膜１９をマスクとして活性層３をトレンチエッチ
ングし、複数の島状の活性層１３を形成する。
パターン２１を除去した後、通常のエッチング技術によ
り酸化膜１９をマスクとして活性層３をトレンチエッチ
ングし、複数の島状の活性層１３を形成する。
【００２０】最後に、図８（ｃ）に示すように、酸化膜
１９を除去した後、島状の活性層１３の側壁に酸化膜２
３を形成し、さらに、基板表面の平坦化のためにトレン
チ部にポリシリコン２５を埋め込む。
１９を除去した後、島状の活性層１３の側壁に酸化膜２
３を形成し、さらに、基板表面の平坦化のためにトレン
チ部にポリシリコン２５を埋め込む。
【００２１】このようにして上記素子間分離構造を形成
することができるが、図８（ｃ）の島状の活性層１３の
コーナー部（図中ａで示す箇所）においては応力による
結晶欠陥の発生を抑制するために、実際には、次のよう
な処理が行われている。図９は、活性層のコーナー部に
おける結晶欠陥の回避処理を説明するための工程図であ
り、この処理は活性層のコーナー部をエッチングして丸
めることにより応力を緩和することを目的とするもので
ある。
することができるが、図８（ｃ）の島状の活性層１３の
コーナー部（図中ａで示す箇所）においては応力による
結晶欠陥の発生を抑制するために、実際には、次のよう
な処理が行われている。図９は、活性層のコーナー部に
おける結晶欠陥の回避処理を説明するための工程図であ
り、この処理は活性層のコーナー部をエッチングして丸
めることにより応力を緩和することを目的とするもので
ある。
【００２２】まず、図９（ａ）に示すように、島状の活
性層１３の埋め込み酸化膜側のコーナー部を露出させる
ために、埋め込み酸化膜をフッ化アンモニウム溶液等に
よるウエットエッチングする。
性層１３の埋め込み酸化膜側のコーナー部を露出させる
ために、埋め込み酸化膜をフッ化アンモニウム溶液等に
よるウエットエッチングする。
【００２３】次に、図９（ｂ）に示すように、ケミカル
ドライエッチング（ＣＤＥ）により島状の活性層１３の
コーナー部に丸みをつける（図中ｂで示す箇所）。そし
て、上記図８（ｃ）で説明したように、島状の活性層１
３の側壁に酸化膜２３を形成し、さらに、基板表面の平
坦化のためにトレンチ部にポリシリコン２５を埋め込む
ことで、素子間分離構造が完成する。
ドライエッチング（ＣＤＥ）により島状の活性層１３の
コーナー部に丸みをつける（図中ｂで示す箇所）。そし
て、上記図８（ｃ）で説明したように、島状の活性層１
３の側壁に酸化膜２３を形成し、さらに、基板表面の平
坦化のためにトレンチ部にポリシリコン２５を埋め込む
ことで、素子間分離構造が完成する。
【００２４】
【発明が解決しようとする課題】しかしながら、上記図
７に示す従来のＳＯＩ基板に上述した結晶欠陥回避処理
の施された素子間分離構造を形成する場合には次のよう
な問題があった。
７に示す従来のＳＯＩ基板に上述した結晶欠陥回避処理
の施された素子間分離構造を形成する場合には次のよう
な問題があった。
【００２５】それは、図１０に示すように、島状の活性
層１３の埋め込み酸化膜側のコーナー部を露出させる目
的で埋め込み酸化膜をウエットエッチングする際に、そ
のエッチング量が埋め込み酸化膜を形成する活性層の酸
化膜７と同様に埋め込み酸化膜を形成する台基板１の酸
化膜５との界面にまで到達した場合には、この界面に沿
って埋め込み酸化膜のエッチングが進み（図中ｃで示す
箇所）、そのため、島状に分離された活性層の剥離が生
じてしまう可能性があることである。
層１３の埋め込み酸化膜側のコーナー部を露出させる目
的で埋め込み酸化膜をウエットエッチングする際に、そ
のエッチング量が埋め込み酸化膜を形成する活性層の酸
化膜７と同様に埋め込み酸化膜を形成する台基板１の酸
化膜５との界面にまで到達した場合には、この界面に沿
って埋め込み酸化膜のエッチングが進み（図中ｃで示す
箇所）、そのため、島状に分離された活性層の剥離が生
じてしまう可能性があることである。
【００２６】本発明は上記事情に鑑みて成されたもので
あり、その目的は、上述した結晶欠陥回避処理の施され
た素子間分離構造を形成する場合において、活性層の剥
離が生じることのないＳＯＩ構造を有する半導体基板及
びその製造方法を提供することにある。
あり、その目的は、上述した結晶欠陥回避処理の施され
た素子間分離構造を形成する場合において、活性層の剥
離が生じることのないＳＯＩ構造を有する半導体基板及
びその製造方法を提供することにある。
【００２７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、半導体基板（台基板）１上に形成された
第１の絶縁体層（酸化膜）５と、半導体層（活性層）３
上に形成された第２の絶縁体層（酸化膜）７とを張り合
わせた構造を有し、活性層３上に素子を形成する半導体
基板において、活性層３上の酸化膜７の表面にはフッ化
アンモニウム溶液等によるウエットエッチングに対する
エッチングレートが酸化膜７と比べて小さい低エッチン
グレート層（ｐ型不純物層）７Ａが形成されていること
を特徴とする。
めに本発明は、半導体基板（台基板）１上に形成された
第１の絶縁体層（酸化膜）５と、半導体層（活性層）３
上に形成された第２の絶縁体層（酸化膜）７とを張り合
わせた構造を有し、活性層３上に素子を形成する半導体
基板において、活性層３上の酸化膜７の表面にはフッ化
アンモニウム溶液等によるウエットエッチングに対する
エッチングレートが酸化膜７と比べて小さい低エッチン
グレート層（ｐ型不純物層）７Ａが形成されていること
を特徴とする。
【００２８】上記構成によれば、酸化膜７の表面にウエ
ットエッチングに対するエッチングレートの小さいｐ型
不純物層７Ａを形成したので、上述した結晶欠陥回避処
理を施した素子間分離構造を形成する場合に、埋め込み
酸化膜をウエットエッチングする場合のエッチング量を
ｐ型不純物層７Ａで停止させることができ、従って、そ
のエッチング量は台基板上の酸化膜５と活性層上の酸化
膜７との界面に到達することはなく、それにより、活性
層３の剥離を抑制することができるのである。
ットエッチングに対するエッチングレートの小さいｐ型
不純物層７Ａを形成したので、上述した結晶欠陥回避処
理を施した素子間分離構造を形成する場合に、埋め込み
酸化膜をウエットエッチングする場合のエッチング量を
ｐ型不純物層７Ａで停止させることができ、従って、そ
のエッチング量は台基板上の酸化膜５と活性層上の酸化
膜７との界面に到達することはなく、それにより、活性
層３の剥離を抑制することができるのである。
【００２９】ここで、ｐ型不純物層７Ａは、例えば、酸
化膜７の表面にイオン注入技術によりｐ型不純物を導入
する方法や酸化膜７の表面にｐ型不純物がドープされた
ＣＶＤ膜を形成し、該ＣＶＤ膜から酸化膜７の表面に前
記ｐ型不純物を導入する方法により形成することが可能
である。
化膜７の表面にイオン注入技術によりｐ型不純物を導入
する方法や酸化膜７の表面にｐ型不純物がドープされた
ＣＶＤ膜を形成し、該ＣＶＤ膜から酸化膜７の表面に前
記ｐ型不純物を導入する方法により形成することが可能
である。
【００３０】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について説明する。図１は、本発明の実施の形態
に係るＳＯＩ構造を有する半導体基板（ＳＯＩ基板）の
構造を示す断面図である。
の形態について説明する。図１は、本発明の実施の形態
に係るＳＯＩ構造を有する半導体基板（ＳＯＩ基板）の
構造を示す断面図である。
【００３１】図１に示すように、本実施の形態に係るＳ
ＯＩ基板は、台基板１上の埋め込み酸化膜９上に活性層
３が形成されている。そして、埋め込み酸化膜９は、台
基板１上に形成された酸化膜５と活性層基板３上に形成
された酸化膜７とから構成され、さらに、酸化膜７の接
合面側の表面にはボロン（Ｂ）等のｐ型不純物の拡散し
たｐ型不純物層７Ａが形成されている。
ＯＩ基板は、台基板１上の埋め込み酸化膜９上に活性層
３が形成されている。そして、埋め込み酸化膜９は、台
基板１上に形成された酸化膜５と活性層基板３上に形成
された酸化膜７とから構成され、さらに、酸化膜７の接
合面側の表面にはボロン（Ｂ）等のｐ型不純物の拡散し
たｐ型不純物層７Ａが形成されている。
【００３２】ｐ型不純物層７Ａは、ｐ型不純物層７Ａ以
外の酸化膜７（酸化膜７Ｂ）と比べてフッ化アンモニウ
ム溶液等によるウエットエッチングのエッチングレート
が低下するという性質を有している。本実施の形態は、
このｐ型不純物層７Ａの性質を利用することにより、従
来技術では問題となった結晶欠陥回避処理による活性層
の剥離を抑制することができるのである。すなわち、図
２に示すように、エッチングレートの小さいｐ型不純物
層７Ａでウエットエッチングの進行を停止させることに
より、酸化膜５と酸化膜７との界面にそのエッチング量
が到達することはなく、従って、活性層が剥離すること
はないのである。
外の酸化膜７（酸化膜７Ｂ）と比べてフッ化アンモニウ
ム溶液等によるウエットエッチングのエッチングレート
が低下するという性質を有している。本実施の形態は、
このｐ型不純物層７Ａの性質を利用することにより、従
来技術では問題となった結晶欠陥回避処理による活性層
の剥離を抑制することができるのである。すなわち、図
２に示すように、エッチングレートの小さいｐ型不純物
層７Ａでウエットエッチングの進行を停止させることに
より、酸化膜５と酸化膜７との界面にそのエッチング量
が到達することはなく、従って、活性層が剥離すること
はないのである。
【００３３】次に、本実施の形態に係るＳＯＩ基板の製
造方法について図面を用いて説明する。図３は、本実施
の形態に係るＳＯＩ基板の製造方法を説明するための工
程図である。なお、従来技術と同一部分には同一符号が
付してある。
造方法について図面を用いて説明する。図３は、本実施
の形態に係るＳＯＩ基板の製造方法を説明するための工
程図である。なお、従来技術と同一部分には同一符号が
付してある。
【００３４】まず、図３（ａ）に示すように、後に活性
層となる活性層基板３の一主面上に酸化膜７を形成す
る。
層となる活性層基板３の一主面上に酸化膜７を形成す
る。
【００３５】次に、図３（ｂ）に示すように、台基板１
の一主面上に酸化膜５を形成する。
の一主面上に酸化膜５を形成する。
【００３６】次に、図３（ｃ）に示すように、活性層基
板３上に形成された酸化膜７の表面にボロン等のｐ型不
純物を通常のイオン注入技術により導入する。
板３上に形成された酸化膜７の表面にボロン等のｐ型不
純物を通常のイオン注入技術により導入する。
【００３７】最後に、図３（ｄ）に示すように、活性層
基板３と台基板１それぞれの接合面を向かい合わせて熱
圧着することにより、両者を接合させる。このとき同時
に、熱圧着のための熱工程により上記ｐ型不純物は酸化
膜７を拡散し、ｐ型不純物層７Ａが形成される。そし
て、活性層基板３を所定の厚さになるまで他の主面に対
して鏡面研磨を施せば、図１に示す本実施の形態に係る
ＳＯＩ基板が形成される。
基板３と台基板１それぞれの接合面を向かい合わせて熱
圧着することにより、両者を接合させる。このとき同時
に、熱圧着のための熱工程により上記ｐ型不純物は酸化
膜７を拡散し、ｐ型不純物層７Ａが形成される。そし
て、活性層基板３を所定の厚さになるまで他の主面に対
して鏡面研磨を施せば、図１に示す本実施の形態に係る
ＳＯＩ基板が形成される。
【００３８】なお、本実施の形態では、活性層の酸化膜
にｐ型不純物を導入する方法として、イオン注入技術を
用いて行っているが、本発明はこの方法に限られるもの
ではない。例えば、まず、活性層の酸化膜上にｐ型不純
物をドープした酸化膜、例えば、ボロンをドープしたＢ
ＳＧ（Boro-Silicate-Glass ）膜を通常のＣＶＤ法によ
り形成し、次に、ＢＳＧ膜から酸化膜へボロンを拡散さ
せ、最後に、ＢＳＧ膜を除去することによりｐ型不純物
層を形成することも可能である。
にｐ型不純物を導入する方法として、イオン注入技術を
用いて行っているが、本発明はこの方法に限られるもの
ではない。例えば、まず、活性層の酸化膜上にｐ型不純
物をドープした酸化膜、例えば、ボロンをドープしたＢ
ＳＧ（Boro-Silicate-Glass ）膜を通常のＣＶＤ法によ
り形成し、次に、ＢＳＧ膜から酸化膜へボロンを拡散さ
せ、最後に、ＢＳＧ膜を除去することによりｐ型不純物
層を形成することも可能である。
【００３９】
【発明の効果】以上説明したように本発明によれば、台
基板上に形成された酸化膜と、活性層上に形成された酸
化膜とを張り合わせた構造を有するＳＯＩ基板におい
て、活性層上の酸化膜の表面にウエットエッチングに対
するエッチングレートの小さいｐ型不純物層を形成した
ので、上述した結晶欠陥回避処理を施した素子間分離構
造を形成する場合に、埋め込み酸化膜をウエットエッチ
ングする場合のエッチング量をｐ型不純物層で停止させ
ることができ、従って、そのエッチング量は台基板上の
酸化膜と活性層上の酸化膜との界面に到達することはな
く、それにより、活性層の剥離を抑制することができ
る。その結果、台基板と活性層との間に形成される埋め
込み酸化膜を台基板上形成された酸化膜と活性層上に形
成された酸化膜とから構成することができるので、高耐
圧パワーＩＣに必要な厚い埋め込み酸化膜を一回の熱酸
化工程で形成する必要はなくなり、従って、生産効率の
低下及びコストの増大を招くことなく、高耐圧パワーＩ
Ｃに適したＳＯＩ基板を製造することができる。
基板上に形成された酸化膜と、活性層上に形成された酸
化膜とを張り合わせた構造を有するＳＯＩ基板におい
て、活性層上の酸化膜の表面にウエットエッチングに対
するエッチングレートの小さいｐ型不純物層を形成した
ので、上述した結晶欠陥回避処理を施した素子間分離構
造を形成する場合に、埋め込み酸化膜をウエットエッチ
ングする場合のエッチング量をｐ型不純物層で停止させ
ることができ、従って、そのエッチング量は台基板上の
酸化膜と活性層上の酸化膜との界面に到達することはな
く、それにより、活性層の剥離を抑制することができ
る。その結果、台基板と活性層との間に形成される埋め
込み酸化膜を台基板上形成された酸化膜と活性層上に形
成された酸化膜とから構成することができるので、高耐
圧パワーＩＣに必要な厚い埋め込み酸化膜を一回の熱酸
化工程で形成する必要はなくなり、従って、生産効率の
低下及びコストの増大を招くことなく、高耐圧パワーＩ
Ｃに適したＳＯＩ基板を製造することができる。
【図１】本発明の実施の形態に係るＳＯＩ構造を有する
半導体基板の構造を示す断面図である。
半導体基板の構造を示す断面図である。
【図２】本実施の形態に係る半導体基板の埋め込み酸化
膜をウエットエッチングした際の断面図である。
膜をウエットエッチングした際の断面図である。
【図３】本実施の形態に係る半導体基板の製造方法を説
明するための工程図である。
明するための工程図である。
【図４】ＳＯＩ技術を用いた素子間分離構造を示す断面
図である。
図である。
【図５】図４（ａ）に示す素子間分離構造を用いて、高
耐圧パワー素子と制御素子をモノリシックに集積した場
合の断面図である。
耐圧パワー素子と制御素子をモノリシックに集積した場
合の断面図である。
【図６】従来のＳＯＩ基板の製造方法を説明するための
工程図である。
工程図である。
【図７】従来のＳＯＩ基板の他の製造方法を説明するた
めの工程図である。
めの工程図である。
【図８】図７に示す製造方法により形成されたＳＯＩ基
板を用いて実際に素子間分離構造を形成する方法を説明
するための工程図である。
板を用いて実際に素子間分離構造を形成する方法を説明
するための工程図である。
【図９】図８に示す活性層のコーナー部における結晶欠
陥の回避処理を説明するための工程図である。
陥の回避処理を説明するための工程図である。
【図１０】図９に示す結晶欠陥の回避処理の問題点を説
明するための図である。
明するための図である。
１ 台基板 ３ 活性層（活性層基板） ５、７、７Ｂ、１１、１９、２３ 酸化膜 ７Ａ ｐ型不純物層 ９ 埋め込み酸化膜 １３ 島状の活性層 １５ 横型パワーＭＯＳＦＥＴ １７ ＣＭＯＳＴ ２１ フォトレジスト ２５ ポリシリコン ２７ エッチング除去部分
Claims (4)
- 【請求項１】 半導体基板上に形成された第１の絶縁体
層と、半導体層上に形成された第２の絶縁体層とを張り
合わせた構造を有し、前記半導体層上に素子を形成する
半導体基板において、 前記第２の絶縁体層の表面にはフッ化アンモニウム溶液
等によるウエットエッチングに対するエッチングレート
が前記第２の絶縁体層と比べて小さい低エッチングレー
ト層が形成されていることを特徴とする半導体基板。 - 【請求項２】 前記低エッチングレート層は、前記第２
の絶縁体層にｐ型不純物が導入されたｐ型不純物層であ
ることを特徴とする請求項１記載の半導体基板。 - 【請求項３】 台基板である半導体基板上に第１の絶縁
体層を形成する工程と、素子が形成される半導体層上に
第２の絶縁体層を形成する工程と、該第２の絶縁体層の
表面にイオン注入技術によりｐ型不純物を導入する工程
と、前記第１の絶縁体層と前記第２の絶縁体層とを張り
合わせる工程とを少なくとも具備することを特徴とする
半導体基板の製造方法。 - 【請求項４】 台基板である半導体基板上に第１の絶縁
体層を形成する工程と、素子が形成される半導体層上に
第２の絶縁体層を形成する工程と、該第２の絶縁体層の
表面にｐ型不純物がドープされたＣＶＤ膜を形成し、該
ＣＶＤ膜から前記第２の絶縁体層の表面に前記ｐ型不純
物を導入する工程と、前記第１の絶縁体層と前記第２の
絶縁体層とを張り合わせる工程とを少なくとも具備する
ことを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21578596A JPH1065128A (ja) | 1996-08-15 | 1996-08-15 | 半導体基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21578596A JPH1065128A (ja) | 1996-08-15 | 1996-08-15 | 半導体基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065128A true JPH1065128A (ja) | 1998-03-06 |
Family
ID=16678199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21578596A Pending JPH1065128A (ja) | 1996-08-15 | 1996-08-15 | 半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065128A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059995A (ja) * | 2001-08-20 | 2003-02-28 | Denso Corp | 陽極接合基板の評価方法 |
-
1996
- 1996-08-15 JP JP21578596A patent/JPH1065128A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059995A (ja) * | 2001-08-20 | 2003-02-28 | Denso Corp | 陽極接合基板の評価方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |