JPH03266435A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03266435A JPH03266435A JP6566890A JP6566890A JPH03266435A JP H03266435 A JPH03266435 A JP H03266435A JP 6566890 A JP6566890 A JP 6566890A JP 6566890 A JP6566890 A JP 6566890A JP H03266435 A JPH03266435 A JP H03266435A
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- element isolation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置およびその製造方法に係り、特に高
集積度を実現できる素子分離膜を備えた半導体装置およ
びその製造方法に関する。
集積度を実現できる素子分離膜を備えた半導体装置およ
びその製造方法に関する。
（従来の技術）
従来、半導体集積回路装置において、素子間を分離する
素子分離膜としては基板表面に耐酸化性の膜としての窒
化膜を形成し、素子分離膜形成領域のみを除去してそこ
に厚い酸化膜を形成する選択酸化法により形成されたも
のが広く用いられている。代表的なものはＬＯＣＯ３法
であり、シリコン基板上に耐酸化性のシリコン窒化膜を
形成し、素子分離膜形成領域のみを除去して基板表面を
露出させた後に酸化雰囲気中で酸化を行うと、窒化膜の
ない部分のみに厚い酸化膜が形成されるものである。
素子分離膜としては基板表面に耐酸化性の膜としての窒
化膜を形成し、素子分離膜形成領域のみを除去してそこ
に厚い酸化膜を形成する選択酸化法により形成されたも
のが広く用いられている。代表的なものはＬＯＣＯ３法
であり、シリコン基板上に耐酸化性のシリコン窒化膜を
形成し、素子分離膜形成領域のみを除去して基板表面を
露出させた後に酸化雰囲気中で酸化を行うと、窒化膜の
ない部分のみに厚い酸化膜が形成されるものである。
このような従来の素子分離膜は２酸化シリコンのみによ
り形成されているため、その後の工程で膜厚が減少して
しまい、そのために素子間の耐圧か減少し電流かリーク
するという問題がある。
り形成されているため、その後の工程で膜厚が減少して
しまい、そのために素子間の耐圧か減少し電流かリーク
するという問題がある。
第３図は従来の素子分離膜における膜厚減少の様子を示
す説明図である。
す説明図である。
半導体基板の表面に、耐酸化性のシリコン窒化膜を用い
て選択酸化を行うＬＯＣＯ５法などによって形成された
素子分離膜は、形成当初には参照番号２で示されたよう
な破線で表わされる形状となっている。ところが、この
素子分離膜の２酸化シリコンは後続の工程において特に
弗酸系の液相処理などにより侵され易く、実線で示され
た素子分離膜２′のように膜厚が減少してしまう。
て選択酸化を行うＬＯＣＯ５法などによって形成された
素子分離膜は、形成当初には参照番号２で示されたよう
な破線で表わされる形状となっている。ところが、この
素子分離膜の２酸化シリコンは後続の工程において特に
弗酸系の液相処理などにより侵され易く、実線で示され
た素子分離膜２′のように膜厚が減少してしまう。
この例では素子分離膜２′をマスクとしてイオン注入お
よび拡散が行われてＮ＋領域３が素子分離膜２の両側に
形成されているが、第４図（ａ）に示すように素子分離
膜２の上に配線４などが形成されることにより素子分離
膜の両側に形成されたＮ＋領域３とにより寄生トランジ
スタが形成されることがあるが、上述したような膜厚減
少が発生して第４図（ｂ）に示すような薄くなった素子
分離膜２′の状態となると、低電圧でこの寄生トランジ
スタがオンしてリーク電流が流れやすくなる。すなわち
、素子間の耐圧か低下して半導体装置としての特性を損
ねる結果となる。
よび拡散が行われてＮ＋領域３が素子分離膜２の両側に
形成されているが、第４図（ａ）に示すように素子分離
膜２の上に配線４などが形成されることにより素子分離
膜の両側に形成されたＮ＋領域３とにより寄生トランジ
スタが形成されることがあるが、上述したような膜厚減
少が発生して第４図（ｂ）に示すような薄くなった素子
分離膜２′の状態となると、低電圧でこの寄生トランジ
スタがオンしてリーク電流が流れやすくなる。すなわち
、素子間の耐圧か低下して半導体装置としての特性を損
ねる結果となる。
第４図（ａ）に示した寄生トランジスタでリークか発生
するゲート電圧ｖｔｈは一般にＶｔｈ＝Ａ−（Ｑｏ／Ｃ
ｏ）で表わされる（たたしＡ、ＱＯは定数）。Ｃｏは寄
生容量であって、素子分離膜の厚さが厚いほど小さくな
る。逆に、素子分離膜の厚さが減少するとｖｔｈは低下
することになる。
するゲート電圧ｖｔｈは一般にＶｔｈ＝Ａ−（Ｑｏ／Ｃ
ｏ）で表わされる（たたしＡ、ＱＯは定数）。Ｃｏは寄
生容量であって、素子分離膜の厚さが厚いほど小さくな
る。逆に、素子分離膜の厚さが減少するとｖｔｈは低下
することになる。
従来は８０００Ａの厚さで形成した酸化膜であっても、
第３図に示されたように５０００八にまで減少すること
がある。したがって、第４図（ａ）のように素子分離膜
の膜圧減少がない場合のｖｔｈと第４図（ｂ）のように
素子分離膜の膜圧減少があった場合のｖｔｈとを比較す
ると第４図（ｂ）の方がｖｔｈが低くなってしまう。
第３図に示されたように５０００八にまで減少すること
がある。したがって、第４図（ａ）のように素子分離膜
の膜圧減少がない場合のｖｔｈと第４図（ｂ）のように
素子分離膜の膜圧減少があった場合のｖｔｈとを比較す
ると第４図（ｂ）の方がｖｔｈが低くなってしまう。
このような問題を解決するために、素子分離膜の上に耐
酸化性の膜、例えばシリコン窒化膜を形成して膜厚の減
少を防止することが提案されている。
酸化性の膜、例えばシリコン窒化膜を形成して膜厚の減
少を防止することが提案されている。
第５図（ａ）はこのような例を示すもので、選択酸化に
よって厚く形成された素子分離膜２の上に再度シリコン
窒化膜５か形成されている。このシリコン窒化膜５は素
子分離膜２の上以外では不要であるから、除去する必要
かあり、このためレジスト６を用いて不要部分の除去か
行われる。しかし、このレジストの位置合わせは精度が
問題であり、第５図（ａ）に示すようにレジストの合わ
せずれが生じた場合には第５図（ｂ）に示すように一方
側ではシリコン窒化膜５の端部が素子分離膜の端部から
長さａたけ内側に位置し、反対側では外側に長さｂたけ
はみ出す。このような場合においてはみ出しが起きた部
分かトランジスタのソース・ドレイン領域となる場合に
は、トランジスタの能動領域の幅が狭まるなどの現象が
起きて特性の変化を招いてしまうという問題がある。こ
のため、位置合わせ余裕が必要となるが、十分な位置合
わせ余裕を確保することは寸法の増大を招き、高集積化
の障害となる。
よって厚く形成された素子分離膜２の上に再度シリコン
窒化膜５か形成されている。このシリコン窒化膜５は素
子分離膜２の上以外では不要であるから、除去する必要
かあり、このためレジスト６を用いて不要部分の除去か
行われる。しかし、このレジストの位置合わせは精度が
問題であり、第５図（ａ）に示すようにレジストの合わ
せずれが生じた場合には第５図（ｂ）に示すように一方
側ではシリコン窒化膜５の端部が素子分離膜の端部から
長さａたけ内側に位置し、反対側では外側に長さｂたけ
はみ出す。このような場合においてはみ出しが起きた部
分かトランジスタのソース・ドレイン領域となる場合に
は、トランジスタの能動領域の幅が狭まるなどの現象が
起きて特性の変化を招いてしまうという問題がある。こ
のため、位置合わせ余裕が必要となるが、十分な位置合
わせ余裕を確保することは寸法の増大を招き、高集積化
の障害となる。
本発明はこのような問題を解決するためになされたもの
で、寸法の増大を招くことなく、しかも後続の工程で膜
厚の減少しない素子分離膜を備えた半導体装置およびそ
の製造方法を提供することを目的とする。
で、寸法の増大を招くことなく、しかも後続の工程で膜
厚の減少しない素子分離膜を備えた半導体装置およびそ
の製造方法を提供することを目的とする。
（課題を解決するための手段）
発明にかかる半導体装置によれば、素子分離膜により分
離された複数の素子を形成してなる半導体装置において
、前記素子分離膜がその上に自己整合で堆積された絶縁
性の耐酸化性膜を備えたことを特徴としている。
離された複数の素子を形成してなる半導体装置において
、前記素子分離膜がその上に自己整合で堆積された絶縁
性の耐酸化性膜を備えたことを特徴としている。
絶縁性の耐酸化性膜がシリコン窒化膜であるとよい。
また、本発明にかかる半導体装置の製造方法によれば、
半導体基板上にバッファ膜を予定の素子分離膜が前記半
導体基板よりも突出する高さよりも厚く堆積させる工程
と、前記バッファ膜の上に第１の耐酸化性膜を堆積させ
る工程と、前記素子分離膜形成領域の前記バッファ膜お
よび第１の耐酸化性膜を除去して基板表面の露出する開
口を形成する工程と、酸化を行って素子分離膜となる厚
い酸化膜を前記開口部に形成させる工程と、全体に第２
の耐酸化性膜を堆積させ、さらに前記開口を埋める平坦
化材料を堆積させる工程と、前記酸化膜上のみに少なく
とも第２の耐酸化性膜を残存させるようにエッチバック
を行う工程と、残存した前記バッファ膜および前記平坦
化材料を除去する工程とを備えたことを特徴としている
。
半導体基板上にバッファ膜を予定の素子分離膜が前記半
導体基板よりも突出する高さよりも厚く堆積させる工程
と、前記バッファ膜の上に第１の耐酸化性膜を堆積させ
る工程と、前記素子分離膜形成領域の前記バッファ膜お
よび第１の耐酸化性膜を除去して基板表面の露出する開
口を形成する工程と、酸化を行って素子分離膜となる厚
い酸化膜を前記開口部に形成させる工程と、全体に第２
の耐酸化性膜を堆積させ、さらに前記開口を埋める平坦
化材料を堆積させる工程と、前記酸化膜上のみに少なく
とも第２の耐酸化性膜を残存させるようにエッチバック
を行う工程と、残存した前記バッファ膜および前記平坦
化材料を除去する工程とを備えたことを特徴としている
。
ここで、第１および第２の耐酸化性膜がシリコン窒化膜
であり、前記バッファ膜がポリシリコン膜であり、前記
平坦化材料がレジストであるとよい。
であり、前記バッファ膜がポリシリコン膜であり、前記
平坦化材料がレジストであるとよい。
（作 用）
素子分離膜上に自己整合で形成された耐酸化性膜は合わ
せずれがないため、合わせ余裕を必要とすることなく、
後工程における弗酸系のエツチング液を用いた処理等に
よる膜厚の減少から素子分離膜上を確実に保護する。
せずれがないため、合わせ余裕を必要とすることなく、
後工程における弗酸系のエツチング液を用いた処理等に
よる膜厚の減少から素子分離膜上を確実に保護する。
予定の素子分離膜が基板表面から突出する高さ以上の厚
さのバッファ膜をあらかしめ形成しておき、この上に耐
酸化性膜を堆積させた後、選択的に素子分離膜を形成し
、この素子分離膜上にさらに第２の耐酸化性膜を堆積さ
せた後平坦化処理を行いエッチバックによって第２の耐
酸化性膜を残すようにすることにより、この第２の耐酸
化性膜は素子分離膜に対して自己整合されるので、確実
に素子分離膜の保護膜を形成することができる。
さのバッファ膜をあらかしめ形成しておき、この上に耐
酸化性膜を堆積させた後、選択的に素子分離膜を形成し
、この素子分離膜上にさらに第２の耐酸化性膜を堆積さ
せた後平坦化処理を行いエッチバックによって第２の耐
酸化性膜を残すようにすることにより、この第２の耐酸
化性膜は素子分離膜に対して自己整合されるので、確実
に素子分離膜の保護膜を形成することができる。
（実施例）
以下、図面を参照しながら本発明の実施例につき詳細に
説明する。
説明する。
第１図は本発明にかかる半導体装置における素子分離膜
部分を示す素子断面図である。Ｐ型半導体基板１１の表
面にＬＯＧＯ３法などの公知の方法で形成された素子分
離膜１２の表面には耐酸化性の膜であるシリコン窒化膜
１３が後述するように自己整合方式で形成されている。
部分を示す素子断面図である。Ｐ型半導体基板１１の表
面にＬＯＧＯ３法などの公知の方法で形成された素子分
離膜１２の表面には耐酸化性の膜であるシリコン窒化膜
１３が後述するように自己整合方式で形成されている。
この図に示された実施例においては素子分離膜１２の左
側にはソース・ドレイン領域をなすＮ＋拡散領域１４．
１５がゲート電極下のチャネル領域を挟んで対向してい
る。また、素子分離膜１２の右側にはＮ十拡散領域１７
が形成されている。
側にはソース・ドレイン領域をなすＮ＋拡散領域１４．
１５がゲート電極下のチャネル領域を挟んで対向してい
る。また、素子分離膜１２の右側にはＮ十拡散領域１７
が形成されている。
第２図は第１図に示された素子分離膜を形成する工程を
示す工程別素子断面図である。まず、Ｐ型半導体基板２
１の表面に５００人の２シリコン酸化を行ない、酸化膜
２８を形成し、その上にポリシリコン膜２２をＣＶＤ法
などによりＴａ−５０００人の厚さで堆積させ、さらに
その上にシリコン窒化膜２３を３０００人の厚さで堆積
させる。写真食刻法を用いて素子分離膜形成領域のポリ
シリコン膜２２および酸化マスクとなるシリコン窒化膜
２３を除去して開口部２４を形成し、基板表面を露出さ
せる。そして酸化雰囲気で酸化を行なうと開口部の基板
表面は酸化され、８０００人の厚い酸化膜２５が形成さ
れる。したかって素子分離膜２５が基板表面から突出す
る高さＴｂ−４０００Ａである（第５図（ａ））ｏなお
、ポリシリコン膜２２は後述するエッチバックを行うた
めに必要な高さを確保するためおよび工程中に発生する
圧力を発散させるためのものである。
示す工程別素子断面図である。まず、Ｐ型半導体基板２
１の表面に５００人の２シリコン酸化を行ない、酸化膜
２８を形成し、その上にポリシリコン膜２２をＣＶＤ法
などによりＴａ−５０００人の厚さで堆積させ、さらに
その上にシリコン窒化膜２３を３０００人の厚さで堆積
させる。写真食刻法を用いて素子分離膜形成領域のポリ
シリコン膜２２および酸化マスクとなるシリコン窒化膜
２３を除去して開口部２４を形成し、基板表面を露出さ
せる。そして酸化雰囲気で酸化を行なうと開口部の基板
表面は酸化され、８０００人の厚い酸化膜２５が形成さ
れる。したかって素子分離膜２５が基板表面から突出す
る高さＴｂ−４０００Ａである（第５図（ａ））ｏなお
、ポリシリコン膜２２は後述するエッチバックを行うた
めに必要な高さを確保するためおよび工程中に発生する
圧力を発散させるためのものである。
次に全体にシリコン窒化膜２６をＴｃ−５００人の厚さ
で堆積させる。したがって、Ｔａ≧Ｔｂ十Ｔｃの関係が
ある。さらに全体にレジスト２７を塗布する。このレジ
スト２７は段差を埋める平坦化作用を有するのでレジス
トの表面はほぼ平坦面となる（第５図（ｂ））。
で堆積させる。したがって、Ｔａ≧Ｔｂ十Ｔｃの関係が
ある。さらに全体にレジスト２７を塗布する。このレジ
スト２７は段差を埋める平坦化作用を有するのでレジス
トの表面はほぼ平坦面となる（第５図（ｂ））。
次にエッチバックを行い、素子分離膜の周囲のシリコン
窒化膜が除去されるまで表面から厚さをほぼ均等に減少
させていくと、Ｔａ≧Ｔｂ十ＴＣの関係があるために素
子分離膜２５上にはシリコン窒化膜の一部２６′と膜厚
の減少したレジスト２７′が積層され、その周囲には膜
厚の減少したポリシリコン２２′が残存した状態が得ら
れる（第２図（Ｃ））。
窒化膜が除去されるまで表面から厚さをほぼ均等に減少
させていくと、Ｔａ≧Ｔｂ十ＴＣの関係があるために素
子分離膜２５上にはシリコン窒化膜の一部２６′と膜厚
の減少したレジスト２７′が積層され、その周囲には膜
厚の減少したポリシリコン２２′が残存した状態が得ら
れる（第２図（Ｃ））。
このあとドライエツチングにより、ポリシリコン２２′
を除去し、レジスト２７′を除去し、さらに弗酸処理を
行い、酸化膜２８を除去すると、シリコン窒化膜は弗酸
には溶けないため素子分離膜上中央にシリコン窒化膜２
６′がマスクを使用することなく確実に形成される。
を除去し、レジスト２７′を除去し、さらに弗酸処理を
行い、酸化膜２８を除去すると、シリコン窒化膜は弗酸
には溶けないため素子分離膜上中央にシリコン窒化膜２
６′がマスクを使用することなく確実に形成される。
したがって、後続の工程における弗酸処理などでも素子
分離膜の膜圧はほとんど減少せず、寄生トランジスタに
おけるＶｔｈの低下などを引き起こすことはない。
分離膜の膜圧はほとんど減少せず、寄生トランジスタに
おけるＶｔｈの低下などを引き起こすことはない。
以上の実施例においては、耐酸化性膜としてシリコン窒
化膜を用いたが、絶縁性かつ耐酸化性、耐薬品処理性特
に耐弗酸性を有する膜であれば、他の材料でも使用する
ことかできる。また、バッファ膜としては上述の実施例
ではポリシリコンを用いたが、シリコン窒化膜などの耐
酸化性膜に対して十分な選択比を有する材料であれば、
他の材料でも使用することができる。さらに、実施例で
はエッチバックを行うのにレジストを使用しているが、
平坦化作用のある材料、例えば流動性や熱による溶融性
のある材料であれば使用することができる。
化膜を用いたが、絶縁性かつ耐酸化性、耐薬品処理性特
に耐弗酸性を有する膜であれば、他の材料でも使用する
ことかできる。また、バッファ膜としては上述の実施例
ではポリシリコンを用いたが、シリコン窒化膜などの耐
酸化性膜に対して十分な選択比を有する材料であれば、
他の材料でも使用することができる。さらに、実施例で
はエッチバックを行うのにレジストを使用しているが、
平坦化作用のある材料、例えば流動性や熱による溶融性
のある材料であれば使用することができる。
以上のように本発明にかかる半導体装置によれば、素子
分離膜上に自己整合により形成された耐酸化性膜を有し
ているので、後続の工程において膜圧減少が少なくなく
なり、膜圧減少による特性の変化などを発生しない。
分離膜上に自己整合により形成された耐酸化性膜を有し
ているので、後続の工程において膜圧減少が少なくなく
なり、膜圧減少による特性の変化などを発生しない。
また、本発明にかかる半導体装置の製造方法によれば、
マスクを使用することなく自己整合方式で素子分離膜上
の耐酸化性膜を確実に形成することかできる。
マスクを使用することなく自己整合方式で素子分離膜上
の耐酸化性膜を確実に形成することかできる。
第１図は本発明にかかる半導体装置の素子分離膜の形状
を示す素子断面図、第２図は本発明にかかる半導体装置
の製造方法を示す工程別素子断面図、第３図は従来の素
子分離膜の膜厚減少の様子を示す素子断面図、第４図は
素子分離膜部分に形成される寄生トランジスタにおける
問題点を示す説明図、第５図は従来とられた膜厚減少対
策の説明図である。 １．１１．２１・・・半導体基板、２．２’、１２２５
・・・素子分離膜、１３．２３．２Ｂ’ 、２６゜２６
′・耐酸化性膜（シリコン窒化膜）、２２゜２２′・・
・バッファ膜（ポリシリコン膜）、２４・・・開口部。 馬１ 図 為３図 （○） （ｂｌ Ｐ）４図
を示す素子断面図、第２図は本発明にかかる半導体装置
の製造方法を示す工程別素子断面図、第３図は従来の素
子分離膜の膜厚減少の様子を示す素子断面図、第４図は
素子分離膜部分に形成される寄生トランジスタにおける
問題点を示す説明図、第５図は従来とられた膜厚減少対
策の説明図である。 １．１１．２１・・・半導体基板、２．２’、１２２５
・・・素子分離膜、１３．２３．２Ｂ’ 、２６゜２６
′・耐酸化性膜（シリコン窒化膜）、２２゜２２′・・
・バッファ膜（ポリシリコン膜）、２４・・・開口部。 馬１ 図 為３図 （○） （ｂｌ Ｐ）４図
Claims (1)
- 【特許請求の範囲】 １、素子分離膜により分離された複数の素子を形成して
なる半導体装置において、前記素子分離膜がその上に自
己整合で堆積された絶縁性の耐酸化性膜を備えたことを
特徴とする半導体装置。 ２、絶縁性の耐酸化性膜がシリコン窒化膜であることを
特徴とする請求項１記載の半導体装置。 ３、半導体装置の製造方法において、 半導体基板上にバッファ膜を予定の素子分離膜が前記半
導体基板よりも突出する高さよりも厚く堆積させる工程
と、 前記バッファ膜の上に第１の耐酸化性膜を堆積させる工
程と、 前記素子分離膜形成領域の前記バッファ膜および第１の
耐酸化性膜を除去して基板表面の露出する開口を形成す
る工程と、 酸化を行って素子分離膜となる厚い酸化膜を前記開口部
に形成させる工程と、 全体に第２の耐酸化性膜を堆積させ、さらに前記開口を
埋める平坦化材料を堆積させる工程と、前記酸化膜上の
みに少なくとも第２の耐酸化性膜を残存させるようにエ
ッチバックを行う工程と、残存した前記バッファ膜およ
び前記平坦化材料を除去する工程とを備えたことを特徴
とする半導体装置の製造方法。 ４、前記第１および第２の耐酸化性膜がシリコン窒化膜
であり、前記バッファ膜がポリシリコン膜であり、前記
平坦化材料がレジストであることを特徴とする請求項３
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6566890A JPH03266435A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6566890A JPH03266435A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03266435A true JPH03266435A (ja) | 1991-11-27 |
Family
ID=13293609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6566890A Pending JPH03266435A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03266435A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203886A (ja) * | 1995-01-11 | 1996-08-09 | Lg Semicon Co Ltd | 半導体素子の隔離方法 |
| US5567645A (en) * | 1993-04-24 | 1996-10-22 | Samsung Electronics Co., Ltd. | Device isolation method in integrated circuits |
| US5756390A (en) * | 1996-02-27 | 1998-05-26 | Micron Technology, Inc. | Modified LOCOS process for sub-half-micron technology |
| US6387777B1 (en) | 1998-09-02 | 2002-05-14 | Kelly T. Hurley | Variable temperature LOCOS process |
-
1990
- 1990-03-16 JP JP6566890A patent/JPH03266435A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567645A (en) * | 1993-04-24 | 1996-10-22 | Samsung Electronics Co., Ltd. | Device isolation method in integrated circuits |
| JPH08203886A (ja) * | 1995-01-11 | 1996-08-09 | Lg Semicon Co Ltd | 半導体素子の隔離方法 |
| US5573974A (en) * | 1995-01-11 | 1996-11-12 | Lg Semicon Co., Ltd. | Method for isolating semiconductor elements |
| US5756390A (en) * | 1996-02-27 | 1998-05-26 | Micron Technology, Inc. | Modified LOCOS process for sub-half-micron technology |
| US6387777B1 (en) | 1998-09-02 | 2002-05-14 | Kelly T. Hurley | Variable temperature LOCOS process |
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