JPH1065152A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1065152A JPH1065152A JP21564496A JP21564496A JPH1065152A JP H1065152 A JPH1065152 A JP H1065152A JP 21564496 A JP21564496 A JP 21564496A JP 21564496 A JP21564496 A JP 21564496A JP H1065152 A JPH1065152 A JP H1065152A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 表面チャネル型微細化された半導体素子の拡
散層の形成方法に関し、ｐ+ ゲートからのボロンの突き
抜けを抑制し、しきい値の安定化を図る。 【解決手段】 ゲート電極となるポリシリコン膜４の形
成時に酸素リーク層５を設け、ＢＦ2 を酸素リーク層よ
り浅い位置にピークがくるように注入し、ポリシリコン
膜中に導入された弗素を、この酸素リーク層に偏析させ
ることにより、ゲート酸化膜中の弗素濃度を減少させ
る。これにより、ゲート酸化膜中での弗素によるボロン
拡散の促進を抑制する。
散層の形成方法に関し、ｐ+ ゲートからのボロンの突き
抜けを抑制し、しきい値の安定化を図る。 【解決手段】 ゲート電極となるポリシリコン膜４の形
成時に酸素リーク層５を設け、ＢＦ2 を酸素リーク層よ
り浅い位置にピークがくるように注入し、ポリシリコン
膜中に導入された弗素を、この酸素リーク層に偏析させ
ることにより、ゲート酸化膜中の弗素濃度を減少させ
る。これにより、ゲート酸化膜中での弗素によるボロン
拡散の促進を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に表面チャネル型ＭＯＳトランジスタの
製造方法に関する。
方法に関し、特に表面チャネル型ＭＯＳトランジスタの
製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴの微細化に伴い短チャネル
効果の抑制および駆動力の向上を考慮した場合、表面チ
ャネル型ＭＯＳ構造が有利とされている。従って、不純
物のドーピング方法としては、ゲート電極とソース／ド
レイン拡散層へイオン注入により同時にドーピングする
方法が一般的である。またゲート酸化膜の膜厚もできる
限り薄く形成することが現在のトレンドであり、特にｐ
ＭＯＳへのイオン注入時にボロンを用いると、チャネリ
ングにより拡散層が深く形成されることの他、ゲート電
極およびゲート酸化膜を突き抜けてチャネル領域までボ
ロンが注入され、しきい値の変動等を起こすことが問題
となっている。このため、分子イオンであるＢＦ2 イオ
ンを用いチャネリングを抑制し、これらの問題を防ぐ方
法が一般的に用いられている。
効果の抑制および駆動力の向上を考慮した場合、表面チ
ャネル型ＭＯＳ構造が有利とされている。従って、不純
物のドーピング方法としては、ゲート電極とソース／ド
レイン拡散層へイオン注入により同時にドーピングする
方法が一般的である。またゲート酸化膜の膜厚もできる
限り薄く形成することが現在のトレンドであり、特にｐ
ＭＯＳへのイオン注入時にボロンを用いると、チャネリ
ングにより拡散層が深く形成されることの他、ゲート電
極およびゲート酸化膜を突き抜けてチャネル領域までボ
ロンが注入され、しきい値の変動等を起こすことが問題
となっている。このため、分子イオンであるＢＦ2 イオ
ンを用いチャネリングを抑制し、これらの問題を防ぐ方
法が一般的に用いられている。
【０００３】ところが、ＢＦ2 イオン注入時にはボロン
と同時に弗素が導入され、この弗素は熱拡散により酸化
膜中や結晶欠陥に捕獲されやすいという性質がある。ま
た、この弗素イオンが酸化膜中に存在すると、酸化膜中
でのボロンの拡散を促進する作用が現れることが知られ
ている。従って、ｐＭＯＳ形成時のＢＦ2 注入後、活性
化熱処理を行った時に弗素がゲート酸化膜中に大量に存
在すると、ゲート電極中のボロンがゲート酸化膜を通り
抜けてしまう。
と同時に弗素が導入され、この弗素は熱拡散により酸化
膜中や結晶欠陥に捕獲されやすいという性質がある。ま
た、この弗素イオンが酸化膜中に存在すると、酸化膜中
でのボロンの拡散を促進する作用が現れることが知られ
ている。従って、ｐＭＯＳ形成時のＢＦ2 注入後、活性
化熱処理を行った時に弗素がゲート酸化膜中に大量に存
在すると、ゲート電極中のボロンがゲート酸化膜を通り
抜けてしまう。
【０００４】この問題を抑制する施策として、特開平５
−１０２０６７号公報に、ゲート酸化膜中に塩素を導入
することにより、ＢＦ2 イオン注入によってドーピング
されたゲート電極中からのボロンの拡散を抑制する方法
が提案されている。この方法では、ゲート酸化膜中での
弗素結合を減らすために塩素を導入し、弗素のボロン拡
散促進を抑制することを目的としている。
−１０２０６７号公報に、ゲート酸化膜中に塩素を導入
することにより、ＢＦ2 イオン注入によってドーピング
されたゲート電極中からのボロンの拡散を抑制する方法
が提案されている。この方法では、ゲート酸化膜中での
弗素結合を減らすために塩素を導入し、弗素のボロン拡
散促進を抑制することを目的としている。
【０００５】また、特開平７−１２２７４６号公報に
は、ＢＦ2 イオン注入時のゲート電極への弗素の侵入を
防ぐために、図５に示すようにイオン注入前にゲート電
極３上に酸化膜８を堆積しておいて、この酸化膜８中に
ＢＦ2 イオンの投影飛程をもってくることによって、ゲ
ートポリシリコン３に注入される弗素の濃度を減らすこ
とができる。従って、活性化熱処理時にゲート電極に弗
素が入るのを抑え、しきい値電圧を安定化させる。
は、ＢＦ2 イオン注入時のゲート電極への弗素の侵入を
防ぐために、図５に示すようにイオン注入前にゲート電
極３上に酸化膜８を堆積しておいて、この酸化膜８中に
ＢＦ2 イオンの投影飛程をもってくることによって、ゲ
ートポリシリコン３に注入される弗素の濃度を減らすこ
とができる。従って、活性化熱処理時にゲート電極に弗
素が入るのを抑え、しきい値電圧を安定化させる。
【０００６】
【発明が解決しようとする課題】ところが、上記特開平
５−１０２０６７号公報に示された方法では、ゲート酸
化膜中に塩素を導入しているため塩素自身の固定電荷の
影響により、しきい値の不安定性やゲート酸化膜の信頼
性に悪影響を及ぼす可能性がある。
５−１０２０６７号公報に示された方法では、ゲート酸
化膜中に塩素を導入しているため塩素自身の固定電荷の
影響により、しきい値の不安定性やゲート酸化膜の信頼
性に悪影響を及ぼす可能性がある。
【０００７】また、特開平７−１２２７４６号公報に示
された方法では、弗素の注入量が減少すると同時にＢの
導入量も減少するため、ゲート電極中のボロン濃度が低
くなり、層抵抗の上昇およびゲート電極の空乏化による
駆動力の低下の問題が生じる。また、この問題を回避す
るためにポリシリコンを堆積した直後に、ＮＭＯＳ領域
にはリンを、ＰＭＯＳ領域にはボロンを、それぞれレジ
ストをマスクにしてイオン注入を行うことにより、ｐ+
ゲートへの弗素の侵入を防止すると同時にゲート電極へ
のドーピングを十分に行い低抵抗化を行う手段も述べら
れているが、この低抵抗化注入時のボロンの突き抜けに
関しては述べられていないし、工程数の増加が著しい。
された方法では、弗素の注入量が減少すると同時にＢの
導入量も減少するため、ゲート電極中のボロン濃度が低
くなり、層抵抗の上昇およびゲート電極の空乏化による
駆動力の低下の問題が生じる。また、この問題を回避す
るためにポリシリコンを堆積した直後に、ＮＭＯＳ領域
にはリンを、ＰＭＯＳ領域にはボロンを、それぞれレジ
ストをマスクにしてイオン注入を行うことにより、ｐ+
ゲートへの弗素の侵入を防止すると同時にゲート電極へ
のドーピングを十分に行い低抵抗化を行う手段も述べら
れているが、この低抵抗化注入時のボロンの突き抜けに
関しては述べられていないし、工程数の増加が著しい。
【０００８】ＬＳＩの高速化および低消費電力化を実現
するためには、半導体素子の高性能化が必要となり、Ｍ
ＯＳ型トランジスタの微細化に伴う短チャネル効果の抑
制のために、表面チャネル型ＭＯＳＦＥＴを形成しなけ
ればならない。
するためには、半導体素子の高性能化が必要となり、Ｍ
ＯＳ型トランジスタの微細化に伴う短チャネル効果の抑
制のために、表面チャネル型ＭＯＳＦＥＴを形成しなけ
ればならない。
【０００９】従って、本発明の目的は、ｐ+ ゲート電極
からのボロンの突き抜けを抑制し、動作の安定性や信頼
性を向上させるための、ＭＯＳ型トランジスタのゲート
電極の形成技術を確立した方法を提供することにある。
からのボロンの突き抜けを抑制し、動作の安定性や信頼
性を向上させるための、ＭＯＳ型トランジスタのゲート
電極の形成技術を確立した方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明者は、半導体素子
の製造方法において、半導体基板上に、ゲート酸化膜を
介してゲート電極となるポリシリコンを形成し、ＢＦ2
をイオン注入した後の活性化熱処理時に、ゲート酸化膜
中に偏析する弗素の濃度を１Ｅ１４ｃｍ-2以下に抑える
とボロンの突き抜けを低減し、しきい値の変動を抑制で
きることを見出した。以下に課題を解決するための手段
について工程を追って説明する。
の製造方法において、半導体基板上に、ゲート酸化膜を
介してゲート電極となるポリシリコンを形成し、ＢＦ2
をイオン注入した後の活性化熱処理時に、ゲート酸化膜
中に偏析する弗素の濃度を１Ｅ１４ｃｍ-2以下に抑える
とボロンの突き抜けを低減し、しきい値の変動を抑制で
きることを見出した。以下に課題を解決するための手段
について工程を追って説明する。
【００１１】シリコン半導体を熱酸化してＳｉＯ2 膜を
形成する工程と、該ＳｉＯ2 膜の上にポリシリコン膜を
堆積する工程と、前記ポリシリコン膜中に酸素リーク層
を設ける工程と、前記ポリシリコン膜中にＢＦ2 イオン
を注入する工程と、活性化熱処理によりＳ／Ｄおよびゲ
ート電極に注入された該ＢＦ2 のボロン活性化を行うこ
とによりｐＭＯＳが完成される。前記工程において、Ｂ
Ｆ2 注入時の弗素のピークを、酸素リーク層の位置より
も浅く形成する工程と、導入した不純物の活性化熱処理
時に、この酸素リーク層および非晶質化層／ポリシリコ
ン界面に形成される結晶欠陥に弗素を偏析させること
で、ゲート酸化膜中に取り込まれる弗素を低く抑える工
程を含んでなる半導体装置の製造方法である。
形成する工程と、該ＳｉＯ2 膜の上にポリシリコン膜を
堆積する工程と、前記ポリシリコン膜中に酸素リーク層
を設ける工程と、前記ポリシリコン膜中にＢＦ2 イオン
を注入する工程と、活性化熱処理によりＳ／Ｄおよびゲ
ート電極に注入された該ＢＦ2 のボロン活性化を行うこ
とによりｐＭＯＳが完成される。前記工程において、Ｂ
Ｆ2 注入時の弗素のピークを、酸素リーク層の位置より
も浅く形成する工程と、導入した不純物の活性化熱処理
時に、この酸素リーク層および非晶質化層／ポリシリコ
ン界面に形成される結晶欠陥に弗素を偏析させること
で、ゲート酸化膜中に取り込まれる弗素を低く抑える工
程を含んでなる半導体装置の製造方法である。
【００１２】本発明では、ゲート酸化膜中に偏析する弗
素原子を減らすことによって、弗素が原因となるボロン
の拡散促進の影響が低減され、ボロンの突き抜けを抑制
することになる。
素原子を減らすことによって、弗素が原因となるボロン
の拡散促進の影響が低減され、ボロンの突き抜けを抑制
することになる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につき
図面を用いて説明する。
図面を用いて説明する。
【００１４】図１は本発明の一実施例を示すプロセス断
面図である。図１（ａ）は、シリコン基板１の表面に、
選択的にフィールド酸化膜２を形成した後、この基板の
素子形成領域の表面にゲート酸化膜３を形成した構造を
示す。図１（ｂ）はゲート酸化膜上にノンドープのポリ
シリコンからなるゲート電極４を形成するにあたり、ポ
リシリコン膜中に酸素リーク層５を設ける。これはポリ
シリコンの成長中に、酸素ガスを混入させ５ｎｍ〜１０
ｎｍ程度の薄い酸化膜層をポリシリコン膜中に形成させ
る。
面図である。図１（ａ）は、シリコン基板１の表面に、
選択的にフィールド酸化膜２を形成した後、この基板の
素子形成領域の表面にゲート酸化膜３を形成した構造を
示す。図１（ｂ）はゲート酸化膜上にノンドープのポリ
シリコンからなるゲート電極４を形成するにあたり、ポ
リシリコン膜中に酸素リーク層５を設ける。これはポリ
シリコンの成長中に、酸素ガスを混入させ５ｎｍ〜１０
ｎｍ程度の薄い酸化膜層をポリシリコン膜中に形成させ
る。
【００１５】図１（ｃ）では、レジストをマスクとして
パターニングを行いゲート電極６を形成し、ゲート側壁
に絶縁膜７を配置した一般的なＭＯＳ型構造を示す。こ
のゲート電極をマスクとして、ソース・ドレイン領域お
よびゲート電極へのドーピングのためにＢＦ2 を２０ｋ
ｅＶ程度のエネルギーで３×１０15ｃｍ-2注入する
（ｄ）。このとき、ＢＦ2 注入時の弗素のピークを酸素
リーク層よりも浅い領域に位置することが重要なため、
予めポリシリコンの成長時に酸素リーク層の位置を規定
しておく。
パターニングを行いゲート電極６を形成し、ゲート側壁
に絶縁膜７を配置した一般的なＭＯＳ型構造を示す。こ
のゲート電極をマスクとして、ソース・ドレイン領域お
よびゲート電極へのドーピングのためにＢＦ2 を２０ｋ
ｅＶ程度のエネルギーで３×１０15ｃｍ-2注入する
（ｄ）。このとき、ＢＦ2 注入時の弗素のピークを酸素
リーク層よりも浅い領域に位置することが重要なため、
予めポリシリコンの成長時に酸素リーク層の位置を規定
しておく。
【００１６】注入した不純物の活性化熱処理は、ランプ
アニールにより高温短時間処理を施す。ＢＦ2 イオン注
入直後、および活性化熱処理後のポリシリコン膜中のボ
ロンと弗素のプロファイルを図２（ａ）（ｂ）にそれぞ
れ示す。イオン注入直後には弗素のピーク（Ｒｐ：投影
飛程）は酸素リーク層より表面側に位置し、且つボロン
はイオン注入時のチャネリングを考慮してもゲート酸化
膜を突き抜けないようにポリシリコンの膜厚を１５０ｎ
ｍとする。活性化熱処理時には、弗素は酸化膜や結晶欠
陥に捕獲され易いという特性があり、酸素リーク層に大
部分の弗素が偏析され、これより深い位置にあるゲート
酸化膜まで拡散していく弗素原子が減少する。また、酸
化膜中に捕獲された弗素はボロンの拡散を促進する特性
があるため、ボロンは図２（ｂ）に示したようにポリシ
リコン中に一様に分布し、ゲート電極の空乏化は生じな
い。
アニールにより高温短時間処理を施す。ＢＦ2 イオン注
入直後、および活性化熱処理後のポリシリコン膜中のボ
ロンと弗素のプロファイルを図２（ａ）（ｂ）にそれぞ
れ示す。イオン注入直後には弗素のピーク（Ｒｐ：投影
飛程）は酸素リーク層より表面側に位置し、且つボロン
はイオン注入時のチャネリングを考慮してもゲート酸化
膜を突き抜けないようにポリシリコンの膜厚を１５０ｎ
ｍとする。活性化熱処理時には、弗素は酸化膜や結晶欠
陥に捕獲され易いという特性があり、酸素リーク層に大
部分の弗素が偏析され、これより深い位置にあるゲート
酸化膜まで拡散していく弗素原子が減少する。また、酸
化膜中に捕獲された弗素はボロンの拡散を促進する特性
があるため、ボロンは図２（ｂ）に示したようにポリシ
リコン中に一様に分布し、ゲート電極の空乏化は生じな
い。
【００１７】図３には、ゲート酸化膜中の弗素濃度とフ
ラットバンド電圧（Ｖfb）のシフト量（ゲートポリシリ
コンに弗素が導入されていないサンプルに対してのシフ
ト量）を示した。この図からゲート酸化膜中の弗素濃度
が１×１０14ｃｍ-2以下であると、Ｖfbのシフトはほと
んど起こらないことが分かる。従って本発明ではゲート
酸化膜中の弗素濃度を１×１０14ｃｍ-2以下に抑えられ
るため、しきい値電圧は安定でばらつきが小さい。
ラットバンド電圧（Ｖfb）のシフト量（ゲートポリシリ
コンに弗素が導入されていないサンプルに対してのシフ
ト量）を示した。この図からゲート酸化膜中の弗素濃度
が１×１０14ｃｍ-2以下であると、Ｖfbのシフトはほと
んど起こらないことが分かる。従って本発明ではゲート
酸化膜中の弗素濃度を１×１０14ｃｍ-2以下に抑えられ
るため、しきい値電圧は安定でばらつきが小さい。
【００１８】第２の実施例について図４を用いて説明す
る。図４は、シリコン基板１の表面に、選択的にフィー
ルド酸化膜２を形成した後、この基板の素子形成領域の
表面にゲート酸化膜３、およびノンドープのポリシリコ
ンからなるゲート電極６を形成した一般的なＭＯＳ型構
造を示し、このゲート電極をマスクとして、ＢＦ2 を２
０ｋｅＶのエネルギーで１×１０15ｃｍ-2イオン注入を
行う。
る。図４は、シリコン基板１の表面に、選択的にフィー
ルド酸化膜２を形成した後、この基板の素子形成領域の
表面にゲート酸化膜３、およびノンドープのポリシリコ
ンからなるゲート電極６を形成した一般的なＭＯＳ型構
造を示し、このゲート電極をマスクとして、ＢＦ2 を２
０ｋｅＶのエネルギーで１×１０15ｃｍ-2イオン注入を
行う。
【００１９】次に、ポリシリコン中に注入された弗素濃
度を減らす目的で、６００℃程度で５時間の熱処理を行
うことにより、拡散層に注入されたボロンが増速拡散せ
ず、且つ注入された弗素は外方拡散する。この熱処理時
には、ゲートポリシリコンの表面は膜で覆われていない
ことが条件である。前記工程により、弗素濃度は注入直
後の１／３以下に減少する。続けて活性化アニールとし
て、ランプアニールにより高温短時間アニールを行う。
このときポリシリコン膜中での弗素濃度が減少している
ため、ゲート酸化膜付近に偏析する弗素の濃度が１×１
０14ｃｍ-2以下に減少し、ゲート酸化膜中でのボロンの
増速拡散が促進されることがなく、ボロンの突き抜けを
抑制できる。
度を減らす目的で、６００℃程度で５時間の熱処理を行
うことにより、拡散層に注入されたボロンが増速拡散せ
ず、且つ注入された弗素は外方拡散する。この熱処理時
には、ゲートポリシリコンの表面は膜で覆われていない
ことが条件である。前記工程により、弗素濃度は注入直
後の１／３以下に減少する。続けて活性化アニールとし
て、ランプアニールにより高温短時間アニールを行う。
このときポリシリコン膜中での弗素濃度が減少している
ため、ゲート酸化膜付近に偏析する弗素の濃度が１×１
０14ｃｍ-2以下に減少し、ゲート酸化膜中でのボロンの
増速拡散が促進されることがなく、ボロンの突き抜けを
抑制できる。
【００２０】第３の実施例は第２の実施例と同様に、シ
リコン基板１の表面に、選択的にフィールド酸化膜２を
形成した後、この基板の素子形成領域の表面にゲート酸
化膜３、およびノンドープのポリシリコンからなるゲー
ト電極４を形成した一般的なＭＯＳ型構造を形成する。
このゲート電極をマスクとして、ＢＦ2 を５ｋｅＶ以下
のエネルギーで３×１０15ｃｍ-2イオン注入を行う。イ
オン注入時の拡散層とゲートポリシリコンの表面の保護
酸化膜は被覆せず、注入後にキャップとなるシリコン酸
化膜あるいは窒化膜で表面を覆う。これは、活性化熱処
理時にボロンの外方拡散を防ぐためのもので、注入エネ
ルギーが低い場合、不純物は大部分が最表面に分布して
おり、注入欠陥も小さく表面部分にしか形成されないた
め、キャップ膜がないと外方拡散が生じやすい。ボロン
が外方拡散してしまうと、拡散層およびゲートポリシリ
コンの不純物濃度が減少し、層抵抗が上昇し駆動力の低
下が生じる。ゲートポリシリコン中の弗素は、表面の酸
化膜部分にその大半が偏析し、ゲート酸化膜中に偏析す
る弗素を１×１０14ｃｍ-2以下に低減できるため、ボロ
ンの突き抜けが抑制される。本実施例においては、ゲー
ト酸化膜のボロンの突き抜けが抑制されると同時に、ソ
ース・ドレイン拡散層が極めて浅く形成できるため、短
チャネル効果が抑制された高性能なｐＭＯＳが形成でき
る。
リコン基板１の表面に、選択的にフィールド酸化膜２を
形成した後、この基板の素子形成領域の表面にゲート酸
化膜３、およびノンドープのポリシリコンからなるゲー
ト電極４を形成した一般的なＭＯＳ型構造を形成する。
このゲート電極をマスクとして、ＢＦ2 を５ｋｅＶ以下
のエネルギーで３×１０15ｃｍ-2イオン注入を行う。イ
オン注入時の拡散層とゲートポリシリコンの表面の保護
酸化膜は被覆せず、注入後にキャップとなるシリコン酸
化膜あるいは窒化膜で表面を覆う。これは、活性化熱処
理時にボロンの外方拡散を防ぐためのもので、注入エネ
ルギーが低い場合、不純物は大部分が最表面に分布して
おり、注入欠陥も小さく表面部分にしか形成されないた
め、キャップ膜がないと外方拡散が生じやすい。ボロン
が外方拡散してしまうと、拡散層およびゲートポリシリ
コンの不純物濃度が減少し、層抵抗が上昇し駆動力の低
下が生じる。ゲートポリシリコン中の弗素は、表面の酸
化膜部分にその大半が偏析し、ゲート酸化膜中に偏析す
る弗素を１×１０14ｃｍ-2以下に低減できるため、ボロ
ンの突き抜けが抑制される。本実施例においては、ゲー
ト酸化膜のボロンの突き抜けが抑制されると同時に、ソ
ース・ドレイン拡散層が極めて浅く形成できるため、短
チャネル効果が抑制された高性能なｐＭＯＳが形成でき
る。
【００２１】
【発明の効果】以上のような製造方法で作製したトラン
ジスタは、ゲート酸化膜近傍に偏析する弗素の濃度をコ
ントロールし、ゲート酸化膜中でのボロンの増速拡散を
抑制することができるため、しきい値の変動を防ぎ安定
したデバイス動作が得られるのに加え、長期信頼性に関
しても効果が得られる。
ジスタは、ゲート酸化膜近傍に偏析する弗素の濃度をコ
ントロールし、ゲート酸化膜中でのボロンの増速拡散を
抑制することができるため、しきい値の変動を防ぎ安定
したデバイス動作が得られるのに加え、長期信頼性に関
しても効果が得られる。
【図１】本発明の第１実施例を示す工程断面図。
【図２】図１のｐ型ポリシリコンゲートのボロンと弗素
の深さ方向の濃度プロファイル。
の深さ方向の濃度プロファイル。
【図３】図１のゲート酸化膜中の弗素濃度とＭＯＳ容量
特性との関係図。
特性との関係図。
【図４】本発明の第２実施例を示す断面図。
【図５】従来例の工程断面図。
１ Ｓｉ基板、 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ポリシリコン膜 ５ 酸素リーク層 ６ ゲート電極 ７ ゲート側壁 ８ ＢＦ2 注入領域
Claims (6)
- 【請求項１】 半導体基板上に、ゲート酸化膜を介して
ゲート電極を形成し、前記ゲート電極にＢＦ2 のイオン
を注入することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート絶縁膜中の弗素濃度が１×１
０14ｃｍ-2以下であることを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記ゲート電極をポリシリコンで構成
し、このポリシリコンの形成時に酸素リーク層を設ける
ことを特徴とする請求項１又は２記載の半導体装置の製
造方法。 - 【請求項４】 前記ゲート電極としてのポリシリコンへ
のドーピングのためのＢＦ2 イオンの注入時に、弗素の
ピーク位置を前記酸素リーク層よりも浅く形成すること
を特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記ＢＦ2 イオンの注入後の活性化熱処
理時に、前記酸素リーク層に弗素を捕獲させることによ
り、前記ゲート酸化膜への弗素の拡散を防ぐことを特徴
とする請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記ゲート電極に前記ＢＦ2 イオンを注
入した後、熱処理工程を６００〜７００℃の低温長時間
アニールで行い弗素を外方拡散させ、続けて高温短時間
アニールによる不純物活性化時に前記ゲート絶縁膜中に
偏析する弗素濃度を減少させることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564496A JP3145929B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564496A JP3145929B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065152A true JPH1065152A (ja) | 1998-03-06 |
| JP3145929B2 JP3145929B2 (ja) | 2001-03-12 |
Family
ID=16675825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21564496A Expired - Fee Related JP3145929B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3145929B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163345A (ja) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JP2004311585A (ja) * | 2003-04-03 | 2004-11-04 | Toshiba Corp | 半導体装置の製造方法 |
| KR100587050B1 (ko) * | 2000-06-29 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2008515240A (ja) * | 2004-10-01 | 2008-05-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲート・スタック |
-
1996
- 1996-08-15 JP JP21564496A patent/JP3145929B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163345A (ja) * | 1997-09-29 | 1999-06-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| KR100587050B1 (ko) * | 2000-06-29 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2004311585A (ja) * | 2003-04-03 | 2004-11-04 | Toshiba Corp | 半導体装置の製造方法 |
| USRE43229E1 (en) | 2003-04-03 | 2012-03-06 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
| USRE43521E1 (en) | 2003-04-03 | 2012-07-17 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
| JP2008515240A (ja) * | 2004-10-01 | 2008-05-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲート・スタック |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3145929B2 (ja) | 2001-03-12 |
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