JPH05102067A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05102067A JPH05102067A JP26383691A JP26383691A JPH05102067A JP H05102067 A JPH05102067 A JP H05102067A JP 26383691 A JP26383691 A JP 26383691A JP 26383691 A JP26383691 A JP 26383691A JP H05102067 A JPH05102067 A JP H05102067A
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Abstract
(57)【要約】 （修正有）
【目的】 ポリシリコンゲートのＭＯＳＦＥＴの製造方
法に関し、弗化硼素BF2のイオン注入後の活性化熱処理
において、ゲート（SiO2）酸化膜中でのフッ素が硼素の
拡散を促進して、ＦＥＴ閾値電圧Ｖthがバラツクので、
それを抑制した半導体装置製造方法を提供する。 【構成】 弗化硼素イオン注入の前にゲート（SiO2）酸
化膜中に塩素（Cl）を予め導入しておく。第１のやり方
は、工程（ア）〜（カ）：（ア）シリコン半導体基板１
を熱酸化してSiO2膜３を形成する工程、（イ）ポリシリ
コン電極４Ａを形成する工程、（ウ）該ポリシリコン電
極にイオン注入法で塩素を注入する工程、（エ）注入し
た塩素をSiO2膜３中へ熱拡散する工程、（オ）弗化硼素
（BF2)を該ポリシリコン電極４Ａにイオン注入する工
程、および（カ）イオン注入の活性化熱処理を行い、Si
O2膜中の塩素が硼素の拡散を抑制する工程、を含んでな
る。
法に関し、弗化硼素BF2のイオン注入後の活性化熱処理
において、ゲート（SiO2）酸化膜中でのフッ素が硼素の
拡散を促進して、ＦＥＴ閾値電圧Ｖthがバラツクので、
それを抑制した半導体装置製造方法を提供する。 【構成】 弗化硼素イオン注入の前にゲート（SiO2）酸
化膜中に塩素（Cl）を予め導入しておく。第１のやり方
は、工程（ア）〜（カ）：（ア）シリコン半導体基板１
を熱酸化してSiO2膜３を形成する工程、（イ）ポリシリ
コン電極４Ａを形成する工程、（ウ）該ポリシリコン電
極にイオン注入法で塩素を注入する工程、（エ）注入し
た塩素をSiO2膜３中へ熱拡散する工程、（オ）弗化硼素
（BF2)を該ポリシリコン電極４Ａにイオン注入する工
程、および（カ）イオン注入の活性化熱処理を行い、Si
O2膜中の塩素が硼素の拡散を抑制する工程、を含んでな
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣ、ＬＳＩなどの半
導体装置、より詳しくは、ポリシリコンゲートのＭＯＳ
電界効果型トランジスタ（ＦＥＴ）の製造方法に関す
る。
導体装置、より詳しくは、ポリシリコンゲートのＭＯＳ
電界効果型トランジスタ（ＦＥＴ）の製造方法に関す
る。
【０００２】
【従来の技術】ＭＯＳＦＥＴは、シリコン半導体基板
（ウエハー）を熱酸化して形成するSiO2のゲート酸化膜
と、その上に形成したポリシリコンないしアモルファス
シリコンのゲート電極とを備えている。ＭＯＳＦＥＴを
用いた半導体装置では、コンプリメンタリ型ＭＯＳ（Ｃ
ＭＯＳ）構造を低消費電力動作の利点から採用してお
り、ＰチャンネルＭＯＳＦＥＴを形成するためにＰ型領
域（ソース・ドレイン領域）を硼素（Ｂ）のイオン注入
で形成している。このイオン注入でゲート電極に硼素が
ドープされてしまう。また、ゲート電極の導電性のため
にポリシリコン（アモルファスシリコン）に硼素をイオ
ン注入することもある。
（ウエハー）を熱酸化して形成するSiO2のゲート酸化膜
と、その上に形成したポリシリコンないしアモルファス
シリコンのゲート電極とを備えている。ＭＯＳＦＥＴを
用いた半導体装置では、コンプリメンタリ型ＭＯＳ（Ｃ
ＭＯＳ）構造を低消費電力動作の利点から採用してお
り、ＰチャンネルＭＯＳＦＥＴを形成するためにＰ型領
域（ソース・ドレイン領域）を硼素（Ｂ）のイオン注入
で形成している。このイオン注入でゲート電極に硼素が
ドープされてしまう。また、ゲート電極の導電性のため
にポリシリコン（アモルファスシリコン）に硼素をイオ
ン注入することもある。
【０００３】従来は、ゲート電極が比較的に厚かったの
で、注入された硼素がゲート電極中を突き抜けてゲート
酸化膜に達することは無かった。近年の半導体装置の高
集積化、微細化に伴って、ゲート電極膜厚が薄くなって
きている。薄くなると、注入された硼素がゲート電極を
突き抜けてゲート酸化膜に達してしまう問題があった。
そこで、イオン注入する硼素イオンの質量を大きくし
て、即ち、BF、BF2 のような弗化硼素（硼素とフッ素と
の化合物）をイオン注入することで、ゲート電極ポリシ
リコン膜中のイオン飛程距離を短くすることで、突き抜
け問題を回避することができる。
で、注入された硼素がゲート電極中を突き抜けてゲート
酸化膜に達することは無かった。近年の半導体装置の高
集積化、微細化に伴って、ゲート電極膜厚が薄くなって
きている。薄くなると、注入された硼素がゲート電極を
突き抜けてゲート酸化膜に達してしまう問題があった。
そこで、イオン注入する硼素イオンの質量を大きくし
て、即ち、BF、BF2 のような弗化硼素（硼素とフッ素と
の化合物）をイオン注入することで、ゲート電極ポリシ
リコン膜中のイオン飛程距離を短くすることで、突き抜
け問題を回避することができる。
【０００４】
【発明が解決しようとする課題】弗化硼素のイオン注入
では、イオン注入後の活性化熱処理において、ゲート
（SiO2）酸化膜中でのフッ素が硼素の拡散を促進して、
ＭＯＳＦＥＴの閾値電圧ＶthがＦＥＴごとに異なる（バ
ラツキとなる）という問題が生じることが分かった。
では、イオン注入後の活性化熱処理において、ゲート
（SiO2）酸化膜中でのフッ素が硼素の拡散を促進して、
ＭＯＳＦＥＴの閾値電圧ＶthがＦＥＴごとに異なる（バ
ラツキとなる）という問題が生じることが分かった。
【０００５】本発明の目的は、上述した閾値バラツキを
抑制した半導体装置の製造方法を提案することである。
抑制した半導体装置の製造方法を提案することである。
【０００６】
【課題を解決するための手段】基本的には弗化硼素イオ
ン注入の前にゲート（SiO2）酸化膜中に塩素（Cl）を予
め導入しておくことで硼素拡散を抑制して閾値電圧バラ
ツキをも抑制することを本発明者は見出して本発明に到
った。上述の目的が、塩素をSiO2膜に導入するやり方の
異なる下記３種の製造方法で達成される。
ン注入の前にゲート（SiO2）酸化膜中に塩素（Cl）を予
め導入しておくことで硼素拡散を抑制して閾値電圧バラ
ツキをも抑制することを本発明者は見出して本発明に到
った。上述の目的が、塩素をSiO2膜に導入するやり方の
異なる下記３種の製造方法で達成される。
【０００７】第１のやり方は、工程（ア）〜（カ）： （ア）シリコン半導体基板を熱酸化してSiO2膜を形成す
る工程、（イ）該SiO2膜の上にポリシリコン電極を形成
する工程、（ウ）該ポリシリコン電極にイオン注入法に
よって塩素を注入する工程、（エ）注入した塩素を前記
SiO2膜中へ拡散する熱処理を行う工程、（オ）弗化硼素
（BF2)のイオン注入で前記ポリシリコン電極に弗化硼素
を注入する工程、および（カ）イオン注入の活性化熱処
理を行い、前記SiO2膜中の塩素が硼素の拡散を抑制する
工程、を含んでなる半導体装置の製造方法である。
る工程、（イ）該SiO2膜の上にポリシリコン電極を形成
する工程、（ウ）該ポリシリコン電極にイオン注入法に
よって塩素を注入する工程、（エ）注入した塩素を前記
SiO2膜中へ拡散する熱処理を行う工程、（オ）弗化硼素
（BF2)のイオン注入で前記ポリシリコン電極に弗化硼素
を注入する工程、および（カ）イオン注入の活性化熱処
理を行い、前記SiO2膜中の塩素が硼素の拡散を抑制する
工程、を含んでなる半導体装置の製造方法である。
【０００８】第２のやり方は、工程（ア）〜（カ）： （ア）シリコン半導体基板にイオン注入法によって塩素
を注入する工程、（イ）該シリコン半導体基板を熱酸化
してSiO2膜を形成する工程、（ウ）該SiO2膜の上にポリ
シリコン電極を形成する工程、（エ）注入した塩素を前
記SiO2膜中へ拡散する熱処理を行う工程、（オ）弗化硼
素（BF2)のイオン注入で前記ポリシリコン電極に弗化硼
素を注入する工程、および（カ）イオン注入の活性化熱
処理を行い、前記SiO2膜中に存在する塩素が硼素の拡散
を抑制する工程、を含んでなる半導体装置の製造方法で
ある。
を注入する工程、（イ）該シリコン半導体基板を熱酸化
してSiO2膜を形成する工程、（ウ）該SiO2膜の上にポリ
シリコン電極を形成する工程、（エ）注入した塩素を前
記SiO2膜中へ拡散する熱処理を行う工程、（オ）弗化硼
素（BF2)のイオン注入で前記ポリシリコン電極に弗化硼
素を注入する工程、および（カ）イオン注入の活性化熱
処理を行い、前記SiO2膜中に存在する塩素が硼素の拡散
を抑制する工程、を含んでなる半導体装置の製造方法で
ある。
【０００９】そして、第３のやり方は、工程（ア）〜
（オ）： （ア）シリコン半導体基板を熱酸化してSiO2膜を形成す
る工程、（イ）該SiO2膜にイオン注入法によって塩素を
注入する工程、（ウ）該SiO2膜の上にポリシリコン電極
を形成する工程、（エ）弗化硼素（BF2)のイオン注入で
前記ポリシリコン電極に弗化硼素を注入する工程、およ
び（オ）イオン注入の活性化熱処理を行い、前記SiO2膜
中の塩素が硼素の拡散を抑制する工程、を含んでなる半
導体装置の製造方法である。
（オ）： （ア）シリコン半導体基板を熱酸化してSiO2膜を形成す
る工程、（イ）該SiO2膜にイオン注入法によって塩素を
注入する工程、（ウ）該SiO2膜の上にポリシリコン電極
を形成する工程、（エ）弗化硼素（BF2)のイオン注入で
前記ポリシリコン電極に弗化硼素を注入する工程、およ
び（オ）イオン注入の活性化熱処理を行い、前記SiO2膜
中の塩素が硼素の拡散を抑制する工程、を含んでなる半
導体装置の製造方法である。
【００１０】
【作用】本発明では、ゲート（SiO2）酸化膜中に塩素を
導入することによって、SiO2膜中でのフッ素結合量を減
らすことができて、フッ素の硼素拡散促進を抑制するこ
とになる。
導入することによって、SiO2膜中でのフッ素結合量を減
らすことができて、フッ素の硼素拡散促進を抑制するこ
とになる。
【００１１】
【実施例】以下、添付図面を参照して、本発明の実施態
様例および比較例によって本発明を詳細に説明する。 例１ 図１〜図３は、第１のやり方でのＭＯＳＦＥＴを製造す
る過程を説明する半導体装置の概略断面図である。
様例および比較例によって本発明を詳細に説明する。 例１ 図１〜図３は、第１のやり方でのＭＯＳＦＥＴを製造す
る過程を説明する半導体装置の概略断面図である。
【００１２】図１に示すように、シリコン単結晶基板
（ウエハー）１を選択的に熱酸化処理してフィールド酸
化膜２を形成する。さらに、表出しているシリコン基板
を熱酸化処理して、薄いSiO2膜（ゲート酸化膜）３をそ
の厚さを、例えば、１６nmで形成する。酸化膜２および
３の上にＣＶＤ法によって硼素ドープのポリシリコン膜
４を、例えば、厚さ３３０nmで形成する。このポリシリ
コン膜４にイオン注入法によって塩素（矢印Ａ）を注入
する。注入条件は、例えば、加速電圧が６０KeVで、ド
ーズ量が１０16イオン／cm2 である。そして、イオン注
入後の熱処理を行って、塩素をゲート酸化膜３中へ拡散
導入する。この熱処理は、例えば、９００℃×１２０分
である。
（ウエハー）１を選択的に熱酸化処理してフィールド酸
化膜２を形成する。さらに、表出しているシリコン基板
を熱酸化処理して、薄いSiO2膜（ゲート酸化膜）３をそ
の厚さを、例えば、１６nmで形成する。酸化膜２および
３の上にＣＶＤ法によって硼素ドープのポリシリコン膜
４を、例えば、厚さ３３０nmで形成する。このポリシリ
コン膜４にイオン注入法によって塩素（矢印Ａ）を注入
する。注入条件は、例えば、加速電圧が６０KeVで、ド
ーズ量が１０16イオン／cm2 である。そして、イオン注
入後の熱処理を行って、塩素をゲート酸化膜３中へ拡散
導入する。この熱処理は、例えば、９００℃×１２０分
である。
【００１３】図２に示すように、通常のリソグラフィー
技術にしたがって、ポリシリコン膜４を選択的にエッチ
ングしてポリシリコン電極４Ａにパターニングし、その
したのゲート（SiO2）酸化膜３Ａを残して、SiO2膜３を
もエッチングする。次に、弗化硼素（BF2)（矢印Ｂ）を
イオン注入して、シリコン基板１にＰ型のソース領域６
およびドレイン領域７を形成し、ポリシリコン電極４Ａ
にも弗化硼素を導入する。この注入条件は、例えば、加
速電圧が６０KeV で、ドーズ量が3.５×１０15イオン／
cm2 である。そして、イオン注入後の活性化熱処理を行
う。この熱処理は、例えば、９００℃×１５〜６０分で
ある。
技術にしたがって、ポリシリコン膜４を選択的にエッチ
ングしてポリシリコン電極４Ａにパターニングし、その
したのゲート（SiO2）酸化膜３Ａを残して、SiO2膜３を
もエッチングする。次に、弗化硼素（BF2)（矢印Ｂ）を
イオン注入して、シリコン基板１にＰ型のソース領域６
およびドレイン領域７を形成し、ポリシリコン電極４Ａ
にも弗化硼素を導入する。この注入条件は、例えば、加
速電圧が６０KeV で、ドーズ量が3.５×１０15イオン／
cm2 である。そして、イオン注入後の活性化熱処理を行
う。この熱処理は、例えば、９００℃×１５〜６０分で
ある。
【００１４】次に、図３に示すように、全面にＣＶＤ法
によって絶縁膜（SiO2膜）８を形成する。この絶縁膜８
をリソグラフィー技術により選択的にエッチングして、
ソース・ドレイン領域でコンタクトホールを明ける。そ
して、ソース電極９およびドレイン電極１０を通常の工
程で形成して、ＭＯＳＦＥＴが得られる。このようにし
て製作されるＰチャンネル型ＭＯＳＦＥＴの閾値電圧Ｖ
thを、弗化硼素イオン注入後の熱処理時間を変えて調べ
て、図４に示す結果が得られた。比較例として、塩素の
イオン注入を行わないで上述した様に製作したＰチャン
ネル型ＭＯＳＦＥＴの閾値電圧Ｖthを図４に示す。図４
から分かるように、塩素イオン注入を施した本発明に係
るＭＯＳＦＥＴの閾値電圧のほうが直線状の熱処理温度
と比例した関係にあり、閾値電圧は安定してバラツキが
小さい。
によって絶縁膜（SiO2膜）８を形成する。この絶縁膜８
をリソグラフィー技術により選択的にエッチングして、
ソース・ドレイン領域でコンタクトホールを明ける。そ
して、ソース電極９およびドレイン電極１０を通常の工
程で形成して、ＭＯＳＦＥＴが得られる。このようにし
て製作されるＰチャンネル型ＭＯＳＦＥＴの閾値電圧Ｖ
thを、弗化硼素イオン注入後の熱処理時間を変えて調べ
て、図４に示す結果が得られた。比較例として、塩素の
イオン注入を行わないで上述した様に製作したＰチャン
ネル型ＭＯＳＦＥＴの閾値電圧Ｖthを図４に示す。図４
から分かるように、塩素イオン注入を施した本発明に係
るＭＯＳＦＥＴの閾値電圧のほうが直線状の熱処理温度
と比例した関係にあり、閾値電圧は安定してバラツキが
小さい。
【００１５】例２ 図１に関連した上述した工程において、フィールド酸化
膜２を形成した後で、薄い酸化膜３を形成する前に、塩
素のイオン注入を行って、シリコン基板１にドープす
る。この時の注入条件は、例えば、加速電圧が６０KeV
で、ドーズ量が１０16イオン／cm2 である。そして、熱
酸化処理を行って薄い酸化膜（SiO2ゲート酸化膜）３を
形成すれば、ゲート酸化膜中に塩素を導入したことにな
る。この場合に、イオン注入後の熱処理は熱酸化処理が
兼ねるので、行わずに済む。そして、例１での製造工程
にしたがってＭＯＳＦＥＴを製作することなる。
膜２を形成した後で、薄い酸化膜３を形成する前に、塩
素のイオン注入を行って、シリコン基板１にドープす
る。この時の注入条件は、例えば、加速電圧が６０KeV
で、ドーズ量が１０16イオン／cm2 である。そして、熱
酸化処理を行って薄い酸化膜（SiO2ゲート酸化膜）３を
形成すれば、ゲート酸化膜中に塩素を導入したことにな
る。この場合に、イオン注入後の熱処理は熱酸化処理が
兼ねるので、行わずに済む。そして、例１での製造工程
にしたがってＭＯＳＦＥＴを製作することなる。
【００１６】例３ 図１に関連した上述した工程において、薄い酸化膜３を
形成した後で、この酸化膜３に塩素をイオン注入する。
この時の注入条件は、例１の場合と同じである。この場
合にも、薄い酸化膜（SiO2ゲート酸化膜）３に塩素が導
入されているので、イオン注入後の熱処理を行わなくて
よい。そして、例１での製造工程にしたがってＭＯＳＦ
ＥＴを製作することなる。
形成した後で、この酸化膜３に塩素をイオン注入する。
この時の注入条件は、例１の場合と同じである。この場
合にも、薄い酸化膜（SiO2ゲート酸化膜）３に塩素が導
入されているので、イオン注入後の熱処理を行わなくて
よい。そして、例１での製造工程にしたがってＭＯＳＦ
ＥＴを製作することなる。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
ゲート酸化膜中に予め塩素を導入することにより、弗化
硼素（BF、BF2)のイオン注入によって生じるゲート（Si
O2）酸化膜中でのフッ素結合量が減り、硼素の増速拡散
を抑制することができる。そして、ＭＯＳＦＥＴの閾値
電圧のバラツキを小さくすることができる。
ゲート酸化膜中に予め塩素を導入することにより、弗化
硼素（BF、BF2)のイオン注入によって生じるゲート（Si
O2）酸化膜中でのフッ素結合量が減り、硼素の増速拡散
を抑制することができる。そして、ＭＯＳＦＥＴの閾値
電圧のバラツキを小さくすることができる。
【図１】ＭＯＳＦＥＴの製造過程での半導体装置の概略
断面図である。
断面図である。
【図２】ＭＯＳＦＥＴの製造過程での半導体装置の概略
断面図である。
断面図である。
【図３】製作された半導体装置（ＭＯＳＦＥＴ）の概略
断面図である。
断面図である。
【図４】ＭＯＳＦＥＴの閾値電圧と弗化硼素イオン注入
後の熱処理の温度との関係を示すグラフである。
後の熱処理の温度との関係を示すグラフである。
１…シリコン基板 ３…薄いSiO2膜 ３Ａ…ゲート酸化膜 ４…ポリシリコン膜 ４Ａ…ポリシリコンゲート電極 ６…ソース領域 ７…ドレイン領域 ９…ソース電極 １０…ドレイン電極 Ａ…塩素 Ｂ…弗化硼素
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784
Claims (3)
- 【請求項１】 下記工程（ア）〜（カ）： （ア）シリコン半導体基板（１）を熱酸化してSiO2膜
（３）を形成する工程、 （イ）該SiO2膜（３）の上にポリシリコン電極（４Ａ）
を形成する工程、 （ウ）該ポリシリコン電極（４Ａ）にイオン注入法によ
って塩素を注入する工程、 （エ）注入した塩素を前記SiO2膜（３）中へ拡散する熱
処理を行う工程、 （オ）弗化硼素（BF2)のイオン注入で前記ポリシリコン
電極（４Ａ）に弗化硼素を注入する工程、および （カ）イオン注入の活性化熱処理を行い、前記SiO2膜中
の塩素が硼素の拡散を抑制する工程、 を含んでなる半導体装置の製造方法。 - 【請求項２】 下記工程（ア）〜（カ）： （ア）シリコン半導体基板にイオン注入法によって塩素
を注入する工程、 （イ）該シリコン半導体基板を熱酸化してSiO2膜を形成
する工程、 （ウ）該SiO2膜の上にポリシリコン電極を形成する工
程、 （エ）注入した塩素を前記SiO2膜中へ拡散する熱処理を
行う工程、 （オ）弗化硼素（BF2)のイオン注入で前記ポリシリコン
電極に弗化硼素を注入する工程、および （カ）イオン注入の活性化熱処理を行い、前記SiO2膜中
に存在する塩素が硼素の拡散を抑制する工程、 を含んでなる半導体装置の製造方法。 - 【請求項３】 下記工程（ア）〜（オ）： （ア）シリコン半導体基板を熱酸化してSiO2膜を形成す
る工程、 （イ）該SiO2膜にイオン注入法によって塩素を注入する
工程、 （ウ）該SiO2膜の上にポリシリコン電極を形成する工
程、 （エ）弗化硼素（BF2)のイオン注入で前記ポリシリコン
電極に弗化硼素を注入する工程、および （オ）イオン注入の活性化熱処理を行い、前記SiO2膜中
の塩素が硼素の拡散を抑制する工程、 を含んでなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26383691A JPH05102067A (ja) | 1991-10-11 | 1991-10-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26383691A JPH05102067A (ja) | 1991-10-11 | 1991-10-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102067A true JPH05102067A (ja) | 1993-04-23 |
Family
ID=17394904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26383691A Withdrawn JPH05102067A (ja) | 1991-10-11 | 1991-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102067A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106276A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 半導体装置の製造方法 |
| KR100293053B1 (ko) * | 1999-06-08 | 2001-06-15 | 황인길 | 반도체 소자의 게이트 전극 제조 방법 |
| US6593196B2 (en) | 1997-12-18 | 2003-07-15 | Micron Technology, Inc. | Methods of forming a transistor gate |
| US7105411B1 (en) | 1997-12-18 | 2006-09-12 | Micron Technology, Inc. | Methods of forming a transistor gate |
| KR100668748B1 (ko) * | 2005-06-29 | 2007-01-29 | 주식회사 하이닉스반도체 | 게이트-관통 이온주입을 이용한 반도체소자의 제조방법 |
-
1991
- 1991-10-11 JP JP26383691A patent/JPH05102067A/ja not_active Withdrawn
Cited By (7)
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|---|---|---|---|---|
| JPH07106276A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 半導体装置の製造方法 |
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| US7105411B1 (en) | 1997-12-18 | 2006-09-12 | Micron Technology, Inc. | Methods of forming a transistor gate |
| US7189623B2 (en) | 1997-12-18 | 2007-03-13 | Micron Technology, Inc. | Semiconductor processing method and field effect transistor |
| KR100293053B1 (ko) * | 1999-06-08 | 2001-06-15 | 황인길 | 반도체 소자의 게이트 전극 제조 방법 |
| KR100668748B1 (ko) * | 2005-06-29 | 2007-01-29 | 주식회사 하이닉스반도체 | 게이트-관통 이온주입을 이용한 반도체소자의 제조방법 |
| US7351627B2 (en) | 2005-06-29 | 2008-04-01 | Hynix Semiconductor Inc. | Method of manufacturing semiconductor device using gate-through ion implantation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |