JPH1065157A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1065157A JPH1065157A JP8218764A JP21876496A JPH1065157A JP H1065157 A JPH1065157 A JP H1065157A JP 8218764 A JP8218764 A JP 8218764A JP 21876496 A JP21876496 A JP 21876496A JP H1065157 A JPH1065157 A JP H1065157A
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- Japan
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- semiconductor device
- zener diode
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- bidirectional zener
- type bidirectional
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体装置において、サージ電圧等が半導体
素子に印加されて素子破壊されるのを防止する。 【解決手段】 ＭＯＳ ＦＥＴ１９のゲート・ソース間
にＮ+／Ｐ／Ｎ+型双方向ツェナーダイオード１７を内蔵
したことにより、サージ電圧等が半導体装置に印加され
ても、Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオード１７が
クランプ回路となり、素子破壊を防止できるため、より
小さいチップにおいても、素子を保護することが可能と
なる。
素子に印加されて素子破壊されるのを防止する。 【解決手段】 ＭＯＳ ＦＥＴ１９のゲート・ソース間
にＮ+／Ｐ／Ｎ+型双方向ツェナーダイオード１７を内蔵
したことにより、サージ電圧等が半導体装置に印加され
ても、Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオード１７が
クランプ回路となり、素子破壊を防止できるため、より
小さいチップにおいても、素子を保護することが可能と
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタを有
する半導体装置に関し、特にトランジスタの静電破壊防
止に好適な構造を有する半導体装置に関する。
する半導体装置に関し、特にトランジスタの静電破壊防
止に好適な構造を有する半導体装置に関する。
【０００２】
【従来の技術】従来の技術を図３及び図４に示す。図３
は、従来の半導体装置を示す等価回路図であり、図４
は、従来の半導体装置を示す要部断面図である。
は、従来の半導体装置を示す等価回路図であり、図４
は、従来の半導体装置を示す要部断面図である。
【０００３】従来のゲート・ソース間にＰ+／Ｎ／Ｐ+型
双方向ツェナーダイオードを接続した半導体装置は図４
に示すように、ＭＯＳ ＦＥＴ１９のドレイン電極１が
接触するＰ+基板２上のＰ-エピタキシャル層３の表面層
にＮウェル層４が形成され、Ｎウェル層４上にフィール
ド酸化膜５が形成され、フィールド酸化膜５にＰ+層と
Ｎ層１６とからなる双方向ツェナーダイオード１８（図
３参照）が存在していた。
双方向ツェナーダイオードを接続した半導体装置は図４
に示すように、ＭＯＳ ＦＥＴ１９のドレイン電極１が
接触するＰ+基板２上のＰ-エピタキシャル層３の表面層
にＮウェル層４が形成され、Ｎウェル層４上にフィール
ド酸化膜５が形成され、フィールド酸化膜５にＰ+層と
Ｎ層１６とからなる双方向ツェナーダイオード１８（図
３参照）が存在していた。
【０００４】双方向ツェナーダイオード１８のＰ+層１
５は、層間絶縁膜６に設けられたコンタクトホールに接
触する配線により、ゲートアルミ１０とソースアルミ１
１に接続されている。７はＰ+層，８はＮ+層，９はＮ
層，１２は多結晶シリコン膜である。
５は、層間絶縁膜６に設けられたコンタクトホールに接
触する配線により、ゲートアルミ１０とソースアルミ１
１に接続されている。７はＰ+層，８はＮ+層，９はＮ
層，１２は多結晶シリコン膜である。
【０００５】図３は、従来の半導体装置を示す等価回路
図である。図３に示す従来の半導体装置では、ゲート・
ソース間に接続されたＰ+／Ｎ／Ｐ+型双方向ツェナーダ
イオード１８のツェナー耐圧をＭＯＳ ＦＥＴ１９の耐
圧よりも低く設定することにより、サージ電圧等が印加
された場合、ＭＯＳ ＦＥＴ１９よりも先にツェナーダ
イオード１８がプレイクダウンするため、ツェナーダイ
オード１８がクランプ回路の役目をし、ＭＯＳ ＦＥＴ
１９の素子破壊を防止していた。
図である。図３に示す従来の半導体装置では、ゲート・
ソース間に接続されたＰ+／Ｎ／Ｐ+型双方向ツェナーダ
イオード１８のツェナー耐圧をＭＯＳ ＦＥＴ１９の耐
圧よりも低く設定することにより、サージ電圧等が印加
された場合、ＭＯＳ ＦＥＴ１９よりも先にツェナーダ
イオード１８がプレイクダウンするため、ツェナーダイ
オード１８がクランプ回路の役目をし、ＭＯＳ ＦＥＴ
１９の素子破壊を防止していた。
【０００６】
【発明が解決しようとする課題】しかしながら、図３及
び図４に示す従来例において、Ｐ+／Ｎ／Ｐ+型双方向ツ
ェナーダイオードは、ツェナー耐圧波形がソフト波形で
あるため（図５（ｂ）参照）、チップサイズが小さくな
ると、十分な保護回路とならず、素子破壊が引き起こさ
れるという問題があった。その理由は、ツェナーダイオ
ードをＰ+／Ｎ／Ｐ+で形成すると、耐圧決定領域（低濃
度領域）がＮ層で形成されるため、ブレイクダウンが表
面層で生じる。これにより、ブレイクダウンするまでの
リークが大きくなり、動作抵抗が大きくなるためであ
る。
び図４に示す従来例において、Ｐ+／Ｎ／Ｐ+型双方向ツ
ェナーダイオードは、ツェナー耐圧波形がソフト波形で
あるため（図５（ｂ）参照）、チップサイズが小さくな
ると、十分な保護回路とならず、素子破壊が引き起こさ
れるという問題があった。その理由は、ツェナーダイオ
ードをＰ+／Ｎ／Ｐ+で形成すると、耐圧決定領域（低濃
度領域）がＮ層で形成されるため、ブレイクダウンが表
面層で生じる。これにより、ブレイクダウンするまでの
リークが大きくなり、動作抵抗が大きくなるためであ
る。
【０００７】また従来例においては、ツェナーダイオー
ドのＰ+層とＭＯＳ ＦＥＴのソース層を同時に形成して
いたため、ツェナー耐圧が高いという問題があった。そ
の理由は、ＭＯＳ ＦＥＴのソース形成条件が支配的と
なり、ツェナー耐圧をコントロールすることができない
ためであり、従来例においてツェナー耐圧を下げるに
は、ＩＰＲを追加する必要があった。
ドのＰ+層とＭＯＳ ＦＥＴのソース層を同時に形成して
いたため、ツェナー耐圧が高いという問題があった。そ
の理由は、ＭＯＳ ＦＥＴのソース形成条件が支配的と
なり、ツェナー耐圧をコントロールすることができない
ためであり、従来例においてツェナー耐圧を下げるに
は、ＩＰＲを追加する必要があった。
【０００８】本発明の目的は、前記問題点を解消した半
導体装置を提供することにある。
導体装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、半導体基板上に形成さ
れたＰｃｈ絶縁ゲート型トランジスタを有する半導体装
置であって、半導体基板中にＮ+／Ｐ／Ｎ+型双方向ツェ
ナーダイオードを有し、該双方向ツェナーダイオード
は、前記トランジスタのゲート領域とソース領域とを接
続したものである。
め、本発明に係る半導体装置は、半導体基板上に形成さ
れたＰｃｈ絶縁ゲート型トランジスタを有する半導体装
置であって、半導体基板中にＮ+／Ｐ／Ｎ+型双方向ツェ
ナーダイオードを有し、該双方向ツェナーダイオード
は、前記トランジスタのゲート領域とソース領域とを接
続したものである。
【００１０】前記Ｐｃｈ絶縁ゲート型トランジスタのＮ
+層と前記Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオードの
Ｎ+層は、同時に形成されたものである。
+層と前記Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオードの
Ｎ+層は、同時に形成されたものである。
【００１１】前記Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオ
ードは、複数段に形成されているものである。
ードは、複数段に形成されているものである。
【００１２】
【作用】本発明においては、半導体装置のゲート・ソー
ス間にＮ+／Ｐ／Ｎ+型双方向ツェナーダイオードを内蔵
したことにより、ツェナー耐圧波形をハード化し、ツェ
ナー部の動作抵抗を低減させ、静電耐量を向上させたこ
とにより、サージ電圧等が半導体装置に印加された場
合、サージ電圧等をクランプすることが可能となり、素
子破壊を防止することができる。
ス間にＮ+／Ｐ／Ｎ+型双方向ツェナーダイオードを内蔵
したことにより、ツェナー耐圧波形をハード化し、ツェ
ナー部の動作抵抗を低減させ、静電耐量を向上させたこ
とにより、サージ電圧等が半導体装置に印加された場
合、サージ電圧等をクランプすることが可能となり、素
子破壊を防止することができる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１４】図１において、本発明の実施形態に係る半
導体装置は、Ｐｃｈ絶縁ゲート型トランジスタ(ＭＯＳ
ＦＥＴ）１９のゲート・ソース間に、Ｎ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７を配置したことを特徴とす
るものである。
導体装置は、Ｐｃｈ絶縁ゲート型トランジスタ(ＭＯＳ
ＦＥＴ）１９のゲート・ソース間に、Ｎ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７を配置したことを特徴とす
るものである。
【００１５】次に、本発明の実施形態に係る半導体装置
の製造方法を説明する。図２に示すように、ＭＯＳ Ｆ
ＥＴ１９のドレイン電極１が接触するＰ+基板２上のＰ-
エピタキシャル層３の表面層上に、酸化膜５を８０００
〜１２０００Åの厚さに形成し、リソグラフィー技術を
用いてパターニングする。
の製造方法を説明する。図２に示すように、ＭＯＳ Ｆ
ＥＴ１９のドレイン電極１が接触するＰ+基板２上のＰ-
エピタキシャル層３の表面層上に、酸化膜５を８０００
〜１２０００Åの厚さに形成し、リソグラフィー技術を
用いてパターニングする。
【００１６】さらに酸化膜５上に多結晶シリコン膜１２
を４０００〜６０００Åの厚さに形成し、リソグラフィ
ー技術を用いてパターニングし、多結晶シリコン膜１２
中にＮ+層１３とＰ層１４をリソグラフィー技術を用い
て形成し、その上に層間絶縁膜６を５０００〜８０００
Åの厚さに形成し、リソグラフィー技術を用いてパター
ニングする。Ｎ+層１３上にゲートアルミ電極１０とソ
ースアルミ電極１１が接触しており、Ｎ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７を形成している。
を４０００〜６０００Åの厚さに形成し、リソグラフィ
ー技術を用いてパターニングし、多結晶シリコン膜１２
中にＮ+層１３とＰ層１４をリソグラフィー技術を用い
て形成し、その上に層間絶縁膜６を５０００〜８０００
Åの厚さに形成し、リソグラフィー技術を用いてパター
ニングする。Ｎ+層１３上にゲートアルミ電極１０とソ
ースアルミ電極１１が接触しており、Ｎ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７を形成している。
【００１７】このように、半導体基板中にＮ+／Ｐ／Ｎ+
型双方向ツェナーダイオード１７を配置し、このＮ+／
Ｐ／Ｎ+型双方向ツェナーダイオード１７は、Ｐｃｈ絶
縁ゲート型トランジスタとしてのＭＯＳ ＦＥＴ１９の
ゲート領域とソース領域とを接続している。
型双方向ツェナーダイオード１７を配置し、このＮ+／
Ｐ／Ｎ+型双方向ツェナーダイオード１７は、Ｐｃｈ絶
縁ゲート型トランジスタとしてのＭＯＳ ＦＥＴ１９の
ゲート領域とソース領域とを接続している。
【００１８】次に、本発明の実施形態の動作について、
図１を参照して詳細に説明する。
図１を参照して詳細に説明する。
【００１９】Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７の耐圧Ｖ17がＭＯＳＦＥＴ１９の耐圧より低く設定
することにより、サージ電圧等がＭＯＳ ＦＥＴ１９に
印加された場合、ＭＯＳ ＦＥＴ１９より先にＮ+／Ｐ／
Ｎ+型双方向ツェナーダイオード１７がブレイクダウン
するため、ＭＯＳ ＦＥＴ１９にサージ電圧等がそのま
ま印加されず、素子破壊を防止することができる。
１７の耐圧Ｖ17がＭＯＳＦＥＴ１９の耐圧より低く設定
することにより、サージ電圧等がＭＯＳ ＦＥＴ１９に
印加された場合、ＭＯＳ ＦＥＴ１９より先にＮ+／Ｐ／
Ｎ+型双方向ツェナーダイオード１７がブレイクダウン
するため、ＭＯＳ ＦＥＴ１９にサージ電圧等がそのま
ま印加されず、素子破壊を防止することができる。
【００２０】またＮ+／Ｐ／Ｎ+型双方向ツェナーダイオ
ード１７は、ツェナー耐圧波形がハード波形（図５
（ｂ）参照）であるため、動作抵抗が小さく、瞬時にブ
レイクダウンするため、ＭＯＳ ＦＥＴ１９へのサージ
電圧等の影響を小さくでき、より確実に素子破壊を防止
することができる。
ード１７は、ツェナー耐圧波形がハード波形（図５
（ｂ）参照）であるため、動作抵抗が小さく、瞬時にブ
レイクダウンするため、ＭＯＳ ＦＥＴ１９へのサージ
電圧等の影響を小さくでき、より確実に素子破壊を防止
することができる。
【００２１】さらに実験結果では、 となり、ツェナー構造をＮ+／Ｐ／Ｎ+型にしたことによ
り、ＥＳＤ耐量はＭＩＬ＋側で、１４００Ｖ→３９００
Ｖに、ＭＩＬ−側で、１２００Ｖ→３５００Ｖに向上し
た。同時に、動作抵抗についても、１３０Ω→３０Ωに
低減した。
り、ＥＳＤ耐量はＭＩＬ＋側で、１４００Ｖ→３９００
Ｖに、ＭＩＬ−側で、１２００Ｖ→３５００Ｖに向上し
た。同時に、動作抵抗についても、１３０Ω→３０Ωに
低減した。
【００２２】
【実施例】次に本発明の実施例について図１，図２を参
照して詳細に説明する。
照して詳細に説明する。
【００２３】この実施例における半導体装置の製造に当
たっては、図２に示すように、ＭＯＳ ＦＥＴ１９のド
レイン電極１が接触するＰ+基板２上のＰ-エピタキシャ
ル層３の表面層上に、酸化膜５を１００００Åの厚さに
形成し、リソグラフィー技術を用いてパターニングす
る。
たっては、図２に示すように、ＭＯＳ ＦＥＴ１９のド
レイン電極１が接触するＰ+基板２上のＰ-エピタキシャ
ル層３の表面層上に、酸化膜５を１００００Åの厚さに
形成し、リソグラフィー技術を用いてパターニングす
る。
【００２４】さらに、その上に多結晶シリコン膜１２を
４７００Åの厚さに形成し、リソグラフィー技術を用い
てパターニングし、多結晶シリコン膜１２中にＮ+層１
３とＰ層１４をリソグラフィー技術を用いて形成し、そ
の上に層間絶縁膜（ＢＰＳＧ膜）６を６５００Åの厚さ
に形成し、リソグラフィー技術を用いてパターニングす
る。Ｎ+層１３にゲートアルミ電極１０とソースアルミ
電極１１が接触しており、Ｎ+／Ｐ／Ｎ+型双方向ツェナ
ーダイオード１７を形成している。
４７００Åの厚さに形成し、リソグラフィー技術を用い
てパターニングし、多結晶シリコン膜１２中にＮ+層１
３とＰ層１４をリソグラフィー技術を用いて形成し、そ
の上に層間絶縁膜（ＢＰＳＧ膜）６を６５００Åの厚さ
に形成し、リソグラフィー技術を用いてパターニングす
る。Ｎ+層１３にゲートアルミ電極１０とソースアルミ
電極１１が接触しており、Ｎ+／Ｐ／Ｎ+型双方向ツェナ
ーダイオード１７を形成している。
【００２５】このように、半導体基板中にＮ+／Ｐ／Ｎ+
型双方向ツェナーダイオード１７を配置し、このＮ+／
Ｐ／Ｎ+型双方向ツェナーダイオード１７は、Ｐｃｈ絶
縁ゲート型トランジスタとしてのＭＯＳ ＦＥＴ１９の
ゲート領域とソース領域とを接続している。
型双方向ツェナーダイオード１７を配置し、このＮ+／
Ｐ／Ｎ+型双方向ツェナーダイオード１７は、Ｐｃｈ絶
縁ゲート型トランジスタとしてのＭＯＳ ＦＥＴ１９の
ゲート領域とソース領域とを接続している。
【００２６】次に、本発明の実施例の動作について、図
１の半導体装置の等価回路図で説明する。
１の半導体装置の等価回路図で説明する。
【００２７】Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７の耐圧Ｖ17がＭＯＳ ＦＥＴ１９の耐圧より低く設
定することにより、サージ電圧等がＭＯＳ ＦＥＴ１９
に印加された場合、ＭＯＳ ＦＥＴ１９より先にＮ+／Ｐ
／Ｎ+型双方向ツェナーダイオード１７がブレイクダウ
ンするため、ＭＯＳ ＦＥＴ１９にサージ電圧等がその
まま印加されず、素子破壊を防止することができる。
１７の耐圧Ｖ17がＭＯＳ ＦＥＴ１９の耐圧より低く設
定することにより、サージ電圧等がＭＯＳ ＦＥＴ１９
に印加された場合、ＭＯＳ ＦＥＴ１９より先にＮ+／Ｐ
／Ｎ+型双方向ツェナーダイオード１７がブレイクダウ
ンするため、ＭＯＳ ＦＥＴ１９にサージ電圧等がその
まま印加されず、素子破壊を防止することができる。
【００２８】また、Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイ
オード１７は、ツェナー耐圧波形がハード波形（図５
（ｂ）参照）であるため、動作抵抗が小さく、瞬時にブ
レイクダウンするため、ＭＯＳ ＦＥＴ１９へのサージ
電圧等の影響を小さくでき、より小さいチップに対して
も、確実に素子破壊を防止することができる。
オード１７は、ツェナー耐圧波形がハード波形（図５
（ｂ）参照）であるため、動作抵抗が小さく、瞬時にブ
レイクダウンするため、ＭＯＳ ＦＥＴ１９へのサージ
電圧等の影響を小さくでき、より小さいチップに対して
も、確実に素子破壊を防止することができる。
【００２９】（実施形態２）次に、本発明の実施形態２
について、図２を参照して説明する。実施形態２では、
実施形態１の半導体装置を工程数を増やすことなく、製
造する構造としたものである。
について、図２を参照して説明する。実施形態２では、
実施形態１の半導体装置を工程数を増やすことなく、製
造する構造としたものである。
【００３０】実施形態２に係る半導体装置は、実施形態
１で説明したＮ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７の形成過程において、図２に示すように、ＭＯＳ
ＦＥＴ１９のＮ+層８をコンタクトリンＩ／Ｉにより成
形し、同時にＮ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７のＮ+層１３を形成することを特徴とするものであ
る。
１で説明したＮ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７の形成過程において、図２に示すように、ＭＯＳ
ＦＥＴ１９のＮ+層８をコンタクトリンＩ／Ｉにより成
形し、同時にＮ+／Ｐ／Ｎ+型双方向ツェナーダイオード
１７のＮ+層１３を形成することを特徴とするものであ
る。
【００３１】これにより、従来例のＰ+／Ｎ／Ｐ+型双方
向ツェナーダイオード１８と比較して工程数を増やすこ
となく、素子破壊に有利な半導体装置を形成することが
できる。
向ツェナーダイオード１８と比較して工程数を増やすこ
となく、素子破壊に有利な半導体装置を形成することが
できる。
【００３２】また、従来のＰ+／Ｎ／Ｐ+型双方向ツェナ
ーダイオード１８を用いて、本発明のＮ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７と同一の効果を得るために
は、従来のＰ+／Ｎ／Ｐ+型双方向ツェナーダイオード１
８のＰ+層１５をＭＯＳ ＦＥＴ１８のＰ+層７と別に形
成するため、ツェナーボロンＰＲ工程が必要となり、工
程数が増加してしまう。
ーダイオード１８を用いて、本発明のＮ+／Ｐ／Ｎ+型双
方向ツェナーダイオード１７と同一の効果を得るために
は、従来のＰ+／Ｎ／Ｐ+型双方向ツェナーダイオード１
８のＰ+層１５をＭＯＳ ＦＥＴ１８のＰ+層７と別に形
成するため、ツェナーボロンＰＲ工程が必要となり、工
程数が増加してしまう。
【００３３】
【発明の効果】以上のように本発明によれば、半導体装
置のゲート・ソース間に、Ｎ+／Ｐ／Ｎ+型双方向ツェナ
ーダイオードを内蔵したため、チップサイズが小さいも
のについてもサージ電圧等による素子破壊を防止でき
る。その理由は、ツェナー構造をＮ+／Ｐ／Ｎ+型にした
ことにより、ツェナー耐圧波形がハード化でき、動作抵
抗を小さくしたためである。
置のゲート・ソース間に、Ｎ+／Ｐ／Ｎ+型双方向ツェナ
ーダイオードを内蔵したため、チップサイズが小さいも
のについてもサージ電圧等による素子破壊を防止でき
る。その理由は、ツェナー構造をＮ+／Ｐ／Ｎ+型にした
ことにより、ツェナー耐圧波形がハード化でき、動作抵
抗を小さくしたためである。
【００３４】また、従来のＰ+／Ｎ／Ｐ+型双方向ツェナ
ーダイオードと同じ工程数で素子破壊に有利な半導体装
置を形成することができる。その理由は、ＭＯＳＦＥＴ
のＮ+層形成と同一工程で、Ｎ+／Ｐ／Ｎ+型双方向ツェ
ナーダイオードのＮ+層を形成するためである。
ーダイオードと同じ工程数で素子破壊に有利な半導体装
置を形成することができる。その理由は、ＭＯＳＦＥＴ
のＮ+層形成と同一工程で、Ｎ+／Ｐ／Ｎ+型双方向ツェ
ナーダイオードのＮ+層を形成するためである。
【図１】本発明の実施形態１に係る半導体装置を示す等
価回路図である。
価回路図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図３】従来例に係る半導体装置を示す等価回路図であ
る。
る。
【図４】従来例に係る半導体装置の製造方法を説明する
図である。
図である。
【図５】（ａ）は、本発明に係るツェナー構造のツェナ
ー耐圧波形を示す波形図、（ｂ）は、従来例に係るツェ
ナー構造のツェナー耐圧波形を示す波形図である。
ー耐圧波形を示す波形図、（ｂ）は、従来例に係るツェ
ナー構造のツェナー耐圧波形を示す波形図である。
１ ドレイン電極 ２ Ｐ+基板 ３ Ｐ-エピタキシャル層 ４，９，１６ Ｎ層 ５ 酸化膜 ６ 層間絶縁膜 ７，１５ Ｐ+層 ８，１３ Ｎ+層 １０ ゲートアルミ電極 １１ ソースアルミ電極 １２ 多結晶シリコン膜 １４ Ｐ層 １７ Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオード １９ ＭＯＳ ＦＥＴ（Ｐｃｈ絶縁ゲート型トランジス
タ）
タ）
Claims (3)
- 【請求項１】 半導体基板上に形成されたＰｃｈ絶縁ゲ
ート型トランジスタを有する半導体装置であって、 半導体基板中にＮ+／Ｐ／Ｎ+型双方向ツェナーダイオー
ドを有し、 該双方向ツェナーダイオードは、前記トランジスタのゲ
ート領域とソース領域とを接続したものであることを特
徴とする半導体装置。 - 【請求項２】 前記Ｐｃｈ絶縁ゲート型トランジスタの
Ｎ+層と前記Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイオード
のＮ+層は、同時に形成されたものであることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記Ｎ+／Ｐ／Ｎ+型双方向ツェナーダイ
オードは、複数段に形成されているものであることを特
徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08218764A JP3123930B2 (ja) | 1996-08-20 | 1996-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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1996
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